JP2006147898A - 位置合わせ精度検出方法 - Google Patents

Abstract

【課題】 半導体装置の製造過程において、重ね合わせ測定マークから計測される合わせずれ量と、半導体装置の回路パターン自身の合わせずれ量との不一致量を高精度に測定することを目的としたもの。
【解決手段】 本発明は、合わせズレに対して電気抵抗の変化が敏感である回路パターンを用い、その抵抗の変化の傾向から半導体装置の回路パターンの合わせずれ量を求め、重ね合わせ測定マークの計測量と比較することにより両パターン間の不一致量を高精度に調べる方法である。
【選択図】 図１

Description

本発明は、半導体装置の製造過程において、回路パターンの重ね合わせ等の精度を検出する位置合わせ精度検出方法に関するものである。

半導体装置（以下半導体デバイス）は、レイヤと呼ばれる層状のパターンを複数積み重ねることによって形成される。そのため、このデバイスパターンを電気回路として成り立たせるためには、各レイヤ間において精度良く重なり合っている必要がる。

半導体デバイスの製造過程においては、予めウエハ上に被加工膜を準備する成膜工程と、その準備された膜の上に回路パターンの転写像であるレジストパターンを形成するフォトリソ工程と、そのレジストパターンを阻止部として機能させ予め準備された被加工膜の不要な部分を除去するエッチング工程により構成される。この過程において、重ね合わせの精度を決定するのはフォトリソ工程であり、重ね合わせ測定マークと呼ばれる専用のマークを計測することによってその精度を保証する

重ね合わせ測定マークは、下層レイヤと現レイヤの２レイヤによって形成されたマークを用い、両マークはそれぞれ下層マーク、及び上層マークと呼ばれる。下層マークは下層レイヤの加工時にデバイスパターンと同時形成された被加工膜の構造であり、上層マークは現フォトリソ工程においてデバイスパターンと同時形成されたレジストの構造である。この２つのマークのずれ量を光学的な測定機（以下重ね合わせ測定機）によって計測することにより、２レイヤ間の重ね合わせずれが求められる。

この様にして求められる重ね合わせ精度は、当然のことながらデバイスパターンの重ね合わせ状態を正確に表現していることが望まれる。しかしながら、実際にはフォトリソ工程で用いられる露光装置のレンズ収差の影響により、厳密には一致しないことが知られている。レンズ収差はＰａｔｔｅｒｎ−Ｐｌａｃｅｍｅｎｔ−Ｅｒｒｏｒ（以下ＰＰＥ）と呼ばれる影響を引き起こし、ウエハ上の結像パターンに位置ズレを生じさせる。その影響量はパターンのサイズ・ピッチに依存するため、着目しているデバイスパターンと異なるサイズ・ピッチで構成された、重ね合わせ測定マークを使用した際には、デバイスパターンの重ね合わせ状態を正確に表現できなくなる。この現象は、デバイスの合わせを管理していく上で好ましくなく、その影響量を定量的に把握することが望まれる。

図４は、従来から行われているデバイスパターンと重ね合わせ測定マークの計測ズレ量を求める方法を説明するための図である。

図４（ａ）に示すように、ウエハ３１０はシングルダマシンプロセスを用いた第２メタル配線のフォトリソ工程の状態を示しており、少なくとも層間絶縁膜３２０、及び現レイヤである第２メタル配線の被加工膜３３０を有している。層間絶縁膜３２０には該レイヤの処理時に形成されたＶｉａパターン３２１、及び重ね合わせ測定マークの下層マーク３２２を有している。

一方、フォトマスク３５０は現レイヤのデバイスパターンとして機能する開口部３５１と、重ね合わせ測定マークの上層マークとして機能する開口部３５２を有している。フォトマスク３５０上のパターンは露光装置の投影光学系３４０を介してウエハ３１０上に結像される。ウエハ３１０上に予めポジ型のレジスト３６０を準備して置き、露光・感光後にアルカリ現像をすることにより、フォトマスクの開口部３５１の転写像であるレジスト開口部３６１、及びフォトマスクの開口部３５２の転写像であるレジスト開口部３６２が得られる。レジスト開口部３６１、及び３６２は、投影光学系３４０に起因したＰＰＥの影響によりそのあるべき位置からシフトして配置される。

図４（ｂ）はウエハ３１０の上面からの模式図である。開口部３６１（図においてはライン形状の抜きパターン）はそのあるべき位置から例えば左側にシフトして配置される。開口部３６２（図においてはボックス形状の抜きパターン）は例えば右側にシフトして配置される。
ここで、開口部３６１、３６２のシフトの方向が異なるのは、両者のパターンサイズが違うためにＰＰＥの影響が異なるためである。
下層レイヤのパターン３２１、３２２は、本説明において着目しているパターンシフトの方向、すなわち図４（ｂ）の左右方向においては幅サイズが等しいため、該パターン形成時のＰＰＥの影響は無視できる。

従来の技術においては、下層パターン３２１と開口部３６１により構成されるデバイスパターンのずれ量は、パターンサイズが１００ｎｍ程度と微小であるために、電子顕微鏡（以下ＳＥＭ）によって測定される。一方、下層マーク３２２と上層マーク３６２により構成される重ね合わせ測定マークのズレ量は、重ね合わせ測定機によって測定される。

ここでの説明においては、ＳＥＭは高加速電圧印加型のものを用いるものとする。それは、一般的なＳＥＭにおいてはウエハ表層からの２次電子の信号しか得られないため、下層パターン３２１の像が得られないためである。その対策として、デバイスを模した専用のパターンを準備し、レジスト３６０内に開口部３６１と隣接して下層パターン３２１の代替パターンを同時形成することにより観察を可能にする工夫を行うが、ここでは高加速電圧印加型のＳＥＭを用いることにより下層パターン３２１の観察が可能であったとする。

ＳＥＭによって観察された下層パターン３２１と開口部３６１との中心のずれ量をΔＤとする。また、重ね合わせ測定機によって観察された下層マーク３２２と上層マーク３６２との中心のずれ量をΔＭとする。図４（ｃ）は、ΔＭを横軸に、ΔＤを縦軸に取り、ウエハ内の多点のデータを散布図としてプロットしたものである。

この図４（ｃ）に示すグラフにおいて、開口部３６１と３６２のシフト量が等しい場合には、グラフは原点を通る直線となる。しかしながら、両者間でシフトに差がある場合には線分３７０で示すようなシフトを有するグラフとなる。この線分３７０が開口部３６１と３６２のシフトの差であり、これを求めることによりデバイスパターンと重ね合わせ測定マークとの不一致量を求めることが可能となる。

上述した従来の技術においては、デバイスパターンの下層パターン３２１と開口部３６１との中心のずれ量を評価の指標としていた。そのため、特性の変化としては図４（ｃ）で示したような線形的なものであり、ある意味緩慢な特性変化となっていた。そのため、測定誤差に対する裕度が狭く、結果として高い算出精度が得にくかった。

さらに、ＳＥＭを用いている関係上、電子線を介在させることによるさまざまな精度劣化の要因があった。例えば、間接的な要因としては、被測定体のチャージアップによる観察像のぼやけや歪みがあった。また、直接的な要因としては、ＳＥＭ鏡塔内の残留物が付着するコンタミネーション、電子の衝突によって剥ぎ取られるスパッタリング、電子のエネルギーを吸収することによる物質変化、真空内での脱ガスによる状態変化などのさまざまな要因があった。また、スループットが低いため、多データ評価を行うことが困難であるというマイナス要因もあった。
また、回路パターンの抵抗変化から位置合せ精度を検出する技術もあるが（特許文献１参照）、位置合せが必ずしも十分であるとは言えなかった。

特開平１０−１８９６７８号公報

以上説明したように、従来の方法では、ＳＥＭを用いている関係上、電子線を介在させることによるさまざまな精度劣化の要因があり、また、上述した特許文献の方法においては、位置合せが十分であるとは言えないという課題があった。

本発明は上記問題を解決するためになされたもので、上述の２つの方法を上手く取り入れることにより、高精度の位置合わせを可能とした新規な位置合せ精度検出方法を提供することにある。

本発明は、半導体装置の回路パターンの位置合わせ精度検出を、前記回路パターンの電気抵抗の変化により求めるに際し、前記回路パターンの電気抵抗における変化の傾向から、前記半導体装置の回路パターンの位置ズレ量を求め、位置合わせ測定マーク用パターンの計測量と比較することにより、両パターン間の不一致量を高精度に求めて回路パターンの位置合わせ精度検出を行うことを特徴とする位置合わせ精度検出方法である。

本発明によれば、抵抗値の急激な変化特性を利用することが可能となるため、従来の方法と比較して高い精度での位置合わせが可能となる。また、ＳＥＭを使用しないため電子線に起因した精度劣化の要因を改善することも可能となる。
更に、抵抗値を測定する際にテスタを使用するため測定時間の高スループット化が期待され、多データ評価による更なる位置合わせ精度の向上も可能となる。

以下、本発明の実施の形態を、図面を用いながら説明する。

本実施形態において、デバイスの下層パターンと上層パターンの重ね合わせずれ状態を電気抵抗により求めるものとする。電気抵抗の測定はそれに特化した専用の電気抵抗測定パターンを用いる。図１及び図２は本実施形態に用いられるパターンの作成フローを示すものであり、大きく分けて図１が電気抵抗測定パターンの作成フロー図、図２が同プロセスステップにおける重ね合わせ測定マークの作成フロー図である。各図の更に左右においては、断面図、平面図を示す。

最上段の図１及び図２の（ａ）は、半導体基板１０１上に第１メタル配線用の絶縁膜１０２を準備し、引き続きフォトリソ工程、エッチング工程を経てダマシンプロセスにより、第１メタル配線１０３を形成した状態の図である。第１メタル配線１０３は、後に形成されるビア（Ｖｉａ）との合わせ裕度が確保できるよう充分なパターン広がりを有することを特徴とする。
なお、重ね合わせ測定マーク部（図２）においては、第１メタル配線にてパターンの形成は行わないため、平面図は図示していない。

２段目となる（ｂ）は、さらに層間絶縁膜１０４を準備し、引き続きフォトリソ工程、エッチング工程を経てダマシンプロセスによりビア１０５を形成した状態の図である。ビア１０５は下層の第１メタル配線１０３に対して充分な合わせ裕度を持って配置される。重ね合わせ測定マーク部においては、下層マークとして機能するフレーム状のパターン１０６がビア１０５と等しい幅サイズで形成される。

３段目となる（ｃ）は、さらに第２メタル配線用の絶縁膜１０７を準備し、引き続きフォトリソ工程によってレジストパターン１０８を形成した状態の図である。デバイス部においては後に第２メタル配線の形成の際に必要となる開口部１０９が形成される。開口部１０９のビアと接する側の短手幅は、ビアと第２メタル配線の合わせずれに対する電気抵抗の変化の感度が上がるように、デバイスの最小寸法を適用する。

また、ビアと反対側の端部においては電気測定の際にパッドとしての役目を担うよう大パターンとする。重ね合わせ測定マーク部においては、上層マークとして機能する開口部１１０が形成される。本構造で重ね合わせ測定マークの形成は完了し、重ね合わせ測定機によって下層マーク１０６と上層マーク１１０とのずれ量が測定される。

最下段の図１の（ｄ）は、さらにエッチング工程を経てダマシンプロセスにより第２メタル配線１１１を形成した状態の図である。本構造により電気抵抗測定パターンの形成は完了し、テスタによって第２メタル配線端部のパッド部に検針を当てることによって抵抗値の測定が行われる。本説明においてはパターン規模としてビアが２個である最小の場合を例に取り説明を行ったが、下層メタル配線、ビア、上層メタル配線により構成される本チェーンパターン構造がさらに大規模であっても構わない。

図３は、本実施形態の方法と従来方法との比較を行うための図である。
図３（ａ）は本実施形態の特性を示すグラフであり、横軸に重ね合わせ測定マークの測定量、縦軸に電気抵抗測定パターンの抵抗値を散布図としてプロットしたものである。一方、図３（ｂ）は従来方法の特性を示すグラフであり、横軸に重ね合わせ測定マークの測定量、縦軸にＳＥＭにおけるデバイスパターンのずれ計測量を散布図としてプロットしたものである。
この両グラフにおいて、相違する点は縦軸のパラメータの取り方のみである。よって、従来方法の線分３７０に相当するグラフの横方向のシフト量を求めれば、それが本実施形態におけるデバイスパターンと重ね合わせ測定マークの不一致量になる。電気抵抗測定パターンの形状は左右対称であるために図３（ａ）の電気抵抗の特性グラフも左右対称となり、グラフの対称性から横方向のシフト量である線分２０１を求めることが可能となる。

本実施形態によれば、抵抗値の急激な変化特性を利用することが可能となるため、従来の方法と比較して高い精度での位置合せが可能となる。また、ＳＥＭを使用しないため電子線に起因した精度劣化の要因を改善することも可能となる。

本発明の実施形態を説明するための電気抵抗測定パターンの作成フロー図。 本発明の実施形態に説明するための図１と同様プロセスステップにおける重ね合わせ測定マークの作成フロー図。 本実施形態で得られる特性と従来で得られる特性を比較して示した図。 従来の方法を説明するための図。

符号の説明

１０１：半導体基板
１０２：第１メタル配線用の絶縁膜
１０３：第１メタル配線
１０４：層間絶縁膜
１０５：Ｖｉａパターン
１０６：下層マークとして機能するフレーム状のパターン
１０７：第２メタル配線用の絶縁膜
１０８：レジストパターン
１０９：第２メタル配線の形成の際に必要となる開口部
１１０：上層マークとして機能する開口部
１１１：第２メタル配線
２０１：グラフの横方向のシフト量を示す線分

Claims (1)

1. 半導体装置の回路パターンの位置合わせ精度検出を、前記回路パターンの電気抵抗の変化により求めるに際し、前記回路パターンの電気抵抗における変化の傾向から、前記半導体装置の回路パターンの位置ズレ量を求め、位置合わせ測定マーク用パターンの計測量と比較することにより、両パターン間の不一致量を高精度に求めて回路パターンの位置合わせ精度検出を行うことを特徴とする位置合わせ精度検出方法
   
   

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