JP2009510770A - オーバーレイ精度とパターン配置誤差とを同時に測定する方法 - Google Patents

Abstract

本発明は、単一の測定構造（２００）からオーバーレイ誤差とパターン配置誤差情報とを取得する技術を提供する。これは、単一の測定構造（２２１、２４１）において少なくとも２つの異なるデバイス層に周期的サブ構造（２１０、２２０、２４０、２５０）を形成することで実現される。ここでは、少なくとも１つのセグメント化された部位（２００）と非セグメント化部位（２１１、２５１）とは２つの異なるデバイス層に供給される。

Description

本発明は集積回路の製造分野に関し、より詳細には、ミクロ構造のフィーチャの製造に使用されるスタック材料層を形成しパターニングする際のオーバーレイ精度とパターンプレースメントエラー(PPE:Pattern Placement Error)とを判断する方法および構造に関する。

集積回路などのミクロ構造の製造においては、正確にサイズ制御された非常に小さな領域を、適切な基板、例えば、シリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板、あるいは他の適切なキャリア材料の材料層に形成する必要がある。
これらの正確にサイズ制御された非常に小さな領域は、フォトリソグラフィ、エッチング、注入、蒸着、酸化プロセスなどを実行することによって材料層をパターニングすることで生成される。一般的には、パターニングプロセスの少なくともある特定の段階においては、これらの非常に小さな領域を画定するようにマスク層が材料層上に形成される。

概して、マスク層は、リソグラフィックプロセスによりパターニングされるフォトレジストの層によって構成あるいは形成される。リソグラフィックプロセスにおいては、レジストはウェハ表面にスピンコートされ、次に、レチクルなどの対応するリソグラフィマスクを介して、紫外線放射に選択的に露出される。これにより、レチクルパターンがレジスト層にイメージされ、潜像が形成される。フォトレジストの現像後に、レジストのタイプ、つまり、ポジティブかネガティブかに応じて、露出された部分あるいは露出されていない部分が除去され、フォトレジスト層に所望のパターンが形成される。

高度集積回路のパターン寸法は着実に縮小しているので、デバイスのフィーチャをパターニングするために用いる装置は、関連する製造プロセスの解像度とオーバーレイ精度に関して非常に厳しい要件を満たさなければならない。
これに関して、解像度は、所定の製造上のばらつきがある状態で、最小寸法のイメージをプリントする一貫した能力を特定する手段と考えられ。解像度を向上させる際の１つの重要な要素は、フォトマスクやレチクルに含まれるパターンが、光学イメージシステムを介して基板に光学的に転送されるリソグラフィックプロセスによって表される。したがって、リソグラフィックシステムの光学的特徴、例えば、開口数、焦点深度、および、使用される光源の波長を着実に向上するように尽力されている。

非常に小さな加工寸法を生成するにあたっては、リソグラフィックイメージの質が非常に重要である。しかし、これと同等に重要なのが、イメージが基板の表面上に位置決めされる精度である。一般的には、集積回路などのミクロ構造は、材料層を連続的にパターニングすることで製造される。ここでは、連続する材料層のフィーチャは、相互に空間的関係を持つ。次の材料層で形成される各パターンは、特定のレジストレーション（位置ぎめ）許容誤差内ですでにパターニングされた材料層に形成された対応のパターンに位置合せする必要がある。これらのレジストレーション許容誤差は、例えば、レジストの厚み、ベーキング温度、照射量、露出時間、および現像条件などのパラメータが均一でないために基板上のフォトレジストイメージがばらつくことで生じる。

さらに、エッチプロセスが均一でないことで、エッチされたフィーチャにもばらつきが生じる。加えて、基板にフォトマスクのイメージをフォトリソグラフィカルに転送する間に、すでに形成された材料層のエッチされたあるいは画定されたパターンに現在の材料層のパターンのイメージをオーバーレイする際には確実性がない。イメージングシステムにおいて、２つの層を完全にオーバーレイするための能力には、複数の要素が影響を及ぼす。このような要素の例として、マスクセットが不完全であること、それぞれ異なる露出時間における温度差、および、位置合せ装置のレジストレーション能力が制限されていること、を挙げることができる。その結果、最終的に取得される最小加工寸法を決定する主要な基準として、それぞれの基板層にフィーチャを生成する解像度と、上述の要因に、特にリソグラフィックプロセスにおいて、影響を及ぼす全体のオーバーレイ誤差と、が挙げられる。

したがって、特定の材料層の解像度、すなわち、最小加工寸法（クリティカルディメンション（ＣＤ）：極限寸法とも称される）を確実に再生可能に生成する能力を確実にモニタリングし、連続して形成され、相互に位置合せする必要のある材料層のパターンのオーバーレイ精度を確実に測定することが不可欠である。

オーバーレイメトロロジーでは、一般的に２つの独立した構造、つまり、プリントされる各層の１つの構造、が特定の製造プロセスによって形成され、対称性の中心間の位置のずれが測定される。多くの場合、いわゆるボックスインボックスマーク（bod-in-box marks）が用いられ、これらのボックスインボックスマークは、電荷結合素子（ＣＣＤ：Charge Coupled Device)のピクセル単位で層のずれを測定することで、それぞれの層において同軸にパターニングされ、この測定プロセスにおいて、同軸位置合せマークがその上にイメージされる。しかし、ミクロ構造の加工寸法を縮小し続けるために、ずれ検出すること、即ち、エッジファインディングルーチンに基づいた双方のオーバーレイマーク間のオーバーレイ誤差を定量すること、は十分なものではなくなっている。従って、近年では、オーバーレイメトロロジーの信頼性を強化すべく、いわゆる、高度イメージングメトロロジー（ＡＩＭ：Advanced Imaging Metrology)マークがますます使用されるようになっている。ＡＩＭマークは、周期的構造(periodic structure)を示す。このことで、非常に効果的なメトロロジー技術が利用可能となる。よって、オーバーレイメトロロジーの性能は、周期的オーバーレイマークを使用することで向上する。

しかし、加工寸法が縮小することで、１つのダイにおけるオーバーレイ特徴と、一般的に基板のスクライブラインに配置されるオーバーレイマークの実質的により大きな構造とにずれが生じるおそれがあり、これにより、スクライブライン中のターゲットから取得した計測データを信頼性のないものにしてしまう。このようなずれが生じる一要因として、リソグラフィ装置が、オーバーレイマークを形成するために一般的に使用される相対的に大きな構造とは別の方法で、一般的にダイ内で検出されるような、ゲート電極、シャロートレンチアイソレーション（ＳＴＩ）構造などの微細構造をイメージするということが挙げられる。このような、パターンおよび寸法に依存してオーバーレイ度が異なる現象を、パターン配置誤差（ＰＰＥ）と呼ぶ。この結果、スクライブライン内のオーバーレイマークから取得したオーバーレイ測定の結果を、ダイ内の現実の微細構造への影響度に対して修正するように、パターン配置誤差を定量化する必要がある。このパターン配置誤差は、いわゆる、同時ＡＩＭオーバーレイマークによって測定することができるので便利である。これについては以下に図面１ａおよび１ｂを参照しながらさらに詳細に説明する。

図１ａに、オーバーレイ測定構造１００の上面図を概略的に示す。この構造は特定の基板部分１０１上に形成されてもよい。特定の基板部分は一般的に、複数のダイが位置する任意の適切な基板のスクライブライン内に設けられ、この中に、現実の機能的ミクロ構造が形成される。オーバーレイ測定構造１００は、ＡＩＭマークの形式で供給されてもよい。つまり、構造１００は、少なくとも２つの独立した方向においてオーバーレイ誤差を測定できる周期的構造を含んでもよい。この例では、構造１００は４つの外部周期的構造１０１ｏから構成され、このうちの２つがｘ方向に沿ったラインとスペースを有しており、残り２つの構造１０１ｏは実質的にｙ方向に沿ったラインとスペースを有している。同様に、４つの内部周期的構造１０１ｉが形成されており、このうち２つの内部周期的構造１０１ｉはｘ方向にラインとスペースを有しており、それぞれ方向付けられた外部構造１０１ｏに隣接して設けられている。さらに、残り２つの内部構造１０１ｉは、ｙ方向に沿って方向付けられており、対応する外部構造１０１ｏに隣接して設けられている。これにより、結合されたオーバーレイ測定構造１００が、ｘ方向とｙ方向に対してそれぞれ周期的構造１０１ｏと１０１ｉを含む、２つの層のオーバーレイ精度についての情報を含むように、この外部構造１０１ｏと内部構造１０１ｉとは異なる層に形成される。

構造１００は、以下のプロセスフローに従って形成されてもよい。ここでは、外部周期的構造１０１ｏはまず、ＳＴＩトレンチを受け入れる層などの、対応のデバイス層に形成されるものと想定する。材料層のそれぞれの順序は任意に選択される。また、構造１００を形成する原理は、いずれのフロントバックあるいはバックエンドプロセスシーケンスに適用できる。プロセスシーケンスとしては、更なる材料層を、１つ以上前の層の上部にパターニングするフォトリソグラフィステップが挙げられる。外部周期的構造１０１ｏに従うパターンは、フォトリソグラフィによって、対象の基板上方と、さらに、基板部分１０１上方に形成される、対応するレジスト層にイメージされる。その結果、外部周期的構造１０１ｏと同時に、ＳＴＩトレンチなどに対して対応するパターンがいずれのダイ領域（図示せず）にも形成される。レジスト層の現像後に、ダイと、さらに周期的構造１０１ｏに対応するパターンを形成するために、異方性エッチ技術、蒸着技術、化学機械研磨（ＣＭＰ）などを含む、対応の、十分に承認された一連の製造ステップが実行される。

その後、すでにパターニングされた層に、ゲート電極構造、ポリシリコンラインなどのミクロ構造のフィーチャを形成するようにプロセスシーケンスを実行してもよい。したがって、薄膜ゲート絶縁層の形成、その後のゲート電極材料の蒸着といった、複数の十分に確立された酸化および蒸着プロセスを実行してもよく、このようなプロセスの後に、構造をパターニングし、その結果、基板部分１０１に内部周期的構造１０１ｉを同時に形成するリソグラフィプロセスが行われる。すでに指摘したように、内部および外部周期的構造１０１ｉおよび１０１ｏのそれぞれのラインとスペースとは、同じ設計ルールに従って形成されない。しかし、この内部および外部周期的構造１０１ｉ、１０１ｏ間でどのようなオフセットの検出も強化できるように、メトロロジー要件に従ってパターニングされてよい。

したがって、内部および外部周期的構造１０１ｉ、１０１ｏのピッチは、ダイ領域に形成される現実のデバイスフィーチャの極限寸法よりも相当に大きなものであってよい。したがって、Ｘ方向とｙ方向とに対するオーバーレイ精度は、オーバーレイ測定構造１００に対して適度に高い精度で予測されるが、オーバーレイ測定構造１００の寸法と比べると、それほど極限寸法ではない構造上の特性が形成された現実のダイ領域のオーバーレイ精度を正確に予測することはできない。したがって、オーバーレイ構造１００に加えて、いわゆる同時ＡＩＭオーバーレイマークが使用されることが多い。ここでは、周期的構造のフィーチャの少なくともいくつかは、ダイ領域の現実のデバイスフィーチャに対してそれぞれの設計ルールに従って形成された“微細構造”を含む。

内部および外部周期的構造１０１ｉ、１０１ｏによって表される２つの異なる層のオーバーレイ精度を測定する際に、光学データ取得用装置などのメトロロジー装置が構造１００に対して位置調整される。さらに、各周期的構造１０１ｉ、１０１ｏにおいて、それぞれの測定領域を画定するそれぞれのワーキングゾーン１１０ｉ、１１０ｏからデータが取得される。例えば、内部周期的構造１０１ｉに対応するそれぞれのワーキングゾーン１１０ｉ内のラインとスペースの位置が測定され、次いで、対応の外部周辺構造１０１ｏに対して測定される、対応するラインとスペースの位置情報と比較される。この情報に基づいて、ｘおよびｙ方向のオーバーレイ精度に関して、所要の情報を取得することができる。

図１ｂに、同時ＡＩＭオーバーレイ測定構造１５０を概略的に示す。この構造は、オーバーレイ計測構造１００に加えて、基板部分１０１に形成してもよい。この同時オーバーレイ測定構造１５０は、内部周期的構造１５１ｉと外部周期的構造１５１ｏとを含む。ここでは、内部および外部周期的構造１５１ｉ、１５１ｏの一方はさらに微細構造を含む。これを、外部周期的構造１５１ｏに形成された１５２で例示する。外部周期的構造１５１ｏに加えて内部周期的構造１５１ｉは、上述したように、同じ材料層に、例えば、ＳＴＩ層に形成されることを理解されたい。同時オーバーレイ測定構造１５０の形成に関しては、内部および外部周期的構造１５１ｉ、１５１ｏの一方に微細構造１５２を設けるために、異なるリソグラフィマスクを使用する点を除いて、構造１００に関連して上述した基準と同じ基準を適用することができる。さらに、内部および外部周期的構造１５１ｉおよび１５１ｏ間のオフセット量は、設計によって所定の値に、好ましくはゼロに設定される。これにより、微細構造１５２（セグメント化構造とも称される）のずれ(shift)を、微細構造のない周期的構造１５１ｉに対して、つまり、非セグメント化周期的構造１５１ｉに対して測定することが可能になる。

先述したように、パターン配置誤差により、明白なオーバーレイ誤差の形式で対応のシフト、つまり、ずれが検出される。さらに、この手段を用いてダイ領域内のパターン配置誤差の影響度を判断し、図１ａに示すオーバーレイ測定構造１００によって測定される２つの異なるデバイス層間の、現実のオーバーレイ誤差を修正する手段を得るようにしてもよい。したがって、高度なミクロ構造デバイスの測定においては、少なくとも２つのオーバーレイ測定構造、例えば構造１００および１５０、が供給されなければならない。非常に高度な応用においては、オーバーレイ精度を測定しなければならない各層には、１つの同時オーバーレイ測定構造１５０であっても供給される。従って、３つのオーバーレイ測定構造、つまり、オーバーレイすなわち構造１００が１つ、および２つの異なるリソグラフィ層のＰＰＥ特性に対する構造、すなわち、構造１５０が２つ提供される。

図１ｃにこの状況を概略的に示す。よって、この３つのオーバーレイ構造１００、１５０および１５０が提供される。ここでは、２つの構造１５０の各々は別の層に形成される。生産性を高め、製造コストを低減することについての要求が常に高まっていることから、スクライブラインの寸法もまた縮小される。この結果、スクライブライン内の測定領域に対して利用可能スペースが実質的に制限される。

この状況を鑑みて、オーバーレイ誤差を測定し、上述の課題を回避する、あるいは、少なくとも１つ以上の課題による影響を低減する、強化された技術が求められている。

以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。

概して、本発明は、集積回路などのミクロ構造のフィーチャの形成において、位置誤差を算出できる技術に関する。ここでは、関連の測定構造を供給するために必要なスペースを従来技術よりも減らすことができ、これと同時に、いくつかの例示の実施形態では、１つの測定イベントで取得できる位置情報量を増やすことができる。このために、積み重ねられた（スタック）測定構造が供給される。この構造には周期的部分(periodic portion)が含まれ、これにより、１つの測定サイクルにおいてアクセス可能な所定の計測サイトにおいて、内側の層(inner-layer)の位置誤差と層間(inter-layer)の位置誤差についての情報が取得できるようになる。

本発明の１つの例示的実施形態によれば、オーバーレイ測定構造は、基板に形成される特定の測定サイトの第１デバイス層に形成される第１周期的構造を含む。この第１周期的構造は、第１周期的サブ構造と第２周期的サブ構造とを含む。この第１および第２周期的サブ構造はそれぞれ、複数の第１構造素子を含む。この素子のいくつかは第１のセグメント化された部位を含む。さらに、このオーバーレイ測定構造は、第１デバイス層の上方に配置される第２デバイス層に形成される第２周期的構造を含む。この第２周期的構造は、第１周期的サブ構造と第２周期的サブ構造とを備える。これらは複数の第２構造素子を含み、この素子のいくつかは第２セグメント化された部位を含む。さらに、この第１および第２周期的構造は、特定の測定サイトにおいて、周期的に積み重ねられた構造を形成する。

本発明の別の実施例によれば、方法は、半導体デバイスの製造に使用できる基板の所定の測定サイトに、スタック周期的測定構造を形成するステップを含む。ここでは、このスタック周期的構造は、第１層に形成された第１のセグメント化された部位と第１の非セグメント化部位、および、第２層に形成された第２のセグメント化された部位と第２の非セグメント化部位とを含む。方法はさらに、それぞれの第１および第２のセグメント化された部位と非セグメント化部位から位置情報を取得し、所定の計測サイトの外側の基板上方に形成される構造上の特性のオーバーレイ精度を測定するステップを含む。本発明のさらに別の実施形態によれば、方法は、半導体デバイスの製造に使用できる基板の所定の測定サイトに、スタック周期的測定構造を形成するステップを含む。このスタック周期的構造は、第１層に形成された第１のセグメント化された部位と第１の非セグメント化部位、および、第２層に形成された第２のセグメント化された部位と第２の非セグメント化部位とを含む。スタック周期的測定構造を形成する照射プロセスにおいて、第１および第２層の、セグメント化された部位と非セグメント化部位のうちの一方は、第１の照射フィールドに配置され、もう一方の部分は、第１の照射フィールドとオーバーラップしている第２の照射フィールドに配置される。さらに、該方法は、第１および第２のセグメント化された部位と非セグメント化部位の各々から位置情報を取得し、この位置情報に基づいて、グリッドのずれおよびオーバーレイ精度の一方を評価するステップを含む。

本発明は、添付の図面とあわせて以下の説明により理解することができる。図面において、同じ参照符号は同一の要素を示す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。本発明の例示的実施形態を以下に記載する。明確を期するために、本明細書においては現実の実装品の全ての特徴を記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。

以下、添付の図面を参照しながら本発明を記載する。図面には、様々な構造、システム、およびデバイスが単なる説明目的で概略的に示されており、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。

概して、本発明は、機能性が増加した改良された測定構造を提供する。この改良された測定構造により、オーバーレイ精度および／またはパターン配置誤差および／またはグリッドの歪みなどに関する情報を時間的に効率よく、また、ある実施形態では、実質的に同時に提供することができる。さらに、この改良された測定構造は基板のスペースをそれほど消費しない。このため、測定構造の新たな構成が提供される。この構成では、位置誤差について監視されるように、各デバイス層に少なくとも２つの周期的パターンが形成される。ここでは、貴重な基板スペースを必要以上に無駄にすることのない、全体的なスタック構造が得られる。よって、単一の測定サイクルで、対応する測定構造から、内側の層の位置誤差および層間の位置誤差についての情報を得ることが出来る。この結果、“積み重ねられた”、あるいは“スタックされた”、という用語は、測定サイトに関連して理解されるものである。すなわち、測定サイト内で、２つのサブ構造が相互に上方に配置され、さらに、互いに横方向にオフセットされた構成を含むものがスタックされた構造である。このような構成は、各層において、非セグメント化構造素子とも称される、相対的に大きな構造素子から形成される対応する構造部分が提供されることで実現される。一方で同じ層の別の部分は“微細構造”を表す構造素子から形成され、このような構造素子は、セグメント化された構造素子とも称される。

すでに説明したように、２つ以上の後続のデバイス層においてミクロ構造のフィーチャを形成するパターニングプロセスは、実質的に、パターン密度、フィーチャ寸法などに依存する。その結果、現実のデバイス領域の外側の特定の測定サイトの相対的に大きな構造素子が、現実のデバイス領域内のフィーチャの位置誤差に対して評価されるときに、対応する測定結果を生成するにあたって実質的なばらつきが生じる。１つ１つのデバイス層内の、内側の層の位置誤差を測定するように１つ以上の計測構造が設けられ、これにより、相当量の基板スペースが使用される従来の手法とは違って、本発明の多機能測定構造を用いることで、単位面積あたりに取得できる情報量を実質的に増やすことができる。加えて、本文に記載する測定プロシージャが強化され、これにより、実質的に同時に取得できる情報量を増やすことができる。さらに、本文に開示された測定構造の発明的構成によれば、断面解析により測定データを取得するために、および／または、グリッドの歪みなどの他のリソグラフィに固有の位置誤差を測定するためにこの構造を用いることで、さらに強化することができる。図２ａ〜２ｅに関して、以下に本発明の更なる実施形態を詳細に記載する。

図２ａに、デバイス２９０の上面図を概略的に示す。該図においては、デバイス２９０は、半導体デバイス、マイクロケミカルデバイス、マイクロ光学デバイス、あるいはこれらの組合せであってもよく、マイクロメカニカルプロセスおよびマイクロエレクトロニックプロセスによって形成される。デバイス２９０は、適切な基板を含む。特定部位２０１は基板部分であってもよく、ここは、デバイス２９０の製造プロセスにおいて情報を取得できるように、測定サイトの画定に使用可能である。例えば、部位２０１は、複数のダイ領域（図示せず）を含む半導体デバイスのスクライブラインであってもよく、ここに、特定のミクロ構造のフィーチャが形成されている。測定サイト２０５は、部位２０１内に画定される。ここでは、測定サイト２０５は、いずれの物理的境界にも隣接していないが、１つのサンプリングプロセスの特定の測定プロシージャにおいてアクセスされる測定構造２００を位置決めすることで機能的に画定される。例えば、測定サイト２０５は、測定構造２００の寸法によって実質的に画定される。測定構造の寸法は、任意の適切な測定装置によって１つの位置合せプロシージャによって検出可能で測定可能とするように選択される。例えば、図１ｃの各種の測定構造１００、１５０は典型的に３つの異なる測定サイトを画定する。その理由は、各測定構造からデータを取得するための測定プロシージャにおいて、少なくとも１つの位置合せプロシージャと後続のデータ収集とを各測定構造に対して実行しなければならないからである。

測定構造２００は、１つの実施例においては、第１デバイス層に形成された第１の周期的構造２３０と、第２デバイス層に形成された第２周期的構造２６０とを含む。第１の周期的構造２３０は第１の周期的サブ構造つまり部位２１０と、第２の周期的サブ構造、つまり部位２２０とを含む。同様に、第２の周期的構造２６０は、第１の周期的サブ構造つまり部位２４０と、第２の周期的サブ構造つまり部位２５０とを含む。第１サブ構造２１０および第２サブ構造２２０は、複数の構造素子２１１、２２１を含み、このうちのいくつかは、実質的に連続した素子、すなわち、非セグメント化素子の形式で提供され、一方で、残りはセグメント化された素子の形式で提供される。これに関して、セグメント化された構造素子は、その横方向の寸法が非セグメント化素子の最小の横方向の寸法に満たないものとして画定されるいずれのパターンを含むものと考えられる。

例えば、例示の実施形態では、構造素子２１１は、非セグメント化素子として提供され、一方で、構造素子２２１は、“ライン”と“スペース”のパターンがすでに形成されている、セグメント化された素子として提供されてもよい。ここでは、ラインおよびスペースは、特性の異なる、対応する領域によって表されてもよく、これは、ライン及びスペースという用語が示し得るトポロジーの違いを必ずしも含む必要はない。便宜上、これらの用語は、明細書を通して使用されるが、本発明をライン及びスペースの文字通りの意味に限定することは意図しない。さらに、“セグメント化された”という用語もまた、セグメント化された各部位における、いずれのタイプのパターニングを含む。ここでいうパターニングは、素子２１１などの、非セグメント化素子の横方向の寸法に満たない横方向の寸法を含む、いずれのタイプの幾何学的構成のことを指す。したがって、セグメント化された素子２２１はさらに、デバイス２９０の現実のデバイス領域にも見られるようなパターン密度およびフィーチャ寸法を生成するのに適切であると考えられる、ビア、ラインセグメントなどを含む。したがって、ある実施例では、セグメント化された回路素子２２１は、特定のデバイス層の任意の加工寸法に相当する横方向の寸法に基づいてセグメント化され、ここに、周期的構造２３０が形成される。同様に、周期的サブ構造２４０および２５０はそれぞれ、構造素子２４１、２５１から構成される。このうちのいくつかは、セグメント化された素子の形式で提供され、残りは非セグメント化素子として提供される。。横方向の寸法に加えて、“セグメンテーション（分割）”の種類に関しては、上述の基準と同じ基準を適用する。ある実施形態では、セグメント化された素子２４１は、分割の種類および／あるいは分割の横方向の寸法が異なるという点で、セグメント化された素子２２１とは異なる。この場合、それぞれのタイプのセグメント化された素子２２１、２４１は、対応する層の設計ルール仕様に適切に適用される。これにより、それぞれの層のパターン配置誤差についての情報といった、内側の層の位置情報をさらに正確に取得することができる。さらに、ある実施形態では、サブ層２１０、２２０、２４０、２５０はそれぞれ、セグメント化された構造素子と非セグメント化構造素子との組合せを含む。

さらに、各サブ層２１０、２２０、２４０、２５０の構造素子数は、設計およびデバイス要件に応じて変化する。ここでは、サブ構造１つにつき、少なくとも３つ以上の構造素子を提供することが有利である。さらに、いくつかの実施例で示しているように、第１の周期的構造２３０を含む第１および第２サブ構造２１０、２２０は、その間に第２の周期的構造２６０の第１の周期的サブ構造２４０が横方向に配置されるように位置決めされてもよい。他の実施例では、第１サブ構造２１０および第２サブ構造２２０は、相互に隣接して位置決めされてもよい。同様に、第１サブ構造２４０および第２サブ構造２５０は、相互に隣接して設けられてもよい。測定構造２００は、少なくとも１つの所定の方向に対して、内層の位置情報と層間の位置情報とを提供するように設計される。この方向は、図示している実施形態では、ｙ方向である。この点において、内側の層の位置情報は、第１サブ構造２１０および第２サブ構造２２０あるいはその部位に対する相互の位置のずれであると考えられる。一方で、層間の位置情報は、１つ以上のサブ構造２４０、２５０あるいはその部位に対する、１つ以上の第１サブ構造２１０および第２サブ構造２２０あるいはその部位の相対的なずれを説明した情報であると考えられる。例えば、周期的サブ構造２１０と周期的サブ構造２５０間の相対的なずれは、図１ａに関して説明した従来の測定構造１００で測定されたオーバーレイ誤差に対応するそれぞれのデバイス層間のオーバーレイ誤差であると考えられる。内側の層の位置情報の例としては、サブ構造２１０と２２０間でのパターン配置誤差によって説明したような相対的なずれを挙げることができる。これは、図１ｂに関連して説明した同時オーバーレイ測定構造１５０によって取得した内側の層の配置誤差に対応するものである。さらに、図２ａに示したように、測定の精度を高め、さらに、少なくとも１つの所定の方向、例えばｘ方向に関しての位置情報を測定することができるように、複数の測定構造２００を設けてもよい。

図２ｂに、本発明のさらなる実施例に従う測定構造２００を拡大図で概略的に示す。いくつかの実施形態では、セグメント化された素子２４１と２２１とは別々に選択されてもよい。複数の分割例２４２ａ、２４２ｂ、２４２ｃ、２２２ａ、２２２ｂ、２２２ｃを例示しているが、これらは請求の範囲において記載されていない限り、本発明を限定するものと考えることはしない。例えば、分割２４２ａ、２４２ｂ、２４２ｃの１つをサブ構造２４０に用いてもよく、分割２２２ａ、２２２ｂ、２２２ｃの１つをサブ構造２２０に用いてもよい。すでに述べたように、素子２２１や２４１などの、１つ以上の分割２２２ａ、２２２ｂ、２２２ｃ、２４２ａ、２４２ｂ、２４２ｃを有するセグメント化された構造を、サブ構造２１０および２５０の一方あるいは両方に提供することができる。さらに、構造素子２１１、２４１、２２１、２５１の寸法および形状は、所定の周期的性が得られるなら、すなわち、１つの所定の方向沿いに複数の構造素子が繰り返しているなら、任意の適切な方法で選択されてもよい。すなわち、個々の構造素子２１１、２４１、２２１、２５１の寸法および形状は、長方形（図示せず）、正方形、Ｔ字型、Ｌ字型などであってもよい。ここでは、所要の位置情報を、好ましくは顕微鏡技術などの光学検出技術によって取得できるように全体の寸法が選択される。他方、素子２４１、２２１の分割つまり微細構造は、オーバーレイ精度に対するパターン密度および／または加工寸法の影響についての有意義な情報を提供するために、現実のデバイスフィーチャの設計ルールに従って選択してもよい。ある実施形態では、以下に説明しているように、図２ｂの素子２１１や２４１などの下層の構造素子は、少なくとも部分的にいくつかの構造素子２４１や２５１によって“上書き”される。これにより、上書きされる部分が断面のサンプルとして提供される場合に、電子顕微鏡法、ｘ線顕微鏡法などによって断面を解析することで正確な解析が可能となる。

図２ｂに、図２ａに示す断面ＩＩｃに従う図２ｂの測定構造２００の断面図を概略的に示す。基板部位２０１の上方には第１のデバイス層２０２が形成される。この第１のデバイス層には、第１の周期的構造２３０、すなわち、構造素子２１１と２２１とが含まれる。このような構造は、第１のデバイス層２０２がシリコンベースの集積回路のシャロートレンチアイソレーション（ＳＴＩ）層を表していれば、二酸化シリコン、窒化シリコンなどの特定の材料で充填されたトレンチの形式で形成される。他の例では、第１のデバイス層２０２は、メタライゼーション層であってもよく、この層では、構造素子２１１、２２１は、金属が充填されたラインか別の領域を表してもよい。この第１デバイス層２０２の上方には、第２のデバイス層２０３が形成される。この層は、第２の周期的構造２６０、すなわち、構造素子２４１と２５１とを含む。ＳＴＩ層の前者の例では、構造素子２４１、２５１は、ゲート電極材料層の上方に形成されたレジストパターン、ポリシリコンを含むパターニングされたレイヤスタックなどから形成されてもよい。、
例えば、高度な集積回路では、極限寸法、すなわち、ゲート電極を受け入れるＳＴＩ層の寸法は、５０ｎｍあるいはそれ未満である。その結果、オーバーレイ精度は、パターン配置誤差の増加により、実質的に加工寸法に依存することになる。この結果、高度な応用において、構造素子２４１および／あるいは２２１は、それぞれのデバイス層２０２、２０３の極限寸法に相当する寸法の分割（図２ｃの断面図には示していない）を含む。

図２ｄに、図２ａに示したセクションＩＩｄに従う断面図を概略的に示す。この例では、個々の構造素子２２１および２４１のそれぞれは、３つの“サブ素子”２２１ｓと２４１ｓとをそれぞれ含む。これらは、サブ構造２２０および２４０（図２ａ）で使用した対応の分割を表す。

測定構造２００は、集積回路の回路素子などの、現実のミクロ構造のフィーチャの製造に用いられる、十分に確立されたプロセス技術によって形成されてもよい。この十分に確立されたプロセスフローにより、これに対応して設計された、図２ａに示しているような、１つあるいは複数の、測定構造２００に対応するパターンを含むフォトマスクが提供される。このようにするのは、構造２００や構造２００を任意の数だけ組合せたものを、所定の基板部位２０１に適切に選択された異なる方向において配置することができるようにするためである。すなわち、第１の製造シーケンスにおいて、第１デバイス層２０２がフォトリソグラフィ、エッチ技術、蒸着技術、注入技術、平坦化技術などによって形成されてもよく、その後、第２デバイス層２０３が形成されてもよい。ここでは、（フォトリソグラフィステップが実行されることになっている。これにより、ミクロ構造のフィーチャと、さらに、測定構造２００のフィーチャ、すなわち、第２周期的構造２６０（図２ａ）とが第１周期的構造２３０に対して位置合せされる。その後、デバイス２９０は、測定プロシージャを受けることになる。これについては以下に図２ｅに関連してさらに詳細を記載する。

図２ｅに、測定構造２００から位置情報を取得する計測プロセスにおいてのデバイス２９０の上面図を概略的に示す。顕微鏡などの対応する測定デバイスのワーキングゾーンに基づく測定プロシージャと同様に、従来技術においては一般的である２つのワーキングゾーンだけを提供する測定デバイスが用いられていれば、第１の、あるいは内部ワーキングゾーン２７０と、第２の、あるいは外部ワーキングゾーン２８０が画定される。測定する間の内部ワーキングゾーン２７０と外部ワーキングゾーン２８０のオーバーラップを効果的に抑え、それぞれの２つの周期的サブ構造からしか位置情報を取得しないように対応するワーキングゾーンを配置するように、測定構造２００の設計時に測定デバイスの能力が考慮される。対応する調整がなされた測定デバイス、および／あるいは、適切に設計された個々のサブ構造２１０、２４０、２２０、２５０とともに、第１および第２ワーキングゾーン２７０、２８０は、それぞれの２つの周期的サブ構造に連続して配置される。これにより、対応するサブ構造の関連する位置を示す位置情報を取得することができる。

この結果、以下の測定が順次実行される。（１）サブ構造２１０上方のワーキングゾーン２７０と、サブ構造２４０上方のワーキングゾーン２８０を測定する−ＰＰＥなどの、第１デバイス層２０２の内側の層の位置情報が得られる。（２）サブ構造２４０上方のワーキングゾーン２７０と、サブ構造２５０上方のワーキングゾーン２８０を測定する−ＰＰＥなどの、第２デバイス層２０３の内側の層の位置情報が得られる。（３）サブ構造２１０上方のワーキングゾーン２７０と、サブ構造２５０上方のワーキングゾーン２８０を測定する−内側の層の位置情報、すなわち、非セグメント化サブ構造間のオーバーレイ情報が得られる。（４）サブ構造２４０上方のワーキングゾーン２７０と、サブ構造２２０上方のワーキングゾーン２８０を測定する−層間の位置情報、すなわち、セグメント化されたサブ構造に関するオーバーレイ情報が得られる。（５）サブ構造２１０上方のワーキングゾーン２７０と、サブ構造２４０上方のワーキングゾーン２８０を測定する−非セグメント化タイプとセグメント化タイプとの間の内側の層の位置情報が得られる。（６）サブ構造２２０上方のワーキングゾーン２７０と、サブ構造２５０上方のワーキングゾーン２８０を測定する−セグメント化タイプと非セグメント化タイプとの間の層間位置情報が得られる。

この結果、内側の層と層間の位置情報とは構造２００から取得できる。ここでは、プロセスストラテジーに応じて、取得した全ての情報をデバイス２９０のオーバーレイ精度の評価に使用してもよく、あるいは、一部の情報だけを取得、および／あるいは、評価して測定時間を短縮することができる。

さらなる実施例では、測定プロセスはデータの取得を強化するように構成される。このため、ワーキングゾーン２７０、２８０はそれぞれ、２つのそれぞれのサブゾーンに分割される。このようなゾーンは、図２ｅの１つの構造２００に関して例示しているように、ワーキングゾーン２７０に対しては２７０ａ、２７０ｂと示し、ワーキングゾーン２８０に対してはワーキングゾーン２８０ａ、２８０ｂと示す。この実施形態では、測定データは、サブ構造２１０、２２０、２４０、２５０から同時に取得される。この場合、ワーキングゾーン２７０ａ、２７０ｂ、２８０ａ、２８０ｂの対応するイメージコンテンツから位置誤差を抽出し算出する対応の測定アルゴリズムは、全ての取りうる組合せに、あるいは所望の組合せに、パラレルに、かつ相互から独立して適用される。この結果、上記の場合と同様に、測定データを６つまで同時に得ることができる。（１）ワーキングサブゾーン２７０ａと２７０ｂを測定する−第１デバイス層２０２の内側の層情報が得られる。（２）ワーキングサブゾーン２８０ａと２８０ｂを測定する−第２デバイス層２０３の内側の層情報が得られる。（３）ワーキングサブゾーン２７０ａと２８０ａを測定する−非セグメント化タイプとセグメント化タイプとの間のオーバーレイ誤差情報が得られる。（４）ワーキングサブゾーン２７０ｂと２８０ｂを測定する−セグメント化タイプと非セグメント化タイプとの間のオーバーレイ誤差情報が得られる。（５）ワーキングサブゾーン２７０ａと２８０ｂを測定する−非セグメント化タイプと非セグメント化タイプとの間のオーバーレイ誤差情報が得られる。（６）ワーキングサブゾーン２８０ａと２７０ｂを測定する−セグメント化タイプとセグメント化タイプとの間のオーバーレイ誤差情報が得られる。対応する測定データは、要件に応じて取得されて評価され、オーバーレイ精度を評価するために、いずれの方法でも組み合わせることができる。その結果、図１ｃに示したような従来の技術よりも、測定構造２００から抽出できる情報量を増やすことができる。その理由は、第１および第２デバイス層の内側の層情報に加えて、非セグメント化タイプ−非セグメント化タイプ内側の層の誤差情報だけを各測定イベント毎に取得することができるからである。さらに、測定構造２００の寸法に応じて、従来技術よりもデバイス２９０の占有面積を非常に小さくした状態で、取得できる情報量を増やすことができる。個々の構造素子２１１、２４１、２２１、および２５１の寸法は、ワーキングゾーン２７０と２８０、および、必要に応じて対応するサブゾーンをそれぞれ形成可能とするように選択される。これにより、図１ｃに示す構造１００、１５０の１つに対応する領域が全体的に幾分か拡大される一方で、占有スペースが非常に小さくされる。他の実施形態では、図２ａあるいは２ｅに示しているように、構造１００、１５０のうちの１つの寸法と同じ寸法を用いることができる。

図２ｆに、さらなる実施例に従う構造２００を概略的に示す。ここでは、第１および第２周期的構造２３０と２６０とが、インターリーブしないでサイドバイサイド構成で配置される。それぞれのワーキングゾーン２７０および２８０は、これに対応して適切なサブゾーン２７０ａ、２７０ｂ、および２８０ａ、２８０ｂに分割される。

図２ｇに、本発明のさらなる実施例に従う構造２００を概略的に示す。ここでは、機能性が強化された構造２００が得られる。一実施形態では、構造２００は、第３デバイス層に少なくとも１つの周期的サブ構造が形成されるように設計される。例えば、図示している例では、サブ構造２１０と２２０とはすでに説明したように層２０２などの第１デバイス層に形成され、サブ構造２４０はすでに説明したように層２０３などの第２デバイス層に形成される。一方で、２５０ａと称されるサブ構造２５０は第３デバイス層に形成される。この第３デバイス層は、第１デバイス層と第２デバイス層の下方か上方、あるいは間に配置される層である。この結果、ワーキングサブゾーン、すなわち、サブゾーン２７０ａ、２７０ｂ、２８０ａ、２８０ｂを含む測定技術を使用することで、次のような測定データを測定構造２００から同時に得ることができる。（１）ワーキングサブゾーン２７０ａと２７０ｂを測定する−第１層の内側の層の位置情報が得られる。（２）ワーキングサブゾーン２８０ａと２８０ｂを測定する−第２および第３層のオーバーレイ情報が得られる。（３）ワーキングサブゾーン２７０ａと２７０ｂを測定する−非セグメント化タイプとセグメント化タイプとの間の第１および第２層のオーバーレイ情報が得られる。（４）ワーキングサブゾーン２７０ｂと２８０ｂを測定する−セグメント化タイプと非セグメント化タイプとの間の第１および第３層のオーバーレイ情報が得られる。（５）ワーキングサブゾーン２７０ａと２８０ｂを測定する−非セグメント化タイプと非セグメント化タイプとの第１および第３層のオーバーレイ情報が得られる。および、（６）ワーキングサブゾーン２７０ｂと２８０ａを測定する−セグメント化タイプとセグメント化タイプとの間の第２および第１層のオーバーレイ情報が得られる。

この結果、機能性を強化することができ、これにより、強化された“スパン”に対してオーバーレイ精度を観察することができる一方で占有スペース量を非常に少なくすることができ、さらに、同時測定技術が用いられれば、測定時間を非常に短縮することができる。１つ以上のサブ構造を第３デバイス層に配置することに関して、他の組み合わせが存在することを理解されたい。

さらなる実施例では、測定構造２００は、同じデバイス層に形成される２つの部位あるいはサブ構造が、図２ｅの照射フィールド２０６、２０７として示す、隣接するオーバーラップした照射フィールドに配置されるように、基板部位２０１内に配置される。すなわち、１つのデバイス層に形成されるサブ構造２１０および２２０を照射フィールド２０６に形成してもよく、一方で、構造２２０などの各構造のうちの１つもまた照射フィールド２０７内に位置決めすることができる。他の実施形態では（図示せず）、測定構造２００は、照射フィールド２０６および２０７のいずれのオーバーレイ領域が、例えば、構造２４０と２２０との間に配置され、これにより、サブ構造２１０が照射フィールド２０６内にだけ形成され、同じ層に形成されたサブ構造２２０が照射フィールド２０７だけで形成されるように設計されてもよい。いずれの場合においても、グリッドの歪みなど関する有益な情報が得られる。ここでは、この情報は、同時に利用可能である。その理由は、図２ｅに関して説明した、分割されたサブゾーンに基づく測定技術が用いられるからである。

他のさらなる実施例では、測定構造２００は、サブ構造２５０ａなどの、サブ構造の１つが、測定構造２００のオーバーラップ領域を表すように、すなわち、特定のサブ構造（図示せず）が第１層に付加的に形成され、続いて、第２層の対応のサブ構造によって“上書き”され、これによりオーバーラップ領域２５０ａが形成されるように設計されてもよい。この場合、上述したものと同量の情報を取得することができる一方で、これに加えて、位置情報がオーバーラップ領域２５０ａに“保存”される。この情報は後の段階で、例えば、電子顕微鏡法、ｘ線顕微鏡法などを使用した断面解析によって抽出することができる。このために、対応のセクションサンプルが、例えば集束イオンビーム（ＦＩＢ：Focused Ion Beam)技術によってオーバーラップ領域２５０ａに準備される。このような方法で、使用する測定技術の解像度が高いことから、精度が強化された情報を得ることが出来る。この結果、光学技術から受信した測定データをスケーリングあるいは正規化するために使用される“キャリブレーション”あるいは“リファレンス”データを取得する可能性が与えられる。例えば、サブ構造２２０は、図２ｇに示す非セグメント化オーバーレイ部位を使用せずに、第２層に形成された構造２４０などの対応のセグメント化されたサブ構造によって上書きされる。これにより、極限寸法に基づいたオーバーレイ精度に関して情報を強化することができる。この情報は、破壊的ではない技術で取得した測定データを対応してキャリブレーションを行って評価するように用いられる。

この結果、本発明は、内側の層の情報に加え層間の情報を単一の測定サイトの測定構造から得ることができるような方法で、測定構造が異なるデバイス層に形成された周期的部分を含むという点で、測定時間を縮小し、および／またはミクロ構造のデバイスのスクライブライン領域に求められる占有スペースを縮小した状態で、効果的な情報を得る強化された技術を提供する。さらに、ある実施形態では、測定プロシージャは、内側の層の情報と層間情報とが同時に取得でき、これにより測定プロセスを非常に強化するとともに、測定データの解析精度を強化するように適用してもよい。さらに、従来のオーバーレイおよびＰＰＥ構造よりも機能性を強化することができる。その理由は、オーバーレイおよびＰＰＥデータに加えて、断面解析測定データ、グリッド歪みデータなどの付加的な情報を取得できるからである。

本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。

非セグメント化周期的サブ構造を含み、各構造がそれぞれのデバイス層に形成されている従来技術のオーバーレイ構造の概略的上面図。 単一のデバイス層に形成された、セグメント化されたサブ構造と、非セグメント化サブ構造とを含む従来技術の同時オーバーレイ測定構造の概略的上面図。 ２つの異なるデバイス層に対して、ＰＰＥとオーバーレイ精度とを測定する従来技術の測定構造を含むスクライブラインの概略的上面図。 １実施例に従う内側の層の位置情報と層間の位置情報とを同時に取得するために、スタック構造にセグメント化されたサブ構造と非セグメント化サブ構造とを含む測定構造の概略的上面図。 図２ａに示した構造に類似する単一の測定構造の概略的拡大図。 図２ｂのＩＩｃ−ＩＩｃ線とＩＩｄ−ＩＩｄ線の断面図。 図２ｂのＩＩｃ−ＩＩｃ線とＩＩｄ−ＩＩｄ線の断面図。 本発明のさらなる実施形態に従う、多機能性測定構造および測定デバイスの適切なワーキングゾーンの概略的上面図。 本発明のさらなる実施形態に従う、多機能性測定構造および測定デバイスの適切なワーキングゾーンの概略的上面図。 本発明のさらなる実施例に従う測定構造の上面を示した概略図であり、この構造の少なくとも一部が断面解析に基づいた位置情報、近隣の照射フィールド間のグリッドの歪みに関する情報などの更なる情報取得に使用される。

Claims (17)

1. 第１周期的サブ構造（２１０）と第２周期的サブ構造（２２０）とを備えるとともに、基板上に形成された特定の計測サイトの第１デバイス層に形成された第１周期的構造（２３０）を有し、この第１周期的構造（２３０）の前記第１および第２周期的構造は、それぞれ複数の第１構造素子（２１１、２２１）を含み、前記第１構造素子のいくつかは第１のセグメント化された部位を含むものであり、
   第１周期的サブ構造（２４０）と第２周期的サブ構造（２５０）とを備えるとともに、前記第１デバイス層の上方に配置された第２デバイス層に形成された第２周期的構造（２６０）を有し、この第２周期的構造（２６０）の前記第１および第２サブ構造は、それぞれ複数の第２構造素子（２４１、２５１）を含み、前記第２構造素子のいくつかは第２のセグメント化された部位を含むものであり、前記第１および第２周期的構造（２３０、２６０）は、前記特定の測定サイトに周期的スタック構造を形成する、オーバーレイ測定構造。
2. 前記第１および第２周期的構造（２３０、２６０）は、少なくとも１つの所定の方向に対して、相対的なずれについての位置情報を提供できるように、相互に方向付けられる、請求項１記載のオーバーレイ測定構造。
3. 前記第１周期的構造（２３０）の前記第１および第２周期的サブ構造（２１１、２２１）は、少なくとも１つの所定の方向に対して、相対的なずれについての位置情報を提供できるように、相互に方向付けられる、請求項２記載のオーバーレイ測定構造。
4. 前記第２周期的構造（２６０）の前記第１および第２周期的サブ構造（２４１、２５１）は、少なくとも１つの所定の方向に対して、相対的なずれについての位置情報を提供できるように、相互に方向付けられる、請求項３記載のオーバーレイ測定構造。
5. 前記第１周期的構造（２３０）の前記第１周期的サブ構造（２１０）は、前記第２周期的構造（２６０）の前記第１周期的サブ構造（２４１）に隣接して配置される、請求項３または４に記載のオーバーレイ測定構造。
6. 前記第１周期的構造（２３０）の前記第１周期的サブ構造（２１０）の前記第１構造素子の各々は、前記第１のセグメント化された部位を含む、請求項１に記載のオーバーレイ測定構造。
7. 前記第１周期的構造（２３０）の前記第２周期的サブ構造（２２０）の前記第１構造素子の各々は、セグメント化されていない、請求項６に記載のオーバーレイ測定構造。
8. 前記第２周期的構造（２６０）の前記第１周期的サブ構造（２４０）の前記第２構造素子の各々は、前記第２のセグメント化された部位を含む、請求項６に記載のオーバーレイ測定構造。
9. 前記第２周期的構造（２６０）の前記第２周期的サブ構造（２５０）の前記第２構造素子の各々は、セグメント化されていない、請求項８に記載のオーバーレイ測定構造。
10. 前記第１周期的構造（２３０）と前記第２周期的構造（２６０）の一部が相互にオーバーラップするオーバーラップ領域をさらに含む、請求項１記載のオーバーレイ測定構造。
11. 前記第１および第２デバイス層によるレイヤスタックを形成するように、前記基板の上方に配置された第３デバイス層に形成された第３周期的構造をさらに含み、前記第３周期的構造は、複数の第３構造素子を含み、さらに、少なくとも１つの所定の方向の第１および第２周期的構造に対する相対的なずれについての位置情報を供給するように方向付けられている、請求項１記載のオーバーレイ測定構造。
12. 半導体デバイスの製造に使用可能な基板の所定の測定サイトにスタック周期的測定構造を形成するステップを含み、前記スタック周期的構造は、第１層において第１のセグメント化された部位と、第１の非セグメント化部位、および、第２層において第２のセグメント化された部位と第２の非セグメント化部位と、を含むものであって、
    前記第１および第２のセグメント化された部位と非セグメント化部位とから位置情報を取得するステップと、
    前記取得した位置情報に基づいて、前記所定の測定サイトの外側の前記基板の上方に形成された構造上のフィーチャのオーバーレイ精度を測定するステップと、を含む方法。
13. 前記第１および第２のセグメント化された部位と非セグメント化部位の各々から位置情報を取得するステップは、特定のワーキングゾーンを有する前記第１および第２のセグメント化された部位と非セグメント化部位とを、それぞれのワーキングゾーン内からそれぞれの測定データセットを取得するためにサンプリングするステップをさらに含む、請求項１２記載の方法。
14. 前記オーバーレイ精度を測定するステップは、前記第１層においてパターン配置誤差を測定するために、前記第１のセグメント化された部位から取得した測定データと、前記第１の非セグメント化部位から取得した測定データとを評価するステップをさらに含む、請求項１３記載の方法。
15. 前記オーバーレイ精度を測定するステップは、前記第２層においてパターン配置誤差を測定するために、前記第２のセグメント化された部位から取得した測定データと、前記第２の非セグメント化された部位から取得した測定データとを評価するステップをさらに含む、請求項１３記載の方法。
16. 前記オーバーレイ精度を測定するステップは、前記第１層と前記第２層との間のオーバーレイ誤差を測定するために、前記第１のセグメント化された部位と非セグメント化部位の少なくとも一方から取得した測定データと、前記第２のセグメント化された部位と非セグメント化部位の少なくとも一方から取得した測定データを評価するステップをさらに含む、請求項１３記載の方法。
17. 前記スタックした周期的構造を形成するステップは、前記測定サイトにオーバーラップ領域を形成するステップを含み、前記セグメント化された部位と非セグメント化部位の少なくとも一方は、前記オーバーラップ領域の前記セグメント化された部位と非セグメント化部位の少なくとも一方にオーバーラップしている、請求項１２記載の方法。

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