KR20000029347A - 위치정렬을 검출하는 마크를 구비한 레티클과 위치정렬검출방법 - Google Patents

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Abstract

레티클은 소정의 디자인 룰로 노출된 회로패턴을 형성하기 위하여 웨이퍼를 노출하는 회로패턴과, 상기 소정의 디자인 룰에서 노출된 위치정렬마크를 형성하기 위하여 웨이퍼를 노출하는 위치정렬마크(X1, X2, Y1, Y2)를 포함한다. 본 발명에 의한 레티클에 있어서, 분리되어 있는 미세한 세그먼트를 구비하는 위치정렬마크(X1, X2, Y1, Y2)는 사이즈가 훨씬 큰 박스 마크를 채택하는 종래의 위치정렬방법에 비해 2층의 반도체 웨이퍼 사이의 위치어긋남을 보다 정확히 검출할 수 있다.

Description

위치정렬을 검출하는 마크를 구비한 레티클과 위치정렬 검출방법{RETICLE HAVING MARK FOR DETECTING ALIGNMENT AND METHOD FOR DETECTING ALIGNMENT}
본 발명은 하층 회로패턴과 상층 회로패턴 사이의 위치정렬의 정확성을 개선하기 위해 반도체 제조공정의 리소그라피공정에서 사용되는 위치정렬을 검출하는 위치정렬마크를 구비한 레티클 및 위치정렬을 검출하는 방법에 관한 것이다.
반도체 디바이스 제조공정에서 행해지는 레지스트를 채택하여 에칭패턴을 형성하는 리소그라피공정에 있어서, 하층 회로패턴에 상층 레지스트 패턴을 정확히 위치정렬하는 것은 중요하다. 따라서, 위치정렬의 정확도를 검출하는 마크는 하층 회로패턴과 상층 레지스트패턴 사이의 회로패턴과 별도로 웨이퍼의 주변영역에 형성된다.
위치정렬의 정확도를 검출하는 마크의 일례가 도1 및 도2와 관련하여 기술될 것이다.
제1의 박스 마크(13)는 하층 회로패턴을 형성하는 공정 중에 주변 영역에서 개구 및 아일랜드로서 형성되고, 그후 제1의 박스 마크(13)보다 작은 제2의 박스 마크(14)는 패터닝하는 중에 상층 레지스트패턴을 펀칭하거나 남김으로서 제1의 박스 마크(13)에 위치정렬하는 주변영역에 형성된다. 도2에 도시된 바와같이, 상층 레지스트패턴을 형성한 후, 상층 및 하층의 X방향 및 Y방향으로의 위치어긋남의 양은 마크(13 및 14)의 엣지사이의 거리(17, 18, 및 20)를 측정함으로서 검출된다.
통상 채택되는 종래의 마크(13 및 14)의 사이즈는 광학적인 자동측정을 용이하게 행하기 위해 10 마이크론미터 이상이다. 상기 사이즈는 회로패턴(1 마이크론미터 이하)의 사이즈와 매우 차이가 난다. 결과적으로, 마크들 사이의 위치어긋남의 양은 스테퍼에서의 렌즈의 수차에 기인한 하층 회로패턴과 포토레지스트패턴 사이의 위치어긋남과 차이가 난다.
따라서, 종래의 마크의 위치설정이 아무리 정확하다 할 지라도, 하층 회로패턴과 상층 레지스트패턴을 정확히 위치정렬하는 것은 용이하지 않다.
상기의 문제점을 고려하여, 본 발명의 목적은 위치정렬을 검출하는 마크를 구비한 레티클과, 회로패턴의 위치어긋남의 양과 렌즈 수차에 기인한 위치어긋남을 검출하는 마크의 양이 유사한 크기 및 패턴 피치를 갖는 회로패턴 둘 모두를 형성함으로서 개략 동일하게 되는 위치정렬을 검출하는 방법을 제공함에 있다.
본 발명은 제1의 특징에 있어서 소정의 디자인 룰로 노출된 회로패턴을 형성하기 위하여 웨이퍼를 노출하는 회로패턴과, 상기 소정의 디자인 룰로 노출된 위치정렬마크를 형성하기 위하여 웨이퍼를 노출하는 위치정렬마크를 포함하는 레티클을 제공한다.
본 발명은 제2의 특징에 있어서 웨이퍼의 제1의 층상의 제1의 회로패턴 및 웨이퍼의 주변영역에서 상기 제1의 회로패턴의 디자인 룰과 개략 동일한 디자인 룰을 구비한 제1의 위치정렬마크(X1 및 Y1)를 형성하는 공정과, 상기 제1의 층을 겹치는 제2의 층상의 제2의 회로패턴 및 상기 웨이퍼의 주변영역에서 상기 제1의 회로패턴의 디자인 룰과 개략 동일한 디자인 룰을 구비한 제2의 위치정렬마크(X2, Y2)를 형성하는 공정과, 상기 제1의 위치정렬마크(X1 및 Y1)와 상기 제2의 위치정렬마크(X2 및 Y2) 사이의 위치어긋남의 양을 검출하는 공정을 포함하는 웨이퍼를 노출하는 방법을 제공한다.
본 발명에 따르면, 노출을 위해 채택된 스테퍼의 렌즈 수차에 기인한 하층과 상층 레지스트 패턴의 회로패턴의 사이에서 위치어긋남의 양은 정확히 검출될 수 있다.
본 발명의 상기 및 다른 목적과 장점들은 이하의 기술로부터 명백해 질 것이다.
도1은 하부 회로층과 상부 레지스트층 사이의 위치어긋남을 자동적으로 검출하기 위한 2개의 박스 마크를 각각 도시하는 개략도.
도2는 도1의 위치정렬된 박스 마크의 상태를 도시하는 개략도.
도3은 본 발명에 따른 하부 회로층과 레지스트층의 위치어긋남을 자동적으로 검출하기 위한 마크를 각각 도시하는 개략도.
도4는 도3의 하부 회로층과 레지스트층의 위치정렬된 마크의 상태를 도시하는 개략도.
도5는 본 발명에 의한 마크 및 상기 마크로부터의 반사광을 모니터하여 얻어진 파형을 도시하는 개략도.
도6은 하부 회로층과 레지스트층의 마크 및 레이어에 대한 박스 마크를 각각 도시하는 개략도.
도7은 도6의 위치정렬된 박스 마크 및 위치정렬된 마크의 상태를 도시하는 개략도.
이하, 본 발명은 첨부된 도면과 관련하여 보다 상세히 기술될 것이다.
도3은 회로패턴을 구비한 하층에서 형성되는 위치정렬마크(주 스케일)(X1 및 X2)와, 회로패턴상에 형성된 레지스트 레이어에 형성되는 위치정렬마크(부 스케일)(X1 및 X2)를 각각 도시하고 있다. 더욱 상세하게는, 도3에서의 마크는 라인-스페이스 패턴을 구비하고 있다. 상기 마크들은 라인의 폭과 라인의 스페이스가 회로패턴의 라인의 폭과 라인의 스페이스와 유사한 다수의 병렬로 된 선형 세그먼트에 의해 형성된다. 도3의 마크는 라인-스페이스 패턴을 구비하고 있다. 따라서, 0.3 마이크로미터의 회로패턴에 대해서는 라인의 폭과 라인의 스페이스가 0.3 마이크로미터인 라인-스페이스 패턴이 채택된다. 상기 마크는 회로패턴 및 레지스트패턴의 외부 주변영역에서 형성된다.
스테퍼로 레티클상의 회로패턴을 웨이퍼로 전사하는 도중에 발생된 렌즈 수차에 기인한 위치어긋남의 양은 라인의 폭과 라인의 스페이스에 따라 통상 변화된다. 회로패턴에 의해 수신된 렌즈 수차에 기인한 유사한 정도의 영향이 위치정렬마크의 라인의 폭과 라인의 스페이스를 회로패턴의 라인의 폭과 라인의 스페이스와 유사하게 함으로서 위치정렬마크에 미친다. 따라서, 회로패턴의 위치어긋남의 양은 위치정렬마크를 사용하여 정확히 측정될 수 있다.
도4는 위치정렬마크(X1과 Y1) 및 위치정렬마크(X2와 Y2)의 위치정렬된 상태, 즉 상층 레이어의 레지스트패턴의 형성 이후에 상층 및 하층 레이어의 패턴 사이의 위치정렬의 정확도를 검출할 때의 상태를 도시하고 있다. X방향의 위치정렬의 정확도는 위치정렬마크(X1 및 X2)사이의 위치적인 관계를 검출함으로서 측정될 수 있으며, Y방향의 위치정렬의 정확도는 위치정렬마크(Y1과 Y2) 사이의 위치적인 관계를 위치정렬함으로서 측정될 수 있다.
라인-스페이스 패턴에 의해 형성된 위치정렬마크를 채택하여 위치정렬을 검출하는 하나의 예시적인 방법은 도5와 관련하여 기술될 것이다.
위치정렬의 과정이 위치정렬마크의 텔레비젼 카메라 화상을 채택하여 행해지는 경우에는, 위치측정은 도5에 도시된 광학적인 파형신호를 처리하여 이루어진다. 본 실시예에 있어서, 위치정렬마크에 관한 위치정보는, 해칭선으로 도시된 일부의 파형(W1 및 W2)을 포함하며 라인-스페이스 패턴에 따라 발생된 광학적인 신호파형중에서 라인-스페이스 패턴의 양단(11 및 12)에서 발생된 파형으로부터 얻어진다.
상기에서 기술된 바와 같이, 위치어긋남의 양은 라인의 폭과 라인의 스페이스에 따라 변화된다. 위치정렬마크는 도3에서 도시된 바와 같은 라인-스페이서 패턴처럼 형성되므로, 스테퍼의 렌즈수차에 기인한 회로패턴의 위치어긋남의 양은 위치정렬마크에 정확히 반영될 수 있다.
라인의 폭 및 라인의 스페이스에 의해 영향을 받는 패턴 치수의 위치어긋남을 야기하는 상기 스테퍼의 렌즈 수차를 발생시키는 주 요인은 프레임 수차라고 알려져 있다. 그러나, 본 발명의 실시예에 있어서, 위치 측정은 라인-스페이서 패턴의 양단 라인(11 및 12)에서 발생된 일부의 파형(W1 및 W2)을 포함하는 파형에 의거하여 행해지고, 형태가 프레임 수차의 영향에 기인하여 변화하는 라인(11 및 12)은 프레임 수차에 기인한 미세한 위치어긋남을 정확히 측정하기 위하여 무시가능하다.
스테퍼의 렌츠수차에 기인한 회로패턴의 위치어긋남의 양이 정확히 측정될 수 있는 위치정렬마크를 구비한 웨이퍼에 관한 또 다른 실시예는 X3, Y3 및 23이 하층상의 위치정렬마크이고 X4, Y4 및 24가 레지스트층상의 위치정렬마크로 도시되어 있는 도6 및 도7과 관련하여 기술될 것이다. 참조번호(23, 24)는 통상 채택되는 위치어긋남의 자동적인 측정을 위한 박스 마크를 나타내고, 박스 마크(23 및 24)의 근방에 배치된 위치정렬마크(X3 및 X4)와 위치정렬마크(X4 및 Y4)는 각각 회로패턴의 라인의 폭과 개략 동일한 라인의 폭을 갖는 라인-스페이스 패턴을 나타낸다.
통상 채택되는 박스 마크(23 및 24)는 10 마이크론미터 이상의 사이즈이고, 위치어긋남의 양은 라인의 폭이 1 마이크론미터 이하인 회로패턴의 위치어긋남의 양보다 훨씬 많다. 그러나, 본 발명에 있어서, 위치정렬마크(23 및 24)에 의해 수신된 위치어긋남과 위치정렬마크(X3, Y3, X4)에 의해 수신된 위치어긋남과의 차이는, 라인-스페이스 패턴의 위치정렬마크(X3, Y3, X4 및 Y4)가 박스 마크(23 및 24)의 근방에 배치되므로, 사전에 측정될 수 있다.
즉, 회로패턴의 X 및 Y 방향의 위치어긋남의 양은 도7에 도시된 바와 같이 주사 전자 현미경(SEM)으로 위치정렬마크(X3 및 X4) 사이의 거리(15) 및 위치정렬마크(Y3 및 Y4)사이의 거리(16)를 측정함과 아울러, 위치정렬마크(23 및 24)를 채택하는 종래의 방법에 의해 서로 위치정렬된 하층 및 레지스트층의 위치어긋남을 자동적으로 측정함으로서 정확히 위치정렬이 이루어진다.
위치어긋남의 자동측정의 결과량과 회로패턴의 위치어긋남의 양과의 차이는 SEM에 의해 위치정렬마크(23 및 24)의 자동측정의 결과와 거리(15 및 16)의 측정결과와의 차이로부터 계산될 수 있다.
SEM에 의해 거리(15 및 16)의 측정이 되면, X 및 Y방향으로의 회로패턴의 위치어긋남의 양은, 자동측정의 결과와 거리(15 및 16)의 측정결과와의 사이에서, 옵셋 값으로서 상기 차이를 단순히 추가한 다음, 위치정렬마크(23 및 24)를 자동적으로 측정하기만 하면 정확히 측정된다.
상기의 방법은, 회로패턴의 라인의 폭과 유사한 라인의 폭을 갖는 라인-스페이스 패턴(X3, Y3, X4)이 사이즈가 미세하므로 직접적이며 자동적인 위치정렬이 어려운 경우에 효과적이다. 마크(23 및 24)를 변화시키지 않고서도 정확한 측정이 실행될 수 있다.
상기의 실시예는 단지 예시로서 기술되었으므로, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 본질을 벗어나지 않고서도 다양한 수정 또는 변형이 본 분야의 기술자에 의해 용이하게 실시될 수 있다는 것을 이해할 수 있을 것이다.

Claims (8)

  1. 소정의 디자인 룰로 노출된 회로패턴을 형성하기 위하여 웨이퍼를 노출하는 회로패턴과, 웨이퍼를 노출하는 위치정렬마크(X1, X2, Y1 및 Y2)를 포함하는 레티클에 있어서,
    상기 위치정렬마크(X1, X2, Y1 및 Y2)는 상기 소정의 디자인 룰로 노출된 위치정렬마크를 형성하는 것을 특징으로 하는 레티클.
  2. 제1항에 있어서,
    상기 위치정렬마크(X1, X2, Y1 및 Y2)는 상기 회로패턴의 라인의 폭과 라인의 스페이스와 각각 동일한 라인의 폭과 라인의 스페이스를 구비한 다수의 병렬 세그먼트 마크를 포함하는 것을 특징으로 하는 레티클.
  3. 제1항에 있어서,
    상기 위치정렬마크(X1, X2, Y1 및 Y2)는 제1의 방향으로 확장하는 제1의 세그먼트와 상기 제1의 방향에 수직인 제2의 방향으로 확장하는 제2의 세그먼트를 포함하는 것을 특징으로 하는 레티클.
  4. 제1항에 있어서,
    상기 위치정렬마크(X1, X2, Y1 및 Y2)는 라인-스페이스 패턴으로 형성되는 것을 것을 특징으로 하는 레티클.
  5. 웨이퍼 노출 방법에 있어서,
    상기 웨이퍼의 제1의 층상의 제1의 회로패턴과, 웨이퍼의 주변영역에서 상기 제1의 회로패턴의 디자인 룰과 개략 동일한 디자인 룰을 갖는 제1의 위치정렬마크(X1 및 Y1)를 형성하는 단계와,
    상기 제1의 층을 겹치는 제2의 층상의 제2의 회로패턴과, 웨이퍼의 상기 주변영역에서 상기 제1의 회로패턴의 디자인 룰과 개략 동일한 디자인 룰을 갖는 제2의 위치정렬마크(X2, Y2)를 형성하는 단계, 및
    상기 제1의 위치정렬마크(X1 및 Y1)와 상기 제2의 위치정렬마크(X2 및 Y2) 사이의 위치어긋남의 양을 검출하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 노출방법.
  6. 제5항에 있어서,
    상기 위치정렬마크(X1, X2, Y1 및 Y2)는 라인-스페이스 패턴으로 형성되는 것을 특징으로 하는 웨이퍼 노출방법.
  7. 제6항에 있어서,
    상기 라인-스페이스 패턴의 양단에서 얻어진 위치정보는 위치어긋남의 양을 검출하는데 활용되지 않는 것을 특징으로 하는 웨이퍼 노출방법.
  8. 제3항에 있어서,
    상기 제1의 층과 제2의 층 사이의 위치정렬은 박스 마크와 더불어 위치정렬마크(X1, X2, Y1 및 Y2)를 활용함으로서 검출되는 것을 특징으로 하는 웨이퍼 노출방법.
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