KR20090098278A - 반도체 메모리 소자의 테스트 패턴 - Google Patents

반도체 메모리 소자의 테스트 패턴 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 테스트 패턴에 관한 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자의 테스트 패턴은 소정 간격 이격되어 형성된 복수의 비트라인과, 상기 복수의 비트라인의 일측을 각각 연결하는 복수의 저항과, 상기 비트라인 하부에 소정 간격 이격되어 형성된 복수의 게이트와, 상기 복수의 게이트와 교번적으로 형성된 LPC 폴리와, 상기 LPC 폴리 상부에 상기 복수의 비트라인과의 오버레이 마진이 그래디언트(gredient)하게 설정되도록 형성된 복수의 메탈컨택을 포함하는 것을 특징으로 하는 한다.
상기와 같이, 본 발명은 오버레이 패턴 유닛의 체크마진을 그래디언트(gradient)하게 구성하여 오버레이(overlay) 분급에 따라 그래디언트하게 브레이크전압을 얻을 수 있도록 함으로써 오버레이 불량여부 뿐만 아니라 오버레이 마진을 벗어난 정도 및 분포를 알 수 있으며, X, Y축 각각에 대해 메탈컨택 한개당 오버레이 +/- 양방향 측정이 가능하도록 하여 테스트 시간을 단축시키는 효과가 있다.
오버레이, 테스트, 미스얼라인

Description

반도체 메모리 소자의 테스트 패턴{TEST PATTERN FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자의 테스트 패턴에 관한 것으로, 더욱 상세하게는 오버레이 테스트 패턴 유닛의 체크마진을 그래디언트(gradient)하게 구성하여 오버레이(overlay) 분급에 따라 그래디언트하게 브레이크다운(breakdown)전압을 얻을 수 있도록 하여 오버레이 불량 뿐만 아니라 오버레이 마진을 벗어난 정도 및 분포를 알 수 있도록 하고, 메탈컨택 한개당 양방향 오버레이 측정이 가능하도록 한 반도체 메모리 소자의 테스트 패턴에 관한 것이다.
오버레이(Overlay)란 적층 구조의 반도체 소자를 제조함에 있어서, 전 공정에서 형성시킨 레이어(layer)와 현 공정을 통해 형성하는 레이어간의 정렬상태를 나타내는 지수이다.
이러한 오버레이는 반도체 소자의 고집적화 추세에서 매우 중요한 사항이 되고 있으며, 통상의 반도체 제조공정에서는 전 공정에서 형성시킨 레이어와 현 공정을 통해 형성시키는 레이어 간의 정렬 상태를 파악 및 보정하기 위해 웨이퍼의 스크라이브 레인(scribe lane)에 오버레이 키(overlay key)를 형성하여 레이어간의 오버레이를 측정하고 있다.
여기서 오버레이 키는 반도체 기판 상에 소정의 패턴을 형성할 때 노광 마스크를 정확한 위치에 정렬시키기 위해 형성시키는 일종의 패턴으로써 소자형성영역의 패턴과 동시에 형성된다.
도 1은 종래의 오버레이(overlay) 테스트 패턴의 평면도이다.
도 1에 도시된 바와 같이, 종래의 오버레이 패턴은 LPC 폴리(17) 상부에 비트라인(19)이 형성되고 그 상부에 메탈컨택(21)이 형성되며, 메탈컨택(21)과 비트라인(19)의 간격이 오버레이 마진(m)이 된다.
즉, 종래의 오버레이 패턴은 메탈 컨택(17)의 일측 방향에 대해서만 오버레이 감지가 가능하므로, 메탈 컨택(17)의 타측 방향에 대한 오버레이 감지를 위한 패턴이 추가로 필요하게 된다. 또한, 종래의 오버레이 마진은 모든 오버레이 패턴에서 동일한 값으로 설정된다.
이와같이, 종래의 오버레이 패턴은 한축에서 한가지 방향에 대해서만 감지되므로 양방향 감지를 위한 추가적인 패턴이 필요했고, 오버레이 마진이 동일한 값으로 설정되어 있어 오버레이가 얼마나 벗어났는지의 정도는 알 수 없었다.
이러한 문제점을 구체적으로 설명하기 위해 도 2 및 도 3을 참조하기로 한다.
도 2는 종래의 오버레이 테스트 패턴의 단면도이다.
종래의 오버레이 테스트 패턴은 P웰 기판(11) 및 N+층(13) 상부에 복수의 게이트(15)가 이격되어 형성되고, 게이트(15)와 게이트(15) 사이에 일정 간격 이격되 어 LPC 폴리(17)가 역사다리꼴 모양으로 형성되며 게이트(15) 상부에 비트라인(19)이 형성된다. 그리고, 비트라인(19) 상부 일측에 메탈컨택(21)이 형성되고 메탈컨택(21) 상부에 메탈배선(23)이 형성된다. 이때, 메탈배선(23)과 연결되지 않은 메탈배선(23)에 전기적 신호를 인가하여 메탈컨택(25)에서 출력전압을 측정함으로써 오버레이 테스트를 수행한다.
즉, 종래에는 메탈 컨택(21)이 비트라인(19)의 한쪽 끝에 특정 마진(margin)을 두고 조준되어 있어 오버레이가 마진값 이상 벗어나면 비트라인(19) 끝단 아래에 위치한 LPC 폴리(17)와 접촉하도록 되어 있다.
이때, 마진값이 모든 패턴에 대해서 특정값 한가지로 구성되어 있어, 마진값 이상 벗어났는지 마진값 이내로 미스얼라인(misalgin) 되었는지만을 알 수 있을 뿐, 실제 공정 완료된 칩의 해당 2개 레이어(비트라인과 메탈컨택) 사이에 오버레이가 얼마나 벗어났는지 정도는 알 수 없게 된다.
도 3은 도 2의 오버레이 테스트 패턴의 유닛(unit) 단면을 나타내는 사진이다.
이와같이, 종래의 오버레이 테스트 패턴은 메탈컨택의 일측만 측정이가능하여 타측에 대해 별도의 테스트 패턴이 필요하고, 모든 오버레이 패턴에 대해 동일한 특정 마진값을 적용함으로 인해 오버레이가 얼마나 벗어났는지의 정도는 알 수 없는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 오버레이 패턴 유닛의 체크마진을 그래디언트(gradient)하게 구성하여 오버레이(overlay) 분급에 따라 그래디언트하게 브레이크다운전압(breakdown voltage)을 얻을 수 있도록 함으로써 오버레이 불량여부 뿐만 아니라 오버레이 마진을 벗어난 정도 및 분포를 알 수 있도록 하는데 있다.
또한, 본 발명의 다른 목적은 메탈컨택을 기준으로 양방향 오버레이 측정이가능하도록 하여 비용 및 시간을 감소시키는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 소자의 테스트 패턴은 소정 간격 이격되어 형성된 복수의 비트라인과, 상기 복수의 비트라인의 일측을 각각 연결하는 복수의 저항과, 상기 비트라인 하부에 소정 간격 이격되어 형성된 복수의 게이트와, 상기 복수의 게이트와 교번적으로 형성된 LPC 폴리와, 상기 LPC 폴리 상부에 상기 복수의 비트라인과의 오버레이 마진이 각각 그래디언트(gredient)하게 설정되도록 형성된 복수의 메탈컨택을 포함하는 것을 특징으로 한다.
또한, 상기 복수의 저항은 오버레이 테스트를 위해 인가된 전기적 신호에 의한 전압레벨을 분배하는 것을 특징으로 한다.
또한, 상기 오버레이 마진은 상기 메탈컨택을 중심으로 좌우방향으로 일정한 마진값을 갖도록 설정되는 것을 특징으로 한다.
또한, 상기 메탈컨택 하나당 오버레이값을 양방향 측정이 가능하도록 하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 소자의 테스트 패턴은 소정 간격 이격되어 형성된 비트라인과, 상기 비트라인과 이웃하는 비트라인을 연결시키는 저항과, 상기 비트라인 사이의 하부에 형성된 LPC 폴리와, 상기 LPC 폴리 상부에 상기 비트라인과 일정 오버레이 마진을 갖도록 형성된 메탈컨택을 구비하는 복수개의 테스트 패턴 유닛을 포함하되, 상기 복수개의 테스트 패턴 유닛의 각 오버레이 마진은 그래디언트(gradient)하게 설정된 것을 특징으로 한다.
상기와 같이 본 발명은 오버레이 패턴 유닛의 체크마진을 그래디언트(gradient)하게 구성하여 오버레이(overlay) 분급에 따라 그래디언트하게 브레이크전압을 얻을 수 있도록 함으로써 오버레이 불량여부 뿐만 아니라 오버레이 마진을 벗어난 정도 및 분포를 알 수 있으며, 하나의 메탈컨택의 양방향으로 오버레이 측정이 가능하도록 함으로써 테스트 비용 및 시간을 단축시키는 효과가 있다.
이하, 본 발명에 따른 오버레이(overlay) 테스트 패턴을 첨부된 도 4 내지 도 7b를 참조하여 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 오버레이 테스트 패턴의 단면도이다.
본 발명에 따른 오버레이 테스트 패턴은 P웰(101) 및 N+층(103)이 순차적으 로 증착되고 그 상부에 복수의 게이트(105)가 이격되어 형성되고 게이트(105) 사이사이에 역사다리꼴 형태의 LPC 폴리(107)가 형성된다.
또한, 복수의 게이트(105) 상부에 복수의 비트라인(109)이 이격되어 형성되고, LPC 폴리(107) 상부에 메탈컨택(111)이 형성되고, 메탈컨택(111) 상부에 메탈배선(113)이 형성된다. 이에, 오버레이 테스트 시에 메탈배선(113)에 전기적 신호를 인가하여 메탈컨택(112)의 출력전압을 측정하여 오버레이를 테스트 한다.
이때, 메탈컨택(111)과 비트라인(109) 간의 오버레이 마진이 각 패턴 유닛별 M-2α,M-α, M, M+α로 다르게 설정되며, 이에 대한 구체적인 오버레이 테스트 패턴 유닛의 단면이 도 5a 및 도 5b에 도시되어 있다.
즉, 도 5a 및 도 5b는 도 4의 오버레이 테스트 패턴 중 오버레이 마진에 따른 패턴 유닛 1개씩의 단면도를 나타내며 도 5a는 오버레이 마진이 M인 경우이고, 도 5b는 오버레이 마진이 도 5a보다 적은 M-α인 경우를 나타낸다. 이때, 도 5a 및 도 5b에 도시된 바와 같이, 메탈컨택(111) 하나당 오버레이 +/- 양방향 측정이 가능하게 되어 오버레이 패턴 하나로 가능하다.
상기와 같이 오버레이 마진을 그래디언트하게 설정하여 형성된 오버레이 테스트 패턴의 단면에 해당하는 평면도가 도 6에 도시되어 있다. 즉, 도 4가 도 6의 A-A' 단면도에 해당한다.
도 6에 도시된 바와 같이, 비트라인(109)이 가로방향으로 이격되어 형성되고, 비트라인(109)과 산화막(115)이 가로방향으로 교번적으로 형성되고 산화막(115) 상에 복수개의 메탈컨택(11)이 소정간격 이격되어 세로방향으로 형성된다. 그리고, 산화막(115) 일측 끝단에 저항(117)이 형성되고, 비트라인(109) 일측 끝단에 비트라인 컨택(119)이 형성되어 비트라인(109)끼리 연결시킨다.
이때, 저항(117)은 낮은 도핑 농도의 이온이 주입되어 형성되고, 저항값은 동일하거나 다르게 설정할 수 있다.
또한, 산화막(115)과 메탈컨택(111) 간의 간격 즉, 오버레이 마진을 그래디언트(gradient)하게 설정한다. 즉, 오버레이 마진은 M-3α, M-2α, M-α, M, M+α, M+2α, M+3α까지 그래디언트하게 설정되도록 한다. 여기서, 기울기값 α는 점층적인 분급을 위한 작은 눈금값으로 선택하며, 기울기값 α를 적절히 선택하여 감도를 조정하는 것이 가능하다.
상기와 같은 구성을 갖는 오버레이 테스트 패턴은 오버레이 테스트시에 메탈배선에 전기적 신호를 인가하여 메탈컨택으로 출력되는 전압레벨을 측정하여 오버레이 정도를 알 수 있도록 한다.
더욱 구체적으로 설명하면, 오버레이 마진을 벗어나지 않은 경우에는 모든 저항(117)이 직렬연결되어 인가된 전기적 신호에 의한 전압레벨을 분배하여 출력하고, 오버레이 마진을 벗어난 경우 오버레를 벗어난 정도에 따라 일부의 저항만이 직렬연결되어 전압분배부로서 구동되게 된다. 즉, 오버레이 마진을 벗어난 경우 해당 메탈컨택(111)과 비트라인(109)이 쇼트(short)되어 해당 비트라인(109) 측의 저항도 쇼트되어 저항으로서의 기능을 하지 못하게 되므로 나머지 저항에 대해서만 전압이 분배된다.
이러한 오버레이 테스트 방법을 도 7a 및 도 7b의 예를 통해 구체적으로 설 명하기로 한다.
도 7a는 오버레이 값이 조금 어긋난 경우 즉 오버레이 값이 M-2α인 경우 오버레이 마진을 M-2α, M-3α로 설정한 영역의 저항들이 쇼트되어 페일(fail) 영역(B)이 되고 오버레이 테스트를 위해 메탈배선(미도시)에 전기적 신호를 인가하면 페일되지 않은 나머지 영역의 저항(117)값들만 측정되어 그 측정값을 이용하여 오버레이 마진을 얼마나 벗어났는지 정도를 알 수 있도록 한다.
한편, 도 7b는 오버레이 값이 많이 어긋난 경우 즉 오버레이 값이 M+3α인 경우 M-3α 부터 M+α영역까지 페일영역(C)이 되고, 오버레이 테스트를 위해 비트라인(119)에 전기적 신호를 인가하면 나머지 M+2α 및 M+3α 영역의 저항(117) 값들만 측정되어 그 측정값을 이용하여 오버레이 마진을 얼마나 벗어났는지 정보를 알 수 있도록 한다.
이와같이, 본 발명의 오버레이 테스트 패턴은 기존의 디램 칩 제조 공정을 그대로 사용하여 별도의 추가 공정 없이 패턴의 물리적 구조 및 전기적 연결상태를 달리함으로써 오버레이 불량 여부 뿐만 아니라 오버레이 마진을 벗어난 정도를 체크할 수 있도록 한다.
도 1은 종래의 오버레이(overlay) 테스트 패턴의 평면도이다.
도 2는 종래의 오버레이 테스트 패턴의 단면도.
도 3은 도 2의 오버레이 된 경우를 나타내는 사진.
도 4는 본 발명의 실시예에 따른 오버레이 테스트 패턴의 단면도.
도 5a 및 도 5b는 본 발명의 실시에에 따른 오버레이 테스트 패턴 유닛의 단면도.
도 6은 본 발명의 실시예에 따른 오버레이 테스트 패턴의 평면도.
도 7a 및 도 7b는 본 발명의 오버레이 테스트 패턴을 이용한 테스트 예를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
102 : 활성영역 104: 게이트영역
106, 112 : 배선컨택 108, 114 : 배선
110: 블로잉 영역

Claims (5)

  1. 소정 간격 이격되어 형성된 복수의 비트라인;
    상기 복수의 비트라인의 일측을 각각 연결하는 복수의 저항;
    상기 비트라인 하부에 소정 간격 이격되어 형성된 복수의 게이트;
    상기 복수의 게이트와 교번적으로 형성된 LPC 폴리; 및
    상기 LPC 폴리 상부에 상기 복수의 비트라인과의 오버레이 마진이 각각 그래디언트(gredient)하게 설정되도록 형성된 복수의 메탈컨택
    을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 테스트 패턴.
  2. 제 1 항에 있어서,
    상기 복수의 저항은 오버레이 테스트를 위해 인가된 전기적 신호에 의한 전압레벨을 분배하는 것을 특징으로 하는 반도체 메모리 소자의 테스트 패턴.
  3. 제 1항에 있어서,
    상기 오버레이 마진은 상기 메탈컨택을 중심으로 좌우방향으로 일정한 마진값을 갖도록 설정되는 것을 특징으로 하는 반도체 메모리 소자의 테스트 패턴.
  4. 제 1항 또는 제 3항 중 어느 한항에 있어서,
    상기 메탈컨택 하나당 오버레이값을 양방향 측정이 가능하도록 하는 것을 특 징으로 하는 반도체 메모리 소자의 테스트 패턴.
  5. 소정 간격 이격되어 형성된 비트라인;
    상기 비트라인과 이웃하는 비트라인을 연결시키는 저항;
    상기 비트라인 사이의 하부에 형성된 LPC 폴리; 및
    상기 LPC 폴리 상부에 상기 비트라인과 일정 오버레이 마진을 갖도록 형성된 메탈컨택;
    을 구비하는 복수개의 테스트 패턴 유닛을 포함하되,
    상기 복수개의 테스트 패턴 유닛의 각 오버레이 마진은 그래디언트(gradient)하게 설정된 것을 특징으로 하는 반도체 메모리 소자의 테스트 패턴.
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