JP2001291754A - 導電性プラグ抵抗測定用パターンを有する半導体素子およびプロセス評価方法 - Google Patents
導電性プラグ抵抗測定用パターンを有する半導体素子およびプロセス評価方法Info
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- JP2001291754A JP2001291754A JP2000104341A JP2000104341A JP2001291754A JP 2001291754 A JP2001291754 A JP 2001291754A JP 2000104341 A JP2000104341 A JP 2000104341A JP 2000104341 A JP2000104341 A JP 2000104341A JP 2001291754 A JP2001291754 A JP 2001291754A
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Abstract
(57)【要約】
【課題】 ＴＥＧ内に配置された導電性プラグ抵抗測定
用パターン列の抵抗値変化から、スルーホールの位置ず
れ量と位置ずれ方向を正確に検知をする。 【解決手段】 ＴＥＧ１１の四辺に添って導電性プラグ
列１２を配置する。横断面形状が概略長方形の導電性プ
ラグ１５は上層Ａｌ配線層１４と下層Ａｌ配線層１３間
に接続されるが、導電性プラグ１５は下層Ａｌ配線層１
３から半分の長さがはみ出すように形成される。導電性
プラグ１５が水平方向に位置ずれを起こしすと下層Ａｌ
配線層１３の導電性プラグ１５との接触面積が増減す
る。それに伴って測定される導電性プラグ列１２の抵抗
値が増減する。この増減値の基準値からの変化量で、ス
ルーホールの位置ずれの方向と大きさを知ることができ
る。
用パターン列の抵抗値変化から、スルーホールの位置ず
れ量と位置ずれ方向を正確に検知をする。 【解決手段】 ＴＥＧ１１の四辺に添って導電性プラグ
列１２を配置する。横断面形状が概略長方形の導電性プ
ラグ１５は上層Ａｌ配線層１４と下層Ａｌ配線層１３間
に接続されるが、導電性プラグ１５は下層Ａｌ配線層１
３から半分の長さがはみ出すように形成される。導電性
プラグ１５が水平方向に位置ずれを起こしすと下層Ａｌ
配線層１３の導電性プラグ１５との接触面積が増減す
る。それに伴って測定される導電性プラグ列１２の抵抗
値が増減する。この増減値の基準値からの変化量で、ス
ルーホールの位置ずれの方向と大きさを知ることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
するＬＳＩ等の半導体素子において、層間絶縁膜を貫通
して上層Ａｌ配線層と下層Ａｌ配線層を接続する導電性
プラグの位置ずれを検知できる素子構造および導電性プ
ラグ形成に係るプロセスの評価方法に関するものであ
る。
するＬＳＩ等の半導体素子において、層間絶縁膜を貫通
して上層Ａｌ配線層と下層Ａｌ配線層を接続する導電性
プラグの位置ずれを検知できる素子構造および導電性プ
ラグ形成に係るプロセスの評価方法に関するものであ
る。
【０００２】
【従来の技術】ＬＳＩ等の半導体素子の製造プロセスを
管理するために、あるいは製品の信頼性を保証するため
に、下層Ａｌ配線層と上層Ａｌ配線層との間を接続する
導電性プラグの位置ずれを評価することが行われてい
る。このような評価は、通常、ウェハ内に製品チップと
は別にＴＥＧ（test element group）と呼ばれる試験・
測定用チップを設け、この試験・測定用チップ上に形成
された評価用パターンを用いて行われる。
管理するために、あるいは製品の信頼性を保証するため
に、下層Ａｌ配線層と上層Ａｌ配線層との間を接続する
導電性プラグの位置ずれを評価することが行われてい
る。このような評価は、通常、ウェハ内に製品チップと
は別にＴＥＧ（test element group）と呼ばれる試験・
測定用チップを設け、この試験・測定用チップ上に形成
された評価用パターンを用いて行われる。
【０００３】図７は、特公平５−３１２９９号公報にて
提案された、スルーホールの位置ずれをチェックする評
価用パターンを示す平面図である。図７に示されるよう
に、複十字状に枝分かれして形成された第１層配線３１
ａの各枝部分を囲むように“Ｅ”字状パターンの第１層
配線３１ｂ、３１ｃが形成されている。第１層配線３１
ｂ、３１ｃ間は電気的に接続されており、第１層配線３
１ａと、第１層配線３１ｂ、３１ｃとは電気的に分離さ
れている。第１層配線３１ａの枝部分の先端部には、上
下の第１層配線３１ｂ、３１ｃまでの距離、および、左
または右の第１層配線３１ｂ、３１ｃまでの距離が等距
離となる位置にスルーホール３２ａ、３２ｂが開設され
ている。そして、スルーホール３２ａ、３２ｂ間は第２
層配線（図示なし）により接続されている。
提案された、スルーホールの位置ずれをチェックする評
価用パターンを示す平面図である。図７に示されるよう
に、複十字状に枝分かれして形成された第１層配線３１
ａの各枝部分を囲むように“Ｅ”字状パターンの第１層
配線３１ｂ、３１ｃが形成されている。第１層配線３１
ｂ、３１ｃ間は電気的に接続されており、第１層配線３
１ａと、第１層配線３１ｂ、３１ｃとは電気的に分離さ
れている。第１層配線３１ａの枝部分の先端部には、上
下の第１層配線３１ｂ、３１ｃまでの距離、および、左
または右の第１層配線３１ｂ、３１ｃまでの距離が等距
離となる位置にスルーホール３２ａ、３２ｂが開設され
ている。そして、スルーホール３２ａ、３２ｂ間は第２
層配線（図示なし）により接続されている。
【０００４】このように形成された多層配線に対して、
第１層配線の互いに電気的に離隔された配線３１ａ、３
１ｂとに端子Ｐ、Ｑを設けてその間の電気的導通度を測
定する。図示された状態では、スルーホールは第１層配
線に対して位置ずれしておらず、スルーホール３２ａ、
３２ｂは、第１層配線３１ｂ、３１ｃとは接触していな
い。そのため、端子Ｐ、Ｑ間は非導通である。例えば、
スルーホールが、第１層配線に対してＸ方向に位置ずれ
を起こし、スルーホール３２ａが第１層配線３１ｂと接
触すると、端子Ｐ、Ｑ間が導通する。また、スルーホー
ルがＸ′方向に位置ずれを起こした場合には、スルーホ
ール３２ｂが第１層配線３１ｃと接触するため、やは
り、端子Ｐ、Ｑ間が導通する。スルーホールが第１層配
線に対してＹ方向またはＹ′方向に位置ずれを起こした
場合にも、端子Ｐ、Ｑ間が導通する。すなわち、この位
置ずれ検出用パターンを用いることにより、何れかの方
向に一定幅以上の位置ずれが起こった場合には、それを
検出することができる。
第１層配線の互いに電気的に離隔された配線３１ａ、３
１ｂとに端子Ｐ、Ｑを設けてその間の電気的導通度を測
定する。図示された状態では、スルーホールは第１層配
線に対して位置ずれしておらず、スルーホール３２ａ、
３２ｂは、第１層配線３１ｂ、３１ｃとは接触していな
い。そのため、端子Ｐ、Ｑ間は非導通である。例えば、
スルーホールが、第１層配線に対してＸ方向に位置ずれ
を起こし、スルーホール３２ａが第１層配線３１ｂと接
触すると、端子Ｐ、Ｑ間が導通する。また、スルーホー
ルがＸ′方向に位置ずれを起こした場合には、スルーホ
ール３２ｂが第１層配線３１ｃと接触するため、やは
り、端子Ｐ、Ｑ間が導通する。スルーホールが第１層配
線に対してＹ方向またはＹ′方向に位置ずれを起こした
場合にも、端子Ｐ、Ｑ間が導通する。すなわち、この位
置ずれ検出用パターンを用いることにより、何れかの方
向に一定幅以上の位置ずれが起こった場合には、それを
検出することができる。
【０００５】
【発明が解決しようとする課題】上述した位置ずれ検出
方法では、位置ずれ量が所定の値を越えた場合には位置
ずれが起こったことを検出することができるものの、そ
の所定値の範囲内で位置ずれが起こっていてもこれを検
出することはできない。また、従来の検出方法では、位
置ずれの方向の検出は不可能であった。さらには、従来
技術では、導電性プラグの仕上がり状態を把握すること
はできなかった。すなわち、従来の位置ずれチェック用
パターンでは、収集できる情報量が少なく製造プロセス
に的確なフィードバック情報を伝達することができなか
った。本発明の課題は、上述した従来技術の問題点を解
決することであって、その目的は、第１に、微小な位置
ずれ量をも検出できるようにすることであり、第２に、
位置ずれ方向を検出することができるようにすることで
あり、第３に、導電性プラグの形成状態を把握できるよ
うにすることである。
方法では、位置ずれ量が所定の値を越えた場合には位置
ずれが起こったことを検出することができるものの、そ
の所定値の範囲内で位置ずれが起こっていてもこれを検
出することはできない。また、従来の検出方法では、位
置ずれの方向の検出は不可能であった。さらには、従来
技術では、導電性プラグの仕上がり状態を把握すること
はできなかった。すなわち、従来の位置ずれチェック用
パターンでは、収集できる情報量が少なく製造プロセス
に的確なフィードバック情報を伝達することができなか
った。本発明の課題は、上述した従来技術の問題点を解
決することであって、その目的は、第１に、微小な位置
ずれ量をも検出できるようにすることであり、第２に、
位置ずれ方向を検出することができるようにすることで
あり、第３に、導電性プラグの形成状態を把握できるよ
うにすることである。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、一定の方向に１列に配列された複
数の導電性プラグと、該導電性プラグの下端に接続され
た下層導電性パターンと、１または２つの下層導電性パ
ターンと一部の領域が重なるように形成された、前記導
電性プラグの上端に接続された複数の上層導電性パター
ンと、とを含む、前記導電性プラグが直列に接続された
導電性プラグ抵抗接続体を備えた導電性プラグ抵抗測定
用パターンを有する半導体素子において、前記導電性プ
ラグは、前記下層導電性パターンまたは前記上層導電性
パターンの何れか一方の導電性プラグの列の並び方向と
平行な辺を跨ぐように形成され、かつ、前記下層導電性
パターンまたは前記上層導電性パターンの何れか他方と
は完全に重なるように形成されていることを特徴とする
導電性プラグ抵抗測定用パターンを有する半導体素子、
が提供される。そして、好ましくは、前記導電性プラグ
の横断面形状は、概略長方形であって、該長方形の長辺
の中心部にて前記下層導電性パターンまたは前記上層導
電性パターンの前記列の並びと平行な辺を跨ぐ。また、
好ましくは、前記導電性プラグが跨いでいる導電性パタ
ーンの辺の方向が直交する少なくとも２つの導電性プラ
グ抵抗接続体が備えられる。また、一層好ましくは、当
該半導体素子チップの四辺のそれぞれに沿って前記導電
性プラグ抵抗接続体が形成される。
め、本発明によれば、一定の方向に１列に配列された複
数の導電性プラグと、該導電性プラグの下端に接続され
た下層導電性パターンと、１または２つの下層導電性パ
ターンと一部の領域が重なるように形成された、前記導
電性プラグの上端に接続された複数の上層導電性パター
ンと、とを含む、前記導電性プラグが直列に接続された
導電性プラグ抵抗接続体を備えた導電性プラグ抵抗測定
用パターンを有する半導体素子において、前記導電性プ
ラグは、前記下層導電性パターンまたは前記上層導電性
パターンの何れか一方の導電性プラグの列の並び方向と
平行な辺を跨ぐように形成され、かつ、前記下層導電性
パターンまたは前記上層導電性パターンの何れか他方と
は完全に重なるように形成されていることを特徴とする
導電性プラグ抵抗測定用パターンを有する半導体素子、
が提供される。そして、好ましくは、前記導電性プラグ
の横断面形状は、概略長方形であって、該長方形の長辺
の中心部にて前記下層導電性パターンまたは前記上層導
電性パターンの前記列の並びと平行な辺を跨ぐ。また、
好ましくは、前記導電性プラグが跨いでいる導電性パタ
ーンの辺の方向が直交する少なくとも２つの導電性プラ
グ抵抗接続体が備えられる。また、一層好ましくは、当
該半導体素子チップの四辺のそれぞれに沿って前記導電
性プラグ抵抗接続体が形成される。
【０００７】また、上記の目的を達成するため、本発明
によれば、互いに平行に配置された一対の、一定の方向
に１列に配列された複数の導電性プラグと、該導電性プ
ラグの下端に接続された下層導電性パターンと、１また
は２つの下層導電性パターンと一部の領域が重なるよう
に形成された、前記導電性プラグの上端に接続された複
数の上層導電性パターンと、とを含む、前記導電性プラ
グが直列に接続された導電性プラグ抵抗接続体、のそれ
ぞれの抵抗値Ｒ１、Ｒ２を測定し、（Ｒ１−Ｒ２）によ
って導電性プラグと導電性パターンとの位置合わせずれ
量と位置合わせずれ方向を評価する。そして、一層好ま
しくは、（Ｒ１−Ｒ２）／（Ｒ１＋Ｒ２）によって導電
性プラグと導電性パターンとの位置合わせずれ量と位置
合わせずれ方向を評価し、（Ｒ１＋Ｒ２）によって導電
性プラグの形成状態を評価する。
によれば、互いに平行に配置された一対の、一定の方向
に１列に配列された複数の導電性プラグと、該導電性プ
ラグの下端に接続された下層導電性パターンと、１また
は２つの下層導電性パターンと一部の領域が重なるよう
に形成された、前記導電性プラグの上端に接続された複
数の上層導電性パターンと、とを含む、前記導電性プラ
グが直列に接続された導電性プラグ抵抗接続体、のそれ
ぞれの抵抗値Ｒ１、Ｒ２を測定し、（Ｒ１−Ｒ２）によ
って導電性プラグと導電性パターンとの位置合わせずれ
量と位置合わせずれ方向を評価する。そして、一層好ま
しくは、（Ｒ１−Ｒ２）／（Ｒ１＋Ｒ２）によって導電
性プラグと導電性パターンとの位置合わせずれ量と位置
合わせずれ方向を評価し、（Ｒ１＋Ｒ２）によって導電
性プラグの形成状態を評価する。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１（ａ）は、本発明の第
１の実施の形態を示す平面図であり、図１（ｂ）はその
Ａ−Ａ′線の断面図である。図１に示すように、下層導
電層３と上層導電層４ａ〜４ｄとの間には導電性プラグ
５が形成されている。導電性プラグ５の横断面形状は長
方形であって、導電性プラグ５はその長辺の中央部にて
下層導電層３の一辺を跨ぐように形成されている。上層
導電層４ａ〜４ｄは、導電性プラグ５上を完全に覆うよ
うに形成される。
て図面を参照して説明する。図１（ａ）は、本発明の第
１の実施の形態を示す平面図であり、図１（ｂ）はその
Ａ−Ａ′線の断面図である。図１に示すように、下層導
電層３と上層導電層４ａ〜４ｄとの間には導電性プラグ
５が形成されている。導電性プラグ５の横断面形状は長
方形であって、導電性プラグ５はその長辺の中央部にて
下層導電層３の一辺を跨ぐように形成されている。上層
導電層４ａ〜４ｄは、導電性プラグ５上を完全に覆うよ
うに形成される。
【０００９】下層導電層３は、半導体基板表面の拡散
層、ポリシリコン層、ポリサイド層、シリサイド層、金
属層、ポリシリコンと金属との積層膜などにより形成さ
れる。また、上層導電層４ａ〜４ｄは、ポリシリコン
層、ポリサイド層、シリサイド層、金属層、ポリシリコ
ンと金属との積層膜などにより形成される。導電性プラ
グは、代表的にはポリシリコンプラグ、タングステンプ
ラグとして、上層の配線とは別に形成されたものである
が、上層配線層と一体のものとして上層配線形成時に同
時に形成された導電層であってもよい。
層、ポリシリコン層、ポリサイド層、シリサイド層、金
属層、ポリシリコンと金属との積層膜などにより形成さ
れる。また、上層導電層４ａ〜４ｄは、ポリシリコン
層、ポリサイド層、シリサイド層、金属層、ポリシリコ
ンと金属との積層膜などにより形成される。導電性プラ
グは、代表的にはポリシリコンプラグ、タングステンプ
ラグとして、上層の配線とは別に形成されたものである
が、上層配線層と一体のものとして上層配線形成時に同
時に形成された導電層であってもよい。
【００１０】図１の導電性プラグ抵抗測定用パターンに
対して、上層導電層４ａ、４ｂ間と、上層導電層４ｃ、
４ｄ間の抵抗を測定する。ここで、その測定抵抗値をそ
れぞれＲ１、Ｒ２とする。今、下層導電層と導電性プラ
グとの間に位置ずれが生じていないものとすると、Ｒ１
とＲ２は等しく予定された抵抗値Ｒ０となる。下層導電
層３に対して、導電性プラグ５がＸ軸プラス方向にずれ
て形成された場合には、Ｒ１がＲ０より小さくなり、Ｒ
２はＲ０より大きくなる。従って、Ｒ１−Ｒ２を求める
ことにより、その符号により位置ずれ方向がＸ軸プラス
方向であるのか、Ｘ軸マイナス方向であるのかが分か
り、またその絶対値により、位置ずれ量を検知すること
ができる。導電性プラグの抵抗値や導電性プラグと導電
層との接触抵抗は、製造プロセスにより変化する。この
プロセスの変動要因を排除して位置ずれ量をより精度よ
く求めるには、（Ｒ１−Ｒ２）／（Ｒ１＋Ｒ２）を用い
るのがよい。アライメント以外のプロセスが安定してい
るものとすると、導電性プラグ５が下層導電層３に対し
てＸ軸プラス方向やＸ軸マイナス方向に位置ずれを起こ
して形成されたとしても、（Ｒ１＋Ｒ２）は殆ど変動し
ない。従って、（Ｒ１＋Ｒ２）が変化した場合にはプロ
セス上に何らかの変動が起きたことが予測される。それ
故、（Ｒ１＋Ｒ２）を監視することにより、バイアホー
ル径変動や接触抵抗変動などを引き起こすプロセス変動
を確認することができる。
対して、上層導電層４ａ、４ｂ間と、上層導電層４ｃ、
４ｄ間の抵抗を測定する。ここで、その測定抵抗値をそ
れぞれＲ１、Ｒ２とする。今、下層導電層と導電性プラ
グとの間に位置ずれが生じていないものとすると、Ｒ１
とＲ２は等しく予定された抵抗値Ｒ０となる。下層導電
層３に対して、導電性プラグ５がＸ軸プラス方向にずれ
て形成された場合には、Ｒ１がＲ０より小さくなり、Ｒ
２はＲ０より大きくなる。従って、Ｒ１−Ｒ２を求める
ことにより、その符号により位置ずれ方向がＸ軸プラス
方向であるのか、Ｘ軸マイナス方向であるのかが分か
り、またその絶対値により、位置ずれ量を検知すること
ができる。導電性プラグの抵抗値や導電性プラグと導電
層との接触抵抗は、製造プロセスにより変化する。この
プロセスの変動要因を排除して位置ずれ量をより精度よ
く求めるには、（Ｒ１−Ｒ２）／（Ｒ１＋Ｒ２）を用い
るのがよい。アライメント以外のプロセスが安定してい
るものとすると、導電性プラグ５が下層導電層３に対し
てＸ軸プラス方向やＸ軸マイナス方向に位置ずれを起こ
して形成されたとしても、（Ｒ１＋Ｒ２）は殆ど変動し
ない。従って、（Ｒ１＋Ｒ２）が変化した場合にはプロ
セス上に何らかの変動が起きたことが予測される。それ
故、（Ｒ１＋Ｒ２）を監視することにより、バイアホー
ル径変動や接触抵抗変動などを引き起こすプロセス変動
を確認することができる。
【００１１】図２は、本発明の第２の実施の形態を示す
平面図である。本実施の形態においては、図２に示され
るように、導電性プラグ５が１列に配列されて形成され
た導電性プラグ列２がＸ軸方向およびＹ軸方向に延在し
ている。各導電性プラグ列２において、導電性プラグ５
の下端部には下層導電層３が配置され、その上端部には
上層導電層４が配置されており、これにより、導電性プ
ラグ直列接続体が構成されている。この直列接続体の両
端の上層導電層を端子として導電性プラグ直列接続体の
抵抗値を測定して導電性プラグの位置ずれの検出を行
う。このように多数の導電性プラグを直列に接続するこ
とにより、位置ずれ量の検出精度を向上させることがで
きる。下層導電層３、上層導電層４および導電性プラグ
のそれぞれは、第１の実施の形態の場合同様の材料によ
って構成される。ここで、Ｘ軸方向およびＹ軸方向に延
びる導電性プラグ列２の測定抵抗値をそれぞれＲ３、Ｒ
４とする。今、下層導電層３に対して導電性プラグ５が
位置ずれなく形成されたものとすると、Ｒ３、Ｒ４は予
定された抵抗値を示す。導電性プラグ５が下層導電層３
に対してＸ軸プラスまたはマイナス方向に位置ずれした
ものとすると、Ｒ４の値が予定値からずれる。同様に、
導電性プラグ５が下層導電層３に対してＹ軸プラスまた
はマイナス方向に位置ずれしたものとすると、Ｒ３の値
が予定値からずれる。Ｒ３とＲ４との予定値からの偏差
をそれぞれ求めることにより、位置ずれの方向と位置ず
れ量とを求めることができる。なお、第２の実施の形態
は、Ｘ軸方向、Ｙ軸方向のそれぞれの方向に延在する導
電性プラグ列２を各方向にそれぞれ１本ずつ配置するも
のであったが、各方向に２本ずつ設けてもよい。その場
合には、同一方向に走る導電性プラグ抵抗パターン同士
では、下層導電層３に対する導電性プラグのはみ出し方
向が逆になるようにする。
平面図である。本実施の形態においては、図２に示され
るように、導電性プラグ５が１列に配列されて形成され
た導電性プラグ列２がＸ軸方向およびＹ軸方向に延在し
ている。各導電性プラグ列２において、導電性プラグ５
の下端部には下層導電層３が配置され、その上端部には
上層導電層４が配置されており、これにより、導電性プ
ラグ直列接続体が構成されている。この直列接続体の両
端の上層導電層を端子として導電性プラグ直列接続体の
抵抗値を測定して導電性プラグの位置ずれの検出を行
う。このように多数の導電性プラグを直列に接続するこ
とにより、位置ずれ量の検出精度を向上させることがで
きる。下層導電層３、上層導電層４および導電性プラグ
のそれぞれは、第１の実施の形態の場合同様の材料によ
って構成される。ここで、Ｘ軸方向およびＹ軸方向に延
びる導電性プラグ列２の測定抵抗値をそれぞれＲ３、Ｒ
４とする。今、下層導電層３に対して導電性プラグ５が
位置ずれなく形成されたものとすると、Ｒ３、Ｒ４は予
定された抵抗値を示す。導電性プラグ５が下層導電層３
に対してＸ軸プラスまたはマイナス方向に位置ずれした
ものとすると、Ｒ４の値が予定値からずれる。同様に、
導電性プラグ５が下層導電層３に対してＹ軸プラスまた
はマイナス方向に位置ずれしたものとすると、Ｒ３の値
が予定値からずれる。Ｒ３とＲ４との予定値からの偏差
をそれぞれ求めることにより、位置ずれの方向と位置ず
れ量とを求めることができる。なお、第２の実施の形態
は、Ｘ軸方向、Ｙ軸方向のそれぞれの方向に延在する導
電性プラグ列２を各方向にそれぞれ１本ずつ配置するも
のであったが、各方向に２本ずつ設けてもよい。その場
合には、同一方向に走る導電性プラグ抵抗パターン同士
では、下層導電層３に対する導電性プラグのはみ出し方
向が逆になるようにする。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図３は、導電性プラグの位置ずれ、
出来映えを検知するための、本発明の導電性プラグ抵抗
測定用半導体素子（ＴＥＧ）の一実施例を示す平面図で
ある。図３に示すように、ＴＥＧ１１内の各辺近くに
は、辺に平行に導電性プラグ列１２が、時計回り方向に
、、、と記したように配置されている。導電性
プラグ列１２は、下層Ａｌ配線層１３（細線の四角形で
表示）と上層Ａｌ配線層１４（太線の四角形で表示）と
が、タングステン（Ｗ）を主体とする導電性プラグ１５
によって上下に接続されたものである。また、この導電
性プラグ列１２は、下層Ａｌ配線層１３と上層Ａｌ配線
層１４と導電性プラグ１５とが鎖状に繋がったチエーン
パターンである。そして、上層Ａｌ配線層１４の両端部
は、外部への引き出し電極１４ａとして利用される。
て詳細に説明する。図３は、導電性プラグの位置ずれ、
出来映えを検知するための、本発明の導電性プラグ抵抗
測定用半導体素子（ＴＥＧ）の一実施例を示す平面図で
ある。図３に示すように、ＴＥＧ１１内の各辺近くに
は、辺に平行に導電性プラグ列１２が、時計回り方向に
、、、と記したように配置されている。導電性
プラグ列１２は、下層Ａｌ配線層１３（細線の四角形で
表示）と上層Ａｌ配線層１４（太線の四角形で表示）と
が、タングステン（Ｗ）を主体とする導電性プラグ１５
によって上下に接続されたものである。また、この導電
性プラグ列１２は、下層Ａｌ配線層１３と上層Ａｌ配線
層１４と導電性プラグ１５とが鎖状に繋がったチエーン
パターンである。そして、上層Ａｌ配線層１４の両端部
は、外部への引き出し電極１４ａとして利用される。
【００１３】図３において、各導電性プラグ列１２の上
層Ａｌ配線層１４は、下層Ａｌ配線層１３よりもＴＥＧ
１１の中心部へずらして、導電性プラグ１５上を完全に
覆うように配置されている。
層Ａｌ配線層１４は、下層Ａｌ配線層１３よりもＴＥＧ
１１の中心部へずらして、導電性プラグ１５上を完全に
覆うように配置されている。
【００１４】図４は、本実施例のＴＥＧをより詳しく示
した平面図と断面図である。同図において、図３と同等
の部分には、同一の参照符号が付せられているので、重
複する説明は省略する。図４（ａ）は、図３の導電性プ
ラグ列１２のの個所の部分拡大図である。また、図４
（ｂ）は、図４（ａ）内のＢ−Ｂ′線の断面図である。
図４（ｂ）に示すように、導電性プラグ１５はその全長
λの約５０％が、下層Ａｌ配線層１３からはみ出して形
成されている。図４（ｃ）は、図４（ａ）のＣ−Ｃ′線
の断面図である。図４（ｃ）に示すように、下層Ａｌ配
線層１３と上層Ａｌ配線層１４は、導電性プラグ１５に
よって鎖状に連結されている。したがって、この導電性
プラグパターンの抵抗値Ｒは、各導電性プラグの抵抗値
をｒ1、ｒ2、…、ｒi 、…、ｒnとすると、その総和
（ｒ1＋ｒ2＋、…、＋ｒn）となる。この抵抗値Ｒはパ
ターン両端の引き出し電極１４ａから測定され、またパ
ターン、、、の夫々についても独立に測定でき
る。
した平面図と断面図である。同図において、図３と同等
の部分には、同一の参照符号が付せられているので、重
複する説明は省略する。図４（ａ）は、図３の導電性プ
ラグ列１２のの個所の部分拡大図である。また、図４
（ｂ）は、図４（ａ）内のＢ−Ｂ′線の断面図である。
図４（ｂ）に示すように、導電性プラグ１５はその全長
λの約５０％が、下層Ａｌ配線層１３からはみ出して形
成されている。図４（ｃ）は、図４（ａ）のＣ−Ｃ′線
の断面図である。図４（ｃ）に示すように、下層Ａｌ配
線層１３と上層Ａｌ配線層１４は、導電性プラグ１５に
よって鎖状に連結されている。したがって、この導電性
プラグパターンの抵抗値Ｒは、各導電性プラグの抵抗値
をｒ1、ｒ2、…、ｒi 、…、ｒnとすると、その総和
（ｒ1＋ｒ2＋、…、＋ｒn）となる。この抵抗値Ｒはパ
ターン両端の引き出し電極１４ａから測定され、またパ
ターン、、、の夫々についても独立に測定でき
る。
【００１５】図５は、図３の導電性プラグ１５の形成工
程において下層Ａｌ配線層１３の形成位置に対しＸ軸の
プラス方向へパターンニングのずれが発生（白抜き矢印
で表示）した状態を表したものである。この場合、パタ
ーンとパターンの導電性プラグ列１２の抵抗値が変
化する。の導電性プラグ１５の下層Ａｌ配線層１３と
の接合面積が、ずれのない基準時より減少し、他方の
同接合面積がずれのない基準時より増加する。この結
果、パターンの抵抗値Ｒは基準時より大きくなり、パ
ターンの抵抗値Ｒは基準時より小さくなる。したがっ
て上記の抵抗値から、Ｘ軸のプラス方向のずれの発生が
検知できる。上記においては、Ｘ軸のプラスの方向のず
れに関してであったが、Ｘ軸のマイナス方向のずれに関
しては、パターンとの抵抗値が上記の場合と逆転し
た形で検知される。同様に、Ｙ軸方向にパターンニング
のずれが発生した場合も、パターンとパターンの抵
抗値変化で、ずれが検知できる。
程において下層Ａｌ配線層１３の形成位置に対しＸ軸の
プラス方向へパターンニングのずれが発生（白抜き矢印
で表示）した状態を表したものである。この場合、パタ
ーンとパターンの導電性プラグ列１２の抵抗値が変
化する。の導電性プラグ１５の下層Ａｌ配線層１３と
の接合面積が、ずれのない基準時より減少し、他方の
同接合面積がずれのない基準時より増加する。この結
果、パターンの抵抗値Ｒは基準時より大きくなり、パ
ターンの抵抗値Ｒは基準時より小さくなる。したがっ
て上記の抵抗値から、Ｘ軸のプラス方向のずれの発生が
検知できる。上記においては、Ｘ軸のプラスの方向のず
れに関してであったが、Ｘ軸のマイナス方向のずれに関
しては、パターンとの抵抗値が上記の場合と逆転し
た形で検知される。同様に、Ｙ軸方向にパターンニング
のずれが発生した場合も、パターンとパターンの抵
抗値変化で、ずれが検知できる。
【００１６】図６は、本発明のＴＥＧの他の実施例を示
す断面図である。なお、本実施例においても、４本の導
電性プラグ列がＴＥＧの四辺に沿ってそれぞれ配置され
ているので、その平面図は図３に示した先の実施例とほ
ぼ同様になる。図６に示すように、本実施例のＴＥＧ２
１においては、ｐ導電型のシリコン基板２２の表面領域
内にはｎ型の拡散層２３が形成されている。シリコン基
板上は層間絶縁膜２６によって覆われ、その上にはＡｌ
配線層２４が形成されている。そして、拡散層２３とＡ
ｌ配線層２４との間はｎ型ドーパントが添加されたポリ
シリコンからなる導電性プラグ２５によって接続されて
いる。Ａｌ配線層２４上はカバー膜２７によって覆わ
れ、Ａｌ配線層列の最端部のＡｌ配線層２４は引き出し
電極２４ａになされ、その上のカバー膜は除去されてい
る。本実施例においても、導電性プラグ２５は拡散層２
３からほぼ半分の長さがはみ出すように形成されてお
り、拡散層２３に対する導電性プラグ２５の位置ずれが
検出できるように構成されている。
す断面図である。なお、本実施例においても、４本の導
電性プラグ列がＴＥＧの四辺に沿ってそれぞれ配置され
ているので、その平面図は図３に示した先の実施例とほ
ぼ同様になる。図６に示すように、本実施例のＴＥＧ２
１においては、ｐ導電型のシリコン基板２２の表面領域
内にはｎ型の拡散層２３が形成されている。シリコン基
板上は層間絶縁膜２６によって覆われ、その上にはＡｌ
配線層２４が形成されている。そして、拡散層２３とＡ
ｌ配線層２４との間はｎ型ドーパントが添加されたポリ
シリコンからなる導電性プラグ２５によって接続されて
いる。Ａｌ配線層２４上はカバー膜２７によって覆わ
れ、Ａｌ配線層列の最端部のＡｌ配線層２４は引き出し
電極２４ａになされ、その上のカバー膜は除去されてい
る。本実施例においても、導電性プラグ２５は拡散層２
３からほぼ半分の長さがはみ出すように形成されてお
り、拡散層２３に対する導電性プラグ２５の位置ずれが
検出できるように構成されている。
【００１７】以上好ましい実施の形態、実施例について
説明したが、本発明はこれらの例に限定されるものでは
なく、本発明の要旨を逸脱しない範囲内において適宜の
変更が可能なものである。例えば、実施の形態、実施例
では、下層導電層に対する導電性プラグの位置ずれを検
出するものであったが、導電性プラグに対する上層導電
層の位置ずれを検出するように変更することができる。
この場合には、導電性プラグは上層導電層からその半分
の長さがはみ出すように形成される。また、本発明に係
る測定用パターンはＴＥＧ上のみならず製品チップ上に
適用することも可能なものである。
説明したが、本発明はこれらの例に限定されるものでは
なく、本発明の要旨を逸脱しない範囲内において適宜の
変更が可能なものである。例えば、実施の形態、実施例
では、下層導電層に対する導電性プラグの位置ずれを検
出するものであったが、導電性プラグに対する上層導電
層の位置ずれを検出するように変更することができる。
この場合には、導電性プラグは上層導電層からその半分
の長さがはみ出すように形成される。また、本発明に係
る測定用パターンはＴＥＧ上のみならず製品チップ上に
適用することも可能なものである。
【００１８】
【発明の効果】以上詳細に説明したように、本発明は、
導電性パターンに対して導電性プラグがはみ出すように
形成されたものであるので、導電性プラグ列の抵抗値を
測定することにより、位置ずれ量と位置ずれ方向の両方
を検出することが可能になる。特に、本発明によれば、
位置ずれ量が微小であっても、位置ずれ量とその方向を
検出することができる。さらに、導電性プラグ列を平行
に２本設ける実施の形態によれば、位置ずれ量をプロセ
ス変動に影響されずに精度よく測定することが可能にな
る外、アライメント以外のプロセス変動に起因する抵抗
値変化を検出することが可能になり、導電性プラグの出
来上がり状態を把握することができる。
導電性パターンに対して導電性プラグがはみ出すように
形成されたものであるので、導電性プラグ列の抵抗値を
測定することにより、位置ずれ量と位置ずれ方向の両方
を検出することが可能になる。特に、本発明によれば、
位置ずれ量が微小であっても、位置ずれ量とその方向を
検出することができる。さらに、導電性プラグ列を平行
に２本設ける実施の形態によれば、位置ずれ量をプロセ
ス変動に影響されずに精度よく測定することが可能にな
る外、アライメント以外のプロセス変動に起因する抵抗
値変化を検出することが可能になり、導電性プラグの出
来上がり状態を把握することができる。
【図１】本発明の第１の実施の形態の平面図と断面図。
【図２】本発明の第２の実施の形態の平面図。
【図３】本発明の一実施例の平面図。
【図４】本発明の一実施例の平面図と断面図。
【図５】本発明の一実施例の位置ずれ検出動作を説明す
るための平面図。
るための平面図。
【図６】本発明の他の実施例の断面図。
【図７】従来例の平面図。
２ 導電性プラグ列 ３ 下層導電層 ４ 上層導電層 ５ 導電性プラグ １１ ＴＥＧ １２ 導電性プラグ列 １３ 下層Ａｌ配線層 １４ 上層Ａｌ配線層 １４ａ 引き出し電極 １５ 導電性プラグ ２１ ＴＥＧ ２２ シリコン基板 ２３ 拡散層 ２４ Ａｌ配線層 ２４ａ 引き出し電極 ２５ 導電性プラグ ２６ 層間絶縁膜 ２７ カバー膜 ３１ａ〜３１ｃ 第１層配線 ３２ａ、３２ｂ スルーホール
Claims (12)
- 【請求項１】 下層導電性パターンと、前記下層導電性
パターンと一部の領域が重なるように形成された上層導
電性パターンと、下層導電性パターンと上層導電性パタ
ーンとの間に形成された、両導電性パターン間を接続す
る、横断面形状が概略長方形の導電性プラグと、を含む
導電性プラグ抵抗接続体を備えた半導体素子において、
前記導電性プラグは、前記下層導電性パターンまたは前
記上層導電性パターンの何れか一方の一辺を跨ぐように
形成され、かつ、前記導電性プラグの前記導電性パター
ンの辺を跨いでる前記導電性プラグの辺は当該辺のほぼ
中央で前記導電性パターンの辺を跨いでいることを特徴
とする導電性プラグ抵抗測定用パターンを有する半導体
素子。 - 【請求項２】 一定の方向に１列に配列された複数の導
電性プラグと、該導電性プラグの下端に接続された下層
導電性パターンと、１または２つの下層導電性パターン
と一部の領域が重なるように形成された、前記導電性プ
ラグの上端に接続された複数の上層導電性パターンと、
とを含む、前記導電性プラグが直列に接続された導電性
プラグ抵抗接続体を備えた半導体素子において、前記導
電性プラグは、前記下層導電性パターンまたは前記上層
導電性パターンの何れか一方の導電性プラグの列の並び
方向と平行な辺を跨ぐように形成され、かつ、前記下層
導電性パターンまたは前記上層導電性パターンの何れか
他方とは完全に重なるように形成されていることを特徴
とする導電性プラグ抵抗測定用パターンを有する半導体
素子。 - 【請求項３】 前記導電性プラグの横断面形状は、概略
長方形であって、該長方形の長辺の中心部にて前記下層
導電性パターンまたは前記上層導電性パターンの前記列
の並びと平行な辺を跨いでいることを特徴とする請求項
２記載の導電性プラグ抵抗測定用パターンを有する半導
体素子。 - 【請求項４】 前記導電性プラグが跨いでいる導電性パ
ターンの辺の方向が直交する少なくとも２つの導電性プ
ラグ抵抗接続体を備えたことを特徴とする請求項１〜３
の何れかに記載の導電性プラグ抵抗測定用パターンを有
する半導体素子。 - 【請求項５】 前記導電性プラグが跨いでいる導電性パ
ターンの辺の方向が一致する導電性プラグ抵抗接続体が
対をなして備えられていることを特徴とする請求項１〜
４の何れかに記載の導電性プラグ抵抗測定用パターンを
有する半導体素子。 - 【請求項６】 前記対をなしている導電性プラグ抵抗接
続体同士では、前記導電性プラグが前記導電性パターン
の辺を踏み越える方向が反転していることを特徴とする
請求項５記載の導電性プラグ抵抗測定用パターンを有す
る半導体素子。 - 【請求項７】 前記下層導電性パターンは、半導体拡散
層、ポリシリコン、シリサイド、金属、または、ポリシ
リコンとシリサイドと金属の中から選択された２以上の
材料の積層体の何れかによって構成されていることを特
徴とする請求項１〜６の何れかに記載の導電性プラグ抵
抗測定用パターンを有する半導体素子。 - 【請求項８】 下層導電性パターンと、前記下層導電性
パターンと一部の領域が重なるように形成された上層導
電性パターンと、下層導電性パターンと上層導電性パタ
ーンとの間に形成された、両導電性パターン間を接続す
る、横断面形状が概略長方形の導電性プラグとを含む導
電性プラグ抵抗接続体の抵抗値を測定し、導電性プラグ
と導電性パターンとの位置合わせずれ量と位置合わせず
れ方向を評価することを特徴とするプロセス評価方法。 - 【請求項９】 一定の方向に１列に配列された複数の導
電性プラグと、該導電性プラグの下端に接続された下層
導電性パターンと、１または２つの下層導電性パターン
と一部の領域が重なるように形成された、前記導電性プ
ラグの上端に接続された複数の上層導電性パターンと、
を含む、前記導電性プラグが直列に接続された導電性プ
ラグ抵抗接続体の抵抗値を測定し、導電性プラグと導電
性パターンとの位置合わせずれ量と位置合わせずれ方向
を評価することを特徴とするプロセス評価方法。 - 【請求項１０】 互いに平行に配置された一対の、一定
の方向に１列に配列された複数の導電性プラグと、該導
電性プラグの下端に接続された下層導電性パターンと、
１または２つの下層導電性パターンと一部の領域が重な
るように形成された、前記導電性プラグの上端に接続さ
れた複数の上層導電性パターンと、を含む、前記導電性
プラグが直列に接続された導電性プラグ抵抗接続体、の
それぞれの抵抗値Ｒ１、Ｒ２を測定し、（Ｒ１−Ｒ２）
によって導電性プラグと導電性パターンとの位置合わせ
ずれ量と位置合わせずれ方向を評価することを特徴とす
るプロセス評価方法。 - 【請求項１１】 互いに平行に配置された一対の、一定
の方向に１列に配列された複数の導電性プラグと、該導
電性プラグの下端に接続された下層導電性パターンと、
１または２つの下層導電性パターンと一部の領域が重な
るように形成された、前記導電性プラグの上端に接続さ
れた複数の上層導電性パターンと、を含む、前記導電性
プラグが直列に接続された導電性プラグ抵抗接続体、の
それぞれの抵抗値Ｒ１、Ｒ２を測定し、（Ｒ１−Ｒ２）
／（Ｒ１＋Ｒ２）によって導電性プラグと導電性パター
ンとの位置合わせずれ量と位置合わせずれ方向を評価す
ることを特徴とするプロセス評価方法。 - 【請求項１２】 前記（Ｒ１＋Ｒ２）によって導電性プ
ラグの形成状態を評価することを特徴とする請求項１０
または１１記載のプロセス評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104341A JP2001291754A (ja) | 2000-04-06 | 2000-04-06 | 導電性プラグ抵抗測定用パターンを有する半導体素子およびプロセス評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104341A JP2001291754A (ja) | 2000-04-06 | 2000-04-06 | 導電性プラグ抵抗測定用パターンを有する半導体素子およびプロセス評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001291754A true JP2001291754A (ja) | 2001-10-19 |
Family
ID=18617899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000104341A Pending JP2001291754A (ja) | 2000-04-06 | 2000-04-06 | 導電性プラグ抵抗測定用パターンを有する半導体素子およびプロセス評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001291754A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228839A (ja) * | 2005-02-15 | 2006-08-31 | Nec Electronics Corp | 半導体装置 |
| JP2013211445A (ja) * | 2012-03-30 | 2013-10-10 | Fujitsu Semiconductor Ltd | 半導体装置用試験素子 |
| US10535575B2 (en) | 2017-11-02 | 2020-01-14 | Samsung Electronics Co., Ltd. | Interposer, method of manufacturing interposer, and method of manufacturing semiconductor package |
| WO2023145329A1 (ja) * | 2022-01-27 | 2023-08-03 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
-
2000
- 2000-04-06 JP JP2000104341A patent/JP2001291754A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228839A (ja) * | 2005-02-15 | 2006-08-31 | Nec Electronics Corp | 半導体装置 |
| JP4641430B2 (ja) * | 2005-02-15 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2013211445A (ja) * | 2012-03-30 | 2013-10-10 | Fujitsu Semiconductor Ltd | 半導体装置用試験素子 |
| US10535575B2 (en) | 2017-11-02 | 2020-01-14 | Samsung Electronics Co., Ltd. | Interposer, method of manufacturing interposer, and method of manufacturing semiconductor package |
| WO2023145329A1 (ja) * | 2022-01-27 | 2023-08-03 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
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