JP3818903B2

JP3818903B2 - 半導体装置のアライメント誤差の測定用素子

Info

Publication number: JP3818903B2
Application number: JP2001372415A
Authority: JP
Inventors: 英記加藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-12-06
Filing date: 2001-12-06
Publication date: 2006-09-06
Anticipated expiration: 2021-12-06
Also published as: JP2003172601A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置のアライメント誤差の測定用素子に関するものである。
【０００２】
【従来の技術】
半導体装置の製造工程においては、何層もの導電膜及び絶縁層を積層する。それらの膜の形成工程において、フォトリソグラフィー技術によりパターニングを行なう。その際、上下層膜間にアライメント誤差が生じる。アライメント誤差が大きければ、導電膜間の導通不良や短絡不良の原因となり、半導体装置の不良を引き起こす。半導体装置の微細化に伴い、より微細加工パターンを形成するにはアライメント誤差を少なくするとともに、半導体装置の品質維持管理や不良解析の迅速化などのためにアライメント誤差の評価方法も重要となってきている。
【０００３】
従来、アライメント誤差を測定する方法としては、例えば図５に示すようなBOXインBOXパターンを用いて光学的に誤差を測定する方法が一般的である（従来技術１）。
【０００４】
アライメント誤差を測定する他の方法として、例えば特開平７−２９９５２号公報に開示されているように、トランジスタ特性を評価することにより電気的に測定する方法がある（従来技術２）。
その方法では、略台形形状の活性領域上に、その活性領域を横断するようにトランジスタの多結晶シリコンゲートを形成する。多結晶シリコンゲートの位置がずれると、トランジスタのチャネル幅が変化してドレイン電流値が変化するので、ドレイン電流値を測定することにより多結晶シリコンゲートのずれを測定できるとしている。
【０００５】
アライメント誤差を測定する他の方法として、例えば特開平９−１３９４６９号公報に開示されているように、キャパシタを用いた方法が提案されている（従来技術３）。
その方法では、図６に示すように、キャパシタの下部電極と同一層でパターン形成された導電膜３１ａ，３１ｂと、キャパシタの上部電極と同一層でパターン形成された導電膜３３ａ，３３ｂとが絶縁層３２を介して垂直方向で重なるように配置されてなる２つのキャパシタ３５ａ，３５ｂを備えた測定用素子を用い、キャパシタ３５ａ，３５ｂの容量値の関数により、アライメント誤差を測定している。
【０００６】
【発明が解決しようとする課題】
従来技術１では、画像データを解析して誤差量を求めなければならず、さらに製造工程のバラツキに起因する測定パターンの光学的特徴の変化も測定してしまうので、この方法によるアライメント誤差の測定値は多くの誤差を含むという問題があった。さらに、画像データを解析する必要があるのでスループットが悪いという問題があった。
【０００７】
従来技術２及び３は、アライメント誤差の測定を画像解析ではなく電気的な検出により行なっているので、製造工程のバラツキに起因する測定パターンの光学的特徴の変化に対する測定誤差を小さくでき、さらにスループットも従来技術１に比べて向上させることができる。
【０００８】
しかし、従来技術２は、多結晶シリコンゲートのアライメント誤差しか測定することができず、メタル配線などの導電膜のアライメント誤差を測定することができないという問題があった。
【０００９】
従来技術３によれば、図６に示した測定用素子を目的の導電膜層に形成することにより、目的の導電膜層のアライメント誤差を測定することができる。
しかし、図６に示すように、測定用素子においては導電膜３１ａ，３１ｂと導電膜３３ａ，３３ｂを垂直方向で交差させてキャパシタ３５ａ，３５ｂを形成しているため、導電膜３１ａ，３１ｂと導電膜３３ａ，３３ｂが垂直方向で交差する領域において寄生キャパシタが存在する。
【００１０】
具体的には、例えばキャパシタ３５ａについて、導電膜３１ａの幅をＷ、アライメント誤差がない状態で導電膜３１ａと３３ａが重なる部分の長さをＬ_Aとする。導電膜３１ａと３３ａがより重なる方向にΔL_Aのアライメント誤差が存在するときのキャパシタ３５ａの容量値をＣ、絶縁層の膜厚をｔ、誘電率をεとすると、
Ｃ＝ε×Ｗ×Ｌ_A×（１＋ΔＬ_A／Ｌ_A）／ｔ
となる。
【００１１】
アライメント誤差ΔＬ_Aを精度良く求めるには、アライメント誤差がない状態で導電膜３１ａと３３ａが重なる部分の長さＬ_A（寄生キャパシタ成分）を小さくする必要があることが明らかである。従来技術３による方法では、キャパシタを形成するための２つの導電膜が絶縁層を介して垂直方向で重なるように配置されているので、２つの導電膜が重なる部分の長さＬ_Aに起因する寄生キャパシタが存在するため、アライメント誤差に起因する容量値の変化の測定精度が低いという問題があった。
【００１２】
そこで本発明は、半導体装置のアライメント誤差を電気的にかつ高精度に測定することができる測定用素子を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明にかかる半導体装置のアライメント誤差の測定用素子は、絶縁層を介して形成された上層導電膜及び下層導電膜からなるキャパシタを備え、上記上層導電膜及び上記下層導電膜はアライメント誤差がない状態では垂直方向で重ならないように隣接して又は間隔をもって対向する辺が互いに平行に配置されているものである。ここで垂直方向とはウエハ表面に平行な平面に直交する方向をいう。以下、ウエハ表面に平行な平面を単に平面といい、平面内の各方向を面内方向という。
【００１４】
上層導電膜及び下層導電膜の間には絶縁層が存在しているので、上層導電膜、絶縁層及び下層導電膜はキャパシタを形成する。そのキャパシタにおいて、アライメント誤差がない状態では、垂直方向で重ならないように隣接して又は間隔をもって対向する辺が互いに平行に配置されているので容量値は小さい。このときの容量値を寄生容量値とする。
【００１５】
上層導電膜及び下層導電膜においてアライメント誤差が発生した場合、上層導電膜、絶縁層及び下層導電膜からなるキャパシタの容量値が変化する。その容量値変化を電気的に測定することによりアライメント誤差を測定する。アライメント誤差がない状態での寄生容量値は小さいので、アライメント誤差に起因する容量値変化を精度よく測定することができ、ひいてはアライメント誤差を精度よく測定することができる。これにより、半導体装置の品質維持管理の向上及び不良解析の迅速化を図ることができる。
【００１６】
【発明の実施の形態】
本発明のアライメント誤差の測定用素子において、上記上層導電膜及び上記下層導電膜は平行に配置された対向する辺の長さが異なり、短い方の辺が長い方の辺内に収まるように配置されていることが好ましい。その結果、平行に配置された対向する辺に平行な方向のアライメント誤差の影響を排除して、平行に配置された対向する辺に直交する方向でのアライメント誤差を測定することができる。
【００１７】
上記キャパシタを２つ備え、両キャパシタを互いに平行に、かつ上層導電膜、上層導電膜間の距離と、下層導電膜、下層導電膜間の距離が異なるように配置されていることが好ましい。その結果、２つのキャパシタが平行に配置された方向に平面内で直交する方向におけるアライメント誤差をさらに高精度に測定することができる。
【００１８】
２つの上記キャパシタが互いに平行に、かつ上層導電膜、上層導電膜間の距離と、下層導電膜、下層導電膜間の距離が異なるように配置されたキャパシタの組を２組備え、それらの組は互いに直交する方向に配置されていることが好ましい。その結果、平面内における全方向のアライメント誤差を高精度に測定することができる。
【００１９】
上記上層導電膜及び上記下層導電膜は面内方向で間隔をもって配置されており、上記上層導電膜の下層に上記下層導電膜とは間隔をもって第２下層導電膜が形成されており、上記第２下層導電膜と上記上層導電膜間の絶縁層に上記下層導電膜に対して平行にスルーホールが形成されており、上記スルーホール内には導電材料が充填されていることが好ましい。
【００２０】
下層導電膜とスルーホール内の導電材料との間には絶縁層が存在するので、下層導電膜、絶縁層及び導電材料はキャパシタを形成する。この容量値の変化を測定することにより、スルーホールのアライメント誤差を測定することができる。
【００２１】
上記キャパシタの容量値を測定するために、上記上層導電膜及び上記下層導電膜は、同一基板上に形成された外部接続用導電膜パッド又は容量値測定回路に接続されていることを挙げることができる。上層導電膜及び下層導電膜が外部接続用導電膜パッドに接続されている場合は外部接続用導電膜パッドを介してキャパシタの容量値を測定することができる。上層導電膜及び下層導電膜が容量値測定回路に接続されている場合は容量値測定回路によりキャパシタの容量値を測定することができる。容量値測定回路の例は例えばJames C. Chen et al./ Conference on Microelectronic Test Structures, Vol 10, March 1997, 77-80に示されている。
【００２２】
【実施例】
図１は一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
下地絶縁層１上に、平面内のＹ方向に延びる帯状の下層導電膜３と、下層導電膜３につながる配線５が形成されている。下地絶縁層１上、下層導電膜３上及び配線５上に絶縁層７が形成されている。
【００２３】
絶縁層７上に、下層導電膜３の配線５とは反対側の辺に面内方向で隣接し、かつ下層導電膜３に平行（Ｙ方向）に延びる帯状の上層導電膜９が形成されている。上層導電膜９のＹ方向の長さは下層導電膜３のＹ方向の長さよりも短く形成されている。上層導電膜９の実線で示す位置はアライメント誤差がない状態を示し、下層導電膜３と上層導電膜５は垂直方向で重なっていない。
絶縁層７上には上層導電膜９の下層導電膜３とは反対側の辺につながる配線１１も形成されている。
【００２４】
絶縁層７上、上層導電膜９上及び配線１１上に上層絶縁層（図示は省略）が形成されている。上層絶縁層に、配線５の下層導電膜３とは反対側の端部位置及び配線１１の上層導電膜９とは反対側の端部位置に対応して、導電材料が充填されたスルーホール（図示は省略）が形成されている。上層絶縁層上には各スルーホール上に外部接続用導電膜パッド１３がそれぞれ形成されている。
【００２５】
下層導電膜３は、配線５及びスルーホール内に充填された導電材料を介して外部接続用導電膜パッド１３に電気的に接続されている。上層導電膜９は、配線１１及びスルーホール内に充填された導電材料を介して外部接続用導電膜パッド１３に電気的に接続されている。これにより、下層導電膜３及び上層導電膜９に外部から電気的信号の入出力ができるようになっている。
【００２６】
下層導電膜３と上層導電膜９の間には絶縁層７が存在するので、下層導電膜３、絶縁層７及び上層導電膜９はキャパシタ１５を構成する。アライメント誤差がない状態では、下層導電膜３と上層導電膜９が垂直方向で重なっていないので、キャパシタ１５の容量値は小さい。
【００２７】
図１において、符号９’で示す一点鎖線は、Ｘ方向（平面内でＹ方向に直交する方向）にアライメント誤差が生じた場合の上層導電膜の位置を示している。
アライメント誤差が生じて下層導電膜３と上層導電膜９’が垂直方向で重なると、キャパシタ１５の容量値が増加する。キャパシタ１５の容量値を配線５，１１及び外部接続用導電膜パッド１３を介して測定することにより、アライメント誤差を測定することができる。アライメント誤差がない状態ではキャパシタ１５の容量値は小さいので、アライメント誤差が生じて下層導電膜３と上層導電膜９が垂直方向で重なった場合にはアライメント誤差を高精度に測定することができる。
【００２８】
この実施例では下層導電膜３の長さと上層導電膜９の長さを異ならせている。これにより、平行に配置された対向する辺に平行な方向（Ｙ方向）のアライメント誤差の影響を排除して、平行に配置された対向する辺に直交する方向（Ｘ方向）でのアライメント誤差を測定することができる。
【００２９】
図２は他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付す。
下地絶縁層１上に平面内のＹ方向に延びる帯状の下層導電膜３ａと３ｂが互いに平行に形成されている。絶縁層１上には下層導電膜３ａの下層導電膜３ｂとは反対側の辺につながる配線５ａと、下層導電膜３ｂの下層導電膜３ａとは反対側の辺につながる配線５ｂも形成されている。下地絶縁層１上、下層導電膜３ａ，３ｂ上及び配線５ａ，５ｂ上に絶縁層７が形成されている。
【００３０】
絶縁層７上に、下層導電膜３ａの下層導電膜３ｂ側の辺に面内方向で隣接し、かつ下層導電膜３ａに平行（Ｙ方向）に帯状の上層導電膜９ａが形成されている。上層導電膜９ａの長さは下層導電膜３ａの長さよりも短く形成されている。
【００３１】
絶縁層７上には下層導電膜３ｂの下層導電膜３ａ側の辺に面内方向で隣接し、かつ下層導電膜３ｂに平行（Ｙ方向）に帯状の上層導電膜９ｂも形成されている。上層導電膜９ｂの長さは下層導電膜３ｂの長さよりも短く形成されている。
【００３２】
さらに絶縁層７上には上層導電膜９ａの下層導電膜３ａとは反対側の辺、及び上層導電膜９ｂの下層導電膜３ｂとは反対側の辺につながる上層導電膜９ａ，９ｂで共通の配線１７も形成されている。
【００３３】
絶縁層７上、上層導電膜９ａ，９ｂ上及び配線１７上に上層絶縁層（図示は省略）が形成されている。上層絶縁層に、配線５ａ，５ｂの下層導電膜３ａ，３ｂとは反対側の端部位置及び配線１７上に対応して、導電材料が充填されたスルーホール（図示は省略）が形成されている。上層絶縁層上には各スルーホール上に外部接続用導電膜パッド１３がそれぞれ形成されている。
【００３４】
下層導電膜３ａ、絶縁層７及び上層導電膜９ａはキャパシタ１５ａを構成する。下層導電膜３ｂ、絶縁層７及び上層導電膜９ｂはキャパシタ１５ｂを構成する。アライメント誤差がない状態では、下層導電膜３ａと上層導電膜９ａ、及び下層導電膜３ｂと上層導電膜９ｂはともに垂直方向で重なっていないので、キャパシタ１５ａ，１５ｂの容量値は小さい。
【００３５】
この実施例では、Ｘ方向にアライメント誤差が生じた場合、キャパシタ１５ａ，１５ｂにおいて、下層導電膜３ａと上層導電膜９ａ、及び下層導電膜３ｂと上層導電膜９ｂのいずれか一方が垂直方向で重なった状態になる。これにより、Ｘ方向のいずれの方向にアライメント誤差が生じた場合であってもアライメント誤差を高精度に測定することができる。
【００３６】
図３はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図、（Ｃ）はＤ−Ｄ位置での断面図である。図２と同じ機能を果たす部分には同じ符号を付す。
下地絶縁層１上に、平面内のＹ方向に延びる帯状の下層導電膜３ａと３ｂが互いに平行に形成され、平面内のＸ方向（Ｙ方向に直交する方向）に延びる帯状の下層導電膜３ｃと３ｄが互いに平行に形成されている。絶縁層１上には、配線５ａ、配線５ｂ、下層導電膜３ｃの下層導電膜３ｄとは反対側の辺につながる配線５ｃ、及び下層導電膜３ｄの下層導電膜３ｃとは反対側の辺につながる配線５ｄも形成されている。下地絶縁層１上、下層導電膜３ａ，３ｂ上及び配線５ａ，５ｂ，５ｃ，５ｄ上に絶縁層７が形成されている。
【００３７】
絶縁層７上に、上層導電膜９ａ，９ｂが形成されている。
絶縁層７上には、下層導電膜３ｃの下層導電膜３ｄ側の辺に面内方向で隣接し、かつ下層導電膜３ｃに平行（Ｘ方向）に帯状の上層導電膜９ｃ、及び下層導電膜３ｄの下層導電膜３ｃ側の辺に面内方向で隣接し、かつ下層導電膜３ｄに平行（Ｘ方向）に帯状の上層導電膜９ｄも形成されている。上層導電膜９ｃの長さは下層導電膜３ｃの長さよりも短く形成され、上層導電膜９ｄの長さは下層導電膜３ｄの長さよりも短く形成されている。
【００３８】
さらに絶縁層７上には、上層導電膜９ａの下層導電膜３ａとは反対側の辺、上層導電膜９ｂの下層導電膜３ｂとは反対側の辺、上層導電膜９ｃの下層導電膜３ｃとは反対側の辺、及び上層導電膜９ｄの下層導電膜３ｄとは反対側の辺につながる上層導電膜９ａ，９ｂ，９ｃ，９ｄで共通の配線１９も形成されている。
【００３９】
絶縁層７上、上層導電膜９ａ，９ｂ，９ｃ，９ｄ上及び配線１９上に上層絶縁層（図示は省略）が形成されている。上層絶縁層に、配線５ａ，５ｂ，５ｃ，５ｄの下層導電膜３ａ，３ｂ，３ｃ，３ｄとは反対側の端部位置及び配線１９上に対応して、導電材料が充填されたスルーホール（図示は省略）が形成されている。上層絶縁層上には各スルーホール上に外部接続用導電膜パッド１３がそれぞれ形成されている。
【００４０】
下層導電膜３ａ、絶縁層７及び上層導電膜９ａはキャパシタ１５ａを構成する。下層導電膜３ｂ、絶縁層７及び上層導電膜９ｂはキャパシタ１５ｂを構成する。下層導電膜３ｃ、絶縁層７及び上層導電膜９ｃはキャパシタ１５ｃを構成する。下層導電膜３ｄ、絶縁層７及び上層導電膜９ｄはキャパシタ１５ｄを構成する。アライメント誤差がない状態では、下層導電膜３ａと上層導電膜９ａ、下層導電膜３ｂと下層導電膜３ｂ、下層導電膜３ｃと上層導電膜９ｃ、及び下層導電膜３ｄと上層導電膜９ｄは垂直方向で重なっていないので、キャパシタ１５ａ，１５ｂ，１５ｃ，１５ｄの容量値は小さい。
【００４１】
この実施例では、Ｘ方向及びＹ方向にアライメント誤差が生じた場合、キャパシタ１５ａ，１５ｂ，１５ｃ，１５ｄにおいて、下層導電膜３ａと上層導電膜９ａ、下層導電膜３ｂと下層導電膜３ｂ、下層導電膜３ｃと上層導電膜９ｃ、及び下層導電膜３ｄと上層導電膜９ｄのうちの少なくとも１組が垂直方向で重なった状態になる。これにより、Ｘ方向及びＹ方向のいずれの方向にアライメント誤差が生じた場合であってもアライメント誤差を高精度に測定することができる。
【００４２】
図４はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での断面図である。
下地絶縁層１上に、平面内のＹ方向に延びる帯状の下層導電膜３と、下層導電膜３につながる配線５が形成されている。下地絶縁層１上には、下層導電膜３に対して配線５とは反対側に、下層導電膜３とは間隔をもって、下層導電膜３に平行に第２下層導電膜２１も形成されている。第２下層導電膜２１の長さは下層導電膜３の長さよりも短く形成されている。
【００４３】
下地絶縁層１上、下層導電膜３上、配線５及び第２下層導電膜２１上に絶縁層７が形成されている。
第２下層導電膜２１上の絶縁層７にスルーホール２３が形成されている。スルーホール２３内には導電材料２５が充填されている。
絶縁層７上に、スルーホール２３を覆い、かつ面内方向で下層導電膜３とは間隔をもって上層導電膜２７が形成されている。絶縁層７上には上層導電膜２７の下層導電膜３とは反対側の辺につながる配線２９も形成されている。
【００４４】
絶縁層７上、上層導電膜２７上及び配線２９上に上層絶縁層（図示は省略）が形成されている。上層絶縁層に、配線５の下層導電膜３とは反対側の端部位置及び配線２９の上層導電膜２７とは反対側の端部位置に対応して、導電材料が充填されたスルーホール（図示は省略）が形成されている。上層絶縁層上には各スルーホール上に外部接続用導電膜パッド１３がそれぞれ形成されている。
【００４５】
下層導電膜３は、配線５、及び上層絶縁層に形成されたスルーホール内に充填された導電材料を介して外部接続用導電膜パッド１３に電気的に接続されている。スルーホール２３内に充填された導電材料２５は、上層配線層２７、配線２９、及び上層絶縁層に形成されたスルーホール内に充填された導電材料を介して外部接続用導電膜パッド１３に電気的に接続されている。これにより、下層導電膜３及び導電材料２５に外部から電気的信号の入出力ができるようになっている。
【００４６】
下層導電膜３と導電材料２５の間には絶縁層７が存在するので、下層導電膜３、絶縁層７及び導電材料２５はキャパシタを構成する。
絶縁層７に形成するスルーホールにおいてアライメント誤差が生じた場合、スルーホール２３にもアライメント誤差が生じ、下層導電膜３、絶縁層７及び導電材料２５からなるキャパシタの容量値が変化する。その容量値の変化を測定することによりスルーホールのアライメント誤差を測定することができる。
【００４７】
この実施例では、下層導電膜３、絶縁層７及び導電材料２５からなるキャパシタを１つしか備えていないが、本発明はこれに限定されるものではなく、図２に示した実施例と同様にしてキャパシタを２つ設けてもよいし、図３に示した実施例と同様にしてキャパシタを２つ設けてもよい。
【００４８】
また、図１から図４に示した実施例が適用される導電膜層は、多層導電膜層構造において、いずれの導電膜層においても適用することができる。
また、図１から図４に示した実施例では、キャパシタの容量値を外部接続用導電膜パッドから直接測定するようにしているが、本発明はこれに限定されるものではなく、例えばJames C. Chen et al./ Conference on Microelectronic Test Structures, Vol 10, March 1997, 77-80に示されているような容量値測定回路を介して容量値を測定するようにしてもよい。
【００４９】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００５０】
【発明の効果】
請求項１に記載の半導体装置のアライメント誤差の測定用素子では、絶縁層を介して形成された上層導電膜及び下層導電膜を備え、上記上層導電膜及び上記下層導電膜はアライメント誤差がない状態では垂直方向で重ならないように隣接して又は間隔をもって対向する辺が互いに平行に配置されているようにしたので、上層導電膜、絶縁層及び下層導電膜からなるキャパシタの容量値変化を電気的に測定することによりアライメント誤差を高精度に測定することができる。
【００５１】
請求項２に記載の半導体装置のアライメント誤差の測定用素子では、上記上層導電膜及び上記下層導電膜は平行に配置された対向する辺の長さが異なり、短い方の辺が長い方の辺内に収まるように配置されているようにしたので、平行に配置された対向する辺に平行な方向のアライメント誤差の影響を排除して、平行に配置された対向する辺に直交する方向でのアライメント誤差を測定することができる。
【００５２】
請求項３に記載の半導体装置のアライメント誤差の測定用素子では、上記キャパシタを２つ備え、両キャパシタを互いに平行に、かつ上層導電膜、上層導電膜間の距離と、下層導電膜、下層導電膜間の距離が異なるように配置されているようにしたので、２つのキャパシタが平行に配置された方向に平面内で直交する方向におけるアライメント誤差をさらに高精度に測定することができる。
【００５３】
請求項４に記載の半導体装置のアライメント誤差の測定用素子では、２つの上記キャパシタが互いに平行に、かつ上層導電膜、上層導電膜間の距離と、下層導電膜、下層導電膜間の距離が異なるように配置されたキャパシタの組を２組備え、それらの組は互いに直交する方向に配置されているようにしたので、平面内における全方向のアライメント誤差を高精度に測定することができる。
【００５４】
請求項５に記載の半導体装置のアライメント誤差の測定用素子では、上記上層導電膜及び上記下層導電膜は面内方向で間隔をもって配置されており、上記上層導電膜の下層に上記下層導電膜とは間隔をもって第２下層導電膜が形成されており、上記第２下層導電膜と上記上層導電膜間の絶縁層に上記下層導電膜に対して平行にスルーホールが形成されており、上記スルーホール内には導電材料が充填されているようにしたので、下層導電膜、絶縁層及び導電材料からなるキャパシタの容量値の変化を測定することにより、スルーホールのアライメント誤差を測定することができる。
【００５５】
請求項６に記載の半導体装置のアライメント誤差の測定用素子では、上記キャパシタの容量値を測定するために、上記上層導電膜及び上記下層導電膜は、同一基板上に形成された外部接続用導電膜パッド又は容量値測定回路に接続されているようにしたので、上層導電膜、絶縁層及び下層導電膜からなるキャパシタの容量値を直接又は容量値測定回路を介して測定することができる。
【図面の簡単な説明】
【図１】図１は一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図３】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図、（Ｃ）はＤ−Ｄ位置での断面図である。
【図４】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での断面図である。
【図５】アライメント誤差測定用素子の従来例を示す平面図である。
【図６】アライメント誤差測定用素子の他の従来例を示す平面図である。
【符号の説明】
１下地絶縁膜
３，３ａ，３ｂ，３ｃ，３ｄ下層導電膜
５，５ａ，５ｂ，５ｃ，５ｄ，１１，１７，１９配線
７絶縁層
９，９ａ，９ｂ，９ｃ，９ｄ上層導電膜
１３外部接続用導電膜パッド
１５，１５ａ，１５ｂ，１５ｃ，１５ｄキャパシタ
２１第２下層導電膜
２３スルーホール
２５導電材料
２７上層導電膜
２９配線

Claims

絶縁層を介して形成された上層導電膜及び下層導電膜からなるキャパシタを備え、前記上層導電膜及び前記下層導電膜はアライメント誤差がない状態では垂直方向で重ならないように隣接して又は間隔をもって対向する辺が互いに平行に配置されていることを特徴とする半導体装置のアライメント誤差の測定用素子。
前記キャパシタにおいて、前記上層導電膜及び前記下層導電膜は平行に配置された対向する辺の長さが異なり、短い方の辺が長い方の辺内に収まるように配置されている請求項１に記載のアライメント誤差の測定用素子。
前記キャパシタを２つ備え、両キャパシタを互いに平行に、かつ上層導電膜、上層導電膜間の距離と、下層導電膜、下層導電膜間の距離が異なるように配置されている請求項１又は２に記載のアライメント誤差の測定用素子。
２つの前記キャパシタが互いに平行に、かつ上層導電膜、上層導電膜間の距離と、下層導電膜、下層導電膜間の距離が異なるように配置されたキャパシタの組を２組備え、それらの組は互いに直交する方向に配置されている請求項１又は２に記載のアライメント誤差の測定用素子。
前記上層導電膜及び前記下層導電膜は面内方向で間隔をもって配置されており、前記上層導電膜の下層に前記下層導電膜とは間隔をもって第２下層導電膜が形成されており、前記第２下層導電膜と前記上層導電膜間の絶縁層に前記下層導電膜に対して平行にスルーホールが形成されており、前記スルーホール内には導電材料が充填されている請求項１から４のいずれかに記載のアライメント誤差の測定用素子。
前記上層導電膜及び前記下層導電膜は、同一基板上に形成された外部接続用導電膜パッド又は容量値測定回路に接続されている請求項１から５のいずれかに記載のアライメント誤差の測定用素子。