JP2000357720A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000357720A JP2000357720A JP11167731A JP16773199A JP2000357720A JP 2000357720 A JP2000357720 A JP 2000357720A JP 11167731 A JP11167731 A JP 11167731A JP 16773199 A JP16773199 A JP 16773199A JP 2000357720 A JP2000357720 A JP 2000357720A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000005259 measurement Methods 0.000 claims description 16
- 238000000605 extraction Methods 0.000 description 16
- 238000006073 displacement reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 デバイス構造での合わせズレ量を的確に行う
ことができるコンタクトを介した抵抗を測定するパター
ンを有する半導体装置を提供する。 【解決手段】 半導体集積回路において使用される、コ
ンタクトを介した抵抗を測定するパターンを有する半導
体装置において、２つの層が異なるとともに、抵抗値が
異なる導電性部材２１，２２と、この導電性部材に対
し、ある一定の位置に配置されたコンタクト３１を有す
る抵抗値測定パターンを備える。
ことができるコンタクトを介した抵抗を測定するパター
ンを有する半導体装置を提供する。 【解決手段】 半導体集積回路において使用される、コ
ンタクトを介した抵抗を測定するパターンを有する半導
体装置において、２つの層が異なるとともに、抵抗値が
異なる導電性部材２１，２２と、この導電性部材に対
し、ある一定の位置に配置されたコンタクト３１を有す
る抵抗値測定パターンを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、半導体集積回路におけるコンタクトの合わせ
ズレ量測定パターンに関するものである。
り、特に、半導体集積回路におけるコンタクトの合わせ
ズレ量測定パターンに関するものである。
【０００２】
【従来の技術】一般に、コンタクトレイヤーと他のレイ
ヤーとの合わせズレ量は、ホトリソ工程において、合わ
せズレ測定パターン等を用いて光学的に測定管理を行っ
ていた。コンタクトの合わせズレは、コンタクトと隣接
する他レイヤーとのショート、導通不良等の不具合を引
き起こすため、コンタクトの合わせズレ量の管理は非常
に重要なものとなっている。
ヤーとの合わせズレ量は、ホトリソ工程において、合わ
せズレ測定パターン等を用いて光学的に測定管理を行っ
ていた。コンタクトの合わせズレは、コンタクトと隣接
する他レイヤーとのショート、導通不良等の不具合を引
き起こすため、コンタクトの合わせズレ量の管理は非常
に重要なものとなっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術であるバーニア等によるホトリソ工程での合わせズレ
量測定では、（１）光学的にしか合わせズレ量を測定で
きない。
術であるバーニア等によるホトリソ工程での合わせズレ
量測定では、（１）光学的にしか合わせズレ量を測定で
きない。
【０００４】（２）デバイス構造での合わせズレ量を測
定できない。といった問題があった。
定できない。といった問題があった。
【０００５】本発明は、上記問題点を除去し、デバイス
構造での合わせズレ量を的確に検出し、コンタクトを介
した抵抗を測定するパターンを有する半導体装置を提供
することを目的とする。
構造での合わせズレ量を的確に検出し、コンタクトを介
した抵抗を測定するパターンを有する半導体装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、〔１〕半導体集積回路において使用され
る、コンタクトを介した抵抗を測定するパターンを有す
る半導体装置において、２つの層が異なるとともに、抵
抗値が異なる導電性部材と、この導電性部材に対し、あ
る一定の位置に配置されたコンタクトを有する抵抗値測
定パターンを備えるようにしたものである。
成するために、〔１〕半導体集積回路において使用され
る、コンタクトを介した抵抗を測定するパターンを有す
る半導体装置において、２つの層が異なるとともに、抵
抗値が異なる導電性部材と、この導電性部材に対し、あ
る一定の位置に配置されたコンタクトを有する抵抗値測
定パターンを備えるようにしたものである。
【０００７】〔２〕半導体集積回路において使用され
る、コンタクトを介した抵抗を測定するパターンを有す
る半導体装置において、２つの層が異なるとともに、抵
抗値が異なる導電性部材と、この導電性部材に対し、あ
る一定の位置に配置されたコンタクトと、前記導電性部
材が前記コンタクトに対し、距離を変えて複数個配置さ
れる抵抗値測定パターンを備えるようにしたものであ
る。
る、コンタクトを介した抵抗を測定するパターンを有す
る半導体装置において、２つの層が異なるとともに、抵
抗値が異なる導電性部材と、この導電性部材に対し、あ
る一定の位置に配置されたコンタクトと、前記導電性部
材が前記コンタクトに対し、距離を変えて複数個配置さ
れる抵抗値測定パターンを備えるようにしたものであ
る。
【０００８】〔３〕半導体集積回路において使用され
る、コンタクトを介した抵抗を測定するパターンを有す
る半導体装置において、２つの層が異なるとともに、抵
抗値が異なる導電性部材と、この導電性部材に対し、あ
る一定の位置に配置されたコンタクトと、前記導電性部
材がコンタクトに対し、距離を変えて複数個配置される
とともに、前記導電性部材を９０°回転させて配置した
抵抗値測定パターンを備えるようにしたものである。
る、コンタクトを介した抵抗を測定するパターンを有す
る半導体装置において、２つの層が異なるとともに、抵
抗値が異なる導電性部材と、この導電性部材に対し、あ
る一定の位置に配置されたコンタクトと、前記導電性部
材がコンタクトに対し、距離を変えて複数個配置される
とともに、前記導電性部材を９０°回転させて配置した
抵抗値測定パターンを備えるようにしたものである。
【０００９】〔４〕半導体集積回路において使用され
る、コンタクトを介した抵抗を測定するパターンを有す
る半導体装置において、３つ以上の層が異なるととも
に、抵抗値が異なる導電性部材と、この導電性部材に対
し、ある一定の位置に配置されたコンタクトを有する抵
抗値測定パターンを備えるようにしたものである。
る、コンタクトを介した抵抗を測定するパターンを有す
る半導体装置において、３つ以上の層が異なるととも
に、抵抗値が異なる導電性部材と、この導電性部材に対
し、ある一定の位置に配置されたコンタクトを有する抵
抗値測定パターンを備えるようにしたものである。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００１１】図１は本発明の第１実施例を示すコンタク
トと他のレイヤーとの合わせズレ量測定パターンを示す
平面図、図２は図１のＡ−Ａ線断面図、図３は図１のＢ
−Ｂ線断面図である。
トと他のレイヤーとの合わせズレ量測定パターンを示す
平面図、図２は図１のＡ−Ａ線断面図、図３は図１のＢ
−Ｂ線断面図である。
【００１２】これらの図において、１１，２１，２２は
レイヤー（層）、３１はコンタクト、４１は引出電極で
ある。
レイヤー（層）、３１はコンタクト、４１は引出電極で
ある。
【００１３】ここで、レイヤー１１，２１，２２はそれ
ぞれが拡散層やゲート電極などの導電性を有するもので
あり、抵抗値Ｒは異なる。レイヤー２１，２２は、レイ
ヤー１１と比べ抵抗が低い。また、レイヤー２１，２２
は同一レイヤー（層）で構成され、抵抗値を変えるため
面積が異なっている。
ぞれが拡散層やゲート電極などの導電性を有するもので
あり、抵抗値Ｒは異なる。レイヤー２１，２２は、レイ
ヤー１１と比べ抵抗が低い。また、レイヤー２１，２２
は同一レイヤー（層）で構成され、抵抗値を変えるため
面積が異なっている。
【００１４】また、レイヤー２１はコンタクト３１と合
わせズレ値Ｌ０だけ距離を置いて、レイヤー２２はレイ
ヤー２１と逆方向に合わせズレ値Ｌ０の距離を置いて配
置する。
わせズレ値Ｌ０だけ距離を置いて、レイヤー２２はレイ
ヤー２１と逆方向に合わせズレ値Ｌ０の距離を置いて配
置する。
【００１５】更に、コンタクト３１は、レイヤー１１，
２１，２２より上層からレイヤー１１に開口するように
配置する。コンタクト３１の個数は、片側２個以上が望
ましい。引出電極４１は、コンタクト３１が合わせズレ
を起こしても充分にコンタクト３１と導通が確保される
ように形成される。
２１，２２より上層からレイヤー１１に開口するように
配置する。コンタクト３１の個数は、片側２個以上が望
ましい。引出電極４１は、コンタクト３１が合わせズレ
を起こしても充分にコンタクト３１と導通が確保される
ように形成される。
【００１６】そこで、第１実施例のパターンにおいて、
引出電極４１から抵抗値を測定すると、その抵抗値は、
引出電極４１、コンタクト３１、レイヤー１１の抵抗値
の総和として得られる。
引出電極４１から抵抗値を測定すると、その抵抗値は、
引出電極４１、コンタクト３１、レイヤー１１の抵抗値
の総和として得られる。
【００１７】本発明の第１実施例の効果を図４を用いて
説明する。
説明する。
【００１８】図４はコンタクト３１がレイヤー２１の方
向に合わせズレを起こした場合を示している（この場合
のズレ方向をＹ＋方向とし、逆方向をＹ−方向とす
る）。
向に合わせズレを起こした場合を示している（この場合
のズレ方向をＹ＋方向とし、逆方向をＹ−方向とす
る）。
【００１９】コンタクト３１とレイヤー２１との合わせ
ズレ量が、図１に示した合わせズレ値Ｌ０以上の場合に
は、コンタクト３１とレイヤー２１がショートし、レイ
ヤー２１とレイヤー１１とが並列に接続された形にな
る。レイヤー２１はレイヤー１１よりも抵抗が低いの
で、引出電極４１を介して測定される抵抗値は合わせズ
レがない場合より低くなる。
ズレ量が、図１に示した合わせズレ値Ｌ０以上の場合に
は、コンタクト３１とレイヤー２１がショートし、レイ
ヤー２１とレイヤー１１とが並列に接続された形にな
る。レイヤー２１はレイヤー１１よりも抵抗が低いの
で、引出電極４１を介して測定される抵抗値は合わせズ
レがない場合より低くなる。
【００２０】コンタクト３１がＹ−方向に合わせズレが
起こった場合も同様である。
起こった場合も同様である。
【００２１】また、レイヤー２１とレイヤー２２とは抵
抗値が異なるので、コンタクト３１の合わせズレがＹ＋
方向かＹ−方向かが分かる。
抗値が異なるので、コンタクト３１の合わせズレがＹ＋
方向かＹ−方向かが分かる。
【００２２】以上のように、引出電極４１から測定され
る抵抗値からＬ０以上の合わせズレが、どの方向（１次
元）に発生しているかを電気的に検出することができ
る。図５は本発明の第２実施例を示すコンタクトと他の
レイヤーとの合わせズレ量測定パターンを示す平面図で
ある。
る抵抗値からＬ０以上の合わせズレが、どの方向（１次
元）に発生しているかを電気的に検出することができ
る。図５は本発明の第２実施例を示すコンタクトと他の
レイヤーとの合わせズレ量測定パターンを示す平面図で
ある。
【００２３】この第２実施例では、第１のレイヤー１
１，２１，２２、コンタクト３１、引出電極４１、第２
のレイヤー２３，２４，…で構成される。
１，２１，２２、コンタクト３１、引出電極４１、第２
のレイヤー２３，２４，…で構成される。
【００２４】このように、第１実施例に加え、合わせズ
レ量をＬ１，Ｌ２，…と変えた同様のパターンを直列に
形成するようにしている。
レ量をＬ１，Ｌ２，…と変えた同様のパターンを直列に
形成するようにしている。
【００２５】このように構成したので、引出電極４１か
ら抵抗値を測定すると、抵抗値は、引出電極４１、コン
タクト３１、レイヤー１１の抵抗値の総和として得られ
る。
ら抵抗値を測定すると、抵抗値は、引出電極４１、コン
タクト３１、レイヤー１１の抵抗値の総和として得られ
る。
【００２６】そこで、コンタクト３１と第１のレイヤー
２１との合わせズレ量が、合わせズレ値Ｌ０以上の場
合、合わせズレ値Ｌ１以上の場合、合わせズレ値Ｌ２以
上の場合で抵抗値の総和が異なるため測定される抵抗値
はそれぞれの場合で異なる。
２１との合わせズレ量が、合わせズレ値Ｌ０以上の場
合、合わせズレ値Ｌ１以上の場合、合わせズレ値Ｌ２以
上の場合で抵抗値の総和が異なるため測定される抵抗値
はそれぞれの場合で異なる。
【００２７】また、第１実施例と同様にＹ＋方向とＹ−
方向との区別がつく。
方向との区別がつく。
【００２８】図６は本発明の第２実施例により期待され
る合わせズレ量と抵抗値のグラフを示す図であり、縦軸
に抵抗値（相対値）、横軸に合わせズレ量（相対値）を
示している。
る合わせズレ量と抵抗値のグラフを示す図であり、縦軸
に抵抗値（相対値）、横軸に合わせズレ量（相対値）を
示している。
【００２９】以上のように、引出電極４１から測定され
る抵抗値から発生した合わせズレ量および合わせズレ方
向（１次元）を電気的に検出することができる。
る抵抗値から発生した合わせズレ量および合わせズレ方
向（１次元）を電気的に検出することができる。
【００３０】図７は本発明の第３実施例を示すコンタク
トと他のレイヤーとの合わせズレ量測定パターンを示す
平面図である。
トと他のレイヤーとの合わせズレ量測定パターンを示す
平面図である。
【００３１】第３実施例は、第２実施例に加え、測定パ
ターンの方向を９０°回転したパターンを直列に形成す
る。また、図７に示すレイヤー２１，２２，２３，２４
は同一レイヤー（層）上にあり、抵抗値を変えるために
面積は異なっている。
ターンの方向を９０°回転したパターンを直列に形成す
る。また、図７に示すレイヤー２１，２２，２３，２４
は同一レイヤー（層）上にあり、抵抗値を変えるために
面積は異なっている。
【００３２】そこで、引出電極４１から抵抗値を測定す
ると、その抵抗値は、引出電極４１、コンタクト３１、
レイヤー１１の抵抗値の総和として得られる。
ると、その抵抗値は、引出電極４１、コンタクト３１、
レイヤー１１の抵抗値の総和として得られる。
【００３３】このように、この実施例によれば、第２実
施例の効果に加え、図７のＸ＋方向、Ｘ−方向へのズレ
による抵抗値の総和が合わせズレ量、合わせズレ方向
（２次元）で異なるため測定される抵抗値はそれぞれの
場合で異なる。
施例の効果に加え、図７のＸ＋方向、Ｘ−方向へのズレ
による抵抗値の総和が合わせズレ量、合わせズレ方向
（２次元）で異なるため測定される抵抗値はそれぞれの
場合で異なる。
【００３４】以上のように、引出電極４１から測定され
る抵抗値から発生した合わせズレ量および合わせズレ方
向（２次元）を電気的に検出することができる。
る抵抗値から発生した合わせズレ量および合わせズレ方
向（２次元）を電気的に検出することができる。
【００３５】図８は本発明の第４実施例を示すコンタク
トと他のレイヤーとの合わせズレ量測定パターンを示す
平面図である。
トと他のレイヤーとの合わせズレ量測定パターンを示す
平面図である。
【００３６】第４実施例は、第１実施例に加え、レイヤ
ー２１，２２とは異なるレイヤー５１，５２を形成す
る。
ー２１，２２とは異なるレイヤー５１，５２を形成す
る。
【００３７】そこで、図８に示したパターンにおいて、
引出電極４１から抵抗値を測定すると、引出電極４１、
コンタクト３１、レイヤー１１の抵抗値の総和として得
られる。
引出電極４１から抵抗値を測定すると、引出電極４１、
コンタクト３１、レイヤー１１の抵抗値の総和として得
られる。
【００３８】このように構成したので、本実施例によれ
ば、第１実施例の効果に加え、レイヤー２１，２２と別
レイヤー５１，５２も加えてコンタクト３１と合わせズ
レが抵抗値の差から検出できる。
ば、第１実施例の効果に加え、レイヤー２１，２２と別
レイヤー５１，５２も加えてコンタクト３１と合わせズ
レが抵抗値の差から検出できる。
【００３９】以上のように、引出電極４１から測定され
る抵抗値から、第１実施例に加え、コンタクトと２つ以
上のレイヤー間の合わせズレが検出できる。
る抵抗値から、第１実施例に加え、コンタクトと２つ以
上のレイヤー間の合わせズレが検出できる。
【００４０】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００４１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、デバイス構造での合わせズレ量を的確に検出
し、コンタクトを介した抵抗を測定するパターンを得る
ことができる。
よれば、デバイス構造での合わせズレ量を的確に検出
し、コンタクトを介した抵抗を測定するパターンを得る
ことができる。
【図１】本発明の第１実施例を示すコンタクトと他のレ
イヤーとの合わせズレ量測定パターンを示す平面図であ
る。
イヤーとの合わせズレ量測定パターンを示す平面図であ
る。
【図２】図１のＡ−Ａ線断面図である。
【図３】図１のＢ−Ｂ線断面図である。
【図４】本発明の第１実施例の効果の説明図である。
【図５】本発明の第２実施例を示すコンタクトと他のレ
イヤーとの合わせズレ量測定パターンを示す平面図であ
る。
イヤーとの合わせズレ量測定パターンを示す平面図であ
る。
【図６】本発明の第２実施例により期待される合わせズ
レ量と抵抗値のグラフを示す図である。
レ量と抵抗値のグラフを示す図である。
【図７】本発明の第３実施例を示すコンタクトと他のレ
イヤーとの合わせズレ量測定パターンを示す平面図であ
る。
イヤーとの合わせズレ量測定パターンを示す平面図であ
る。
【図８】本発明の第４実施例を示すコンタクトと他のレ
イヤーとの合わせズレ量測定パターンを示す平面図であ
る。
イヤーとの合わせズレ量測定パターンを示す平面図であ
る。
１１，２１，２２ レイヤー（層）〔第１のレイヤ
ー〕（導電性部材） ２３，２４ レイヤー（層）〔第２のレイヤー〕 ３１ コンタクト ４１ 引出電極 ５１，５２ 異なるレイヤー（層）
ー〕（導電性部材） ２３，２４ レイヤー（層）〔第２のレイヤー〕 ３１ コンタクト ４１ 引出電極 ５１，５２ 異なるレイヤー（層）
Claims (4)
- 【請求項１】 半導体集積回路において使用される、コ
ンタクトを介した抵抗を測定するパターンを有する半導
体装置において、（ａ）２つの層が異なるとともに、抵
抗値が異なる導電性部材と、（ｂ）該導電性部材に対
し、ある一定の位置に配置されたコンタクトを有する抵
抗値測定パターンを備える半導体装置。 - 【請求項２】 半導体集積回路において使用される、コ
ンタクトを介した抵抗を測定するパターンを有する半導
体装置において、（ａ）２つの層が異なるとともに、抵
抗値が異なる導電性部材と、（ｂ）該導電性部材に対
し、ある一定の位置に配置されたコンタクトと、（ｃ）
前記導電性部材が前記コンタクトに対し、距離を変えて
複数個配置される抵抗値測定パターンを備える半導体装
置。 - 【請求項３】 半導体集積回路において使用される、コ
ンタクトを介した抵抗を測定するパターンを有する半導
体装置において、（ａ）２つの層が異なるとともに、抵
抗値が異なる導電性部材と、（ｂ）該導電性部材に対
し、ある一定の位置に配置されたコンタクトと、（ｃ）
前記導電性部材が前記コンタクトに対し、距離を変えて
複数個配置されるとともに、前記導電性部材を９０°回
転させて配置した抵抗値測定パターンを備える半導体装
置。 - 【請求項４】 半導体集積回路において使用される、コ
ンタクトを介した抵抗を測定するパターンを有する半導
体装置において、（ａ）３つ以上の層が異なるととも
に、抵抗値が異なる導電性部材と、（ｂ）前記導電性部
材に対し、ある一定の位置に配置されたコンタクトを有
する抵抗値測定パターンを備える半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16773199A JP3756348B2 (ja) | 1999-06-15 | 1999-06-15 | 合わせズレ検出パターン |
| US09/504,292 US6518606B1 (en) | 1999-06-15 | 2000-02-15 | Semiconductor device permitting electrical measurement of contact alignment error |
| US10/263,679 US6623996B2 (en) | 1999-06-15 | 2002-10-04 | Method of measuring contact alignment in a semiconductor device including an integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16773199A JP3756348B2 (ja) | 1999-06-15 | 1999-06-15 | 合わせズレ検出パターン |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005295220A Division JP4229110B2 (ja) | 2005-10-07 | 2005-10-07 | コンタクトの合わせズレ検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357720A true JP2000357720A (ja) | 2000-12-26 |
| JP3756348B2 JP3756348B2 (ja) | 2006-03-15 |
Family
ID=15855115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16773199A Expired - Fee Related JP3756348B2 (ja) | 1999-06-15 | 1999-06-15 | 合わせズレ検出パターン |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6518606B1 (ja) |
| JP (1) | JP3756348B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111591955A (zh) * | 2020-05-26 | 2020-08-28 | 上海华虹宏力半导体制造有限公司 | 晶圆键合结构及方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084427B2 (en) | 2003-06-10 | 2006-08-01 | International Business Machines Corporation | Systems and methods for overlay shift determination |
| US7391226B2 (en) * | 2006-05-31 | 2008-06-24 | Advanced Micro Devices, Inc. | Contact resistance test structure and methods of using same |
| US9506965B2 (en) * | 2012-11-12 | 2016-11-29 | United Microelectronics Corp. | Alternately arranged overlay marks having asymmetric spacing and measurement thereof |
| CN113093482B (zh) * | 2021-03-29 | 2022-07-22 | 长鑫存储技术有限公司 | 对准误差的测试方法、调整方法、测试系统和存储介质 |
| CN116864490B (zh) * | 2023-07-04 | 2024-04-02 | 深圳市美浦森半导体有限公司 | 沟槽mosfet的接触孔光刻对准精度监测结构及方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU634334B2 (en) * | 1990-01-23 | 1993-02-18 | Sumitomo Electric Industries, Ltd. | Packaging structure and method for packaging a semiconductor device |
| US5898228A (en) * | 1997-10-03 | 1999-04-27 | Lsi Logic Corporation | On-chip misalignment indication |
| US6103615A (en) * | 1998-03-19 | 2000-08-15 | Lsi Logic Corporation | Corrosion sensitivity structures for vias and contact holes in integrated circuits |
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Cited By (2)
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