JP3756348B2 - 合わせズレ検出パターン - Google Patents
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- 238000001514 detection method Methods 0.000 title claims description 128
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000001568 sexual effect Effects 0.000 claims 2
- 239000004020 conductor Substances 0.000 claims 1
- 238000000605 extraction Methods 0.000 description 15
- 238000005259 measurement Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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Description
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、半導体集積回路におけるコンタクトの合わせズレ検出パターンに関するものである。
【0002】
【従来の技術】
一般に、コンタクトレイヤーと他のレイヤーとの合わせズレ量は、ホトリソ工程において、合わせズレ測定パターン等を用いて光学的に測定管理を行っていた。コンタクトの合わせズレは、コンタクトと隣接する他レイヤーとのショート、導通不良等の不具合を引き起こすため、コンタクトの合わせズレ量の管理は非常に重要なものとなっている。
【0003】
【発明が解決しようとする課題】
しかしながら、従来技術であるバーニア等によるホトリソ工程での合わせズレ量測定では、
(1)光学的にしか合わせズレ量を測定できない。
【0004】
(2)デバイス構造での合わせズレ量を測定できない。
といった問題があった。
【0005】
本発明は、上記問題点を除去し、デバイス構造での合わせズレ量を的確に検出し、コンタクトを介した抵抗を測定するパターンを有する合わせズレ検出パターンを提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔1〕半導体集積回路と、前記半導体集積回路に接続されたコンタクトとを有する半導体装置における前記コンタクトの合わせズレを電気的に検出する合わせズレ検出パターンにおいて、前記合わせズレ検出パターンは、第1の層に設けられた第1導電性部材と、前記第1導電性部材に接続される複数の第1検出コンタクトと、前記第1の層上に位置する第2の層に設けられ、前記複数の第1検出コンタクトを介して前記第1導電性部材とそれぞれ電気的に接続される複数の第2導電性部材と、前記第1の層と前記第2の層との間に位置する第3の層に設けられるとともに、前記複数の第1検出コンタクトを挟むように対向配置される第1検出導電性部材と第2検出導電性部材とを有し、前記第1検出導電性部材は前記複数の第1検出コンタクトのうち最も近く配置された第1検出コンタクトとは合 わせズレ値だけ離して配置し、その他の第1検出コンタクトは前記第2検出導電性部材側に所定距離をそれぞれ置いて配置され、前記第2検出導電性部材は前記複数の第1検出コンタクトのうち最も近く配置された第1検出コンタクトとは合わせズレ値だけ離して配置し、その他の第1検出コンタクトは前記第1検出導電性部材側に所定距離をそれぞれ置いて配置し、前記第1検出導電性部材の有する抵抗値は、前記第2検出導電性部材の有する抵抗値と異なっているようにしたものである。
【0007】
〔2〕上記〔1〕記載の合わせズレ検出パターンにおいて、前記第1及び第2検出導電性部材の有する抵抗値は、前記第1導電性部材の有する抵抗値に比べて小さいくなるようにしたものである。
【0008】
〔3〕上記〔1〕記載の合わせズレ検出パターンにおいて、さらに、前記第1の層に設けられ、前記第1導電性部材と電気的に接続された第3導電性部材と、前記第3導電性部材に接続される第2検出コンタクトと、前記第2の層に設けられ、前記第2検出コンタクトを介して前記第3導電性部材と電気的に接続される第4導電性部材と、前記第3の層に設けられるとともに、前記第1検出コンタクトから第1検出導電性部材への方向とは直交する方向に前記第2検出コンタクトと第2所定距離を置いて配置される前記第3検出導電性部材と、前記第3検出導電性部材の有する抵抗値と異なる抵抗値を有し、前記第2検出コンタクトから第3検出導電性部材への方向とは逆方向に前記第2検出コンタクトと前記第2所定距離をそれぞれ置いて配置される第4検出導電性部材とを有するようにしたものである。
【0009】
〔4〕上記〔1〕記載の合わせズレ検出パターンは、さらに、前記第1の層と前記第2の層との間に設けられた前記第3の層とは異なる第4の層に、前記複数の第1検出コンタクトと所定距離をそれぞれ置いて配置される前記第5検出導電性部材と、前記第5検出導電性部材の有する抵抗値と異なる抵抗値を有し、前記複数の第1検出コンタクトの各々から第5検出導電性部材への方向とは逆方向に前記複数の第1検出コンタクトの各々と前記所定距離をそれぞれ置いて配置される第6検出導電性部材とを有するようにしたものである。
【0010】
〔5〕半導体集積回路と、前記半導体集積回路に接続されたコンタクトとを有する半導体装置における前記コンタクトの合わせズレを電気的に検出する合わせズレ検出パターンにおいて、前記合わせズレ検出パターンは、第1の層に設けられ、互いに電気的に接続された複数の第1導電性部材と、前記複数の第1導電性部材に接続される複数の第1検出コンタクトと、前記第1の層上に位置する第2の層に設けられ、前記複数の第1検出コンタクトの一つを介して前記第1導電性部材の一つと電気的に接続される複数の第2導電性部材と、前記第1の層と前記第2の層との間に位置する第3の層に設けられるとともに、前記複数の第1検出コンタクトを挟むように対向配置される第1検出導電性部材と第2検出導電性部材とを有し、前記第1検出導電性部材は前記複数の第1検出コンタクトのうち最も近く配置された第1検出コンタクトとは合わせズレ量だけ離して配置し、その他の第1検出コンタクトは前記第2検出導電性部材側に所定距離をそれぞれ置いて配置され、前記第2検出導電性部材は前記複数の第1検出コンタクトのうち最も近く配置された第1検出コンタクトとは合わせズレ量だけ離して配置し、その他の第1検出コンタクトは前記第1検出導電性部材側に所定距離をそれぞれ置いて配置し、前記複数の第1検出導電性部材の有する抵抗値は、前記複数の第2検出導電性部材の有する抵抗値と異なるとともに、前記所定距離は、前記複数の第1検出コンタクト毎に異なる距離となるようにしたものである。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【0012】
図1は本発明の第1実施例を示すコンタクトと他のレイヤーとの合わせズレ量測定パターンを示す平面図、図2は図1のA−A線断面図、図3は図1のB−B線断面図である。
【0013】
これらの図において、11,21,22はレイヤー(層)、31はコンタクト、41は引出電極である。
【0014】
ここで、レイヤー11,21,22はそれぞれが拡散層やゲート電極などの導電性を有するものであり、抵抗値Rは異なる。レイヤー21,22は、レイヤー11と比べ抵抗が低い。また、レイヤー21,22は同一レイヤー(層)で構成され、抵抗値を変えるため面積が異なっている。
【0015】
また、レイヤー21はコンタクト31と合わせズレ値L0だけ距離を置いて、レイヤー22はレイヤー21と逆方向に合わせズレ値L0の距離を置いて配置する。
【0016】
更に、コンタクト31は、レイヤー11,21,22より上層からレイヤー11に開口するように配置する。コンタクト31の個数は、片側2個以上が望ましい。引出電極41は、コンタクト31が合わせズレを起こしても充分にコンタクト31と導通が確保されるように形成される。
【0017】
そこで、第1実施例のパターンにおいて、引出電極41から抵抗値を測定すると、その抵抗値は、引出電極41、コンタクト31、レイヤー11の抵抗値の総和として得られる。
【0018】
本発明の第1実施例の効果を図4を用いて説明する。
【0019】
図4はコンタクト31がレイヤー21の方向に合わせズレを起こした場合を示している(この場合のズレ方向をY+方向とし、逆方向をY−方向とする)。
【0020】
コンタクト31とレイヤー21との合わせズレ量が、図1に示した合わせズレ値L0以上の場合には、コンタクト31とレイヤー21がショートし、レイヤー21とレイヤー11とが並列に接続された形になる。レイヤー21はレイヤー11よりも抵抗が低いので、引出電極41を介して測定される抵抗値は合わせズレがない場合より低くなる。
【0021】
コンタクト31がY−方向に合わせズレを起こした場合も同様である。
【0022】
また、レイヤー21とレイヤー22とは抵抗値が異なるので、コンタクト31の合わせズレがY+方向かY−方向かが分かる。
【0023】
以上のように、引出電極41から測定される抵抗値からL0以上の合わせズレが、どの方向(1次元)に発生しているかを電気的に検出することができる。
【0024】
図5は本発明の第2実施例を示すコンタクトと他のレイヤーとの合わせズレ量測定パターンを示す平面図である。
【0025】
この第2実施例では、第1のレイヤー11,21,22、コンタクト31、引出電極41、第2のレイヤー23,24,…で構成される。
【0026】
このように、第1実施例に加え、合わせズレ量をL1,L2,…と変えた同様のパターンを直列に形成するようにしている。
【0027】
このように構成したので、引出電極41から抵抗値を測定すると、抵抗値は、引出電極41、コンタクト31、レイヤー11の抵抗値の総和として得られる。
【0028】
そこで、コンタクト31と第1のレイヤー21との合わせズレ量が、合わせズレ値L0以上の場合、合わせズレ値L1以上の場合、合わせズレ値L2以上の場合で抵抗値の総和が異なるため測定される抵抗値はそれぞれの場合で異なる。
【0029】
また、第1実施例と同様にY+方向とY−方向との区別がつく。
【0030】
図6は本発明の第2実施例により期待される合わせズレ量と抵抗値のグラフを示す図であり、縦軸に抵抗値(相対値)、横軸に合わせズレ量(相対値)を示している。
【0031】
以上のように、引出電極41から測定される抵抗値から発生した合わせズレ量および合わせズレ方向(1次元)を電気的に検出することができる。
【0032】
図7は本発明の第3実施例を示すコンタクトと他のレイヤーとの合わせズレ量測定パターンを示す平面図である。
【0033】
第3実施例は、第2実施例に加え、測定パターンの方向を90°回転したパターンを直列に形成する。また、図7に示すレイヤー21,22,23,24は同一層上にあり、抵抗値を変えるために面積は異なっている。
【0034】
そこで、引出電極41から抵抗値を測定すると、その抵抗値は、引出電極41、コンタクト31、レイヤー11の抵抗値の総和として得られる。
【0035】
このように、この実施例によれば、第2実施例の効果に加え、図7のX+方向、X−方向へのズレによる抵抗値の総和が合わせズレ量、合わせズレ方向(2次元)で異なるため測定される抵抗値はそれぞれの場合で異なる。
【0036】
以上のように、引出電極41から測定される抵抗値から発生した合わせズレ量および合わせズレ方向(2次元)を電気的に検出することができる。
【0037】
図8は本発明の第4実施例を示すコンタクトと他のレイヤーとの合わせズレ量測定パターンを示す平面図である。
【0038】
第4実施例は、第1実施例に加え、レイヤー21,22とは異なるレイヤー51,52を形成する。
【0039】
そこで、図8に示したパターンにおいて、引出電極41から抵抗値を測定すると、引出電極41、コンタクト31、レイヤー11の抵抗値の総和として得られる。
【0040】
このように構成したので、本実施例によれば、第1実施例の効果に加え、レイヤー21,22と別レイヤー51,52も加えてコンタクト31との合わせズレが抵抗値の差から検出できる。
【0041】
以上のように、引出電極41から測定される抵抗値から、第1実施例に加え、コンタクトと2つ以上のレイヤー間の合わせズレが検出できる。
【0042】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【0043】
【発明の効果】
以上、詳細に説明したように、本発明によれば、デバイス構造での合わせズレ量を的確に検出し、コンタクトを介した抵抗を測定するパターンを得ることができる。
【図面の簡単な説明】
【図1】 本発明の第1実施例を示すコンタクトと他のレイヤーとの合わせズレ量測定パターンを示す平面図である。
【図2】 図1のA−A線断面図である。
【図3】 図1のB−B線断面図である。
【図4】 本発明の第1実施例の効果の説明図である。
【図5】 本発明の第2実施例を示すコンタクトと他のレイヤーとの合わせズレ量測定パターンを示す平面図である。
【図6】 本発明の第2実施例により期待される合わせズレ量と抵抗値のグラフを示す図である。
【図7】 本発明の第3実施例を示すコンタクトと他のレイヤーとの合わせズレ量測定パターンを示す平面図である。
【図8】 本発明の第4実施例を示すコンタクトと他のレイヤーとの合わせズレ量測定パターンを示す平面図である。
【符号の説明】
11,21,22 レイヤー(層)〔第1のレイヤー〕(導電性部材)
23,24 レイヤー(層)〔第2のレイヤー〕
31 コンタクト
41 引出電極
51,52 異なるレイヤー(層)
Claims (5)
- 半導体集積回路と、前記半導体集積回路に接続されたコンタクトとを有する半導体装置における前記コンタクトの合わせズレを電気的に検出する合わせズレ検出パターンにおいて、
前記合わせズレ検出パターンは、
第1の層に設けられた第1導電性部材と、
前記第1導電性部材に接続される複数の第1検出コンタクトと、
前記第1の層上に位置する第2の層に設けられ、前記複数の第1検出コンタクトを介して前記第1導電性部材とそれぞれ電気的に接続される複数の第2導電性部材と、
前記第1の層と前記第2の層との間に位置する第3の層に設けられるとともに、前記複数の第1検出コンタクトを挟むように対向配置される第1検出導電性部材と第2検出導電性部材とを有し、
前記第1検出導電性部材は前記複数の第1検出コンタクトのうち最も近く配置された第1検出コンタクトとは合わせズレ値だけ離して配置し、その他の第1検出コンタクトとは前記第2検出導電性部材側に所定距離をそれぞれ置いて配置され、前記第2検出導電性部材は前記複数の第1検出コンタクトのうち最も近く配置された第1検出コンタクトとは合わせズレ値だけ離して配置し、その他の第1検出コンタクトとは前記第1検出導電性部材側に所定距離をそれぞれ置いて配置し、
前記第1検出導電性部材の有する抵抗値は、前記第2検出導電性部材の有する抵抗値と異なっていることを特徴とする合わせズレ検出パターン。 - 請求項1記載の合わせズレ検出パターンにおいて、
前記第1及び第2検出導電性部材の有する抵抗値は、前記第1導電性部材の有する抵抗値に比べて小さいことを特徴とする合わせズレ検出パターン。 - 請求項1記載の合わせズレ検出パターンにおいて、さらに、
前記第1の層に設けられ、前記第1導電性部材と電気的に接続された第3導電性部材と、
前記第3導電性部材に接続される第2検出コンタクトと、
前記第2の層に設けられ、前記第2検出コンタクトを介して前記第3導電性部材と電気的に接続される第4導電性部材と、
前記第3の層に設けられるとともに、前記第1検出コンタクトから第1検出導電性部材への方向とは直交する方向に前記第2検出コンタクトと第2所定距離を置いて配置される前記第3検出導電性部材と、前記第3検出導電性部材の有する抵抗値と異なる抵抗値を有し、前記第2検出コンタクトから第3検出導電性部材への方向とは逆方向に前記第2検出コンタクトと前記第2所定距離をそれぞれ置いて配置される第4検出導電性部材とを有することを特徴とする合わせズレ検出パターン。 - 請求項1記載の合わせズレ検出パターンは、さらに、
前記第1の層と前記第2の層との間に設けられた前記第3の層とは異なる第4の層に、前記複数の第1検出コンタクトと所定距離をそれぞれ置いて配置される前記第5検出導電性部材と、前記第5検出導電性部材の有する抵抗値と異なる抵抗値を有し、前記複数の第1検出コンタクトの各々から第5検出導電性部材への方向とは逆方向に前記複数の第1検出コンタクトの各々と前記所定距離をそれぞれ置いて配置される第6検出導電性部材とを有することを特徴とする合わせズレ検出パターン。 - 半導体集積回路と、前記半導体集積回路に接続されたコンタクトとを有する半導体装置における前記コンタクトの合わせズレを電気的に検出する合わせズレ検出パターンにおいて、
前記合わせズレ検出パターンは、
第1の層に設けられ、互いに電気的に接続された複数の第1導電性部材と、
前記複数の第1導電性部材に接続される複数の第1検出コンタクトと、
前記第1の層上に位置する第2の層に設けられ、前記複数の第1検出コンタクトの一つを介して前記第1導電性部材の一つと電気的に接続される複数の第2導電性部材と、
前記第1の層と前記第2の層との間に位置する第3の層に設けられるとともに、前記複数の第1検出コンタクトを挟むように対向配置される第1検出導電性部材と第2検出導電性部材とを有し、
前記第1検出導電性部材は前記複数の第1検出コンタクトのうち最も近く配置された第1検出コンタクトとは合わせズレ値だけ離して配置し、その他の第1検出コンタクトとは前記第2検出導電性部材側に所定距離をそれぞれ置いて配置され、前記第2検出導電性部材は前記複数の第1検出コンタクトのうち最も近く配置された第1検出コンタクトとは合わせズレ値だけ離して配置し、その他の第1検出コンタクトとは前記第1検出導電性部材側に所定距離をそれぞれ置いて配置し、
前記複数の第1検出導電性部材の有する抵抗値は、前記複数の第2検出導電性部材の有する抵抗値と異なるとともに、
前記所定距離は、前記複数の第1検出コンタクト毎に異なる距離であることを特徴とする合わせズレ検出パターン。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16773199A JP3756348B2 (ja) | 1999-06-15 | 1999-06-15 | 合わせズレ検出パターン |
US09/504,292 US6518606B1 (en) | 1999-06-15 | 2000-02-15 | Semiconductor device permitting electrical measurement of contact alignment error |
US10/263,679 US6623996B2 (en) | 1999-06-15 | 2002-10-04 | Method of measuring contact alignment in a semiconductor device including an integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16773199A JP3756348B2 (ja) | 1999-06-15 | 1999-06-15 | 合わせズレ検出パターン |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005295220A Division JP4229110B2 (ja) | 2005-10-07 | 2005-10-07 | コンタクトの合わせズレ検出方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000357720A JP2000357720A (ja) | 2000-12-26 |
JP3756348B2 true JP3756348B2 (ja) | 2006-03-15 |
Family
ID=15855115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16773199A Expired - Fee Related JP3756348B2 (ja) | 1999-06-15 | 1999-06-15 | 合わせズレ検出パターン |
Country Status (2)
Country | Link |
---|---|
US (2) | US6518606B1 (ja) |
JP (1) | JP3756348B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7084427B2 (en) * | 2003-06-10 | 2006-08-01 | International Business Machines Corporation | Systems and methods for overlay shift determination |
US7391226B2 (en) * | 2006-05-31 | 2008-06-24 | Advanced Micro Devices, Inc. | Contact resistance test structure and methods of using same |
US9506965B2 (en) * | 2012-11-12 | 2016-11-29 | United Microelectronics Corp. | Alternately arranged overlay marks having asymmetric spacing and measurement thereof |
CN111591955B (zh) * | 2020-05-26 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | 晶圆键合结构及方法 |
CN113093482B (zh) * | 2021-03-29 | 2022-07-22 | 长鑫存储技术有限公司 | 对准误差的测试方法、调整方法、测试系统和存储介质 |
CN116864490B (zh) * | 2023-07-04 | 2024-04-02 | 深圳市美浦森半导体有限公司 | 沟槽mosfet的接触孔光刻对准精度监测结构及方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2034702A1 (en) * | 1990-01-23 | 1991-07-24 | Masanori Nishiguchi | Method for packaging semiconductor device |
US5898228A (en) * | 1997-10-03 | 1999-04-27 | Lsi Logic Corporation | On-chip misalignment indication |
US6103615A (en) * | 1998-03-19 | 2000-08-15 | Lsi Logic Corporation | Corrosion sensitivity structures for vias and contact holes in integrated circuits |
-
1999
- 1999-06-15 JP JP16773199A patent/JP3756348B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-15 US US09/504,292 patent/US6518606B1/en not_active Expired - Fee Related
-
2002
- 2002-10-04 US US10/263,679 patent/US6623996B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6518606B1 (en) | 2003-02-11 |
US6623996B2 (en) | 2003-09-23 |
JP2000357720A (ja) | 2000-12-26 |
US20030030456A1 (en) | 2003-02-13 |
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A521 | Request for written amendment filed |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090106 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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|
S531 | Written request for registration of change of domicile |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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