JPS62273724A - マスク合わせ精度評価用バ−ニアパタ−ン - Google Patents
マスク合わせ精度評価用バ−ニアパタ−ンInfo
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- JPS62273724A JPS62273724A JP61116652A JP11665286A JPS62273724A JP S62273724 A JPS62273724 A JP S62273724A JP 61116652 A JP61116652 A JP 61116652A JP 11665286 A JP11665286 A JP 11665286A JP S62273724 A JPS62273724 A JP S62273724A
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- Japan
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- conductive film
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- patterns
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- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 abstract description 36
- 238000006073 displacement reaction Methods 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 239000000523 sample Substances 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
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- 238000000206 photolithography Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置の製造に際してフォトリソグラフ
ィのためのマスク合わせの精度を評価するために半導体
ウェハ上に形成されるマスク合わせ精度評価用バーニア
パターンに関する。
ィのためのマスク合わせの精度を評価するために半導体
ウェハ上に形成されるマスク合わせ精度評価用バーニア
パターンに関する。
（従来の技術）
従来の半導体ウェハにおいて、形成しようとする素子の
回路パターンとは別にフォトリングラフィのためのマス
ク合わせの精度を製造工程の途中で評価するため罠用い
られるマスク合わせ精度評価用バーニアパターンが形成
される。このパーニアパターンとして各種のものが知ら
れているが、そのうちの１つとして２回のフォトリソグ
ラフィによってそれぞれ形成される回路パターン用導電
膜と同時に形成される二層構造のパーニアパターンが文
献（ ｐｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ， １９８４Ｓｙｍｐｏａｉｕｍ ｏｎ ＶＬ
８ Ｉ Ｔｅｃｈｎｏｌｏｇｙ、Ｐ、６２〜６Ｓ。
回路パターンとは別にフォトリングラフィのためのマス
ク合わせの精度を製造工程の途中で評価するため罠用い
られるマスク合わせ精度評価用バーニアパターンが形成
される。このパーニアパターンとして各種のものが知ら
れているが、そのうちの１つとして２回のフォトリソグ
ラフィによってそれぞれ形成される回路パターン用導電
膜と同時に形成される二層構造のパーニアパターンが文
献（ ｐｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ， １９８４Ｓｙｍｐｏａｉｕｍ ｏｎ ＶＬ
８ Ｉ Ｔｅｃｈｎｏｌｏｇｙ、Ｐ、６２〜６Ｓ。
特ＫＰ、６３のｐｉｇｕｒｅ １ ）に示されている。
このバーニアパターンの平面図を第５図（ａ）に、その
Ｂ −Ｂ′線に沿う断面図を第５図（ｂ）に示す。即ち
、５１は半導体基板、５２は上記基板５１上の絶縁膜、
ＬｌおよびＬ２は上記絶縁膜５２中にバーニアパターン
として形成された第１層導電膜および第２層導電膜であ
る。この場合、第１層導電膜形成はそれぞれ方形の複数
個の導電膜パターン５３・・・が一定ピツチＰ、で横方
向に配列されるように形成されておシ、第１層導電膜Ｌ
２はそれぞれ方形の複数個の導電膜パターン５４が上記
一定ピツチＰ１とは異なる一定ビッチＰ、で横方向に配
列されている。したがって、第１層の導電膜パターン５
３・・・と第２層の導電膜パターン５４・・・との各対
応するパターン相互間での電気的接触の有無を導通試験
により測定した結果をマスク合わせずれが生じていない
状態におりて得られるべき導通状態と対比することによ
って、マスク合わせずれの有無とか程度の検出が可能に
なる。この場合、上記のようなバーニアパターンを半導
体ウニへ上のＸ方向およびＹ方向にそれぞれ設けておく
ことによって、上記Ｘ方向およびＹ方向におけるマスク
合わせずれの状態検出が可能になる。
Ｂ −Ｂ′線に沿う断面図を第５図（ｂ）に示す。即ち
、５１は半導体基板、５２は上記基板５１上の絶縁膜、
ＬｌおよびＬ２は上記絶縁膜５２中にバーニアパターン
として形成された第１層導電膜および第２層導電膜であ
る。この場合、第１層導電膜形成はそれぞれ方形の複数
個の導電膜パターン５３・・・が一定ピツチＰ、で横方
向に配列されるように形成されておシ、第１層導電膜Ｌ
２はそれぞれ方形の複数個の導電膜パターン５４が上記
一定ピツチＰ１とは異なる一定ビッチＰ、で横方向に配
列されている。したがって、第１層の導電膜パターン５
３・・・と第２層の導電膜パターン５４・・・との各対
応するパターン相互間での電気的接触の有無を導通試験
により測定した結果をマスク合わせずれが生じていない
状態におりて得られるべき導通状態と対比することによ
って、マスク合わせずれの有無とか程度の検出が可能に
なる。この場合、上記のようなバーニアパターンを半導
体ウニへ上のＸ方向およびＹ方向にそれぞれ設けておく
ことによって、上記Ｘ方向およびＹ方向におけるマスク
合わせずれの状態検出が可能になる。
しかし、上記バーニアパターンにあっては、合わせずれ
の検出精度が第１層の導電膜パターン５３・・・のピッ
チＰ１と第２層の導電膜パターン５４・・・のピッチＰ
２との差（たとえば０．１μｍ）で決まるので、近年の
合わせ精度に対する厳しい要求に対応しきれなり０そこ
で、この要求に対応し得るように上記ピッチ差をよシ小
さくすることが考えられるが、これに伴って合わせずれ
の検出を可能とするためには各層の導電膜パターンのパ
ターン数を増やす必要が生じるので、半導体ウェハ上の
バーニアパターンの占有面積が大きくナシ、ウェハの利
用効率が低下する。
の検出精度が第１層の導電膜パターン５３・・・のピッ
チＰ１と第２層の導電膜パターン５４・・・のピッチＰ
２との差（たとえば０．１μｍ）で決まるので、近年の
合わせ精度に対する厳しい要求に対応しきれなり０そこ
で、この要求に対応し得るように上記ピッチ差をよシ小
さくすることが考えられるが、これに伴って合わせずれ
の検出を可能とするためには各層の導電膜パターンのパ
ターン数を増やす必要が生じるので、半導体ウェハ上の
バーニアパターンの占有面積が大きくナシ、ウェハの利
用効率が低下する。
なお、前記バーニアパターンにおいて、配列中心部の両
側で第１層導電膜に対する第２層導電膜の位置ずれの方
向が異なるように形成されている。
側で第１層導電膜に対する第２層導電膜の位置ずれの方
向が異なるように形成されている。
これは、第１層導電膜形成時における方形パターン幅の
変動あるいは第２層導電膜形成時における方形パターン
幅の変動によって生じる二層導電膜間の接触状態の変動
と、前記マスク合わせずれによって生じた二層導電膜間
の接触状態の変動とで検出結果に差が生じるようにする
ためになされており、これによってマスク合わせずれの
正確な検出が可能になっている。
変動あるいは第２層導電膜形成時における方形パターン
幅の変動によって生じる二層導電膜間の接触状態の変動
と、前記マスク合わせずれによって生じた二層導電膜間
の接触状態の変動とで検出結果に差が生じるようにする
ためになされており、これによってマスク合わせずれの
正確な検出が可能になっている。
（発明が解決しようとする問題点）
本発明は上記したようにマスク合わせずれの検出精度が
低いという問題点を解決すべくなされたもので、マスク
合わせずれの検出精度が高くなり、しかも二層導電膜の
パターン数を増やす必要がなく半導体ウェハ上の占有面
積が小さくて済むマスク合わせ精度評価用バーニアパタ
ーンを提供することを目的とする。
低いという問題点を解決すべくなされたもので、マスク
合わせずれの検出精度が高くなり、しかも二層導電膜の
パターン数を増やす必要がなく半導体ウェハ上の占有面
積が小さくて済むマスク合わせ精度評価用バーニアパタ
ーンを提供することを目的とする。
（問題点を解決するための手段）
本発明のマスタ合わせ精度評価用バーニアパターンは、
半導体基板上の絶縁膜中に第１層導電膜として一定形状
の複数個の導電膜パターンを一５一 定ピツチで横方向に配列させて形成し、第２層導電膜と
して一定形状の複数個の導電膜パターンを上記ピッチと
は異なる一定ピッチで横方向に配列させると共に上記第
１層導電膜に対向させて形成してなることを特徴とする
。
半導体基板上の絶縁膜中に第１層導電膜として一定形状
の複数個の導電膜パターンを一５一 定ピツチで横方向に配列させて形成し、第２層導電膜と
して一定形状の複数個の導電膜パターンを上記ピッチと
は異なる一定ピッチで横方向に配列させると共に上記第
１層導電膜に対向させて形成してなることを特徴とする
。
（作用）
上記のように形成された二層導電膜の上下で対向する各
組の導電膜パターン間の容量は、各組の導電膜パターン
の対向面積に比例し、この対向面積は上記導電膜パター
ンの配列方向におけるマスク合わせずれに応じてアナロ
グ的に変化するので、上記容量を測定することによって
マスク合わせずれの程度をアナログ量として高精度で検
出することが可能になる。
組の導電膜パターン間の容量は、各組の導電膜パターン
の対向面積に比例し、この対向面積は上記導電膜パター
ンの配列方向におけるマスク合わせずれに応じてアナロ
グ的に変化するので、上記容量を測定することによって
マスク合わせずれの程度をアナログ量として高精度で検
出することが可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は半導体ウエノ１上におけるＸ方向、Ｙ方向
のそれぞれに設けられたマスク合わせ精度評価用バーニ
アパターン形成部の断面構造を示している。即ち、１は
半導体基板、２は上記６一 基板１上の絶縁膜、ＬノおよびＬ２は上記絶縁膜２中に
バーニアパターンとして形成された第１層導電膜および
第２層導電膜であって両者は層間絶縁膜２′を介して対
向している。上記第１層導電膜Ｌ１は一定幅Ｗ（たとえ
ば１．０μｍ）のパターンを有する複数個（本例では５
１ｍ）の導電膜パターン３・・・が一定ピツチＰ、で横
方向に配列されるように形成されている。また、第２層
導電膜Ｌ２は一定幅Ｗのパターンを有する複数個（本例
では５ｆ固）の導電膜パターン４・・・が上記ピッチＰ
１ とは異なる一定ビッチＰ、で横方向に配列されるよ
うに形成されている。この場合、本例では第１層の導電
膜パターン３・・・のピッチＰ１より第２層の導電膜パ
ターン４・・・のピッチＰ、が大きく、これらの各層の
導電膜パターンの形成時におけるマスク合わせにずれが
生じていない状態において、それぞれの配列方向の中心
位置における１組（上下）の導電膜パターン３，４（以
下、３゜＋’Ｏと記す）相互が完全に対向するように形
成されている。この状態では、上記中心位置から離れる
につれて上下で対向する各組の導電膜パターンの対向位
置が順次ずれ、そのずれ１ｌｌｄが順次大きく々る。そ
して、この状態における位置ずれ量ｄは、中心位置の１
組の導電膜パターン゛３Ｄ、４゜は零であシ、その他の
各組は前記ピッチＰ１＋Ｐ２の差（たとえば０．１μｍ
）を単位として変化するものであり、中心位置よ如右側
における各組の順に＋０．１μｍ、＋０．２μｍ。
る。第１図は半導体ウエノ１上におけるＸ方向、Ｙ方向
のそれぞれに設けられたマスク合わせ精度評価用バーニ
アパターン形成部の断面構造を示している。即ち、１は
半導体基板、２は上記６一 基板１上の絶縁膜、ＬノおよびＬ２は上記絶縁膜２中に
バーニアパターンとして形成された第１層導電膜および
第２層導電膜であって両者は層間絶縁膜２′を介して対
向している。上記第１層導電膜Ｌ１は一定幅Ｗ（たとえ
ば１．０μｍ）のパターンを有する複数個（本例では５
１ｍ）の導電膜パターン３・・・が一定ピツチＰ、で横
方向に配列されるように形成されている。また、第２層
導電膜Ｌ２は一定幅Ｗのパターンを有する複数個（本例
では５ｆ固）の導電膜パターン４・・・が上記ピッチＰ
１ とは異なる一定ビッチＰ、で横方向に配列されるよ
うに形成されている。この場合、本例では第１層の導電
膜パターン３・・・のピッチＰ１より第２層の導電膜パ
ターン４・・・のピッチＰ、が大きく、これらの各層の
導電膜パターンの形成時におけるマスク合わせにずれが
生じていない状態において、それぞれの配列方向の中心
位置における１組（上下）の導電膜パターン３，４（以
下、３゜＋’Ｏと記す）相互が完全に対向するように形
成されている。この状態では、上記中心位置から離れる
につれて上下で対向する各組の導電膜パターンの対向位
置が順次ずれ、そのずれ１ｌｌｄが順次大きく々る。そ
して、この状態における位置ずれ量ｄは、中心位置の１
組の導電膜パターン゛３Ｄ、４゜は零であシ、その他の
各組は前記ピッチＰ１＋Ｐ２の差（たとえば０．１μｍ
）を単位として変化するものであり、中心位置よ如右側
における各組の順に＋０．１μｍ、＋０．２μｍ。
中心位置よシ左側における各組の順に−０，１μｍ、−
０，２μｍである。換言すれば、中心位置の１組の導電
膜パターン３゜、４゜の対向面積が最も大きく、この中
心位置から離れるにつれて各組の導電膜パターンの対向
面積が順次小さくなる。
０，２μｍである。換言すれば、中心位置の１組の導電
膜パターン３゜、４゜の対向面積が最も大きく、この中
心位置から離れるにつれて各組の導電膜パターンの対向
面積が順次小さくなる。
したがって、上記評価用バーニアパターンにあっては、
上下で対向する各組毎に容量を測定すると、マスク合わ
せずれが生じてい力い状態における各組毎の容量値は第
２図中区・印で示すようになり、中心位置の１組の容量
値が最も大きく、それから離れるにつれて各組の容量値
が順次小さくなる。これに対して、第２層導電膜Ｌ２が
第１層導電膜ＬＪＫ対して第１図中右方向にたとえば０
．０５μｍずれた状態における各組の容量値は第２図中
○印で示すようになり、前記マスク合わせずれがない状
態に比べて、中心位置およびそれより右側の各組の容量
値がマスク合わせずれ量に応じたアナログ量だけ低下し
、中心位置よシ左側の各組の容量値がマスク合わせずれ
量に応じたアナログ量だけ増大する。この場合、増大し
た各組の容量値を結ぶ直線Ｕと低下した各組の容量値を
結ぶ直線りとの交点位置Ｘが中心位置より左方向に０．
０５μｍずれることＫなるので、各容量値の測定結果に
基いて上記交点Ｘを求め、さらにそれと中心位置とのず
れ量Δを求めること釦よって、マスク合わせずれ量を前
記ピッチ差０．１μｍ単位より小さなアナログ量として
高精度で検出することが可能になり、約１０倍程度の高
精度化が可能になる。
上下で対向する各組毎に容量を測定すると、マスク合わ
せずれが生じてい力い状態における各組毎の容量値は第
２図中区・印で示すようになり、中心位置の１組の容量
値が最も大きく、それから離れるにつれて各組の容量値
が順次小さくなる。これに対して、第２層導電膜Ｌ２が
第１層導電膜ＬＪＫ対して第１図中右方向にたとえば０
．０５μｍずれた状態における各組の容量値は第２図中
○印で示すようになり、前記マスク合わせずれがない状
態に比べて、中心位置およびそれより右側の各組の容量
値がマスク合わせずれ量に応じたアナログ量だけ低下し
、中心位置よシ左側の各組の容量値がマスク合わせずれ
量に応じたアナログ量だけ増大する。この場合、増大し
た各組の容量値を結ぶ直線Ｕと低下した各組の容量値を
結ぶ直線りとの交点位置Ｘが中心位置より左方向に０．
０５μｍずれることＫなるので、各容量値の測定結果に
基いて上記交点Ｘを求め、さらにそれと中心位置とのず
れ量Δを求めること釦よって、マスク合わせずれ量を前
記ピッチ差０．１μｍ単位より小さなアナログ量として
高精度で検出することが可能になり、約１０倍程度の高
精度化が可能になる。
なお、前記各組の導電膜パターンの平面パターンの一例
として位置ずれ量ｄが零でない場合を第３図に示してお
り、３は第１層の導電膜パターン、４は第２層の導電膜
パターンであり、それぞれ容量測定用のウエハプローパ
のプローブ針を接触させて電位を与えるための面積の広
い電極（パッドｓｌ 、 ４７．）が端部に連なるよう
に形成されておシ、当然乍ら各パッドａＪ、、ｔｌはプ
ローブ針の接触が可能であるようにウェハ上に露出して
込る。
として位置ずれ量ｄが零でない場合を第３図に示してお
り、３は第１層の導電膜パターン、４は第２層の導電膜
パターンであり、それぞれ容量測定用のウエハプローパ
のプローブ針を接触させて電位を与えるための面積の広
い電極（パッドｓｌ 、 ４７．）が端部に連なるよう
に形成されておシ、当然乍ら各パッドａＪ、、ｔｌはプ
ローブ針の接触が可能であるようにウェハ上に露出して
込る。
また、高精度ウニへプローバの使用によって上記導電膜
パターンに直接にプローブ針を接触させることができる
場合には、上記パッドの形成を省略してその分だけバー
ニアパターン形成部の占有面積を小さくすることが可能
になる。
パターンに直接にプローブ針を接触させることができる
場合には、上記パッドの形成を省略してその分だけバー
ニアパターン形成部の占有面積を小さくすることが可能
になる。
また、各組の導電膜パターン間の容量値を大きく形成す
ることによって、マスク合わせずれによる上記容量値の
変化が大きくなるので検出精度を向上させることが可能
に力る。そのため知は、各組の導電膜パターンの面積が
大きくなるように、各組毎にたとえば第４図に示すよう
に第１層で２個の導電膜パターン３１＋３１を並列に形
成１−１：共通接続し、第２層でも２飼の導電膜パ々・
−・’Ｉ ＋ ’ｔを並列に形成して共通接続するよう
にしてもよい。
ることによって、マスク合わせずれによる上記容量値の
変化が大きくなるので検出精度を向上させることが可能
に力る。そのため知は、各組の導電膜パターンの面積が
大きくなるように、各組毎にたとえば第４図に示すよう
に第１層で２個の導電膜パターン３１＋３１を並列に形
成１−１：共通接続し、第２層でも２飼の導電膜パ々・
−・’Ｉ ＋ ’ｔを並列に形成して共通接続するよう
にしてもよい。
上述したように本発明の７７．５′４４わぜ精度評−１
〇− 価用バーニアパターンによれば、二層導電膜のパターン
数を増やさなくても二層導電膜の対向面積を順次ずらす
ように形成しておくことＫよって、半導体ウェハ上の占
有面積を増大させずにマスク合わせずれの程度を高精度
に検出することができるので、高精度のマスク合わせを
必要とする半導体装置の製造に適用して極めて効果的で
ある。
〇− 価用バーニアパターンによれば、二層導電膜のパターン
数を増やさなくても二層導電膜の対向面積を順次ずらす
ように形成しておくことＫよって、半導体ウェハ上の占
有面積を増大させずにマスク合わせずれの程度を高精度
に検出することができるので、高精度のマスク合わせを
必要とする半導体装置の製造に適用して極めて効果的で
ある。
第１図は本発明の一実施例に係る半導体ウェハにおける
マスク合わせ精度評価用バーニアパターン形成部を示す
断面図、第２図は第１図のバーニアパターンにおける上
下で対向する各組の導電膜パターンの容量測定値とマス
ク合わせずれ量との関係を示す特性図、第３図は第１図
のバーニアパターンのうち１組の導電膜パターンを取り
出してその一例を示す平面パターン図、第４図は第３図
のパターンの変形例を示す平面パターン図、第５図（ａ
）は従来のバーニアパターンの一例を示す平面パターン
図、第５図Φ）は同図（ａｌのＢ−Ｂ’線に沿う断面図
である。 一１１＝ １・・・半導体基板 ２．２′・・・絶縁膜 ３．３ｏ・・・導電膜パターン（第１層）４．４ｏ・・
・導電膜パターン（第２層）ｓ ／ 、 ４１・・・パ
ッド 出願人代理人 弁理士 鈴 圧式 彦 ｄｄ。 第４図
マスク合わせ精度評価用バーニアパターン形成部を示す
断面図、第２図は第１図のバーニアパターンにおける上
下で対向する各組の導電膜パターンの容量測定値とマス
ク合わせずれ量との関係を示す特性図、第３図は第１図
のバーニアパターンのうち１組の導電膜パターンを取り
出してその一例を示す平面パターン図、第４図は第３図
のパターンの変形例を示す平面パターン図、第５図（ａ
）は従来のバーニアパターンの一例を示す平面パターン
図、第５図Φ）は同図（ａｌのＢ−Ｂ’線に沿う断面図
である。 一１１＝ １・・・半導体基板 ２．２′・・・絶縁膜 ３．３ｏ・・・導電膜パターン（第１層）４．４ｏ・・
・導電膜パターン（第２層）ｓ ／ 、 ４１・・・パ
ッド 出願人代理人 弁理士 鈴 圧式 彦 ｄｄ。 第４図
Claims (2)
- （１）半導体基板上の絶縁膜中に上下方向に対向する二
層の導電膜が素子の回路パターンとは別に形成されてな
り、上記各層の導電膜はそれぞれ一定形状の複数の導電
膜パターンが横方向に配列されて形成され、第１層の導
電膜パターンの配列ピッチと第２層の導電膜パターンの
配列ピッチとが相異なり、各導電膜パターンの各一部あ
るいは各導電膜パターン毎に形成されたパッドがウェハ
上に露出していることを特徴とするマスク合わせ精度評
価用バーニアパターン。 - （２）前記各層の導電膜パターンは、配列方向中心位置
における上下で１組の導電膜パターンがマスク合わせず
れの生じていない状態で対向位置のずれが生じないよう
に形成され、上記配列方向における中心位置の両側で各
組の導電膜パターンの対向位置ずれの方向が互いに逆に
なっていることを特徴とする前記特許請求の範囲第１項
記載のマスク合わせ精度評価用バーニアパターン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116652A JPS62273724A (ja) | 1986-05-21 | 1986-05-21 | マスク合わせ精度評価用バ−ニアパタ−ン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116652A JPS62273724A (ja) | 1986-05-21 | 1986-05-21 | マスク合わせ精度評価用バ−ニアパタ−ン |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62273724A true JPS62273724A (ja) | 1987-11-27 |
| JPH0230173B2 JPH0230173B2 (ja) | 1990-07-04 |
Family
ID=14692533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61116652A Granted JPS62273724A (ja) | 1986-05-21 | 1986-05-21 | マスク合わせ精度評価用バ−ニアパタ−ン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62273724A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017514A (en) * | 1988-11-25 | 1991-05-21 | Nec Corporation | Method of manufacturing a semiconductor device using a main vernier pattern formed at a right angle to a subsidiary vernier pattern |
| US5496777A (en) * | 1993-08-26 | 1996-03-05 | Oki Electric Industry Co., Ltd. | Method of arranging alignment marks |
| CN106981435A (zh) * | 2016-01-15 | 2017-07-25 | 无锡华润上华半导体有限公司 | 一种光刻检查图形结构 |
-
1986
- 1986-05-21 JP JP61116652A patent/JPS62273724A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0230173B2 (ja) | 1990-07-04 |
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