JPH0435907B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の合せずれ検出方法の改
良に関する。

（従来の技術） 従来、半導体装置の合せずれ検出方法として、
第４図及び第５図に示す方法が知られている。こ
こで、第５図は第４図の点線部分Ａを拡大した図
である。

例えば、ゲート電極に使用したPolySiに対す
るコンタクトホールの合せずれを検出するとき、
第４図においてゲート電極パターンを１とし、コ
ンタクトホールパターンを２とした。そして、前
記パターン１のピツチを例えばL₁、それに対す
るパターン２の目盛りピツチ３をL₂とし、互い
の目盛りピツチの差を0.1μmとパターン２のピツ
チの方が小さくなるようにすると、第４図は
0.1μmピツチの評価パターンとなる。このパター
ンの読取り方法は、第５図に示したようにゲート
電極パターン１の各々の目盛りの中心３とコンタ
クトホールパターン２の各々の目盛りの中心４が
重なつたところを捜し、その重なつたところが目
盛り全体の中心からいくらずれているかみること
により行なう。なお、第５図において、５は前述
したPoly Siとコンタクトの各々の目盛りの中心
の重なつた位置を示す。先にお互いの目盛りピツ
チの差を0.1μmとした事により、目盛り全体の中
心からPoly Siとコンタクトの各々の目盛りの中
心の重なつた所が１つずれるごとに 0.1μmの合せずれを表わすことになる。

この合せずれの読取り方法を第６図を参照して
説明する。

ゲート電極パターン１で形成された各々の目
盛りの中心とコンタクトホールパターン２によ
り形成された各々の目盛りの中心が重なつたと
ころを見つける。即ち、右から３番面の目盛り
である。

目盛り全体の中心（Ｐ点）からで見つけた
目盛りが左右どちらにいくらずれているか読取
る。即ち、右（プラスの方向）へ３目盛りずれ
ていることがわかる。

ゲート電極パターン１の目盛りのピツチと、
コンタクトホールパターン２の目盛りのピツチ
差が0.1μmに設定されているから、で３目盛
り分ずれていることにより、0.3μmプラス方向
へコンタクトホールパターン２がずれているこ
とになる。なお、第６図において、６はゲート
電極パターン１の目盛りの中心とコンタクトホ
ールパターン２の目盛りの中心が一致するライ
ンである。これら合せずれ用のパターンをチツ
プのｘ方向（第４図のおきかた）とｙ方向（第
４図のパターンを90度回転してたてる）に用意
してチツプのｘ方向、ｙ方向の合せずれを評価
する。例えば、露光装置にステツパーを用いた
場合、１チツプ（１シヨツト）ずつ又は１シヨ
ツト内数点合せずれを評価し、チツプ（シヨツ
ト）ローテーシヨン（第７図及び第８図図示）、
ウエハローテシヨン（第９図図示）、ウエハ歪
み（第１０図図示）などを評価していく。な
お、第７図〜第１０図において、７は１チツプ
を、８はゲート電極パターンを、９はコンタク
トホールパターンを、１０はウエハを夫々示
す。

しかしながら、従来技術によれば、以下に示
す問題点を有する。

目視による合せずれの評価であるため、作
業者により個人差、読取り誤差が生じる。

ウエハ全体の合せずれ（例えば、ウエハロ
ーテシヨン、ウエハ歪み等）を評価する場
合、目視で１チツプずつ評価するため、時間
がかかる。また、作業者にとつて大きな負担
となる。

（発明が解決しようとする問題点） 本発明は上記事情に鑑みてなされたもので、個
人差による読取り誤差が少なく、制度良く合せず
れを評価できる半導体装置の合せずれ検出方法を
提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明は、半導体基板と、この半導体基板上に
第１の絶縁膜を介して設けられた互いに線対称で
長さの異なる第１導電層と、この第１導電層を含
む前記第１絶縁膜上に設けられた第２絶縁膜と、
この第２絶縁膜に前記第１導電層の一部を露出さ
せるように開孔した線対称な一対のコンタクトホ
ールと、これらのコンタクトホールを介して前記
第１導電層の一部に接続する第２導電層とを具備
し、 前記第１導電層が、一定の割合いで長さが増加
または減少する複数の第１分岐枝と、これらの分
岐枝を接続させる第１幹と、前記第１分岐枝と線
対称の第２分岐枝と、前記第１幹と線対称でかつ
前記第２分岐枝を接続させる第２幹とから構成さ
れている、半導体装置の合せずれを検出する方法
において、 前記第１導電層の前記コンタクトホールに対す
るオーバーラツプ長により第１導電層とコンタク
トホールとの合せずれを評価することを特徴とす
る半導体装置の合せずれ検出方法である。

（作用） 本発明によれば、第１導電層を線対称で長さの
異なるように複数配設し、かつ該第１導電層の前
記コンタクトホールに対するオーバーラツプ長に
より第１導電層とコンタクトホールとの合せずれ
を評価し、もつて精度良く合せずれを評価でき
る。

（実施例） 以下、本発明の一実施例を第１図及び第２図を
参照して説明する。

第１図の２１は、シリコン基板である。この基
板２１上には、第１の絶縁膜２２を介して第１
幹、第２幹としての多結晶シリコンからなるゲー
ト電極２３，２４が形成されている。これらのゲ
ート電極２３，２４は互いに線対称である。ここ
で、一方のゲート電極２３には矢印Ｚの方向に沿
つて例えば0.1μmずつ短くなる第１分岐枝として
の枝状のゲート電極２３₁、２３₂…が電気的に接
続され、他方のゲート電極２４には矢印Ｚ方向に
沿つて例えば0.1μmずつ短くなる第２分岐枝とし
ての枝状のゲート電極２４₁、２４₂…が電気的に
接続されている。更に、ゲート電極２３₁、２３₂
…と２４₁、２４₂…とは互いに線対称となつてい
る。前記ゲート電極２３，２４等を含む前記第１
絶縁膜２２上には、第２絶縁膜２５が形成されて
いる。この第２絶縁膜２５の所定の位置には互い
に線対称な一対のコンタクトホール２６，２７が
開口されている。ここで、一方のコンタクトホー
ル２６からは前述した枝状のゲート電極２３₁〜
２３₆が露出し、他方のコンタクトホール２７か
らは枝状のゲート電極２４₁〜２４₆が露出してい
る。なお、このように露出している部分を第１導
電層のコンタクトホールに対するオーバーラツプ
長という。前記前記コンタクトホール２６にはＡ
からなる電極配線２８…が矢印Ｚ方向に一定間
隔で設けられ、所定の枝状のゲート電極２３₁〜
２３₆と夫々電気的に接続されている。また、他
方のコンタクトホール２７にはＡからなる電極
配線２９…が設けられ、所定の枝状のゲート電極
２４₁、２４₆と電気的に接続されている。なお、
前記電極配線２８…、２９…は夫々線対称に配置
されている。こうした構成により、ゲート電極に
使用したPoly Siとコンタクトホールの合せずれ
を評価する。しかるに、上記半導体装置は通常の
半導体装置と同じ構造断面図を有しているため、
製造しようとする半導体装置の一部に本発明を取
入れるだけで上記合せずれが評価可能となる。

次に、本発明方法を第１図を参照して説明す
る。同図において、まず電極配線２８…とゲート
電極２３₁、２３₂…に使用したPoly Siとが接続
される本数、及び電極配線２９とゲート電極配線
２４₁、２４₂…とが接続される本数を電気的に測
定する。そして、右側の接続されている本数を
Ａ、左側の接続されている本数をＢとし、ＡとＢ
の差から合せずれ値を算出する。第１図の場合、
ゲート電極２３₁、２３₂…とコンタクトホール２
６を介して接続される電極配線２８の本数Ａは６
本で、ゲート電極２４₁、２４₂…とコンタクトホ
ール２７を介して接続される電極配線２９…の本
数Ｂは６本である。そのため、本数ＡとＢの差は
なく、前記Poly Siとコンタクトホールの合せず
れは零ということになる。

次に、第２図を用いて実際に合せずれが生じた
場合にどのような評価となるか説明する。同図に
おいて、ゲート電極２３₁、２３₂…とコンタクト
ホール２６を介して接続される電極配線２８の本
数は８本、またゲート電極２４₁、２４₂…とコン
タクトホール２７を介して接続される電極配線２
９…の本数Ｂは４本ということを電気的に測定し
て知ることができる。つまり、接続本数Ａ，Ｂの
差は４本分となるが、この４本分は合せずれが起
きたために生じた差である。ここで、この４本分
の合せずれは右と左２組のものであるため、１組
のゲート電極、コンタクトホールにおける合せず
分を求めると２本分となる。枝状のゲート電極は
１本につき0.1μmずつ短くなつているため、２本
のずれ分で0.2μmの合せずれとなる。また、枝状
のゲート電極２３₁、２３₂…、２４₁、２４₂…に
対するコンタクトホールパターン２６，２７の合
せずれの方向は、左側の方が接続数が少ないた
め、コンタクトホールパターン２６，２７が左側
（−）にずれていることになる。

次に、第２図の枝状のゲート電極へパターン変
換差ΔWが入つた場合について説明する。即ち、
枝状のゲート電極へ使用したPoly Siへパターン
変換差が生じ、Poly Si長が短くなると、ゲート
電極とコンタクトホールを介して接続される電極
配線の本数は少なくなる。しかし、右側と左側の
枝状のゲート電極は両方とも短くなるため、右側
と左側の接続本数の差は変動しない。ここで、合
せずれは接続本数Ａ，Ｂの差から求めているた
め、合せずれの値はパターン変換差ΔWの影響を
受けないことになる。このことは、コンタクトホ
ールへパターン変換差ΔWが生じた場合も同様で
ある。

上記実施例によれば、枝状のゲート電極２３₁、
２３₂…、２４₁、２４₂…のコンタクトホール２
６，２７に対するオーバーラツプ長を調べること
により前記枝状のゲート電極とコンタクトホール
との合せずれを評価するため、以下に示す効果を
有する。

作業者による個人差、読取り誤差がない。

高精度の評価が可能である。

作業者の負担が少ない。

上記〜により、大量のデータの集積が可
能となつた。

電気的評価にありがちなパターン変換差の合
せずれ評価値への影響を完全になくすことがで
きる。

上記実施例ではゲート電極とコンタクトホー
ルの合せずれ精度を詳細に評価できるため、半
導体装置の集積化へ貢献できる。また、そのと
き用いる露光装置の高性能化の検討へ多大な効
果をもたらす。

なお、上記実施例では、線対称な一対のコンタ
クトホールを設けた場合について述べたが、これ
に限定されない。例えば、第２図に示す如く、１
つ１つの枝状のゲート電極に使用したPoly Siと
これに対応した電極配線を夫々接続させる左右に
対象な複数のコンタクトホール３１₁〜３１₁₁、
及び３２₁〜３２₁₁を設けてもよい。

上記実施例では、枝状のゲート電極の長さが矢
印Ｚ方向に一定の割合いで減少しかつ完全な線対
称な場合についてのべたが、これに限定されな
い。例えば、第１１図や第１２図の如く、予め左
右の接続数のかたよりが分つていれば完全な線対
象でなくてもよい。

上記実施例では、枝状のゲート電極とコンタク
トホールを介して接続する電極配線の材料をＡ
としたが、これに限らない。例えば、多結晶シリ
コン、高融点金属、高融点金属ポリサイド、Ａ
以外の金属でも良い。

上記実施例では、ゲート電極とコンタクトホー
ルとの合せずれについて評価した場合について述
べたが、これに限らない。例えば、ゲート電極
Poly Siを半導体基板又はこの基板上に設けられ
たウエルと反対の不純物を拡散した素子形成領域
と変え、他の素子分離領域とすることで、素子形
成領域とコンタクトホールの合せずれが、上記実
施例と同様な方法で評価できる。

上記実施例では、ゲート電極Poly Siを電極配
線とかえ、電極配線をPoly Siなどに変えること
により、コンタクトホールとその上層に存在する
電極配線との合せずれも上記実施例と同様な方法
で評価できる。

［発明の効果］ 以上詳述した如く本発明によれば、個人差や読
取り誤差がなく、精度良く合せずれを評価できる
半導体装置の合せずれ検出方法を提供できる。

【図面の簡単な説明】

第１図ａは本発明に係る半導体装置の合せずれ
検出方法の説明図、同図ｂは同図ａのＸ−Ｘ線に
沿う断面図、第２図は同検出方法の実際に合せず
れが生じた場合の説明図、第３図は本発明の他の
実施例の説明図、第４図は従来の半導体装置の合
せずれの読取り方法の説明図、第５図は第４図の
部分拡大図、第６図は従来方法における合せずれ
読取り方法の説明図、第７図及び第８図は夫々チ
ツプローテンシヨンの説明図、第９図はウエハロ
ーテシヨンの説明図、第１０図はウエハ歪みの説
明図、第１１図及び第１２図は夫々本発明のその
他の実施例を示す説明図である。 ２１……シリコン基板、２２，２５……絶縁
膜、２３，２３₁〜２３₁₁，２４，２４₁，２４₁₁
……ゲート電極、２６，２７，３１₁〜３１₁₁，
３２₁〜３２₁₁、……コンタクトホール、２８，
２９……電極配線。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板と、この半導体基板上に第１の絶
   縁膜を介して設けられた互いに線対称で長さの異
   なる第１導電層と、この第１導電層を含む前記第
   １絶縁膜上に設けられた第２絶縁膜と、この第２
   絶縁膜に前記第１導電層の一部を露出させるよう
   に開孔した線対称な一対のコンタクトホールと、
   これらのコンタクトホールを介して前記第１導電
   層の一部に接続する第２導電層とを具備し、 前記第１導電層が、一定の割合いで長さが増加
   または減少する複数の第１分岐枝と、これらの分
   岐枝を接続させる第１幹と、前記第１分岐枝と線
   対称の第２分岐枝と、前記第１幹と線対称でかつ
   前記第２分岐枝を接続させる第２幹とから構成さ
   れている、半導体装置の合せずれを検出する方法
   において、 前記第１導電層の前記コンタクトホールに対す
   るオーバーラツプ長により第１導電層とコンタク
   トホールとの合せずれを評価する半導体装置の合
   せずれ検出方法。