KR100336792B1 - 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조 - Google Patents

실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자 제조공정중 실리사이드막의 제조 공정을 평가하기 위한 시험패턴의 구조에 관한 것이다. 본 발명에 따른 시험 패턴의 구조는, 액티브 영역과 필드영역으로 구성된 실리콘 기판과; 상기 필드 영역상에 형성된 폴리사이드층의 십자저항 패턴으로 구성된 제1 패턴과; 상기 액티브 영역상에 형성된 폴리사이드층 및 실리사이드층으로 구성된 제2 패턴으로 구성되고, 상기 제2 패턴은, 상기 액티브 영역에 형성된 절연막위에 소정간격 서로 이격하여 서로 평행하게 뻗어 있는 제1 폴리사이드 스트립과 제2 폴리사이드 스트립으로 구성된 한쌍의 폴리사이드 패턴과, 상기 제1 폴리사이드 스트립과 제2 폴리사이드 스트립사이에 형성된 액티브 실리사이드 스트립으로 구성된다.

Description

실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조{TEST PATTERN FOR EVALUATING A PROCESS OF SILICIDE FILM FABRICATION}
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자 제조공정중 실리사이드막의 제조 공정을 평가하기 위한 시험패턴의 구조에 관한 것이다.
일반적으로 로직 회로(logic circuits)는 특히 고속 동작이 요구되므로, 그 고속성을 만족시키기 위해, 로직 회로를 구성하는 소자의 배선재료로서 실리사이드 또는 폴리사이드가 일반적으로 이용되고 있다. 즉, 로직회로를 구성하는 트랜지스터의 게이트 전극에 폴리사이드(폴리실리콘층의 상면에 실리사이`드층을 형성한 구조를 가리킴) 배선을 채용하거나 소드/드레인의 상면에 실리사이드층을 형성하는 것을 예로 들 수 있다. 따라서 본 발명의 연구자는 실리사이드 또는 폴리사이드의 제조공정을 평가하기 위한 시험패턴 및 제조공정 평가방법에 관심을 기울이게 되었다. 종래 일반적으로 금속배선 또는 폴리실리콘 배선의 제조공정에 대한 평가 방법은 많이 알려져 있으나, 실리사이드 제조공정에 대한 평가 기술은 알려져 있지 않기 때문이다.
다음은, 종래의 도전 배선의 제조공정을 평가하기 위한 시험 패턴의 구조 및 제조 공정 평가 방법에 대해 설명한다.
먼저, 도1에 도시되어 있는 것은 면저항(Rsh)을 측정하기 위한 시험 패턴으로서 잘알려진 van Der Pauw 십자 저항(cross-resistor) 패턴이다. 상기와 같은 면저항을 측정하기 위한 van Der Pauw 십자 저항 패턴은 Buehler, M.G., Grant, S.D.,and Thurber, W.R., 'Bridge and van der Pauw Sheet Resistor for Characterizing the Line Width of Conducting Layers', J. Electrochem. Soc., Vol. 125, No. 4(April 1978)에 기재되어 있으며, 많은 반도체 제조업체들이 도전성 라인의 특성을 평가하기 위해 이용하고 있다.
도시된 바와 같이 십자저항패턴(100)은 두 개의 직사각형상의 도전층을 서로 직각으로 교차시킨 모습으로 되어 있다. 각각의 직사각형상의 도전층(110)(120)은 같은 폭(a)을 가지며, 그 길이는 폭(a)의 2배 정도 이다. 상기 세로 방향으로 뻗어 있는 제1도전층(110)과 그와 직각인 가로 방향으로 뻗어 있는 제2 도전층(120)이 교차하는 부분을 중앙부(130)라하며, 면저항은 가로 세로변의 길이(각각 a)가 같은 중앙부(130)의 저항이다. 상기 제1, 제2 도전층(110)(120)의 각각의 일측 끝은 각각 도전 탭(conductive tap)(110a)(120a)에 의해 전류 접촉 패드(current contact pad)(I1)(I2)에 연결되어 있다. 또 상기 제1, 제2 도전층(110)(120)의 다른측 끝들은 각 도전탭(conductive tap)(110b)(120b)에 의해 전압 접촉 패드(voltage contact pad)(V1)(V2)에 연결되어 있다.
상기 도1의 십자 저항 패턴에서, 전류접촉패드(I1)(I2)들 사이에 이미 알고 있는 값의 전류를 흘린 후, 전압 접촉 패드(V1)(V2)들간의 전압 변화값을 측정함으로써 면저항(Rsh)을 구할 수 있다.
도2는 브리지 저항(bridge) 패턴이라 한다. 상기 브리지 저항 패턴(200)은 도전성 스트립(210)과 상기 도전성 스트립(210)의 양쪽 끝에 각각 연결된 정사각형의 전류접촉패드(Ia, Ib)를 갖는 도그본(dog bone)형상으로 되어 있다. 또, 상기 도전성 스트립(210)의 양쪽 가장자리 부위에 도전성 탭(220a)(220b)을 통해 전압접촉패드(Va, Vb)가 각각 전기적으로 연결되어 있다.
상기 도전성 스트립(210)의 폭(W)은 도1의 상기 면저항 시험패턴(100)의 중앙부의 가로변 및 세로변의 길이(a)와 같게 형성하는 것이 바람직하다. 또 상기 도전성 스트립(210)의 길이는 다양하게 변화시킬 수 있다. 상기 도전성 스트립(210)의 저항(Rdb)은, 상기 전류접촉패드(Ia, Ib)들 사이에 이미 알고 있는 값의 전류를 흘리면서 전압 접촉 패드(Va, Vb)간의 전압차를 측정하여, 계산해 낼 수 있다. 상기 저항값은 두 접압 접촉 패드(Va)와 (Vb)사이의 길이(L)에 해당하는 저항값이다.
길이(L)가 다른 다수의 시험 패턴을 형성함으로써, 실리사이드막 공정 평가의 신뢰도를 높일 수 있다. 또한 상기 도전성 스트립의 폭(W)도 역시 다양하게 변화시킬 수 있으며, 길이 또는 폭이 다른 다수의 시험패턴을 제작함으로써 평가 신뢰도는 높아진다.
상기 도1과 도2의 시험 패턴을 이용하여 공정을 평가하는 방법은 다음과 같다. 먼저 도1에 도시되어 있는 십자 저항 패턴에서 van der Pauw 방정식을 이용하여 그 면저항값(Rsh)을 구한다. 이때, 도1의 시험패턴을 만들기 위한 포토 마스크상의 치수와 반도체 기판상에 실제로 형성된 패턴의 치수가 일반적으로 다르기 때문에 반도체 기판상에 형성된 실제 패턴의 가로변과 세로변의 길이(a', b')(미도시)를측정할 필요가 있다. 상기 pan der Pauw 레지스터를 이용하여 전기적으로 실제 측정된 면저항값(Rsh)은 가로변, 세로변의 길이가 a', b'일때의 저항값이기 때문에 이것을 마스크상의 가로, 세로방향의 치수(a,a)로 환산하여 이론적인 면저항값 Rsh'를 구한다.
또 도2의 도전성 스트립에 전류를 흘려 도전성 스트립(210)의 저항값(Rdb)을 구한다. 또한 반도체 기판상에 구현된 상기 도1b 패턴의 실제 길이(Weff, Leff)를 측정한다. 다음으로, 상기 도전성 스트립의 면수(sc) (즉 길이(Leff)/폭(Weff)으로 나눈 값)를 계산한 다음, 그것으로 상기 전체 저항값(Rdb)를 나누면 스트립형 패턴에서의 면저항값 Rsh'이 구해진다.
그리하여, 상기 면저항 Rsh, Rsh', Rsh'를 각각 비교하여 같거나 근사한 경우, 공정이 잘 진행되었음을 추정할 수 있고, 따라서, 그 웨이퍼에 대해 후속하는 반도체 소자의 제조공정의 진행이 이루어진다. 그러나, 상기 면저항 Rsh'와 면저항 Rsh'의 값의 차가 허용치를 벗어나는 경우, 소자의 신뢰성이 떨어지므로, 그 웨이퍼는 후속하는 공정을 진행하지 않고 폐기하게 된다.
그러나, 상기 설명한 종래 시험 패턴을 이용한 실리사이드막의 제조 공정 평가 방법은, 다음과 같은 문제점이 있었다.
테스트 하고자 하는 실리사이드 패턴의 폭이 임계 치수(critical dimension) 또는 그 이하로 좁은 경우, 포토리소그라피 공정에서 노광효과로 인하여, 포토 마스크상의 패턴 치수와 실제 반도체 기판상에 구현된 시험 패턴의 치수가 오차가 크기 때문에 제조된 시험패턴의 칫수를 측정해야 되므로, 테스트 시간이 오래 걸리고 번잡한 문제점이 있었다.
또, 폭이 좁은 도전성 패턴 상에는 실리사이드막이 잘 형성되지 않을 뿐만 아니라, 형성된다 해도 어닐링하여 저저항 실리사이드로의 상전이할 때, 상전이가 잘일어나지 않기 때문에 넓은 폭의 실리사이드에 비해 저항이 매우 높고, 열적 안정성이 낮으며, 균일성이 떨어지는 문제가 있었다. 따라서, 임계 치수 이하의 좁은 폭을 갖는 실리사이드 패턴의 경우, 선폭과 저항값 과의 상관 관계가 불규칙적이기 때문에 전기적인 방법으로 실리사이드 공정을 평가하기 어려운 문제가 있었다. 그로인하여 수작업으로 패턴의 선폭을 측정하므로 공정 평가 시간이 오래 걸리는 문제점이 있고 또한 공정 평가의 신뢰성이 떨어지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 임계치수 이하의 선폭을 갖는 실리사이드막의 두께를 전기적인 방법으로 신속히 측정함으로써, 실리사이드막의 제조공정 평가 시간을 단축시키고, 또한 공정 평가의 신뢰성을 높일 수 있는 실리사이드막의 제조공정 평가용 시험 패턴을 제공하는 것을 목적으로 한다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은 액티브 영역과 필드영역으로 구성된 실리콘 기판과; 상기 필드 영역상에 형성된 폴리사이드층의 십자저항 패턴으로 구성된 제1 패턴과; 상기 액티브 영역상에 형성된 폴리사이드층 및 실리사이드층으로 구성된 제2 패턴으로 구성된 시험 패턴에 있어서, 상기 제1 패턴은, 같은 폭을 갖고 있으며 서로 직교하도록 형성된 두 개의 폴리사이드층 패턴과, 상기 하나의 폴리사이드층 패턴의 양측 끝에 각각 연결 형성된 제1 전류전촉 패드 및 제1 전압 접촉 패드와, 상기 다른 하나의 폴리사이드층 패턴의 양측 끝에 각각연결 형성된 제1 전류접촉 패드 및 제2 전압 접촉 패드로 구성되고, 상기 제2 패턴은, 상기 액티브 영역에 형성된 절연막위에 소정간격 서로 이격하여 평행하게 뻗어 있는 제1 폴리사이드 스트립과 제2 폴리사이드 스트립으로 구성된 한쌍의 폴리사이드 패턴과, 상기 제1 폴리사이드 스트립의 양측 끝에 각각 연결된 제3 및 제4 전류 접촉패드와, 상기 제3 전류접촉 패드와 제4 전류 접촉 패드사이의 상기 제1 폴리사이드 스트립에 연결 형성된 제3 및 제4 전압 접촉 패드와, 상기 제2폴리사이드 스트립의 양측 끝에 각각 연결 형성된 제5 및 제6 전류 접촉패드와, 상기 제5 전류접촉 패드와 제6 전류 접촉 패드사이의 상기 제2 폴리사이드 스트립에 연결 형성된 제5 및 제6 전압 접촉 패드와, 상기 제1 폴리사이드 스트립과 제2 폴리사이드 스트립사이에 형성된 액티브 실리사이드 스트립과, 상기 액티브 실리사이드 스트립의 양측 끝에 각각 연결 형성된 제7 및 제8 전류 접촉 패드를 갖추어 구성된 실리사이드막의 제조공정을 평가하기 위한 시험 패턴을 제공한다.
도1은 종래 시험 패턴의 구조이다.
도2는 종래 시험 패턴의 또다른 예이다.
도3은 본 발명에 따른 시험 패턴의 구조를 도시한 것이다.
<도면부호의 간단한 설명>
I1 - I8 : 제1 전류 접촉 패드 ~ 제8 전류 접촉 패드
V1 ~ V6 : 제1 전압 접촉 패드 ~ 제6 전압 접촉 패드
11, 12 : 도전팔 51, 52 : 도전팔
100 : 십자 저항 패턴 110 : 제1 도전층
120 : 제2 도전층 110a, 110b, 120a, 120b : 도전탭
200 : 브리지 저항 패턴 210 : 도전성 스트립
Ia, Ib : 전류접촉 패드 Va, Vb : 전압 접촉 패드
500 : 반도체 기판 500a : 액티브 영역
500b : 필드 영역 A : 제1 패턴
B : 제2 패턴 401 : 제1 도전 배선
402 : 제2 도전 배선 403 : 교차부
본 발명에 따른 실리사이드 공정을 평가하기 위한 시험패턴의 구조에 대해 도3를 참조하여 자세히 설명하면 다음과 같다.
액티브 영역(500a)과 필드영역(500b)으로 구분된 실리콘 기판(500)이 준비되어 있고, 상기 실리콘 기판(500)위에 제1 패턴(A)과 제2 패턴(B)으로 구성된 시험 패턴이 형성되어 있다.
먼저 제1 패턴은 필드영역(500b)위에 형성되고, 종래 많이 알려져 있는 십자 저항 패턴으로서 본발명에서는 폴리사이드층의 면저항을 측정한다. 상기 십자 저항패턴(A)은 세로 방향으로 뻗어 있는 제1도전 배선(401)과 상기 제1 도전 배선(401)과 직교하는 방향으로 뻗어 있는 제2 도전 배선(402)으로 구성되어 있고, 상기 제1 도전배선(401)과 제2 도전배선(402)의 교차부(403)의 저항을 측정함으로써 면저항을 구할 수 있다. 상기 제1 도전 배선(401)과 제2 도전배선(402)의 폭은 각각 WF으로서 같은 폭을 갖도록 형성한다. 또, 상기 제1 패턴의 제1 및 제2 도전 배선(401)(402)의 폭은 제2 패턴의 제1 및 제2 폴리사이드 스트립(510a)(510b)의 폭과 같다.
상기 제1 도전 배선(401)의 한쪽 끝과 제2 도전 배선(402)의 한쪽 끝에는 각각 도전 팔(arm)(11)을 통해 제1 전류접촉패드(I1), 제2 전류 접촉패드(I2)에 연결되어 있다. 또 상기 제1 도전 배선(11)과 제2 도전 배선(12)의 다른쪽 끝에는 도전팔(12)을 통하여 제1 전압 접촉 패드(V1), 제2 전압 접촉 패드(V2)가 각각 연결되어 있다.
제1 전류접촉 패드(I1)와 제2 전류 접촉 패드(I2)에 이미 알고 있는 값의 전류를 흘린 후, 제1 전압 접촉 패드(V1)와 제2 전압 접촉 패드(V2)의 전압을 측정함으로써 면저항(Rsh)을 구할 수 있다. 상기 면저항을 측정하는 방법은 종래 잘 알려진 기술이므로 설명을 생략한다.
다음으로, 제2 패턴(B)은 소정 크기의 액티브 영역(500)과, 상기 액티브 영역(500)의 상면에 소정 간격을 두고 평행하게 뻗어 있는 한쌍의 폴리사이드 스트립(510)과, 상기 두 폴리사이드 스트립 사이에 형성된 액티브 실리사이드 스트립(520)으로 구성되어 있다. 상기 폴리사이드 스트립(510)은 액티브 영역위에절연막을 개재하여 형성되어 있다.
상기 한쌍의 폴리사이드 스트립(510)중의 하나를 제1 폴리사이드 스트립(510a), 나머지 하나를 제2 폴리사이드 스트립(510b)이라고 한다.
상기 제1, 제2 폴리사이드 스트립(510)의 폭은 각각 WF이고, 길이는 각각 LA로 정한다.
상기 제1 폴리사이드 스트립(510a)의 양측 끝에는 각각 제3·제4 전류 접촉 패드(I3)(I4)가 각각 도전팔(51)을 통해 연결되어 있다. 또 제2 폴리사이드 스트립(510b)의 양측 끝에도 각각 제5·제6 전류접촉 패드(I5)(I6)가 각각 도전팔(52)을 통해 연결되어 있다.
또, 제3·제4 전류 접촉 패드(I3·I4) 사이의 상기 제1 폴리사이드 스트립(510a)에 제3전압접촉 패드(V3)와 제4 전압접촉 패드(V4)가 연결 형성되어 있다. 상기 제3 전압 접촉 패드(V3)와 제4 전압 접폭 패드(V4)사이의 상기 제1 폴리사이드 스트립(510a)의 길이는 LF이다.
또, 상기 제2 폴리사이드 스트립(510b)에는 제5·제6 전압 접촉 패드(V5·V6)가 상기 제5전류접촉 패드(I5)와 제6 전류접촉 패드(I6)에 각각 인접하여 연결 형성되어 있다. 상기 제5 전압 접촉 패드(V5)와 제6 전압 접폭 패드(V6)사이의 상기 제2 폴리사이드 스트립(520a)의 길이는 LF이다.
상기 제1 패턴(A)의 제1 전류접촉 패드(I1)와 상기 제2패턴(B)의 제5 전류접촉 패드(I5)는 동일한 패드를 이용하여 서로 공유할 수 있다. 또한, 제1 패턴(A)의 제2 전류접촉 패드(I2)와 제2 패턴(B)의 제6 전류접촉 패드(I6) 역시 동일한 패드를이용하여 공유할 수 있다.
또 상기 제1 폴리사이드 패턴(510a)과 제2 폴리사이드 패턴(520b) 사이에 형성된 액티브 실리사이드 스트립(520)의 양측 끝에는 각각 제7 전류접촉 패드(I7)와 제8 전류접촉 패드(I8)가 연결되어 있다. 또, 제7 전류 접촉 패드(I7)와 제8 전류접촉 패드(I8) 사이에는 제7 전압 접촉 패드(V7)와 제8 전압 접촉 패드(V8)가 각각 형성되어 있다. 상기 제7전압 접촉 패드(V7)와 제8 전압 접촉 패드(V8)간의 액티브 실리사이드의 길이는 LA이다. 또, 상기 제1 폴리사이드 스트립(510a)과 제2 폴리사이드 스트립(510b)간의 이격거리 즉 액티브 실리사이드 스트립(530)의 폭은 WA이다. 이때, 상기 WA은 마스크상의 설계치수 이고, 실제 반도체 기판상에 상기 시험 패턴을 제작하였을 때의 액티브 실리사이드 스트립의 폭은 WA'이고, WA과 WA'는 일반적으로 차이(오차)가 있다.
반도체 기판상에 패턴을 형성할 때, 포토리소그라피 공정에서 패턴 폭의 넓이에 따라 노광효과 및 에칭 공정의 정확도등이 다르기 때문이다. 특히 WA이 해상한계에 근접한 치수인 경우 또는 그 이하인 경우에는 그 오차가 크다. 따라서, 종래에는 해상한계 치수의 폭 또는 그 이하의 폭을 갖는 실리사이드 패턴 인 경우, 반도체 기판상에 패턴을 제조한 후 반드시 그 실제폭을 측정하여 반도체 소자의 제조공정을 평가해야만 했다. 따라서 공정 평가 시간이 오래 걸리는 단점이 있었다.
그러나 본 발명에서는, 제1 및 제2 폴리 사이드 스트립의 폭을 전기적으로 측정함으로써, 상기 제1, 제2 폴리사이드 스트립의 실제 선폭을 구하고, 그렇게 구한 상기 제1, 제2 폴리사이드 스트립의 실제 선폭과 설계상의 선폭과의 오차를 계산함으로써, 상기 제1, 제2 폴리사이드 스트립의 사이에 형성된 액티브 실리사이드의 폭을 추정하여 계산할 수 있으므로, 일일이 액티브 실리사이드 스트립의 선폭을 수작업으로 측정하지 않아도 되므로, 실리사이드막의 공정 평가 시간이 단축되는 효과가 있다.
상기와 같은 본발명의 시험 패턴을 이용하여 실리사이드 제조공정을 평가하는 방법은 다음과 같다.
먼저 제1 패턴(A)인 십자 저항 패턴을 이용하여 폴리사이드막의 면저항(Rs)을 측정한다. 상기 십자 저항 및 van der Pauw 방정식을 이용하여 면저항(Rs)을 측정하는 방법은 종래 이미 잘 알려져 있으므로 설명을 생략한다.
다음으로, 제2패턴(B)의 제3 전류접폭 패드(I3)와 제4 전류접촉 패드(I4)에 전류 (Ii)를 흘린 다음 제3 전압 접촉 패드(V3)와 제4 전압접촉 패드(V4)의 전압차(Vd1)를 측정하여 수식1에 의해 제1 폴리사이드 스트립(510a)의 저항값(R)을 계산한다.
다음으로, 수식2를 이용하여 제1 폴리사이드 스트립(510a)의 실제 선폭을 계산한다.
여기서 Rs는 제1패턴(A)에서 구한 폴리사이드의 면저항값이며, LF1'는 제1 폴리사이드 스트립(510a)의 실제 길이(마스크상의 치수가 아닌 실제 웨이퍼 상에 제조된 치수)이고, WF1'는 제1 폴리사이드 스트립(510a)의 실제폭이다. 여기서 제1 폴리사이드 스트립(501a)의 길이 WF1'는 마스크상의 길이 WF1과 일치한다. 길이가 임계치수(critical dimension)보다 훨씬 길기 때문에 노광효과에 의한 오차가 발생할 우려가 없기 때문이다. 따라서 WF1'는 실측할 필요가 없이 이미 알고 있는 값이다. 그러나 제1 폴리사이드 스트립(510a)의 폭(WF1')은 마스크상의 폭(WF1)과 일반적으로 차이가 있다. 선폭이 좁기 때문에 포토리소그라피 공정 및 실리사이드화 공정을 거치는 동안 변화되기 쉽기 때문이다. 따라서 WF1'은 마스크상의 폭인 WF1에서 변화된 폭(2DWL) 만큼을 뺀 것과 같다. 여기서 변동폭을 2DWL라고 한 이유는 제1 폴리실리콘 스트립(510a)이 좌우 양쪽으로 그 폭이 변동한다. 따라서 좌우측중 어느 한쪽으로의 변동폭이 DWL이므로, 양측으로 변동한 변동폭은 2DWL가 된다. 따라서, 다음 수식3에 의해 DWL를 구할 수 있다.
여기서 R은 제2패턴에서 측정한 저항값, Rs는 제1 패턴에서 측정한 면저항값, LF1'는 마스크상의 길이이며 이미 알고 있는 값 LF1과 같고, WF1도 역시 마스크상의 제1 폴리사이드 스트립의 폭이므로 이미 알고 있는 값이다. 따라서, 상기 알고 있는 수치들을 모두 상기 수식2에 대입함으로써 2DWL및 DWL를 계산해 낼 수 있다.
상기 설명한 바와 같이 제1 폴리사이드 스트립(510a)의 DWL를 구하고, 같은 방법으로 제2 폴리사이드 스트립(510b)의 변화폭인 DWR를 각각 구한다.
다음으로 수식4에 의해 반도체 기판상에 형성된 액티브 스트립(530)의 실제 폭(WA1')를 구할 수 있다.
즉 본 발명은, 액티브 실리사이드 스트립의 폭이 임계 치수 이하이더라도 본 발명의 시험 패턴을 이용함으로써, 선폭의 넓이를 빠른 시간내에 전기적으로 측정할 수 있는 장점이 있다.
또, 상기 제7 전류접촉 패드(I7)와 제8 전류 접촉 패드(I8)에 전류(Ij)를 흘리고, 제7전압 접촉 패드(V7)와 제8 전압 접촉 패드(V8)간의 전압차(Vd2)를 측정한 다음, 액티브 실리사이드의 저항(Ra)을 수식5에 의해 구한다.
따라서 액티브 실리사이드 스트립의 선폭 및 액티브 실리사이드 스트립의 저항값을 빠른 시간내에 측정하여, 기댓값과 비교함으로써 실리사이드막 형성공정을 평가할 수 있다.
본 발명에서는, 임계칫수 이하의 좁은 폭을 갖는 실리사이드 패턴의 경우에도 전기적인 방법으로 그 폭을 산출할 수 있기 때문에 공정 평가 시간이 줄어들고 공정평가의 신뢰성이 향상되는 효과가 있다.

Claims (4)

  1. 액티브 영역과 필드영역으로 구성된 실리콘 기판과;
    상기 필드 영역상에 형성된 폴리사이드층의 십자저항 패턴으로 구성된 제1 패턴과;
    상기 액티브 영역상에 형성된 폴리사이드층 및 실리사이드층으로 구성된 제2 패턴으로 구성된 시험 패턴에 있어서,
    상기 제1 패턴은, 같은 폭을 갖고 있으며 서로 직교하도록 형성된 두 개의 폴리사이드층 패턴과, 상기 하나의 폴리사이드층 패턴의 양측 끝에 각각 연결 형성된 제1 전류접촉 패드 및 제1 전압 접촉 패드와, 상기 다른 하나의 폴리사이드층 패턴의 양측 끝에 각각 연결 형성된 제2 전류접촉 패드 및 제2 전압 접촉 패드로 구성되고,
    상기 제2 패턴은, 상기 액티브 영역에 형성된 절연막위에 소정간격 서로 이격하여 평행하게 뻗어 있는 제1 폴리사이드 스트립과 제2 폴리사이드 스트립으로 구성된 한쌍의 폴리사이드 패턴과,
    상기 제1 폴리사이드 스트립의 양측 끝에 각각 연결된 제3 및 제4 전류 접촉패드와, 상기 제3 전류접촉 패드와 제4 전류 접촉 패드사이의 상기 제1 폴리사이드 스트립에 연결 형성된 제3 및 제4 전압 접촉 패드와, 상기 제2폴리사이드 스트립의 양측 끝에 각각 연결 형성된 제5 및 제6 전류 접촉패드와, 상기 제5 전류접촉 패드와 제6 전류 접촉 패드사이의 상기 제2 폴리사이드 스트립에 연결 형성된 제5 및 제6 전압 접촉 패드와,
    상기 제1 폴리사이드 스트립과 제2 폴리사이드 스트립사이에 형성된 액티브 실리사이드 스트립과, 상기 액티브 실리사이드 스트립의 양측 끝에 각각 연결 형성된 제7 및 제8 전류 접촉 패드를 갖추어 구성된 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조.
  2. 제1항에 있어서, 상기 제1 패턴은 폴리사이드층의 면저항을 측정하기 위한 시험 패턴인 것을 특징으로 하는 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조.
  3. 제1항에 있어서, 상기 제2 패턴은, 제1 폴리사이드 스트립 및 제2 폴리사이드 스트립의 선폭을 전기적인 방법으로 측정함으로써, 상기 액티브 실리사이드 스트립의 선폭을 간접적으로 측정하기 위한 패턴인 것을 특징으로 하는 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조.
  4. 제1항에 있어서, 상기 제1전류접촉 패드와 제5전류 접촉패드는 서로 같은 패드를 공유하고 제2 전류접촉 패드와 제6 전류접촉 패드는 서로 같은 패드를 공유하는 것을 특징으로 하는 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조.
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