KR100409032B1 - 테스트 패턴 형성 방법, 그를 이용한 식각 특성 측정 방법및 회로 - Google Patents
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Abstract
본 발명은 테스트 패턴 형성 방법, 그를 이용한 식각 특성 측정 방법 및 회로에 관한 것으로, 식각 공정 후 과도 식각이나 식각 부족 여부를 확인하기 위하여 , 소정의 패턴에 전류를 흐르게 한 상태에서, 제 1 및 제 2 지점간의 전압을 측정하고, 측정된 전압과 전류의 양을 이용하여 계산된 저항값으로 패턴의 단면적을 계산하므로써 식각 프로파일을 비파괴/전기적으로 측정하여 수율과 직접적인 관련이 있는 소자의 특성을 정량적으로 분석할 수 있도록 한 테스트 패턴의 형성 방법, 그를 이용한 식각 특성 측정 방법 및 회로가 개시된다.
Description
본 발명은 반도체 소자의 테스트 패턴 형성 방법에 관한 것으로, 특히 식각 공정 후 측벽에서 발생되는 과도 식각이나 식각 부족을 확인할 수 있는 반도체 소자의 테스트 패턴 형성 방법에 관한 것이다.
일반적으로, 패터닝을 위한 식각 공정을 통해 게이트 전극을 형성하는 과정에서 게이트의 측벽에 과도 식각이나 식각 부족(Overetch/Underetch)이 발생되고, 이에 따라 채널 길이나 폭(Length/Width)이 변하여 소자의 전기적 특성에 영향을 준다. 따라서, 게이트 전극을 형성한 후 게이트 측벽의 식각 프로파일을 관찰하여 전기적 특성의 변화를 측정한다. 하지만, 현재 로직(Logic)과 DRAM 소자 등에 광범위하게 사용되고 있는 폴리실리콘/메탈 적층 게이트(Poly-Si/Metal stacked gate) 구조에서는 소자의 전기적 특성에 직접적인 영향을 미치는 하부의 폴리실리콘 게이트(Poly-Si gate) 측벽의 식각 프로파일(Profile)을 관찰하는 것이 용이하지 않다.
도 1은 일반적인 트랜지스터의 구조를 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 일반적인 게이트와 소오스/드레인으로 이루어지는 트랜지스터는 필드 산화막(12) 및 웰(13)이 형성된 반도체 기판(11)에 형성된다. 소정의 공정을 통해 웰(13) 상부에 게이트 산화막(14), 폴리실리콘층(15), 베리어메탈층(16) 및 금속층(17)이 순차적으로 적층된 구조의 게이트가 형성되고, 게이트의 측벽에는 스페이서(18)가 형성되며, 불순물 이온 주입 공정을 통해 소오스/드레인(19)이 형성된다.
이때, 게이트 산화막(14), 폴리실리콘층(15), 베리어 메탈층(16) 및 금속층(17)을 순차적으로 형성한 후 식각 공정을 통해 소정의 패턴을 형성하는 과정에서 폴리실리콘층(15)의 측벽(A)에서 과도 식각이나 식각 부족 현상이 발생된다. 도 1에 도시한 바와 같이, 폴리실리콘층(15)의 측벽에(A)에 과도 식각이나 식각 부족이 발생될 경우 트랜지스터의 채널 길이가 변하게 되어 소자의 전기적 특성이 저하된다.
실제로, 도 1은 금속/폴리실리콘 적층 구조(Metal/poly-Si stacked structure)를 게이트로 사용한 트랜지스터 단면의 모식도와 TEM 사진을 도시하고 있으며, 금속 적층(Metal stacked) 게이트의 경우 금속 전극(예를 들어, 텅스텐)과 폴실리콘층(Poly-Si)의 식각 선택비 차이에 의해 폴리실리콘층(Poly-Si)이 과도 식각될 수 있음을 보여준다. 이 경우 기존의 인-라인 모니터용(In-line Monitor) SEM 장비로는 관측이 불가능하며, 현재 가능한 방법은 도 1에서 도시한 바와 같은 단면 TEM 사진을 이용하는 것이다. 하지만, 단면 TEM 사진을 이용하는 방법으로 웨이퍼 전체에 걸쳐 과도 식각이나 식각 부족을 관측하기에는 어려움이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 식각 공정을 포함한 통상의 공정을 통해 소정의 패턴을 형성한 후 패턴에 전류를 공급하고, 테스트 패턴의 제 1 및 제 2 지점간의 전압을 측정한 다음 전류의 양과 전압을 이용하여 계산된 저항값으로 단면적을 계산하므로써 기존의 MOSFET 패턴을 그대로 응용하면서 식각 공정이 실시된 하부층의 식각 프로파일을 비파괴/전기적으로 측정하여 수율과 직접적인 관련이 있는 트랜지스터 특성의 불안정(Fluctuation)에 대한 게이트 영향을 정량적으로 분석할 수 있는 반도체 소자의 테스트 패턴 형성 방법을 제공하는 데 그 목적이 있다.
도 1은 일반적인 트랜지스터의 구조를 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 테스트 패턴을 설명하기 위한 레이 아웃도.
도 3a 내지 도 3c는 본 발명에 따른 테스트 패턴 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 4는 저항체의 길이와 너비에 따른 저항값의 변화를 설명하기 위한 입체도.
도 5는 본 발명에 따른 테스트 패턴의 등가 회로도.
도 6은 본 발명에 따른 테스트 패턴 형성 방법의 다른 실시예를 설명하기 위하여 도시한 레이 아웃도.
도 7은 본 발명에 따른 테스트 패턴 형성 방법의 또 다른 실시예를 설명하기 위하여 도시한 레이 아웃도.
도 8은 웨이퍼 전체 영역에 대한 식각 특성을 측정하기 위한 식각 특성 측정 회로의 블록도.
도 9a 및 도 9b는 도 8에 도시된 테스트 패턴 어레이의 레이 아웃도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판 12, 32 : 필드 산화막
13 : 웰 14 : 게이트 산화막
15, 35, 50, 60 : 폴리실리콘층 16 : 베리어 금속층
17, 37 : 금속층 18 : 스페이서
19 : 소오스/드레인
34a, 34b, 34c, 34d, 51a, 52b, 53c, 54d, 61c, 61d : 접합 영역
35a, 35b, C1, C2 : 돌출부 36 : 절연막
38 : 층간 절연막
39a, 39b, 72, 73, Lc1 내지 Lc2m : 전류 공급 라인
39c, 39d, 74, 75, Lr1 내지 Lr2n : 전압 측정 라인
A, B1, B2 : 과도 식각이 발생된 폴리실리콘층 측벽
70 : 활성 영역 70a 및 70b : 불순물 영역
71 : 도전층 패턴 76a, 76b, 77a 및 77c : 콘택부
81 : 테스트 패턴 어레이 82 : 전류 공급 수단
83 : 제 1 선택 수단 84 : 제 2 선택 수단
85 : 전압 검출기 86 : 연산부
T11 내지 Tmn : 테스트 패턴
본 발명에 따른 테스트 패턴 형성 방법의 제 1 실시예는 반도체 기판에 형성된 소자 분리막의 양측부에 대칭 구조의 제 1 및 제 2 접합 영역을 형성하고, 전,후부에 비대칭 구조의 제 3 및 제 4 접합 영역을 형성하는 단계와, 양측부에는 제 1 및 제 2 접합 영역과 일부 중첩되며, 전,후부에 형성된 제 1 및 제 2 돌출부는 제 3 및 제 4 접합 영역과 일부 중첩되도록 구성된 테스트 패턴을 상기 반도체 기판 상에 형성하는 단계와, 전체 상부면에 층간 절연막을 형성한 후 제 1 내지 제 4 접합 영역의 소정 부분이 노출되도록 상기 층간 절연막을 패터닝하는 단계와, 층간 절연막 상에 제 1 및 제 2 접합 영역과 각각 연결된 전류 공급 라인 및 제 3 및 제 4 접합 영역과 각각 연결된 전압 측정 라인을 형성하는 단계를 포함하여 이루어진다.
이때, 테스트 패턴은 폴리실리콘층, 절연막 및 금속층이 적층된 구조로 형성할 수 있으며, 폴리실리콘층은 주변 영역에 트랜지스터의 게이트를 형성하기 위한 폴리실리콘층 형성 공정에 의해 형성된다.
본 발명에 따른 테스트 패턴 형성 방법의 제 2 실시예는 반도체 기판에 소자 분리막을 형성하여 활성 영역이 정의되는 단계와, 활성 영역과 수직으로 교차되도록 형성되며, 활성 영역을 중심으로 엇갈리도록 형성된 돌출부가 활성 영역과 중첩되지 않는 부분에 형성된 테스트 패턴을 형성하는 단계와, 활성 영역의 노출된 영역에 불순물을 주입한 후 열처리를 실시하여 도전층의 양 측부와 일부 중첩되는 제 1 및 제 2 불순물 영역을 형성하는 단계와, 전체 상부면에 층간 절연막을 형성한 후 활성 영역의 양 가장자리 및 돌출부의 소정 부분이 노출되도록 층간 절연막을 패터닝하는 단계와, 층간 절연막 상에 활성 영역의 가장자리와 각각 연결된 전류 공급 라인 및 돌출부와 각각 연결된 전압 측정 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 소자 분리막을 형성한 후에는 게이트 산화막을 형성할 수도 있다.
이때, 돌출부는 활성 영역과 중첩되는 부분보다 좁게 형성되며, "ㄱ"자 형태로 형성된다.
본 발명에 따른 테스트 패턴을 이용한 식각 특성 측정 방법은 소정의 테스트 패턴에 전류를 공급하고, 테스트 패턴의 제 1 및 제 2 영역간의 전압을 측정한 후 전류의 양과 측정된 전압을 이용하여 계산된 저항값으로 단면적을 계산하므로써 테스트 패턴의 식각 정도를 측정하는 것을 특징으로 한다.
이에 따른 테스트 패턴을 이용한 식각 특성 측정 방법의 다른 실시예는 제 1 실시예의 방법에 의해 형성된 테스트 패턴의 전류 공급 라인을 통해 전류를 공급하여 전압을 인가하고, 제 1 및 제 3 돌출부와 연결된 전압 측정 라인을 통해 제 1 영역 및 제 2 영역간의 전압을 측정한 후 전류의 양과 측정된 전압을 이용하여 계산된 저항값으로 단면적을 계산하므로써 테스트 패턴의 식각 정도를 측정하는 것을 특징으로 한다.
또한, 테스트 패턴을 이용한 식각 특성 측정 방법의 또 다른 실시예는 제 2 실시예의 방법에 의해 형성된 테스트 패턴에 전류 공급 라인을 통해 전류를 공급하여 전압을 인가하고, 콘택부를 통해 돌출부와 연결된 전압 측정 라인을 통해 테스트 패턴의 돌출부간의 전압을 측정한 후 전류의 양과 측정된 전압을 이용하여 계산된 저항값으로 단면적을 계산하므로써 테스트 패턴의 식각 정도를 측정하는 것을 특징으로 한다.
또한, 테스트 패턴을 이용한 식각 특성 측정 방법의 또 다른 실시예는 제 2 실시예에서 게이트 산화막을 형성하는 단계를 포함하는 방법에 의해 형성된 테스트 패턴에 전압 측정 라인을 통해 소정의 전압을 인가하여 테스트 패턴 하부의 활성 영역에 채널을 형성하고, 제 1 불순물 영역에 전압을 인가하여 제 1 불순물 영역으로부터 제 2 불순물 영역으로 전류가 흐르게 한 후 전류의 양을 통해 채널의 폭을 측정하므로써 테스트 패턴의 식각 정도를 측정하는 것을 특징으로 한다.
본 발명에 따른 테스트 패턴을 이용한 식각 특성 측정 회로는 상술한 방법으로 형성된 다수의 테스트 패턴으로 이루어지되, 다수의 전류 공급 라인이 각각 행방향 라인을 이루고, 다수의 전압 측정 라인이 각각 열방향 라인을 이루도록 구성된 테스트 패턴 어레이와, 열방향 라인을 선택하기 위한 제 1 선택 수단과, 행방향 라인을 선택하기 위한 제 2 선택 수단과, 제 1 및 제 2 선택 수단에 의해 선택된 테스트 패턴과 연결된 열방향 라인으로 전류를 공급하기 위한 전류 공급 수단과, 선택된 테스트 패턴과 연결된 행방향 라인을 통해 측정된 전압을 공급받는 전압 검출기와, 측정된 전압 및 전류량을 이용하여 저항값을 계산하고, 상기 테스트 패턴의 면저항값과 비교하여 단면적을 계산하므로써 선택된 테스트 패턴의 식각 정도를 검출하는 연산부를 포함하여 이루어진다.
이때, 연산부는 전압 검출기의 출력 신호를 디지털 신호로 변환하기 위한 A/D 컨버터 및 디지털 신호를 저장하기 위한 레지스터를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2는 본 발명에 따른 테스트 패턴을 설명하기 위한 레이 아웃도이다. 도 3a 내지 도 3c는 본 발명에 따른 테스트 패턴 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도로써, 도 2의 선 A-A'를 절취한 단면도이다. 따라서, 도 2에 도시된 구성요소가 도 3a 내지 도 3b에는 도시되지 않을 수도 있다.
도 2 및 도 3a를 참조하면, 소자 분리막(32)이 형성된 반도체 기판(31)의 소정 영역에 불순물 이온 주입 공정으로 제 1 내지 제 4 접합 영역(34a 내지 34d)을 형성한다. 이때, 소자 분리막(32)은 LOCOS 공정이나 STI 공정으로 형성한다.
도 2 및 도 3b를 참조하면, 이후 전체 상부면에 폴리실리콘층(35), 절연막(36) 및 금속층(37)을 순차적으로 형성한다. 절연막(36)은 CVD SiO2로 형성한다.
이후 소정의 식각 공정을 통해 금속층(37), 절연막(36) 및 폴리실리콘층(35)의 양측 종단부가 제 1 및 제 2 접합 영역(34a 및 34b)과 일부 중첩되고, 금속층(37), 절연막(36) 및 폴리실리콘층(35)의 제 1 영역 및 제 2 영역(351 및 352)이 돌출되어 제 3 및 제 4 접합 영역(34c 및 34d)과 일부 중첩되도록 금속층(37), 절연막(36) 및 폴리실리콘층(35)을 패터닝한다.
이로써, 제 1 및 제 2 접합 영역(34a 및 34b)은 폴리실리콘층(35)의 양 끝단과 전기적으로 연결되며, 제 3 및 제 4 접합 영역(34c 및 34d)은 폴리실리콘층(35)의 제 1 영역 및 제 2 영역(351 및 352)의 측벽에 형성된 돌출부(35a 및 35b)와 전기적으로 연결된다.
폴리실리콘층(35), 절연막(36) 및 금속 전극(37)은 동일한 마스크를 사용한 식각 공정으로 패터닝되므로, 금속 전극(37)도 제 1 내지 제 4 불순물 영역(34a 내지 34d)과 중첩되도록 패터닝되지만 절연막(36)에 의해 제 3 및 제 4 접합 영역(34c 및 34d)과는 전기적으로 분리된다.
이때, 폴리실리콘층(35), 절연막(36) 및 금속 전극(37)을 패터닝하는 과정에서, 폴리실리콘층(35)의 제 3 및 제 4 영역(353 및 354)에서 측벽의 과도 식각이나 식각 부족 현상이 발생될 수 있는데, 제 1 및 제 4 영역(351 및 354)에서는 타원 표시가 된 부분(A1 및 A2)측벽에서만 과도 식각이나 식각 부족이 발생된다.
도 2 및 도 3c를 참조하면, 전체 상부에 층간 절연막(38)을 형성한 후 제 1 내지 제 4 접합 영역(34a 내지 34d)이 노출되도록 층간 절연막(38)의 일부분을 제거하여 콘택홀을 형성한다. 이후 전체 상부에 콘택홀이 완전히 매립되도록 도전층을 형성하고 패터닝하는 배선 형성 공정을 통해 제 1 및 제 2 접합 영역(34a 및 34b)에는 폴리실리콘층(35)에 전류를 공급하거나 방출시키기 위한 제 1 및 제 2 전류 공급 라인(39a 및 39b)을 형성하고, 제 3 및 제 4 접합 영역(34c 및 34d)에는 폴리실리콘층(35)의 임의의 두 지점간 전압을 측정하기 위한 제 1 및 제 2 전압 측정 라인(도시되지 않음)을 형성한다. 이로써, 테스트 패턴이 형성된다.
테스트 패턴의 주변에 형성되는 일반적인 트랜지스터의 게이트는 폴리실리콘층, 베리어 금속층 및 금속층이 순차적으로 적층된 구조로 형성된다. 이때, 테스트 패턴이 트랜지스터의 게이트와 동일한 구조로 형성되면, 금속의 저항값이 폴리실리콘의 저항값보다 작기 때문에 대부분의 전류가 금속층으로 흘러 폴리실리콘층으로는 전류가 거의 흐르지 않는다.
이러한 이유로, 테스트 패턴이 형성되는 부분에는 베리어 금속층 대신에 절연막(36)을 형성하여 폴리실리콘층(35)과 금속층(37)을 전기적으로 절연시키므로써 금속층(37)으로 전류가 흐르는 것을 방지하고, 폴리실리콘층(35)으로 전류가 흐르도록 하여 폴리실리콘층(35)에서 발생되는 전압을 측정할 수 있도록 한다. 이때, 증착되는 절연막(36)의 두께는 하부의 게이트를 통해 흐르는 전류가 상부의 메탈 전극(37)으로 흐르는 것을 막는 절연 역할을 함과 동시에 게이트 식각 시 프로파일에 영향을 주지 않는 두께로 형성하며, SiO2를 사용할 경우 이상적으로는 약 30Å의 두께로 형성한다. 여기서, 게이트 절연막 공정은 실시하지 않는데, 이는 전 단계에서 형성된 N+실리콘 활성 영역(Si active region)과 폴리실리콘이 오믹 콘택을 이루게 하기 위해서이다.
상기의 공정 단계 중 도 2 및 도 3a에 도시된 공정 단계를 참조하면, 소자 분리막(32)으로 활성 영역을 정의한 후 제 1 내지 제 4 접합 영역(34a 내지 34d)을 형성하기 위하여 불순물 이온 주입 공정을 실시한다. 그러나, 이때 불순물 이온 주입 공정을 실시하지 않고 소자 분리막(32)을 형성하여 활성 영역만을 정의하고, 도 3b에서 폴리실리콘층(35), 절연막(36) 및 금속층(37)을 패터닝한 후 노출된 활성 영역에 불순물을 주입하여 제 1 내지 제 4 접합 영역(34a 내지 34d)을 형성할 수도 있다. 이럴 경우, 제 1 내지 제 4 접합 영역(34a 내지 34d)은 주변에 형성되는 트랜지스터의 소오스/드레인을 형성하기 위한 이온 주입 공정시 동시에 형성될 수도있다. 따라서, 불순물 이온 주입 공정은 전체 공정의 단순화를 고려하여 유리하다고 판단될 경우 게이트 식각 공정 후 수행할 수도 있다. 이는, 열공정 시 불순물들이 측면 확산(Lateral diffusion)되므로, 이 후 증착되는 폴리실리콘층과 오믹 콘택(Ohmic contact)을 형성하는데 무리가 없기 때문이다.
또한, 도 3b에 도시된 공정 단계에서, 폴리실리콘층(35), 절연막(36) 및 금속층(37)으로 이루어진 적층구조에서 금속층(37)을 형성하지 않고 폴리실리콘층(35)만으로도 공정을 진행할 수도 있다. 이 경우에도 접합 영역을 형성하기 위한 불순물 이온 주입 공정을 패터닝 공정 후에 실시하므로써 트랜지스터의 소오스/드레인을 형성하기 위한 이온 주입 공정으로 접합 영역을 동시에 형성할 수 있다. 이로써, 특히 접합 영역을 형성하기 위한 불순물 이온 주입 공정시 폴리실리콘층에도 전기적 특성을 갖도록 하기 위하여 불순물을 동시에 주입할 수 있으므로 공정 단순화 및 기존 CMOS 공정과의 호환성 측면에서 유리하다. 이는, n+폴리실리콘층 및 p+폴리실리콘층이 동시에 형성되는 경우에도 적용 가능하다.
상기의 방법에 의해 형성된 테스트 패턴의 기술적 원리를 설명하면 다음과 같다.
먼저, 제 1 및 제 2 접합 영역(34a 및 34b)에 연결된 제 1 및 제 2 전류 라인(39a 39b)을 통해 폴리실리콘층(35)에 전류를 흐르게 한다. 폴리실리콘층(35)에전류가 흐르면 폴리실리콘층(35)의 고유 저항 성분에 의해 전압이 발생된다.
이때, 폴리실리콘층(35)의 제 1 및 제 2 영역에 형성된 제 1 및 제 2 돌출부와 연결된 제 1 및 제 2 전압 측정 라인(34c 및 34d)을 통해 제 1 영역과 제 2 영역간의 전압을 측정한다. 이후 전류 라인(34a 및 34b)을 통해 공급된 전류량과 측정된 전압을 오옴의 법칙에 적용하여 제 1 지점 및 제 2 지점 간의 저항값을 계산한다.
폴리실리콘층은 고유의 저항값을 가지며, 이러한 저항값은 폴리실리콘층의 단면적에 따라 달라진다. 결국, 폴리실리콘층의 제 1 지점 및 제 2 지점 사이의 저항값을 이용하여 폴리실리콘층의 단면적을 계산하고, 이로써 폴리실리콘층의 식각 정도를 확인할 수 있게 된다.
도 4를 참조하면, 전도체의 저항값은 하기의 수학식 1과 같이 비저항(ρ)과 길이(L), 너비(W) 그리고 두께(t)에 의해 결정된다.
이때, n+폴리실리콘층이 과도 식각이나 식각 부족에 의해 너비(W)가 변하여 단면적이 변할 경우, 이에 따라 저항값도 하기의 수학식 2와 같이 달라진다.
즉, 따라서, 측정된 저항값(R')을 기준값(R)과 비교함으로써 과도 식각이나 식각 부족의 정도를 확인할 수 있다. 이 때, 기준이 되는 n+폴리실리콘층의 면저항(Sheet resistance; Rsheet)은 통용 그리크 크로스 테스트 패턴(Greek Cross Test Pattern)을 통해 추출한 값을 사용한다.
도 5는 본 발명에 따른 반도체 소자의 테스트 패턴의 등가 회로도이다.
도 5를 참조하면, 제 1 및 제 2 접합 영역(51a 및 51b)을 통해 폴리실리콘층(50)에 전류를 흐르게 하고, 제 3 및 제 4 접합 영역(51c 및 51d)간의 전압을 측정하므로써 제 1 및 제 2 접합 영역(51a 및 51b)간에 접속된 폴리실리콘층(50)의 제 1 내지 제 5 저항 성분(R51 내지 R55) 중 제 2 내지 제 4 저항 성분(R52 내지 R54)의 합을 구할 수 있다. 제 3 및 제 4 접합 영역(51c 및 51d)은 폴리실리콘층(50)과 아주 가깝게 위치되므로, 제 6 및 제 7 저항 성분(R56 및 R57)은 제 1 내지 제 5 저항 성분(R51 내지 R55)보다 무시할 수 있을 정도로 작다.
이때, 폴리실리콘층(50)과 제 2 및 제 3 접합 영역(51b 내지 51c)이 접하는 부분의 반대편 측벽(B1 및 B2)에서도 과도 소거가 발생되어 제 2 및 제 4 저항 성분(R52 및 R54)에 면저항(Rsheet)값을 적용할 수 없게 된다. 따라서, 폴리실리콘 기준의 면저항 값을 그대로 적용할 경우, 폴리실리콘층(50)의 식각 프로파일을 측정하는데 오차가 발생될 수 있다.
도 6은 도 5에서 도시한 테스트 패턴의 문제점을 해결할 수 있는 테스트 패턴의 다른 실시예를 설명하기 위하여 도시한 레이 아웃도이다.
도 6을 참조하면, 도 5에서 도시된 테스트 패턴의 기본 구조에서 폴리실리콘층(60)과 제 3 및 제 4 접합 영역(61c 및 61d)을 전기적으로 연결시키기 위하여 돌출부가 형성된 제 1 및 제 2 영역의 반대편 측벽에도 돌출부(C1 및 C2)를 형성한다. 이로써, 제 1 및 제 2 영역은 양 측부에 형성된 돌출부에 의해 식각 공정으로부터 아무런 영향을 받지 않는다. 따라서, 제 1 및 제 2 영역의 폴리실리콘층에는 면저항 값을 그대로 적용할 수 있으며, 폴리실리콘층(50)의 식각 프로파일을 보다 더 정확하게 측정할 수 있다.
도 7은 본 발명에 따른 반도체 소자의 테스트 패턴 형성 방법의 또 다른 실시예를 설명하기 위하여 도시한 레이 아웃도이다.
도 7을 참조하면, 반도체 기판의 소정 영역에 소자분리막(도시되지 않음)을 형성하여 활성 영역(70)을 정의한다. 활성 영역(70)은 예를들어, 직사각 형태로 정의된다.
활성 영역(70)과 수직으로 교차되도록 반도체 기판 상에 도전층 패턴(71)을 형성한다. 이때, 활성 영역(70)과 중첩되지 않는 부분에서의 도전성 패턴(71)은 활성 영역(70)을 중심으로 비대칭적으로 "ㄱ"자의 돌출부 형태로 형성되며, 활성 영역(70)과 중첩되는 부분보다 좁게 형성된다. 예를 들어, 도 7과 같이 활성 영역(70)과 도전층 패턴(71)이 수직방향으로 교차되며, 활성 영역(70)과 중첩되지 않는 "ㄱ"자 형태의 도전성 패턴(71)은 활성 영역(70)을 중심으로 비대칭적으로 형성된다.
노출된 활성 영역(70)의 반도체 기판에 불순물 이온을 주입하고 열처리하여 도전층 패턴(71) 양측부의 활성 영역(70)에 지 1 및 제 2 불순물 영역(70a 및 70b)을 각각 형성한다. 열처리시 도전층 패턴(71)의 하부로 불순물 이온이 일부 확산됨에 따라 도전층 패턴(71)의 양측부와 제 1 및 제 2 불순물 영역(70a 및 70b)이 일부 중첩되어 전기적으로 연결된다.
전체 상부면에 층간 절연막(도시되지 않음)을 형성한 후 패터닝하여 제 1 및 제 2 불순물 영역(70a 및 70b)의 양측부 및 도전층 패턴(710)의 양측부가 노출되도록 코택부(76a, 76b 77a 및 77b)를 형성한다.
상기 층간 절연막 상에 도전층을 형성한 후 패터닝하여 콘택부(76a 및 76b)를 통해 제 1 및 제 2 불순물 영역(70a 및 70b)과 연결되는 제 1 및 제 2 전류 공급 라인(72 및 73)과, 콘택부(77a 및 77b)를 통해 테스트 패턴(71)과 연결되는 제 1 및 제 2 전압 측정 라인(74 및 75)을 각각 형성한다.
한편, 상기 테스트 패턴(71)을 형성하기 전에 반도체 기판 상에 게이트 산화막(도시되지 않음)을 혀엉하여 제 1 및 제 2 불순물 영역(70a 및 70b)과 테스트 패턴(71)이 전기적으로 분리되도록 하므로써 테스트 패턴으로 이루어진 게이트 전극과, 제 1 및 제 2 불순물 영역(70a 및 70b)으로 이루어진 소오스 및 드레인을 갖는트랜지스터의 형성이 가능해진다.
이하, 상기에서 서술한 패턴으로 도전층(71)을 형성하기 위한 식각 공정시 도전층(71)에 발생되는 과도 식각이나 식각 부족 현상을 측정하는 방법에 대하여 설명하기로 한다.
제 1 및 제 2 불순물 영역(70a 및 70b)은 도전층(71)에 의해 전기적으로 연결되므로, 제 1 및 제 2 전류 공급 라인(72 및 73)을 통해 제 1 불순물 영역(70a), 도전층(71) 및 제 2 불순물 영역(70c)에 일정량의 전류를 흐르게 한 후 도전층(71)의 콘택부(77a 및 77b)를 통해 각각 연결된 제 1 및 제 2 전압 측정 라인(74 및 75)으로 활성 영역(70)과 중첩되는 도전층(71)에 인가된 전압을 측정한다.
전류량과 측정된 전압을 이용하여 저항값을 계산하므로써, 도 4에서 설명한 방법에 의해 도전층(71)의 식각 정도를 측정할 수 있다.
상기에서 서술한 패턴을 이용하여 트랜지스터의 전기적 특성을 측정할 수도 있다. 그러기 위해서는 도전층(71)을 형성하기 전에 활성 영역(70) 상부에 게이트 산화막(도시되지 않음)을 형성한다.
이하, 상기에서 서술한 패턴을 이용하여 트랜지스터의 전기적 특성을 측정하는 방법을 설명하기로 한다.
상기에서 서술한 공정에서 도전층(71)을 형성하기 전에 게이트 산화막을 형성한다. 이외의 모든 공정은 동일한 방법에 의해 이루어진다.
도전층(71) 하부에 게이트 산화막을 형성하므로써 도전층(71)은 제 1 및 제2 불순물 영역(70a 및 70b)과 전기적으로 절연되며, 도전층(71)을 게이트 전극으로 하고, 제 1 및 제 2 불순물 영역(70a 및 70b)을 소오스/드레인으로 하는 트랜지스터가 제조된다.
제 1 전압 측정 라인(74c) 또는 제 2 전압 측정 라인(74d)을 이용하여 게이트 전극인 도전층(71)에 전압을 인가하면, 도전층(71) 하부의 활성 영역에는 채널이 형성된다. 이때, 제 1 및 제 2 전류 공급 라인(74a 및 74b)을 이용하여 소오스/드레인 역할을 하는 제 1 및 제 2 불순물 영역(72a 및 72b) 중 어느 하나를 접지에 연결시키고 나머지 하나에 전압을 인가하면 전류가 흐르게 된다.
도전층(71) 하부에 형성되는 채널은 도전층(71)의 면적에 비례하여 형성되며, 채널이 형성되는 면적에 따라 트랜지스터에 흐르는 전류의 양이 결정된다. 결국, 활성 영역을 통해 흐르는 전류는 도전층(71)의 면적에 비례하므로, 전류의 양을 측정하여 기준 데이터와 비교하므로써 도전층(71)의 면적에 대한 전류의 변화량을 계산하여 도전층(71)의 과도 식각이나 식각 부족 정도를 확인할 수 있다.
이는 테스트 패턴을 이용하여 식각 정도를 확인하는 원리를 기존의 MOSFET 패턴에 그대로 적용할 수 있음을 의미한다. 즉, 이러한 패턴의 가장 큰 장점은 정상적으로 게이트 절연막을 구비한 소자와 게이트 절연막을 구비하지 않은 소자를 동일한 웨이퍼에 형성할 수 있으며, 테스트 패턴의 식각 정도와 MOSFET의 전기적 특성을 연관지어 측정할 수 있다는 점이다.
도 8은 상기에서 서술한 테스트 패턴을 이용하여 웨이퍼 전체 영역에 대한식각 특성을 측정할 수 있는 식각 특성 측정 회로의 블록도이다.
도 8을 참조하면, 식각 특성 측정 회로는 반도체 기판의 전체 영역에 각각 형성된 다수의 테스트 패턴으로 이루어진 테스트 패턴 어레이(81)와, 전류를 공급하는 전류 공급 수단(82)와, 테스트 패턴 어레이(81)에 포함된 다수의 테스트 패턴 중에서 전류를 공급할 테스트 패턴을 선택하기 위한 제 1 선택 수단(83)과, 다수의 테스트 패턴 중에서 전압을 측정할 테스트 패턴을 선택하기 위한 제 2 선택 수단(84)과, 제 2 선택 수단(84)에 의해 선택된 테스트 패턴의 전압을 검출하는 전압 검출기(85)와, 전압차 및 전류의 량을 이용하여 저항값을 계산한 후 테스트 패턴에 대한 면저항 값과의 비교를 통해 단면적을 계산하여 테스트 패턴의 식각 정도를 계산하는 연산부(86)로 이루어진다.
식각 정도를 계산하는 연산부(86)는 전압 검출기의 출력 신호를 디지털 신호로 변환하기 위한 A/D 컨버터(도시되지 않음) 및 디지털 신호를 저장하기 위한 레지스터(도시되지 않음)를 포함하여 이루어진다.
상기에서 테스트 패턴은 도 6에서 설명한 테스트 패턴의 형태로 이루어진다. 제 1 및 제 2 선택 수단은 멀티플렉서를 이용한다. 또한, 전압 검출기(85), A/D 컨버터(86), 레지스터(87) 및 제어부(88)는 각각 공지된 회로를 이용하여 구현할 수 있다.
다수의 테스트 패턴으로 이루어진 테스트 패턴 어레이를 설명하면 다음과 같다.
도 9a 및 도 9b는 도 8의 테스트 패턴 어레이를 형성하는 방법의 제 1 및 제2 실시예를 설명하기 위한 레이 아웃도이다.
도 9a를 참조하여 제 1 실시예를 설명하면, 테스트 패턴 어레이에는 m개의 테스트 패턴(T11 내지 Tm1)이 한 줄로 형성되고, 이러한 테스트 패턴 라인이 n개 형성된다. 따라서, 테스트 패턴 어레이는 m ×n개의 테스트 패턴(T11 내지 Tmn)으로 이루어지며, 테스트 패턴은 웨이퍼의 전반에 걸쳐 형성된다.
도 6에서 설명한 바와 같이, 각각의 테스트 패턴(T11 내지 Tmn)은 일자형 패턴을 기본 패턴으로 하며, 일자형 패턴의 제 1 영역의 양 측부에는 제 1 및 제 2 돌출부가 형성되고, 제 2 영역의 양 측부에는 제 1 영역과 마찬가지로 제 3 및 제 4 돌출부가 형성되어, 일자형 패턴 및 제 1 내지 제 4 돌출부로 이루어진다.
상기에서, 일자형 패턴의 양 끝 부분에는 전류 라인으로 사용될 금속 배선이 각각 접속되고, 이들 전류 라인을 통해 전류를 공급 및 방출시켜 일자형 패턴에 전류가 흐르게 한다. 일자형 패턴은 고유의 저항값을 가지므로 전류가 흐르게 되면 전압이 발생되고, 또한 영역별로 전압 차이도 발생된다. 제 1 영역의 제 1 돌출부 및 제 2 영역의 제 4 돌출부에는 전압 측정 라인으로 사용될 금속 배선이 각각 접속되고, 이들 전압 측정 라인을 이용하여 제 1 영역과 제 2 영역간의 전압을 측정한다. 이때, 제 2 및 제 3 돌출부는 테스트 패턴을 형성하기 위한 식각 공정시 제 1 및 제 2 영역의 측벽이 식각되는 것을 방지하기 위하여 형성되며, 이로써 제 1 및 제 2 영역간의 전압을 보다 더 정확하게 측정할 수 있다.
좀더 상세하게 테스트 패턴 어레이를 설명하면, 제 1 열의 테스트 패턴(T11 내지 T1n)에는 전류를 공급 및 방출시키기 위한 제 1 및 제 2 전류 라인(Lc1 및Lc2)이 각 테스트 패턴(T11 내지 T1n)의 양 끝단에 공통으로 접속되고, 제 2 열의 테스트 패턴(T21 내지 T2n)에는 전류를 공급 및 방출시키기 위한 제 3 및 제 4 전류 라인(Lc3 및 Lc4)이 각 테스트 패턴(T21 내지 T2n)의 양 끝단에 공통으로 접속된다. 마찬가지로, 제 3 열 내지 제 m 열의 테스트 패턴에도 전류를 공급 및 방출시키기 위한 전류 라인이 열마다 공통으로 연결된다.
또한, 제 1 행의 테스트 패턴(T11 내지 Tm1)에는 제 1 및 제 2 영역간의 전압을 측정하기 위하여 제 1 및 제 2 전압 측정 라인(Lr1 및 Lr2)이 각 테스트 패턴(T11 내지 Tm1)의 제 1 및 제 4 돌출부에 공통으로 접속되고, 제 2 행의 테스트 패턴(T12 내지 Tm2)에는 제 3 및 제 4 전압 측정 라인(Lr3 및 Lr4)이 각 테스트 패턴(T12 내지 Tm2)의 제 1 및 제 4 돌출부에 공통으로 접속된다. 마찬가지로, 제 3 행 내지 제 n 행의 테스트 패턴에도 전압을 측정하기 위한 전압 측정 라인이 행마다 공통으로 연결된다.
도 8 및 도 9a를 참조하여, 테스트 패턴 어레이를 포함하여 이루어진 식각 특성 측정 회로의 동작을 설명하면 다음과 같다.
제 1 선택 수단(83)을 이용하여 제 1 및 제 2 전류 라인(Lc1 및 Lc2)을 선택한 후 전류 공급 수단(82)에서 발생된 전류를 공급하면, 제 1 및 제 2 전류 라인(Lc1 및 Lc2)이 양 끝단에 공통으로 접속되어 있는 제 1 열의 모든 테스트 패턴(T11 및 T1n)에는 전류가 흐르게된다.
제 2 선택 수단(84)을 이용하여 제 1 및 제 2 전압 측정 라인(Lr1 및 Lr2)을 선택하면, 제 1 및 제 2 전압 측정 라인(Lr1 및 Lr2)의 돌출부에 공통으로 접속되어 있는 제 1 행의 모든 테스트 패턴(T11 내지 Tm1)이 선택된다. 이때, 제 1 행의 첫 번째 테스트 패턴(T11)에만 전류가 흐르고 나머지 테스트 패턴(T21 내지 Tm1)에는 전류가 흐르지 않으므로, 전압 검출기(85)로 전압을 측정할 경우 제 1 행의 첫 번째 테스트 패턴(T11)에서 발생된 전압만이 측정된다. 제 1 행의 첫 번째 테스트 패턴(T11)에서 발생되는 전압은 테스트 패턴의 제 1 영역 및 제 2 영역간에 발생된 전압차에 해당하는 전압이다. 전압 검출기(85)에 의해 측정된 전압차는 연산부(86)로 전해지고, 연산부(86)에 포함된 A/D 컨버터에 의해 디지털 신호로 변환된 후 레지스터에 저장된다. 연산부(86)는 레지스터에 저장된 전압차에 해당하는 디지털 신호와 테스트 패턴으로 공급된 전류의 양을 계산하여 저항값을 계산한다. 이후, 테스트 패턴의 면저항값과 비교하여 단면적을 계산하므로써 테스트 패턴의 식각 정도가 구해진다.
상기의 방법을 통해, 웨이퍼의 각 영역에 분포되어 있는 테스트 패턴 중 식각 특성을 측정하고자 하는 영역의 테스트 패턴을 제 1 및 제 2 선택 수단으로 선택한 후 전류 라인을 통해 전류를 공급하고, 전압 측정 라인을 통해 해당 테스트 패턴의 제 1 및 제 2 영역간의 전압을 측정한다. 이후 해당 테스트 패턴에 공급된 전류량과 측정된 전압을 이용하여 제 1 및 제 2 영역간의 저항값을 측정하고, 측정된 저항값을 통해 테스트 패턴의 단면적을 계산하여 웨이퍼 영역별로 식각 특성을 측정할 수 있다.
도 9b를 참조하여 테스트 패턴 어레이의 제 2 실시예를 설명하면 다음과 같다.
도 9b를 참조하여 제 2 실시예를 설명하면, 테스트 패턴 어레이의 기본 구성은 제 1 실시예와 동일하다. 즉, m개의 테스트 패턴(T11 내지 Tm1)이 한 줄로 형성되고, 이러한 테스트 패턴 라인이 n개 형성된다. 따라서, 테스트 패턴 어레이는 m ×n개의 테스트 패턴(T11 내지 Tmn)으로 이루어지며, 테스트 패턴은 웨이퍼의 전반에 걸쳐 형성된다.
제 1 열의 테스트 패턴(T11 내지 T1n)에는 전류를 공급 및 방출시키기 위한 제 1 및 제 2 전류 라인(Lc1 및 Lc2)이 각 테스트 패턴(T11 내지 T1n)의 양 끝단에 공통으로 접속되고, 제 2 열의 테스트 패턴(T21 내지 T2n)에는 전류를 공급 및 방출시키기 위한 제 2 및 제 3 전류 라인(Lc2 및 Lc3)이 각 테스트 패턴(T21 내지 T2n)의 양 끝단에 공통으로 접속된다. 상기에서, 제 2 전류 라인(Lc2)은 제 1 열의 테스트 패턴(T11 내지 T1n) 및 제 2 열의 테스트 패턴(T21 내지 T2n)의 끝단에 공통으로 접속된다. 마찬가지로, 제 3 열 내지 제 m 열의 테스트 패턴에도 전류를 공급 및 방출시키기 위한 전류 라인이 열마다 공통으로 연결된다.
전류 라인에서 제 2 실시예가 제 1 실시예와 다른 점은, 제 1 열의 테스트 패턴(T11 내지 T1n)과 제 2 열의 테스트 패턴(T21 내지 T2n)이 제 2 전류 라인(Lc2)에 의해 공통으로 연결되듯이, 인접한 열의 테스트 패턴들이 하나의 전류 라인에 의해 공통으로 연결된다는 점이다. 이로 인해, 제 2 실시예에서는 제 1 실시예보다 전류 라인의 수를 줄일 수 있다.
제 1 행의 테스트 패턴(T11 내지 Tm1)에는 제 1 영역 및 제 2 영역간의 전압을 측정하기 위하여 제 1 및 제 2 전압 측정 라인(Lr1 및 Lr2)이 각 테스트 패턴(T11 내지 Tm1)의 제 1 및 제 4 돌출부에 공통으로 접속되고, 제 2 행의 테스트 패턴(T12 내지 Tm2)에는 전압을 측정하기 위하여 제 2 및 제 3 전압 측정 라인(Lr2 및 Lr3)이 각 테스트 패턴(T12 내지 Tm2)의 제 1 및 제 4 돌출부에 공통으로 접속된다. 상기에서, 제 2 전압 측정 라인(Lr2)은 제 1 행의 테스트 패턴(T11 내지 Tm1)의 제 4 돌출부와 제 2 행의 테스트 패턴(T12 내지 Tm2)의 제 1 돌출부에 공통으로 접속된다. 마찬가지로, 제 3 행 내지 제 n 행의 테스트 패턴에도 전압을 측정하기 위한 전압 측정 라인이 행마다 공통으로 연결된다.
전압 측정 라인에서 제 2 실시예가 제 1 실시예와 다른 점은, 제 1 행의 테스트 패턴(T11 내지 Tm1)과 제 2 행의 테스트 패턴(T12 내지 Tm2)이 제 2 전압 측정 라인(Lc2)에 의해 공통으로 연결되듯이, 인접한 행의 테스트 패턴들이 하나의 전압 측정 라인에 의해 공통으로 연결된다는 점이다. 이로 인해, 제 2 실시예에서는 제 1 실시예보다 전압 측정 라인의 수를 줄일 수 있다.
도 8 및 도 9b를 참조하여, 테스트 패턴 어레이를 포함하여 이루어진 식각 특성 측정 회로의 동작을 설명하면 다음과 같다.
제 1 선택 수단(83)을 이용하여 제 1 및 제 2 전류 라인(Lc1 및 Lc2)을 선택한 후 전류 공급 수단(82)에서 발생된 전류를 공급하면, 제 1 및 제 2 전류 라인(Lc1 및 Lc2)이 양 끝단에 공통으로 접속되어 있는 제 1 열의 모든 테스트 패턴(T11 및 T1n)에는 전류가 흐르게된다. 이때, 제 2 전류 라인(Lc2)이 제 2 열의 테스트 패턴(T21 내지 T2n)의 끝단과 연결되어 있으나, 다른 끝단에 연결된 제 3전류 라인(Lc3)은 선택되지 않기 때문에 제 2 열의 테스트 패턴(T21 내지 T2n)에는 전류가 흐르지 않는다.
제 2 선택 수단(84)을 이용하여 제 1 및 제 2 전압 측정 라인(Lr1 및 Lr2)을 선택하면 제 1 및 제 2 전압 측정 라인(Lr1 및 Lr2)이 돌출부에 공통으로 접속되어 있는 제 1 행의 모든 테스트 패턴(T11 내지 Tm1)이 선택된다.
이때, 제 2 전압 측정 라인(Lr2)이 제 2 행의 테스트 패턴(T12 내지 Tm2)의 제 1 돌출부와 연결되어 있으나, 제 3 전압 측정 라인(L3)은 선택되지 않기 때문에 제 2 행의 테스트 패턴(T12 내지 Tm2)의 전압은 측정되지 않는다. 또한, 제 1 행의 첫 번째 테스트 패턴(T11)에만 전류가 흐르고 나머지 테스트 패턴(T21 내지 Tm1)에는 전류가 흐르지 않으므로, 전압 검출기(85)로 전압을 측정할 경우 제 1 행의 첫 번째 테스트 패턴(T11)에서의 전압만이 측정된다. 제 1 행의 첫 번째 테스트 패턴(T11)에서의 전압은 테스트 패턴의 제 1 영역 및 제 2 영역간의 전압차에 해당하는 전압이다. 전압 검출기(85)에 의해 측정된 전압은 연산부(86)로 전해지고, 연산부(86)에 포함된 A/D 컨버터에 의해 디지털 신호로 변환된 후 레지스터에 저장된다. 연산부(86)는 레지스터에 저장된 전압에 해당하는 디지털 신호와 테스트 패턴으로 공급된 전류의 양을 계산하여 저항값을 계산한다. 이후, 테스트 패턴의 면저항값과 비교하여 단면적을 계산하므로써 테스트 패턴의 식각 정도가 구해진다.
제 1 실시예와 마찬가지로 제 2 실시예는 상기의 방법을 통해, 웨이퍼의 각 영역에 분포되어 있는 테스트 패턴 중 식각 특성을 측정하고자 하는 영역의 테스트 패턴을 제 1 및 제 2 선택 수단으로 선택한 후 전류 라인을 통해 전류를 공급하고,전압 측정 라인을 통해 해당 테스트 패턴의 제 1 및 제 2 영역간의 전압을 측정한다. 이후 해당 테스트 패턴에 공급된 전류량과 측정된 전압을 이용하여 제 1 및 제 2 영역간의 저항값을 측정하고, 측정된 저항값으로 테스트 패턴의 단면적을 계산하여 웨이퍼 전체 영역의 식각 특성을 각각 검출한다.
상술한 바와 같이, 본 발명은 측정된 폴리실리콘층의 저항값을 이용하여 폴리실리콘 게이트의 식각 프로파일을 측정하므로써 기존의 MOSFET 패턴을 그대로 응용하면서 폴리실리콘층의 식각 프로파일을 비파괴/전기적으로 측정하고, 트랜지스터 특성의 불안정(Fluctuation)에 대한 게이트 영향을 정량적으로 분석하여 수율을 증가시킬 수 있다.
Claims (16)
- 반도체 기판에 형성된 소자 분리막의 양측부에 대칭 구조의 제 1 및 제 2 접합 영역을 형성하고, 전,후부에 비대칭 구조의 제 3 및 제 4 접합 영역을 형성하는 단계와,양측부에는 상기 제 1 및 제 2 접합 영역과 일부 중첩되며, 전,후부에 형성된 제 1 및 제 2 돌출부는 상기 제 3 및 제 4 접합 영역과 일부 중첩되도록 구성된 테스트 패턴을 상기 반도체 기판 상에 형성하는 단계와,전체 상부면에 층간 절연막을 형성한 후 상기 제 1 내지 제 4 접합 영역의 소정 부분이 노출되도록 상기 층간 절연막을 패터닝하는 단계와,상기 층간 절연막 상에 상기 제 1 및 제 2 접합 영역과 각각 연결된 전류 공급 라인 및 상기 제 3 및 제 4 접합 영역과 각각 연결된 전압 측정 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 테스트 패턴 형성 방법.
- 제 1 항에 있어서,상기 테스트 패턴은 폴리실리콘층, 절연막 및 금속층이 적층된 구조로 형성되는 것을 특징으로 하는 테스트 패턴 형성 방법.
- 제 2 항에 있어서,상기 폴리실리콘층은 주변 영역에 트랜지스터의 게이트를 형성하기 위한 폴리실리콘층 형성 공정에 의해 형성되는 것을 특징으로 하는 테스트 패턴 형성 방법.
- 반도체 기판에 소자 분리막을 형성하여 활성 영역이 정의되는 단계와,상기 활성 영역과 수직으로 교차되도록 형성되며, 상기 활성 영역을 중심으로 엇갈리도록 형성된 돌출부가 상기 활성 영역과 중첩되지 않는 부분에 형성된 테스트 패턴을 형성하는 단계와,상기 활성 영역의 노출된 영역에 불순물을 주입한 후 열처리를 실시하여 상기 도전층의 양 측부와 일부 중첩되는 제 1 및 제 2 불순물 영역을 형성하는 단계와,전체 상부면에 층간 절연막을 형성한 후 상기 활성 영역의 양 가장자리 및 상기 돌출부의 소정 부분이 노출되도록 상기 층간 절연막을 패터닝하는 단계와,상기 층간 절연막 상에 상기 활성 영역의 가장자리와 각각 연결된 전류 공급 라인 및 상기 돌출부와 각각 연결된 전압 측정 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 테스트 패턴 형성 방법.
- 제 4 항에 있어서,상기 소자 분리막을 형성한 후 게이트 산화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 테스트 패턴 형성 방법.
- 제 4 항에 있어서,상기 돌출부는 상기 활성 영역과 중첩되는 부분보다 좁게 형성되며, "ㄱ"자 형태로 형성되는 것을 특징으로 하는 테스트 패턴 형성 방법.
- 소정의 테스트 패턴에 전류를 공급하고, 상기 테스트 패턴의 제 1 및 제 2 영역간의 전압을 측정한 후 상기 전류의 양과 측정된 전압을 이용하여 계산된 저항값으로 단면적을 계산하므로써 상기 테스트 패턴의 식각 정도를 측정하는 것을 특징으로 하는 테스트 패턴을 이용한 식각 특성 측정 방법.
- 제 1 항의 방법에 의해 형성된 테스트 패턴의 상기 전류 공급 라인을 통해 전류를 공급하여 전압을 인가하고, 상기 제 1 및 제 3 돌출부와 연결된 상기 전압 측정 라인을 통해 상기 제 1 영역 및 상기 제 2 영역간의 전압을 측정한 후 상기 전류의 양과 상기 측정된 전압을 이용하여 계산된 저항값으로 단면적을 계산하므로써 상기 테스트 패턴의 식각 정도를 측정하는 것을 특징으로 하는 테스트 패턴을 이용한 식각 특성 측정 방법.
- 제 4 항의 방법에 의해 형성된 상기 테스트 패턴에 상기 전류 공급 라인을 통해 전류를 공급하여 전압을 인가하고, 상기 돌출부와 연결된 상기 전압 측정 라인을 통해 상기 테스트 패턴의 상기 돌출부간의 전압을 측정한 후 상기 전류의 양과 상기 측정된 전압을 이용하여 계산된 저항값으로 단면적을 계산하므로써 상기 테스트 패턴의 식각 정도를 측정하는 것을 특징으로 하는 테스트 패턴을 이용한 식각 특성 측정 방법.
- 제 5 항의 방법에 의해 형성된 상기 전압 측정 라인을 통해 상기 테스트 패턴에 소정의 전압을 인가하여 상기 테스트 패턴 하부의 상기 활성 영역에 채널을 형성하고, 상기 제 1 불순물 영역에 전압을 인가하여 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역으로 전류가 흐르게 한 후 상기 전류의 양을 통해 상기 채널의 폭을 측정하므로써 상기 테스트 패턴의 식각 정도를 측정하는 것을 특징으로 하는 테스트 패턴을 이용한 식각 특성 측정 방법.
- 제 1 항 또는 제 4 항의 방법으로 형성된 다수의 테스트 패턴으로 이루어지되, 다수의 상기 전류 공급 라인이 각각 행방향 라인을 이루고, 다수의 상기 전압 측정 라인이 각각 열방향 라인을 이루도록 구성된 테스트 패턴 어레이와,상기 열방향 라인을 선택하기 위한 제 1 선택 수단과,상기 행방향 라인을 선택하기 위한 제 2 선택 수단과,상기 제 1 및 제 2 선택 수단에 의해 선택된 테스트 패턴과 연결된 열방향 라인으로 전류를 공급하기 위한 전류 공급 수단과,상기 선택된 테스트 패턴과 연결된 행방향 라인을 통해 측정된 전압을 공급받는 전압 검출기와,상기 측정된 전압 및 전류량을 이용하여 저항값을 계산하고, 상기 테스트 패턴의 면저항값과 비교하여 단면적을 계산하므로써 선택된 테스트 패턴의 식각 정도를 검출하는 연산부를 포함하여 이루어지는 것을 특징으로 하는 테스트 패턴을 이용한 식각 특성 측정 회로.
- 제 11 항에 있어서,상기 연산부는 상기 전압 검출기의 출력 신호를 디지털 신호로 변환하기 위한 A/D 컨버터 및 상기 디지털 신호를 저장하기 위한 레지스터를 포함하여 이루어지는 것을 특징으로 하는 테스트 패턴을 이용한 식각 특성 측정 회로.
- 제 11 항에 있어서,상기 테스트 패턴 어레이를 구성하는 제 1 열의 테스트 패턴들은 각각의 양 끝단에 전류를 공급 및 방출시키기 위한 제 1 및 제 2 전류 공급 라인이 공통으로 접속되고, 제 2 열의 테스트 패턴들은 각각의 양 끝단에 전류를 공급 및 방출시키기 위한 제 3 및 제 4 전류 공급 라인이 공통으로 접속되며, 제 3 열 내지 제 m 열의 테스트 패턴들도 각각 상기 제 1 및 제 2 열의 테스트 패턴들과 동일하게 양 끝단에 전류를 공급 및 방출시키기 위한 전류 공급 라인이 공통으로 접속되어 각각의 전류 공급 라인을 통해 상기 제 1 선택 수단에 의해 선택되어지는 것을 특징으로 하는 테스트 패턴을 이용한 식각 특성 측정 회로.
- 제 11 항에 있어서,상기 테스트 패턴 어레이를 구성하는 제 1 행의 테스트 패턴들의 제 1 및 제 3 돌출부에는 전압을 측정하기 위한 제 1 및 제 2 전압 측정 라인이 각각 공통으로 접속되고, 제 2 행의 테스트 패턴들의 제 1 및 제 3 돌출부에는 전압을 측정하기 위한 제 3 및 제 4 전압 측정 라인이 각각 공통으로 접속되며, 제 3 행 내지 제 n 행의 테스트 패턴들의 제 1 및 제 3 돌출부에도 상기 제 1 및 제 2 행의 테스트 패턴들과 동일하게 전압을 측정하기 위한 전압 측정 라인이 공통으로 접속되어 각각의 전압 측정 라인을 통해 상기 제 2 선택 수단에 의해 특정 행의 테스트 패턴들이선택되어지는 것을 특징으로 하는 테스트 패턴을 이용한 식각 특성 측정 회로.
- 제 11 항에 있어서,상기 테스트 패턴 어레이를 구성하는 제 1 열의 테스트 패턴들은 각각의 양 끝단에 전류를 공급 및 방출시키기 위한 제 1 및 제 2 전류 공급 라인이 공통으로 접속되고, 제 2 열의 테스트 패턴들은 각각의 양 끝단에 전류를 공급 및 방출시키기 위한 제 2 및 제 3 전류 공급 라인이 공통으로 접속되며, 제 3 열 내지 제 m 열의 테스트 패턴들도 각각 상기 제 1 및 제 2 열의 테스트 패턴들과 동일하게 양 끝단에 전류를 공급 및 방출시키기 위한 전류 공급 라인이 공통으로 접속되어 각각의 전류 라인을 통해 상기 제 1 선택 수단에 의해 선택되어지는 것을 특징으로 하는 테스트 패턴을 이용한 식각 특성 측정 회로.
- 제 11 항에 있어서,상기 테스트 패턴 어레이를 구성하는 제 1 행의 테스트 패턴들의 제 1 및 제 3 돌출부에는 전압을 측정하기 위한 제 1 및 제 2 전압 측정 라인이 각각 공통으로 접속되고, 제 2 행의 테스트 패턴들의 제 1 및 제 3 돌출부에는 전압을 측정하기 위한 제 2 및 제 3 전압 측정 라인이 각각 공통으로 접속되며, 제 3 행 내지 제 n 행의 테스트 패턴들의 제 1 및 제 3 돌출부에도 상기 제 1 및 제 2 행의 테스트 패턴들과 동일하게 전압을 측정하기 위한 전압 측정 라인이 공통으로 접속되어 각각의 전압 측정 라인을 통해 상기 제 2 선택 수단에 의해 특정 행의 테스트 패턴들이 선택되어지는 것을 특징으로 하는 테스트 패턴을 이용한 식각 특성 측정 회로.
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Citations (2)
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| KR980005980A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 모스 트랜지스터 테스트 패턴 형성방법 |
| KR100187682B1 (ko) * | 1995-04-11 | 1999-06-01 | 김영환 | 모스펙트 테스트 패턴 제작방법 |
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| US5963784A (en) * | 1997-05-09 | 1999-10-05 | Vlsi Technology, Inc. | Methods of determining parameters of a semiconductor device and the width of an insulative spacer of a semiconductor device |
| US6057171A (en) * | 1997-09-25 | 2000-05-02 | Frequency Technology, Inc. | Methods for determining on-chip interconnect process parameters |
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| KR980005980A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 모스 트랜지스터 테스트 패턴 형성방법 |
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