JP2007123755A - ボイド検出装置、その製造方法及び評価方法 - Google Patents

Abstract

【課題】溝型素子分離領域に生じたボイドを高感度に検出することができるボイド検出装置、その製造方法及び評価方法を提供する。
【解決手段】ボイド検出装置１は、複数の活性化領域１１と、複数の溝型素子分離領域２５とが交互に縞状に形成された半導体基板と、溝型素子分離領域２５の表面に接続される複数の電極４１と、電極４１の各々に接続される複数の配線１２ａ及び１２ｂを備える。ボイド２７の内部に埋め込まれた導電体が電極４１に電気的に接続されるため、一対の電極４１間のリーク電流を測定することによって、高感度にボイドの存在を検出することができる。
【選択図】図１

Description

本発明は、ボイド検出装置、その製造方法及び評価方法に関し、より特定的には、半導体集積回路装置の製造工程において溝型素子分離領域内に発生するボイドを検出するためのボイド検出装置、その製造方法及び評価方法に関する。

近年、半導体装置の微細化・高集積化に伴い、素子間の分離方法として従来採用されてきたＬＯＣＯＳ法に代わり、溝型素子分離法、すなわち、シャロートレンチアイソレーション法（以下、「ＳＴＩ法」という）が採用されている。ＳＴＩ法は、例えば、１９９６年ＶＬＳＩテクノロジーシンポジウム予稿集第１５６頁、または、１９９６年ＩＥＤＭテクニカル予稿集第８４１頁等に記載されている。ＳＴＩ法は、ＬＯＣＯＳ法において問題となるバーズビークなどの横方向の広がりが無く、設計どおりの微細な素子分離を実現可能とする。

以下、図９Ａ〜図９Ｅを参照しながら、ＳＴＩ法による素子分離領域の形成方法について説明する。

図９Ａ〜図９Ｅは、従来の溝型素子分離領域の製造工程を示す断面図である。

まず、図９Ａに示されるように、シリコン基板２１を用意し、シリコン基板２１の表面にシリコン酸化膜２２と、シリコン窒化膜２３とを順次形成する。

次に、フォトレジストを用いる公知のエッチング技術によって、シリコン窒化膜２３とシリコン酸化膜２２とをパターニングする。パターニングされたシリコン窒化膜２３とシリコン酸化膜２２とをマスクとしてシリコン基板２１をエッチングすることによって、図９Ｂに示されるように、溝２４ａ及び２４ｂが形成される。

次に、図９Ｃに示されるように、溝２４ａ及び２４ｂの各々の内面にシリコン酸化膜２６ａ及び２６ｂが熱酸化法によって形成される。その後、ＣＶＤ法によって、溝２４ａ及び２４ｂが埋め込まれるように、シリコン基板２１の表面上にシリコン酸化膜２５が形成される。

次に、図９Ｄに示されるように、シリコン基板２１の表面を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法によって研磨し、シリコン酸化膜２５がシリコン基板２１の表面から除去される。この工程において、シリコン窒化膜２３ａ、２３ｂ及び２３ｃの研磨レートは、シリコン酸化膜２５の研磨レートの数十分の一であって、シリコン酸化膜２５の研磨レートに対して十分に小さいため、シリコン窒化膜２３ａ、２３ｂ及び２３ｃは、シリコン酸化膜２５ａ及び２５ｂに対する研磨ストッパーとして機能する。その結果、シリコン酸化膜２５ａ及び２５ｂは、溝２４ａ及び２４ｂの内部に埋め込まれるように形成される。

その後、図９Ｅに示されるように、シリコン基板２１上に残存しているシリコン窒化膜２３ａ、２３ｂ及び２３ｃと、シリコン酸化膜２２ａ、２２ｂ及び２２ｃとをエッチングによって除去することによって、シリコン基板２１上への溝型素子分離領域の形成が完了する。

以上のようなＳＴＩ法によれば、半導体基板の表面に微細な素子分離領域を形成することができる。

近年、半導体基板上に形成される素子が微細化するのに伴って、素子分離領域の幅を微細化することへの要求が高まっている。例えば、図９Ｂに示される溝２４ａ及び２４ｂの幅が１５０ｎｍ以下に設定された素子分離領域が求められている。

ところが、溝２４ａ、２４ｂの幅が小さくなると、図９Ｃに示されるシリコン酸化膜２５の堆積工程において、溝２４ａ及び２４ｂが完全に埋め込まれず、堆積されたシリコン酸化膜２５の内部に空隙部（以下、「ボイド」という）が生じることがある。

図１０Ａ及び１０Ｂは、溝型素子分離領域内にボイドが発生する過程の一例を示す断面図である。

図１０Ａは、シリコン基板２１上にシリコン酸化膜２５を堆積させる工程において、堆積されたシリコン酸化膜２５の表面に露出するボイド２７ａ及び２７ｂが発生した状態を示している。上述したように、堆積されたシリコン酸化膜２５は、ＣＭＰ法によって、シリコン基板２１の表面から除去された後、シリコン窒化膜２３ａ、２３ｂ及び２３ｃと、シリコン酸化膜２２ａ、２２ｂ及び２２ｃとが除去される。すると、図１０Ｂに示されるように、形成された溝型素子分離領域２５ａ及び２５ｂの表面には、発生したボイド２７ａ及び２７ｂの一部によって凹部が形成される。

凹部の内部に導電性の残渣が残留すると、後続のゲート電極形成工程や配線形成工程等において、当該残渣は、ゲート電極間や配線材料間の電気的ショートの原因となる。したがって、半導体装置の動作は、凹部に残留する残渣によって著しく損なわれてしまう。

図１１Ａ及び図１１Ｂは、溝型素子分離領域内にボイドが発生する過程の他の例を示す断面図である。図１１Ａは、図１０Ａの例と比べて、ボイド２７ａ及び２７ｂがシリコン窒化膜２３ａ〜２３ｃの表面からより深い位置に発生した状態を示す。更に、図１１Ａに示される例においては、図１０Ａの例とは異なり、ボイド２７ａ及び２７ｂの上部におけるシリコン酸化膜２５の表面が閉じられている。この場合、シリコン窒化膜２３ａ、２３ｂ及び２３ｃと、シリコン酸化膜２２ａ、２２ｂ及び２２ｃとが除去されると、図１１Ｂに示されるように、ボイド２７ａ及び２７ｂが溝型素子分離領域２５ａ及び２５ｂの内部に残留することがある。

従来、ボイドは、半導体装置の断面を物理解析することによって、検出されることが一般的であった。しかしながら、物理解析には、結果が得られるまでにある程度の時間が必要である。また、物理解析によっては、半導体ウェハ内に多数形成されるＳＴＩ分離領域のすべてに対して、ボイドの有無やその程度を検出することは極めて困難であるという問題があった。

また、配線層間に生じたボイドに関して、ボイドの有無を検出する方法が提案されている（例えば、特許文献１参照）。

図１２は、特許文献１に記載されている従来のボイド検出装置の一例を示す図であり、図１３は、従来のボイド検出装置の他の例を示す図である。

図１２に示される配線パターンは、折れ曲がり部を有し、互いに平行に、かつ、一定のピッチｘで配置される複数の配線を備える。折れ曲がり部は、直線部分に対して、一旦所定角度だけ折れ曲がった後、再度、所定角度だけ反対方向に折れ曲がるように形成されている。各配線が延びる方向（図１２における上下方向）における折れ曲がり部同士の間隔ｙ_nは、配線同士のピッチｘより大きく設定されている。また、配線が延びる方向における配線の両端の距離Ｙは、０．３ｍｍ以上に設定されている。

図１２に示される配線パターンの直上には、層間絶縁膜が形成され、更に、層間絶縁膜の表面に、図１３に示される断線チェックパターンまたはショートチェックパターンが形成される。

その後、上記の折れ曲がり部を含む配線パターンの断面は、ＳＥＭを用いる観察によって、ボイドの有無が評価される。
特開平５−１２９４００号公報

特許文献１に記載されている従来のボイド検出方法は、凹凸が比較的大きな配線層上に堆積される層間絶縁膜間に発生したボイドを検出することを目的とする。そのため、表面が平坦な溝型素子分離領域に発生したボイドを検出するために従来の方法が適用された場合、ボイドの検出感度が十分ではないという問題がある。また、発生したボイドが溝型素子分離領域の表面に露出せず、溝型素子分離領域の内部に埋没している場合には、従来の方法によっては、ボイドを検出することができないという問題がある。

それ故に、本発明は、溝型素子分離領域に生じたボイドを高感度に検出することができると共に、溝型素子分離領域内部に埋没するボイドをも検出することができ、更に、より短時間かつ低コストで統計的に溝型素子分離内ボイドを検出することができるボイド検出装置、その製造方法及び評価方法を提供することを目的とする。

第１の発明は、溝型素子分離領域内に発生する線状のボイド内に導電体が埋め込まれ、導電体を用いて電気的にボイドを検出するためのボイド検出装置であって、その表面に、第１の幅を有する複数の第１の溝型素子分離領域と、第２の幅を有する複数の第１の活性化領域とが交互に縞状に形成された半導体基板と、第１の溝型素子分離領域の長手方向に沿って所定間隔毎に配置されると共に、第１の溝型素子分離領域と直交する方向に整列し、かつ、第１の溝型素子分離領域の各々に接続される複数の電極と、第１の溝型素子分離領域の各々と直交するように形成され、第１の溝型素子分離領域と直交する方向に整列する電極の各々に電気的に接続される複数の配線とを備える。

第２の発明は、溝型素子分離領域内に発生する線状のボイド内に導電体が埋め込まれ、導電体を用いて電気的にボイドを検出するためのボイド検出装置であって、その表面に、第１の幅を有する複数の第１の溝型素子分離領域と、第２の幅を有する複数の第１の活性化領域とが交互に縞状に形成された半導体基板と、第１の溝型素子分離領域の長手方向に沿って所定間隔毎に配置されると共に、第１の溝型素子分離領域と直交する方向に整列し、かつ、第１の溝型素子分離領域の各々に接続される複数の電極と、第１の溝型素子分離領域の各々と直交するように形成され、第１の溝型素子分離領域と直交する方向に整列する電極の各々に電気的に接続される複数の配線と、第１の溝型素子分離領域の各々の表面を橋架するように形成される導電領域とを備える。

ボイド検出装置は、半導体基板上に形成され、第１の幅を有する複数の第２の溝型素子分離領域と、第２の幅を有する第２の活性化領域とが交互に縞状に配置される第１の校正パターンと、半導体基板上に形成され、第１の幅より大きな所定の第３の幅を有する第３の活性化領域を含む第２の校正パターンとを更に備えても良い。

また、第３の幅は、第１の幅の５倍以上であることが好ましい。

第３の発明は、溝型素子分離領域内に発生する線状のボイドを検出するためのボイド検出装置の製造方法であって、半導体基板の表面に、第１の幅を有する複数の溝を、第２の幅を空けて縞状に形成する工程と、溝の各々が埋め込まれるように、半導体基板の表面に第１の絶縁体を堆積させる工程と、第１の絶縁体が溝の各々の内部にのみ残留するように、半導体基板の表面に堆積された第１の絶縁体を除去することによって、溝型素子分離領域を形成する工程と、半導体基板の表面に導電体を堆積させる工程と、半導体基板の表面に堆積された導電体を除去する工程と、半導体基板の表面に第２の絶縁体を堆積させる工程と、第２の絶縁体の表面から少なくとも溝型素子分離領域の表面まで延びる開孔を形成することによって、複数のコンタクト領域を形成する工程と、コンタクト領域の内部に導電体を堆積させることによって、複数の電極を形成する工程と、第２の絶縁体の表面に電極の各々に接続される配線層を形成する工程とを備える。

第４の発明は、半導体集積回路の製造工程において溝型素子分離領域内に発生する線状のボイドを検出するためのボイド検出装置の製造方法であって、半導体基板の表面に、第１の幅を有する複数の溝を、第２の幅を空けて縞状に形成する工程と、溝の各々が埋め込まれるように、半導体基板の表面に第１の絶縁体を堆積させる工程と、第１の絶縁体が溝の各々の内部にのみ残留するように、半導体基板の表面に堆積された第１の絶縁体を除去することによって、溝型素子分離領域を形成する工程と、半導体基板の表面に導電体を堆積させる工程と、半導体基板の表面に堆積された導電体の一部を除去することによって、第１の絶縁体の表面を橋架するように導電領域を形成する工程と、半導体基板の表面に第２の絶縁体を堆積させる工程と、第２の絶縁体の表面から少なくとも溝型素子分離領域の表面まで延びる開孔を形成することによって、複数のコンタクト領域を形成する工程と、コンタクト領域の内部に導電体を堆積させることによって、複数の電極を形成する工程と、第２の絶縁体の表面に電極の各々に接続される配線層を形成する工程とを備える。

第５の発明は、その表面に、第１の幅を有する複数の第１の溝型素子分離領域と、第２の幅を有する複数の第１の活性化領域とが交互に縞状に形成された半導体基板と、第１の溝型素子分離領域の長手方向に所定間隔毎に配置されると共に、第１の溝型素子分離領域と直交する方向に整列し、かつ、第１の溝型素子分離領域の各々に接続される複数の電極と、第１の溝型素子分離領域の各々と直交するように形成され、第１の溝型素子分離領域と直交する方向に整列する電極の各々に電気的に接続される複数の配線とを備え、第１の溝型素子分離領域内に発生した線状のボイド内には導電体が埋め込まれるボイド検出装置の評価方法であって、一対の電極の間に所定の電圧を印加する工程と、一対の電極の間を流れる電流量を測定する工程と、測定された電流量と、予め定められた基準値とを比較することによって、第１の溝型素子分離領域に発生したボイドの有無を評価する工程とを備える。

第６の発明は、その表面に、第１の幅を有する複数の第１の溝型素子分離領域と、第２の幅を有する複数の第１の活性化領域とが交互に縞状に形成された半導体基板と、第１の溝型素子分離領域の長手方向に所定間隔毎に配置されると共に、第１の溝型素子分離領域と直交する方向に整列し、かつ、第１の溝型素子分離領域の各々に接続される複数の電極と、第１の溝型素子分離領域の各々と直交するように形成され、第１の溝型素子分離領域と直交する方向に整列する電極の各々に電気的に接続される複数の配線と、第１の溝型素子分離領域の各々の表面を橋架するように形成される導電領域とを備え、第１の溝型素子分離領域内に発生した線状のボイド内には導電体が埋め込まれるボイド検出装置の評価方法であって、電極と導電領域との間に所定の電圧を印加する工程と、電極と導電領域との間を流れる電流量を測定する工程と、測定された電流量と、予め定められた基準値とを比較することによって、第１の溝型素子分離領域に発生したボイドの有無を評価する工程とを備える。

ボイド検出装置は、半導体基板上に形成され、第１の幅を有する第２の溝型素子分離領域と、第２の幅を有する第２の活性化領域とが交互に縞状に配置される第１の校正パターンと、半導体基板上に形成され、第２の幅より大きな所定の第３の幅を有する第３の活性化領域を含む第２の校正パターンとを更に含み、ボイド検出装置の評価方法は、第１の校正パターンを用いて、第２の活性化領域の電気抵抗値を測定する工程と、第２の校正パターンを用いて、第３の活性化領域の電気抵抗値を測定する工程と、第２及び第３の活性化領域の各々の電気抵抗値に基づいて、第１の幅を同定する工程と、測定された電流量と、同定された第１の幅との相関関係を求める工程とを更に備えても良い。

本発明に係るボイド検出装置、その製造方法及び評価方法によれば、溝型素子分離領域の表面に露出したボイドの内部には導電体が部分的に残留する。そのため、ボイド内部に残留する導電体が、隣接する一対の電極に電気的に接続されている場合、当該一対の電極間は、電気的にショートする。したがって、そのため電極間に電圧を印加すれば、その際流れる電流量を測定することによって、溝型素子分離内のボイドの有無を判定することができる。

また、平行かつ縞状に配置された複数の活性化領域及び複数の溝型素子分離領域上に堆積された導電体の一部を除去することによって、活性化領域に対して直交する方向に互いに平行に配置されるように残留させると、溝型素子分離内に導電体がより残留しやすくなる。よって、溝型素子分離内ボイドをより高感度で検出することが可能となる。

更に、溝型素子分離領域の内部に形成されたボイドの検出に関し、コンタクト領域をより深くまで形成することによって、コンタクト領域は、溝型素子分離領域の上部を貫通する。コンタクト領域のない部に、例えばタングステン（Ｗ）等の導電体をＣＶＤ法により堆積させることによって、コンタクト領域とボイドとの内部に導電体が堆積する。これにより、隣接する一対の電極同士を電気的にショートさせることができる。したがって、一対の電極間に電圧を印加し、当該一対の電極間を流れる電流量を測定することによって、溝型素子分離領域の内部に埋没したボイドの有無を判定することが可能である。

更に、ボイド検出装置の近傍に、第１の校正パターンと第２の校正パターンとを形成すれば、第１の校正パターンの電気抵抗値と、第２の校正パターンのシート抵抗値とを用いて、ボイド検出装置の溝型素子分離領域の幅を校正することが可能となる。したがって、校正された溝型素子分離領域の幅と、電極間のリーク電流量との相関を調べることによって、例えばウェハ面における溝型素子分離領域の幅と、ボイドの発生との関係が明確になる。

本発明に係る溝型素子分離領域内ボイドの検出装置、その製造方法及び評価方法によれば、平坦なパターンに存在するボイドを、電気的に高感度に検出することが可能となる。また、溝型素子分離領域上に電極が形成されるため、溝型素子分離領域の内部に埋没したボイドを検出することも可能となる。また、電気的にボイドを検出することができるため、溝型素子分離内に発生するボイドの検出を高速化することが可能となる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る溝型素子分離内ボイドの検出装置、その製造方法及びその評価方法について、図面を参照しながら説明する。

図１は、本発明の第１の実施形態に係るボイド検出装置の平面図である。図１に示されるボイド検出装置１は、シリコン基板と、複数の電極４１と、金属配線１２ａ及び１２ｂとを備える。

シリコン基板の表面には、幅がＳである複数の溝型素子分離領域２５と、幅がＷである複数の活性化領域１１とが交互かつ平行な縞状に形成されている。一例として、幅Ｗ及び幅Ｓは、共に１００ｎｍに設定されている。本実施形態においては、溝型素子分離領域２５の幅Ｓと活性化領域１１の幅Ｗとは、等しく設定されているが、幅Ｓと幅Ｗとは、相違していても良い。

電極４１は、例えば、Ｗ（タングステン）プラグであり、溝型素子分離領域２５の上部に形成されたコンタクト領域１３の内部に導電体を埋め込むことによって形成されている。複数の電極４１は、溝型素子分離領域２５の長手方向（図１における左右方向）に沿って所定間隔毎に配置されている。また、複数の電極４１は、溝型素子分離領域２５と直交する方向（図１における上下方向）に整列するように配置されている。

金属配線１２ａは、シリコン基板２１の表面に形成された絶縁膜の表面に、溝型素子分離領域２５と直交するように形成されている。金属配線１２ａの各々は、溝型素子分離領域２５の長手方向と直交する方向において整列する電極４１の各々と電気的に接続されている。金属配線１２ｂの各々もまた、金属配線１２ａと同様に形成されている。本実施形態においては、複数の金属配線１２ａ及び複数の金属配線１２ｂは、溝型素子分離領域２５の長手方向において、交互に配置されている。

図１において線分によって模式的に示されるように、ボイド２７は、溝型素子分離領域２５における幅方向の中央部分を、溝型素子分離領域２５の長手方向に延びるように発生する。

ここで、図２Ａ〜図２Ｄを参照して、本発明の第１の実施形態に係るボイド検出装置１ａの製造方法の一例を説明する。ただし、図２Ａより前の工程は、図９Ａ〜図９Ｅに示される従来の製造方法におけるものと同様であるので、以下では、図２Ａ以降の工程についてのみ説明する。また、図２Ａ〜図２Ｃは、図１に示されるＡ−Ａラインの断面に相当する断面図であり、図２Ｄは、図１に示されるＢ−Ｂラインの断面図である。

まず、図２Ａに示されるように、シリコン基板２１の表面を酸化することによって、シリコン酸化膜２９が形成される。続いて、シリコン酸化膜２９の表面には、ドーピングされたポリシリコン膜２８が形成される。この工程において、溝型素子分離領域２５ａ及び２５ｂの表面に発生したボイド２７ａ及び２７ｂの内部には、ポリシリコン膜２８が埋め込まれる。

次に、図２Ｂに示されるように、ドライエッチングによって、ポリシリコン膜２８は、シリコン基板２１の表面の全体から除去される。ただし、ボイド２７ａ及び２７ｂの内部に埋め込まれたポリシリコン膜２８ａ及び２８ｂは、エッチングされずにボイド２７ａ及び２７ｂの内部に残留する。

次に、図２Ｃに示されるように、シリコン基板２１の表面に、層間絶縁膜を形成するためのシリコン酸化膜３２が形成される。シリコン酸化膜３２には、その表面から溝型素子分離領域２５の少なくとも表面まで延びる開孔を形成することによって、複数のコンタクト領域１３が形成される。複数のコンタクト領域１３は、溝型素子分離領域２５の長手方向に所定間隔毎に形成されると共に、溝型素子分離領域２５の長手方向と直交する方向に整列するように形成される。形成されたコンタクト領域１３の内部には、タングステン（Ｗ）をＣＶＤ法によって埋め込むことによって、電極（Ｗプラグ）４１が形成される。更に、シリコン酸化膜３２の表面には、電極４１の各々を接続する金属配線１２ａ及び１２ｂが形成される。

図２Ｅに示されるように、ボイド２７ｂの内部に埋め込まれたポリシリコン膜２８は、コンタクト領域１３の内部に埋め込まれた電極４１の各々に電気的に接続されている。従って、金属配線１２ａ及び１２ｂの間に電圧を印加したときに、金属配線１２ａ及び１２ｂの間を流れる電流量を測定することによって、ボイド２７ｂの存在を高感度に検出することが可能となる。尚、ボイドの検出方法の詳細については後述する。

また、ボイドは、溝型素子分離領域の内部に埋没した状態で発生する場合がある。以下、図３Ａ〜図３Ｅを参照しながら、溝型素子分離領域の内部に発生したボイドを検出することができるボイド検出装置について説明する。

図３Ａ〜図３Ｅは、本発明の第１の実施形態に係るボイド検出装置の製造方法の他の一例を示す断面図である。尚、図３Ａ〜図３Ｄは、図１に示されるＡ−Ａラインの断面に相当する断面図であり、図３Ｅは、図１に示されるＢ−Ｂラインに相当する断面図である。

図３Ａ及び図３Ｂに示されるように、ボイド２７ａ及び２７ｂは、シリコン酸化膜よりなる溝型素子分離領域２５ａ及び２５ｂの内部に埋没している。そのため、シリコン基板２１の表面にポリシリコン膜２８を堆積させ、その後、堆積されたポリシリコン膜２８がエッチングによって除去されても、ポリシリコン膜２８は、ボイド２７ａ及び２７ｂの内部に埋め込まれない。

しかしながら、図３Ｃに示されるように、シリコン基板２１の表面に層間絶縁膜であるシリコン酸化膜３２を堆積させた後に、シリコン酸化膜３２にコンタクト領域１３を形成する工程において、シリコン酸化膜２５ａ及び２５ｂの上面の一部がエッチングされる。この結果、コンタクト領域１３は、溝型素子分離領域２５ａ及び２５ｂの上部をボイド２７ａ及び２７ｂの内部まで貫通する。

したがって、図３Ｄ及び図３Ｅに示されるように、ＣＶＤ法に従ってタングステン（Ｗ）をコンタクト領域１３の内部に堆積させることによって、電極（Ｗプラグ）４１を形成する工程において、ボイド２７ａ及び２７ｂの内部にもタングステンが埋め込まれる。その結果、ボイド２７ａ及び２７ｂの内部に埋め込まれた導電体（タングステン）によって、隣接する一対の電極４１は、相互に電気的に接続される。

このように、本実施形態に係るボイド検出装置１ａ及び１ｂによれば、溝型素子分離領域２５ａ及び２５ｂ内に埋没したボイド２７ａ及び２７ｂの存在の有無を電気的な測定によって検出することも可能となる。

尚、溝型素子分離領域２５にボイド２７が発生する場合、ボイド２７は必ずしも規則的に発生するわけではなく、溝型素子分離領域の任意の位置にランダムに発生する。したがって、ボイド２７の内部に残留するポリシリコン膜２８、あるいは、ボイド２７の内部に埋め込まれる電極４１の長さ及び位置は、様々に異なっていることが予想される。しかし、本実施形態に係るボイド検出装置によれば、１つの電極から、隣接する少なくとも１つの電極に渡ってボイド２７が存在する場合、隣接する一対の電極同士の間は、電気的にショートする。したがって、隣接する一対の電極の間に電圧を印加したとき、一対の電極の間が絶縁されている状態と比べてより多くの電流が流れるため、極めて高感度に溝型素子分離領域内のボイドを検出することが可能である。

図４は、本発明の第１の実施形態に係るボイド検出装置を用いて、ボイドの有無を評価した結果を示す模式図である。

第１の実施形態に係るボイド検出装置を用いてボイドの有無を評価するために、まず、金属配線１２ａ及び１２ｂの間に、１．５Ｖの電圧が印加される。次に、金属配線１２ａ及び１２ｂの間を流れる電流の量が測定される。そして、測定された電流の量と、予め定められた基準値とを比較することによって、ボイドの有無が評価される。

図４において、矩形形状の領域は、ウェハ面上のチップの配置に対応して形成されたボイド検出装置を示す。また、図４において、黒く示される領域は、隣接する少なくとも一対の電極が、ボイド内部に埋め込まれた導電体によってショートした結果、電極間に基準値以上の電流が流れた領域であることを示す。

図４に示される例では、溝型素子分離領域の幅（図１におけるＳ）を９０ｎｍから１３０ｎｍまで１０ｎｍ毎に増加させた複数のボイド検出装置が、同一チップ内に形成されている。図４に示される結果から明らかなように、溝型素子分離領域の幅が１２０ｎｍ以下に設定されている場合、溝型素子分離領域内にボイドが発生する。また、ウェハ面におけるボイドの発生分布も明確である。すなわち、図４の例によれば、ウェハの周辺において、特に溝型素子分離領域の埋め込み不良が発生しやすい傾向にあることが把握される。

以上のように、本発明の第１の実施形態に係るボイド検出装置１ａ及び１ｂ、その製造方法及び評価方法によれば、溝型素子分離領域の表面に露出するボイドの内部にはポリシリコン膜が残留し、溝型素子分離内部に埋没したボイドの内部には、電極形成時に導電体が埋め込まれる。したがって、一対の電極間を流れる電流量を測定することによって、極めて高感度にボイドの存在を検出することが可能となる。

（第２の実施形態）
以下、本発明の第２の実施形態に係るボイドの検出装置、その製造方法及びその評価方法について、図面を参照しながら説明する。

図５は、本発明の第２の実施形態に係るボイド検出装置の平面図であり、図６は、図５に示されるＣ−Ｃラインの断面図である。図５及び図６に示されるボイド検出装置２は、第１の実施形態に係るボイド検出装置に加えて、内部に埋め込まれた複数のポリシリコン電極１５を更に備える。尚、シリコン基板、電極４１、金属配線１２ａ及び１２ｂは、第１の実施形態に示されたものと同様であるので、以下での説明を省略する。

複数のポリシリコン電極１５は、溝型素子分離領域２５の長手方向と直交し、かつ、複数の溝型素子分離領域２５の表面を橋架するように形成されている。本実施形態においては、ポリシリコン電極１５の各々は、平面視における金属電極１２ａ及び１２ｂの間を、金属電極１２ａ及び１２ｂの各々と平行に延びるように形成されている。また、ポリシリコン電極１５は、溝型素子分離領域２５及び活性化領域１１が縞状に配置されたパターン外において、図示しない電源等に電気的に接続される。

ここで、第２の実施形態に係るボイド検出装置２の製造方法について説明する。まず、第１の実施形態において図２Ａに示される工程と同様に、シリコン基板２１上にポリシリコン膜２８が形成される。次に、ポリシリコン膜２８を除去する工程において、ポリシリコン膜２８は、シリコン基板２１の表面の全面から除去されるのではなく、活性化領域１１に直交する複数の互いに平行な領域に残留するようにパターニングされ、その一部が除去される。この結果、シリコン基板２１上には、溝型素子分離領域２５の長手方向と直交し、かつ、溝型素子分離領域２５の表面を橋架する複数のポリシリコン電極１５が形成される。尚、溝型素子分離領域２５の表面に発生したボイド２７の内部には、第１の実施形態と同様に、ポリシリコン膜２８が埋め込まれる。その後は、第１の実施形態に示される図２Ｃ及び図２Ｄに示されるのと同様の工程によって、電極４１と、金属配線１２ａ及び１２ｂが形成される。

このようなボイド検出装置２の製造方法によれば、溝型素子分離領域２５の表面に露出するボイドが発生した場合、図６に示されるように、ボイド２７の内部に埋め込まれた導電体は、電極４１とポリシリコン電極１５とに電気的に接続される。

また、図５及び図６に示されるように、溝型素子分離領域２５の長手方向において隣接する一対の電極４１の間にポリシリコン電極１５が配置されているため、溝型素子分離領域２５の表面に発生したボイド２７の内部に、ポリシリコン膜２８がより残留しやすくなる。これにより、溝型素子分離領域２５の表面に露出したボイドの検出感度が第１の実施形態と比べて向上する。

更に、本実施形態に係るボイド検出装置２を用いてボイドの有無を評価するためには、第１の実施形態における方法を適用することができる。すなわち、金属配線１２ａ及び１２ｂの間に電圧を印加し、金属配線１２ａ及び１２ｂの間を流れる電流の量を測定し、そして、測定された電流量と基準値とを比較することによって、ボイドの有無を検出することができる。

本実施形態においては、第１の実施形態に係るボイド検出装置の評価方法に代えて、または、第１の実施形態に係る評価方法に加えて、更に、電極４１とポリシリコン電極１５との間の電流量を測定することによって、ボイドの有無を評価することも可能である。すなわち、まず、金属配線１２ａ及び１２ｂのいずれか一方と、ポリシリコン電極１５との間に電圧が印加される。次に、金属配線とポリシリコン電極との間を流れた電流量が測定される。そして、測定された電流量に基づいて、ボイドの有無が評価される。１つの電極４１とポリシリコン電極１５との間の距離は、隣接する一対の電極４１間の距離よりも短いため、ボイド２７の内部に埋め込まれたポリシリコン膜の残渣がより小さい場合でも、ボイドの有無を検出することができる。

このように、第２の実施形態に係るボイド検出装置２及びその評価方法によれば、ポリシリコン電極が隣接する一対の電極間に配置されているため、より微小なポリシリコン膜残渣によって電流を検出することができる。したがって、ボイドの検出感度をより高めることが可能となる。また、第２の実施形態に係るボイド検出装置の製造方法によれば、より検出感度の高いボイド検出装置を形成することが可能となる。

（第３の実施形態）
以下、本発明の第３の実施形態に係るボイド検出装置及びその評価方法について、図面を参照しながら説明する。

図７Ａは、本発明の第３の実施形態に係るボイド検出装置に含まれる第１の校正パターンを示す平面図であり、図７Ｂは、本発明の第３の実施形態に係るボイド検出装置に含まれる第２の校正パターンを示す平面図である。図７Ａ及び図７Ｂに示される第１及び第２の校正パターンは、ボイド検出装置と同一のシリコン基板上に形成され、ボイド検出装置に含まれる活性化領域の幅を電気的な測定によって構成するためのパターンである。

図７Ａに示される第１の校正パターン７は、幅がＷ１である活性化領域５６及び５７と、活性化領域５５と、幅がＳ１である複数の溝型素子分離領域５８とを備える。活性化領域５６及び５７と、溝型素子分離領域５８とは、交互かつ平行な縞状に形成されている。活性化領域５６及び５７の幅Ｗ１は、ボイド検出装置に含まれる活性化領域の幅Ｗに等しく、溝型素子分離領域５８の幅Ｓ１は、ボイド検出装置に含まれる溝型素子分離領域の幅Ｓと等しくなるように設定されている。また、活性化領域５６及び５７の長手方向における長さＬ１は、幅Ｗ１及びＳ１に対して十分に大きく設定する必要があり、長さＬ１は、幅Ｗ１またはＳ１の１０倍以上に設定されることが望ましい。一例として、本実施形態においては、活性化領域５６及び５７の幅Ｗ１と、溝型素子分離領域５８の幅Ｓ１とは、１００ｎｍに設定され、活性化領域５６及び５７の長さＬ１は、１００μｍに設定されている。また、活性化領域５５は、活性化領域５７の電気抵抗を測定する際に、測定用パッドとして使用される。

尚、第１の校正パターン７において、１本の活性化領域５７と平行に、複数の活性化領域５６が複数形成されている。これは、リソグラフィーによってレジストをパターニングする際に、露光環境をボイド検出装置におけるものと同一にすることによって、活性化領域５７の幅を正確に再現するためである。

一方、図７Ｂに示される第２の校正パターン８は、幅がＷ２である活性化領域５１と、活性化領域５１の両端に接続される活性化領域５２とを備える。活性化領域５２は、活性化領域５１の電気抵抗を測定する際に、測定用パッドとして使用される。

第２の校正パターン８に含まれる活性化領域５１の幅Ｗ２は、少なくとも第１の校正パターン７に含まれる活性化領域５６及び５７の幅Ｗ１の５倍以上に設定されていることが望ましい。また、活性化領域５１の長手方向の長さＬ２は、幅Ｗ２の少なくとも１０倍以上に設定されていることが望ましい。一例として、本実施形態においては、活性化領域５１の幅Ｗ２は、１μｍに設定され、活性化領域５１の長さＬ２は、１００μｍに設定されている。

ここで、第１の校正パターン７と第２の校正パターン８とを用いて、ボイド検出装置に含まれる溝型素子分離領域の幅Ｓを校正する方法を説明する。

まず、第２の校正パターン８の電気抵抗値を測定し、活性化領域５１のシート抵抗値が算出される。この工程において、第２の校正パターン８に含まれる活性化領域５１の幅Ｗ２は、活性化領域５１の形成時において生じる寸法誤差の影響を受けない程度の十分な大きさに設定されている。したがって、活性化領域５１のシート抵抗値は、正確に算出される。算出されたシート抵抗値は、第１の校正パターン７に含まれる活性化領域５７のシート抵抗値と同一であると考えられるので、以後、活性化領域５７の幅Ｗ１を校正するために用いられる。

次に、第１の校正パターン７を用いて、活性化領域５７の電気抵抗値が測定される。

そして、算出された活性化領域５１のシート抵抗値と、測定された活性化領域５７の電気抵抗値とを用いて、活性化領域５７の幅Ｗ１が算出される。より詳細には、活性化領域５７の長さＬ１は、幅Ｗ１に対して十分に大きく設定されているため、活性化領域５７の形成時に発生する長さＬ１に対する誤差の影響を無視することができる。そのため、活性化領域５７の電気抵抗値及び長さＬ１と、算出されたシート抵抗値とを用いて、幅Ｗ１の寸法を正確に同定することが可能となる。

第１の校正パターン７の設計時において、溝型素子分離領域５８の幅Ｓ１と、活性化領域５７の幅Ｗ１との合計値（ピッチ）は、予め定められている。したがって、活性化領域５７の実際の幅Ｗ１が同定されれば、設計時におけるＷ１及びＳ１の合計値から、実際の幅Ｗ１を差し引くことによって、溝型素子分離領域の実際の幅Ｓ１を求めることができる。リソグラフィーや他のプロセスにおいて生じる要因によって、活性化領域５７の幅Ｗ１は、設計値と相違する場合がある。しかしながら、このような校正方法によれば、活性化領域５７の幅Ｗ１と溝型素子分離領域５８の幅Ｓ１との合計が不変であることを利用して、正確に溝型素子分離領域５８の幅Ｓ１を算出することができる。

上記のような第１の校正パターン７及び第２の校正パターン８を、第１または第２の実施形態に係るボイド検出装置に隣接して形成すれば、ボイド検出装置に含まれる溝型素子分離領域の幅Ｓを、幅Ｓ１と同じと見なすことができる。したがって、第１及び第２の校正パターン８を用いて溝型素子分離領域５７の幅Ｓ１を校正することによって、ボイド検出装置に含まれる溝型素子分離領域の幅Ｓを正確に求めることができる。

以上の構成方法に従って求められたボイド検出装置の溝型素子分離領域の幅Ｓと、ボイド検出装置におけるリーク電流量との相関関係を調べることによって、溝型素子分離領域の正確な幅Ｓと、ボイドの発生との関係が明確になる。溝型素子分離領域の幅は、例えばウェハ内において一定の分布を示す。したがって、本実施形態に係る評価方法によれば、ボイドの発生が、溝型素子分離領域の幅に起因するのか、あるいは、溝型素子分離領域の埋め込み条件が不適切であることに起因するのかを特定することが可能となる。

図８は、本発明の第３の実施形態に係る溝型素子分離内のボイド検出装置の評価方法を示す図である。図８において、グラフの横軸は、電気的に校正された溝型素子分離領域の幅Ｓを示し、縦軸は、ボイド検出装置を用いて測定されたリーク電流量を示す。また、図８の例は、同一のウェハ上に形成された複数のチップの各々について、電気的に校正された幅と、リーク電流量との関係をプロットしたものである。

図８に示されるように、溝型素子分離領域の幅が減少するにつれて、リーク電流量が増加する。したがって、図８に示される分析結果から、ウェハ上においてリソグラフィーやその他の要因によって、溝型素子分離領域の幅がばらつき、ウェハ上における溝型素子分離領域の幅が小さい領域において、ボイドが発生していることが推定される。

本発明は、例えば、半導体集積回路装置の製造工程において溝型素子分離領域内に発生するボイドを検出するためのボイド検出装置、その製造方法及びその評価方法に有用である。

本発明の第１の実施形態に係るボイド検出装置の平面図 本発明の第１の実施形態に係るボイド検出装置の製造方法の一例を示す断面図 図２Ａに続く製造工程を示す断面図 図２Ｂに続く製造工程を示す断面図 図２に示されるＢ−Ｂラインの断面図 本発明の第１の実施形態に係るボイド検出装置の製造方法の他の一例を示す断面図 図３Ａに続く製造工程を示す断面図 図３Ｂに続く製造工程を示す断面図 図３Ｃに続く製造工程を示す断面図 図１に示されるＢ−Ｂラインに相当する断面図 本発明の第１の実施形態に係るボイド検出装置を用いて、ボイドの有無を評価した結果を示す模式図 本発明の第２の実施形態に係るボイド検出装置の平面図 図５に示されるＣ−Ｃラインの断面図 本発明の第３の実施形態に係るボイド検出装置に含まれる第１の校正パターンを示す平面図 本発明の第３の実施形態に係るボイド検出装置に含まれる第２の校正パターンを示す平面図 本発明の第３の実施形態に係る溝型素子分離内のボイド検出装置の評価方法を示す図 従来の溝型素子分離領域の製造工程を示す断面図 図９Ａに続く製造工程を示す断面図 図９Ｂに続く製造工程を示す断面図 図９Ｃに続く製造工程を示す断面図 図９Ｄに続く製造工程を示す断面図 溝型素子分離領域内にボイドが発生する過程の一例を示す断面図 図１０Ａに続く過程を示す断面図 溝型素子分離領域内にボイドが発生する過程の他の一例を示す断面図 図１１Ａに続く過程を示す断面図 従来のボイド検出装置の一例を示す図 従来のボイド検出装置の他の例を示す図

符号の説明

１、２ ボイド検出装置
７ 第１の校正パターン
８ 第２の校正パターン
１１ 活性化領域
１２ 金属配線
１３ コンタクト領域
１５ ポリシリコン電極
２１ シリコン基板
２２ シリコン酸化膜
２３ シリコン窒化膜
２４ 溝
２５ 溝型素子分離領域（シリコン酸化膜）
２６ シリコン酸化膜
２７ ボイド
２８ ポリシリコン膜
２９ シリコン酸化膜
４１ 電極
５１ 活性化領域
５２ 活性化領域
５５ 活性化領域
５６ 活性化領域
５７ 活性化領域
５８ 溝型素子分離領域

Claims (9)

1. 溝型素子分離領域内に発生する線状のボイド内に導電体が埋め込まれ、前記導電体を用いて電気的に前記ボイドを検出するためのボイド検出装置であって、
   その表面に、第１の幅を有する複数の第１の溝型素子分離領域と、第２の幅を有する複数の第１の活性化領域とが交互に縞状に形成された半導体基板と、
   前記第１の溝型素子分離領域の長手方向に沿って所定間隔毎に配置されると共に、前記第１の溝型素子分離領域と直交する方向に整列し、かつ、前記第１の溝型素子分離領域の各々に接続される複数の電極と、
   前記第１の溝型素子分離領域の各々と直交するように形成され、前記第１の溝型素子分離領域と直交する方向に整列する前記電極の各々に電気的に接続される複数の配線とを備える、ボイド検出装置。
2. 溝型素子分離領域内に発生する線状のボイド内に導電体が埋め込まれ、前記導電体を用いて電気的に前記ボイドを検出するためのボイド検出装置であって、
   その表面に、第１の幅を有する複数の第１の溝型素子分離領域と、第２の幅を有する複数の第１の活性化領域とが交互に縞状に形成された半導体基板と、
   前記第１の溝型素子分離領域の長手方向に沿って所定間隔毎に配置されると共に、前記第１の溝型素子分離領域と直交する方向に整列し、かつ、前記第１の溝型素子分離領域の各々に接続される複数の電極と、
   前記第１の溝型素子分離領域の各々と直交するように形成され、前記第１の溝型素子分離領域と直交する方向に整列する前記電極の各々に電気的に接続される複数の配線と、
   前記第１の溝型素子分離領域の各々の表面を橋架するように形成される導電領域とを備える、ボイド検出装置。
3. 前記半導体基板上に形成され、前記第１の幅を有する複数の第２の溝型素子分離領域と、前記第２の幅を有する第２の活性化領域とが交互に縞状に配置される第１の校正パターンと、
   前記半導体基板上に形成され、前記第１の幅より大きな所定の第３の幅を有する第３の活性化領域を含む第２の校正パターンとを更に備える、請求項１または請求項２に記載のボイド検出装置。
4. 前記第３の幅は、前記第１の幅の５倍以上であることを特徴とする、請求項３に記載のボイド検出装置。
5. 溝型素子分離領域内に発生する線状のボイドを検出するためのボイド検出装置の製造方法であって、
   半導体基板の表面に、第１の幅を有する複数の溝を、第２の幅を空けて縞状に形成する工程と、
   前記溝の各々が埋め込まれるように、前記半導体基板の表面に第１の絶縁体を堆積させる工程と、
   前記第１の絶縁体が前記溝の各々の内部にのみ残留するように、前記半導体基板の表面に堆積された前記第１の絶縁体を除去することによって、溝型素子分離領域を形成する工程と、
   前記半導体基板の表面に導電体を堆積させる工程と、
   前記半導体基板の表面に堆積された前記導電体を除去する工程と、
   前記半導体基板の表面に第２の絶縁体を堆積させる工程と、
   前記第２の絶縁体の表面から少なくとも前記溝型素子分離領域の表面まで延びる開孔を形成することによって、複数のコンタクト領域を形成する工程と、
   前記コンタクト領域の内部に導電体を堆積させることによって、複数の電極を形成する工程と、
   前記第２の絶縁体の表面に前記電極の各々に接続される配線層を形成する工程とを備える、ボイド検出装置の製造方法。
6. 半導体集積回路の製造工程において溝型素子分離領域内に発生する線状のボイドを検出するためのボイド検出装置の製造方法であって、
   半導体基板の表面に、第１の幅を有する複数の溝を、第２の幅を空けて縞状に形成する工程と、
   前記溝の各々が埋め込まれるように、前記半導体基板の表面に第１の絶縁体を堆積させる工程と、
   前記第１の絶縁体が前記溝の各々の内部にのみ残留するように、前記半導体基板の表面に堆積された前記第１の絶縁体を除去することによって、溝型素子分離領域を形成する工程と、
   前記半導体基板の表面に導電体を堆積させる工程と、
   前記半導体基板の表面に堆積された前記導電体の一部を除去することによって、前記第１の絶縁体の表面を橋架するように導電領域を形成する工程と、
   前記半導体基板の表面に第２の絶縁体を堆積させる工程と、
   前記第２の絶縁体の表面から少なくとも前記溝型素子分離領域の表面まで延びる開孔を形成することによって、複数のコンタクト領域を形成する工程と、
   前記コンタクト領域の内部に導電体を堆積させることによって、複数の電極を形成する工程と、
   前記第２の絶縁体の表面に前記電極の各々に接続される配線層を形成する工程とを備える、ボイド検出装置の製造方法。
7. その表面に、第１の幅を有する複数の第１の溝型素子分離領域と、第２の幅を有する複数の第１の活性化領域とが交互に縞状に形成された半導体基板と、
   前記第１の溝型素子分離領域の長手方向に所定間隔毎に配置されると共に、前記第１の溝型素子分離領域と直交する方向に整列し、かつ、前記第１の溝型素子分離領域の各々に接続される複数の電極と、
   前記第１の溝型素子分離領域の各々と直交するように形成され、前記第１の溝型素子分離領域と直交する方向に整列する前記電極の各々に電気的に接続される複数の配線とを備え、
   前記第１の溝型素子分離領域内に発生した線状のボイド内には導電体が埋め込まれるボイド検出装置の評価方法であって、
   前記一対の電極の間に所定の電圧を印加する工程と、
   前記一対の電極の間を流れる電流量を測定する工程と、
   測定された電流量と、予め定められた基準値とを比較することによって、前記第１の溝型素子分離領域に発生したボイドの有無を評価する工程とを備える、ボイド検出装置の評価方法。
8. その表面に、第１の幅を有する複数の第１の溝型素子分離領域と、第２の幅を有する複数の第１の活性化領域とが交互に縞状に形成された半導体基板と、
   前記第１の溝型素子分離領域の長手方向に所定間隔毎に配置されると共に、前記第１の溝型素子分離領域と直交する方向に整列し、かつ、前記第１の溝型素子分離領域の各々に接続される複数の電極と、
   前記第１の溝型素子分離領域の各々と直交するように形成され、前記第１の溝型素子分離領域と直交する方向に整列する前記電極の各々に電気的に接続される複数の配線と、
   前記第１の溝型素子分離領域の各々の表面を橋架するように形成される導電領域とを備え、
   前記第１の溝型素子分離領域内に発生した線状のボイド内には導電体が埋め込まれるボイド検出装置の評価方法であって、
   前記電極と前記導電領域との間に所定の電圧を印加する工程と、
   前記電極と前記導電領域との間を流れる電流量を測定する工程と、
   測定された電流量と、予め定められた基準値とを比較することによって、前記第１の溝型素子分離領域に発生したボイドの有無を評価する工程とを備える、ボイド検出装置の評価方法。
9. 前記ボイド検出装置は、
   前記半導体基板上に形成され、前記第１の幅を有する第２の溝型素子分離領域と、前記第２の幅を有する第２の活性化領域とが交互に縞状に配置される第１の校正パターンと、
   前記半導体基板上に形成され、前記第２の幅より大きな所定の第３の幅を有する第３の活性化領域を含む第２の校正パターンとを更に含み、
   前記第１の校正パターンを用いて、前記第２の活性化領域の電気抵抗値を測定する工程と、
   前記第２の校正パターンを用いて、前記第３の活性化領域の電気抵抗値を測定する工程と、
   前記第２及び第３の活性化領域の各々の電気抵抗値に基づいて、前記第１の幅を同定する工程と、
   測定された電流量と、同定された前記第１の幅との相関関係を求める工程とを更に備える、請求項７または請求項８に記載のボイド検出装置の評価方法。
   
   

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