JP2013110360A - 半導体装置の設計方法、半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。
【選択図】図２２

Description

本発明は、半導体装置の設計方法、半導体装置の製造方法および半導体装置に関し、特に、プラグに接続された配線を有する半導体装置の設計方法、半導体装置の製造方法および半導体装置に関する。

半導体基板にＭＩＳＦＥＴなどの半導体素子を形成してからこの半導体素子を覆うように層間絶縁膜を形成し、この層間絶縁膜にコンタクトホールを形成してから、コンタクトホールにプラグを埋め込み、プラグが埋め込まれた層間絶縁膜上に絶縁膜を形成し、この絶縁膜にダマシン技術で配線を形成し、更に上層の配線層などを形成することで、半導体装置を製造することができる。配線は、プラグに接続され、このプラグを介して、半導体素子などに電気的に接続される。

特開２０１０−１４１１８７号公報（特許文献１）には、スタンダードセルを小型化することのできる技術が記載されている。

特開２０１０−１４１１８７号公報

本発明者の検討によれば、次のことが分かった。

本発明者は、プラグと配線との接続が、プラグの上面だけでなく、プラグＰＧの側面の一部でも行われている場合（プラグと配線とが３次元的に接続されている場合）について検討している。すなわち、プラグと配線とが半導体基板に対して垂直方向に重なっている場合について検討している。プラグと配線との接続がプラグの上面だけで行われている場合（プラグと配線とが２次元的に接続されている場合）に比べて、プラグと配線とを３次元的に接続した場合は、プラグの側面の一部でもプラグと配線とを接続させた分、プラグと配線との接触面積を増大させることができるため、プラグと配線との接触抵抗を低減でき、プラグと配線との接続の信頼性を向上させることができる。

しかしながら、一般的な半導体装置の設計手法では、チップレイアウトを設計するに当たって、プラグと配線との接続には、３次元的な接続ではなく２次元的な接続を前提とし、プラグと配線との接触面積について、プラグの上面と配線との接触面積は考慮しても、プラグの側面と配線との接触面積は考慮していなかった。このため、プラグと配線とが３次元的に接続された構造を適用した場合に、２次元的な接続を前提として半導体装置を設計すると、製造された半導体装置において、プラグと配線との３次元的な実際の接触面積がばらつきやすい。プラグと配線との接触面積が不足すると、プラグと配線との接触抵抗が増大するなどしてプラグと配線との接続の信頼性が低下し、半導体装置の性能の低下を招く虞がある。一方、プラグと配線との接触面積が過剰であると、半導体チップの面積の増大を招く虞がある。

本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。

また、本発明の目的は、半導体装置の面積の縮小を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置の設計方法は、プラグと配線とが３次元的に接続された構造を考慮して、半導体装置の設計を行うものである。

また、代表的な実施の形態による半導体装置の製造方法は、プラグと配線とが３次元的に接続された構造を考慮して、半導体装置の設計を行い、それに従って半導体装置を製造するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

代表的な実施の形態によれば、半導体装置の性能を向上させることができる。

また、半導体装置の面積の縮小を図ることができる。

本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図３に続く、半導体装置の製造工程中の要部断面図である。 図４に続く、半導体装置の製造工程中の要部断面図である。 図５に続く、半導体装置の製造工程中の要部断面図である。 図６に続く、半導体装置の製造工程中の要部断面図である。 図７に続く、半導体装置の製造工程中の要部断面図である。 図８に続く、半導体装置の製造工程中の要部断面図である。 図９に続く、半導体装置の製造工程中の要部断面図である。 図１０に続く、半導体装置の製造工程中の要部断面図である。 図３〜図１１の半導体装置の製造方法の変形例を示す半導体装置の製造工程中の要部断面図である。 図１２に続く、半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置におけるプラグとそのプラグに接続された配線とを模式的に示す説明図である。 本発明の一実施の形態である半導体装置の設計フローを示す説明図である。 本発明の一実施の形態である半導体装置の設計フローを示す説明図である。 本発明の一実施の形態である半導体装置の設計フローを示す説明図である。 試験用プラグおよび試験用配線を含むテストパターンが形成されたテストウエハの要部断面図である。 試験用プラグおよび試験用配線を含むテストパターンが形成されたテストウエハの要部断面図である。 配線の配線幅とプラグに対する配線のリセス量との相関の一例を示すグラフである。 配線の配線密度とプラグに対する配線のリセス量との相関の一例を示すグラフである。 ステップＳＴ２ｄでレイアウト修正する前の段階の配線とプラグとのレイアウト例を示す平面図である。 ステップＳＴ２ｄでレイアウト修正する前の段階の配線とプラグとのレイアウト例を示す平面図である。 ステップＳＴ２ｄでレイアウト修正した後の段階の配線とプラグとのレイアウト例を示す平面図である。 ステップＳＴ２ｄでレイアウト修正した後の段階の配線とプラグとのレイアウト例を示す平面図である。 製造された半導体装置におけるプラグと配線との接続関係を示す要部断面図である。 製造された半導体装置におけるプラグと配線との接続関係を示す要部断面図である。 製造された半導体装置におけるプラグと配線との接続関係を示す要部断面図である。 製造された半導体装置におけるプラグと配線との接続関係を示す要部断面図である。 本発明の一実施の形態である半導体装置の設計フローの一部を示す説明図である。 本発明の一実施の形態である半導体装置の設計フローの一部を示す説明図である。 試験用プラグおよび試験用配線を含むテストパターンが形成されたテストウエハの要部断面図である。 テストパターンに含まれる配線の例を示す説明図である。 テストパターンに含まれる配線の例を示す説明図である。 テストパターンに含まれる配線の例を示す説明図である。 観察した配線とプラグを模式的に示す平面図である。 プラグと配線との間の３次元的接触面積と、プラグと配線との間の接触抵抗との相関を示すグラフである。 プラグの上面と配線との間の接触面積と、プラグと配線との間の接触抵抗との相関を示すグラフである。 ステップＳＴ１で設計したチップレイアウトの一部を示す平面図である。 ステップＳＴ２で修正されたチップレイアウトの一部を示す平面図である。 ステップＳＴ２で修正されたチップレイアウトに従って製造された半導体装置におけるチップレイアウトの一部を示す平面図である。 図４１のＣ７−Ｃ７線の断面図である。 図４１のＣ８−Ｃ８線の断面図である。 本発明の一実施の形態である半導体装置の設計フローを示す説明図である。 本発明の一実施の形態である半導体装置の設計フローを示す説明図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

＜半導体装置の構造について＞
図１および図２は、本実施の形態の検討の前提となった半導体装置を示す要部断面図である。図１および図２の半導体装置について、以下に説明する。なお、図２は、図１の紙面に垂直な断面図であり、図１におけるＢ１−Ｂ１線に沿って図１の紙面に垂直な断面を見た場合に対応している。

図１および図２は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の要部断面図である。なお、図１および図２では、ＭＩＳＦＥＴとして、ｎチャネル型ＭＩＳＦＥＴを示しているが、ｎ型とｐ型の導電型を逆にして、ｎチャネル型ＭＩＳＦＥＴの代わりにｐチャネル型ＭＩＳＦＥＴとすることもできる。また、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとの両方を備えたＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）とすることもできる。

図１および図２の半導体装置は、半導体基板１に形成されたｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎを有している。

すなわち、図１および図２に示されるように、ｐ型の単結晶シリコンなどからなる半導体基板１には素子分離領域２が形成されており、この素子分離領域２で規定（区画）された半導体基板１の活性領域（アクティブ領域）に、ｐ型ウエル（ｐ型半導体領域）ＰＷが形成されている。ｐ型ウエルＰＷの表面上には、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する絶縁膜３を介して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥが形成されている。絶縁膜３としては、例えば酸化シリコン膜または酸窒化シリコン膜を用いることができるが、ハフニウム酸化物などの金属酸化物からなる高誘電率膜とすることも可能である。また、ゲート電極ＧＥとしては、導電体膜が用いられ、例えば多結晶シリコン膜（ドープトポリシリコン膜）とすることができるが、この多結晶シリコン膜上に金属シリサイド層５を形成することもできる。この金属シリサイド層５は、ゲート電極ＧＥの低抵抗化のために形成されており、ゲート電極ＧＥの一部とみなすこともできる。また、ゲート電極ＧＥは、メタルゲート電極とすることも可能である。

ゲート電極ＧＥの両側の側壁には、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されており、このサイドウォールスペーサＳＷ直下のｐ型ウエルＰＷ（半導体基板１）には、ｎ型半導体領域であるエクステンション領域（不純物拡散領域、ｎ⁻型半導体領域）４が形成されている。このエクステンション領域４は、ゲート電極ＧＥに整合して形成されている。そして、このエクステンション領域４の外側には、ｎ型半導体領域であるソース・ドレイン領域（不純物拡散領域、ｎ^＋型半導体領域）ＳＤが形成されている。このソース・ドレイン領域ＳＤは、サイドウォールスペーサＳＷに整合して形成されている。ソース・ドレイン領域ＳＤは、エクステンション領域４よりも不純物濃度（ｎ型不純物濃度）が高く、かつ接合深さが深い。ソース・ドレイン領域ＳＤとそれよりも低不純物濃度で浅いエクステンション領域４とにより、ＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域が形成される。ソース・ドレイン領域ＳＤの表面（上部）には、低抵抗化のための金属シリサイド層５が形成されている。

半導体基板１の主面上には、ｎチャネル型ＭＩＳＦＥＴＱｎを覆うように（すなわちゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように）、絶縁膜として層間絶縁膜（絶縁膜）１１が形成されている。この層間絶縁膜１１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に形成されかつ該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜などにより、形成されている。

層間絶縁膜１１には、コンタクトホール（貫通孔、孔）ＣＮＴが形成され、コンタクトホールＣＮＴ内には導電性のプラグ（接続用導体部）ＰＧが形成されている（埋め込まれている）。コンタクトホールＣＮＴは、ソース・ドレイン領域ＳＤの上部などに形成されており、このコンタクトホールＣＮＴは層間絶縁膜１１を貫通し、コンタクトホールＣＮＴの底部ではソース・ドレイン領域ＳＤ上の金属シリサイド層５が露出し、その金属シリサイド層５の露出部にプラグＰＧが接続（接触）されている。

プラグＰＧは、プラグＰＧの側面および底面を構成するバリア導体膜１２と、バリア導体膜１２よりも内部の領域を構成する主導体膜１３とにより形成されている。このバリア導体膜１２は、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、あるいはそれらの積層膜により形成され、主導体膜１３は例えばタングステン（Ｗ）膜により形成されている。すなわち、コンタクトホールＣＮＴの側壁および底部にバリア導体膜１２が形成され、バリア導体膜１２上にコンタクトホールＣＮＴを埋め込むように主導体膜１３が形成され、これらバリア導体膜１２および主導体膜１３によりプラグＰＧが形成されている。プラグＰＧは、接続用の導体部であり、層間絶縁膜１１のコンタクトホールＣＮＴを埋めるように形成されている。プラグＰＧは、上述のようにバリア導体膜１２および主導体膜１３により形成されているが、プラグＰＧの側面および底面がバリア導体膜１２で形成され、それ以外（主として内部）が主導体膜１３で形成されている。

プラグＰＧが埋め込まれた層間絶縁膜１１上には、絶縁膜として層間絶縁膜（絶縁膜）１４が形成されている。但し、プラグＰＧの上面は、一部または全部が配線Ｍ１で覆われている。プラグＰＧの上面は、少なくとも一部が配線Ｍ１で覆われているが、プラグＰＧの上面において配線Ｍ１で覆われていない部分がある場合は、そこは層間絶縁膜１４で覆われることになる。

層間絶縁膜１４は、単層の絶縁膜または積層（複数層）の絶縁膜とすることができる。例えば、層間絶縁膜１４を、酸化シリコン膜の単体膜や、あるいは、酸化シリコン膜と該酸化シリコン膜上に該酸化シリコン膜よりも厚く形成された低誘電率膜との積層膜とすることができ、該低誘電率膜は、酸化シリコン膜よりも低誘電率な絶縁膜であり、例えば、炭素を含有する酸化シリコン膜であるＳｉＯＣ膜を例示できる。

層間絶縁膜１４には配線溝１５が形成され、この配線溝１５を埋め込むように配線（埋込配線）Ｍ１が形成されている。配線Ｍ１は、ダマシン技術（シングルダマシン技術）で形成された埋込配線である。プラグＰＧは、一部が配線溝１５から露出されており、配線溝１５から露出されたプラグＰＧは、その配線溝１５に埋め込まれた配線Ｍ１に接して電気的に接続されている。従って、配線Ｍ１は、プラグＰＧに接続する埋込配線とみなすことができる。

配線Ｍ１は、窒化タンタル（ＴａＮ）膜などからなるバリア導体膜１６と、銅（Ｃｕ）膜などからなる主導体膜１７との積層膜から形成されており、配線Ｍ１の側面および底面がバリア導体膜１６で形成され、それ以外（主として内部）が主導体膜１７で形成されている。

配線Ｍ１は、プラグＰＧに接して電気的に接続されているが、配線Ｍ１の下面は、プラグＰＧに平面的に重なる部分の下面と、プラグＰＧに平面的に重ならない部分の下面とを有している。配線Ｍ１の下面のうち、プラグＰＧに平面的に重なる部分の下面は、プラグＰＧの上面と接しており、プラグＰＧの上面と同じ高さ位置にある。一方、配線Ｍ１のうち、プラグＰＧに平面的に重ならない部分の下面は、プラグＰＧと接しておらず、プラグＰＧの上面よりも低い高さ位置にある。つまり、配線Ｍ１の下面のうち、プラグＰＧと平面的に重ならない部分の下面（底面）が、配線Ｍ１の最下面を構成しており、この配線Ｍ１の最下面が、プラグＰＧの上面よりも低い高さ位置にある。

なお、本願において、プラグ、配線および各種絶縁膜の上面や下面などの高さまたは高さ位置を言うときは、半導体基板１の主面に垂直な方向の高さまたは高さ位置を言い、半導体基板１の主面に近づく側を低い側、半導体基板１の主面から遠くなる側を高い側とする。

配線Ｍ１の最下面がプラグＰＧの上面よりも低い位置に形成されているため、プラグＰＧの上面の少なくとも一部および側面の一部（すなわちプラグＰＧのうち配線溝１５から露出された部分）は、配線Ｍ１に接して配線Ｍ１で覆われた状態となる。プラグＰＧの上面だけでなく、プラグの側面の一部も配線Ｍ１と接することにより、プラグＰＧと配線Ｍ１との接続が確保され、プラグＰＧと配線Ｍ１との接続の信頼性を向上させることができる。

ここで、プラグＰＧと配線Ｍ１とが半導体基板１に対して垂直方向に重なっている長さ（距離）を、「プラグＰＧに対する配線Ｍ１のリセス量（リセス長）」または単に「配線Ｍ１のリセス量（リセス長）」と称し、符号Ｌ１を付してリセス量（リセス長）Ｌ１と称することとする。このリセス量Ｌ１（プラグＰＧに対する配線Ｍ１のリセス量Ｌ１）は、配線Ｍ１の下面（より特定的には配線Ｍ１の最下面）からプラグＰＧの上面までの距離（半導体基板１の主面に垂直な方向の距離）でもある。

このように、本実施の形態では、配線Ｍ１とプラグＰＧとが半導体基板１に対して垂直方向に所定の長さ分重なっており、この長さがリセス量（リセス長）Ｌ１である。

本実施の形態では、配線Ｍ１の最下面（すなわちプラグＰＧに平面的に重ならない部分の下面）が、プラグＰＧの上面よりも低い位置にあり、配線Ｍ１とプラグＰＧとが半導体基板１に対して垂直方向に所定の長さ（すなわちリセス量Ｌ１）分重なっている。これを実現するために、配線溝１５の下面（底面）がプラグＰＧの上面よりも低くなるように配線溝１５を形成している。配線Ｍ１は、配線溝１５に埋め込まれているため、配線Ｍ１の最下面（すなわちプラグＰＧに平面的に重ならない部分の下面）の高さ位置は、その配線Ｍ１が埋め込まれた配線溝１５の下面（底面）と同じ高さ位置にある。このため、配線溝１５の下面（底面）がプラグＰＧの上面よりも低くなるように配線溝１５を形成し、この配線溝１５に配線Ｍ１を埋め込むことで、配線Ｍ１の最下面（すなわちプラグＰＧに平面的に重ならない部分の下面）がプラグＰＧの上面よりも低くなり、配線Ｍ１とプラグＰＧとが半導体基板１に対して垂直方向に所定の長さ（すなわちリセス量Ｌ１）分重なるようにすることができる。

配線Ｍ１は、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域ＳＤなどと電気的に接続されている。更に上層には多層配線構造（後述の層間絶縁膜１８および配線Ｍ２など）が形成されているが、ここでは図示およびその説明は省略する。

また、本実施の形態では、半導体基板１に形成する素子（半導体素子）としてＭＩＳＦＥＴを例に挙げて説明したが、半導体基板１に形成する素子（半導体素子）はＭＩＳＦＥＴに限定されない。ＭＩＳＦＥＴの代わりに、あるいはＭＩＳＦＥＴに加えて、他の素子（半導体素子）、例えばバイポーラトランジスタ、抵抗素子、ダイオード素子、あるいは容量素子などを半導体基板１に形成することもでき、配線Ｍ１はプラグＰＧを介してこれらの素子に電気的に接続される。

＜半導体装置の製造工程について＞
本実施の形態における半導体装置は上述のように構成されており、以下にその製造方法について図面を参照しながら説明する。

図３〜図１１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に相当する断面が示されている。

本実施の形態の半導体装置を製造するには、まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に素子分離溝（素子分離用の溝）を形成してから、この素子分離溝に絶縁膜を埋め込むことで、素子分離溝に埋め込まれた絶縁膜からなる素子分離領域２を形成することができる。素子分離領域２によって、ＭＩＳＦＥＴなどの半導体素子が形成される活性領域が規定される。

次に、半導体基板１に、半導体基板１の主面から所定の深さに渡ってｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、フォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。その後、ｐ型ウエルＰＷにｎチャネル型ＭＩＳＦＥＴＱｎのしきい値を制御するための不純物をイオン注入（チャネルドープイオン注入）してもよい。

次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（主面、ここではｐ型ウエルＰＷの表面）にゲート絶縁膜用の絶縁膜３を形成する。この絶縁膜３は、後でｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜となる。絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。絶縁膜３としては、酸化シリコン膜以外にも、酸窒化シリコン膜を用いることもでき、あるいは、酸化ハフニウム膜などの、窒化シリコン膜よりも高い誘電率を有する金属酸化物膜を使用してもよい。

次に、ゲート電極ＧＥを形成する。ゲート電極ＧＥは、例えば次のようにして形成することができる。すなわち、半導体基板１の主面全面上（すなわち絶縁膜３上）に、ゲート電極形成用の導電体膜として多結晶シリコン膜を形成してから、この多結晶シリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、パターニングされた多結晶シリコン膜からなるゲート電極ＧＥを形成することができる。ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極となるゲート電極ＧＥは、ｐ型ウエルＰＷ上に絶縁膜３を介して形成され、ゲート電極ＧＥの下に残存する絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜となる。また、他の形態として、ゲート電極ＧＥをメタルゲート電極とすることもできる。

次に、半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、エクステンション領域４を形成する。このエクステンション領域４形成用のイオン注入時には、ｐ型ウエルＰＷにゲート電極ＧＥをマスク（イオン注入阻止マスク）としてイオン注入するため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、ゲート電極ＧＥに遮蔽されることでイオン注入されない。

次に、ゲート電極ＧＥの両側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサＳＷを形成する。例えば、半導体基板１上にゲート電極ＧＥを覆うように酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって、サイドウォールスペーサＳＷを形成することができる。この場合、サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる。

次に、半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ソース・ドレイン領域ＳＤを形成する。ソース・ドレイン領域ＳＤ形成用のイオン注入時には、半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）としてイオン注入するため、ｐ型ウエルＰＷにおけるゲート電極ＧＥおよびサイドウォールスペーサＳＷの直下の領域には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷに遮蔽されることで、イオン注入されない。このため、エクステンション領域４は、ゲート電極ＧＥに整合（自己整合）して形成され、ソース・ドレイン領域ＳＤはゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷに整合（自己整合）して形成される。

イオン注入後、導入された不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。これにより、エクステンション領域４およびソース・ドレイン領域ＳＤなどに導入された不純物を活性化することができる。

このようにして、半導体基板１（のｐ型ウエルＰＷ）に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。これにより、図３の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができる。

ソース・ドレイン領域ＳＤは、エクステンション領域４よりも不純物濃度が高くかつ接合深さが深く、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤおよびエクステンション領域４により形成される。従って、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域は、ＬＤＤ構造を有している。ソース・ドレイン領域ＳＤは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができる。ゲート電極ＧＥは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能する。

次に、図４に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面（上層部）に、低抵抗の金属シリサイド層５を形成する。金属シリサイド層５は、次のようにして形成することができる。

すなわち、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面（上面）を露出させてから、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上を含む半導体基板１の主面（全面）上に、コバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜をスパッタリング法などを用いて形成（堆積）する。それから、熱処理によってこの金属膜とゲート電極ＧＥおよびソース・ドレイン領域ＳＤ（を構成する各シリコン領域）を反応させる。これにより、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面に、それぞれ金属シリサイド層５が形成される。前記金属膜がコバルト膜の場合は、金属シリサイド層５はコバルトシリサイド層であり、前記金属膜がニッケル膜の場合は、金属シリサイド層５はニッケルシリサイド層であり、前記金属膜がニッケル白金合金膜の場合は、金属シリサイド層５はニッケル白金シリサイド層となる。その後、未反応の前記金属膜は除去する。金属シリサイド層５を形成したことで、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの拡散抵抗やコンタクト抵抗などを低抵抗化することができる。なお、ゲート電極ＧＥ上に金属シリサイド層５を形成した場合には、ゲート電極ＧＥ上の金属シリサイド層５もゲート電極ＧＥの一部とみなすこともできる。

次に、図５に示されるように、半導体基板１の主面上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜（絶縁膜）１１を形成する。層間絶縁膜１１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に形成されかつ該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜などにより、形成することができる。前記窒化シリコン膜は、プラズマＣＶＤ法などにより形成することができ、前記酸化シリコン膜は、ＴＥＯＳ（テトラエトキシシラン)を用いてプラズマＣＶＤ法などにより形成することができる。層間絶縁膜１１の成膜後、層間絶縁膜１１の表面（上面）をＣＭＰ法により研磨するなどして平坦化する。下地段差に起因して層間絶縁膜１１の表面に凹凸形状が形成されていても、層間絶縁膜１１の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜１１を得ることができる。

次に、層間絶縁膜１１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜１１をドライエッチングすることにより、図６に示されるように、層間絶縁膜１１にコンタクトホール（貫通孔、孔）ＣＮＴを形成する。コンタクトホールＣＮＴは層間絶縁膜１１を貫通しており、コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばソース・ドレイン領域ＳＤの表面上の金属シリサイド層５の一部や、ゲート電極ＧＥの表面上の金属シリサイド層５の一部などが露出される。

また、層間絶縁膜１１が窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜により形成されている場合は、まず窒化シリコン膜に比べて酸化シリコン膜がエッチングされやすい条件で酸化シリコン膜のドライエッチングを行い、窒化シリコン膜をエッチングストッパ膜として機能させることで、酸化シリコン膜にコンタクトホールＣＮＴを形成する。それから、酸化シリコン膜に比べて窒化シリコン膜がエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜をドライエッチングして除去することで、層間絶縁膜１１を貫通するコンタクトホールＣＮＴを完成する。

コンタクトホールＣＮＴの形成後、図７に示されるように、コンタクトホールＣＮＴ内に、接続用の導電体部として、導電性のプラグ（接続用導電体部）ＰＧを形成する。プラグＰＧは、次のようにして形成することができる。

すなわち、まず、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜１１上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜１２（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜１３を、ＣＶＤ法などによってバリア導体膜１２上にコンタクトホールＣＮＴを埋めるように形成する。その後、コンタクトホールＣＮＴの外部（層間絶縁膜１１上）の不要な主導体膜１３およびバリア導体膜１２をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜１１の上面が露出し、層間絶縁膜１１のコンタクトホールＣＮＴ内に埋め込まれて残存するバリア導体膜１２および主導体膜１３により、プラグＰＧが形成される。ゲート電極ＧＥまたはソース・ドレイン領域ＳＤ上に形成されたプラグＰＧは、その底部でゲート電極ＧＥまたはソース・ドレイン領域ＳＤの表面上の金属シリサイド層５と接して、電気的に接続される。

次に、シングルダマシン法により、第１層配線（配線Ｍ１）を形成する。以下に、第１層配線の形成法を説明する。

まず、図８に示されるように、プラグＰＧが埋め込まれた層間絶縁膜１１上に、絶縁膜として層間絶縁膜（絶縁膜）１４を形成する。層間絶縁膜１４は、層間絶縁膜１１の上面から露出したプラグＰＧの上面を覆うように、層間絶縁膜１１上に形成される。層間絶縁膜１４は、単層の絶縁膜または積層（複数層）の絶縁膜とすることができる。層間絶縁膜１４は、第１層配線形成用の層間絶縁膜である。

次に、図９に示されるように、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって層間絶縁膜１４の所定の領域に配線溝１５を形成する。この際、プラグＰＧの上面の少なくとも一部が配線溝１５と平面的に重なるように配線溝１５が形成されるため、配線溝１５によってプラグＰＧの一部が露出される。

本実施の形態においては、配線溝１５によって、プラグＰＧの上面だけでなく、プラグＰＧの側面の一部も露出される。すなわち、プラグＰＧの上面の一部または全部が配線溝１５から露出されるとともに、プラグＰＧの側面の上部も配線溝１５から露出される。配線溝１５によってプラグＰＧの側面の一部（上部）も露出されるのは、配線溝１５の下面（底面）が、プラグＰＧの上面よりも低い位置にあるためである。なお、ここで言う配線溝１５の下面（底面）は、プラグＰＧと平面的に重ならない部分の配線溝１５の下面（底面）であり、主として層間絶縁膜１１の露出面で構成される。

配線溝１５を形成する際には、層間絶縁膜１４をドライエッチングするが、この際、層間絶縁膜１１も若干オーバーエッチングするため、配線溝１５の下面（底面）は、プラグＰＧの上面よりも低い位置になる。後述するように、配線溝１５の深さは、形成する配線（配線溝）の幅や密度などに起因して変動するため、本実施の形態とは異なり、配線溝１５の下面（底面）がプラグＰＧの上面とちょうど同じ高さ位置になった段階で配線溝１５形成用のドライエッチングを終了した場合には、配線溝１５から露出するプラグＰＧと露出しないプラグＰＧとが混在する虞がある。これは、配線溝１５の深さが変動した場合、配線溝１５の深さが浅くなったところでは、プラグＰＧが配線溝１５から露出しなくなるためである。このため、配線溝１５を形成するドライエッチングの際に、若干オーバーエッチング気味とすることで、配線溝１５から露出させるべき全てのプラグＰＧが配線溝１５から露出させることができ、プラグＰＧが配線溝１５から露出しない現象を防止できる。また、配線溝１５の下面（底面）がプラグＰＧの上面よりも低い位置となるように配線溝１５を形成して、配線溝１５に埋め込まれた配線Ｍ１とプラグＰＧとが半導体基板１に対して垂直方向に所定の長さ（すなわちリセス量Ｌ１）分重なった状態とすることで、プラグＰＧと配線Ｍ１との接続の信頼性を向上させることができる。このため、本実施の形態では、積極的に、配線溝１５の下面（底面）がプラグＰＧの上面よりも低い位置となり、プラグＰＧの上面だけでなくプラグＰＧの側面の一部（上部）も配線溝１５から露出されるようにしている。

次に、配線溝１５の内壁（側面および底部）上を含む層間絶縁膜１４上にバリア導体膜１６を形成する。バリア導体膜１６は、後の工程で形成する銅膜（Ｃｕ膜）との密着性向上および銅の拡散防止のために形成される。

バリア導体膜１６は、例えば、タンタル膜（Ｔａ膜）とその上の窒化タンタル膜（ＴａＮ膜）との積層膜とすることができ、例えばスパッタリング法により形成することができる。他の形態として、バリア導体膜１６を、タンタル（Ｔａ）などの金属膜の単層、窒化チタン膜などの窒化膜（窒化金属膜）の単層、あるいは金属膜と窒化膜（窒化金属膜）との積層膜で形成することもできる。

次に、バリア導体膜１６上に、導電体膜として銅を主成分とする主導体膜（銅膜）１７を形成する。この工程は、バリア導体膜１６上に銅のシード層（図示せず）を例えばＣＶＤ法またはスパッタリング法で形成し、更に、シード層上に主導体膜１７を、例えば電界めっき法で形成することにより、行うことができる。主導体膜１７は、バリア導体膜１６よりも厚く形成され、かつ、配線溝１５内を埋める（満たす）ように形成される。これにより、配線溝１５内がバリア導体膜１６および主導体膜１７で埋め込まれた状態となる。

次に、配線溝１５の外部に形成されている不要な主導体膜１７およびバリア導体膜１６を、ＣＭＰ法を用いて研磨して除去する。これにより、配線溝１５の外部に形成されている主導体膜１７およびバリア導体膜１６が除去され、図１０に示されるように、配線溝１５内に第１層配線である配線Ｍ１が形成される。配線Ｍ１は、配線溝１５内に埋め込まれて残存する主導体膜１７およびバリア導体膜１６により形成され、配線Ｍ１の深さは、配線溝１５と同様の深さとなる。配線Ｍ１は、配線溝１５に埋め込まれており、いわゆる埋込配線（ダマシン配線、シングルダマシン配線）である。配線溝１５に埋め込まれた配線Ｍ１は、その配線溝１５から露出していたプラグＰＧと接続する。

プラグＰＧの一部を露出していた配線溝１５に配線Ｍ１を埋め込むことで、プラグＰＧはその配線溝１５に埋め込まれた配線Ｍ１に接して電気的に接続されるが、本実施の形態においては、プラグＰＧの上面だけでなく、プラグＰＧの側面の一部も配線Ｍ１に接した状態となる。すなわち、プラグＰＧの上面の一部または全部とプラグＰＧの側面の一部（上部）とが、配線Ｍ１に接した状態となる。これは、配線溝１５の下面（底面）がプラグＰＧの上面よりも低い位置にあることで、配線溝１５に埋め込まれた配線Ｍ１の最下面（すなわちプラグＰＧに平面的に重ならない部分の下面）がプラグＰＧの上面よりも低い位置となり、プラグＰＧの上面の少なくとも一部および側面の一部（すなわちプラグＰＧのうち配線溝１５から露出された部分）が、配線Ｍ１で覆われた状態となるからである。これにより、配線Ｍ１とプラグＰＧとが半導体基板１に対して垂直方向に所定の長さ（すなわちリセス量Ｌ１）分重なった状態となり、プラグＰＧと配線Ｍ１との接続の信頼性を向上させることができる。

第１層配線（配線Ｍ１）の形成後、デュアルダマシン法を用いて、第２層配線（配線Ｍ２）を形成する。以下に、第２層配線の形成法を説明する。

まず、図１１に示されるように、配線Ｍ１が埋め込まれた層間絶縁膜１４上に、層間絶縁膜１８を形成する。層間絶縁膜１８は、単層の絶縁膜または積層（複数層）の絶縁膜とすることができる。層間絶縁膜１８は、第２層配線形成用の層間絶縁膜である。

次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜１８にコンタクトホール（孔部、接続用孔部）１９と配線溝２０とを形成する。コンタクトホール１９は配線溝２０の底部に形成されており、平面的に見ると（半導体基板１の主面に平行な平面で見ると）、コンタクトホール１９は配線溝２０に平面的に内包されている。コンタクトホール１９の底部で、配線Ｍ１の上面が露出される。

次に、コンタクトホール１９および配線溝２０の内壁を含む層間絶縁膜１８上に、バリア導体膜２１を形成する。バリア導体膜２１は、上記バリア導体膜１６と同様の材料膜を用いることができ、同様の手法で形成することができる。バリア導体膜２１は、後の工程で形成する銅膜（Ｃｕ膜）との密着性向上および銅の拡散防止のために形成される。

次に、バリア導体膜２１上に、コンタクトホール１９および配線溝２０の内部を埋め込むように、導電体膜として主導体膜（銅膜）２２を形成する。主導体膜２２は、上記主導体膜１７と同様の材料膜を用いることができ、同様の手法で形成することができる。

その後、コンタクトホール１９および配線溝２０の外部に形成されている不要な主導体膜２２およびバリア導体膜２１をＣＭＰ法を用いて研磨して除去し、図１１に示されるように、プラグ２３および配線Ｍ２を完成させる。配線溝２０内に埋め込まれて残存する主導体膜２２およびバリア導体膜２１により配線Ｍ２が形成され、コンタクトホール１９内に埋め込まれて残存する主導体膜２２およびバリア導体膜２１によりプラグ２３が形成されるが、プラグ２３と配線Ｍ２とは一体的に形成され、プラグ２３の底部は、配線Ｍ１の上面と接している。このため、配線Ｍ２は、配線Ｍ２に一体的に形成されたプラグ２３を介して、配線Ｍ１に電気的に接続される。配線Ｍ２およびプラグ２３は、配線溝２０およびコンタクトホール１９に埋め込まれており、いわゆる埋込配線（ダマシン配線、デュアルダマシン配線）である。

更に第３層配線およびそれよりも上層の配線を形成してもよいが、ここでは図示およびその説明は省略する。

図１２および図１３は、上記図３〜図１１の半導体装置の製造方法の変形例を示す半導体装置の製造工程中の要部断面図である。

変形例の半導体装置の製造方法では、上述のようにプラグＰＧを形成して上記図７の構造を得た後、図１２に示されるように、層間絶縁膜１１の上面をエッチング（エッチバック）により後退させることにより、層間絶縁膜１１の上面をプラグＰＧの上面よりも低くする。上記図７の段階では、プラグＰＧの上面と層間絶縁膜１１の上面とは、略同一平面上にあり、プラグＰＧの上面の高さ位置と層間絶縁膜１１の上面の高さ位置とは、ほぼ同じであるが、図１２で、層間絶縁膜１１の上面がプラグＰＧの上面よりも低くなるように、層間絶縁膜１１の上面をエッチング（エッチバック）により後退させるのである。この際のエッチング（エッチバック）には、プラグＰＧ（バリア導体膜１２および主導体膜１３）に比べて層間絶縁膜１１がエッチングされやすいエッチング条件でエッチング（エッチバック）を行う。これにより、プラグＰＧの一部（上部）が層間絶縁膜１１の上面から突き出した状態になる。なお、層間絶縁膜１１の上面が後退することは、層間絶縁膜１１が薄くなって、層間絶縁膜１１の上面の高さ位置が低くなることに対応している。

また、ＣＭＰ法を用いてコンタクトホールＣＮＴ外部の主導体膜１３およびバリア導体膜１２を除去してプラグＰＧを形成した後、層間絶縁膜１１の上面をエッチングにより後退させる（すなわちエッチングにより層間絶縁膜１１の上面の高さ位置を低くする）ことで、プラグＰＧの上面が層間絶縁膜１１の上面よりも高くなるようにした場合を説明したが、このような手法に限定されるわけではない。例えば、ＣＭＰ法で用いる研磨液を最適化することにより、コンタクトホールＣＮＴの外部の主導体膜１３およびバリア導体膜１２を除去する工程から層間絶縁膜１１の上面を後退させる工程までの工程を一貫してＣＭＰ法を用いて行うことも可能であり、この場合、図１２で示された工程（層間絶縁膜１１の上面を後退させる工程）に、層間絶縁膜１１に選択性を有するＣＭＰ法を用いることができる。

以降の工程は、上記図８〜図１１を参照して説明した工程と基本的には同じである。

すなわち、図１３に示されるように、プラグＰＧが埋め込まれた層間絶縁膜１１上に、層間絶縁膜（絶縁膜）１４を形成する。層間絶縁膜１４は、層間絶縁膜１１の上面から露出（突出）した部分のプラグＰＧを覆うように、層間絶縁膜１１上に形成される。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって層間絶縁膜１４の所定の領域に配線溝１５を形成する。この際、上述のように、配線溝１５の下面（底面）がプラグＰＧの上面よりも低い位置となり、プラグＰＧの上面だけでなくプラグＰＧの側面の一部（上部）も配線溝１５から露出されるように、配線溝１５を形成する。但し、プラグＰＧの一部が層間絶縁膜１１の上面から突出しているため、配線溝の下面（底面）は、層間絶縁膜１１の上面より低い位置にあっても、高い位置にあっても、あるいは同じ高さ位置にあってもよく、配線溝１５の下面（底面）がプラグＰＧの上面よりも低い位置にあればよい。

次に、配線溝１５の内壁（側面および底部）上を含む層間絶縁膜１４上にバリア導体膜１６を形成してから、バリア導体膜１６上に主導体膜（銅膜）１７を形成し、その後、配線溝１５の外部に形成されている不要な主導体膜１７およびバリア導体膜１６を、ＣＭＰ法を用いて研磨して除去することにより、図１３に示されるように、配線溝１５内に第１層配線である配線Ｍ１が形成される。上記図１０の場合と同様、図１３の場合も、配線溝１５の下面（底面）がプラグＰＧの上面よりも低い位置にあるため、配線溝１５に埋込まれた配線Ｍ１の最下面（すなわちプラグＰＧに平面的に重ならない部分の下面）がプラグＰＧの上面よりも低い位置となり、プラグＰＧの上面の少なくとも一部および側面の一部（すなわちプラグＰＧのうち配線溝１５から露出された部分）が、配線Ｍ１に接した（配線Ｍ１で覆われた）状態となる。これにより、配線Ｍ１とプラグＰＧとが半導体基板１に対して垂直方向に所定の長さ（すなわちリセス量Ｌ１）分重なった状態となり、プラグＰＧと配線Ｍ１との接続の信頼性を向上させることができる。

その後、上記図１１の場合と同様に層間絶縁膜１８を形成し、コンタクトホール１９および配線溝２０を形成し、プラグ２３および配線Ｍ２を形成するが、ここではその図示および説明は省略する。

＜半導体装置の設計について＞
図１４は、本実施の形態の半導体装置におけるプラグＰＧとそのプラグＰＧに接続された配線Ｍ１とを模式的に示す説明図（斜視図）である。なお、図１４は、斜視図であるが、理解を簡単にするために、配線Ｍ１に接している部分のプラグＰＧの上面に斜線のハッチングを付し、配線Ｍ１に接している部分のプラグＰＧの側面にドットのハッチングを付してある。

本実施の形態は、上記図１、図２および図１４にも示されるように、プラグＰＧと配線Ｍ１とが、プラグＰＧの上面だけでなく、プラグＰＧの側面の一部も配線Ｍ１に接した構造を前提としている。すなわち、本実施の形態は、プラグＰＧと配線Ｍ１とが３次元的に接続されている構造を前提としている。

ここで、プラグＰＧと配線Ｍ１との接続（接触）が、プラグＰＧの上面の一部または全部に加えて、プラグＰＧの側面の一部でも行われている場合を、プラグＰＧと配線Ｍ１とは３次元的に接続されていると称することとする。すなわち、上述のように、プラグＰＧと配線Ｍ１とが半導体基板１に対して垂直方向に重なっており、その重なりの長さ（すなわちリセス量Ｌ１）がゼロより大きい場合（すなわちＬ１＞０の場合）を、プラグＰＧと配線Ｍ１とは３次元的に接続されているとみなすことができる。一方、プラグＰＧと配線Ｍ１との接続（接触）が、プラグＰＧの上面だけで行われ、プラグＰＧの側面は配線Ｍ１と接していない場合（すなわちプラグＰＧと配線Ｍ１とが半導体基板１に対して垂直方向に重なっておらずＬ１＝０となる場合）は、プラグＰＧと配線Ｍ１とは２次元的に接続されているとみなすことができる。本実施の形態は、プラグＰＧと配線Ｍ１とを３次元的に接続した構造を適用することで、２次元的な接続の場合に比べて、プラグＰＧの側面の一部でもプラグＰＧと配線Ｍ１とを接続（接触）させた分、プラグＰＧと配線Ｍ１との接触面積を増大させることができ、プラグＰＧと配線Ｍ１との接続の信頼性を向上させることができる。

プラグＰＧと配線Ｍ１との間の接続抵抗は、主としてプラグＰＧと配線Ｍ１との接触面積で決まる。本実施の形態では、上記図１、図２および図１４に示されるように、プラグＰＧと配線Ｍ１とが３次元的に接続されているため、プラグＰＧと配線Ｍ１との間の接続抵抗は、プラグＰＧの上面と配線Ｍ１との接触面積Ｓ１と、プラグＰＧの側面と配線Ｍ１との接触面積Ｓ２との和（合計）で決まることになる。ここで、プラグＰＧの上面と配線Ｍ１との接触面積Ｓ１を、上面接触面積Ｓ１と称し、プラグＰＧの側面と配線Ｍ１との接触面積Ｓ２をリセス接触面積Ｓ２と称し、３次元的に接続されたプラグＰＧと配線Ｍ１との接触面積を３次元的接触面積Ｓ３と称することとする。プラグＰＧと配線Ｍ１との３次元的接触面積Ｓ３は、上面接触面積Ｓ１とリセス接触面積Ｓ２との和（合計）となる（すなわちＳ３＝Ｓ１＋Ｓ２）。

なお、プラグＰＧの上面と配線Ｍ１との接触面積である上面接触面積Ｓ１は、配線Ｍ１に接している部分のプラグＰＧの上面（図１４においてハッチングの斜線が付された領域）の面積に対応している。また、プラグＰＧの側面と配線Ｍ１との接触面積であるリセス接触面積Ｓ２は、配線Ｍ１に接している部分のプラグＰＧの側面（図１４でドットのハッチングを付された領域に対応しているが、図１４は斜視図であるため、図１４でドットのハッチングを付された領域の反対側にもドットのハッチングが付された領域が存在している）の面積に対応している。

しかしながら、従来の一般的な半導体装置の設計手法では、プラグＰＧと配線Ｍ１とのレイアウトを設計するに当たって、プラグＰＧと配線Ｍ１との接続には、３次元的な接続ではなく２次元的な接続を前提とし、プラグＰＧと配線Ｍ１との接触面積について、上面接触面積Ｓ１は考慮しても、リセス接触面積Ｓ２は考慮していなかった。このため、プラグＰＧと配線Ｍ１とが３次元的に接続された構造を適用した場合に、２次元的な接続を前提として半導体装置を設計すると、製造された半導体装置において、プラグＰＧと配線Ｍ１との３次元的接触面積Ｓ３がばらつきやすい（変動しやすい）。プラグＰＧと配線Ｍ１との３次元的接触面積Ｓ３が不足すると、プラグＰＧと配線Ｍ１との接触抵抗が増大するなどしてプラグＰＧと配線Ｍ１との接続の信頼性が低下し、半導体装置の性能の低下を招く虞がある。場合によっては、プラグＰＧと配線Ｍ１との接続不良（接触不良）が発生し、半導体装置の信頼性の低下や、半導体装置の歩留まりの低下を招く虞もある。一方、プラグＰＧと配線Ｍ１との３次元的接触面積Ｓ３が過剰であると、半導体チップの面積の増大を招く虞がある。また、素子や配線の微細化が進むと、リセス量Ｌ１の配線Ｍ１の高さに対する比率が大きくなってくるため、２次元的な接続を前提として半導体装置を設計すると製造された半導体装置におけるプラグＰＧと配線Ｍ１との３次元的接触面積Ｓ３がばらつきが大きくなる現象は、促進される方向にある。

そこで、本実施の形態では、プラグＰＧと配線Ｍ１とが３次元的に接続された構造を考慮して、半導体装置の設計（特にプラグＰＧおよび配線Ｍ１のレイアウト設計）を行っている。以下、具体的に説明する。

図１５〜図１７は、半導体装置の設計フローを示す説明図である。

図１５に示されるように、本実施の形態の半導体装置の設計フローは、プラグ（ＰＧ）に接続された配線（Ｍ１）を含むチップレイアウトを設計するステップＳＴ１と、該ステップＳＴ１で設計されたチップレイアウトにおけるプラグ（ＰＧ）に対する配線（Ｍ１）のマージンを修正するステップＳＴ２とを有している。

ステップＳＴ１では、例えば、図１６に示されるように、システム設計のステップ、機能設計のステップ、論理合成のステップ、およびレイアウト設計のステップなどを行うことにより、プラグＰＧに接続された配線Ｍ１を含むチップレイアウト（半導体チップ全体のパターンレイアウト）を設計することができる。ここで設計されるチップレイアウトには、プラグＰＧとそれに接続された配線Ｍ１だけでなく、素子分離領域２、各種半導体領域（半導体基板１に形成された不純物拡散層）、ゲート電極ＧＥ、および他の配線層（配線Ｍ２やそれよりも上層の配線）なども含まれている。

ステップＳＴ２では、プラグ（プラグＰＧ）に対する配線（Ｍ１）のリセス量（Ｌ１）に応じて、プラグ（ＰＧ）に対する配線（Ｍ１）のマージンを修正する。半導体装置の設計フローにこのステップＳＴ２を追加したことが、本実施の形態の主要な特徴の一つである。図１５にも示されるように、ステップＳＴ１で設計されてステップＳＴ２で修正されたチップレイアウトに従って、半導体装置の製造工程が行われて半導体装置が製造される（例えば上記図３〜図１３のようにして半導体装置が製造される）。すなわち、実際の半導体装置の製造工程（製品製造用の半導体ウエハ（上記半導体基板１に対応）を用いて実際に半導体装置を製造する工程）は、半導体装置の設計（すなわちステップＳＴ１，ＳＴ２）の後に行われる。

ステップＳＴ２は、図１７に示されるように、以下のようなステップ（サブステップ）ＳＴ２ａ，ＳＴ２ｂ，ＳＴ２ｃ，ＳＴ２ｄを有していることが好ましい。

ステップＳＴ２ａとして、試験用のウエハ（半導体ウエハ）ＷＦ１に、試験用のプラグ（試験用プラグ、テストプラグ）ＰＧｔと試験用のプラグＰＧｔに３次元的に接続された試験用の配線（試験用配線、テスト配線）Ｍ１ｔとを含むテストパターン（テスト用の配線パターン）を形成する。以下、試験用のウエハＷＦ１を、テストウエハＷＦ１と称することとする。図１８および図１９は、プラグ（試験用プラグ）ＰＧｔおよび配線（試験用配線）Ｍ１ｔを含むテストパターンが形成されたテストウエハＷＦ１の要部断面図である。

ステップＳＴ２ａの後、ステップＳＴ２ｂとして、ステップＳＴ２ａでテストパターンを形成したテストウエハＷＦ１を用いて、配線（試験用配線）Ｍ１ｔの配線幅および配線密度と、プラグ（試験用プラグ）ＰＧｔに対する配線（試験用配線）Ｍ１ｔのリセス量Ｌ１ｔとの相関を調べる（実測する）。

ここで、プラグ（試験用プラグ）ＰＧｔに対する配線（試験用配線）Ｍ１ｔのリセス量Ｌ１ｔは、上述したプラグＰＧに対する配線Ｍ１のリセス量Ｌ１に対応するものであり、図１８および図１９に示されている。プラグＰＧｔと配線Ｍ１ｔとがテストウエハＷＦ１に対して垂直方向に重なっている長さ（距離）を、「プラグＰＧｔに対する配線Ｍ１ｔのリセス量（リセス長）」または単に「配線Ｍ１ｔのリセス量（リセス長）」と称し、符号Ｌ１ｔを付してリセス量（リセス長）Ｌ１ｔと称することとする。このリセス量Ｌ１ｔは、配線Ｍ１ｔの下面（より特定的にはプラグＰＧｔに平面的に重ならない部分の下面）からプラグＰＧｔの上面までの距離（テストウエハＷＦ１の主面に垂直な方向の距離）でもある。

ステップＳＴ２ｂの後、ステップＳＴ２ｃとして、ステップＳＴ２ｂで得られた相関に基づいて、プラグ（ＰＧ）に対する配線（Ｍ１）のリセス量（Ｌ１）を予測（予想）する。

ステップＳＴ２ｃの後、ステップＳＴ２ｄとして、ステップＳＴ２ｃで予測されたリセス量（Ｌ１）に応じて、プラグ（ＰＧ）に対する配線（Ｍ１）のマージンを修正する。

ステップＳＴ２ａ，ＳＴ２ｂ，ＳＴ２ｃ，ＳＴ２ｄのうち、ステップＳＴ２ａ，ＳＴ２ｂは、上記ステップＳＴ１を行う前に予め行っておくことが好ましく、上記ステップＳＴ２Ｔｃ，ＳＴ２ｄは、上記ステップＳＴ１を行った後に行うことが好ましい。

次に、上記ステップＳＴ２ａ，ＳＴ２ｂ，ＳＴ２ｃ，ＳＴ２ｄについて、それぞれ好適な具体例を説明する。まず、上記ステップＳＴ２ａについて説明する。

ステップＳＴ２ａでは、プラグ（試験用プラグ）ＰＧｔとプラグＰＧｔに３次元的に接続された配線（試験用配線）Ｍ１ｔとを含むテストパターン（テスト用の配線パターン）を形成する。この際、テストパターンとしては、後で製造する半導体装置（本実施の形態の設計フローを適用して設計して製造する半導体装置）の配線層（上記層間絶縁膜１１，１４、プラグＰＧおよび配線Ｍ１）を形成するのと同様の工程を用いて、プラグ（試験用プラグ）ＰＧｔと配線（試験用配線）Ｍ１ｔとを含む配線層を形成することが望ましい。従って、図１８および図１９に示される層間絶縁膜１１，１４，１８は、上記図１〜図１３を参照して説明した半導体装置における層間絶縁膜１１，１４，１８と同様の絶縁膜であることが好ましい。すなわち、上記層間絶縁膜１１形成工程から上記配線Ｍ１形成工程までの工程（上記図５〜図１０の工程）と同様工程を行って、３次元的に接続されたプラグＰＧｔと配線Ｍ１ｔとを含む配線層（配線構造）を、テストパターンとしてテストウエハＷＦ１の主面上に形成する。製造時に上記図１２および図１３の工程を適用する場合は、テストパターン形成にも上記図１２および図１３の工程を適用することが好ましい。

このテストパターンに含まれる配線Ｍ１ｔは、配線幅および配線密度が異なる種々の配線（配線パターン）を含んでいる。図１８の（ａ）、（ｂ）、（ｃ）は、同じテストウエハＷＦ１における異なる領域の断面図であるが、配線Ｍ１ｔの配線幅が互いに相違しており、図１８の（ａ）における配線Ｍ１ｔの配線幅よりも、図１８の（ｂ）における配線Ｍ１ｔの配線幅が大きく、図１８の（ｂ）における配線Ｍ１ｔの配線幅よりも、図１８の（ｃ）における配線Ｍ１ｔの配線幅が大きい。また、図１９の（ａ）、（ｂ）は、同じテストウエハＷＦ１における異なる領域の断面図であるが、配線Ｍ１ｔの配線密度が互いに相違しており、図１９の（ａ）に示された領域における配線Ｍ１ｔの配線密度よりも、図１９の（ｂ）に示された領域における配線Ｍ１ｔの配線密度が大きくなっている。

次に、ステップＳＴ２ｂについて説明する。

ステップＳＴ２ｂでは、ステップＳＴ２ａでテストパターンを形成したテストウエハＷＦ１を用いて、配線（試験用配線）Ｍ１ｔの配線幅および配線密度と、プラグ（試験用プラグ）ＰＧｔに対する配線（試験用配線）Ｍ１ｔのリセス量Ｌ１ｔとの相関を調べる（実測する）。この際、テストパターンが形成されているテストウエハＷＦ１を切断し、テストウエハＷＦ１の断面（好ましくはテストウエハＷＦ１の主面に略垂直な断面）を観察することにより、３次元的に接続されたプラグＰＧｔおよび配線Ｍ１ｔを観察し、プラグ（試験用プラグ）ＰＧｔに対する配線（試験用配線）Ｍ１ｔのリセス量Ｌ１ｔを測定（実測）することができる。このテストウエハＷＦ１の断面観察は、例えばＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）などの電子顕微鏡により、行うことができる。また、このテストウエハＷＦ１の断面観察（断面ＳＥＭ観察）は、テストウエハＷＦ１の複数の箇所に対して行うことが好ましい。すなわち、テストウエハＷＦ１には配線幅および配線密度が異なる配線Ｍ１ｔが形成されているが、配線幅および配線密度が異なる配線Ｍ１ｔのそれぞれについて、テストウエハＷＦ１の断面観察（断面ＳＥＭ観察）を行ってプラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔを測定（実測）する。例えば、図１８の（ａ），（ｂ），（ｃ）および図１９の（ａ），（ｂ）は、それぞれテストウエハＷＦ１の断面図であるが、図１８の（ａ），（ｂ），（ｃ）および図１９の（ａ），（ｂ）のそれぞれの断面において、プラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔを、ＳＥＭなどの電子顕微鏡による観察で測定する。断面ＳＥＭ像から、プラグＰＧａに対する配線Ｍ１ｔのリセス量Ｌ１ｔを測定することができる。

テストウエハＷＦ１に形成された、配線幅および配線密度が異なる配線Ｍ１ｔのそれぞれについて、断面観察によりプラグＰＧａに対する配線Ｍ１ｔのリセス量Ｌ１ｔを測定（実測）することで、配線幅および配線密度と、プラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関（のデータ）を得る（調べる）ことができる。

すなわち、配線Ｍ１ｔの配線幅が大きい場合と小さい場合とで、その配線Ｍ１ｔのプラグＰＧｔに対するリセス量Ｌ１ｔがどのように変化するかの傾向（すなわちリセス量Ｌ１ｔの配線幅に対する依存性）と、配線Ｍ１ｔの配線密度が大きい場合と小さい場合とで、その配線Ｍ１ｔのプラグＰＧｔに対するリセス量Ｌ１ｔがどのように変化するかの傾向（すなわちリセス量Ｌ１ｔの配線密度に対する依存性）とを得る（調べる）ことができる。なお、配線密度は、所定領域に配線（配線パターン）が形成されたときの、その所定領域の面積に占める配線の面積の割合に対応している。配線密度が大きいことは、所定領域に配線が密に形成されていることに対応し、配線密度が小さいことは、所定領域に配線が疎に形成されていることに対応している。また、配線幅は、半導体基板１の主面に平行で、かつ、その配線の延在方向に略垂直な方向の寸法（幅）に対応している。

例えば、図１８は、（ａ），（ｂ），（ｃ）の順に配線Ｍ１ｔの配線幅が大きくなっているが、この場合に、（ａ），（ｂ），（ｃ）の順にリセス量Ｌ１ｔが大きくなっていれば、図２０のグラフに示されるような相関が得られることになる。また、例えば、図１９は、（ａ），（ｂ）の順に配線Ｍ１ｔの配線密度が大きくなっているが、この場合に、（ａ），（ｂ）の順にリセス量Ｌ１ｔが小さくなっていれば、図２１のグラフに示されるような相関が得られることになる。ここで、図２０は、配線Ｍ１ｔの配線幅とプラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関の一例を示すグラフであり、図２０のグラフの横軸は、配線Ｍ１ｔの配線幅に対応し、図２０のグラフの縦軸は、プラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔに対応している。

図２０のグラフは、配線Ｍ１ｔの配線幅が大きくなるほど、プラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔが大きくなる傾向（相関）を示しており、本発明者の検討によれば、この傾向（相関）をもつ場合が多かった。また、図２１は、配線Ｍ１ｔの配線密度とプラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関の一例を示すグラフであり、図２１のグラフの横軸は、配線Ｍ１ｔの配線密度に対応し、図２１のグラフの縦軸は、プラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔに対応している。図２１のグラフは、配線Ｍ１ｔの配線密度が大きくなるほど、プラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔが小さくなる傾向（相関）を示しており、本発明者の検討によれば、この傾向（相関）をもつ場合が多かった。

このように、ステップＳＴ２ｂでは、テストウエハＷＦ１を断面観察することにより、配線Ｗ１ｔの配線幅および配線密度と、プラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関を実測したデータを得るのである。

次に、ステップＳＴ２ｃについて説明する。

ステップＳＴ２ｃでは、ステップＳＴ２ｂで得られた相関（すなわち配線Ｍ１ｔの配線幅および配線密度とプラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関）に基づいて、ステップＳＴ１で設計したチップレイアウトにおけるプラグ（ＰＧ）に対する配線（Ｍ１）のリセス量（Ｌ１）を予測（予想）する。つまり、ステップＳＴ１で設計したチップレイアウトにおいて、プラグＰＧと配線Ｍ１とが３次元的に接続された箇所は複数あるが、各箇所におけるリセス量Ｌ１（プラグＰＧに対する配線Ｍ１のリセス量Ｌ１）がどの程度になるかを、ステップＳＴ２ｂで得られた相関（配線Ｍ１ｔの配線幅および配線密度とプラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関）に基づいて予測するのである。すなわち、ステップＳＴ１で設計したチップレイアウトにおいてプラグＰＧと配線Ｍ１とが（３次元的に）接続される箇所について、その箇所の配線Ｍ１の配線幅および配線密度を、ステップＳＴ２ｂで得られた相関（配線Ｍ１ｔの配線幅および配線密度とプラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関）に当てはめ（割り当て）、その箇所におけるリセス量Ｌ１（プラグＰＧに対する配線Ｍ１のリセス量）を予測する。つまり、ステップＳＴ１で設計したチップレイアウトにおいてプラグＰＧと配線Ｍ１とが接続された複数の箇所のそれぞれについて、その箇所の配線Ｍ１の配線幅および配線密度を抽出し、それとほぼ同じ配線幅および配線密度を有する配線Ｍ１ｔのリセス量Ｌ１ｔがどの程度となるかをステップＳＴ２ｂで得られた相関から求め、求められたリセス量Ｌ１ｔを、その箇所の配線Ｍ１のリセス量Ｌ１の予測値とするのである。別の表現をすれば、ステップＳＴ２ｃでは、ステップＳＴ１で設計したチップレイアウトの各所の配線Ｍ１について配線幅および配線密度を割り当て、割り当てた配線幅および配線密度とステップＳＴ２ｂで得られたデータ（配線Ｗ１ｔの配線幅および配線密度とプラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関を実測したデータ）とに基づき、プラグＰＧに対する配線Ｍ１のリセス量Ｌ１（の予測値）を割り当てるのである。

次に、ステップＳＴ２ｄについて説明する。

ステップＳＴ２ｄでは、ステップＳＴ２ｃで予測されたリセス量（Ｌ１）に応じて、ステップＳＴ１で設計したチップレイアウトにおける配線（Ｍ１）のマージン（プラグＰＧに対する配線Ｍ１のマージン）を修正する。この際、ステップＳＴ２ｃで予測されたリセス量（Ｌ１）が小さい箇所では、プラグ（ＰＧ）に対する配線（Ｍ１）のマージンを大きくし、ステップＳＴ２ｃで予測されたリセス量（Ｌ１）が大きい箇所では、プラグ（ＰＧ）に対する配線（Ｍ１）のマージンを小さくする。

つまり、ステップＳＴ１では、プラグ（ＰＧ）に対する配線（Ｍ１）のリセス量（Ｌ１）を考慮せずにプラグ（ＰＧ）および配線（Ｍ１）を含むチップレイアウトを設計しているが、ステップＳＴ２ｃでプラグ（ＰＧ）に対する配線（Ｍ１）のリセス量（Ｌ１）を予測し、予測されたリセス量（Ｌ１）に応じてステップＳＴ２ｄでプラグ（ＰＧ）に対する配線（Ｍ１）のマージンを修正する。これにより、リセス量（Ｌ１）を考慮していない配線（Ｍ１）のレイアウト（ステップＳＴ１の段階のレイアウト）を、リセス量（Ｌ１）を考慮した配線（Ｍ１）のレイアウト（ステップＳＴ２ｄの段階のレイアウト）へと修正する。なお、プラグ（ＰＧ）に対する配線（Ｍ１）のマージンを修正すると、マージン修正前に比べてチップレイアウトが修正されたことになるため、プラグ（ＰＧ）に対する配線（Ｍ１）のマージンを修正することは、チップレイアウトを修正することとみなすこともできる。

図２２および図２３は、ステップＳＴ２ｄでレイアウト修正する前の段階（すなわちステップＳＴ１でチップレイアウトを設計した段階）の配線Ｍ１とプラグＰＧとのレイアウト例を示す平面図であり、図２４および図２５は、ステップＳＴ２ｄでレイアウト修正した後の段階の配線Ｍ１とプラグＰＧとのレイアウト例を示す平面図である。このため、ステップＳＴ１で設計された図２２および図２３のレイアウトを、ステップＳＴ２ｄで図２４および図２５のレイアウトに修正することになる。図２２および図２４は、配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃおよびそれに接続されたプラグＰＧａ，ＰＧｂ，ＰＧｃのレイアウトが示されており、図２３は、図２２に、更に半導体領域（不純物拡散層）ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃのレイアウトを追加した平面図であり、図２５は、図２４に、更に半導体領域（不純物拡散層）ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃのレイアウトを追加した平面図である。ここで、半導体領域ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃは、半導体基板１に不純物を導入して形成された半導体領域（不純物拡散層）であり、半導体領域ＤＦ１ａはプラグＰＧａを介して配線Ｍ１ａに電気的に接続され、半導体領域ＤＦ１ｂはプラグＰＧｂを介して配線Ｍ１ｂに電気的に接続され、半導体領域ＤＦ１ｃはプラグＰＧｃを介して配線Ｍ１ｃに電気的に接続される。半導体領域ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃは、例えば上記ソース・ドレイン領域ＳＤなどに対応するものである。半導体領域ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃの代わりに、半導体基板１上に形成した導体パターン（例えば上記ゲート電極ＧＥ）にプラグＰＧを接続する場合もあるが、ここでは、プラグＰＧを半導体領域ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃに接続した場合を例示している。なお、図２２〜図２５および他の図において、Ｘ方向およびＹ方向は互いに直交する方向である。

図２２〜図２５には、配線Ｍ１として、３種類の配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃが設けられている。配線Ｍ１ａと配線Ｍ１ｂと配線Ｍ１ｃとは、何れも第１層配線（配線Ｍ１）であるが、配線幅および配線密度の一方または両方が相違している配線（配線パターン）である。また、配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃはそれぞれプラグＰＧと接続されるが、その接続は３次元的な接続である。すなわち、後で半導体装置を製造する際に、配線Ｍ１ａはプラグＰＧ（ＰＧａ）と３次元的に接続され、配線Ｍ１ｂはプラグＰＧ（ＰＧｂ）と３次元的に接続され、配線Ｍ１ｃはプラグＰＧ（ＰＧｃ）と３次元的に接続されることを前提としている。ここで、プラグＰＧａは、配線Ｍ１ａに接続されるプラグＰＧに対応し、プラグＰＧｂは、配線Ｍ１ｂに接続されるプラグＰＧに対応し、プラグＰＧｃは、配線Ｍ１ｃに接続されるプラグＰＧに対応している。

半導体装置の設計段階では、プラグＰＧとそのプラグＰＧに接続される配線Ｍ１とは、プラグＰＧが配線Ｍ１に平面視で（平面的に）内包されるように配置（レイアウト）されることが一般的である。しかしながら、設計後に、半導体ウエハを用いて半導体装置を実際に製造する際には、フォトマスクの位置合わせのずれなどに起因して、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階のものからずれてしまうことがある。このため、配線Ｍ１のレイアウトを設計する際には、プラグＰＧに対する配線Ｍ１のマージンを設定している。

ステップＳＴ１で設計した図２２のレイアウトでは、配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのそれぞれについて、プラグＰＧに対するマージンは同じにしている。すなわち、図２２のレイアウトにおいて、プラグＰＧａに対する配線Ｍ１ａのマージンＥＸ１と、プラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ２と、プラグＰＧｃに対する配線Ｍ１ｃのマージンＥＸ３とは、同じに設定されている（すなわちＥＸ１＝ＥＸ２＝ＥＸ３）。

一方、ステップＳＴ２ｄで修正した図２４のレイアウトでは、配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのそれぞれについて、プラグＰＧに対するマージンを修正し、修正後のマージンは配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃで相違している。すなわち、図２４のレイアウトにおいて、プラグＰＧａに対する配線Ｍ１ａのマージンＥＸ４は、プラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ５よりも大きく、プラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ５は、プラグＰＧｃに対する配線Ｍ１ｃのマージンＥＸ６よりも大きく設定されている（すなわちＥＸ４＞ＥＸ５＞ＥＸ６）。換言すれば、プラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ５は、プラグＰＧａに対する配線Ｍ１ａのマージンＥＸ４よりも小さく、プラグＰＧｃに対する配線Ｍ１ｃのマージンＥＸ６は、プラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ５よりも小さく設定されている。

つまり、ステップＳＴ１では、プラグＰＧ（ＰＧａ，ＰＧｂ，ＰＧｃ）に対するマージンＥＸ１，ＥＸ２，ＥＸ３が互いに同じ（ＥＸ１＝ＥＸ２＝ＥＸ３）に設計されていた配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃについて、ステップＳＴ２ｄで、プラグＰＧ（ＰＧａ，ＰＧｂ，ＰＧｃ）に対する各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンＥＸ１，ＥＸ２，ＥＸ３を、マージンＥＸ４，ＥＸ５，ＥＸ６に修正している。修正後のマージンＥＸ４，ＥＸ５，ＥＸ６は、ＥＸ４＞ＥＸ５＞ＥＸ６の関係にある。

ここで、配線Ｍ１ａはＸ方向に延在しており（Ｘ方向が配線Ｍ１ａの延在方向でＹ方向が配線Ｍ１ａの幅方向となっている）、マージンＥＸ１，ＥＸ４は、配線Ｍ１ａの延在方向（Ｘ方向）でみたときの配線Ｍ１ａの端部からその配線Ｍ１ａに接続されるプラグＰＧａの端部までの距離（長さ、間隔）に対応している。すなわち、プラグＰＧａに対する配線Ｍ１ａの相対的な位置が設計値からＸ方向（配線Ｍ１ａの延在方向）にずれたときに、プラグＰＧａが配線Ｍ１ａに内包され得る限界のズレ量が、マージンＥＸ１，ＥＸ４である。また、配線Ｍ１ｂはＸ方向に延在しており（Ｘ方向が配線Ｍ１ｂの延在方向でＹ方向が配線Ｍ１ｂの幅方向となっている）、マージンＥＸ２，ＥＸ５は、配線Ｍ１ｂの延在方向（Ｘ方向）でみたときの配線Ｍ１ｂの端部からその配線Ｍ１ｂに接続されるプラグＰＧｂの端部までの距離（長さ、間隔）に対応している。すなわち、プラグＰＧｂに対する配線Ｍ１ｂの相対的な位置が設計値からＸ方向（配線Ｍ１ｂの延在方向）にずれたときに、プラグＰＧｂが配線Ｍ１ｂに内包され得る限界のズレ量が、マージンＥＸ２，ＥＸ５である。また、配線Ｍ１ｃは配線Ｍ１ａ，Ｍ１ｂよりも大面積の配線パターンであり、配線Ｍ１ｃに接続するプラグＰＧｃは、配線Ｍ１ｃのＸ方向の端部（端辺）に配置されており、その端部（端辺）からプラグＰＧｂの端部までの距離（長さ、間隔）がマージンＥＸ３，ＥＸ６に対応している。すなわち、プラグＰＧｃに対する配線Ｍ１ｃの相対的な位置が設計値からＸ方向にずれたときに、プラグＰＧｃが配線Ｍ１ｃに内包され得る限界のズレ量が、マージンＥＸ３，ＥＸ６である。

上述のように、ステップＳＴ２ｄで、プラグＰＧに対する各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンＥＸ１，ＥＸ２，ＥＸ３を、マージンＥＸ４，ＥＸ５，ＥＸ６に修正した。その理由は、プラグＰＧａに対する配線Ｍ１ａのリセス量Ｌ１（Ｌ１ａ）が、プラグＰＧｂに対する配線Ｍ１ｂのリセス量Ｌ１（Ｌ１ｂ）よりも小さく、かつ、プラグＰＧｂに対する配線Ｍ１ｂのリセス量Ｌ１（Ｌ１ｂ）が、プラグＰＧｃに対する配線Ｍ１ｃのリセス量Ｌ１（Ｌ１ｃ）よりも小さいことが、ステップＳＴ２ｃで予測されたためである。ここで、プラグＰＧａに対する配線Ｍ１ａのリセス量Ｌ１を、符号Ｌ１ａを付してリセス量Ｌ１ａと称し、プラグＰＧｂに対する配線Ｍ１ｂのリセス量Ｌ１を、符号Ｌ１ｂを付してリセス量Ｌ１ｂと称し、プラグＰＧｃに対する配線Ｍ１ｃのリセス量Ｌ１を、符号Ｌ１ｃを付してリセス量Ｌ１ｃと称することとする。

すなわち、ステップＳＴ２ａ，ＳＴ２ｂを予め行っておき、ステップＳＴ２ｂで得られた相関（すなわち配線幅および配線密度とプラグに対する配線のリセス量との相関）に基づいて、ステップＳＴ２ｃで、プラグＰＧａに対する配線Ｍ１ａのリセス量Ｌ１ａと、プラグＰＧｂに対する配線Ｍ１ｂのリセス量Ｌ１ｂと、プラグＰＧｃに対する配線Ｍ１ｃのリセス量Ｌ１ｃとを予測する。この際、各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃの配線幅や配線密度をステップＳＴ２ｂで得られた相関に当てはめる（割り当てる）ことで、プラグＰＧ（ＰＧａ，ＰＧｂ，ＰＧｃ）に対する各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃの各リセス量Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃを予測することができる。ステップＳＴ２ｃの予測で、プラグＰＧに対する各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのリセス量Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃが、リセス量Ｌ１ａ、リセス量Ｌ１ｂ，リセス量Ｌ１ｃの順に大きくなる（すなわちＬ１ａ＜Ｌ１ｂ＜Ｌ１ｃとなる）ことが予測されると、それに基づいて、ステップＳＴ２ｄで、プラグＰＧに対する各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンＥＸ１，ＥＸ２，ＥＸ３（ＥＸ１＝ＥＸ２＝ＥＸ３の関係にある）を修正する。ステップＳＴ２ｄでは、プラグＰＧａに対するリセス量Ｌ１ａが小さいと予測される配線Ｍ１ａについては、プラグＰＧａに対する配線Ｍ１ａのマージンを大きくし（マージンＥＸ１よりも大きなマージンＥＸ４に修正し）、プラグＰＧｃに対するリセス量Ｌ１ｃが大きいと予測される配線Ｍ１ｃについては、プラグＰＧｃに対する配線Ｍ１ｃのマージンを小さくする（マージンＥＸ３よりも小さなマージンＥＸ６に修正する）。リセス量Ｌ１ｂが配線Ｍ１ａのリセス量Ｌ１ａよりも大きくかつ配線Ｍ１ｃのリセス量Ｌ１ｃよりも小さいと予測される配線Ｍ１ｂについては、プラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ５を、マージンＥＸ４よりも小さくかつマージンＥＸ６よりも大きく設定する（すなわちＥＸ４＞ＥＸ５＞ＥＸ６と設定する）。

このように、配線Ｍ１は、同層の配線Ｍ１ａ（第１配線）および配線Ｍ１ｃ（第２配線）を含み、ステップＳＴ２ｃでは、プラグＰＧｃに対する配線Ｍ１ｃ（第２配線）のリセス量Ｌ１ｃが、プラグＰＧａに対する配線Ｍ１ａ（第１配線）のリセス量Ｌ１ａよりも大きい（Ｌ１ｃ＞Ｌ１ａ）と予測される。これを受けて、ステップＳＴ２ｄでは、プラグＰＧｃに対する配線Ｍ１ｃ（第２配線）のマージンＥＸ６がプラグＰＧａに対する配線Ｍ１ａ（第１配線）のマージンＥＸ４よりも小さく（ＥＸ６＜ＥＸ４）なるように、プラグＰＧに対する配線Ｍ１のマージンを修正する。

また、ステップＳＴ２ｄでは、ステップＳＴ２ｃでプラグＰＧに対するリセス量Ｌ１が大きいと予測された配線Ｍ１ほど、プラグＰＧに対する配線Ｍ１のマージンを小さくするとみることもできる。

上述のように、３次元的に接続されたプラグＰＧと配線Ｍ１との接触面積（３次元的接触面積）Ｓ３は、プラグＰＧの上面と配線Ｍ１との接触面積（上面接触面積）Ｓ１と、プラグＰＧの側面と配線Ｍ１との接触面積（リセス接触面積）Ｓ２との和（合計）で決まる（すなわちＳ３＝Ｓ１＋Ｓ２）。リセス接触面積Ｓ２は、プラグＰＧに対する配線Ｍ１のリセス量Ｌ１が大きいほど、大きくなる。このため、プラグＰＧに対するリセス量Ｌ１が大きいと予測される配線Ｍ１では、リセス接触面積Ｓ２が大きくなると予想され、プラグＰＧに対するリセス量Ｌ１が小さいと予測される配線Ｍ１では、リセス接触面積Ｓ２が小さくなると予想される。一方、上面接触面積Ｓ１は、製造時の配線Ｍ１の位置ずれ（設計からの位置ズレ）がマージン内であれば一定であるが、マージンよりも大きな位置ずれを起こすと、プラグＰＧの上面が配線Ｍ１からはみ出して上面接触面積Ｓ１が小さくなってしまうため、プラグＰＧに対するマージンを大きくとった配線Ｍ１ほど、上面接触面積Ｓ１を確保しやすいと考えられる。このため、３次元的接触面積Ｓ３を確実に確保できるようにするためには、プラグＰＧに対するリセス量Ｌ１が小さいと予測される配線Ｍ１ほど、リセス接触面積Ｓ２が小さくなる分、プラグＰＧに対する配線Ｍ１のマージンを大きくして、上面接触面積Ｓ１をより確実に確保できるようにすることが好ましい。

このため、ステップＳＴ２ｄでは、プラグＰＧｃに対するリセス量Ｌ１ａが大きいと予測される配線Ｍ１ｃでは、リセス接触面積Ｓ２が大きくなる分、３次元的接触面積Ｓ３を確保しやすいので、プラグＰＧｃに対する配線Ｍ１ｃのマージンＥＸ６を小さく設定する。一方、プラグＰＧａに対するリセス量Ｌ１ａが小さいと予測される配線Ｍ１ａでは、リセス接触面積Ｓ２が小さくなる分、３次元的接触面積Ｓ３を確保しにくいので、上面接触面積Ｓ１を確保しやすいように、プラグＰＧａに対する配線Ｍ１ａのマージンＥＸ４を大きく設定する。リセス量Ｌ１ｂが配線Ｍ１ａのリセス量Ｌ１ａよりも大きくかつ配線Ｍ１ｃのリセス量Ｌ１ｃよりも小さいと予測される配線Ｍ１ｂでは、配線Ｍ１ｂのリセス接触面積Ｓ２が配線Ｍ１ａのリセス接触面積Ｓ２よりも大きくかつ配線Ｍ１ｃのリセス接触面積Ｓ２よりも小さくなる分、プラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ５を、マージンＥＸ６よりも大きくかつマージンＥＸ４よりも小さく設定する。

このように、ステップＳＴ１では図２２のレイアウトであったものを、ステップＳＴ２ｄでプラグＰＧａ，ＰＧｂ，ＰＧｃに対する配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンを修正して、図２４のレイアウトに設計変更する。

ステップＳＴ２（ＳＴ２ｄ）でプラグＰＧに対する配線Ｍ１のリセス量Ｌ１に応じて、配線Ｍ１のマージンを修正することで、３次元的に接続されたプラグＰＧと配線Ｍ１との接触面積（３次元的接触面積Ｓ３）を的確に確保しやすくなるため、プラグＰＧと配線Ｍ１との接続の信頼性を向上させることができる。このため、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上することができる。また、配線Ｍ１について不要なマージンを削減しやすくなるため、チップ面積（半導体装置の面積）の縮小を図ることができる。

また、ステップＳＴ１で設計したチップレイアウトにはプラグＰＧと配線Ｍ１とが接続された箇所が複数あるが、それら複数個所のいずれにおいても、プラグＰＧと配線Ｍ１との３次元的接触面積Ｓ３が所定の面積（第１面積）以上を確保できるように、ステップＳＴ１で設計したチップレイアウトにおける配線Ｍ１のマージンをステップＳＴ２ｄで修正することが好ましい。すなわち、ステップＳＴ２ｄでは、ステップＳＴ１で設計したチップレイアウトの各所の配線Ｍ１について、プラグＰＧの上面と配線Ｍ１との接触面積（すなわち上面接触面積Ｓ１）と、プラグＰＧの側面と配線Ｍ１との接触面積（すなわちリセス接触面積Ｓ２）の和（すなわち３次元的接触面積Ｓ３）が、所定の面積（第１面積）以上となるように、ステップＳＴ１で設計したチップレイアウトを修正することが好ましい。つまり、製造時の位置ずれ（フォトマスクの位置合わせのずれなどに起因した位置ずれ）により、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれてしまう場合があるが、そのような場合でもプラグＰＧと配線Ｍ１との３次元的接触面積Ｓ３が所定の面積（第１面積）以上を確保できるように、プラグＰＧに対する配線Ｍ１のマージンを設定するのである。この所定の面積（第１面積）は、プラグＰＧと配線Ｍ１との間の許容可能な最小接触面積であり、後述のステップＳＴ３ａ，ＳＴ３ｂ，ＳＴ３ｃを行った場合は、後述の最小接触面積Ｓｍｉｎである。

図２６〜図２９は、製造された半導体装置におけるプラグＰＧと配線Ｍ１との接続関係を示す要部断面図であり、製造された半導体装置の要部断面図が示されている。このうち、図２６は、本実施の形態とは異なり、ステップＳＴ２を行わずに、図２２および図２３のレイアウト通りにプラグＰＧや配線Ｍ１が形成された場合の断面図であり、図２６の（ａ）、（ｂ）、（ｃ）が、それぞれ図２２のＣ１−Ｃ１線、Ｃ２−Ｃ２線、Ｃ３−Ｃ３線の断面図に対応している。また、図２７は、設計段階では図２２および図２３のレイアウト通りであるが、製造時の位置ずれ（フォトマスクの位置合わせのずれなどに起因した位置ずれ）により、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれてしまった場合の断面図であり、図２７の（ａ）、（ｂ）、（ｃ）が、それぞれ図２２のＣ１−Ｃ１線、Ｃ２−Ｃ２線、Ｃ３−Ｃ３線の断面図に対応している。また、図２８は、本実施の形態のようにステップＳＴ１，ＳＴ２を行って図２４および図２５のレイアウト通りにプラグＰＧや配線Ｍ１が形成された場合の断面図であり、図２８の（ａ）、（ｂ）、（ｃ）が、それぞれ図２４のＣ４−Ｃ４線、Ｃ５−Ｃ５線、Ｃ６−Ｃ６線の断面図に対応している。また、図２９は、設計段階では図２４および図２５のレイアウト通りであるが、製造時の位置ずれ（フォトマスクの位置合わせのずれなどに起因した位置ずれ）により、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれてしまった場合の断面図であり、図２９の（ａ）、（ｂ）、（ｃ）が、それぞれ図２４のＣ４−Ｃ４線、Ｃ５−Ｃ５線、Ｃ６−Ｃ６線の断面図に対応している。なお、上述のようにサリサイドプロセスで金属シリサイド層５を形成した場合には、半導体領域ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃ上にも上記金属シリサイド層５が形成され、プラグＰＧａ，ＰＧｂ，ＰＧｃは半導体領域ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃ上の上記金属シリサイド層５に接続されることになるが、図２６〜図２９では、簡略化のために、半導体領域ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃ上の上記金属シリサイド層５は図示を省略している。また、図２６〜図２９では、簡略化のために、ウエル領域や素子分離領域２についても図示を省略している。

上述のように、ステップＳＴ２ｃでプラグＰＧａに対する配線Ｍ１ａのリセス量Ｌ１ａと、プラグＰＧｂに対する配線Ｍ１ｂのリセス量Ｌ１ｂと、プラグＰＧｃに対する配線Ｍ１ｃのリセス量Ｌ１ｃとが、Ｌ１ａ＜Ｌ１ｂ＜Ｌ１ｃの関係にあると予測され、実際に半導体装置を製造したときに、この関係（Ｌ１ａ＜Ｌ１ｂ＜Ｌ１ｃの関係）が実現されたとすると、図２６〜図２９の構造となる。図２６〜図２９のいずれにおいても、（ａ）
に示されるプラグＰＧａに対する配線Ｍ１ａのリセス量Ｌ１ａは、（ｂ）に示されるプラグＰＧｂに対する配線Ｍ１ｂのリセス量Ｌ１ｂよりも小さく（Ｌ１ａ＜Ｌ１ｂ）、かつ、（ｂ）に示されるプラグＰＧｂに対する配線Ｍ１ｂのリセス量Ｌ１ｂは、（ｃ）に示されるプラグＰＧｃに対する配線Ｍ１ｃのリセス量Ｌ１ｃよりも小さく（Ｌ１ｂ＜Ｌ１ｃ）なっている。また、図２６では、（ａ）のプラグＰＧａに対する配線Ｍ１ａのマージンＥＸ１と、（ｂ）のプラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ２と、（ｃ）のプラグＰＧｃに対する配線Ｍ１ｃのマージンＥＸ３とは、同じ（すなわちＥＸ１＝ＥＸ２＝ＥＸ３）となっている。また、図２８では、（ａ）のプラグＰＧａに対する配線Ｍ１ａのマージンＥＸ４と、（ｂ）のプラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ５と、（ｃ）のプラグＰＧｃに対する配線Ｍ１ｃのマージンＥＸ６とは、ＥＸ４＞ＥＸ５＞ＥＸ６の関係になっている。

上述のように、３次元的に接続されたプラグＰＧと配線Ｍ１との接触面積（３次元的接触面積）Ｓ３は、プラグＰＧの上面と配線Ｍ１との接触面積（上面接触面積）Ｓ１と、プラグＰＧの側面と配線Ｍ１との接触面積（リセス接触面積）Ｓ２との和（合計）で決まる（すなわちＳ３＝Ｓ１＋Ｓ２）。図２６および図２８のように設計値どおりであれば、上面接触面積Ｓ１は（ａ）、（ｂ）、（ｃ）でほぼ同じであり、リセス接触面積Ｓ２は、リセス量Ｌ１にほぼ比例するため、（ｃ）、（ｂ）、（ａ）の順に小さくなる。しかしながら、設計後に実際に半導体装置を製造すると、フォトマスクの位置合わせのずれなどに起因して、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれてしまう虞があり、このずれが生じた場合が、図２７および図２９に対応している。図２７の場合は、プラグＰＧａ，ＰＧｂ，ＰＧｃがそれぞれ配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃから平面視ではみ出していることにより、プラグＰＧａ，ＰＧｂ，ＰＧｃの上面と配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃとの各接触面積（上面接触面積）Ｓ１が、図２６の場合よりも小さくなるとともに、リセス量Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃがＬ１ａ＜Ｌ１ｂ＜Ｌ１ｃの関係にあることで、リセス接触面積Ｓ２は、図２７の（ｃ）、（ｂ）、（ａ）の順に小さくなる。このため、図２７の（ａ）におけるプラグＰＧａと配線Ｍ１ａとの接触面積（３次元的接触面積）Ｓ３は、かなり小さくなり、３次元的接触面積Ｓ３の不足により、プラグＰＧａと配線Ｍ１ａとの接続抵抗が高くなり、プラグＰＧａと配線Ｍ１ａとの接続の信頼性が低下する虞がある。これを防止するために、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれたときでも各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｂの上面接触面積Ｓ１が低減しないように（プラグＰＧが各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃから平面視ではみ出さないように）、プラグＰＧａ，ＰＧｂ，ＰＧｃに対する各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンＥＸ１，ＥＸ２，ＥＸ３を一律に大きくすることも考えられる。しかしながら、この場合には、リセス量Ｌ１ｃが大きいことで３次元的接触面積Ｓ３を確保しやすい配線Ｍ１ｃに対してまでマージンＥＸ３を大きくすることになるため、チップ面積の増大を招く虞がある。

それに対して、本実施の形態では、ステップＳＴ２を行うことにより、図２４および図２８に示されるように、設計終了段階では、配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンＥＸ４，ＥＸ５，ＥＸ６をＥＸ４＞ＥＸ５＞ＥＸ６の関係に設定している。設計後に実際に半導体装置を製造したときに、フォトマスクの位置合わせのずれなどに起因して、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれてしまう虞があり、このずれが生じた場合が、図２９に対応している。

上述のように、３次元的に接続されたプラグＰＧと配線Ｍ１との接触面積（３次元的接触面積）Ｓ３は、プラグＰＧの上面と配線Ｍ１との接触面積（上面接触面積）Ｓ１と、プラグＰＧの側面と配線Ｍ１との接触面積（リセス接触面積）Ｓ２との和（合計）で決まる（すなわちＳ３＝Ｓ１＋Ｓ２）。図２８のように設計値どおりであれば、上面接触面積Ｓ１は（ａ）、（ｂ）、（ｃ）でほぼ同じであり、リセス接触面積Ｓ２は、リセス量Ｌ１にほぼ比例するため、（ｃ）、（ｂ）、（ａ）の順に小さくなる。図２９の場合も、リセス量Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃがＬ１ａ＜Ｌ１ｂ＜Ｌ１ｃの関係にあることで、リセス接触面積Ｓ２は、図２７の（ｃ）、（ｂ）、（ａ）の順に小さくなる。これを予測して、配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンＥＸ４，ＥＸ５，ＥＸ６をＥＸ４＞ＥＸ５＞ＥＸ６に設定していたことで、図２９の場合のようにプラグＰＧａ，ＰＧｂ，ＰＧｃがそれぞれ配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃから平面視ではみ出したとしても、そのはみ出し量は配線Ｍ１のマージンを大きく設計している箇所ほど小さくすることができる。このため、プラグＰＧａ，ＰＧｂ，ＰＧｃの上面と配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃとの各接触面積（上面接触面積）Ｓ１は、（ｃ）、（ｂ）、（ａ）の順に大きくすることができる。従って、リセス量Ｌ１ａが小さいことでリセス接触面積Ｓ２が小さくなる配線Ｍ１ａは、マージンＥＸ４を大きく設計したことにより、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれたときでも上面接触面積Ｓ１ができるだけ小さくならないようにし、それによって、プラグＰＧａと配線Ｍ１ａとの接触面積（３次元的接触面積）Ｓ３を確保することができる。一方、リセス量Ｌ１ｂが大きいことでリセス接触面積Ｓ２が大きくなる配線Ｍ１ｃは、上面接触面積Ｓ１がある程度小さくなったとしても、リセス接触面積Ｓ２によってプラグＰＧｃと配線Ｍ１ｃとの接触面積（３次元的接触面積）Ｓ３を確保できるため、マージンＥＸ６を小さく設計することにより、チップ面積（半導体装置の面積）の縮小を図ることが可能となる。このため、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれたときでも、配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのいずれについても３次元的接触面積Ｓ３を所定の値（面積）以上確保することができ、プラグＰＧａ，ＰＧｂ，ＰＧｃと配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃとの各接触抵抗を低減することができ、プラグＰＧａ，ＰＧｂ，ＰＧｃと配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃとのそれぞれの接続の信頼性を向上させることができる。従って、半導体装置の性能を向上させることができ、また、半導体装置の信頼性を向上させることができる。また、チップ面積（半導体装置の面積）の縮小を図ることもできる。

また、半導体装置の設計フローは、上記図１７に示されるように、上記ステップＳＴ２（より特定的にはステップＳＴ２ｄ）の後、更に、チップレイアウトを修正するステップＳＴ２ｅを有することが好ましい。

ステップＳＴ２ｄでプラグ（ＰＧ）に対する配線（Ｍ１）のマージンを修正した後、ステップＳＴ２ｅとして、チップレイアウトを修正するが、このステップＳＴ２ｅでは、ステップＳＴ２ｄでプラグ（ＰＧ）に対する配線（Ｍ１）のマージンを修正したことに伴い、チップレイアウト全体で整合がとれるように、チップレイアウトを修正する。すなわち、チップレイアウトの基本セルのレイアウトを修正する。ステップＳＴ２ｅでは、チップレイアウト全体の面積が縮小するように、チップレイアウトを修正することが好ましい。

例えば、図２３のレイアウトでは、配線Ｍ１ａの間隔（Ｘ方向の間隔）Ｌ２ａが所定の値に設定され、配線Ｍ１ｂと配線Ｍ１ｃとの間隔（Ｘ方向の間隔）Ｌ２ｂが所定の値に設定され、半導体領域ＤＦ１ａの間隔（Ｘ方向の間隔）Ｌ３ａが所定の値に設定され、半導体領域ＤＦ１ｂと半導体領域ＤＦ１ｃとの間隔（Ｘ方向の間隔）Ｌ３ｂが所定の値に設定されている。この図２３のレイアウトに対して、上記ステップＳＴ２ｄでプラグＰＧａ，ＰＧｂ，ＰＧｃに対する配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンを修正する。この際、配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃをずらすことでマージンＥＸ１，ＥＸ２，ＥＸ３をマージンＥＸ４，ＥＸ５，ＥＸ６に修正すると、配線Ｍ１ａの間隔Ｌ２ａが大きくなり、配線Ｍ１ｂと配線Ｍ１ｃとの間隔Ｌ２ｂが小さくなり、半導体領域ＤＦ１ａの間隔Ｌ３ａと、半導体領域ＤＦ１ｂと半導体領域ＤＦ１ｃとの間隔Ｌ３ｂとは、変わらない。しかしながら、配線Ｍ１ａの間隔Ｌ２ａや、配線Ｍ１ｂと配線Ｍ１ｃとの間隔Ｌ２ｂは、配線の最小加工寸法などに基づいて規定されているため、配線Ｍ１ｂと配線Ｍ１ｃとの間隔Ｌ２ｂが小さくなることは、配線形成を難しくし、また、配線Ｍ１ａの間隔Ｌ２ａが大きくなることは、チップ面積縮小の観点からは不利となる。このため、ステップＳＴ２ｅで、チップレイアウト全体で整合がとれるように、チップレイアウト（特に基本セルのレイアウト）を修正し、例えば図２５のレイアウトとする。

図２５のレイアウトでは、ＥＸ１＝ＥＸ２＝ＥＸ３の関係にあるマージンＥＸ１，ＥＸ２，ＥＸ３を、ＥＸ４＞ＥＸ５＞ＥＸ６の関係にあるマージンＥＸ４，ＥＸ５，ＥＸ６に変更した上で、間隔Ｌ２ｃ，間隔Ｌ２ｄ，Ｌ３ｃ，Ｌ３ｄを次のようにしている。すなわち、配線Ｍ１ａの間隔Ｌ２ｃを図２３の間隔Ｌ２ａと同じにし、配線Ｍ１ｂと配線Ｍ１ｃとの間隔Ｌ２ｄを図２３の間隔Ｌ２ｂと同じにし、半導体領域ＤＦ１ａの間隔Ｌ３ｃを図２３の間隔Ｌ３ａよりも大きくし、半導体領域ＤＦ１ｂと半導体領域ＤＦ１ｃとの間隔Ｌ３ｄを図２３の間隔Ｌ３ｂよりも小さくしている。つまり、プラグＰＧに対する配線Ｍ１のマージンを変更した上で、配線Ｍ１、プラグＰＧおよび半導体領域ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃなどを含むチップレイアウト（特に基本セルのレイアウト）を修正している。これにより、配線Ｍ１ａの間隔Ｌ２ｃや、配線Ｍ１ｂと配線Ｍ１ｃとの間隔Ｌ２ｄを、配線の最小加工寸法などに基づいて規定することができるため、配線形成を的確に行うことができるようになり、また、半導体領域ＤＦ１ｂと半導体領域ＤＦ１ｃとの間隔Ｌ３ｄを図２３の間隔Ｌ３ｂよりも小さくできるため、チップ面積の削減が可能となる。

このように、ステップＳＴ２ｅでは、プラグＰＧに対する配線Ｍ１のマージンは維持したまま（ステップＳＴ２ｄで修正した状態のまま）で、チップレイアウト全体の面積が縮小されるように、チップレイアウトのパターン配置を凝縮（修正）させることが好ましい。

半導体装置の設計フローは、好ましくは以下のステップＳＴ３ａ，ＳＴ３ｂ，ＳＴ３ｃを有している（図３０参照）。ここで、図３０および図３１は、半導体装置の設計フローの一部を示す説明図である。

ステップＳＴ３ａとして、試験用のウエハ（半導体ウエハ）ＷＦ２に、試験用のプラグ（試験用プラグ、テストプラグ）ＰＧｔ２と試験用のプラグＰＧｔ２に３次元的に接続された試験用の配線（試験用配線、テスト配線）Ｍ１ｔ２とを含むテストパターン（テスト用の配線パターン）を形成する。以下、試験用のウエハＷＦ２を、テストウエハＷＦ２と称することとする。図３２は、プラグ（試験用プラグ）ＰＧｔ２および配線（試験用配線）Ｍ１ｔ２を含むテストパターンが形成されたテストウエハＷＦ２の要部断面図である。

ステップＳＴ３ａの後、ステップＳＴ３ｂとして、ステップＳＴ３ａでテストパターンを形成したテストウエハＷＦ２を用いて、プラグ（試験用プラグ）ＰＧｔの上面と配線（試験用配線）Ｍ１ｔとの接触面積（上面接触面積）Ｓ１とプラグＰＧｔの側面と配線Ｍ１ｔとの接触面積（リセス接触面積）Ｓ２との和と、プラグＰＧｔと配線Ｍ１ｔとの間の接触抵抗との相関を調べる。すなわち、プラグ（試験用プラグ）ＰＧｔと配線（試験用配線）Ｍ１ｔとの３次元的接触面積Ｓ３と、プラグ（試験用プラグ）ＰＧｔと配線（試験用配線）Ｍ１ｔとの間の接触抵抗との相関を調べる（実測する）。ステップＳＴ３ｂは、プラグ（試験用プラグ）ＰＧの上面と配線（試験用配線）Ｍ１ｔ２との接触面積（上面接触面積Ｓ１）と、プラグ（試験用プラグ）ＰＧｔ２の側面と配線（試験用配線）Ｍ１ｔ２との接触面積（リセス接触面積Ｓ２）の和（すなわち３次元的接触面積Ｓ３）と、プラグ（試験用プラグ）ＰＧｔ２と配線（試験用配線）Ｍ１ｔ２との間の接触抵抗Ｒ１との相関を実測したデータを準備するステップとみなすこともできる。

ステップＳＴ３ｂの後、ステップＳＴ３ｃとして、ステップＳＴ３ｂで得られた相関に基づいて、プラグ（ＰＧ）と配線（Ｍ１）との間の許容可能な最小接触面積（Ｓｍｉｎ）を決める。ステップＳＴ３ｃは、ステップＳＴ３ｂで得られたデータに基づいて、設計するチップレイアウトにおけるプラグ（ＰＧ）と配線（Ｍ１）との間の許容可能な最小接触面積（Ｓｍｉｎ）を決めるステップとみなすこともできる。

半導体装置の設計フローがステップＳＴ２ａ，ＳＴ２ｂ，ＳＴ２ｃ，ＳＴ２ｄとステップＳＴ３ａ，ＳＴ３ｂ，ＳＴ３ｃとの両者を有している場合には、上記ステップＳＴ２ｄでは、上記ステップＳＴ２ｃで予測されたリセス量（Ｌ１）とステップＳＴ３ｃで決められた最小接触面積（Ｓｍｉｎ）とに基づいて、プラグ（ＰＧ）に対する配線（Ｍ１）のマージンを修正する。

次に、上記ステップＳＴ３ａ，ＳＴ３ｂ，ＳＴ３ｃについて、それぞれ好適な具体例を説明する。まず、上記ステップＳＴ３ａについて説明する。

ステップＳＴ３ａでは、プラグ（試験用プラグ）ＰＧｔ２とプラグＰＧｔ２に３次元的に接続された配線（試験用配線）Ｍ１ｔ２とを含むテストパターン（テスト用の配線パターン）を形成する。この際、テストパターンとしては、後で製造する半導体装置（本実施の形態の設計フローを適用して設計して製造する半導体装置）の配線層（上記層間絶縁膜１１，１４、プラグＰＧおよび配線Ｍ１）を形成するのと同様の工程を用いて、プラグ（試験用プラグ）ＰＧｔ２と配線（試験用配線）Ｍ１ｔ２とを含む配線層を形成することが望ましい。従って、図３２に示される層間絶縁膜１１，１４，１８は、上記図１〜図１３を参照して説明した半導体装置における層間絶縁膜１１，１４，１８と同様の絶縁膜であることが好ましい。すなわち、上記層間絶縁膜１１形成工程から上記配線Ｍ１形成工程までの工程（上記図５〜図１０の工程）と同様工程を行って、３次元的に接続されたプラグＰＧｔ２と配線Ｍ１ｔ２とを含む配線層（配線構造）を、テストパターンとしてテストウエハＷＦ２の主面上に形成する。製造時に上記図１２および図１３の工程を適用する場合は、テストパターン形成にも上記図１２および図１３の工程を適用することが好ましい。このテストパターンに含まれる配線Ｍ１ｔ２は、形状、大きさ、プラグＰＧｔ２との重なり方（重なり位置関係）、配線密度などが異なる種々の配線（配線パターン）を含んでいる。

図３３〜図３５は、ステップＳＴ３ａで形成するテストパターンに含まれる配線（試験用配線）Ｍ１ｔ２の例を示す説明図（平面図）である。

図３３は平面図であり、形状（平面形状）を変えた６種類の配線Ｍ１ｔ２が（ａ）〜（ｆ）に示されており、図３３の（ａ）〜（ｆ）の各配線Ｍ１ｔ２が、ステップＳＴ３ａで形成されるテストパターンに含まれている。図３３の（ａ）は、単純な一方向に延在する長方形状の配線Ｍ１ｔ２である。図３３の（ｂ）は、Ｔ字状の配線Ｍ１ｔ２である。図３３の（ｃ）と（ｄ）は、どちらもクランク状の配線Ｍ１ｔ２であるが、図３３の（ｃ）と（ｄ）とは配線Ｍ１ｔ２に接続されるプラグＰＧｔ２の位置が相違している。図３３の（ｅ）は、Ｌ字状の配線Ｍ１ｔ２である。図３３の（ｆ）は、配線Ｍ１ｔ２の延在方向の途中で延在方向に垂直な方向に部分的に張り出した（拡張した）形状の配線Ｍ１ｔ２である。

図３４には、図３３の（ｂ）のＴ字状の配線Ｍ１ｔ２において寸法（平面寸法）を変えた例が示され、図３４の（ａ）の配線Ｍ１ｔ２における寸法Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５を図３４の（ｂ）の表のように変えた５種類の配線が、ステップＳＴ３ａで形成されるテストパターンに含まれている。また、図３３の（ｂ）の配線Ｍ１ｔ２の寸法を変えたもの（図３４に対応）だけでなく、図３３の（ａ），（ｃ），（ｄ），（ｅ），（ｆ）の各配線Ｍ１ｔ２の寸法を図３４のように変えたものを、ステップＳＴ３ａで形成されるテストパターンに含ませることもできる。

図３５には、図３３の（ｅ）のＬ字状の配線Ｍ１ｔ２において、プラグＰＧｔ２と配線Ｍ１ｔ２との重なり方（重なり位置関係）を変えた７種類の配線Ｍ１ｔ２が（ａ）〜（ｇ）に示されており、図３５の（ａ）〜（ｇ）の各配線Ｍ１ｔ２が、ステップＳＴ３ａで形成されるテストパターンに含まれている。図３５の（ａ）の配線Ｍ１ｔ２を基準として、図３５の（ｂ）〜（ｇ）は、配線Ｍ１ｔ２に対するプラグＰＧｔ２の相対的な位置をＸ方向にＤｘだけ移動させ（ずらし）、Ｙ方向にＤｙだけ移動させた（ずらした）ものであり、図３５の（ｂ）〜（ｇ）は、移動量（ずれ量）Ｄｘ，Ｄｙが相違しており、移動量Ｄｘ，Ｄｙの値は図中に記載している。なお、図３５の左右方向がＸ方向で上下方向がＹ方向であるが、Ｘ方向の移動量（ずれ量）Ｄｘは、図３５の右方向の移動をプラスで示し、図３５の左方向の移動をマイナスで示し、Ｙ方向の移動量（ずれ量）Ｄｙは、図３５の上方向の移動をプラスで示し、図３５の下方向の移動をマイナスで示している。また、図３５の（ａ）が基準であるため、図３５の（ａ）はＤｘ＝Ｄｙ＝０に対応している。

図３５の（ａ）の配線Ｍ１ｔ２では、平面的に見てプラグＰＧｔ２は配線Ｍ１ｔ２からはみ出していないが、図３５の（ｂ）〜（ｇ）の配線Ｍ１ｔ２では、配線Ｍ１ｔ２に対するプラグＰＧｔ２の相対的な位置を図中に記載しているＤｘ，Ｄｙの値だけ移動させた（ずらした）ことにより、平面的に見てプラグＰＧｔ２は配線Ｍ１ｔ２から部分的にはみ出している。これにより、製造時の位置ずれ（フォトマスクの位置合わせのずれなどに起因した位置ずれ）により、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれた場合を、図３５の（ａ）〜（ｇ）の７種類の配線Ｍ１ｔ２により強制的に再現している。また、図３３の（ｅ）の配線Ｍ１ｔ２において、プラグＰＧｔ２と配線Ｍ１ｔ２との重なり方（重なり位置関係）を変えたもの（図３５に対応）だけでなく、図３３の（ａ），（ｂ），（ｃ），（ｄ），（ｆ）の各配線Ｍ１ｔ２においてプラグＰＧｔ２と配線Ｍ１ｔ２との重なり方（重なり位置関係）を図３５のように変えたものを、ステップＳＴ３ａで形成されるテストパターンに含ませることもできる。

このような図３３〜図３５に記載されている各配線Ｍ１ｔ２を含むテストパターンが、ステップＳＴ３ａでテストウエハＷＦ２に形成される。従って、ステップＳＴ３ａでテストウエハＷＦ２に形成されるテストパターンは、実際の半導体装置に形成される種々の配線を再現した配線を含んでいる。

次に、上記ステップＳＴ３ｂについて説明する。

ステップＳＴ３ｂでは、ステップＳＴ３ａでテストパターンを形成したテストウエハＷＦ２を用いて、プラグ（試験用プラグ）ＰＧｔ２と配線（試験用配線）Ｍ１ｔ２との間の３次元的接触面積（Ｓ３）と、そのプラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１との相関を調べる（実測する）。ここで、プラグ（試験用プラグ）ＰＧｔ２と配線（試験用配線）Ｍ１ｔ２との間の接触抵抗を、符号Ｒ１を付して接触抵抗Ｒ１と称することとする。

このステップＳＴ３ｂは、好ましくは、ステップ（サブステップ）ＳＴ３ｂ１，ＳＴ３ｂ２，ＳＴ３ｂ３，ＳＴ３ｂ４，ＳＴ３ｂ５を有している（図３１参照）。

すなわち、ステップＳＴ３ｂでは、プラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１を測定するステップＳＴ３ｂ１と、プラグＰＧｔ２の上面と配線Ｍ１ｔ２との間の接触面積（上面接触面積）Ｓ１と接触周囲長Ｌ４とを測定するステップＳＴ３ｂ２と、プラグＰＧｔ２に対する配線Ｍ１ｔ２のリセス量Ｌ１ｔ２を測定するステップＳＴ３ｂ３とを行う（より好ましくはステップＳＴ３ｂ１，ＳＴ３ｂ２，ＳＴ３ｂ３の順に行う）。そして、ステップＳＴ３ｂ２，ＳＴ３ｂ３の測定結果（上面接触面積Ｓ１、接触周囲長Ｌ４、リセス量Ｌ１ｔ２）に基づいて、ステップＳＴ３ｂ４でプラグ（試験用プラグ）ＰＧｔ２と配線（試験用配線）Ｍ１ｔ２との間の３次元的接触面積Ｓ３を算出する。ステップＳＴ３ｂ４で算出された３次元的接触面積Ｓ３と、ステップＳＴ３ｂ１で測定された接触抵抗Ｒ１とに基づいて、ステップＳＴ３ｂ５で、３次元的接触面積Ｓ３と接触抵抗Ｒ１との相関（のデータ）を得ることができる。

ここで、プラグ（試験用プラグ）ＰＧｔ２に対する配線（試験用配線）Ｍ１ｔ２のリセス量Ｌ１ｔ２は、上述したプラグＰＧに対する配線Ｍ１のリセス量Ｌ１に対応するものであり、上記図３２に示されている。プラグＰＧｔ２と配線Ｍ１ｔ２とがテストウエハＷＦ２に対して垂直方向に重なっている長さ（距離）を、「プラグＰＧｔ２に対する配線Ｍ１ｔ２のリセス量（リセス長）」または単に「配線Ｍ１ｔ２のリセス量（リセス長）」と称し、符号Ｌ１ｔ２を付してリセス量（リセス長）Ｌ１ｔ２と称することとする。このリセス量Ｌ１ｔ２は、配線Ｍ１ｔ２の下面（より特定的にはプラグＰＧｔ２に平面的に重ならない部分の下面）からプラグＰＧｔ２の上面までの距離（テストウエハＷＦ２の主面に垂直な方向の距離）でもある。

ステップＳＴ３ｂ１，ＳＴ３ｂ２，ＳＴ３ｂ３，ＳＴ３ｂ４，ＳＴ３ｂ５について、それぞれ好適な具体例を説明する。

ステップＳＴ３ｂ１において、プラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１は、テストウエハＷＦ２上に形成されたテストパターンに含まれる各配線Ｍ１ｔ２に対して、配線Ｍ１ｔ２とその配線Ｍ１ｔ２に接続されたプラグＰＧｔ２との接触抵抗Ｒ１を電気的に（電気的試験により）測定することで、得る（測定する）ことができる。

ステップＳＴ３ｂ２とステップＳＴ３ｂ３とは、プラグＰＧｔ２と配線Ｍ１ｔ２との間の３次元的接触面積Ｓ３を得るために行われる。

ステップＳＴ３ｂ２では、テストウエハＷＦ２の主面（表面）側をＳＥＭなどの電子顕微鏡により観察することにより、プラグＰＧｔ２の上面と配線Ｍ１ｔ２との接触面積である上面接触面積Ｓ１を測定する。また、このステップＳＴ３ｂ２では、プラグＰＧｔ２の上面の外周のうち配線Ｍ１ｔ２と平面的に重なっている部分の長さ（距離）である接触周囲長Ｌ４も測定する。上面接触面積Ｓ１や接触周囲長Ｌ４を把握しやすくするために、ＳＥＭ観察の前に、テストウエハＷＦ２の表面を研磨する（例えばプラグＰＧｔ２の上面がちょうど露出される段階まで研磨する）こともできる。

図３６は、ステップＳＴ３ｂ２で観察した配線Ｍ１ｔ２とプラグＰＧｔ２を模式的に示す平面図であり、ＳＥＭ像などにより配線Ｍ１ｔ２とプラグＰＧｔ２の輪郭が抽出されている。

プラグＰＧｔ２と配線Ｍ１ｔ２との上面接触面積Ｓ１は、プラグＰＧｔ２と配線Ｍ１ｔ２との平面的な重なり領域の面積であり、図３６において斜線のハッチングを付した領域の面積に対応しており、この面積を例えばＳＥＭ像などを用いて測定することで、プラグＰＧｔ２の上面と配線Ｍ１ｔ２との接触面積（上面接触面積）Ｓ１を得ることができる。また、接触周囲長Ｌ４は、プラグＰＧｔ２の上面の外周のうち、配線Ｍ１ｔ２と平面的に重なっている部分の長さ（距離）であり、図３６において符号Ｌ４を付した太線の長さに対応しており、この長さをＳＥＭ像などから測定することで、プラグＰＧｔ２の上面の外周のうち配線Ｍ１ｔ２と平面的に重なっている部分の長さ（すなわち接触周囲長Ｌ４）を得ることができる。このように、プラグＰＧｔ２と配線Ｍ１ｔ２との上面接触面積Ｓ１および接触周囲長Ｌ４は、テストウエハＷＦ１を用いてプラグＰＧｔ２と配線Ｍ１ｔ２の輪郭を抽出することにより、得ることができる。

プラグＰＧｔ２の側面と配線Ｍ１ｔ２との接触面積であるリセス接触面積Ｓ２は、接触周囲長Ｌ４に、プラグＰＧｔ２に対する配線Ｍ１ｔ２のリセス量Ｌ１ｔ２をかけた値とみなすことができる（すなわちＳ２＝Ｌ４×Ｌ１ｔ２）。プラグＰＧｔ２に対する配線Ｍ１ｔ２のリセス量Ｌ１ｔ２は、テストウエハＷＦ２の断面観察をステップＳＴ３ｂ３で行うことにより、得る（測定する）ことができる。具体的には、ステップＳＴ３ｂ３では、テストパターンが形成されているテストウエハＷＦ２を切断し、テストウエハＷＦ２の断面（テストウエハＷＦ２の主面に略垂直な断面）を観察する（例えばＳＥＭなどの電子顕微鏡により観察する）ことにより、３次元的に接続されたプラグＰＧｔ２および配線Ｍ１ｔ２を観察し、プラグＰＧｔ２に対する配線Ｍ１ｔ２のリセス量Ｌ１ｔ２を測定することができる。

ステップＳＴ３ｂ４では、テストウエハＷＦ２に形成されたテストパターンに含まれる種々の配線Ｍ１ｔ２（図３３〜図３５の配線Ｍ１ｔ２）のそれぞれについて、ステップＳＴ３ｂ２，ＳＴ３ｂ３の測定結果（上面接触面積Ｓ１、接触周囲長Ｌ４、リセス量Ｌ１ｔ２）に基づいて、プラグＰＧｔ２と配線Ｍ１ｔ２との間の３次元的接触面積Ｓ３を算出する。

すなわち、テストウエハＷＦ２に形成されたテストパターンに含まれる種々の配線Ｍ１ｔ２（図３３〜図３５の配線Ｍ１ｔ２）のそれぞれについて、ステップＳＴ３ｂ２で得られた接触周囲長Ｌ４にステップＳＴ３ｂ３で得られたリセス量Ｌ１ｔ２をかける（掛け算する）ことにより、リセス接触面積Ｓ２を算出する。そして、この算出されたリセス接触面積Ｓ２を、ステップＳＴ３ｂ２で得られた上面接触面積Ｓ１に加える（加算する）ことにより、プラグＰＧｔ２と配線Ｍ１ｔ２との間の３次元的接触面積Ｓ３を得ることができる（すなわちＳ１＋Ｌ４×Ｌ１ｔ２＝Ｓ１＋Ｓ２＝Ｓ３）。

テストウエハＷＦ２に形成されたテストパターンに含まれる各配線Ｍ１ｔ２について、ステップＳＴ３ｂ１でプラグＰＧｔ２と配線Ｍ１ｔ２の間の接触抵抗Ｒ１を測定し、ステップＳＴ３ｂ２，ＳＴ３ｂ３，ＳＴ３ｂ４で３次元的接触面積Ｓ３を測定し、これに基づいて、ステップＳＴ３ｂ５で、プラグＰＧｔ２と配線Ｍ１ｔ２の間の３次元的接触面積Ｓ３と、プラグＰＧｔ２と配線Ｍ１ｔ２の間の接触抵抗Ｒ１との相関を得ることができる。ステップＳＴ３ｂ５で得られた相関（３次元的接触面積Ｓ３と接触抵抗Ｒ１との相関）をグラフ化したものが図３７のグラフである。ここで、図３７は、プラグＰＧｔ２と配線Ｍ１ｔ２との間の３次元的接触面積Ｓ３と、プラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１との相関を示すグラフであり、図３７のグラフの縦軸はプラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１（ケルビン抵抗）に対応し、図３７のグラフの横軸は、プラグＰＧｔ２と配線Ｍ１ｔ２との間の３次元的接触面積Ｓ３に対応している。テストウエハＷＦ２に形成したテストパターンに含まれる種々の配線Ｍ１ｔ２（図３３〜図３５の各配線Ｍ１ｔ２）について、ステップＳＴ３ｂ１，ＳＴ３ｂ２，ＳＴ３ｂ３，ＳＴ３ｂ４によりプラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１とプラグＰＧｔ２と配線Ｍ１ｔ２との間の３次元的接触面積Ｓ３を取得し、これを図３７のグラフにプロットしてある。図３７のグラフのプロット数が、テストウエハに形成されたテストパターンに含まれて接触抵抗Ｒ１および３次元的接触面積Ｓ３が測定された配線Ｍ１ｔ２の数にほぼ対応している。

このように、ステップＳＴ３ｂ（より特定的にはステップＳＴ３ｂ５）では、図３７のグラフのような、プラグＰＧｔ２と配線Ｍ１ｔ２との間の３次元的接触面積Ｓ３と、プラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１との相関（のデータ）を取得する。

次に、ステップＳＴ３ｃについて説明する。

ステップＳＴ３ｃでは、ステップＳＴ３ｂで得られた相関（図３７のグラフ）に基づいて、プラグＰＧと配線Ｍ１との間の許容可能な最小接触面積Ｓｍｉｎを決める。具体的には、まず、プラグＰＧと配線Ｍ１との間の接触抵抗として要求される抵抗規格値（プラグＰＧと配線Ｍ１との間の接触抵抗の規格値）Ｒｍａｘを決定する。そして、プラグＰＧと配線Ｍ１との間の接触抵抗がこの抵抗規格値Ｒｍａｘ以下となるために必要な最小限の３次元的接触面積Ｓ３を、ステップＳＴ３ｂ（より特定的にはステップＳＴ３ｂ５）で得られた相関（図３７のグラフ）から求めて、これを最小接触面積Ｓｍｉｎとする。つまり、プラグＰＧｔ２と配線Ｍ１ｔ２との間の３次元的接触面積Ｓ３が最低限どの程度あれば、プラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１が抵抗規格値Ｒｍａｘ以下になるかを、ステップＳＴ３ｂ（より特定的にはステップＳＴ３ｂ５）で得られた相関（図３７のグラフ）から求め（見極め）、この最低限の３次元的接触面積Ｓ３を、最小接触面積Ｓｍｉｎとすることができる。すなわち、ステップＳＴ３ｂで得られた相関（図３７のグラフ）に基づいて、プラグＰＧと配線Ｍ１との最小接触面積Ｓｍｉｎを決め、プラグＰＧと配線Ｍ１との間の３次元的接触面積Ｓ３が、この最小接触面積Ｓｍｉｎ以上（すなわちＳ３≧Ｓｍｉｎ）となるようにすれば、プラグＰＧと配線Ｍ１との間の接触抵抗を、抵抗規格値Ｒｍａｘ以下とすることができることになる。

上記ステップＳＴ２ａ〜ＳＴ２ｃとステップＳＴ３ａ〜ＳＴ３ｃの両者を行なった場合、上記ステップＳＴ２ｄにおいては、上記ステップＳＴ２ｃで予測されたリセス量Ｌ１（プラグＰＧに対する配線Ｍ１のリセス量Ｌ１）とステップＳＴ３ｃで決められた最小接触面積Ｓｍｉｎとに応じて（基づいて）、配線Ｍ１のマージンを修正する。

すなわち、ステップＳＴ１では、プラグＰＧに対する配線Ｍ１のリセス量Ｌ１を考慮せずにプラグＰＧおよび配線Ｍ１を含むチップレイアウトを設計している。このチップレイアウトについて、ステップＳＴ２ｃで予測されたリセス量Ｌ１とステップＳＴ３ｃで決められた最小接触面積Ｓｍｉｎとに応じて（基づいて）ステップＳＴ２ｄでプラグＰＧに対する配線Ｍ１のマージンを修正することで、リセス量Ｌ１を考慮していない配線Ｍ１のレイアウトを、リセス量Ｌ１を考慮した配線Ｍ１のレイアウトへと修正する。具体的には、ステップＳＴ１で設計したチップレイアウトにはプラグＰＧと配線Ｍ１とが接続された箇所が複数あるが、それら複数個所のいずれにおいても、プラグＰＧと配線Ｍ１との３次元的接触面積Ｓ３が最小接触面積Ｓｍｉｎ以上を確保できるように、ステップＳＴ１で設計したチップレイアウトにおける配線Ｍ１のマージンを修正する。つまり、ステップＳＴ２ｄでは、ステップＳＴ２ｃで予測されたリセス量Ｌ１が小さい箇所では、配線Ｍ１のマージンを大きくし、ステップＳＴ２ｃで予測されたリセス量Ｌ１が大きい箇所では、配線Ｍ１のマージンを小さくするが、リセス量Ｌ１が小さい箇所でも大きい箇所でもプラグＰＧと配線Ｍ１との３次元的接触面積Ｓ３が最小接触面積Ｓｍｉｎ以上（Ｓ３≧Ｓｍｉｎ）を確保できるように、配線Ｍ１のマージンを設定（修正）する。製造時の位置ずれ（フォトマスクの位置合わせのずれなどに起因した位置ずれ）により、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれてしまう場合があるが、そのような場合でもプラグＰＧと配線Ｍ１との３次元的接触面積Ｓ３が最小接触面積Ｓｍｉｎ以上（すなわちＳ３≧Ｓｍｉｎ）を確保できるように、プラグＰＧに対する配線Ｍ１のマージンを設定するのである。

上記図２２および図２４などを参照して説明したように、ステップＳＴ２ｃで、プラグＰＧに対する各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのリセス量Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃがＬ１ａ＜Ｌ１ｂ＜Ｌ１ｃになることが予測された場合、ステップＳＴ２ｄで、プラグＰＧに対する各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンＥＸ１，ＥＸ２，ＥＸ３をそれぞれマージンＥＸ４，ＥＸ５，ＥＸ６に修正する。なお、上述のように、マージンＥＸ１，ＥＸ２，ＥＸ３は、ＥＸ１＝ＥＸ２＝ＥＸ３の関係にあり、また、マージンＥＸ４，ＥＸ５，ＥＸ６は、ＥＸ４＞ＥＸ５＞ＥＸ６の関係にある。このとき、製造時の位置ずれ（フォトマスクの位置合わせのずれなどに起因した位置ずれ）により、プラグＰＧと配線Ｍ１との相対的な位置関係が設計段階からずれてしまった場合でも、プラグＰＧと各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃとの３次元的接触面積Ｓ３が最小接触面積Ｓｍｉｎ以上（すなわちＳ３≧Ｓｍｉｎ）を確保できるように、プラグＰＧに対する各配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンＥＸ４，ＥＸ５，ＥＸ６を設定する。

すなわち、プラグＰＧａに対するリセス量Ｌ１ａが小さいと予測される配線Ｍ１ａについては、実際の製造時にプラグＰＧａと配線Ｍ１ａとの相対的な位置関係が変動しても（ばらついても）プラグＰＧａと配線Ｍ１ａとの３次元的接触面積Ｓ３が最小接触面積Ｓｍｉｎ以上（Ｓ３≧Ｓｍｉｎ）を確保できるように、プラグＰＧａに対する配線Ｍ１ａのマージンＥＸ１を大きくしてマージンＥＸ４を設定する。一方、プラグＰＧｃに対するリセス量Ｌ１ｃが大きいと予測される配線Ｍ１ｃについては、実際の製造時にプラグＰＧｃと配線Ｍ１ｃとの相対的な位置関係が変動しても（ばらついても）プラグＰＧｃと配線Ｍ１ｃとの３次元的接触面積Ｓ３が最小接触面積Ｓｍｉｎ以上（Ｓ３≧Ｓｍｉｎ）を確保できる範囲内で、プラグＰＧｃに対する配線Ｍ１ｃのマージンＥＸ３を小さくしてマージンＥＸ６を設定する。プラグＰＧｂに対するリセス量Ｌ１ｂが中位と予想される配線Ｍ１ｂについては、実際の製造時にプラグＰＧｂと配線Ｍ１ｂとの相対的な位置関係が変動しても（ばらついても）プラグＰＧｂと配線Ｍ１ｂとの３次元的接触面積Ｓ３が最小接触面積Ｓｍｉｎ以上（Ｓ３≧Ｓｍｉｎ）を確保できるように、プラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ２を修正してマージンＥＸ５を設定する。このとき、ＥＸ４＞ＥＸ５＞ＥＸ６となる。

上述のように、３次元的に接続されたプラグＰＧと配線Ｍ１との接触面積（３次元的接触面積）Ｓ３は、プラグＰＧの上面と配線Ｍ１との接触面積（上面接触面積）Ｓ１と、プラグＰＧの側面と配線Ｍ１との接触面積（リセス接触面積）Ｓ２との和（合計）で決まるが、リセス接触面積Ｓ２は、プラグＰＧに対する配線Ｍ１のリセス量Ｌ１が大きいほど、大きくなる。このため、プラグＰＧに対するリセス量Ｌ１が大きいと予測される配線Ｍ１では、リセス接触面積Ｓ２が大きくなると予想され、プラグＰＧに対するリセス量Ｌ１が小さいと予測される配線Ｍ１では、リセス接触面積Ｓ２が小さくなると予想される。一方、上面接触面積Ｓ１は、製造時の配線Ｍ１の位置ずれ（設計からの位置ズレ）がマージン内であれば一定であるが、マージンよりも大きな位置ずれを起こすと、上面接触面積Ｓ１が小さくなってしまうため、プラグＰＧに対するマージンを大きくとった配線Ｍ１ほど、上面接触面積Ｓ１を確保しやすいと考えられる。このため、製造時に配線Ｍ１の位置ずれが生じた場合でもプラグＰＧと配線Ｍ１の３次元的接触面積Ｓ３がステップＳＴ３ｃで決めた最小接触面積Ｓｍｉｎ以上（Ｓ３≧Ｓｍｉｎ）となるようにするためには、プラグＰＧに対するリセス量Ｌ１が小さいと予測される配線Ｍ１ほど、リセス接触面積Ｓ２が小さくなる分、プラグＰＧに対するマージンを大きくして上面接触面積Ｓ１を確保できるようにすることが好ましい。

このため、ステップＳＴ２ｄでは、プラグＰＧｃに対するリセス量Ｌ１ｃが大きいと予測される配線Ｍ１ｃでは、リセス接触面積Ｓ２が大きくなる分、製造時の配線Ｍ１の位置ずれにより上面接触面積Ｓ１が減少した場合でも３次元的接触面積Ｓ３を最小接触面積Ｓｍｉｎ以上（Ｓ３≧Ｓｍｉｎ）にしやすいので、プラグＰＧｃに対する配線Ｍ１ｃのマージンＥＸ６を小さく設定する。一方、プラグＰＧａに対するリセス量Ｌ１ａが小さいと予測される配線Ｍ１ａでは、リセス接触面積Ｓ２が小さくなる分、製造時の配線Ｍ１の位置ずれにより上面接触面積Ｓ１が大きく減少した場合は、３次元的接触面積Ｓ３が最小接触面積Ｓｍｉｎより小さく（Ｓ３＜Ｓｍｉｎ）なる虞があるため、プラグＰＧａに対する配線Ｍ１ａのマージンＥＸ４を大きく設定する。プラグＰＧに対するリセス量Ｌ１ｂが配線Ｍ１ｃよりも小さく配線Ｍ１ａよりも大きいと予測される配線Ｍ１ｂでは、リセス接触面積Ｓ２が配線Ｍ１ａよりも大きく配線Ｍ１ｃよりも小さくなる分、プラグＰＧｂに対する配線Ｍ１ｂのマージンＥＸ５を、マージンＥＸ６よりも大きく、マージンＥＸ４よりも小さくする。

このように、上記ステップＳＴ２ａ〜ＳＴ２ｃとステップＳＴ３ａ〜ＳＴ３ｃの両者を行なった場合、ステップＳＴ１では図２２のレイアウトであったものを、上記ステップＳＴ２ｄにおいて、上記ステップＳＴ２ｃで予測されたリセス量Ｌ１とステップＳＴ３ｃで決められた最小接触面積Ｓｍｉｎとに基づいて、プラグＰＧに対する配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃのマージンを修正して、図２４のレイアウトに設計変更する。

また、ステップＳＴ３ａ，ＳＴ３ｂ，ＳＴ３ｃを行なって最小接触面積Ｓｍｉｎを決めた場合、プラグＰＧの上面と配線Ｍ１との接触面積（上面接触面積Ｓ１）と、プラグＰＧの側面と配線Ｍ１との接触面積（リセス接触面積Ｓ２）の和（すなわち３次元的接触面積Ｓ３）が、最小接触面積Ｓｍｉｎ以上となるように、チップレイアウトを設計することもできる。

図３８は、本実施の形態とは異なり、プラグと配線との３次元的な接続を考慮せずに２次限的な接続を考慮し、プラグＰＧｔ２の上面と配線Ｍ１ｔ２との間の接触面積（上面接触面積）Ｓ１と、プラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１との相関をグラフ化したものである。図３８のグラフの縦軸はプラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１（ケルビン抵抗）に対応し、図３８のグラフの横軸は、プラグＰＧｔ２の上面と配線Ｍ１ｔ２との間の接触面積（上面接触面積）Ｓ１に対応している。

この図３８のグラフの場合、プラグＰＧｔ２の側面と配線Ｍ１ｔ２との接触面積であるリセス接触面積Ｓ２を考慮していないため、プラグＰＧｔ２の上面と配線Ｍ１ｔ２との間の接触面積（上面接触面積）Ｓ１と、プラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１との相関係数はあまり高くなく、プロットされたデータにばらつきが大きい。このため、本実施の形態とは異なり、図３８のグラフの相関に基づいてプラグＰＧと配線Ｍ１との最小接触面積Ｓｍｉｎ２（上記最小接触面積Ｓｍｉｎに相当するもの）を決めた場合には、プラグＰＧと配線Ｍ１との最小接触面積Ｓｍｉｎ２の信頼性が低くなり、プラグＰＧと配線Ｍ１との接続部が、上記抵抗規格値Ｒｍａｘを越える接触抵抗を有する場合が生じる虞がある。これは、プラグＰＧと配線Ｍ１との接続の信頼性を低下させる虞がある。

それに対して、本実施の形態では、プラグと配線とが実際には３次元的な接続をしていることを考慮し、ステップＳＴ３ｂでプラグＰＧｔ２と配線Ｍ１ｔ２との間の３次元的接触面積Ｓ３と、プラグＰＧｔ２と配線Ｍ１ｔ２との間の接触抵抗Ｒ１との相関（図３７のグラフに対応）を取得し、この相関（図３７のグラフに対応）に基づいてプラグＰＧと配線Ｍ１との最小接触面積Ｓｍｉｎを決めている。このため、図３８のグラフに基づいてプラグＰＧと配線Ｍ１との最小接触面積Ｓｍｉｎ２を決めた場合よりも、本実施の形態のように図３７のグラフに基づいてプラグＰＧと配線Ｍ１との最小接触面積Ｓｍｉｎを決めた場合の方が、最小接触面積Ｓｍｉｎの信頼性が高く、最小接触面積Ｓｍｉｎを正確に見極めることができる。このため、プラグと配線とが実際には３次元的な接続をしていることを考慮してステップＳＴ３ｃで決めた最小接触面積Ｓｍｉｎを用いて半導体装置を設計する（具体的にはステップＳＴ２ｄでプラグＰＧに対する配線Ｍ１のマージンを修正する）ことにより、製造された半導体装置において、プラグＰＧと配線Ｍ１との接触抵抗が上記抵抗規格値Ｒｍａｘ以下となることを、より的確に実現することができる。このため、プラグＰＧと配線Ｍ１との接続の信頼性を、より的確に向上させることができる。従って、半導体装置の性能を、より的確に向上させることができる。また、半導体装置の信頼性を、より的確に向上させることができる。

なお、上記ステップＳＴ２ａ，ＳＴ２ｂ，ＳＴ２ｃは、ステップＳＴ１で設計したチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のリセス量を予測するために行われる。一方、上記ステップＳＴ３ａ，ＳＴ３ｂ，ＳＴ３ｃは、プラグＰＧと配線Ｍ１との最小接触面積Ｓｍｉｎを決めるために行われる。このため、本実施の形態では、上記ステップＳＴ２ａで用いるテストウエハＷＦ１とステップＳＴ３ａで用いるテストウエハＷＦ２とは、別々のウエハ（半導体ウエハ）を使用している。他の形態として、上記ステップＳＴ２ａで用いるテストウエハＷＦ１とステップＳＴ３ａで用いるテストウエハＷＦ２とを、同一のウエハ（半導体ウエハ）とすることもできる。

ステップＳＴ２ａで用いるテストウエハＷＦ１とステップＳＴ３ａで用いるテストウエハＷＦ２とを、同一のウエハ（半導体ウエハ）とした場合には、ステップＳＴ２ａで形成すべきテストパターン（上記プラグＰＧｔや配線Ｍ１ｔなど）とステップＳＴ３ａで形成すべきテストパターン（上記プラグＰＧｔ２や配線Ｍ１ｔ２など）とを、同じテストウエハ（半導体ウエハ）に同工程で形成する。すなわち、ステップＳＴ２ａとステップＳＴ３ａとを同じステップで同じウエハに対して行う。この場合、ステップＳＴ２ｂで行う断面観察（プラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔを測定するためのテストウエハの断面観察）と、ステップＳＴ３ｂ３で行う断面観察（プラグＰＧｔ２に対する配線Ｍ１ｔ２のリセス量Ｌ１ｔ２を測定するためのテストウエハの断面観察）とは、同じステップで行うこともできる。また、この場合、上記ステップＳＴ２ａで形成すべきテストパターン（上記プラグＰＧｔや配線Ｍ１ｔなど）とステップＳＴ３ａで形成すべきテストパターン（上記プラグＰＧｔ２や配線Ｍ１ｔ２など）とを、共通化することもできる。ステップＳＴ２ａで用いるテストウエハＷＦ１とステップＳＴ３ａで用いるテストウエハＷＦ２とを、同一のウエハ（半導体ウエハ）とした場合には、ステップＳＴ２ａとステップＳＴ３ａとを共通化することで、テストウエハにテストパターンを形成する手間を減らすことができ、半導体装置の設計に伴うデータの採取の簡略化を図ることができる。

一方、ステップＳＴ２ａで用いるテストウエハＷＦ１とステップＳＴ３ａで用いるテストウエハＷＦ２とを、別々のウエハ（半導体ウエハ）とした場合には、ステップＳＴ３ｂ１，ＳＴ３ｂ２はテストウエハＷＦ２に対して行い、テストウエハＷＦ１に対してはステップＳＴ３ｂ１，ＳＴ３ｂ２を行う必要が無い。また、ステップＳＴ２ｂはテストウエハＷＦ１に対して行い、ステップＳＴ３ｂはテストウエハＷＦ２に対して行う。このため、テストウエハＷＦ１とテストウエハＷＦ２とに対して、それぞれ最適なテストパターンを形成して最適な試験または観察を行うことができ、半導体装置の設計に伴い採取したデータの精度を向上させやすい。このため、ステップＳＴ２ｂで得た相関の精度とステップＳＴ３ｂで得た相関の精度とを向上させやすい。

また、上記ステップＳＴ３ａ，ＳＴ３ｂ，ＳＴ３ｃは、プラグＰＧと配線Ｍ１との最小接触面積Ｓｍｉｎを決めるために行われる。このため、本実施の形態では、ステップＳＴ３ｂ１（接触抵抗Ｒ１測定）で用いるテストウエハＷＦ２と、ステップＳＴ３ｂ２（上面接触面積Ｓ１および接触周囲長Ｌ４測定）で用いるテストウエハＷＦ２と、ステップＳＴ３ｂ３（リセス長Ｌ１ｔ２測定）で用いるテストウエハＷＦ２とを、同一のウエハ（半導体ウエハ）としている。他の形態として、ステップＳＴ３ｂ１（接触抵抗Ｒ１測定）とステップＳＴ３ｂ２（上面接触面積Ｓ１および接触周囲長Ｌ４測定）とは、同一のテストウエハＷＦ２を用いて行うが、ステップＳＴ３ｂ１（接触抵抗Ｒ１測定）とステップＳＴ３ｂ２（上面接触面積Ｓ１および接触周囲長Ｌ４測定）とに用いたテストウエハＷＦ２とは異なる他のテストウエハＷＦ２を用いて、ステップＳＴ３ｂ３（リセス長Ｌ１ｔ２測定）を行うこともできる。

ステップＳＴ３ｂ１で用いるテストウエハＷＦ２と、ステップＳＴ３ｂ２で用いるテストウエハＷＦ２と、ステップＳＴ３ｂ３で用いるテストウエハＷＦ２とを、同一のウエハ（半導体ウエハ）とした場合には、ステップＳＴ３ｂ１の測定結果（接触抵抗Ｒ１の測定結果）と、ステップＳＴ３ｂ２の測定結果（上面接触面積Ｓ１および接触周囲長Ｌ４の測定結果）と、ステップＳＴ３ｂ３の測定結果（リセス長Ｌ１ｔ２の測定結果）との関連性が高くなる。このため、ステップＳＴ３ｂ５で得られた相関（プラグＰＧｔ２と配線Ｍ１ｔ２の間の３次元的接触面積Ｓ３と、プラグＰＧｔ２と配線Ｍ１ｔ２の間の接触抵抗Ｒ１との相関）の信頼性を、より高めることができる。

一方、ステップＳＴ３ｂ１，ステップＳＴ３ｂ２で用いたテストウエハＷＦ２とは異なる他のテストウエハＷＦ２を用いてステップＳＴ３ｂ３を行う場合は、ステップＳＴ３ｂ１，ステップＳＴ３ｂ２で用いたテストウエハＷＦ２とは別のテストウエハＷＦ２を断面観察することで、ステップＳＴ３ｂ３（リセス長Ｌ１ｔ２測定）を行うことができる。この場合、ステップＳＴ３ｂ１，ステップＳＴ３ｂ２を行うためにテストウエハＷＦ２に施した処理（例えばステップＳＴ３ｂ２のための研磨処理）が、ステップＳＴ３ｂ３の断面観察に影響を与えないため、ステップＳＴ３ｂ３の断面観察を行いやすくなる。なお、この場合、ステップＳＴ３ｂ１，ステップＳＴ３ｂ２で用いるテストウエハＷＦ２と、ステップＳＴ３ｂ３で用いる他のテストウエハＷＦ２の両方に、ステップＳＴ３ａでテストパターンを形成することになる。

また、ステップＳＴ３ｂ１，ステップＳＴ３ｂ２で用いたテストウエハＷＦ２とは異なる他のテストウエハＷＦ２を用いてステップＳＴ３ｂ３を行う場合は、ステップＳＴ３ｂ３で用いるテストウエハＷＦ２を、ステップＳＴ２ａ，ＳＴ２ｂで用いるテストウエハＷＦ１と同一のウエハ（半導体ウエハ）とすることもできる。ステップＳＴ３ｂ３で用いるテストウエハＷＦ２とステップＳＴ２ａ，ＳＴ２ｂで用いるテストウエハＷＦ１とを、同一のウエハ（半導体ウエハ）とした場合には、半導体装置の設計に伴うデータの採取の簡略化を図ることができる。

次に、半導体装置の設計時のチップレイアウトと、製造された半導体装置におけるチップレイアウトとの関係について説明する。

図３９は、上記ステップＳＴ１で設計したチップレイアウトの一部を示す平面図（平面レイアウト図）であり、図４０は、上記ステップＳＴ２で修正されたチップレイアウトの一部を示す平面図（平面レイアウト図）であり、図４１は、上記ステップＳＴ２で修正されたチップレイアウトに従って製造された半導体装置におけるチップレイアウトの一部を示す平面図（平面レイアウト図）である。図４２は図４１のＣ７−Ｃ７線の断面図であり、図４３は図４１のＣ８−Ｃ８線の断面図である。なお、図４２および図４３では、簡略化のために、半導体基板１に形成した各種領域（ウエル領域や上記ソース・ドレイン領域ＳＤなどに相当する半導体領域、素子分離領域２など）については、図示を省略している。

ステップＳＴ１で図３９のように設計された配線Ｍ１およびプラグＰＧのレイアウトが、ステップＳＴ２で図４０のような配線Ｍ１およびプラグＰＧのレイアウトに修正される。図３９および図４０には、配線Ｍ１のうちの配線Ｍ１ｄ，Ｍ１ｅ，Ｍ１ｆと、配線Ｍ１ｄ，Ｍ１ｅ，Ｍ１ｆに接続されるプラグＰＧ（配線Ｍ１ｄに接続されるプラグＰＧｄと配線Ｍ１ｅに接続されるプラグＰＧｅと配線Ｍ１ｆに接続されるプラグＰＧｆ）が示されている。

図３９に示されるステップＳＴ１の設計段階では、プラグＰＧのうちのプラグＰＧｄは、Ｙ方向に延在する配線Ｍ１ｄのＹ方向側の端辺３１ｄ近傍に配置され、プラグＰＧのうちのプラグＰＧｅは、Ｘ方向に延在する配線Ｍ１ｄのＸ方向側の端辺３１ｅ近傍に配置され、プラグＰＧのうちのプラグＰＧｆは、配線Ｍ１ｄ，Ｍ１ｅに比べて大面積の配線Ｍ１ｆのＸ方向の端辺３１ｆ近傍に配置されている。ステップＳＴ１のチップレイアウトの設計段階では、配線Ｍ１ｄの端辺３１ｄとプラグＰＧｄとの間の距離（間隔）であるマージンＥＸ７と、配線Ｍ１ｅの端辺３１ｅとプラグＰＧｅとの間の距離（間隔）であるマージンＥＸ８と、配線Ｍ１ｆの端辺３１ｆとプラグＰＧｆとの間の距離（間隔）であるマージンＥＸ９とは、同じに設定されている（すなわちＥＸ７＝ＥＸ８＝ＥＸ９）。このマージンＥＸ７は、プラグＰＧｄに対する配線Ｍ１ｄのマージン（Ｙ方向のマージン）であり、マージンＥＸ８は、プラグＰＧｅに対する配線Ｍ１ｅのマージン（Ｘ方向のマージン）であり、マージンＥＸ９は、プラグＰＧｆに対する配線Ｍ１ｆのマージン（Ｘ方向のマージン）である。

配線Ｍ１ｄの配線幅Ｗ１と配線Ｍ１ｅの配線幅Ｗ２とは、いずれも配線の最小加工寸法であり、配線Ｍ１ｆの配線幅Ｗ３は、最小加工寸法よりも大きい（すなわちＷ３＞Ｗ１＝Ｗ２）。チップレイアウトにおいて、配線の最小加工寸法よりも細い配線は基本的には設計せず、最小加工寸法の配線幅を有する配線と、最小加工寸法よりも広い配線幅を有する配線と、それらが組み合わされた配線とにより、チップレイアウトの配線を設計する。なお、配線の延在方向と垂直な方向の幅を配線幅とみなすことができる。

プラグＰＧｄは、Ｘ方向（配線幅方向）に見ると、配線Ｍ１ｄの中央にプラグＰＧｄの中央が略一致するように配置され、プラグＰＧｅは、Ｙ方向（配線幅方向）に見ると、配線Ｍ１ｅの中央にプラグＰＧｅの中央が略一致するように配置されている。

ステップＳＴ２で図４０のように修正されたレイアウトでは、マージンＥＸ７はマージンＥＸ７ａに修正され、マージンＥＸ８はマージンＥＸ８ａに修正され、マージンＥＸ９はマージンＥＸ９ａに修正される。ここで、配線Ｍ１ｄの端辺３１ｄとプラグＰＧｄとの間の距離（間隔）であるマージンＥＸ７ａと、配線Ｍ１ｅの端辺３１ｅとプラグＰＧｅとの間の距離（間隔）であるマージンＥＸ８ａと、配線Ｍ１ｆの端辺３１ｆとプラグＰＧｆとの間の距離（間隔）であるマージンＥＸ９ａとは、マージンＥＸ９ａがマージンＥＸ７ａ，ＥＸ８ａよりも小さく設定されている（すなわちＥＸ７ａ＜ＥＸ８ａ、ＥＸ７ａ＜ＥＸ９ａ）。このマージンＥＸ７ａは、プラグＰＧｄに対する配線Ｍ１ｄのマージン（Ｙ方向のマージン）であり、マージンＥＸ８ａは、プラグＰＧｅに対する配線Ｍ１ｅのマージン（Ｘ方向のマージン）であり、マージンＥＸ９ａは、プラグＰＧｆに対する配線Ｍ１ｆのマージン（Ｘ方向のマージン）である。ＥＸ７＝ＥＸ８＝ＥＸ９の関係のマージンＥＸ７，ＥＸ８，ＥＸ９が、ＥＸ７ａ＜ＥＸ８ａ、ＥＸ７ａ＜ＥＸ９ａの関係のマージンＥＸ７ａ，ＥＸ８ａ，ＥＸ９ａにステップＳＴ２で修正されたのは、プラグＰＧｆに対する配線Ｍ１ｆのリセス量Ｌ１が、プラグＰＧｄに対する配線Ｍ１ｄのリセス量Ｌ１やプラグＰＧｅに対する配線Ｍ１ｅのリセス量Ｌ１よりも大きくなることが、ステップＳＴ２ｃで予測されたためである。

ステップＳＴ２ｃでリセス量Ｌ１が小さいと予測された配線については、実際に半導体装置を製造しても、リセス量Ｌ１は小さくなり、ステップＳＴ２ｃでリセス量Ｌ１が大きいと予測された配線については、実際に半導体装置を製造しても、リセス量Ｌ１は大きくなる。このため、図４２および図４３に示されるように、実際に製造された半導体装置において、プラグＰＧｆに対する配線Ｍ１ｆのリセス量Ｌ１（これをリセス量Ｌ１ｆと称する）は、プラグＰＧｄに対する配線Ｍ１ｄのリセス量Ｌ１（これをリセス量Ｌ１ｄと称する）やプラグＰＧｅに対する配線Ｍ１ｅのリセス量Ｌ１（これをリセス量Ｌ１ｅと称する）よりも大きくなる（すなわちＬ１ｆ＞Ｌ１ｄ、Ｌ１ｆ＞Ｌ１ｅとなる）。上記図２０のグラフのように、配線幅が大きくなるほどリセス量Ｌ１は大きくなる傾向にあり、リセス量Ｌ１ｆが大きな配線Ｍ１ｆの配線幅Ｗ３は、リセス量Ｌ１ｆよりも小さなリセス量Ｌ１ｄ，Ｌ１ｅとなっている配線Ｍ１ｄ，Ｍ１ｅの各配線幅Ｗ１，Ｗ２よりも大きくなっている（すなわちＷ３＞Ｗ１、Ｗ３＞Ｗ２）。なお、本実施の形態では、上述のように、配線Ｍ１は絶縁膜１１に形成された配線溝１５に埋め込まれた埋込配線（ダマシン配線）であり、プラグＰＧと配線Ｍ１とは３次元的に接続しており、プラグＰＧｄと配線Ｍ１ｄとは３次元的に接続され、プラグＰＧｅと配線Ｍ１ｅとは３次元的に接続され、プラグＰＧｆと配線Ｍ１ｆとは３次元的に接続されている。

ステップＳＴ２では、配線Ｍ１ｄの端辺３１ｄとプラグＰＧｄとの間の距離（間隔）であるマージンＥＸ７を、プラグＰＧｄに対する配線Ｍ１ｄのリセス量Ｌ１の予測値に応じて修正（マージンＥＸ７ａに修正）する。しかしながら、Ｘ方向（配線幅方向）に見たときに、配線Ｍ１ｄの中央にプラグＰＧｄの中央が略一致している点は、リセス量Ｌ１の予測値の大小に係らず、ステップＳＴ１の設計段階（図３９の段階）とステップＳＴ２の修正後の段階（図４０の段階）とで変えずに据え置くことが好ましい。また、ステップＳＴ２では、配線Ｍ１ｅの端辺３１ｅとプラグＰＧｅとの間の距離（間隔）であるマージンＥＸ８を、プラグＰＧｅに対する配線Ｍ１ｅのリセス量Ｌ１の予測値に応じて修正（マージンＥＸ８ａに修正）する。しかしながら、Ｙ方向（配線幅方向）に見たときに、配線Ｍ１ｅの中央にプラグＰＧｅの中央が略一致している点は、リセス量Ｌ１の予測値の大小に係らず、ステップＳＴ１の設計段階（図３９の段階）とステップＳＴ２の修正後の段階（図４０の段階）とで変えずに据え置くことが好ましい。

ステップＳＴ１で設計されたレイアウト（図３９）と同様に、ステップＳＴ２で修正されたレイアウト（図４０）でも、Ｘ方向（配線幅方向）に見て配線Ｍ１ｄの中央にプラグＰＧｄの中央を略一致させる理由は、そうした場合が、配線Ｍ１ｄに対するプラグＰＧｄの相対位置が実際の製造時にＸ方向（配線幅方向）にずれたときの配線Ｍ１ｄからのプラグＰＧｄのはみ出し量を最も抑制できるためである。同様に、ステップＳＴ１で設計されたレイアウト（図３９）と同様に、ステップＳＴ２で修正されたレイアウト（図４０）でも、Ｙ方向（配線幅方向）に見て配線Ｍ１ｅの中央にプラグＰＧｅの中央を略一致させる理由は、そうした場合が、配線Ｍ１ｅに対するプラグＰＧｅの相対位置が実際の製造時にＸ方向（配線幅方向）にずれたときの配線Ｍ１ｅからのプラグＰＧｅのはみ出し量を最も抑制できるためである。なお、図３９および図４０において、一点鎖線３２は、配線Ｍ１ｄのＸ方向の中心線とプラグＰＧｄのＸ方向の中心線とを兼ねた線である。

図４１は、ステップＳＴ２で修正されたレイアウト（図４０）に従って実際に製造された半導体装置における対応領域の実際のレイアウトであるが、フォトマスクの位置合わせのずれなどに起因して、プラグＰＧと配線Ｍ１との相対的な位置関係が図４０のレイアウト（ステップＳＴ２で修正したレイアウト）からずれてしまっている。具体的には、プラグＰＧの位置を基準に考えると、配線Ｍ１全体がＸ方向のプラス方向に、ズレ量（距離）Δだけずれて（移動して）しまっている。

ここで、Ｘ方向は図４１の左右方向であるが、右方向をＸ方向のプラス方向と称し、左方向をＸ方向のマイナス方向と称することとする。半導体装置を製造する際に、フォトリソグラフィ工程の露光の際には、同じフォトマスクでチップレイアウト全体（すなわち、そこから１つの半導体チップが得られるチップ領域全体）が露光される。このため、ステップＳＴ２で修正されたチップレイアウトと、実際に製造されたチップレイアウトとを比べると、フォトマスクの位置合わせのずれが生じたときには、配線Ｍ１全体が同じ方向に同じ距離だけずれることになる。

このため、設計されたレイアウト（図４０）では、プラグＰＧｅに対する配線Ｍ１ｅのマージン（Ｘ方向のマージン）はＥＸ８ａであったが、実際に製造された半導体装置では、プラグＰＧｅに対する配線Ｍ１ｅの相対位置がＸ方向のプラス方向にズレ量Δだけずれた（移動した）ことにより、プラグＰＧｅに対する配線Ｍ１ｅのマージン（Ｘ方向のマージン）は、マージンＥＸ８ａからズレ量Δの分だけ増加してマージンＥＸ８ｂとなる。ここで、ＥＸ８ｂ＝ＥＸ８ａ＋Δが成り立つ。また、設計されたレイアウト（図４０）では、プラグＰＧｆに対する配線Ｍ１ｆのマージン（Ｘ方向のマージン）はＥＸ９ａであったが、実際に製造された半導体装置では、プラグＰＧｆに対する配線Ｍ１ｆの相対位置がＸ方向のプラス方向にズレ量Δだけずれた（移動した）ことにより、プラグＰＧｆに対する配線Ｍ１ｆのマージン（Ｘ方向のマージン）は、マージンＥＸ９ａからズレ量Δの分だけ減少してマージンＥＸ９ｂとなる。ここで、ＥＸ９ｂ＝ＥＸ９ａ−Δが成り立つ。一方、設計されたレイアウト（図４０）では、プラグＰＧｄに対する配線Ｍ１ｄのマージン（Ｘ方向のマージン）はＥＸ７ａであったが、実際に製造された半導体装置では、プラグＰＧに対する配線Ｍ１の相対位置はＹ方向にはずれなかった（移動しなかった）ことにより、プラグＰＧｄに対する配線Ｍ１ｄのマージン（Ｙ方向のマージン）は、マージンＥＸ７ａと同じ大きさのマージンＥＸ７ｂとなる（ここでＥＸ７ａ＝ＥＸ７ｂ）。もちろん、プラグＰＧに対する配線Ｍ１の相対位置がＹ方向にずれた場合には、プラグＰＧｄに対する配線Ｍ１ｄのマージン（Ｙ方向のマージン）も変化して、マージンＥＸ８ｂはマージンＥＸ８ａとは異なる大きさとなる。なお、実際に製造された半導体装置において、プラグＰＧに対する配線Ｍ１の相対位置が設計段階よりもＸ方向のプラス方向にズレ量Δだけずれた場合は、ＥＸ８ｂ＝ＥＸ８ａ＋Δ、ＥＸ９ｂ＝ＥＸ９ａ−Δであるが、Ｘ方向のマイナス方向にズレ量Δだけずれた場合は、ＥＸ８ｂ＝ＥＸ８ａ−Δ、ＥＸ９ｂ＝ＥＸ９ａ＋Δとなる。また、実際に製造された半導体装置（図４１）では、プラグＰＧに対する配線Ｍ１の相対位置は、設計段階（図４０）からＹ方向にはずれていない場合は、プラグＰＧｄに対する配線Ｍ１ｄのマージン（Ｙ方向のマージン）ＥＸ７ｂは、マージンＥＸ７ａと同じ大きさとなる。

しかしながら、このような実際に製造された半導体装置（図４１）においても、プラグＰＧに対する配線Ｍ１の相対位置の設計段階（図４１）からのずれ（ズレ量Δ）を設計段階に戻してみると、図４０のレイアウトになる。実際に製造された半導体装置（図４１）の実際のレイアウトにおいて、プラグＰＧに対する配線Ｍ１の相対位置の設計段階（図４１）からのずれ（ズレ量Δ）を設計段階に戻すのは、プラグＰＧの位置を変えずに、配線Ｍ１全体を、そのずれ（ズレ量Δ）の分だけずれ（ズレ量Δ）の方向とは反対方向に仮想的に移動させることで、行うことができる。例えば、図４１は、図４０に比べて、プラグＰＧに対する配線Ｍ１の相対位置がＸ方向のプラス方向にズレ量Δだけずれているため、図４１において、プラグＰＧの位置を変えずに、配線Ｍ１全体をＸ方向のマイナス方向にズレ量Δだけずらす（移動させる）と、図４０とほぼ同じレイアウト（プラグＰＧと配線Ｍ１との相対位置がほぼ同じレイアウト）になる。

実際に製造された半導体装置（図４１）におけるプラグＰＧに対する配線Ｍ１の相対位置の設計段階（図４０）からのずれ（ズレ量Δ）は、例えば、最小加工寸法の配線幅を有する配線Ｍ１にプラグＰＧが接続された箇所を見つけ、その配線Ｍ１の配線幅方向にみたときに、その配線Ｍ１の中央とそのプラグＰＧの中央とのずれがどの方向でどの程度であるかを測定することにより得ることができる。なお、プラグＰＧの中央は、そのプラグＰＧが埋め込まれているコンタクトホールＣＮＴの中央と同じである。

具体的には、実際に製造された半導体装置のレイアウト（図４１）において、Ｘ方向（配線Ｍ１ｄの配線幅方向）に見たときに、プラグＰＧｄの中央と配線Ｍ１ｄの中央とのずれ（すなわち配線Ｍ１ｄのＸ方向の中心線３２ａとプラグＰＧｄのＸ方向の中心線３２ｂとのずれ）が、実際に製造された半導体装置（図４１）におけるプラグＰＧに対する配線Ｍ１の相対位置の設計段階（図４０）からのＸ方向のずれ（ズレ量Δ）になる。これは、配線Ｍ１ｄは、最小加工寸法の配線幅を有しているため、配線Ｍ１ｄについては、配線幅方向（Ｘ方向）に見ると、配線Ｍ１ｄの中央とプラグＰＧｄの中央とが一致するように設計するはずであり、実際に製造された半導体装置において、配線Ｍ１ｄの配線幅方向（Ｘ方向）に見たときに、配線Ｍ１ｄの中央とプラグＰＧｄの中央とがずれていると、そのずれ（ズレ量）が、設計段階（図４０）からのずれと判断できるためである。また、実際に製造された半導体装置（図４１）におけるプラグＰＧに対する配線Ｍ１の相対位置の設計段階（図４０）からのＹ方向のずれ（ズレ量Δ）は、Ｙ方向（配線Ｍ１ｅの配線幅方向）に見たときに、プラグＰＧｅの中央と配線Ｍ１ｅの中央とのずれ（すなわち配線Ｍ１ｅのＹ方向の中心線とプラグＰＧｅのＹ方向の中心線とのずれ）から得られる。これは、配線Ｍ１ｅは、最小加工寸法の配線幅を有しているため、配線Ｍ１ｅについては、配線幅方向（Ｙ方向）に見ると、配線Ｍ１ｅの中央とプラグＰＧｅの中央とが一致するように設計するはずであり、実際に製造された半導体装置において、配線Ｍ１ｅの配線幅方向（Ｙ方向）に見たときに、配線Ｍ１ｅの中央とプラグＰＧｅの中央とがずれていると、そのずれ（ズレ量）が、設計段階（図４０）からのずれと判断できるためである。このため、実際に製造された半導体装置のレイアウト（図４１）において、プラグＰＧの位置は変えずに、Ｘ方向に見て配線Ｍ１ｄの中央とプラグＰＧｄの中央とが一致するように配線Ｍ１全体をＸ方向にずらし（移動させ）、かつ、Ｙ方向に見て配線Ｍ１ｅの中央とプラグＰＧｅの中央とが一致するように配線Ｍ１全体をＸ方向にずらせば（移動させれば）、設計段階のレイアウト（図４０）に戻すことができる。また、ＳＲＡＭを有する半導体装置を製造した場合は、ＳＲＡＭのセルの対称パターンを用いて、実際に製造された半導体装置におけるプラグＰＧに対する配線Ｍ１の相対位置の設計段階からのずれ（ズレ量Δ）を調べることもできる。

このように、実際に製造された半導体装置における配線Ｍ１とプラグＰＧのレイアウト（図４１）を、設計段階（図４０）に仮想的に戻してみると、上述したように、プラグＰＧに対する配線Ｍ１のリセス量Ｌ１に応じてプラグＰＧに対する配線Ｍ１のマージン（ＥＸ７ａ，ＥＸ８ａ，ＥＸ９ａ）が設定されていることから、プラグＰＧに対する配線Ｍ１のリセス量Ｌ１と、プラグＰＧに対する配線Ｍ１のマージンとには相関関係がある。

実際に製造された半導体装置において、プラグＰＧに対する配線Ｍ１のリセス量Ｌ１は、その半導体装置を断面することにより、得る（実測する）ことができ、これは、ステップＳＴ２ｃで予測したリセス量Ｌ１に対応していると考えられる。つまり、ステップＳＴ２ｃで予測したリセス量Ｌ１と、実際に製造された半導体装置における実際のリセス量Ｌ１とには、高い相関があり、ステップＳＴ２ｃでリセス量Ｌ１が小さいと予測された配線については、実際に半導体装置を製造しても、リセス量Ｌ１は小さく、ステップＳＴ２ｃでリセス量Ｌ１が大きいと予測された配線については、実際に半導体装置を製造しても、リセス量Ｌ１は大きくなると考えられる。このため、ステップＳＴ２ｄで修正されたプラグＰＧに対する配線のマージンの修正後の値と、ステップＳＴ２ｃで予測されたプラグＰＧに対するリセス量Ｌ１の予測値との関係性について述べた上述の関係性（リセス量Ｌ１が大きいほどマージンが小さいという関係性）は、ステップＳＴ２ｃで予測されたプラグＰＧに対するリセス量Ｌ１の予測値を、実際に製造された半導体装置におけるリセス量Ｌ１に置き換えても成り立つことになる。

上述のように、ステップＳＴ２ｃでは、プラグＰＧｆに対する配線Ｍ１ｆのリセス量Ｌ１が、プラグＰＧｅに対する配線Ｍ１ｅのリセス量Ｌ１よりも大きくなることが予測され、この関係性が、実際に製造された半導体装置においても、維持されている。すなわち、図４２および図４３に示されるように、実際に製造された半導体装置において、プラグＰＧｅに対する配線Ｍ１ｅのリセス量Ｌ１ｅよりも、プラグＰＧｆに対する配線Ｍ１ｆのリセス量Ｌ１ｆが大きく（Ｌ１ｆ＞Ｌ１ｅ）なっている。そして、プラグＰＧに対する配線Ｍ１の相対位置の設計段階からのＸ方向のズレを設計段階に戻してみたときに、プラグＰＧｆに対する配線Ｍ１ｆのＸ方向のマージンＥＸ９ａ（ＥＸ９ａ＝ＥＸ９ｂ＋Δ）は、プラグＰＧｅに対する配線Ｍ１ｅのＸ方向のマージンＥＸ８ａ（ＥＸ８ａ＝ＥＸ８ｂ−Δ）よりも小さく（ＥＸ９ａ＜ＥＸ８ａ）なっている。このようなステップＳＴ２で想定したようなマージンとリセスの関係性が、製造された半導体装置にも反映されており、製造された半導体装置を観察すれば、設計時にステップＳＴ２のようなマージンの修正を行ったことを確認できる。

なお、プラグＰＧに対する配線Ｍ１の相対位置の設計段階からのＸ方向のズレを設計段階に戻してみたときの、プラグＰＧｆに対する配線Ｍ１ｆのＸ方向のマージンＥＸ９ａは、製造後の実際のマージンＥＸ９ｂからズレ量Δを戻したＥＸ９ａ＋Δから得られ、プラグＰＧｅに対する配線Ｍ１ｅのＸ方向のマージンＥＸ８ａは、製造後の実際のマージンＥＸ９ｂからズレ量Δを戻したＥＸ８ｂ−Δから得られる。このため、ＥＸ９ａ＜ＥＸ８ａと設計したことで、製造後のマージンＥＸ８ａとマージンＥＸ９ａとを比べると、ＥＸ９ｂ＋Δ＜ＥＸ８ｂ−Δの関係となる。もしも設計段階からのＸ方向のズレが逆方向（マイナス方向）であれば、ＥＸ９ｂ−Δ＜ＥＸ８ｂ＋Δとなる。

図４４および図４５は、上記ステップＳＴ１，ＳＴ２を含む本実施の形態の半導体装置の設計手法（図１５および図１７）を、別の見方で捉えた場合の半導体装置の設計フローを示す説明図である。本実施の形態では、上述のように、ステップＳＴ１で、プラグ（ＰＧ）に接続された配線（Ｍ１）を含むチップレイアウトを設計し、ステップＳＴ１で設計されたチップレイアウトにおけるプラグ（ＰＧ）に対する配線（Ｍ１）のマージンをステップＳＴ２で修正しているが、別の見方をすると、図４４および図４５のフローのようにみなすこともできる。

すなわち、本実施の形態の半導体装置の設計フローは、プラグ（ＰＧ）に接続された配線（Ｍ１）を含むチップレイアウトを設計するステップＳＴ１と、ステップＳＴ１で設計されたチップレイアウトを修正するステップＳＴ１２とを有している。このステップＳＴ１２は、以下のステップ（サブステップ）ＳＴ１２ａ，ＳＴ１２ｂ，ＳＴ１２ｃを有している。

ここで、ステップＳＴ１２ａは、テストウエハ（試験用ウエハ）ＷＦ１にプラグ（試験用プラグ）ＰＧｔとプラグＰＧｔに３次元的に接続された配線（試験用配線）Ｍ１ｔとを含むテストパターンを形成してから、このテストウエハＷＦ１を断面観察することにより、配線Ｗ１ｔの配線幅および配線密度と、プラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関を実測したデータを準備するステップである。このステップＳＴ１２ａにおいて、テストウエハＷＦ１にプラグＰＧｔとプラグＰＧｔに３次元的に接続された配線Ｍ１ｔとを含むテストパターンを形成することは、上記ステップＳＴ２ａを行うことと基本的には同じである。ステップＳＴ１２ａにおいて、テストウエハＷＦ１を断面観察するのは、上記ステップＳＴ２ｂでテストウエハＷＦ１を断面観察することと基本的には同じである。ステップＳＴ１２ａにおいて、配線Ｗ１ｔの配線幅および配線密度と、プラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関を実測したデータを準備することは、上記ステップＳＴ２ｂで、配線（試験用配線）Ｍ１ｔの配線幅および配線密度と、プラグ（試験用プラグ）ＰＧｔに対する配線（試験用配線）Ｍ１ｔのリセス量Ｌ１ｔとの相関を調べて（実測して）、そのデータを得ることと基本的には同じである。

ステップＳＴ１２ｂは、ステップＳＴ１で設計したチップレイアウトの各所の配線Ｍ１について、配線幅および配線密度を割り当てる（抽出する）ステップである。このステップＳＴ１２ｂにおいて、ステップＳＴ１で設計したチップレイアウトの各所の配線Ｍ１について、配線幅および配線密度を割り当てることは、上記ステップＳＴ２ｃにおいて、ステップＳＴ１で設計したチップレイアウトの各所の配線Ｍ１について配線幅および配線密度を割り当てることと基本的には同じである。

ステップＳＴ１２ｃは、ステップＳＴ１で設計したチップレイアウトの各所の配線Ｍ１について、ステップＳＴ１２ｂで割り当てた（抽出した）配線幅および配線密度とステップＳＴ１２ａで得たデータとに基づき、プラグＰＧに対する配線Ｍ１のリセス量Ｌ１（の予測値）を割り当てるステップである。このステップＳＴ１２ｃは、上記ステップＳＴ２ｃにおいて、チップレイアウトの各所の配線Ｍ１について、割り当てられた配線幅および配線密度とステップＳＴ２ｂで得られたデータ（配線Ｗ１ｔの配線幅および配線密度とプラグＰＧｔに対する配線Ｍ１ｔのリセス量Ｌ１ｔとの相関を実測したデータ）とに基づき、プラグＰＧに対する配線Ｍ１のリセス量Ｌ１（の予測値）を割り当てることと基本的には同じである。

また、ステップＳＴ１２は、ステップＳＴ１２ｃの後に、以下のステップ（サブステップ）ＳＴ１２ｄを有していることが好ましい。ここで、ステップＳＴ１２ｄは、ステップＳＴ１で設計したチップレイアウトの各所の配線Ｍ１について、プラグＰＧの上面と配線Ｍ１との接触面積（上面接触面積Ｓ１）と、プラグＰＧの側面と配線Ｍ１との接触面積（リセス接触面積Ｓ２）の和（３次元的接触面積Ｓ３）が、第１面積（所定の面積）以上となるように、ステップＳＴ１で設計したチップレイアウトを修正するステップである。このステップＳＴ１２ｄは、上記ステップＳＴ２ｄにおいて、チップレイアウトの各所の配線Ｍ１について、プラグＰＧの上面と配線Ｍ１との接触面積（上面接触面積Ｓ１）と、プラグＰＧの側面と配線Ｍ１との接触面積（リセス接触面積Ｓ２）の和（３次元的接触面積Ｓ３）が、所定の面積（第１面積）以上となるように、チップレイアウト（より具体的には配線Ｍ１のマージン）を修正することと基本的には同じである。この第１面積（所定の面積）は、プラグＰＧと配線Ｍ１との間の許容可能な最小接触面積であり、上記ステップＳＴ３ａ，ＳＴ３ｂ，ＳＴ３ｃを行った場合は、上記最小接触面積Ｓｍｉｎである。

ステップＳＴ１２は、ステップＳＴ１２ｄの後に、以下のステップ（サブステップ）ＳＴ１２ｅを有していることが、更に好ましい。ここで、ステップＳＴ１２ｅは、チップレイアウトの基本セルのレイアウトを修正するステップである。このステップＳＴ１２ｅにおいて、チップレイアウトの基本セルのレイアウトを修正することは、上記ステップＳＴ２ｅでチップレイアウトの基本セルのレイアウトを修正することと基本的には同じである。

ステップＳＴ１で設計されてステップＳＴ１２で修正されたチップレイアウトに従って、半導体装置の製造工程が行われて半導体装置が製造される（例えば上記図３〜図１３のようにして半導体装置が製造される）。すなわち、実際の半導体装置の製造工程（製品製造用の半導体ウエハ（上記半導体基板１に対応）を用いて実際に半導体装置を製造する工程）は、半導体装置の設計（すなわちステップＳＴ１，ＳＴ１２）の後に行われる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、半導体装置の製造技術に適用して有効である。

１ 半導体基板
２ 素子分離領域
３ 絶縁膜
４ エクステンション領域
５ 金属シリサイド層
１１ 層間絶縁膜
１２ バリア導体膜
１３ 主導体膜
１４ 層間絶縁膜
１５ 配線溝
１６ バリア導体膜
１７ 主導体膜
１８ 層間絶縁膜、
１９ コンタクトホール
２０ 配線溝
２１ バリア導体膜
２２ 主導体膜
２３ プラグ
３１ｄ，３１ｅ，３１ｆ 端辺
３２ 一点鎖線
３２ａ 中心線
３２ｂ 中心線
ＣＮＴ コンタクトホール
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ 寸法
ＤＦ１ａ，ＤＦ１ｂ，ＤＦ１ｃ 半導体領域
Ｄｘ，Ｄｙ 移動量
ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４，ＥＸ５，ＥＸ６，ＥＸ７，ＥＸ７ａ マージン
ＥＸ７ｂ，ＥＸ８，ＥＸ８ａ，ＥＸ８ｂ，ＥＸ９，ＥＸ９ａ，ＥＸ９ｂ マージン
ＧＥ ゲート電極、
Ｌ１，Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ，Ｌ１ｅ，Ｌ１ｆ，Ｌ１ｔ，Ｌ１ｔ２ リセス量
Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄ，Ｌ３ａ，Ｌ３ｂ，Ｌ３ｃ，Ｌ３ｄ 間隔
Ｌ４ 接触周囲長
Ｍ１，Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃ，Ｍ１ｄ，Ｍ１ｅ，Ｍ１ｆ 配線
Ｍ１ｔ，Ｍ１ｔ２，Ｍ２ 配線
ＰＧ，ＰＧａ，ＰＧｂ，ＰＧｃ，ＰＧｄ，ＰＧｅ，ＰＧｆ，ＰＧｔ，ＰＧｔ２ プラグ
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｒ１ 接触抵抗
Ｒｍａｘ 抵抗規格値
Ｓ１ 接触面積（上面接触面積）
Ｓ２ 接触面積（リセス接触面積）
Ｓ３ 接触面積（３次元的接触面積）
ＳＤ ソース・ドレイン領域
ＳＷ サイドウォールスペーサ
Ｓｍｉｎ，Ｓｍｉｎ２ 最小接触面積
Ｗ１，Ｗ２，Ｗ３ 配線幅
ＷＦ１，ＷＦ２ テストウエハ
Δ ズレ量

Claims (20)

1. （ａ）プラグに接続された配線を含むチップレイアウトを設計するステップ、
   （ｂ）前記（ａ）ステップで設計された前記チップレイアウトにおける前記プラグに対する前記配線のマージンを、前記プラグに対する前記配線のリセス量に応じて修正するステップ、
   を有することを特徴とする半導体装置の設計方法。
2. 請求項１記載の半導体装置の設計方法において、
   前記（ｂ）ステップは、
   （ｂ１）第１試験用ウエハに、第１試験用プラグと前記第１試験用プラグに３次元的に接続された第１試験用配線とを含むテストパターンを形成するステップ、
   （ｂ２）前記（ｂ１）ステップの後、前記第１試験用配線の配線幅および配線密度と、前記第１試験用プラグに対する前記第１試験用配線のリセス量との相関を調べるステップ、
   （ｂ３）前記（ｂ２）ステップの後、前記（ｂ２）ステップで得られた相関に基づいて、前記プラグに対する前記配線のリセス量を予測するステップ、
   （ｂ４）前記（ｂ３）ステップで予測されたリセス量に応じて、前記（ａ）ステップで設計された前記チップレイアウトにおける前記プラグに対する前記配線のマージンを修正するステップ、
   を有することを特徴とする半導体装置の設計方法。
3. 請求項２記載の半導体装置の設計方法において、
   前記（ｂ２）ステップでは、前記第１試験用ウエハを断面観察することにより、前記第１試験用プラグに対する前記第１試験用配線のリセス量を測定することを特徴とする半導体装置の設計方法。
4. 請求項３記載の半導体装置の設計方法において、
   前記配線は、同層の第１配線および第２配線を含み、
   前記（ｂ３）ステップでは、前記プラグに対する前記第２配線のリセス量が、前記プラグに対する前記第１配線のリセス量よりも大きいと予測され、
   前記（ｂ４）ステップでは、前記プラグに対する前記第２配線のマージンが前記プラグに対する前記第１配線のマージンよりも小さくなるように、前記プラグに対する前記配線のマージンを修正することを特徴とする半導体装置の設計方法。
5. 請求項４記載の半導体装置の設計方法において、
   前記（ｂ４）ステップでは、前記（ｂ３）ステップで前記プラグに対するリセス量が大きいと予測された配線ほど、前記プラグに対する前記配線のマージンを小さくすることを特徴とする半導体装置の設計方法。
6. 請求項５記載の半導体装置の設計方法において、
   前記（ｂ）ステップは、
   （ｂ５）前記（ｂ４）ステップの後、前記チップレイアウトを修正するステップ、
   を更に有することを特徴とする半導体装置の設計方法。
7. 請求項６記載の半導体装置の設計方法において、
   （ｃ１）第２試験用ウエハに、第２試験用プラグと前記第２試験用プラグに３次元的に接続された第２試験用配線とを含むテストパターンを形成するステップ、
   （ｃ２）前記（ｃ１）ステップの後、前記第２試験用プラグの上面と前記第２試験用配線との接触面積と、前記第２試験用プラグの側面と前記第２試験用配線との接触面積の和と、前記第２試験用プラグと前記第２試験用配線との間の接触抵抗との相関を調べるステップ、
   （ｃ３）前記（ｃ２）ステップで得られた相関に基づいて、前記プラグと前記配線との間の許容可能な最小接触面積を決めるステップ、
   を更に有し、
   前記（ｂ４）ステップでは、前記（ｂ３）ステップで予測された前記リセス量と前記（ｃ３）ステップで決められた前記最小接触面積とに応じて、前記プラグに対する前記配線のマージンを修正することを特徴とする半導体装置の設計方法。
8. 請求項７記載の半導体装置の設計方法において、
   前記（ｂ４）ステップでは、前記プラグの上面と前記配線との接触面積と、前記プラグの側面と前記配線との接触面積の和が、前記最小接触面積以上となるように、前記プラグに対する前記配線のマージンを修正することを特徴とする半導体装置の設計方法。
9. （ａ）プラグに接続された配線を含むチップレイアウトを設計するステップ、
   （ｂ）前記（ａ）ステップの後、前記プラグに対する前記配線のリセス量に応じて、前記チップレイアウトにおける前記プラグに対する前記配線のマージンを修正するステップ、
   （ｃ）前記（ｂ）ステップの後、修正された前記チップレイアウトに従って半導体装置を製造するステップ、
   を有することを特徴とする半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記（ｂ）ステップは、
    （ｂ１）第１試験用ウエハに、第１試験用プラグと前記第１試験用プラグに３次元的に接続された第１試験用配線とを含むテストパターンを形成するステップ、
    （ｂ２）前記（ｂ１）ステップの後、前記第１試験用配線の配線幅および配線密度と、前記第１試験用プラグに対する前記第１試験用配線のリセス量との相関を調べるステップ、
    （ｂ３）前記（ｂ２）ステップの後、前記（ｂ２）ステップで得られた相関に基づいて、前記プラグに対する前記配線のリセス量を予測するステップ、
    （ｂ４）前記（ｂ３）ステップで予測されたリセス量に応じて、前記（ａ）ステップで設計された前記チップレイアウトにおける前記プラグに対する前記配線のマージンを修正するステップ、
    を有することを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｂ４）ステップでは、前記（ｂ３）ステップで前記プラグに対するリセス量が大きいと予測された配線ほど、前記プラグに対する前記配線のマージンを小さくすることを特徴とする半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、
    （ｄ１）第２試験用ウエハに、第２試験用プラグと前記第２試験用プラグに３次元的に接続された第２試験用配線とを含むテストパターンを形成するステップ、
    （ｄ２）前記（ｄ１）ステップの後、前記第２試験用プラグの上面と前記第２試験用配線との接触面積と、前記第２試験用プラグの側面と前記第２試験用配線との接触面積の和と、前記第２試験用プラグと前記第２試験用配線との間の接触抵抗との相関を調べるステップ、
    （ｄ３）前記（ｄ２）ステップの後、前記（ｄ２）ステップで得られた相関に基づいて、前記プラグと前記配線との間の許容可能な最小接触面積を決めるステップ、
    を更に有し、
    前記（ｂ４）ステップでは、前記（ｂ３）ステップで予測された前記リセス量と前記（ｄ３）ステップで決められた前記最小接触面積とに応じて、前記プラグに対する前記配線のマージンを修正することを特徴とする半導体装置の製造方法。
13. （ａ）プラグに接続された配線を含むチップレイアウトを設計するステップ、
    （ｂ）前記チップレイアウトを修正するステップ、
    を有し、
    前記（ｂ）ステップは、以下のサブステップ（ｂ１）、（ｂ２）、（ｂ３）を有することを特徴とする半導体装置の設計方法；
    （ｂ１）試験用ウエハに試験用プラグと前記試験用プラグに３次元的に接続された試験用配線とを含むテストパターンを形成してから、前記試験用ウエハを断面観察することにより、前記試験用配線の配線幅および配線密度と、前記試験用プラグに対する前記試験用配線のリセス量との相関を実測したデータを準備するステップ、
    （ｂ２）前記（ａ）ステップで設計したチップレイアウトの各所の前記配線について、配線幅および配線密度を割り当てるステップ、
    （ｂ３）前記（ａ）ステップで設計したチップレイアウトの各所の前記配線について、前記（ｂ２）ステップで割り当てた配線幅および配線密度と前記（ｂ１）ステップで得た前記データとに基づき、前記プラグに対する前記配線のリセス量を割り当てるステップ。
14. 請求項１３記載の半導体装置の設計方法において、
    前記（ｂ）ステップは、
    （ｂ４）前記（ａ）ステップで設計したチップレイアウトの各所の前記配線について、前記プラグの上面と前記配線との接触面積と、前記プラグの側面と前記配線との接触面積の和が、第１面積以上となるように、前記チップレイアウトを修正するステップ、
    を前記（ｂ３）ステップの後に有することを特徴とする半導体装置の設計方法。
15. 請求項１４記載の半導体装置の設計方法において、
    前記（ｂ）ステップは、
    （ｂ５）前記チップレイアウトの基本セルのレイアウトを修正するステップ、
    を前記（ｂ４）ステップの後に有することを特徴とする半導体装置の設計方法。
16. （ａ）プラグに接続された配線を含むチップレイアウトを設計するステップ、
    （ｂ）前記チップレイアウトを修正するステップ、
    （ｃ）前記（ｂ）ステップの後、修正された前記チップレイアウトに従って半導体装置を製造するステップ、
    を有し、
    前記（ｂ）ステップは、以下のサブステップ（ｂ１）、（ｂ２）、（ｂ３）を有することを特徴とする半導体装置の製造方法；
    （ｂ１）試験用ウエハに試験用プラグと前記試験用プラグに３次元的に接続された試験用配線とを含むテストパターンを形成してから、前記試験用ウエハを断面観察することにより、前記試験用配線の配線幅および配線密度と、前記試験用プラグに対する前記試験用配線のリセス量との相関を実測したデータを準備するステップ、
    （ｂ２）前記（ａ）ステップで設計したチップレイアウトの各所の前記配線について、配線幅および配線密度を割り当てるステップ、
    （ｂ３）前記（ａ）ステップで設計したチップレイアウトの各所の前記配線について、前記（ｂ２）ステップで割り当てた配線幅および配線密度と前記（ｂ１）ステップで得た前記データに基づき、前記プラグに対する前記配線のリセス量を割り当てるステップ。
17. （ａ）試験用ウエハに、試験用プラグと前記試験用プラグに３次元的に接続された試験用配線とを含むテストパターンを形成するステップ、
    （ｂ）前記（ａ）ステップの後、前記試験用プラグの上面と前記試験用配線との接触面積と、前記試験用プラグの側面と前記試験用配線との接触面積の和と、前記試験用プラグと前記試験用配線との間の接触抵抗との相関を実測したデータを準備するステップ、
    （ｃ）前記（ｂ）ステップで得られた前記データに基づいて、設計するチップレイアウトにおけるプラグと配線との間の許容可能な最小接触面積を決めるステップ、
    を有することを特徴とする半導体装置の設計方法。
18. 請求項１７記載の半導体装置の設計方法において、
    前記プラグの上面と前記配線との接触面積と、前記プラグの側面と前記配線との接触面積の和が、前記最小接触面積以上となるように、前記チップレイアウトを設計することを特徴とする半導体装置の設計方法。
19. 半導体基板と、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜に形成されたコンタクトホールにそれぞれ埋め込まれた複数のプラグと、
    前記複数のプラグが埋め込まれた前記第１絶縁膜上に形成された第２絶縁膜と、
    前記第２絶縁膜に形成された配線溝にそれぞれ埋め込まれた複数の配線と、
    を有する半導体装置であって、
    前記各プラグは、前記複数の配線のいずれかと３次元的に接続されており、
    前記複数の配線は、前記複数のプラグのうちの第１プラグに３次元的に接続された第１配線および前記複数のプラグのうちの第２プラグに３次元的に接続された第２配線を含み、
    前記第１プラグに対する前記第１配線のリセス量よりも、前記第２プラグに対する前記第２配線のリセス量が大きく、
    前記複数のプラグに対する前記複数の配線の相対位置の設計段階からの第１方向のズレを設計段階に戻してみたときに、前記第２プラグに対する前記第２配線の前記第１方向のマージンは、前記第１プラグに対する前記第１配線の前記第１方向のマージンよりも小さいことを特徴とする半導体装置。
20. 請求項１９記載の半導体装置において、
    前記第２配線の配線幅は、前記第１配線の配線幅よりも大きいことを特徴とする半導体装置。

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