JP2016174144A - 装置およびその作製方法、ならびに電子機器 - Google Patents

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Abstract

【課題】優れた電気特性を有する配線を提供する。または安定した電気特性を有する配線を提供する。【解決手段】基板上に第１の絶縁膜を成膜し、第１の絶縁膜上に第２の絶縁膜を成膜し、第１の絶縁膜の一部および第２の絶縁膜の一部を除去することにより第１の開口部を形成し、第１の開口部内および第２の絶縁膜の上面に第１の導電体を形成し、第１の導電体の表面を平坦化して第１の導電体の一部を除去することにより第２の導電体を形成し、第２の絶縁膜および第２の導電体上に第３の絶縁膜を成膜し、第２の絶縁膜の一部と第３の絶縁膜の一部を除去することにより、第２の導電体の上面の一部と、側面の一部とを露出させるように第２の開口部を設け、第２の導電体に接するように、第３の絶縁膜の上面および第２の開口部内へ第３の導電体を形成し、第３の導電体の一部を除去することにより第４の導電体を形成する装置である。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、電極、装置、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置またはプロセッサに関する。または、電極、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置またはプロセッサの製造方法に関する。または、電極、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置またはプロセッサの駆動方法に関する。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
近年、電子機器の高性能化、小型化、または軽量化に伴い、微細化された素子を有する装置が求められている。該装置の微細化に伴い、配線層の微細化への要求も高まっている。また、優れた特性の装置を実現するために、例えば低い抵抗を有する配線層が求められている（特許文献１参照）。
特開平０５−３４７３６０号公報
本発明の一態様は、優れた電気特性を有する配線の形成方法を提供することを課題の一とする。または、本発明の一態様は、安定した電気特性を有する配線の形成方法を提供することを課題の一とする。または、微細な配線の形成方法を提供することを課題の一とする。または、本発明の一態様は、絶縁体への導電体の埋め込み方法を提供することを課題の一とする。または、微細化された半導体装置を提供することを課題の一とする。
または、本発明の一態様は、優れた電気特性を有する装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、安定した電気特性を有する装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、歩留まりの高い装置の作製方法を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、素子と、電極とを有し、電極は素子と接続する領域を有する装置の作製方法であって、基板上に第１の絶縁膜を成膜し、第１の絶縁膜上に第２の絶縁膜を成膜し、第１の絶縁膜の一部および第２の絶縁膜の一部を除去することにより第１の開口部を形成し、第１の開口部内および第２の絶縁膜の上面に第１の導電体を形成し、第１の導電体の表面を平坦化して第１の導電体の一部を除去することにより第２の導電体を形成し、第２の絶縁膜および第２の導電体上に第３の絶縁膜を成膜し、第２の絶縁膜の一部と第３の絶縁膜の一部を除去することにより、第２の導電体の上面の一部と、側面の一部とを露出させるように第２の開口部を設け、第２の導電体に接するように、第３の絶縁膜の上面および第２の開口部内へ第３の導電体を形成し、第３の導電体の一部を除去することにより第４の導電体を形成する装置の作製方法である。
または、本発明の一態様は、素子と、電極とを有し、電極は素子と接続する領域を有する装置の作製方法であって、基板上に第１の絶縁膜を成膜し、第１の絶縁膜上に第２の絶縁膜を成膜し、第１の絶縁膜の一部および第２の絶縁膜の一部を除去することにより第１の開口部を形成し、第１の開口部内および第２の絶縁膜の上面に第１の導電体を形成し、化学機械研磨法を用いて、第１の導電体の一部を、第１の導電体の表面が基板の下面と平行になるように除去することにより第１の開口部内に第２の導電体を形成し、第２の絶縁膜および第２の導電体上に第３の絶縁膜を成膜し、第２の絶縁膜の一部と第３の絶縁膜の一部を除去することにより、第２の導電体の上面の一部と、側面の一部とを露出させるように第２の開口部を設け、第２の導電体に接するように、第３の絶縁膜の上面および第２の開口部内へ第３の導電体を形成し、第３の導電体の一部を除去することにより第４の導電体を形成する装置の作製方法である。
または、本発明の一態様は、素子と、電極とを有し、電極は素子と接続する領域を有する装置の作製方法であって、基板上に第１の絶縁膜を成膜し、第１の絶縁膜上に第２の絶縁膜を成膜し、第１の絶縁膜の一部および第２の絶縁膜の一部を除去することにより第１の開口部を形成し、第１の開口部内および第２の絶縁膜の上面に第１の導電体を形成し、化学機械研磨法を用いて、第１の導電体の一部を、第１の導電体の表面が基板の下面と平行になるように除去することにより第１の開口部内に第２の導電体を形成し、第２の絶縁膜および第２の導電体上に第３の絶縁膜を成膜し、第２の絶縁膜の一部と第３の絶縁膜の一部を除去することにより、第２の導電体の上面の一部と、側面の一部とを露出させるように第２の開口部を設け、第２の導電体に接するように、第３の絶縁膜の上面および第２の開口部内へ第３の導電体を形成し、化学機械研磨法を用いて、第３の導電体の一部を、第３の導電体の表面が基板の下面と平行になるように除去することにより第２の開口部内に第４の導電体を形成する装置の作製方法である。
上記構成において、素子は、酸化物半導体を有することが好ましい。また、上記構成において、第２の絶縁膜は、アルミニウムを有し、第１の絶縁膜は、シリコンを有することが好ましい。また、上記構成において、第２の絶縁膜は、第１の絶縁膜よりも水素の透過性が低いことが好ましい。
または、本発明の一態様は、第１の導電体と、第２の導電体と、第１の絶縁膜と、第２の絶縁膜と、を有し、第２の絶縁膜は、第１の絶縁膜の上面に接する領域と、第２の導電体の側面に接する領域と、を有し、第２の導電体の側面は、第１の絶縁膜に接する領域を有し、第２の導電体は、第１の導電体の側面と、第１の導電体の上面と、第１の絶縁膜の上面とに接する装置である。
または、本発明の一態様は、第１の導電体と、第２の導電体と、第１の絶縁膜と、第２の絶縁膜と、を有し、第２の絶縁膜は、第１の絶縁膜の上面に接する領域と、第２の導電体の側面に接する領域と、を有し、第２の導電体は、第１の厚さを有する第１の領域と、第２の厚さを有する第２の領域と、を有し、第１の領域は、第１の導電体の上面に接し、第２の領域は、第１の絶縁膜の上面に接し、第１の厚さは、第２の厚さより小さい装置である。
または、本発明の一態様は、第１の導電体と、第２の導電体と、第１の絶縁膜と、第２の絶縁膜と、を有し、第２の絶縁膜は、第１の絶縁膜の上面に接する領域と、第２の導電体の側面に接する領域と、を有し、第１の導電体は、第３の導電体と、第４の導電体と、を有し、第３の導電体の側面は、第１の絶縁膜に接する領域を有し、第４の導電体は、第３の導電体の上面に接し、第２の導電体の側面は、第２の絶縁膜に接し、第２の導電体は、第３の導電体の側面と、第４の導電体の上面と、第１の絶縁膜の上面とに接する装置である。
また、上記構成において、装置は、酸化物半導体を有し、第２の導電体の上に積層された酸化物半導体を有することが好ましい。また、上記構成において、第２の絶縁膜は、アルミニウムを有し、第１の絶縁膜は、シリコンを有することが好ましい。また、上記構成において、第２の絶縁膜は、第１の絶縁膜よりも水素の透過性が低いことが好ましい。
または、本発明の一態様は、第１の導電体と、第２の導電体と、第１の絶縁膜と、第２の絶縁膜と、を有し、第２の絶縁膜は、第１の絶縁膜の上面に接する領域を有し、第２の導電体は、第１の導電体上に位置する領域を有し、第１の導電体の上面のうち、最も高い領域の高さは、第２の絶縁膜の上面のうち、最も高い領域の高さよりも高く、第２の導電体の底面のうち、最も低い領域の高さは、第２の絶縁膜の上面のうち、最も高い領域の高さよりも低い、装置である。
または、本発明の一態様は、上記に記載のいずれか一の装置が搭載された電子機器である。
本発明の一態様により、優れた電気特性を有する配線の形成方法を提供することができる。また、本発明の一態様により、安定した電気特性を有する配線の形成方法を提供することができる。また、本発明の一態様により、絶縁体への導電体の埋め込み方法を提供することができる。
また、本発明の一態様により、優れた電気特性を有する装置の作製方法を提供することができる。また、微細な配線の形成方法を提供することができる。また、本発明の一態様により、安定した電気特性を有する装置の作製方法を提供することができる。また、本発明の一態様により、信頼性の高い装置の作製方法を提供することができる。また、本発明の一態様により、歩留まりの高い装置の作製方法を提供することができる。また、微細化された半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る装置の作製方法の一例を示す断面図。 本発明の一態様に係る装置の作製方法の一例を示す断面図。 本発明の一態様に係る装置の作製方法の一例を示す断面図。 本発明の一態様に係る装置の作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る装置の一例を示す図。 本発明の一態様に係る装置の一例を示す図。 本発明の一態様に係る装置の一例を示す図。 本発明の一態様に係る回路図。 本発明の一態様に係る回路図。 本発明の一態様に係る装置の作製方法の一例を示す断面図。 本発明の一態様に係る装置の作製方法の一例を示す断面図。 本発明の一態様に係る装置の作製方法の一例を示す断面図。 本発明の一態様に係る装置の作製方法の一例を示す断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る酸化物半導体を有する領域のバンド図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、ＲＦタグの構成例。 実施の形態に係る、ＲＦタグの使用例。 実施の形態に係る、表示装置の上面図及び回路図。 実施の形態に係る、電子機器。 本発明の一態様に係る装置を示す上面図。 本発明の一態様に係る装置を示すブロック図。 本発明の一態様に係る装置を示す断面図。 本発明の一態様に係る装置を示す断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る装置の一例を示す断面図。 本発明の一態様に係る装置の作製方法の一例を示す断面図。 ＳＴＥＭによる断面観察結果。 ＳＴＥＭによる断面観察結果。 ＳＴＥＭによる断面観察結果。 ＳＴＥＭによる断面観察結果。 素子の断面図および上面図。 素子の抵抗値の測定結果。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、異なる符合の構成要素の記載を参照する場合、参照された構成要素の厚さ、組成、構造または形状などについての記載を適宜用いることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、明細書において、半導体と記載する場合、酸化物半導体と読み替えることができる。半導体としては、ほかにもシリコン、ゲルマニウムなどの第１４族半導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウム、酸化物半導体などの化合物半導体、および有機半導体を用いることができる。
なお、本明細書において、単に酸化物と記載する場合、酸化物半導体、酸化物絶縁体または酸化物導電体と読み替えることができる。
なお、本明細書において、装置とは例えば、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置、電気光学装置などの装置を指す場合がある。
（実施の形態１）
本実施の形態では、素子と素子との電気的接続を担う導電層を有する装置の作製方法について説明する。ここで導電層とは、例えば導電体を有する層である。また導電層は、例えば電極やプラグ等を指す。本発明の一態様の装置は例えば、素子と、電極と、を有し、該電極は素子と接続する領域を有する。
［装置の例］
図１（Ａ）に本発明の一態様の装置５００の断面の一例を示す。図１（Ａ）に示す装置５００は、層６２１と、層６２２と、層６２１と層６２２との間の層６２０と、を有する。層６２０は、層６２１の上面に接する絶縁膜５７１と、導電層５４３と、絶縁膜５７１の上面および導電層５４３の上面に接する導電層５１３と、絶縁膜５７１の上面に接する絶縁膜５８５と、絶縁膜５８５の上面に接する絶縁膜５８６と有する。また、絶縁膜５８６の上面および導電層５１３の上面には層６２２が接して設けられる。
導電層５４３の側面は絶縁膜５７１に接する領域と、導電層５１３に接する領域とを有する。また、導電層５４３の上面は、導電層５１３と接する領域を有する。
導電層５１３の側面は、絶縁膜５８５に接する領域と、絶縁膜５８６に接する領域とを有する。
ここで導電層５４３は絶縁膜５７１の上面から突き出た領域である、凸部６０６を有する。導電層５１３は、凸部６０６の上面および側面と接する領域を有する。また、導電層５１３の下面は凹部を有することが好ましい。
導電層５４３が凸部６０６を有することにより、例えば導電層５１３との接触面積を増やすことができる。よって、導電層５４３と導電層５１３の接触抵抗をより小さくすることができる場合がある。また、導電層５１３の下面が凹部を有することにより、導電層５４３との接触面積を増やすことができ、接触抵抗をより小さくすることができる場合がある。
層６２１および層６２２は、導電体と、絶縁体とを有することが好ましい。また、層６２１および層６２２は、素子を有することが好ましく、半導体素子を有することがより好ましい。ここで半導体素子とは例えば、半導体と、導電体とを有する素子である。導電層５４３は、層６２１が有する導電体、または半導体と電気的に接続することが好ましい。また、導電層５１３は、層６２２が有する導電体、または半導体と電気的に接続することが好ましい。
また、図１（Ｂ）に示すように、層６２０は絶縁膜５７１の上面に接する複数の導電体を有してもよい。図１（Ｂ）は、絶縁膜５７１の上面に接する導電層４１３を有する点が、図１（Ａ）と異なる。ここで、導電層４１３は、凸部６０６などに例示される凸部を有さない領域上に、形成されるため、図１（Ｂ）に示す断面では、導電層４１３の下面は、導電層５１３の下面と比較して平坦性が高い。また、導電層５１３や導電層４１３は、凸部６０６などに例示される凸部を有する領域上に設けられる第１の領域と、凸部を有さない領域上に設けられる第２の領域と、を有することが好ましい。
また、図１（Ｃ）に示すように、層６２０は、絶縁膜５７１と層６２１との間に絶縁膜５８４を有してもよい。図１（Ｃ）において、導電層５４３の側面は、絶縁膜５７１および絶縁膜５８４と接する。
図２（Ａ）は、層６２０が有する導電層５４３の形状が、図１（Ｃ）と異なる例を示す。図２（Ａ）に示す断面において、導電層５４３の幅は、上面に近い領域と比較して下面に近い領域が狭い。
また、図２（Ｂ）に示すように、層６２０が有する導電層５４３や導電層５１３は、２層以上の導電層で形成されてもよい。図２（Ｂ）では導電層５４３は絶縁膜５８４、絶縁膜５７１および導電層５１３に接する導電層５４３ａと、導電層５４３ａの内面に接し、埋め込むように形成される導電層５４３ｂとを有する。また、導電層５１３は絶縁膜５８５および絶縁膜５８６に接する導電層５１３ａと、導電層５１３ａの内面に接し、埋め込むように形成される導電層５１３ｂとを有する。
図３（Ａ）は、層６２０が有する凸部６０６の上面において導電層５１３に覆われる領域と覆われない領域とを有する点と、凸部６０６の側面において導電層５１３に覆われる領域と覆われない領域とを有する点とが、図１（Ａ）と異なる。
また、図３（Ｂ）は、層６２０が有する凸部６０６の形状が図１（Ａ）と異なる。図３（Ｂ）において、凸部６０６は絶縁膜５８５の上面に接する領域を有する点と、絶縁膜５８６に接する側面を有する点が、図１（Ａ）と異なる。
図１乃至図３において、導電層５４３は、例えば層６２１が有する導電層と、導電層５１３とを電気的に接続する。また、導電層５１３は、例えば試料面内を引き回される配線層として機能することが好ましい。また、層６２２は、導電層５１３と電気的に接続する複数の導電層を有することが好ましい。その一例を、図４を用いて説明する。
図４は、層６２１と、層６２２と、層６２１と層６２２を接続する層６２０と、を有する。層６２１は、半導体素子を有する層６２３と、層６２３の上面に接する絶縁膜５８１と、層６２３の上面に接する導電層５１１と、絶縁膜５８１の上面に接する絶縁膜５８２と、導電層５１１の上面に接する導電層５４２と、絶縁膜５８２の上面に接する絶縁膜５８３と、導電層５４２の上面に接する導電層５１２と、を有する。導電層５４３は、導電層５１２の上面に接する。また、導電層５１１は層６２３が有する半導体素子に電気的に接続されることが好ましい。
絶縁膜５８２は、導電層５１１の上面に接することが好ましい。また、導電層５１２は、絶縁膜５８２の上面に接することが好ましい。
導電層５１１の側面は絶縁膜５８１に接し、導電層５４２の側面は絶縁膜５８２に接し、導電層５１２の側面は絶縁膜５８３に接する。
層６２２は、絶縁膜５８６の上面と接する絶縁膜５８７と、導電層５１３の上面と接する導電層５４４と、絶縁膜５８７の上面と接する絶縁膜５８８と、導電層５４４の上面に接する導電層５１４と、絶縁膜５８８の上面および導電層５１４の上面に接する層６２４を有する。層６２４は半導体素子を有する。また、導電層５１４は層６２４が有する半導体素子に電気的に接続されることが好ましい。
絶縁膜５８７は、導電層５１３の上面に接することが好ましい。また絶縁膜５８７は、導電層４１３の上面に接することが好ましい。また導電層５１４は、絶縁膜５８７の上面に接することが好ましい。
導電層５４３は、層６２１が有する導電層５１２と導電層５１３とを電気的に接続する。層６２２は、導電層５１３と、層６２２が有する導電層５１４とを電気的に接続する導電層５４４を有する。導電層５４２乃至導電層５４４等の導電層を、プラグと呼ぶ場合がある。また、導電層５１１乃至導電層５１４は、例えば試料面内を引き回される配線層として機能することが好ましい場合がある。このような配線層は、試料面内での抵抗のばらつきが小さいことが好ましい。
＜絶縁膜５７１＞
ここで絶縁膜５７１は、水素および水をブロックする機能を有することが好ましい。例えば、絶縁膜５８４乃至絶縁膜５８６の少なくともいずれか一よりも、水素透過性および水透過性が低いことが好ましい。また、絶縁膜５７１は、酸素をブロックする機能を有することが好ましい。例えば、絶縁膜５８４乃至絶縁膜５８６の少なくともいずれか一よりも、酸素透過性が低いことが好ましい。ここで、水および水素の透過性が低いとは、例えば一般的な絶縁体として用いられる酸化シリコン等と比較して、水および水素の透過性が低いことを示す。また、酸素透過性が低いとは、一般的な絶縁体として用いられる酸化シリコン等と比較して、酸素の透過性が低いことを示す。
絶縁膜５７１が水素をブロックする機能を有することにより、層６２１が有する絶縁体等に含まれる水素が、層６２２へ拡散することを抑制できる。例えば、層６２２が酸化物半導体を有する半導体素子を有する場合、該酸化物半導体への水素の拡散を抑制することにより半導体素子の特性の低下を抑制できる場合がある。
また、絶縁膜５７１が酸素をブロックする機能を有することにより、層６２２からの酸素の外方拡散を抑制し、層６２２内へ酸素を供給しやすくできる場合がある。例えば、層６２２が酸化物半導体を有する半導体素子を有する場合、該酸化物半導体に酸素を供給しやすくすることにより半導体素子の特性を向上させられる場合がある。
絶縁膜５７１として例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、窒化シリコン等を単層または積層で用いることができる。またはこれらの絶縁膜に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウム、酸化ガリウムを添加してもよい。またはこれらの絶縁膜を窒化処理して酸化窒化膜としてもよい。上記の絶縁膜に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。特に、酸化アルミニウムは水や水素に対するバリア性に優れているため好ましい。
絶縁膜５７１は水や水素を透過しにくい材料の層のほかに、他の絶縁材料を含む層を積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属酸化物を含む層などを積層させて用いてもよい。
＜絶縁膜５８１等＞
図１乃至図４に示す絶縁膜５８１乃至絶縁膜５８８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。
絶縁膜５８１乃至絶縁膜５８８はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などにより形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、絶縁膜５８１乃至絶縁膜５８８としてシリコン炭窒化膜（ＳｉＣＮ膜）を用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。
なお、絶縁膜５８１、絶縁膜５８３等は図１０などに示すように２層以上の積層としてもよい。図１０では絶縁膜５８１が絶縁膜５８１ａおよび絶縁膜５８１ｂの２層で、絶縁膜５８３が絶縁膜５８３ａおよび絶縁膜５８３ｂの２層で形成される例を示す。一例として、絶縁膜５８１ａ、絶縁膜５８３ａを窒素およびシリコンを有する絶縁膜、絶縁膜５８１ｂ、絶縁膜５８３ｂをＵＳＧを用い、積層してもよい。
＜導電層５１１等および導電層５４２等＞
図１乃至図４に示す導電層５１１乃至導電層５１４や、導電層５４２乃至導電層５４４として、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。例えば、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、ニオブ、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。また、窒化タングステン、窒化モリブデン、窒化チタンなどの金属窒化物を用いることができる。
一例として、窒化チタンやチタンなどの材料を、他の材料と積層して用いてもよい。例えば、窒化チタンやチタンを開口部に成膜した後に、他の金属を積層して用いることにより、開口部への密着性を向上させることができる場合がある。
または例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
［装置の作製方法］
次に図５乃至図８を用いて、図２（Ｂ）に示す装置５００の作製方法の一例について説明する。
まず、層６２１上に絶縁膜５８４、絶縁膜５７１および絶縁膜５８５を順に形成する（図５（Ａ）参照。）。絶縁膜５８４、絶縁膜５７１および絶縁膜５８５は例えばスパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、絶縁膜５８５上にマスク６１１を形成する。マスクは、例えばレジストを用いてリソグラフィ法により作製してもよい。また、無機膜または金属膜からなるハードマスクを形成してもよい（図５（Ｂ）参照。）。
次に、マスク６１１を用いて絶縁膜５８５、絶縁膜５７１および絶縁膜５８４をエッチングし、開口部６０１を設ける。その後、マスクを除去する（図５（Ｃ）参照。）。絶縁体のエッチングには例えばドライエッチング法を用いればよい。また、例えば絶縁膜５７１として酸化アルミニウムを用いる場合には、例えば三塩化ホウ素などのガスを用いたドライエッチングなどを用いればよい。
次に、絶縁膜５８５上および開口部６０１内に導電層５４３となる導電膜を成膜する。ここでは導電層５４３として、導電層５４３ａと導電層５４３ｂの積層膜を用いる例を示す。導電層５４３ａとなる導電膜５４３ｃを成膜する（図５（Ｄ）参照。）。次に、導電層５４３ｂとなる導電膜５４３ｄを成膜する（図６（Ａ）参照。）なお、導電層５４３は単層膜でもよいし、３層以上の積層膜でもよい。
次に、導電膜５４３ｄおよび導電膜５４３ｃの表面を平坦化して、除去することにより、絶縁膜５８５を露出し、導電層５４３ａおよび導電層５４３ｂを形成する（図６（Ｂ）参照。）。導電膜５４３ｄおよび導電膜５４３ｃの除去には、例えば化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法などの研磨法を用いることが好ましい。あるいは、ドライエッチングを用いてもよい。例えば、エッチバックなどの手法を用いればよい。ＣＭＰ法などの研磨法を用いる場合には、導電膜５４３ｄや導電膜５４３ｃの研磨速度は、試料の面内で分布を有する場合がある。この場合に、研磨速度が速い箇所においては、絶縁膜５８５の露出時間が長くなる場合がある。導電膜５４３ｄや導電膜５４３ｃの研磨速度と比較して絶縁膜５８５の研磨速度は遅いことが好ましい。絶縁膜５８５の研磨速度が遅いことにより、導電膜５４３ｄや導電膜５４３ｃの研磨工程において、絶縁膜５８５は、研磨のストッパー膜としての役割を果たすことができる。また、絶縁膜５８５の表面の平坦性を高めることができる。
ここで、ＣＭＰ法とは、被加工物の表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
ＣＭＰ法において、研磨布としては、例えば発砲ポリウレタン、不織布、スウェード等を用いることができる。また、砥粒としては、例えばシリカ（酸化シリコン）や、酸化セリウム、酸化マンガン、酸化アルミニウム等を用いることができる。また、シリカとして例えばフュームドシリカや、コロイダルシリカを用いることができる。
ＣＭＰ法に用いるスラリーは、被加工物の除去しやすさや、スラリー溶液の安定性の観点で、ｐＨの調整を行う場合がある。例えば、酸性のスラリーを用いる場合には、ストッパー膜となる絶縁膜５８５は酸に対する耐性が高いことが好ましい。また、アルカリ性のスラリーを用いる場合には、絶縁膜５８５はアルカリに対する耐性が高いことが好ましい。
また、スラリーに酸化剤として、例えば過酸化水素などを用いてもよい。
ここで一例として、導電層５４３がタングステンを有し、絶縁膜５８５が酸化シリコンを有する場合について説明する。スラリーとしては、例えば砥粒にフュームドシリカや、コロイダルシリカを用いることが好ましい。また、例えば酸性のスラリーを用いることが好ましく、例えば酸化剤として過酸化水素水を用いることが好ましい。
ここで、例えば導電層５４３ａとして窒化チタン膜を用い、導電層５４３ｂとしてタングステンを用いてもよい。また導電層５４３ａと導電層５４３ｂの間にチタン等を用いてもよい。
または、導電層５４３は銅を有してもよい。
また、絶縁膜５８５は、シリコンを有することが好ましく、シリコンおよび酸素を有することがより好ましい。例えば、酸化シリコン、酸化窒化シリコン等を有することが好ましい。
次に、絶縁膜５８６を成膜する（図６（Ｃ）参照。）。絶縁膜５８６の成膜方法は、絶縁膜５８４等を参照すればよい。
次に、絶縁膜５８６上にマスク６０７を形成する（図７（Ａ）参照。）。マスク６０７は、マスク６１１の記載を参照すればよい。
次に、マスク６０７を用いて絶縁膜５８６および絶縁膜５８５をエッチングし、開口部６０２および開口部６０３を設ける。その後、マスクを除去する（図７（Ｂ）参照。）。絶縁体のエッチングには例えばドライエッチング法を用いればよい。ここで、絶縁膜５７１は絶縁膜５８５よりもエッチング速度が遅く、エッチング速度の差が大きいことが好ましい。すなわち、開口部６０２および開口部６０３を設ける際に、絶縁膜５７１のエッチング量が少ないほど好ましい。
絶縁膜５７１と絶縁膜５８５のエッチング速度の差が小さい場合には、例えば図７（Ｃ）に示すように厚さ６１０の分だけ絶縁膜５７１が除去される。厚さ６１０は、例えば試料面内で分布を有する場合がある。後述するように、開口部６０２および開口部６０３には導電層が形成される。形成される該導電層は、例えば試料面内に引き回される配線層として用いる場合がある。このような配線層は、抵抗のばらつきが小さいことが好ましい。
厚さ６１０が試料面内で分布を有する場合には、厚さのばらつきが配線層の抵抗のばらつきへ繋がる場合がある。よって、厚さ６１０が出来る限り薄いことが好ましい。または、厚さ６１０のばらつきが小さいことが好ましい。
絶縁膜５７１のエッチング速度を絶縁膜５８５よりも遅く、またエッチング速度の差を大きくすることにより、厚さ６１０を薄くすることができる。または、厚さ６１０のばらつきを小さくすることができる。
また、厚さ６１０のばらつきは、導電層５４３の凸部の高さのばらつきにも繋がる場合がある。厚さ６１０のばらつきを小さくすることにより、凸部の高さのばらつきを小さくできる場合がある。
ここで、例えば絶縁膜５７１として酸化アルミニウムを有する膜、絶縁膜５８５として酸素およびシリコンを有する膜をそれぞれ用いることにより、絶縁膜５７１のエッチング速度を絶縁膜５８５よりも充分遅くすることができる場合があり、好ましい。
ここで、開口部６０２は導電層５４３上に設けられる。導電層５４３のエッチング速度は、絶縁膜５８５のエッチング速度と比較して遅い場合がある。その場合には、絶縁膜５８５が先にエッチングされるため、開口部６０２の下部に凸部を有する導電層５４３が形成される。一方、開口部６０３は導電層５４３等の層６２１と接続する導電層がない領域上に形成されるため、開口部６０３の下部には凸部を有する導電層は形成されない、すなわち開口部６０３の下部は開口部６０２と比較して平坦性が高い。このように平坦性の高い開口部に導電層を形成することにより、導電層の断面積は凸部の影響を受けない為、導電層の抵抗のばらつきをより小さくすることができる場合がある。
次に、設けた開口部６０２および開口部６０３内に導電層５１３等の導電層となる膜を成膜する。ここでは導電層５１３として、導電層５１３ａと導電層５１３ｂの積層膜を用いる例を示す。まず、導電層５１３ａとなる導電膜５１３ｃを成膜する。次に、導電層５１３ｂとなる導電膜５１３ｄを成膜する（図８（Ａ）参照。）なお、導電層５１３は単層膜でもよいし、３層以上の積層膜でもよい。
次に、導電膜５１３ｄおよび導電膜５１３ｃの表面を平坦化して、除去することにより、絶縁膜５８６を露出し、導電層５１３等の導電層を形成する（図８（Ｂ）参照。）。導電膜５１３ｄおよび導電膜５１３ｃの除去には、例えばＣＭＰ法などの研磨法を用いることが好ましい。
次に、絶縁膜５８６および導電層５１３等の導電層の上に、層６２２を形成する（図８（Ｃ）参照。）。以上の工程により、図２（Ｂ）に示す装置５００を作製することができる。
ここで、図７（Ｂ）に示すように絶縁膜５８６および絶縁膜５８５をエッチングし開口部６０２を設ける場合に、絶縁膜５８５の一部が導電層５４３の側壁に残存する場合がある。この残存する絶縁膜を絶縁膜５９８とする。
その一例を図５０（Ａ）に示す。図５０（Ａ）に示す装置５００において、導電層５４３が有する凸部６０６の側壁および絶縁膜５７１の上面に接する絶縁膜５９８を有する。絶縁膜５９８は、導電層５１３と導電層５４３とに挟まれる領域を有する。図５０（Ｃ）に、図５０（Ａ）の一部を拡大した図を示す。ここで、絶縁膜５９８は導電層５４３の側面の一部のみに接してもよい。例えば、図５０（Ｂ）に示すように、装置５００において、絶縁膜５９８が導電層５４３が有する凸部６０６の側壁の一部に接してもよい。図５０（Ｂ）において、凸部６０６の側面の一部は絶縁膜５９８と接する。また、凸部６０６の側面は凸部６０６の上部近傍において、絶縁膜５９８に覆われない領域を有する。ここで装置５００が絶縁膜５９８を有することにより、導電層５１３の被覆性が向上する場合がある。よって、例えば導電層５１３の形状不良を抑制できる場合がある。
＜装置の変形例＞
次に、装置５００において、層６２０が容量素子１５０を有する例を示す。図２０（Ｃ）に示す装置５００は、図４に示す装置５００と比較して、層６２１上の導電層５２１と、導電層５１３と同じ層に形成される導電層５２３と、層６２１が有する導電層と導電層５２３を接続する導電層５２２と、を有する点が異なる。また、図４が有する導電層４１３は図２０（Ｃ）においては図示されないが、図２０（Ｃ）は導電層４１３を有してもよい。
ここで、容量素子は、導電層５２１および導電層５２３の一対の電極と、誘電体である絶縁膜５７１とにより形成される。導電層５２２は、導電層５４３と同様に、絶縁膜５７１の上に凸部を有する。導電層５２３は導電層５１３と同様に、導電層５２２が有する凸部を覆うように形成される。
図２０（Ｃ）において導電層５２２は導電層５２２ａおよび導電層５２２ｂ、導電層５２３は導電層５２３ａおよび導電層５２３ｂの２層でそれぞれ形成する例を示すが、導電層５２２および導電層５２３は単層でもよく、３層以上の積層膜でもよい。
図２０（Ｃ）に示す装置５００の作製方法を図１７乃至図２０を用いて説明する。
まず層６２１上に絶縁膜５８４を成膜する。次に、絶縁膜５８４上にマスク６０８を設ける（図１７（Ａ）参照。）。次に、マスク６０８を用いて絶縁膜５８４をエッチングし、開口部を設ける（図１７（Ｂ）参照。）。次に、設けた開口部内および絶縁膜５８４上に導電層５２１となる導電膜５２６を成膜する（図１７（Ｃ）参照。）。次に、導電膜５２６の表面を平坦化して除去し、導電層５２１を形成する（図１７（Ｄ）参照。）。次に絶縁膜５７１および絶縁膜５８５を成膜する（図１７（Ｅ）参照。）。
次に、絶縁膜５８５上にマスク６１４を設ける（図１８（Ａ）参照。）。次にマスク６１４を用いて絶縁膜５８５、絶縁膜５７１および絶縁膜５８４をエッチングし、層６２１上の開口部６０１と開口部６０３を設ける（図１８（Ｂ）参照。）。次に、開口部６０１および開口部６０３内と、絶縁膜５８５上に導電層５４３ａ、導電層５２２ａ等となる導電膜５４３ｃを成膜し、続けて導電層５４３ｂ、導電層５２２ｂ等となる導電膜５４３ｄを成膜する（図１８（Ｃ）参照。）。
次に、導電膜５４３ｄおよび導電膜５４３ｃの表面を平坦化して除去し、導電層５４３および導電層５２２を形成する（図１９（Ａ）参照。）。次に、絶縁膜５８６を成膜する（図１９（Ｂ）参照。）。次に、絶縁膜５８６上にマスク６１４を設ける（図１９（Ｃ）参照。）。
次に、マスク６１４を用いて絶縁膜５８６および絶縁膜５８５をエッチングし、開口部６０２、開口部６０５を設ける（図２０（Ａ）参照。）。ここで開口部６０２および開口部６０５の下部において凸部を有する。凸部の記載については、例えば、図７（Ｂ）の説明を参照すればよい。
次に、開口部６０２、開口部６０５内と、絶縁膜５８６上に導電膜を成膜した後、該導電膜の表面を平坦化して除去することにより、導電層５２３および導電層５１３を形成する（図２０（Ｂ）参照。）。その後、導電層５２３、導電層５１３および絶縁膜５８６上に層６２２を形成し、図２０（Ｃ）に示す装置５００を得る。
［トランジスタの例］
層６２２が有する素子として、トランジスタを用いる例を説明する。層６２２が有するトランジスタ４９０の一例を図９に示す。図９（Ａ）はトランジスタ４９０の上面図である。図９（Ｂ）には、図９（Ａ）に示す一点鎖線Ｅ１−Ｅ２と、一点鎖線Ｅ３−Ｅ４とにそれぞれ対応する断面を示す。
図９（Ｂ）に示す断面は、トランジスタ４９０が層６２５上に形成される例を示す。層６２５は、絶縁表面を有する基板でもよいし、導電体上に設けられてもよい。また、層６２５は絶縁体および導電体を有することが好ましい。また、層６２５は例えば層６２１を有してもよい。
図９（Ａ）および（Ｂ）に示すトランジスタ４９０は、層６２５上の絶縁膜４０２と、絶縁膜４０２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面と接する、導電層４１６ａおよび導電層４１６ｂと、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電層４１６ａの上面および側面、ならびに導電層４１６ｂの上面および側面と接する半導体４０６ｃと、半導体４０６ｃ上の絶縁膜４１２と、絶縁膜４１２上の導電層４０４と、を有する。
ここで、層６２５は、絶縁膜４０２を挟んで半導体４０６ａと向かい合う導電層を有してもよい。該導電層は、トランジスタ４９０の電極として機能してもよい。
なお、半導体４０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電層４０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電層４１６ａおよび導電層４１６ｂは、トランジスタのソース電極およびドレイン電極としての機能を有する。
ここで、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして酸化物半導体を用いることが好ましい。酸化物半導体については後述する。
図９（Ｂ）に示すように、導電層４０４の電界によって、半導体４０６ｂを電気的に取り囲むことができる（導電体の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する装置は、集積度の高い、高密度化された装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下の領域を有する。
以下では、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃについて説明する。
半導体４０６ｂの上下に半導体４０６ａおよび半導体４０６ｃを配置することで、トランジスタの電気特性を向上させることができる場合がある。
半導体４０６ａはＣＡＡＣ−ＯＳを有することが好ましい。半導体４０６ｂはＣＡＡＣ−ＯＳを有することが好ましい。半導体４０６ｃはＣＡＡＣ−ＯＳを有することが好ましい。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと半導体４０６ｃとの界面において、欠陥準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含むと好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体４０６ｃは、半導体４０６ａと同種の酸化物を用いても構わない。ただし、半導体４０６ａまたは／および半導体４０６ｃがインジウムを含まなくても構わない場合がある。例えば、半導体４０６ａまたは／および半導体４０６ｃが酸化ガリウムであっても構わない。なお、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる（図２５参照。）。なお、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、それぞれの界面を明確に判別できない場合がある。
半導体４０６ｂとして、半導体４０６ａ及び半導体４０６ｃよりも電子親和力の大きい酸化物を用いることにより、ゲート電極に電界を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。ここで、半導体４０６ｂにチャネルが形成されることにより、例えばチャネル形成領域が絶縁膜４１２との界面から離れるために、絶縁膜との界面での散乱の影響を小さくすることができる。よって、トランジスタの電界効果移動度を高くすることができる。ここで、半導体４０６ｂと半導体４０６ｃは後述する通り、構成する元素が共通しているため、界面散乱がほとんど生じない。
また、ゲート絶縁膜に酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜または窒化シリコン膜等を用いる場合、ゲート絶縁膜に含まれるシリコンが、酸化物半導体膜に混入することがある。酸化物半導体膜にシリコンが含まれると、酸化物半導体膜の結晶性の低下、キャリア移動度の低下などが起こる場合がある。従って、チャネルが形成される半導体４０６ｂの不純物濃度、例えばシリコン濃度を低減するために、半導体４０６ｂとゲート絶縁膜との間に半導体４０６ｃを設けることが好ましい。同様の理由により、絶縁膜４０２からの不純物拡散の影響を低減するために、半導体４０６ｂと絶縁膜４０２の間に半導体４０６ａを設けることが好ましい。
また、トランジスタのオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、半導体４０６ｃは、絶縁膜４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体を有する装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよい。
また、半導体４０６ｂは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃ上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一以上を有するｎ層構造（ｎは５以上の整数）としても構わない。
絶縁膜４０８は、酸素をブロックする機能を有することが好ましい。また、絶縁膜４０８は、水素および水をブロックする機能を有することが好ましい。絶縁膜４０８として、例えば絶縁膜５７１に示す材料を用いることができる。
＜トランジスタの作製方法＞
次に、トランジスタ４９０の作製方法の一例について説明する。図９（Ｂ）に示すトランジスタ４９０は、層６２５上に設けられる。まず層６２５上に絶縁膜４０２、半導体４０６ａとなる膜、および半導体４０６ｂとなる膜を順に成膜する。その後、第１の加熱処理を行うことが好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体４０６ａ、および半導体４０６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。
次に、半導体４０６ｂとなる膜上にマスクを設け、ドライエッチング等を用いて半導体４０６ｂおよび半導体４０６ａを形成する。ここでは一例として、マスクに導電体を用いてもよい。その後、該マスクを加工し、導電層４１６ａおよび導電層４１６ｂとして用いる。
次に、半導体４０６ａ、半導体４０６ｂ、導電層４１６ａおよび導電層４１６ｂ上に、半導体４０６ｃとなる膜と、絶縁膜４１２となる膜と、導電層４０４となる導電膜とを順に成膜する。その後、マスクを用いてドライエッチング等により導電層４０４を形成する。その後、マスクを除去する。
次に、マスクを用いてドライエッチング等により絶縁膜４０２と、半導体４０６ｃを形成する。その後、絶縁膜４０８を成膜する。
絶縁膜４０８の成膜には例えばスパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。好ましくは、絶縁膜４０８として、酸素を有するプラズマを用いて酸化アルミニウムを成膜することで、該プラズマ中の酸素を過剰酸素として、絶縁膜４０２および絶縁膜４１２の側面へ添加することができる。このとき絶縁膜４０８と絶縁膜４０２の膜界面近傍に過剰酸素を多く含んだ混合領域が形成されることがある。
絶縁膜４０８となる絶縁体の成膜より後のいずれかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理を行うことで、絶縁膜４０２および該混合領域に含まれる過剰酸素が絶縁膜４０２および半導体４０６ａを通過して半導体４０６ｂまで移動する。過剰酸素が半導体４０６ｂまで移動することにより、半導体４０６ｂの欠陥（酸素欠損）を低減することができる。第２の加熱処理の条件については第１の加熱処理を参照することができる。
以上の工程により、図９に示すトランジスタ４９０を作製することができる。
ここで絶縁膜４０２および絶縁膜４１２には例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。絶縁膜４０２および絶縁膜４１２の形成には、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いることができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとなる膜の成膜には例えばスパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いることができる。なお、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとなる膜として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。また半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃのドライエッチングのガスとして、例えばメタン（ＣＨ４）とアルゴン（Ａｒ）の混合ガス等を用いることができる。
導電層４１６ａ、導電層４１６ｂに用いることのできる材料や、形成方法としては、例えば導電層５４２等を参照すればよい。
＜トランジスタの変形例＞
図２６（Ａ）はトランジスタ４９０の上面図である。図２６（Ｂ）には、図２６（Ａ）に示す一点鎖線Ｃ１−Ｃ２と、一点鎖線Ｃ３−Ｃ４とにそれぞれ対応する断面を示す。
図２６（Ｂ）に示すトランジスタ４９０は、絶縁膜４０２と、絶縁膜４０２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ａの側面、ならびに半導体４０６ｂの上面および側面と接する、導電層４１６ａおよび導電層４１６ｂと、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電層４１６ａの上面および側面、ならびに導電層４１６ｂの上面および側面と接する半導体４０６ｃと、半導体４０６ｃ上の絶縁膜４１２と、絶縁膜４１２上の導電層４０４と、を有する。
図２７（Ａ）はトランジスタ４９０の上面図である。図２７（Ｂ）は、図２７（Ａ）に示す一点鎖線Ｇ１−Ｇ２、および一点鎖線Ｇ３−Ｇ４に対応する断面図である。
図２７（Ａ）および図２７（Ｂ）に示すトランジスタ４９０は、絶縁膜４０２と、絶縁膜４０２の凸部上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂ上の半導体４０６ｃと、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃと接し、間隔を開けて配置された導電層４１６ａおよび導電層４１６ｂと、半導体４０６ｃ上、導電層４１６ａ上および導電層４１６ｂ上の絶縁膜４１２と、絶縁膜４１２上の導電層４０４と、導電層４１６ａ上、導電層４１６ｂ上、絶縁膜４１２上および導電層４０４上の絶縁膜４０８と、を有する。
なお、絶縁膜４１２は、Ｇ３−Ｇ４断面において、少なくとも半導体４０６ｂの側面と接する。また、導電層４０４は、Ｇ３−Ｇ４断面において、少なくとも絶縁膜４１２を介して半導体４０６ｂの上面および側面と面する。
図２８（Ａ）は、トランジスタ４９０の上面図の一例である。図２８（Ａ）の一点鎖線Ｅ１−Ｅ２および一点鎖線Ｅ３−Ｅ４に対応する断面図の一例を図２８（Ｂ）に示す。なお、図２８（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図２８に示すトランジスタ４９０は、層６２５上の絶縁膜４０２と、絶縁膜４０２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面と接する、導電層４１６ａおよび導電層４１６ｂと、半導体４０６ａの側面、半導体４０６ｂの側面、および導電層４１６ａの側面および上面、ならびに導電層４１６ｂの側面および上面と接する、絶縁膜５９１ｂと、半導体４０６ｂの上面に接する半導体４０６ｃと、半導体４０６ｃ上の絶縁膜４１２と、絶縁膜４１２上の導電層４０４と、導電層４０４の上面および側面、ならびに絶縁膜５９１ｂの上面に接する絶縁膜４０８と、を有する。絶縁膜５９１ｂとして用いることのできる材料等は、例えば絶縁膜５８１を参照すればよい。
図２９（Ａ）は、トランジスタ４９０の上面図の一例である。図２９（Ａ）の一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４に対応する断面図の一例を図２９（Ｂ）に示す。なお、図２９（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図２９に示すトランジスタ４９０は、導電層４１６ａおよび導電層４１６ｂを有さず、導電層４２６ａおよび導電層４２６ｂと、半導体４０６ｂとが接する。この場合、半導体４０６ｂまたは／および半導体４０６ａの、少なくとも導電層４２６ａおよび導電層４２６ｂと接する領域に低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けると好ましい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、導電層４０４などをマスクとし、半導体４０６ｂまたは／および半導体４０６ａに不純物を添加することで形成すればよい。なお、導電層４２６ａおよび導電層４２６ｂが、半導体４０６ｂの孔（貫通しているもの）または窪み（貫通していないもの）に設けられていても構わない。導電層４２６ａおよび導電層４２６ｂが、半導体４０６ｂの孔または窪みに設けられることで、導電層４２６ａおよび導電層４２６ｂと、半導体４０６ｂとの接触面積が大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタのオン電流を大きくすることができる。
図３０（Ａ）および図３０（Ｂ）は、本発明の一態様のトランジスタ４９０の上面図および断面図である。図３０（Ａ）は上面図であり、図３０（Ｂ）は、図３０（Ａ）に示す一点鎖線Ｉ１−Ｉ２、および一点鎖線Ｉ３−Ｉ４に対応する断面図である。なお、図３０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３０（Ａ）および図３０（Ｂ）に示すトランジスタ４９０は、層６２５上の導電層６０４と、導電層６０４上の絶縁膜６１２と、絶縁膜６１２上の半導体６０６ａと、半導体６０６ａ上の半導体６０６ｂと、半導体６０６ｂ上の半導体６０６ｃと、半導体６０６ａ、半導体６０６ｂおよび半導体６０６ｃと接し、間隔を開けて配置された導電層６１６ａおよび導電層６１６ｂと、半導体６０６ｃ上、導電層６１６ａ上および導電層６１６ｂ上の絶縁膜６１８と、を有する。なお、導電層６０４は、絶縁膜６１２を介して半導体６０６ｂの下面と面する。また、絶縁膜６１２が凸部を有しても構わない。なお、半導体６０６ａを有さなくても構わない。また、絶縁膜６１８を有さなくても構わない。
なお、半導体６０６ｂは、トランジスタ４９０のチャネル形成領域としての機能を有する。また、導電層６０４は、トランジスタ４９０の第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電層６１６ａおよび導電層６１６ｂは、トランジスタ４９０のソース電極およびドレイン電極としての機能を有する。
なお、絶縁膜６１８は過剰酸素を含む絶縁体であると好ましい。
なお、導電層６０４は、導電層４０４についての記載を参照する。また、絶縁膜６１２は、絶縁膜４１２についての記載を参照する。また、半導体６０６ａは、半導体４０６ｃについての記載を参照する。また、半導体６０６ｂは、半導体４０６ｂについての記載を参照する。また、半導体６０６ｃは、半導体４０６ａについての記載を参照する。また、導電層６１６ａおよび導電層６１６ｂは、導電層４１６ａおよび導電層４１６ｂについての記載を参照する。また、絶縁膜６１８は、絶縁膜４０２についての記載を参照する。
したがって、図３０に示すトランジスタ４９０は、図２７に示したトランジスタ４９０と一部の構造が異なるのみとみなせる場合がある。具体的には、図２７に示したトランジスタ４９０の導電層４０４を有さない構造と類似する。したがって、図３０に示すトランジスタ４９０は、図２７に示したトランジスタ４９０についての説明を適宜参照することができる。
なお、トランジスタ４９０は、絶縁膜６１８を介して半導体６０６ｂと重なる導電体を有してもよい。該導電体は、トランジスタ４９０の第２のゲート電極として機能する。該導電体は、導電層４１３についての記載を参照する。また、該第２のゲート電極によってｓ−ｃｈａｎｎｅｌ構造を形成していても構わない。
なお、絶縁膜６１８上には、表示素子が設けられていてもよい。例えば、画素電極、液晶層、共通電極、発光層、有機ＥＬ層、陽極、陰極などが設けられていてもよい。表示素子は、例えば、導電層６１６ａなどと接続されている。
なお、半導体の上に、チャネル保護膜として機能させることができる絶縁体を配置してもよい。または、図３１に示すように、導電層６１６ａおよび導電層６１６ｂと、半導体６０６ｃとの間に、絶縁膜６１９を配置してもよい。その場合、導電層６１６ａ（導電層６１６ｂ）と半導体６０６ｃとは、絶縁膜６１９中の開口部を介して接続される。絶縁膜６１９は、絶縁膜６１８についての記載を参照すればよい。
なお、図３０（Ｂ）や図３１（Ｂ）において、絶縁膜６１８の上に、導電層６１３を配置してもよい。その場合の例を図３２に示す。なお、導電層６１３については、導電層４１３についての記載を参照する。また、導電層６１３には、導電層６０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電層６１３に、一定の電位を供給して、トランジスタ４９０のしきい値電圧を制御してもよい。つまり、導電層６１３は、第２のゲート電極としての機能を有することができる。
［半導体装置の例］
本発明の一態様の装置５００が半導体装置である場合の一例を図１０に示す。また、図１０に示す一点鎖線で囲まれた領域の拡大図を図１３（Ａ）に示す。また、図１３（Ｂ）には、図１３（Ａ）において、導電層５１１乃至導電層５１３、および導電層５４２乃至導電層５４４が２層で積層される例を示す。
また、図１１は、図１０に示す断面と概略垂直な面における装置５００の断面を示す。ここで、図１０に示す断面は線分Ａ１−Ａ２を通り、図１１に示す断面は線分Ａ３−Ａ４を通る。
また、図１２は、図１０に示す断面と概略垂直な面における装置５００の断面を図１１とは異なる一例を示す。
図１０に示す装置５００は、層６２１と、層６２２と、層６２１と層６２２を接続する層６２０と、を有する。層６２１は基板４００上に設けられたトランジスタ４９１、トランジスタ４９２及びトランジスタ４９３を有し、層６２２はトランジスタ４９０および容量素子１５０を有する。
＜層６２１＞
層６２１について説明する。トランジスタ４９１は、チャネル形成領域４０７と、基板４００上の絶縁膜４６２と、絶縁膜４６２上の導電層４５４と、導電層４５４の側面に接する絶縁膜４７０と、基板４００中に位置し、導電層４５４および絶縁膜４７０と重ならない領域である領域４７６と、絶縁膜４７０と重なる領域である領域４７４と、を有する。領域４７６は低抵抗層であり、トランジスタ４９１のソース領域またはドレイン領域として機能することが好ましい。また、領域４７４はＬＤＤ（ライトドープドレイン）領域として機能することが好ましい。
トランジスタ４９１は、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
基板４００は、例えばシリコン系半導体などの半導体を有することが好ましく、単結晶シリコンを有することが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有してもよい。また、結晶格子に歪みを有するシリコンを用いた構成としてもよい。またはＧａＡｓとＡｌＧａＡｓ等を用いることで、トランジスタ４９１をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
領域４７６は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含むことが好ましい。
導電層４５４は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。
図１０に示すトランジスタ４９１は、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いて素子分離する例を示す。具体的に、図１０では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４６０により、トランジスタ４９１を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ４９１の領域４７６及び領域４７４と、チャネル形成領域４０７とが設けられている。さらに、トランジスタ４９１は、チャネル形成領域４０７を覆う絶縁膜４６２と、絶縁膜４６２を間に挟んでチャネル形成領域４０７と重なる導電層４５４とを有する。
トランジスタ４９１では、チャネル形成領域４０７における凸部の側部及び上部と、導電層４５４とが絶縁膜４６２を間に挟んで重なることで、チャネル形成領域４０７の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ４９１の基板上における専有面積を小さく抑えつつ、トランジスタ４９１におけるキャリアの移動量を増加させることができる。その結果、トランジスタ４９１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０７における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０７における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比（Ｔ／Ｗ）に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ４９１のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ４９１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
また、トランジスタ４９１は図２３（Ａ）に示すように、基板４００に凸部を設けなくともよい。また、トランジスタ４９１は図２３（Ｂ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて形成してもよい。
トランジスタ４９２およびトランジスタ４９３については、トランジスタ４９１の記載を参照すればよい。
トランジスタ４９１、トランジスタ４９２およびトランジスタ４９３を覆うように絶縁膜４６４ａおよび絶縁膜４６４ｂが設けられている。
絶縁膜４６４ａおよび絶縁膜４６４ｂの開口を埋め込むように導電層５４１等が設けられている。導電層５４１等は、トランジスタ４９１またはトランジスタ４９２の導電層４５４や領域４７６等の上に接して設けられることが好ましい。
導電層５４１等の上に絶縁膜５８１および導電層５１１等が設けられている。導電層５１１等は、導電層５４１等の導電層と接続することが好ましい。
導電層５１１等の上には絶縁膜５８２および導電層５４２等が設けられている。導電層５４２等は、導電層５１１等の上に接して設けられることが好ましい。
導電層５４２等の上には絶縁膜５８３および導電層５１２等が設けられている。導電層５１２等は、導電層５４２等の導電層と接続することが好ましい。
なお層６２１において、例えば絶縁膜５８２、絶縁膜５８３、導電層５４２および導電層５１２を省略してもよい。その場合には例えば、導電層５１１等が層６２０と接してもよい。あるいは、絶縁膜５８１と絶縁膜５８２との間にさらに積層して絶縁膜や、導電層を有してもよい。
絶縁膜４６４ａおよび絶縁膜４６４ｂについては、例えば絶縁膜５８１の記載を参照することができる。導電層５４１については、例えば導電層５４２の記載を参照することができる。
＜層６２２＞
層６２２について説明する。層６２２が有するトランジスタ４９０については図９や、図２６乃至図３２を参照すればよい。
層６２２は、トランジスタ４９０上に絶縁膜５９１を有し、絶縁膜５９１の開口を埋め込むように導電層５４４等が設けられている。導電層５４４等は、層６２０が有する導電層や、トランジスタ４９０が有する導電層４０４、導電層４１６ａおよび導電層４１６ｂ等と接続することが好ましい。
絶縁膜５９１および導電層５４４等の上には絶縁膜５９２および導電層５１４等が設けられている。導電層５１４等は導電層５４４等と接続することが好ましい。また絶縁膜５９２の開口を埋め込むように、導電層５１４等の上面と接する導電層５４５が設けられている。
絶縁膜５９２および導電層５４５等の上には絶縁膜５９３および導電層５１５等が設けられている。導電層５１５等は導電層５４５等と接続することが好ましい。また絶縁膜５９３の開口を埋め込むように、導電層５１５等の上面と接する導電層５４６が設けられている。
導電層５４６および絶縁膜５９３上には、容量素子１５０が設けられている。容量素子は一対の電極である導電層５１６および導電層５１７と、誘電体である絶縁膜５７２とを有する。また導電層５４６および絶縁膜５９３上には、導電層５１６ｂ等を有してもよい。
導電層５１６は導電層５４６に接する。また、導電層５１７は、導電層５１７上に設けられる導電層５４７を介して、絶縁膜５９４上に設けられる導電層に電気的に接続されている。また、導電層５１６等は導電層５４７等に接する。
絶縁膜５７２として、例えば酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁膜を単層または積層で用いることができる。またはこれらの絶縁膜に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウム、酸化ガリウムを添加してもよい。またはこれらの絶縁膜を窒化処理して酸化窒化膜としてもよい。上記の絶縁膜に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
絶縁膜５７２の成膜条件としては、例えば絶縁膜５７１を参照すればよい。
絶縁膜５９４上には、絶縁膜５９５および導電層５１８等が設けられている。導電層５１８等は、導電層５４７ｂ等と接続することが好ましい。また絶縁膜５９５の開口を埋め込むように、導電層５１８等の上面と接する導電層５４８が設けられている。
絶縁膜５９５上には、絶縁膜５９９および導電層５１９等が設けられている。また、絶縁膜５９９には導電層５１９等に達する開口部が設けられていてもよい。
また図１４に示す装置５００は、トランジスタ４９０の形状と、容量素子１５０の形状とが図１０と異なる。ここで図１４に、容量素子１５０の図１０とは異なる例を示す。図１４に示す容量素子１５０は、絶縁膜５９３に例えば柱状の開口部を設け、開口部の内壁に導電層５１６を設け、その上に絶縁膜５７２を設け、絶縁膜５７２上に導電層５１７を埋め込むように設ける。柱状などの開口部の内壁部に設けた導電層を容量の電極の一方として用いることにより、電極面積を大きくすることができる。よって、容量を大きくすることができる。
また、図１４に示すトランジスタ４９０については、図２８を参照する。
＜層６２０＞
層６２０は、層６２１と層６２２を接続する配線層を有する。図１０の層６２０に示す導電層５４３、導電層５１３、導電層４１３、絶縁膜５８４乃至絶縁膜５８６等は、図１乃至４に示す層６２０の記載を参照することができる。
絶縁膜５８３上に絶縁膜５８４および導電層５４３等が設けられている。層６２１が有する導電層５１２等は、層６２０が有する導電層５４３等と接続する。絶縁膜５７１および導電層５４３等の有する凸部上に、導電層５１３等が設けられており、絶縁膜５７１上に導電層４１３が設けられている。導電層５１３等は、層６２２が有する導電層５４４等と接続する。また、図１０に示すように、層６２０が有する導電層４１３は、絶縁膜４０２を挟んでトランジスタ４９０の下部に位置してもよい。このような場合には、例えば導電層４１３はトランジスタ４９０の電極として機能することが好ましい。
絶縁膜４０２は、導電層４１３と、半導体４０６ａとの間に位置する。
絶縁膜４０２として、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁膜４０２としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
例えば絶縁膜４０２として、酸化ハフニウムを有する膜を、酸化シリコンを有する膜で挟んだ積層構造としてもよい。
ここで導電層５１３や導電層４１３は、導電層５４３が凸部を有する領域上に設けられる第１の領域と、凸部を有さない領域上に設けられる第２の領域と、を有することが好ましい。第２の領域の下面は、第１の領域の下面と比較して平坦性が高い。図１０、図１１等では、トランジスタ４９０のチャネル領域が導電層４１３の有する第２の領域の上に設けられる例を示す。ここで例えば導電層の表面や、導電層と絶縁膜との界面に電荷が捕獲される場合がある。このような場合には、導電層の下面をより平坦とすることにより、チャネル領域への与える影響が均一となり好ましい場合がある。
絶縁膜５７１は、酸素を透過しにくい材料を用いることが好ましい。上述した材料は、水素、水に加え酸素に対してもバリア性に優れた材料である。このような材料を用いることで、絶縁膜４０２を加熱した時に放出される酸素が、絶縁膜５７１よりも下層に拡散することを抑制することができる。その結果、絶縁膜４０２から放出され、トランジスタ４９０の半導体層に供給されうる酸素の量を増大させることができる。
このように、絶縁膜５７１よりも下層に位置する各層に含まれる水素や水の濃度を減少する、または水素や水を除去し、または脱離ガスを抑制し、さらに絶縁膜５７１により水素や水がトランジスタ４９０へ拡散することを抑制する。そのため、絶縁膜４０２や、トランジスタ４９０を構成する各層における水素及び水の含有量を、極めて低いものとすることができる。例えば、絶縁膜４０２、トランジスタ４９０の半導体４０６、または絶縁膜４１２に含まれる水素濃度を５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３未満、さらに好ましくは３×１０１７ｃｍ−３未満にまで低減することができる。
［回路の一例］
次に、本発明の一態様である装置に適用することができる回路の一例を示す。
図１５（Ａ）は、３つのトランジスタと、容量素子とを有する回路の一例を示す。ここで、３つのトランジスタとして図１０等において説明したトランジスタ４９０、トランジスタ４９１およびトランジスタ４９２を用い、容量素子として容量素子１５０を用いる場合を考える。
ここで、図１５（Ａ）の回路に用いられるトランジスタは、例えば図１０に示すような装置の断面において、層６２１または層６２２のいずれかに設けられることが好ましい。特に、トランジスタ４９１およびトランジスタ４９２を層６２１に、トランジスタ４９０を層６２２に設け、間に層６２０を設けることにより、トランジスタ４９０乃至トランジスタ４９２において、優れた特性を得ることができる。また、容量素子１５０は、層６２０乃至層６２２のいずれの層に設けられてもよい。
図１５（Ａ）に示す回路を有する装置の一例として、図１０の構造を用いることができる。図１０において、トランジスタ４９１は層６２１に形成され、トランジスタ４９０は層６２２に形成され、容量素子は層６２２に形成される。
図１５（Ａ）において、トランジスタ４９０のソースまたはドレインの一方はフローティングノード（ＦＮ）を介してトランジスタ４９１のゲート電極および容量素子１５０の一方の電極に接続する。また、トランジスタ４９０のソースまたはドレインの他方は、トランジスタ４９２のソースまたはドレインの一方に接続する。これらの接続は、層６２０に設けられる導電層を介して接続することが好ましい。また、トランジスタ４９１のソース電極またはドレイン電極の一方は、層６２０に設けられる導電層等を介して、例えば層６２２に接続する端子ＳＬへ接続する。トランジスタ４９１のソースまたはドレインの他方は、トランジスタ４９２のソースまたはドレインの他方と接続する。
図１０において、層６２１が有するトランジスタ４９１のゲート電極である導電層４５４は、層６２０に設けられる導電層５４３、導電層５１３等の導電層を介して、層６２２が有する容量素子１５０の電極である導電層５１６と接続する。導電層５１６は、層６２２においてトランジスタ４９０のソース電極またはドレイン電極の一方である導電層４１６ｂと接続する。トランジスタ４９２のソースまたはドレインの一方は、層６２０に設けられる導電層等を介して、トランジスタ４９０のソース電極またはドレイン電極の一方である導電層４１６ａと接続する。
トランジスタ４９１のソース電極またはドレイン電極の一方は、層６２０に設けられる導電層等を介して、例えば層６２２に接続する端子ＳＬへ接続する。
ここで図１０にトランジスタ４９３のように層６２１に設けられるトランジスタは、例えば図１５等に示す回路に接続する周辺回路、例えばドライバー回路や、コンバータ等に用いてもよい。
図２２に示す装置５００は、図１０と比較して容量素子１５０がトランジスタ４９０の下部に位置し、かつトランジスタ４９１の上部に位置し、層６２１に設けられる点が異なる。また、絶縁膜５８３と５８４との間に、絶縁膜６３１、絶縁膜６３２、導電層５２９および導電層５３０を有する点が異なる。
図２２に示す装置５００は、導電層５１２が容量素子１５０の一方の電極として機能する。また、装置５００は絶縁膜６３１に埋め込まれるように設けられ、プラグとして機能する導電層５２９等を有する。また、絶縁膜６３１上に設けられる絶縁膜６３２と、導電層５２９等および絶縁膜６３１上に設けられ、導電層５２９等と接続する導電層５３０、導電層５３０ｂ等を有する。ここで絶縁膜６３１は容量素子１５０の誘電体として機能する。また、導電層５３０ｂは容量素子１５０の他方の電極として機能する。また、導電層５１２は、導電層５２９および導電層５３０を介して、層６２０が有する導電層５４３に接続する。導電層５４３は導電層５１３を介して層６２２の導電層に接続する。
図１０においては、容量素子が層６２２に設けられる例を示すが、図２１に示すように容量素子１５０を層６２０に設けてもよい。図２１に示す装置５００は、図２０（Ｃ）に示す容量素子１５０を適用する例を示す。
図２１は、図１５（Ｂ）に示す回路を有する装置５００の一例である。 図１５（Ｂ）は図１５（Ａ）と比較してトランジスタ４９２を有さないため、回路面積を縮小することができる。
ここで、図４９に示すように、図２１において絶縁膜５７１と絶縁膜５８４との間に、絶縁膜５９０を有してもよい。容量素子１５０は、導電層５２２および導電層５２３と、２つの導電層に挟まれる絶縁膜５９０および絶縁膜５７１と、を有する。絶縁膜５９０として、例えば酸化シリコンを有する絶縁膜を用いることが好ましい。
図４８は、図１５（Ｂ）に示す回路を有する装置５００の別の一例である。
図４８に示す装置５００は、図１０と比較して絶縁膜５８６と絶縁膜４０２との間に絶縁膜５８８、絶縁膜５８９、導電層５２７等、および導電層５２８等を有する点が異なる。また、容量素子１５０がトランジスタ４９０より下部に位置し、層６２０に設けられる点が異なる。
図４８に示す装置５００は、絶縁膜５８８に埋め込まれるように設けられ、プラグとして機能する導電層５２７等を有する。また、絶縁膜５８８上に設けられる絶縁膜５８９と、導電層５２７等および絶縁膜５８８上に設けられ、導電層５２７等と接続する導電層５２８等を有する。
図４８において、層６２１に設けられるトランジスタ４９１が有する導電層４５４は、層６２０に設けられる導電層５２１に接続する。導電層５２１は容量素子１５０の一方の電極として機能する。また、層６２０に設けられる導電層５２４は、容量素子の他方の電極として機能する。また、層６２２に設けられるトランジスタ４９０が有する導電層４１６ｂは、層６２０に設けられる導電層５２３や導電層５２２を介して導電層５２１と接続する。トランジスタ４９１のソースまたはドレインの一方は、層６２０に設けられる導電層等を介して、トランジスタ４９０のソース電極またはドレイン電極の一方である導電層４１６ａと接続する。
トランジスタ４９１のソース電極またはドレイン電極の他方は、層６２０に設けられる導電層等を介して、例えば層６２２に接続する端子ＳＬへ接続する。
また図４８では、導電層４１６ｂと、層６２０が有する導電層５２３が、導電層５２７、導電層５２８および導電層５４４を介して接続される例を示す。ここで導電層５４４は、絶縁膜５９１、導電層４１６ｂ、絶縁膜４０２等を貫通するように設けられる。
また図２４に示すように、容量素子１５０の一方の電極としてトランジスタ４９０が有する導電層４１６ｂを用い、誘電体として半導体４０６ｃと、絶縁膜４１２との積層膜を用いてもよい。この場合、容量素子１５０の他方の電極は、トランジスタ４９０が有する導電層４０４と同じ材料等を用い、導電層４０４と同時に作製することが好ましい。
＜回路動作＞
図１５（Ａ）、（Ｂ）、（Ｃ）および図１６（Ａ）に示す回路は、記憶装置として機能することができる。
図１５（Ｂ）に示す回路の動作について説明する。
図１５（Ｂ）に示す回路は、トランジスタ４９１のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、端子ＷＷＬの電位を、トランジスタ４９０が導通状態となる電位にして、トランジスタ４９０を導通状態とする。これにより、端子ＢＬの電位が、トランジスタ４９１のゲート、および容量素子１５０の電極の一方と電気的に接続するノードＦＮに与えられる。すなわち、トランジスタ４９１のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、端子ＷＷＬの電位を、トランジスタ４９０が非導通状態となる電位とすることで、ノードＦＮに電荷が保持される（保持）。
トランジスタ４９０の半導体層として酸化物半導体を用いることにより、オフ電流を極めて小さくすることができるため、ノードＦＮの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。端子ＢＬに所定の電位（定電位）を与えた状態で、端子ＣＬに適切な電位（読み出し電位）を与えると、端子ＳＬは、ノードＦＮに保持された電荷量に応じた電位をとる。これは、トランジスタ４９１をｎチャネル型とすると、トランジスタ４９１のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ４９１のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ４９１を「導通状態」とするために必要な端子ＣＬの電位をいうものとする。したがって、端子ＣＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＮに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＮにＨｉｇｈレベル電荷が与えられていた場合には、端子ＣＬの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ４９１は「導通状態」となる。一方、ノードＦＮにＬｏｗレベル電荷が与えられていた場合には、端子ＣＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ４９１は「非導通状態」のままである。このため、端子ＳＬの電位を判別することで、ノードＦＮに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。情報を読み出さないメモリセルにおいては、ノードＦＮに与えられた電荷によらずトランジスタ４９１が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を端子ＣＬに与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＮに与えられた電荷によらずトランジスタ４９１が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を端子ＣＬに与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
次に、図１５（Ａ）に示す回路においても、図１５（Ｂ）と同様に情報の書き込み、保持および読み出しができる。ここで図１５（Ａ）ではトランジスタ４９２を有するため、例えばほかのメモリセルの情報を読み出さないためにはトランジスタ４９２を非導通状態とすることにより、端子ＢＬから端子ＳＬへの漏れ電流を抑制することができる場合がある。また、読み出しにおいて、ほかのメモリセルの情報を読み出さないためには、トランジスタ４９２が「非導通状態」となるような電位を端子ＲＷＬに入力すればよく、高い電位を端子ＣＬに与えなくてもよい場合がある。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
図１５（Ｃ）に示す半導体装置は、トランジスタ４９１を有さない点で図１５（Ｂ）に示した半導体装置と異なる。この場合も図１５（Ｂ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図１５（Ｃ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ４９０が導通状態になると、浮遊状態である端子ＢＬと容量素子１５０とが導通し、端子ＢＬと容量素子１５０の間で電荷が再分配される。その結果、端子ＢＬの電位が変化する。端子ＢＬの電位の変化量は、容量素子１５０の電極の一方の電位（または容量素子１５０に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子１５０の電極の一方の電位をＶ、容量素子１５０の容量をＣ、端子ＢＬが有する容量成分をＣＢ、電荷が再分配される前の端子ＢＬの電位をＶＢ０とすると、電荷が再分配された後の端子ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子１５０の電極の一方の電位ＶがＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の端子ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の端子ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、端子ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための周辺回路に、図１０等に一例として示したトランジスタ４９３等の層６２１に設けられるトランジスタを用いる構成とすればよい。
図１６（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。図１乃至図４に示す装置５００は、図１６（Ｂ）に示す回路を有してもよい。その場合には、例えばトランジスタ２２００を層６２１に設け、トランジスタ２１００を層６２２に設け、トランジスタのソース電極またはドレイン電極や、ゲート電極の接続に、層６２０に設けられる導電層を用いることが好ましい。
また図１６（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。図１乃至図４に示す装置５００は、図１６（Ｃ）に示す回路を有してもよい。その場合には、例えばトランジスタ２２００を層６２１に設け、トランジスタ２１００を層６２２に設け、トランジスタのソース電極またはドレイン電極や、ゲート電極の接続に、層６２０に設けられる導電層を用いることが好ましい。
図１６（Ａ）には、本発明の一態様である装置に適用することができる回路の一例を示す。
図１６（Ａ）に示す回路は、容量素子６６０ａと、容量素子６６０ｂと、トランジスタ６６１ａと、トランジスタ６６１ｂと、トランジスタ６６２ａと、トランジスタ６６２ｂと、インバータ６６３ａと、インバータ６６３ｂと、配線ＢＬと、配線ＢＬＢと、配線ＷＬと、配線ＣＬと、配線ＧＬと、を有する。
図１６（Ａ）に示す回路は、インバータ６６３ａ及びインバータ６６３ｂがリング接続することでフリップフロップが構成されるメモリセルである。インバータ６６３ｂの出力信号が出力されるノードをノードＶＮ１とし、インバータ６６３ａの出力信号が出力されるノードをノードＶＮ２とする。なお、該メモリセルをマトリクス状に配置することで、記憶装置（メモリセルアレイ）を構成することができる。
トランジスタ６６２ａのソース、ドレインの一方は配線ＢＬと電気的に接続し、ソース、ドレインの他方はノードＶＮ１と電気的に接続し、ゲートは配線ＷＬと電気的に接続する。トランジスタ６６２ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、ソース、ドレインの他方は配線ＢＬＢと電気的に接続し、ゲートは配線ＷＬと電気的に接続する。
トランジスタ６６１ａのソース、ドレインの一方はノードＶＮ１と電気的に接続し、ソース、ドレインの他方は容量素子６６０ａの一方の電極と電気的に接続し、ゲートは配線ＧＬと電気的に接続する。ここで、トランジスタ６６１ａのソース、ドレインの他方と、容量素子６６０ａの一方の電極と、の間のノードをノードＮＶＮ１とする。トランジスタ６６１ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、ソース、ドレインの他方は容量素子６６０ｂの一方の電極と電気的に接続し、ゲートは配線ＧＬと電気的に接続する。ここで、トランジスタ６６１ｂのソース、ドレインの他方と、容量素子６６０ｂの一方の電極と、の間のノードをノードＮＶＮ２とする。
容量素子６６０ａの他方の電極は配線ＣＬと電気的に接続する。容量素子６６０ｂの他方の電極は配線ＣＬと電気的に接続する。
トランジスタ６６２ａ及びトランジスタ６６２ｂの導通状態、非導通状態の選択は、配線ＷＬに与える電位によって制御することができる。トランジスタ６６１ａ及びトランジスタ６６１ｂの導通状態、非導通状態の選択は、配線ＧＬに与える電位によって制御することができる。
図１６（Ａ）に示したメモリセルの書き込み、保持及び読み出しについて以下に説明する。
書き込み時は、まず配線ＢＬ及び配線ＢＬＢにデータ０またはデータ１に対応する電位を印加する。
例えば、データ１を書き込みたい場合、配線ＢＬをハイレベルの電源電位（ＶＤＤ）、配線ＢＬＢを接地電位とする。次に、配線ＷＬにトランジスタ６６２ａ、トランジスタ６６２ｂのしきい値電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
次に、配線ＷＬの電位をトランジスタ６６２ａ、トランジスタ６６２ｂのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ１が保持される。
読み出し時は、あらかじめ配線ＢＬ及び配線ＢＬＢをＶＤＤとする。次に、配線ＷＬにＶＨを印加することで、配線ＢＬはＶＤＤのまま変化しないが、配線ＢＬＢはトランジスタ６６２ａ及びインバータ６６３ａを介して放電し、接地電位となる。この配線ＢＬと配線ＢＬＢとの電位差をセンスアンプ（図示せず）にて増幅することにより保持されたデータ１を読み出すことができる。
なお、データ０を書き込みたい場合は、配線ＢＬを接地電位、配線ＢＬＢをＶＤＤとし、その後配線ＷＬにＶＨを印加すればよい。次に、配線ＷＬの電位をトランジスタ６６２ａ、トランジスタ６６２ｂのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ０が保持される。読み出し時は、あらかじめ配線ＢＬ及び配線ＢＬＢをＶＤＤとし、配線ＷＬにＶＨを印加することで、配線ＢＬＢはＶＤＤのまま変化しないが、配線ＢＬはトランジスタ６６２ｂ及びインバータ６６３ｂを介して放電し、接地電位となる。この配線ＢＬと配線ＢＬＢとの電位差をセンスアンプにて増幅することにより保持されたデータ０を読み出すことができる。
したがって、図１６（Ａ）に示す半導体装置はいわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として機能する。ＳＲＡＭはフリップフロップを用いてデータを保持するため、リフレッシュ動作が不要である。そのため、データの保持時の消費電力を抑えることができる。また、フリップフロップにおいて容量素子を用いないため、高速動作の求められる用途に好適である。
また、図１６（Ａ）に示す半導体装置は、トランジスタ６６１ａを介して、ノードＶＮ１からノードＮＶＮ１にデータを書き込むことが可能である。同様に、トランジスタ６６１ｂを介して、ノードＶＮ２からノードＮＶＮ２にデータを書き込むことが可能である。書き込まれたデータは、トランジスタ６６１ａまたはトランジスタ６６１ｂを非導通状態とすることによって保持される。例えば、電源電位の供給を止めた場合でも、ノードＶＮ１及びノードＶＮ２のデータを保持できる場合がある。
電源電位の供給を止めると、直ちにデータが消失する従来のＳＲＡＭと異なり、図１６（Ａ）に示す半導体装置は、電源電位の供給を止めた後でもデータを保持できる。そのため、適宜電源電位をオンまたはオフすることによって、消費電力の小さい半導体装置を実現することができる。例えば、ＣＰＵの記憶領域に図１６（Ａ）に示す半導体装置を用いることで、ＣＰＵの消費電力を小さくすることもできる。
なお、ノードＮＶＮ１及びノードＮＶＮ２にデータを保持する期間は、トランジスタ６６１ａ及びトランジスタ６６１ｂのオフ電流によって変化することがわかる。したがって、データの保持期間を長くするためには、トランジスタ６６１ａ及びトランジスタ６６１ｂには、オフ電流の低いトランジスタを用いればよいことになる。または、容量素子６６０ａ及び容量素子６６０ｂの容量を大きくすればよいことになる。
例えば、トランジスタ６６１ａ及び容量素子６６０ａとしてトランジスタ４９０及び容量素子１５０を用いることにより、ノードＮＶＮ１に長期間に渡ってデータを保持することが可能となる。同様に、トランジスタ４９０及び容量素子１５０を、トランジスタ６６１ｂ及び容量素子６６０ｂとして用いれば、ノードＮＶＮ２に長期間に渡ってデータを保持することが可能となる。したがって、トランジスタ６６１ａ及びトランジスタ６６１ｂについては、トランジスタ４９０についての記載を参照すればよい。また、容量素子６６０ａ及び容量素子６６０ｂについては、容量素子１５０についての記載を参照すればよい。
また、トランジスタ４９０及び容量素子１５０は、トランジスタ４９１と少なくとも一部を重ねて作製することができる。図１６（Ａ）に示すトランジスタ６６２ａ、トランジスタ６６２ｂ、インバータ６６３ａに含まれるトランジスタ及びインバータ６６３ｂに含まれるトランジスタは、トランジスタ６６１ａ、トランジスタ６６１ｂ、容量素子６６０ａ及び容量素子６６０ｂと少なくとも一部を重ねて作製することができる。したがって、図１６（Ａ）に示す半導体装置は、従来のＳＲＡＭと比べて占有面積を大きく増大させることなく、作製することができる場合がある。トランジスタ６６２ａ、トランジスタ６６２ｂ、インバータ６６３ａに含まれるトランジスタ及びインバータ６６３ｂに含まれるトランジスタについては、トランジスタ４９１についての記載を参照すればよい。
ここで、例えばトランジスタ４９１を装置５００が有する層６２１に、トランジスタ４９０を層６２２に、トランジスタ４９１とトランジスタ４９０を接続する導電層を層６２０に設けることが好ましい。
また、図１０乃至図１４、図２１、図２２、および図２４に示す構造において、トランジスタ４９０のソース電極またはドレイン電極の一方と容量素子１５０との接続を、図１６（Ａ）の回路のトランジスタ６６１ａのソース電極またはドレイン電極の一方と容量素子６６０ａとの接続に適用してもよい。また、トランジスタ４９０のソース電極またはドレイン電極の他方とトランジスタ４９１のソース電極またはドレイン電極の一方との接続を、図１６（Ａ）の回路におけるトランジスタ６６１ａのソース電極またはドレイン電極の他方とトランジスタ６６２ａのソース電極またはドレイン電極の一方との接続に適用してもよい。
（実施の形態２）
本実施の形態では、酸化物半導体の構造について説明する。
＜酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図３３（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図３３（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３３（Ｂ）に示す。図３３（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図３３（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図３３（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図３３（Ｂ）および図３３（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図３３（Ｄ）参照。）。図３３（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図３３（Ｄ）に示す領域５１６１に相当する。
また、図３４（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３４（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図３４（Ｂ）、図３４（Ｃ）および図３４（Ｄ）に示す。図３４（Ｂ）、図３４（Ｃ）および図３４（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３５（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図３５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３６（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３６（Ｂ）に示す。図３６（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３６（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３６（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３７は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３７より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図３７中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図３７中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態３）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図３８は、先の実施の形態で説明した記憶装置を少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。
図３８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３９は、レジスタ１１９６として用いることのできる記憶装置の回路図の一例である。記憶装置１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶装置１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。トランジスタ１２０９は酸化物半導体層にチャネルが形成されるトランジスタであることが好ましい。トランジスタ１２０９として、先の実施の形態で説明したトランジスタ４９０を参照することができる。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶装置１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
ここで、例えば、図１０乃至図１４、図２１、図２２、および図２４に示す構造において、トランジスタ４９０のソース電極またはドレイン電極の一方と容量素子１５０との接続を、図３９の回路のトランジスタ１２０９のソース電極またはドレイン電極の一方と容量素子１２０８との接続に適用してもよい。また、トランジスタ４９０のソース電極またはドレイン電極の他方とトランジスタ４９１のゲート電極との接続を、図３９の回路におけるトランジスタ１２０９のソース電極またはドレイン電極の一方とトランジスタ１２１０のゲートとの接続に適用してもよい。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３９では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図３９では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３９において、記憶装置１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶装置１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶装置１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図３９における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶装置１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶装置１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶装置１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶装置１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶装置１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶装置１２００をＣＰＵに用いる例として説明したが、記憶装置１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で例示した記憶装置を含むＲＦタグについて、図４０を用いて説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図４０を用いて説明する。図４０はＲＦタグの構成例を示すブロック図である。
図４０に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、記憶回路８１０として、先の実施の形態で示した記憶装置を用いることができる。記憶回路８１０として、先の実施の形態で示した記憶装置を用いることにより、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶装置は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図４１を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図４１（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図４１（Ｂ）参照）、包装用容器類（包装紙やボトル等、図４１（Ｃ）参照）、乗り物類（自転車等、図４１（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図４１（Ｅ）、図４１（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
［構成例］
図４２（Ａ）は、本発明の一態様の表示パネルの上面図であり、図４２（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図４２（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。例えば、上記実施の形態に示すトランジスタ４９０を参照することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
ここで、表示パネルの画素部に配置するトランジスタと、駆動回路のうちｎチャネル型トランジスタで構成することができる駆動回路の一部を上記実施の形態に示す層６２２に設けることが好ましい。またその場合、例えば駆動回路のうち一部のトランジスタは、上記実施の形態に示す層６２１に設けてもよい。また、駆動回路部と画素部とは、例えば上記実施の形態に示す層６２０に設けられる配線を介して電気的に接続してもよい。
アクティブマトリクス型表示装置のブロック図の一例を図４２（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図４２（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図４２（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタ４９０を適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
トランジスタ７１６には第１の画素電極層が電気的に接続され、トランジスタ７１７には第２の画素電極層が電気的に接続される。第１の画素電極層と第２の画素電極層とは、それぞれ分離されている。なお、第１の画素電極層および第２の画素電極層の形状としては、特に限定はない。第１の画素電極層は、例えばＶ字状とすればよい。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図４２（Ｂ）に示す画素回路は、これに限定されない。例えば、図４２（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図４２（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子及び正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図４２（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１及び駆動用トランジスタ７２２は上記実施の形態で説明するトランジスタ４９０を適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図４２（Ｃ）に示す画素構成に限定されない。例えば、図４２（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
図４２で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイ、など）、エレクトロウェッティング素子、量子ドット、または、カーボンナノチューブを用いた表示素子の少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳを用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本発明の一態様に係る装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４３に示す。
図４３（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図４３（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図４３（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３及び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図４３（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図４３（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図４３（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４及びレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図４３（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図４４（Ａ）は、本発明の一態様に係る撮像装置２０００の例を示す平面図である。撮像装置２０００は、画素部２０１０と、画素部２０１０を駆動するための周辺回路２０６０と、周辺回路２０７０、周辺回路２０８０と、周辺回路２０９０と、を有する。画素部２０１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２０１１を有する。周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周辺回路２０９０は、それぞれ複数の画素２０１１に接続し、複数の画素２０１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周辺回路２０９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２０６０は周辺回路の一部といえる。
また、撮像装置２０００は、光源２０９１を有することが好ましい。光源２０９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２０１０を形成する基板上に形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周辺回路２０９０のいずれか一以上を省略してもよい。
また、図４４（Ｂ）に示すように、撮像装置２０００が有する画素部２０１０において、画素２０１１を傾けて配置してもよい。画素２０１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２０００における撮像の品質をより高めることができる。
＜画素の構成例＞
撮像装置２０００が有する１つの画素２０１１を複数の副画素２０１２で構成し、それぞれの副画素２０１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図４５（Ａ）は、カラー画像を取得するための画素２０１１の一例を示す平面図である。図４５（Ａ）に示す画素２０１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた副画素２０１２（以下、「副画素２０１２Ｒ」ともいう）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた副画素２０１２（以下、「副画素２０１２Ｇ」ともいう）および青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素２０１２（以下、「副画素２０１２Ｂ」ともいう）を有する。副画素２０１２は、フォトセンサとして機能させることができる。
副画素２０１２（副画素２０１２Ｒ、副画素２０１２Ｇ、および副画素２０１２Ｂ）は、配線２０３１、配線２０４７、配線２０４８、配線２０４９、配線２０５０と電気的に接続される。また、副画素２０１２Ｒ、副画素２０１２Ｇ、および副画素２０１２Ｂは、それぞれが独立した配線２０５３に接続している。また、本明細書等において、例えばｎ行目（ｎは１以上ｐ以下の整数）の画素２０１１に接続された配線２０４８および配線２０４９を、それぞれ配線２０４８［ｎ］および配線２０４９［ｎ］と記載する。また、例えばｍ列目（ｍは１以上ｑ以下の整数）の画素２０１１に接続された配線２０５３を、配線２０５３［ｍ］と記載する。なお、図４５（Ａ）において、ｍ列目の画素２０１１が有する副画素２０１２Ｒに接続する配線２０５３を配線２０５３［ｍ］Ｒ、副画素２０１２Ｇに接続する配線２０５３を配線２０５３［ｍ］Ｇ、および副画素２０１２Ｂに接続する配線２０５３を配線２０５３［ｍ］Ｂと記載している。副画素２０１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２０００は、隣接する画素２０１１の、同じ波長域の光を透過するカラーフィルタが設けられた副画素２０１２同士がスイッチを介して電気的に接続する構成を有する。図４５（Ｂ）に、ｎ行ｍ列に配置された画素２０１１が有する副画素２０１２と、該画素２０１１に隣接するｎ＋１行ｍ列に配置された画素２０１１が有する副画素２０１２の接続例を示す。図４５（Ｂ）において、ｎ行ｍ列に配置された副画素２０１２Ｒと、ｎ＋１行ｍ列に配置された副画素２０１２Ｒがスイッチ２００１を介して接続されている。また、ｎ行ｍ列に配置された副画素２０１２Ｇと、ｎ＋１行ｍ列に配置された副画素２０１２Ｇがスイッチ２００２を介して接続されている。また、ｎ行ｍ列に配置された副画素２０１２Ｂと、ｎ＋１行ｍ列に配置された副画素２０１２Ｂがスイッチ２００３を介して接続されている。
なお、副画素２０１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２０１１に３種類の異なる波長域の光を検出する副画素２０１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２０１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２０１２を有する画素２０１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２０１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２０１２を有する画素２０１１を用いてもよい。１つの画素２０１１に４種類の異なる波長域の光を検出する副画素２０１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図４５（Ａ）において、赤の波長域を検出する副画素２０１２、緑の波長域を検出する副画素２０１２、および青の波長域を検出する副画素２０１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２０１１に設ける副画素２０１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域を検出する副画素２０１２を２つ以上設けることで、冗長性を高め、撮像装置２０００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２０００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２０１１にレンズを設けてもよい。ここで、図４６の断面図を用いて、画素２０１１、フィルタ２０５４、レンズ２０５５の配置例を説明する。レンズ２０５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図４６（Ａ）に示すように、画素２０１１に形成したレンズ２０５５、フィルタ２０５４（フィルタ２０５４Ｒ、フィルタ２０５４Ｇおよびフィルタ２０５４Ｂ）、および画素回路２０３０等を通して光２０５６を光電変換素子２０２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２０５６の一部が配線２０５７の一部によって遮光されてしまうことがある。したがって、図４６（Ｂ）に示すように光電変換素子２０２０側にレンズ２０５５およびフィルタ２０５４を配置して、光電変換素子２０２０が光２０５６を効率良く受光させる構造が好ましい。光電変換素子２０２０側から光２０５６を光電変換素子２０２０に入射させることで、検出感度の高い撮像装置２０００を提供することができる。
図４６に示す光電変換素子２０２０として、ｐｎ型接合またはｐｉｎ型接合が形成された光電変換素子を用いてもよい。
また、光電変換素子２０２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子２０２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子２０２０を実現できる。
ここで、撮像装置２０００が有する１つの画素２０１１は、図４５に示す副画素２０１２に加えて、第１のフィルタを有する副画素２０１２を有してもよい。
＜撮像装置の構造例＞
図４７は、撮像装置を構成する素子の断面図である。図４７に示す撮像装置は、層６２１、層６２１上に設けられる層６２０、および層６２０上に設けられる層６２２を有する。層６２１は、基板４００上に設けられたトランジスタ４９１、ならびに基板４００に設けられたフォトダイオード２３６０を有する。層６２２は、トランジスタ４９０と、トランジスタ４９０ｂとを有する。トランジスタ４９０ｂについては、トランジスタ４９０の記載を参照することができる。
撮像装置が有するフォトダイオード２３６０は、電極２３６１と、電極２３６２と、２つの電極に挟まれる半導体層とを有する。電極２３６２は、層６２１が有する導電層５１２ｂ等を介して、層６２０が有する導電層５４３ｂと接続する。導電層５１３ｂは、導電層５４３ｂが有する凸部の上および側面の少なくとも一部と接する。導電層５１３ｂは、層６２２が有する導電層５４４ｂ等を介してトランジスタ４９０が有する導電層４１６ｂと接続する。また、導電層５１３ｂの一部は、絶縁膜５７１の上面と接することが好ましい。
電極２３６１は、低抵抗層２３６３を介してその上部に設けられる導電層５４１ｃや、層６２１が有する導電層５１２ｃ等の他の配線層を介し、層６２０が有する導電層５４３ｅと接続する。導電層５１３ｅは、導電層５４３ｅが有する凸部の上および側面の少なくとも一部と接する。導電層５１３ｅは、層６２２が有する導電層５４４ｃ等を介して、例えば層６２２が有する他の配線層等へ接続する。また、導電層５１３ｅの一部は、絶縁膜５７１の上面と接することが好ましい。
導電層５１３ｂ、５１３ｅについては導電層５１３の、導電層５４３ｂ、５４３ｅについては導電層５４３の記載を、それぞれ参照することができる。
なお図４７に示す断面図の一例では、基板４００において、トランジスタ４９１が形成された面とは逆側の面にフォトダイオード２３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード２３６０の受光面をトランジスタ４９１が形成された面と同じとすることもできる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として実施の形態１では、オフ電流が低いトランジスタとしてＯＳトランジスタを用いる構成について説明したが、本発明の一態様は、オフ電流が低いトランジスタであればよいので、ＯＳトランジスタに限定されない。したがって、状況に応じて、例えばＯＳトランジスタを用いない構成を本発明の一態様としてもよい。
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧とすると、電圧を電位に言い換えることができる。グラウンド電圧は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電膜」という用語を、「導電層」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層、など）であるとする。
本実施例では、本発明の一態様の導電層を有する装置として、図２（Ｂ）に示す装置５００を参照して装置を作製し、断面を観察を行った。
［試料の作製］
まず、基板４００として１２６．６ｍｍ角のシリコンウェハを準備した。次に、シリコンウェハ上に絶縁膜４６４ｈとして、厚さの１００ｎｍ酸化窒化シリコンを成膜した。その後、酸化窒化シリコン上に１５０ｎｍのタングステンを成膜した。
酸化窒化シリコンの成膜にはＰＥＣＶＤ法を用いた。成膜条件として、基板温度を３２５℃とし、１３．５６ＭＨｚのＲＦ電源を用い、電力を３５Ｗとし、圧力を１３３．３Ｐａとし、ガスとして５ｓｃｃｍのモノシランと、１０００ｓｃｃｍの一酸化二窒素とを用いた。タングステンの成膜にはスパッタリング法を用いた。また成膜条件は、、基板温度を１３０℃とし、１ｋＷのＤＣ電源を用い、圧力を０．８Ｐａとし、ガスとして約８０ｓｃｃｍのアルゴンを用いた。またターゲットと基板間の距離を６０ｍｍとした。
次に、タングステン上にレジストマスクを形成した。その後、ドライエッチングにより、タングステンの一部を除去することにより導電層５１２を形成した。その後、レジストマスクを除去した（図５１（Ａ）に工程の概要を図示する）。タングステンのドライエッチング条件は、上部電極―基板間距離を１１５ｍｍ、圧力を２．０Ｐａ、ＲＦ電源の電力を上部側１２５０Ｗ、下側を５０Ｗ、エッチングガス流量として四フッ化メタンを２８ｓｃｃｍ、酸素を２４ｓｃｃｍ、塩素を１４ｓｃｃｍとして行った。
次に、シリコンウェハおよび導電層５１２上に絶縁膜５８４ｂとして、厚さ８００ｎｍの酸化シリコンを成膜した（図５１（Ｂ）に工程の概要を図示する）。その後、厚さ３００ｎｍ程度の酸化シリコンが導電層５１２上に残るように、ＣＭＰ法を用いて酸化シリコンの上面を研磨した（図５１（Ｃ）に工程の概要を図示する）。
酸化シリコンはＰＥＣＶＤ法により成膜した。成膜条件として、基板温度を３００℃とし、電源周波数が２７ＭＨｚのＲＦ電源を用い、電力を３００Ｗとし、圧力を１００Ｐａとし、ガスとして、１５ｓｃｃｍのＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）と、７５０ｓｃｃｍの酸素とを用いた。
ＣＭＰ法の研磨条件について説明する。研磨布にはポリウレタン発泡体を用いたニッタ・ハース製のＩＣ１０００／ＳＵＢＡ（登録商標）を用いた。またスラリーには、フュームドシリカを用いたＣａｂｏｔ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ製のＳｅｍｉ‐Ｓｐｅｒｓｅ（登録商標）２５を用いた。スラリー流量を１５０ｍＬ／分とし、研磨圧を３．６ｐｓｉとした。研磨ヘッド、およびテーブルの回転数はそれぞれ９３ｒｐｍ、９０ｒｐｍとした。このとき、研磨ヘッドに被処理物を取り付け、テーブルに研磨布を取り付けた状態で処理を行った。以上の研磨条件を用いた。研磨を行った後、メガソニック洗浄を行った。
次に、酸化シリコン上に絶縁膜５７１として、厚さ５０ｎｍの酸化アルミニウムを成膜した。その後、絶縁膜５７１上に絶縁膜５８５として、厚さ５０ｎｍの酸化窒化シリコンを成膜した（図５１（Ｄ）に工程の概要を図示する）。酸化アルミニウムの成膜にはスパッタリング法を用いた。成膜条件として、酸化アルミニウムのターゲットを用い、電源として２．５ｋＷのＲＦ電源を用い、圧力を０．４Ｐａとし、成膜ガスとしてアルゴンを２５ｓｃｃｍ、酸素を２５ｓｃｃｍ用いた。またターゲットと基板間の距離を６０ｍｍとした。
酸化窒化シリコンの成膜条件は、基板温度を４５０℃とし、電源周波数が６０ＭＨｚのＲＦ電源を用い、電力を１５０Ｗとし、圧力を４０Ｐａとし、ガスとしてモノシランを１ｓｃｃｍ、一酸化二窒素を８００ｓｃｃｍ用いた。
以降の工程は、図５（Ｂ）乃至図８（Ｃ）を参照すればよい。
次に、絶縁膜５８５上にレジストマスクを形成し、絶縁膜５８５、絶縁膜５７１、および導電層５１２上の絶縁膜５８４ｂに開口部を形成した。絶縁膜５８５、絶縁膜５７１、および絶縁膜５８４ｂの除去にはドライエッチングを用いた。
絶縁膜５８５、絶縁膜５７１、および絶縁膜５８４ｂのエッチング条件は５つのステップにより行った。
１ｓｔステップの処理条件は、上部電極―基板間距離を４０ｍｍ、圧力を６．５Ｐａ、ＲＦ電源の電力を上部側１０００Ｗ、下側を１００Ｗ、エッチングガス流量として四フッ化メタンを１００ｓｃｃｍとして、３９ｓｅｃ処理を行った。また、チャンバーの温度を２０℃とした。
２ｎｄステップの処理条件は、上部電極―基板間距離を２５ｍｍ、圧力を３．３Ｐａ、ＲＦ電源の電力を上部側１８００Ｗ、下側を２０００Ｗ、エッチングガス流量としてアルゴンを８００ｓｃｃｍ、酸素を３０ｓｃｃｍ、ヘキサフルオロ１，３ブタジエンを２２ｓｃｃｍとして、７ｓｅｃ処理を行った。
３ｒｄステップの処理条件は、上部電極―基板間距離を２５ｍｍ、圧力を５．２Ｐａ、ＲＦ電源の電力を上部側３００Ｗ、下側を１２００Ｗ、エッチングガス流量としてアルゴンを２７５ｓｃｃｍ、三フッ化メタンを５０ｓｃｃｍとして、３ｓｅｃ処理を行った。
４ｔｈステップの処理条件は、上部電極―基板間距離を２５ｍｍ、圧力を２．６Ｐａ、ＲＦ電源の電力を上部側３００Ｗ、下側を１２００Ｗ、エッチングガス流量としてアルゴンを２７５ｓｃｃｍ、三フッ化メタンを５０ｓｃｃｍとして、３０ｓｅｃ処理を行った。
５ｔｈステップの処理条件は、上部電極―基板間距離を２５ｍｍ、圧力を３．３Ｐａ、ＲＦ電源の電力を上部側１８００Ｗ、下側を２０００Ｗ、エッチングガス流量としてアルゴンを８００ｓｃｃｍ、酸素を３０ｓｃｃｍ、ヘキサフルオロ１，３ブタジエンを２２ｓｃｃｍとして、４３ｓｅｃ処理を行った。
次に、絶縁膜５８５の開口部内、および絶縁膜５８５上に、導電層５４３ａとなる導電膜として、厚さ５ｎｍの窒化チタンを成膜した。その後、窒化チタン上に導電層５４３ｂとなる導電膜として、厚さ２５０ｎｍのタングステンを、開口部を埋めるように、絶縁膜５８５の開口部内、および絶縁膜５８５上に成膜した。
窒化チタンの成膜条件は、四塩化チタンを５０ｓｃｃｍの流量で０．０５ｓｅｃ導入して絶縁膜５８５上に吸着後、窒素ガスを４５００ｓｃｃｍで０．２ｓｅｃ導入してパージ処理を行い、次いでアンモニアガスを２７００ｓｃｃｍで０．３ｓｅｃ導入し絶縁膜５８５に吸着後、窒素ガスを４０００ｓｃｃｍで０．３ｓｅｃ導入し、これを一つのサイクルとして、サイクル数により膜厚制御した。また、基板ステージ設定温度を４１２℃、圧力を６６７Ｐａ、基板ステージーガス射出ステージ間距離を３ｍｍとした。
タングステンの成膜条件は、３ステップで実施した。
１ｓｔステップとして、成膜用ガス流量を６フッ化タングステン１６０ｓｃｃｍ、シラン４００ｓｃｃｍ、アルゴン６０００ｓｃｃｍ、窒素２０００ｓｃｃｍ、ステージ裏側用アルゴン４０００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０００Ｐａとし、基板ステージの設定温度を３９０℃とし、３サイクルで３ｎｍ成膜した。
２ｎｄステップとして、成膜用ガス流量を６フッ化タングステン２５０ｓｃｃｍ、水素２２００ｓｃｃｍ、および１７００ｓｃｃｍ（ガスラインを２系統に分けて使用）、アルゴン２０００ｓｃｃｍ、窒素２００ｓｃｃｍ、ステージ裏側用アルゴン４０００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０６６６Ｐａとし、基板ステージの設定温度を３９０℃とし、１５ｓｅｃで４１ｎｍ成膜した。
３ｒｄステップとして、成膜用ガス流量を６フッ化タングステン２５０ｓｃｃｍ、水素２２００ｓｃｃｍ、および１７００ｓｃｃｍ（ガスラインを２系統に分けて使用）、アルゴン２０００ｓｃｃｍ、窒素２００ｓｃｃｍ、ステージ裏側用アルゴン４０００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０６６６Ｐａとし、基板ステージの設定温度を３９０℃とした。
次に、ＣＭＰ法を用いて、絶縁膜５８５を露出させるようにタングステンおよび窒化チタンの上面を研磨し、導電層５４３ａおよび導電層５４３ａ上の導電層５４３ｂを形成した。
ＣＭＰ法の研磨条件について説明する。研磨布にはポリウレタン発泡体を用いたニッタ・ハース製のＩＣ１０００／ＳＵＢＡ（登録商標）を用いた。またスラリーには、コロイダルシリカを用いたＣａｂｏｔ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ製のＷ７３００−Ｂ２１を用いた。スラリー流量を１５０ｍＬ／分とし、研磨圧を３．０ｐｓｉとした。研磨ヘッド、およびテーブルの回転数はそれぞれ９３ｒｐｍ、９０ｒｐｍとした。このとき、研磨ヘッドに被処理物を取り付け、テーブルに研磨布を取り付けた状態で処理を行った。以上の研磨条件を用いた。研磨を行った後、メガソニック洗浄及び希フッ化水素酸洗浄を行った。
次に、絶縁膜５８５および導電層５４３ｂ上に、絶縁膜５８６として厚さ１２０ｎｍの酸化窒化シリコンを成膜した。酸化窒化シリコンの成膜条件として、絶縁膜５８５の成膜条件を参照した。基板温度を５００℃とした。
次に、絶縁膜５８６上にレジストマスクを形成し、絶縁膜５８６および絶縁膜５８５に開口部を形成した。絶縁膜５８６および絶縁膜５８５の除去にはドライエッチングを用いた。ドライエッチングの条件は２つのステップにより行った。
１ｓｔステップの処理条件は、上部電極―基板間距離を４０ｍｍ、圧力を６．５Ｐａ、ＲＦ電源の電力を上部側１０００Ｗ、下側を１００Ｗ、エッチングガス流量として四フッ化メタンを１００ｓｃｃｍとして、３９ｓｅｃ処理を行った。また、チャンバーの温度を２０℃とした。
２ｎｄステップの処理条件は、上部電極―基板間距離を４０ｍｍ、圧力を３．３Ｐａ、ＲＦ電源の電力を上部側５００Ｗ、下側を１１５０Ｗ、エッチングガス流量としてアルゴンを８００ｓｃｃｍ、酸素を３０ｓｃｃｍ、ヘキサフルオロ１，３ブタジエンを２２ｓｃｃｍとして、３２ｓｅｃ処理を行った。
次に、絶縁膜５８６の開口部内、および絶縁膜５８６上に導電層５１３ａとなる導電膜として、窒化チタンを成膜した。その後、開口部内を埋めるように、絶縁膜５８６の開口部内、および絶縁膜５８６上に導電層５１３ｂとなる導電膜として、厚さ２５０ｎｍのタングステンを成膜した。ここで、導電層５１３ａの厚さが異なる２条件の試料（試料１、および試料２）を作製した。導電層５１３ａとなる導電膜として、試料１は窒化チタンを５ｎｍ、試料２は窒化チタンを１０ｎｍ成膜した。窒化チタンの成膜条件は、導電層５４３ａの成膜条件を参照した。また、タングステンの成膜条件は、導電層５４３ｂの成膜条件を参照した。
次に、ＣＭＰ法を用いて絶縁膜５８６を露出させるようにタングステンおよび窒化チタンの上面を研磨し、導電層５１３ａおよび導電層５１３ａ上の導電層５１３ｂを形成した。
ＣＭＰ法の条件は研磨布にはポリウレタン発泡体を用いたニッタ・ハース製のＩＣ１０００／ＳＵＢＡ（登録商標）を用いた。またスラリーには、コロイダルシリカを用いたＣａｂｏｔ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ製のＷ７３００−Ｂ２１を用いた。スラリー流量を１５０ｍＬ／分とし、研磨圧を３．０ｐｓｉとした。研磨ヘッド、およびテーブルの回転数はそれぞれ９３ｒｐｍ、９０ｒｐｍとした。このとき、研磨ヘッドに被処理物を取り付け、テーブルに研磨布を取り付けた状態で処理を行った。以上の研磨条件を用いた。研磨を行った後、メガソニック洗浄及び希フッ化水素酸洗浄を行った。
以上の工程により、試料１および試料２を作製した。
［試料の観察］
次に、作製した試料１および試料２に被覆層６３３として、炭素と、炭素上の白金とを形成した。その後、ＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ ｂｅａｍ）を用いて断面を加工した。
次に、走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ））、具体的には（株）日立ハイテクノロジーズ製「日立超薄膜評価装置ＨＤ−２３００」を用いて、断面の観察を行った。加速電圧は２００ｋＶとした。試料１の観察結果を図５２乃至図５３に、試料２の観察結果を図５４乃至図５５に、それぞれ示す。
図５２（Ａ）には試料１の断面観察結果を、図５２（Ｂ）には図５２（Ａ）に一点鎖線で囲む領域の拡大図を、図５３には図５２（Ｂ）に一点鎖線で囲む領域の拡大図を示す。また、図５４（Ａ）には試料２の断面観察結果を、図５４（Ｂ）には図５４（Ａ）に一点鎖線で囲む領域の拡大図を、図５５には図５４（Ｂ）に一点鎖線で囲む領域の拡大図を示す。図５２（Ａ）、図５４（Ａ）の観察倍率は１３，０００倍、図５２（Ｂ）、図５４（Ｂ）の観察倍率は５０，０００倍、図５３、図５５の観察倍率は１５０，０００倍とした。ここで図５３等では導電層５１３ａや導電層５４３ａの符号を省略する。
図５３および図５５に示す断面において、導電層５４３ａおよび導電層５４３ｂの上面の高さは、絶縁膜５７１の上面の高さよりも高いことがわかる。
図５２乃至図５５に示すように、導電層５４３ａ、導電層５４３ｂは、絶縁膜５８４ｂ、絶縁膜５７１等に形成された開口部内へ良好に被覆する。また、図５５等に示すように、導電層５１３ａは絶縁膜５８５、絶縁膜５８６等に形成された開口部内に良好に被覆し、導電層５１３ａ上に、開口部を埋めこむように導電層５１３ｂが形成されていることがわかる。
本実施例では、プラグとして機能する導電層により２以上の導電層を接続した場合の抵抗値を見積もった。
［試料の作製］
まず、試料Ｔ−１乃至試料Ｔ−４を準備した。試料Ｔ−１乃至試料Ｔ−４において、基板４００上に複数の半導体素子を形成した。基板４００としてシリコンウエハを用いた。半導体素子として、シリコンをチャネル領域に用いたトランジスタ等を形成した。次に、導電層５１２を形成し、導電層５１２の上面に絶縁膜５８４を成膜した。以下、特に記載がない場合には、試料Ｔ−１乃至試料Ｔ−４について同様の処理を行ったものとする。
絶縁膜５８４上に絶縁膜５７１として、厚さ３０ｎｍの酸化アルミニウムを成膜した。酸化アルミニウムは、酸化アルミニウムターゲットを用いてスパッタリング法により成膜した。その後、絶縁膜５８５として、厚さ５０ｎｍの酸化シリコンを成膜した。酸化シリコンは、ガスにＳｉＨ４およびＮ２Ｏを用いてプラズマＣＶＤ法により成膜した。
次に、マスクを形成した後、エッチングにより酸化シリコン、酸化アルミニウムおよび絶縁膜５８４に開口部を設けた。マスクとして、ハードマスクとしてのタングステン、窒化シリコンを成膜した後、有機膜を塗布し、露光を行った。その後、ドライエッチングによりタングステンの一部および窒化シリコンの一部を除去し、ハードマスクを形成した。
次に、ドライエッチングにより絶縁膜５８４および絶縁膜５８５を除去した。ドライエッチングのガスとして、ヘキサフルオロ１，３ブタジエン、酸素およびアルゴンを用いてエッチングし、その後、水素、オクタフルオロシクロブタン、およびアルゴンを用いてエッチングし、その後、ヘキサフルオロ１，３ブタジエン、酸素およびアルゴンを用いてエッチングした。
次に、該開口部と絶縁膜５８５の表面に、導電層５４３ａとなる導電膜として、厚さ１０ｎｍの窒化チタンを成膜した。その後、該開口部を埋めるように、窒化チタン上に、導電層５４３ｂとなる導電膜として、厚さ１５０ｎｍのタングステンを成膜した。
次に、ＣＭＰ法を用いて、絶縁膜５８５を露出させるようにタングステンおよび窒化チタンの上面を研磨し、導電層５４３ａと、および導電層５４３ａ上の導電層５４３ｂと、を形成した。
次に、絶縁膜５８６として、厚さ１２０ｎｍの酸化シリコンを成膜した。酸化シリコンの成膜は、ガスにＳｉＨ４およびＮ２Ｏを用いてプラズマＣＶＤ法により成膜した。
次に、絶縁膜５８６上にレジストマスクを形成し、絶縁膜５８６および絶縁膜５８５に開口部を形成した。絶縁膜５８６および絶縁膜５８５の除去にはドライエッチングを用いた。
次に、該開口部と、絶縁膜５８６の表面とに、導電層５１３ａとなる導電膜を成膜した。試料Ｔ−１および試料Ｔ−２については、厚さ２０ｎｍの窒化タンタルと、窒化タンタル上に厚さ５ｎｍの窒化チタンと、を成膜した。試料Ｔ−３および試料Ｔ−４については、厚さ５ｎｍの窒化チタンを成膜した。窒化タンタルはスパッタリング法を用いて成膜した。
その後、該開口部を埋めるように、該開口部と、試料Ｔ−１の表面とに、導電層５１３ｂとなる導電膜として、厚さ２５０ｎｍのタングステンを成膜した。
次に、ＣＭＰ法を用いて、絶縁膜５８６の表面が露出するようにタングステン、窒化チタンおよび窒化タンタルを研磨し、導電層５１３ａおよび導電層５１３ｂを形成した。
［試料の測定］
ここで、本実施例で測定に使用した素子１２０の断面の模式図を図５６（Ａ）に示す。図５６（Ａ）に示す構造は、（ｍ＋２）個の導電層５１３と、（ｍ＋１）個の導電層５１２と、（２ｍ＋２）個の導電層５４３と、を有する。例えば第ｍの導電層５１２は、第（２ｍ−１）の導電層５４３および第（２ｍ）の導電層５４３と接続する。第（２ｍ−１）の導電層５４３は第ｍの導電層５１３と接続し、第（２ｍ）の導電層５４３は、第（ｍ＋１）の導電層５１３と接続する。本実施例で測定に使用した素子は、導電層５４３を１４８８個有する。
図５６（Ｂ）には、素子１２０の上面の一部を示す。導電層５４３は、上面が概略正方形の形状をしており、一辺の長さは約１７０ｎｍである。また、導電層５４３はプラグとしての機能を有し、導電層５１２および導電層５１３は配線としての機能を有する。導電層５１２の線幅は約５６０ｎｍ、導電層５１３の線幅は約４４０ｎｍとした。但し、第１の導電層５１２および第（ｍ＋２）の導電層５１２は、５０μｍ角以上の広い領域を有する。
試料Ｔ−１乃至試料Ｔ−４のそれぞれが有する素子１２０を３個測定した。図５７には、電流−電圧特性において、電圧が０．１Ｖにおける抵抗値を示す。いずれの試料においても素子間の抵抗値のばらつきは小さく、充分に低い抵抗値が得られた。
１２０ 素子
１５０ 容量素子
４００ 基板
４０２ 絶縁膜
４０４ 導電層
４０６ 半導体
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４０７ チャネル形成領域
４０８ 絶縁膜
４１２ 絶縁膜
４１３ 導電層
４１６ａ 導電層
４１６ｂ 導電層
４１８ 絶縁膜
４２３ａ 低抵抗領域
４２３ｂ 低抵抗領域
４２６ａ 導電層
４２６ｂ 導電層
４５４ 導電層
４６０ 素子分離領域
４６２ 絶縁膜
４６４ａ 絶縁膜
４６４ｂ 絶縁膜
４６４ｈ 絶縁膜
４７０ 絶縁膜
４７４ 領域
４７６ 領域
４９０ トランジスタ
４９０ｂ トランジスタ
４９１ トランジスタ
４９２ トランジスタ
４９３ トランジスタ
５００ 装置
５１１ 導電層
５１２ 導電層
５１２ｂ 導電層
５１２ｃ 導電層
５１３ 導電層
５１３ａ 導電層
５１３ｂ 導電層
５１３ｃ 導電膜
５１３ｄ 導電膜
５１３ｅ 導電層
５１４ 導電層
５１５ 導電層
５１６ 導電層
５１６ｂ 導電層
５１７ 導電層
５１８ 導電層
５１９ 導電層
５２１ 導電層
５２２ 導電層
５２２ａ 導電層
５２２ｂ 導電層
５２３ 導電層
５２３ａ 導電層
５２３ｂ 導電層
５２４ 導電層
５２６ 導電膜
５２７ 導電層
５２８ 導電層
５２９ 導電層
５３０ 導電層
５３０ｂ 導電層
５４１ 導電層
５４１ｃ 導電層
５４２ 導電層
５４３ 導電層
５４３ａ 導電層
５４３ｂ 導電層
５４３ｃ 導電膜
５４３ｄ 導電膜
５４３ｅ 導電層
５４４ 導電層
５４４ｂ 導電層
５４４ｃ 導電層
５４５ 導電層
５４６ 導電層
５４７ 導電層
５４７ｂ 導電層
５４８ 導電層
５７１ 絶縁膜
５７２ 絶縁膜
５８１ 絶縁膜
５８１ａ 絶縁膜
５８１ｂ 絶縁膜
５８２ 絶縁膜
５８３ 絶縁膜
５８３ａ 絶縁膜
５８３ｂ 絶縁膜
５８４ 絶縁膜
５８４ｂ 絶縁膜
５８５ 絶縁膜
５８６ 絶縁膜
５８７ 絶縁膜
５８８ 絶縁膜
５８９ 絶縁膜
５９０ 絶縁膜
５９１ 絶縁膜
５９１ｂ 絶縁膜
５９２ 絶縁膜
５９３ 絶縁膜
５９４ 絶縁膜
５９５ 絶縁膜
５９８ 絶縁膜
５９９ 絶縁膜
６０１ 開口部
６０２ 開口部
６０３ 開口部
６０４ 導電層
６０５ 開口部
６０６ 凸部
６０６ａ 半導体
６０６ｂ 半導体
６０６ｃ 半導体
６０７ マスク
６０８ マスク
６１０ 厚さ
６１１ マスク
６１２ 絶縁膜
６１３ 導電層
６１４ マスク
６１６ａ 導電層
６１６ｂ 導電層
６１８ 絶縁膜
６１９ 絶縁膜
６２０ 層
６２１ 層
６２２ 層
６２３ 層
６２４ 層
６２５ 層
６３１ 絶縁膜
６３２ 絶縁膜
６３３ 被覆層
６６０ａ 容量素子
６６０ｂ 容量素子
６６１ａ トランジスタ
６６１ｂ トランジスタ
６６２ａ トランジスタ
６６２ｂ トランジスタ
６６３ａ インバータ
６６３ｂ インバータ
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ソース電極層又はドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶装置
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２０００ 撮像装置
２００１ スイッチ
２００２ スイッチ
２００３ スイッチ
２０１０ 画素部
２０１１ 画素
２０１２ 副画素
２０１２Ｂ 副画素
２０１２Ｇ 副画素
２０１２Ｒ 副画素
２０２０ 光電変換素子
２０３０ 画素回路
２０３１ 配線
２０４７ 配線
２０４８ 配線
２０４９ 配線
２０５０ 配線
２０５３ 配線
２０５４ フィルタ
２０５４Ｂ フィルタ
２０５４Ｇ フィルタ
２０５４Ｒ フィルタ
２０５５ レンズ
２０５６ 光
２０５７ 配線
２０６０ 周辺回路
２０７０ 周辺回路
２０８０ 周辺回路
２０９０ 周辺回路
２０９１ 光源
２１００ トランジスタ
２２００ トランジスタ
２３６０ フォトダイオード
２３６１ 電極
２３６２ 電極
２３６３ 低抵抗層
４０００ ＲＦタグ
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (14)

  1. 基板上に第１の絶縁膜を成膜し、
    前記第１の絶縁膜上に第２の絶縁膜を成膜し、
    前記第１の絶縁膜の一部および前記第２の絶縁膜の一部を除去することにより第１の開口部を形成し、
    前記第１の開口部内および前記第２の絶縁膜の上面に第１の導電体を形成し、
    前記第１の導電体の表面を平坦化して前記第１の導電体の一部を除去することにより、第２の導電体を形成し、
    前記第２の絶縁膜および前記第２の導電体上に第３の絶縁膜を成膜し、
    前記第２の絶縁膜の一部と前記第３の絶縁膜の一部を除去することにより、前記第２の導電体の上面の一部と、側面の一部とを露出させるように第２の開口部を設け、
    前記第２の導電体に接するように、第３の絶縁膜の上面および第２の開口部内へ第３の導電体を形成し、
    前記第３の導電体の一部を除去することにより第４の導電体を形成する装置の作製方法。
  2. 基板上に第１の絶縁膜を形成し、
    前記第１の絶縁膜上に第２の絶縁膜を成膜し、
    前記第１の絶縁膜の一部および前記第２の絶縁膜の一部を除去することにより第１の開口部を形成し、
    前記第１の開口部内および前記第２の絶縁膜の上面に第１の導電体を形成し、
    化学機械研磨法を用いて、前記第１の導電体の一部を、前記第１の導電体の表面が前記基板の下面と平行になるように除去することにより前記第１の開口部内に第２の導電体を形成し、
    前記第２の絶縁膜および前記第２の導電体上に第３の絶縁膜を成膜し、
    前記第２の絶縁膜の一部と前記第３の絶縁膜の一部を除去することにより、前記第２の導電体の上面の一部と、側面の一部とを露出させるように第２の開口部を設け、
    前記第２の導電体に接するように、第３の絶縁膜の上面および第２の開口部内へ第３の導電体を形成し、
    前記第３の導電体の一部を除去することにより第４の導電体を形成する装置の作製方法。
  3. 基板上に第１の絶縁膜を成膜し、
    前記第１の絶縁膜上に第２の絶縁膜を成膜し、
    前記第１の絶縁膜の一部および前記第２の絶縁膜の一部を除去することにより第１の開口部を形成し、
    前記第１の開口部内および前記第２の絶縁膜の上面に第１の導電体を形成し、
    化学機械研磨法を用いて、前記第１の導電体の一部を、前記第１の導電体の表面が前記基板の下面と平行になるように除去することにより前記第１の開口部内に第２の導電体を形成し、
    前記第２の絶縁膜および前記第２の導電体上に第３の絶縁膜を成膜し、
    前記第２の絶縁膜の一部と前記第３の絶縁膜の一部を除去することにより、前記第２の導電体の上面の一部と、側面の一部とを露出させるように第２の開口部を設け、
    前記第２の導電体に接するように、第３の絶縁膜の上面および第２の開口部内へ第３の導電体を形成し、
    化学機械研磨法を用いて、前記第３の導電体の一部を、前記第３の導電体の表面が前記基板の下面と平行になるように除去することにより前記第２の開口部内に第４の導電体を形成する装置の作製方法。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第４の導電体上に素子を形成し、
    前記素子は、酸化物半導体を有する装置の作製方法。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第２の絶縁膜は、アルミニウムを有し、
    前記第１の絶縁膜は、シリコンを有する装置の作製方法。
  6. 請求項１乃至請求項４のいずれか一において、
    前記第２の絶縁膜は、前記第１の絶縁膜よりも水素の透過性が低い装置の作製方法。
  7. 第１の導電体と、第２の導電体と、第１の絶縁膜と、第２の絶縁膜と、を有し、
    前記第２の絶縁膜は、前記第１の絶縁膜の上面に接する領域と、前記第２の導電体の側面に接する領域と、を有し、
    前記第２の導電体の側面は、前記第１の絶縁膜に接する領域を有し、
    前記第２の導電体は、前記第１の導電体の側面と、前記第１の導電体の上面と、前記第１の絶縁膜の上面とに接する装置。
  8. 第１の導電体と、第２の導電体と、第１の絶縁膜と、第２の絶縁膜と、を有し、
    前記第２の絶縁膜は、前記第１の絶縁膜の上面に接する領域と、前記第２の導電体の側面に接する領域と、を有し、
    前記第２の導電体は、第１の厚さを有する第１の領域と、第２の厚さを有する第２の領域と、を有し、
    前記第１の領域は、前記第１の導電体の上面に接し、
    前記第２の領域は、前記第１の絶縁膜の上面に接し、
    前記第１の厚さは、前記第２の厚さより小さい装置。
  9. 第１の導電体と、第２の導電体と、第１の絶縁膜と、第２の絶縁膜と、を有し、
    前記第２の絶縁膜は、前記第１の絶縁膜の上面に接する領域と、前記第２の導電体の側面に接する領域と、を有し、
    前記第１の導電体は、第３の導電体と、第４の導電体と、を有し、
    前記第３の導電体の側面は、前記第１の絶縁膜に接する領域を有し、
    前記第４の導電体は、前記第３の導電体の上面に接し、
    前記第２の導電体は、前記第３の導電体の側面と、前記第４の導電体の上面と、前記第１の絶縁膜の上面とに接する装置。
  10. 請求項７乃至請求項９のいずれか一において、
    前記装置は、酸化物半導体を有し、
    前記第２の導電体の上に積層された前記酸化物半導体を有する装置。
  11. 請求項７乃至請求項１０のいずれか一において、
    前記第１の絶縁膜は、アルミニウムを有し、
    前記第２の絶縁膜は、シリコンを有する装置。
  12. 請求項７乃至請求項１０のいずれか一において、
    前記第１の絶縁膜は、前記第２の絶縁膜よりも水素の透過性が低い装置。
  13. 第１の導電体と、第２の導電体と、第１の絶縁膜と、第２の絶縁膜と、を有し、
    前記第２の絶縁膜は、前記第１の絶縁膜の上面に接する領域を有し、
    前記第２の導電体は、前記第１の導電体上に位置する領域を有し、
    前記第１の導電体の上面のうち、最も高い領域の高さは、前記第２の絶縁膜の上面のうち、最も高い領域の高さよりも高く、
    前記第２の導電体の底面のうち、最も低い領域の高さは、前記第２の絶縁膜の上面のうち、最も高い領域の高さよりも低い、装置。
  14. 請求項７乃至請求項１３のいずれか一の装置が搭載された電子機器。
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TW (2) TWI732383B (ja)
WO (1) WO2016125044A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018164080A (ja) * 2017-03-24 2018-10-18 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2024057166A1 (ja) * 2022-09-16 2024-03-21 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113793872A (zh) 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10651317B2 (en) 2016-04-15 2020-05-12 Macom Technology Solutions Holdings, Inc. High-voltage lateral GaN-on-silicon Schottky diode
US20170301780A1 (en) 2016-04-15 2017-10-19 Macom Technology Solutions Holdings, Inc. High-voltage gan high electron mobility transistors with reduced leakage current
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10002864B1 (en) * 2016-11-30 2018-06-19 United Microelectronics Corp. Intra-metal capacitor and method of forming the same
JP6990997B2 (ja) * 2017-06-06 2022-01-12 株式会社日立製作所 Ｍｅｍｓデバイス
US10411206B2 (en) * 2017-11-22 2019-09-10 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Flexible array substrate and method for manufacturing same
US11233047B2 (en) 2018-01-19 2022-01-25 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on highly doped regions of intrinsic silicon
US10950598B2 (en) 2018-01-19 2021-03-16 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices formed on highly doped semiconductor
US11056483B2 (en) 2018-01-19 2021-07-06 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on intrinsic semiconductor
US10437402B1 (en) * 2018-03-27 2019-10-08 Shaoher Pan Integrated light-emitting pixel arrays based devices by bonding
CN110911382B (zh) * 2018-09-14 2021-06-25 群创光电股份有限公司 天线装置
US11139562B2 (en) * 2018-09-14 2021-10-05 Innolux Corporation Antenna device
WO2020074999A1 (ja) 2018-10-12 2020-04-16 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2021082803A (ja) * 2019-11-18 2021-05-27 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像素子の製造方法
WO2021195506A1 (en) 2020-03-26 2021-09-30 Macom Technology Solutions Holdings, Inc. Microwave integrated circuits including gallium-nitride devices on silicon

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012686A (ja) * 1998-06-22 2000-01-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2010056227A (ja) * 2008-08-27 2010-03-11 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2010062378A (ja) * 2008-09-04 2010-03-18 Fujitsu Microelectronics Ltd 半導体装置とその製造方法
JP2013110360A (ja) * 2011-11-24 2013-06-06 Renesas Electronics Corp 半導体装置の設計方法、半導体装置の製造方法および半導体装置
JP2014187378A (ja) * 2014-05-26 2014-10-02 Renesas Electronics Corp 半導体装置

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
KR950008385B1 (ko) 1990-05-24 1995-07-28 삼성전자주식회사 반도체 소자의 워드라인 형성방법
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05275613A (ja) 1992-03-25 1993-10-22 Mitsubishi Electric Corp 積層型半導体装置
JPH05347360A (ja) 1992-06-12 1993-12-27 Sony Corp 多層配線構造およびその製造方法
US5451543A (en) * 1994-04-25 1995-09-19 Motorola, Inc. Straight sidewall profile contact opening to underlying interconnect and method for making the same
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
EP0821412B1 (en) * 1996-06-17 2006-09-13 United Microelectronics Corporation Hemispherical-grained silicon top-gate electrode for improved soft-error immunity in SRAMs
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4118202B2 (ja) 2002-10-21 2008-07-16 株式会社リコー 半導体装置及びその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005109063A (ja) 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 半導体装置
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
FR2932005B1 (fr) 2008-06-02 2011-04-01 Commissariat Energie Atomique Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP2510541A4 (en) 2009-12-11 2016-04-13 Semiconductor Energy Lab NONVOLATILE LATCH CIRCUIT, LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME
KR101729933B1 (ko) * 2009-12-18 2017-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
KR101647384B1 (ko) 2010-03-16 2016-08-24 삼성전자주식회사 반도체 소자
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
TWI621121B (zh) 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
TWI525619B (zh) 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
US9012993B2 (en) 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9252279B2 (en) 2011-08-31 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6091905B2 (ja) 2012-01-26 2017-03-08 株式会社半導体エネルギー研究所 半導体装置
US8981370B2 (en) 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013179922A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US20140035935A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Passives via bar
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
TWI631711B (zh) 2013-05-01 2018-08-01 半導體能源研究所股份有限公司 半導體裝置
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014181785A1 (en) 2013-05-09 2014-11-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102244460B1 (ko) 2013-10-22 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102529174B1 (ko) 2013-12-27 2023-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102325158B1 (ko) 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012686A (ja) * 1998-06-22 2000-01-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2010056227A (ja) * 2008-08-27 2010-03-11 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2010062378A (ja) * 2008-09-04 2010-03-18 Fujitsu Microelectronics Ltd 半導体装置とその製造方法
JP2013110360A (ja) * 2011-11-24 2013-06-06 Renesas Electronics Corp 半導体装置の設計方法、半導体装置の製造方法および半導体装置
JP2014187378A (ja) * 2014-05-26 2014-10-02 Renesas Electronics Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018164080A (ja) * 2017-03-24 2018-10-18 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2022063363A (ja) * 2017-03-24 2022-04-21 株式会社半導体エネルギー研究所 半導体装置及び情報端末
JP7089645B2 (ja) 2017-03-24 2022-06-22 株式会社半導体エネルギー研究所 半導体装置及び情報端末
JP2022111353A (ja) * 2017-03-24 2022-07-29 株式会社半導体エネルギー研究所 半導体装置、及び、情報端末
JP7153821B2 (ja) 2017-03-24 2022-10-14 株式会社半導体エネルギー研究所 半導体装置、及び、情報端末
WO2024057166A1 (ja) * 2022-09-16 2024-03-21 株式会社半導体エネルギー研究所 半導体装置

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