KR102119914B1 - 반도체 장치 및 그 제작 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 298
- 238000004519 manufacturing process Methods 0.000 title description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 229910052738 indium Inorganic materials 0.000 claims abstract description 34
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 34
- 239000010703 silicon Substances 0.000 claims abstract description 34
- 239000000203 mixture Substances 0.000 claims abstract description 33
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052733 gallium Inorganic materials 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 28
- 239000000463 material Substances 0.000 abstract description 33
- 230000005669 field effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 295
- 230000015654 memory Effects 0.000 description 61
- 239000000758 substrate Substances 0.000 description 61
- 239000012535 impurity Substances 0.000 description 46
- 239000013078 crystal Substances 0.000 description 39
- 239000011701 zinc Substances 0.000 description 33
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 26
- 230000015572 biosynthetic process Effects 0.000 description 25
- 230000004888 barrier function Effects 0.000 description 20
- 239000007789 gas Substances 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 17
- 239000001301 oxygen Substances 0.000 description 17
- 229910052760 oxygen Inorganic materials 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- 238000010586 diagram Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 15
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 13
- 238000010438 heat treatment Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 238000012545 processing Methods 0.000 description 12
- 229910052757 nitrogen Inorganic materials 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 238000003860 storage Methods 0.000 description 10
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 9
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- 229910000077 silane Inorganic materials 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000000843 powder Substances 0.000 description 7
- 239000000523 sample Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- HEZMWWAKWCSUCB-PHDIDXHHSA-N (3R,4R)-3,4-dihydroxycyclohexa-1,5-diene-1-carboxylic acid Chemical compound O[C@@H]1C=CC(C(O)=O)=C[C@H]1O HEZMWWAKWCSUCB-PHDIDXHHSA-N 0.000 description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 238000005477 sputtering target Methods 0.000 description 6
- 239000011787 zinc oxide Substances 0.000 description 6
- 125000004429 atom Chemical group 0.000 description 5
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 5
- 238000010894 electron beam technology Methods 0.000 description 5
- 229910001195 gallium oxide Inorganic materials 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910007541 Zn O Inorganic materials 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000005685 electric field effect Effects 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 238000005406 washing Methods 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- 241000156302 Porcine hemagglutinating encephalomyelitis virus Species 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000002485 combustion reaction Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 150000002483 hydrogen compounds Chemical class 0.000 description 2
- 238000010348 incorporation Methods 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000002294 plasma sputter deposition Methods 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 229910052706 scandium Inorganic materials 0.000 description 2
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- -1 titanium oxide Chemical compound 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- 235000015842 Hesperis Nutrition 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 206010021143 Hypoxia Diseases 0.000 description 1
- 235000012633 Iberis amara Nutrition 0.000 description 1
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 241001591005 Siga Species 0.000 description 1
- 229910020868 Sn-Ga-Zn Inorganic materials 0.000 description 1
- 229910020923 Sn-O Inorganic materials 0.000 description 1
- 229910020994 Sn-Zn Inorganic materials 0.000 description 1
- 229910009069 Sn—Zn Inorganic materials 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 238000004378 air conditioning Methods 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000502 dialysis Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910001416 lithium ion Inorganic materials 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 229960001730 nitrous oxide Drugs 0.000 description 1
- 235000013842 nitrous oxide Nutrition 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000003208 petroleum Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000005057 refrigeration Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012916 structural analysis Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- YDLQKLWVKKFPII-UHFFFAOYSA-N timiperone Chemical compound C1=CC(F)=CC=C1C(=O)CCCN1CCC(N2C(NC3=CC=CC=C32)=S)CC1 YDLQKLWVKKFPII-UHFFFAOYSA-N 0.000 description 1
- 229950000809 timiperone Drugs 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910001868 water Inorganic materials 0.000 description 1
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Abstract
본 발명은 전계 효과 이동도가 높은 트랜지스터 구조를 제공하는 것을 과제로 한다. 캐리어가 흐르는 산화물 반도체층이 게이트 절연막에 접촉하지 않는 구조로 하기 위해, 캐리어가 흐르는 산화물 반도체층이 실리콘을 포함하는 게이트 절연막으로부터 떨어져 있는 매립 채널 구조가 제공된다. 구체적으로는 게이트 절연막과 산화물 반도체층의 사이에 버퍼층이 제공된다. 산화물 반도체층과 버퍼층은 함께 인듐과 금속 원소를 포함하는 재료를 이용하여 형성된다. 산화물 반도체층에 포함되는 갈륨에 대한 인듐의 조성은, 버퍼층에 포함되는 갈륨에 대한 인듐의 조성보다 높게 한다. 버퍼층은 산화물 반도체층보다 막 두께를 작게 한다.
Description
산화물 반도체를 포함하는 반도체 장치 및 그 제작 방법에 관한 것이다.
본 명세서 중에서 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
본 명세서 중에서 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
근년, 반도체 장치의 개발이 진행되고, LSI나 CPU나 메모리가 주로 이용되고 있다. CPU는, 반도체 웨이퍼로부터 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리)를 포함하고, 접속 단자인 전극이 제공된 반도체 소자의 집합체이다.
LSI나 CPU나 메모리 등의 반도체 회로(IC 칩)는, 회로 기판, 예를 들면 프린트 배선판에 실장되고, 다양한 전자기기의 부품의 하나로서 이용된다.
채널 형성 영역에 산화물 반도체막을 이용하여 트랜지스터 등을 제작하는 기술이 주목되고 있다. 이러한 트랜지스터의 예를 들면, 산화물 반도체막으로서 산화 아연(ZnO)을 이용하는 트랜지스터나, InGaO3(ZnO)m을 이용하는 트랜지스터를 포함한다.
특허문헌 1에는 기판 위에 제 1 다원계 산화물 반도체층, 이 제 1 다원계 산화물 반도체층 위에 일원계 산화물 반도체층, 이 일원계 산화물 반도체층 위에 제 2 다원계 산화물 반도체층을 적층한 삼층 구조가 개시되어 있다.
LSI나 CPU나 메모리 등의 반도체 회로(IC 칩)는, 회로 기판, 예를 들면 프린트 배선판에 실장되고, 다양한 전자기기의 부품의 하나로서 이용된다.
채널 형성 영역에 산화물 반도체막을 이용하여 트랜지스터 등을 제작하는 기술이 주목되고 있다. 이러한 트랜지스터의 예를 들면, 산화물 반도체막으로서 산화 아연(ZnO)을 이용하는 트랜지스터나, InGaO3(ZnO)m을 이용하는 트랜지스터를 포함한다.
특허문헌 1에는 기판 위에 제 1 다원계 산화물 반도체층, 이 제 1 다원계 산화물 반도체층 위에 일원계 산화물 반도체층, 이 일원계 산화물 반도체층 위에 제 2 다원계 산화물 반도체층을 적층한 삼층 구조가 개시되어 있다.
산화물 반도체층을 포함하는 트랜지스터는 산화물 반도체층과 접촉하는 절연막의 영향, 즉, 산화물 반도체층과 절연막의 계면 상태에 의해 전기 특성이 좌우된다.
예를 들면, 절연막으로서 실리콘을 포함하는 절연막을 이용하는 경우에, 산화 실리콘막 위에 산화물 반도체층을 스퍼터링법에 의해 성막하면, 스퍼터링시에 실리콘이 산화물 반도체층 중에 혼입될 우려가 있다. 산화물 반도체층 중에 실리콘이 혼입되면 트랜지스터의 전계 효과 이동도의 저하를 초래할 우려가 있다.
또한, 절연막으로서 질화 실리콘막을 이용하면, 질화 실리콘막과 산화물 반도체층의 계면에 캐리어가 많이 흐르기 때문에, 트랜지스터 특성을 얻는 것이 곤란해진다.
전계 효과 이동도가 높은 트랜지스터 구조를 제공하는 것을 과제의 하나로 한다.
예를 들면, 절연막으로서 실리콘을 포함하는 절연막을 이용하는 경우에, 산화 실리콘막 위에 산화물 반도체층을 스퍼터링법에 의해 성막하면, 스퍼터링시에 실리콘이 산화물 반도체층 중에 혼입될 우려가 있다. 산화물 반도체층 중에 실리콘이 혼입되면 트랜지스터의 전계 효과 이동도의 저하를 초래할 우려가 있다.
또한, 절연막으로서 질화 실리콘막을 이용하면, 질화 실리콘막과 산화물 반도체층의 계면에 캐리어가 많이 흐르기 때문에, 트랜지스터 특성을 얻는 것이 곤란해진다.
전계 효과 이동도가 높은 트랜지스터 구조를 제공하는 것을 과제의 하나로 한다.
따라서, 캐리어가 흐르는 산화물 반도체층이 실리콘을 포함하는 게이트 절연막에 접촉하지 않는 구조가 형성된다. 이러한 구조를 실현하기 위해, 채널 층이 다른 층들(여기서, 그 구조는 "매립 채널 구조"라고 불림) 사이에 끼워진 적층 구조가 제공된다. 매립 채널 구조에서는, 캐리어가 흐르는 산화물 반도체층이 실리콘을 포함하는 게이트 절연막으로부터 떨어져 있다. 구체적으로는 게이트 절연막과 산화물 반도체층의 사이에 버퍼층이 제공된다. 산화물 반도체층과 버퍼층은 모두 인듐과 다른 금속 원소(금속 원소 (M)이라고 불림)를 포함하는 재료를 이용하여 형성된다. 이 금속 원소(M)의 예로서는 갈륨, 또는 하프늄 등을 포함한다. 산화물 반도체층에 포함되는 금속 원소(M), 예를 들면 갈륨에 대한 인듐의 조성은 버퍼층에 포함되는 갈륨에 대한 인듐의 조성보다 높게 한다. 또한, 버퍼층은 산화물 반도체층보다 막 두께를 작게 하여, 산화물 반도체층에 포함되는 금속 원소에 대한 인듐의 조성이 적은 재료를 이용하여 형성된다.
또한, 캐리어가 흐르는 산화물 반도체층이 실리콘을 포함하는 절연막과 접하지 않도록 하기 위해, 제 1 버퍼층과 제 2 버퍼층에서 산화물 반도체층을 끼우는 구조로 하는 것이 바람직하다.
본 명세서에 개시하는 본 발명의 구성은 절연 표면 위에 제 1 절연층과, 제 1 절연층 위에 제 1 버퍼층과, 제 1 버퍼층 위에 산화물 반도체층과, 산화물 반도체층 위에 제 2 버퍼층과, 제 2 버퍼층 위에 제 2 절연층을 포함하는 반도체 장치이다. 산화물 반도체층, 제 1 버퍼층, 및 제 2 버퍼층은 적어도 인듐과 갈륨을 포함하는 산화물 반도체 재료를 이용하여 형성된다. 산화물 반도체층에 포함되는 갈륨에 대한 인듐의 조성은, 제 1 및 제 2 버퍼층에 포함되는 갈륨에 대한 인듐의 조성보다 높다. 산화물 반도체층의 막 두께는, 제 1 버퍼층의 막 두께보다 크고, 또한, 제 2 버퍼층의 막 두께보다 크다.
보텀 게이트형 트랜지스터의 경우, 상기 구성에 더하여, 게이트 전극층이 절연 표면 위와 제 1 절연층의 사이에 더 제공된다.
반면, 톱 게이트형 트랜지스터의 경우, 상기 구성에 더하여, 게이트 전극층이 제 2 절연층 위에 제공된다.
또한, 산화물 반도체층의 상하에 게이트 전극층을 포함하는 듀얼 게이트형 트랜지스터의 경우, 상기 구성에 더하여, 제 1 게이트 전극층이 절연 표면 위와 제 1 절연층의 사이에 제공되고, 제 2 절연층 위에 제 2 게이트 전극층이 더 제공된다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막은 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 포함한다.
비정질 산화물 반도체막은 막 중에서의 원자 배열이 불규칙하고, 결정 성분을 가지지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 가지지 않고, 막 전체가 완전한 비정질 구조의 산화물 반도체막이 전형적이다.
미결정 산화물 반도체막은 예를 들면, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 그 때문에, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막의 하나이고, 대부분의 결정부는 한변이 100nm 미만의 입방체 내에 들어맞는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어맞는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 행한다.
CAAC-OS막을 투과형 전자 현미경(TEM:Transmission Electron Microscope)으로 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 발생하기 어렵다고 할 수 있다.
CAAC-OS막을 시료면과 대략 평행한 방향에서 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고 함) 또는 상면의 요철을 반영한 형상이고, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향에서 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 사이에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD:X-Ray Diffraction) 장치를 이용하여 구조 해석을 행한다. 예를 들면 InGaZnO4의 결정을 포함하는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향에서 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. 여기서, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행한다. 시료가 InGaZnO4의 단결정 산화물 반도체막이면, 6개의 피크가 나타난다. 이 6개의 피크는 (110)면과 등가의 결정면에 귀속된다. 반면에, CAAC-OS막의 경우는 2θ를 56° 근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상의 것으로부터, CAAC-OS막에서는, 다른 결정부 사이에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지거나, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 앞에서 서술한 단면 TEM 관찰에서 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
단, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 위에서 서술한 것처럼, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않을 수도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방에서의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
단, InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 중의 일부에 c축 배향성을 가지지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 이 트랜지스터는 높은 신뢰성을 가진다.
단, 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가지는 적층막이어도 좋다.
본 명세서에서, 「평행」은 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말하고, 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「수직」은 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말하고, 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우가 육방정계에 포함된다.
CAAC-OS막은, 예를 들면, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여, 스퍼터링법에 의해 형성한다. 이 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면으로부터 벽개하고; 즉, a-b면에 평행한 면을 가지는 (평판상 또는 펠렛(pellet)상의) 스퍼터링 입자로서 박리하는 경우가 있다. 이 경우, 이 평판상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, 스퍼터링용 타겟의 결정 상태가 기판에 전사되고, CAAC-OS막을 형성할 수 있다.
CAAC-OS막을 성막하기 위해, 이하의 조건을 이용하는 것이 바람직하다.
성막시의 불순물 농도를 저감함으로써, 불순물에 의해 결정 상태 흐트러지는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물(수소, 물, 이산화 탄소 및 질소 등)을 저감하면 좋다. 또한, 성막 가스 중의 불순물을 저감하면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또한, 성막시의 기판 가열 온도를 높임으로써, 기판 부착 후에 스퍼터링 입자의 이동(migration)이 발생한다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로서 성막한다. 성막시의 기판 가열 온도를 높임으로써, 평판상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 이동이 발생하고, 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높여, 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은, 30 체적％ 이상, 바람직하게는 100 체적％로 한다.
스퍼터링용 타겟의 일례로서, In-Ga-Zn-O 화합물 타겟에 대하여 이하에 나타낸다.
InOX 분말, GaOY분말 및 ZnOZ 분말을 소정의 비율로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도에서 가열 처리를 함으로써 다결정인 In-Ga-Zn-O 화합물 타겟으로 한다. 단, X, Y, 및 Z는 임의의 정수이다. 여기서, 소정의 비율은 예를 들면, InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2의 mol수비이다. 분말의 종류, 및 그 혼합하는 비율은 제작하는 스퍼터링용 타겟에 따라 적절히 변경하면 좋다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 이 트랜지스터는 신뢰성이 높다.
산화물 반도체층과 버퍼층이 CAAC-OS막인 경우, 동일한 결정 구조를 가지기 때문에; 계면에 결함이 적고, 높은 전계 효과 이동도를 실현할 수 있다. 또한, CAAC-OS막인 산화물 반도체층 위에 접촉하여 버퍼층을 형성하는 것이 바람직하다. 왜냐하면, 산화물 반도체층을 결정의 종(種)으로서 그 위에 형성되는 버퍼층도 결정화하기 쉬워지고, 동일한 결정 구조로 할 수 있기 때문이다.
게이트 절연층의 계면으로부터 5nm 정도에서 캐리어가 흐르기 때문에; 버퍼층의 막 두께는 2nm 이상 15nm 이하, 바람직하게는 5nm 이상 10nm 이하로 한다. 산화물 반도체층의 막 두께는 버퍼층의 막 두께보다 크게 형성한다. 이와 같은 구성으로 함으로써, 캐리어는 버퍼층과 산화물 반도체층의 계면 또는 산화물 반도체층 내를 흐른다. 즉 캐리어가 흐르는 산화물 반도체층이 실리콘을 포함하는 게이트 절연막으로부터 떨어져 있는 구성으로 할 수 있다.
또한, 캐리어가 흐르는 산화물 반도체층이 실리콘을 포함하는 절연막과 접하지 않도록 하기 위해, 제 1 버퍼층과 제 2 버퍼층에서 산화물 반도체층을 끼우는 구조로 하는 것이 바람직하다.
본 명세서에 개시하는 본 발명의 구성은 절연 표면 위에 제 1 절연층과, 제 1 절연층 위에 제 1 버퍼층과, 제 1 버퍼층 위에 산화물 반도체층과, 산화물 반도체층 위에 제 2 버퍼층과, 제 2 버퍼층 위에 제 2 절연층을 포함하는 반도체 장치이다. 산화물 반도체층, 제 1 버퍼층, 및 제 2 버퍼층은 적어도 인듐과 갈륨을 포함하는 산화물 반도체 재료를 이용하여 형성된다. 산화물 반도체층에 포함되는 갈륨에 대한 인듐의 조성은, 제 1 및 제 2 버퍼층에 포함되는 갈륨에 대한 인듐의 조성보다 높다. 산화물 반도체층의 막 두께는, 제 1 버퍼층의 막 두께보다 크고, 또한, 제 2 버퍼층의 막 두께보다 크다.
보텀 게이트형 트랜지스터의 경우, 상기 구성에 더하여, 게이트 전극층이 절연 표면 위와 제 1 절연층의 사이에 더 제공된다.
반면, 톱 게이트형 트랜지스터의 경우, 상기 구성에 더하여, 게이트 전극층이 제 2 절연층 위에 제공된다.
또한, 산화물 반도체층의 상하에 게이트 전극층을 포함하는 듀얼 게이트형 트랜지스터의 경우, 상기 구성에 더하여, 제 1 게이트 전극층이 절연 표면 위와 제 1 절연층의 사이에 제공되고, 제 2 절연층 위에 제 2 게이트 전극층이 더 제공된다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막은 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 포함한다.
비정질 산화물 반도체막은 막 중에서의 원자 배열이 불규칙하고, 결정 성분을 가지지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 가지지 않고, 막 전체가 완전한 비정질 구조의 산화물 반도체막이 전형적이다.
미결정 산화물 반도체막은 예를 들면, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 그 때문에, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막의 하나이고, 대부분의 결정부는 한변이 100nm 미만의 입방체 내에 들어맞는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어맞는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 행한다.
CAAC-OS막을 투과형 전자 현미경(TEM:Transmission Electron Microscope)으로 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 발생하기 어렵다고 할 수 있다.
CAAC-OS막을 시료면과 대략 평행한 방향에서 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고 함) 또는 상면의 요철을 반영한 형상이고, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향에서 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 사이에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD:X-Ray Diffraction) 장치를 이용하여 구조 해석을 행한다. 예를 들면 InGaZnO4의 결정을 포함하는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향에서 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. 여기서, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행한다. 시료가 InGaZnO4의 단결정 산화물 반도체막이면, 6개의 피크가 나타난다. 이 6개의 피크는 (110)면과 등가의 결정면에 귀속된다. 반면에, CAAC-OS막의 경우는 2θ를 56° 근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상의 것으로부터, CAAC-OS막에서는, 다른 결정부 사이에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지거나, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 앞에서 서술한 단면 TEM 관찰에서 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
단, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 위에서 서술한 것처럼, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않을 수도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방에서의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
단, InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 중의 일부에 c축 배향성을 가지지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 이 트랜지스터는 높은 신뢰성을 가진다.
단, 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가지는 적층막이어도 좋다.
본 명세서에서, 「평행」은 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말하고, 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「수직」은 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말하고, 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우가 육방정계에 포함된다.
CAAC-OS막은, 예를 들면, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여, 스퍼터링법에 의해 형성한다. 이 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면으로부터 벽개하고; 즉, a-b면에 평행한 면을 가지는 (평판상 또는 펠렛(pellet)상의) 스퍼터링 입자로서 박리하는 경우가 있다. 이 경우, 이 평판상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, 스퍼터링용 타겟의 결정 상태가 기판에 전사되고, CAAC-OS막을 형성할 수 있다.
CAAC-OS막을 성막하기 위해, 이하의 조건을 이용하는 것이 바람직하다.
성막시의 불순물 농도를 저감함으로써, 불순물에 의해 결정 상태 흐트러지는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물(수소, 물, 이산화 탄소 및 질소 등)을 저감하면 좋다. 또한, 성막 가스 중의 불순물을 저감하면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또한, 성막시의 기판 가열 온도를 높임으로써, 기판 부착 후에 스퍼터링 입자의 이동(migration)이 발생한다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로서 성막한다. 성막시의 기판 가열 온도를 높임으로써, 평판상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 이동이 발생하고, 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높여, 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은, 30 체적％ 이상, 바람직하게는 100 체적％로 한다.
스퍼터링용 타겟의 일례로서, In-Ga-Zn-O 화합물 타겟에 대하여 이하에 나타낸다.
InOX 분말, GaOY분말 및 ZnOZ 분말을 소정의 비율로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도에서 가열 처리를 함으로써 다결정인 In-Ga-Zn-O 화합물 타겟으로 한다. 단, X, Y, 및 Z는 임의의 정수이다. 여기서, 소정의 비율은 예를 들면, InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2의 mol수비이다. 분말의 종류, 및 그 혼합하는 비율은 제작하는 스퍼터링용 타겟에 따라 적절히 변경하면 좋다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 이 트랜지스터는 신뢰성이 높다.
산화물 반도체층과 버퍼층이 CAAC-OS막인 경우, 동일한 결정 구조를 가지기 때문에; 계면에 결함이 적고, 높은 전계 효과 이동도를 실현할 수 있다. 또한, CAAC-OS막인 산화물 반도체층 위에 접촉하여 버퍼층을 형성하는 것이 바람직하다. 왜냐하면, 산화물 반도체층을 결정의 종(種)으로서 그 위에 형성되는 버퍼층도 결정화하기 쉬워지고, 동일한 결정 구조로 할 수 있기 때문이다.
게이트 절연층의 계면으로부터 5nm 정도에서 캐리어가 흐르기 때문에; 버퍼층의 막 두께는 2nm 이상 15nm 이하, 바람직하게는 5nm 이상 10nm 이하로 한다. 산화물 반도체층의 막 두께는 버퍼층의 막 두께보다 크게 형성한다. 이와 같은 구성으로 함으로써, 캐리어는 버퍼층과 산화물 반도체층의 계면 또는 산화물 반도체층 내를 흐른다. 즉 캐리어가 흐르는 산화물 반도체층이 실리콘을 포함하는 게이트 절연막으로부터 떨어져 있는 구성으로 할 수 있다.
전계 효과 이동도가 높은 트랜지스터 구조를 실현할 수 있다.
도 1의 (A) 내지 도 1의 (D)는 본 발명의 일 양태를 나타내는 공정 단면도.
도 2의 (A) 내지 도 2의 (C)는 본 발명의 일 양태를 나타내는 단면도 및 상면도 및 에너지 밴드도.
도 3의 (A) 및 도 3의 (B)는 본 발명의 일 양태를 나타내는 단면도.
도 4의 (A) 및 도 4의 (B)는 반도체 장치의 일 형태를 나타내는 단면도 및 회로도.
도 5의 (A) 내지 도 5의 (C)는 반도체 장치의 일 형태를 나타내는 단면도 및 회로도.
도 6은 반도체 장치의 일 형태를 나타내는 회로도.
도 7은 반도체 장치의 일 형태를 나타내는 사시도.
도 8의 (A) 내지 도 8의 (C)는 반도체 장치의 일 형태를 나타내는 블록도 및 회로도.
도 9의 (A) 내지 도 9의 (C)는 전자기기를 설명하는 도면.
도 10의 (A) 내지 도 10의 (C)는 전자기기를 설명하는 도면.
도 2의 (A) 내지 도 2의 (C)는 본 발명의 일 양태를 나타내는 단면도 및 상면도 및 에너지 밴드도.
도 3의 (A) 및 도 3의 (B)는 본 발명의 일 양태를 나타내는 단면도.
도 4의 (A) 및 도 4의 (B)는 반도체 장치의 일 형태를 나타내는 단면도 및 회로도.
도 5의 (A) 내지 도 5의 (C)는 반도체 장치의 일 형태를 나타내는 단면도 및 회로도.
도 6은 반도체 장치의 일 형태를 나타내는 회로도.
도 7은 반도체 장치의 일 형태를 나타내는 사시도.
도 8의 (A) 내지 도 8의 (C)는 반도체 장치의 일 형태를 나타내는 블록도 및 회로도.
도 9의 (A) 내지 도 9의 (C)는 전자기기를 설명하는 도면.
도 10의 (A) 내지 도 10의 (C)는 전자기기를 설명하는 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세히 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1의 (A) 내지 도 1의 (D)를 이용하여 설명한다. 본 실시형태에서는, 산화물 반도체막을 포함하는 트랜지스터의 제작 방법의 일례를 나타낸다.
우선, 절연 표면을 가지는 기판(400) 위에 절연막(433)을 형성한다. 그 위에 스퍼터링법, 증착법 등을 이용하여 도전막을 형성하고, 이 도전막을 에칭하여, 도전층(491), 배선층(434, 436)을 형성한다.
절연 표면을 가지는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 요구된다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판; 등을 이용할 수 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 이용해도 좋다.
절연막(433)은 다음에서 선택된 하나 이상의 절연막을 이용하여 형성될 수 있다: 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 혹은 산화 알루미늄 등의 산화 절연막, 또는, 질화 실리콘, 혹은 질화 알루미늄 등의 질화 절연막, 또는, 산화질화 실리콘, 혹은 산화질화 알루미늄 등의 산화질화 절연막, 또는, 질화산화 실리콘 등의 질화산화 절연막으로부터 선택된 하나의 절연막, 또는, 복수가 적층된 절연막을 이용하여 형성할 수 있다. 단, 「질화산화 실리콘」은 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말하고, 「산화질화 실리콘」은 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다. 반도체 소자가 제공된 기판을 이용하는 경우, 절연막(433)으로서 플라즈마 CVD(Chemical Vapor Deposition)법을 이용하여, 실란(SiH4)과 질소(N2)의 혼합 가스를 공급하여 형성되는 질화 실리콘막을 이용하는 것이 바람직하다. 이 질화 실리콘막은 배리어막으로서도 기능하고, 수소 또는 수소 화합물이 후에 형성되는 산화물 반도체층으로 혼입되는 것을 억제하여 반도체 장치의 신뢰성을 향상시킨다. 플라즈마 CVD법의 공급 가스를 실란(SiH4), 질소(N2) 및 암모니아(NH3)의 혼합 가스로 하여 형성된 질화 실리콘막의 경우는, 공급 가스를 실란(SiH4)과 질소(N2)의 혼합 가스로 하여 형성된 질화 실리콘막보다 막 중 결함을 저감할 수 있다. 실란(SiH4), 질소(N2) 및 암모니아(NH3)의 혼합 가스로 하여서 형성된 질화 실리콘막을 막 두께 300nm 이상 400nm 이하로 형성함으로써, ESD 내성을 300V 이상으로 할 수 있다. 따라서, 실란(SiH4), 질소(N2) 및 암모니아(NH3)의 혼합 가스로서 형성된 질화 실리콘막을 막 두께 300nm 이상 400nm 이하로 형성하고, 그 위에 실란(SiH4)과 질소(N2)의 혼합 가스를 공급하여 형성하는 질화 실리콘막을 적층한 적층막을 절연막(433)으로서 이용하면, 높은 ESD 내성을 가지는 높은 배리어막을 실현할 수 있다.
도전층(491), 배선층(434, 436)의 재료는 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 도전층(491), 배선층(434, 436)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용해도 좋다. 도전층(491), 배선층(434, 436)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
도전층(491), 배선층(434, 436)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 이용하여 형성할 수 있다. 또한, 도전층(491), 배선층(434, 436)은 상기 도전성 재료와 상기 금속 재료의 적층 구조를 가질 수도 있다.
노멀리-오프의 스위칭 소자를 얻기 위해, 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일 함수를 가지는 재료를 게이트 전극층으로서 이용하고, 트랜지스터의 문턱값 전압을 플러스로 하는 것이 바람직하다. 구체적으로는, In-N 결합을 포함하거나, 또한, 고유 저항이 1×10-1~1×10-4Ω·cm, 바람직하게는 고유 저항이 5×10-2~1×10-4Ω·cm를 가지는 재료를 게이트 전극층으로서 이용한다. 그 재료의 일례로서는, 질소를 포함하는 In-Ga-Zn계 산화물막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN 등) 등을 들 수 있다.
이어서, 도전층(491), 및 배선층(434, 436) 위에 산화물 절연막을 형성한다. 산화물 절연막은 도전층(491) 및 배선층(434, 436)의 형상을 반영한 표면에 볼록부를 가지는 막이다.
산화물 절연막으로서는, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 갈륨 아연, 산화 아연, 또는 이것들의 혼합 재료를 이용하여 형성할 수 있다. 산화물 절연막은 단층이어도 적층이어도 좋다.
그리고, 연마 처리(예를 들면, 화학적 기계 연마법(Chemical Mechanical Polishing:CMP))을 행하고, 평탄화된 산화물 절연막(435)을 형성하고, 배선층(434, 436)의 상면 및 도전층(491)의 상면을 노정(露呈)시키고 있다. CMP를 행한 후는 세정을 행하고, 기판에 부착되어 있는 수분을 제거하는 가열 처리를 행한다. 열처리를 포함하는 여기까지의 공정을 끝낸 단면도가 도 1의 (A)에 상당한다.
평탄화시킨 후는, 절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 형성한다. 열처리를 포함하는 여기까지의 공정을 끝낸 단면도가 도 1의 (B)에 상당한다.
그리고, 동일 마스크를 이용하여 패터닝(patterning)을 행한다. 여기서, 마스크를 이용하여, 절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 선택적으로 에칭한다. 열처리를 포함하는 여기까지의 공정을 끝낸 단면도가 도 1의 (C)에 상당한다. 절연막(437)과 산화물 반도체막을 포함하는 적층(403)은 대기에 노출되지 않고 연속적으로 형성하면, 막 계면의 불순물 오염을 막을 수 있어, 바람직하다.
절연막(437)은 플라즈마 CVD법이나 스퍼터링법으로 형성된다. 플라즈마 CVD법을 중에서, 마이크로파 플라즈마 CVD법이라고 불리는 다음의 플라즈마 CVD법을 이용하는 것이 바람직하다: 특히 마이크로파의 전계 에너지를 이용하여 플라즈마를 발생시키고, 플라즈마에 의해 절연막의 원료 가스를 여기시키고, 여기시킨 원료 가스를 피형성물 위에서 반응시켜 반응물을 퇴적시킨다. 마이크로파를 이용한 플라즈마 CVD법으로 형성된 절연막은 치밀한 막이 되기 때문에; 이 절연막을 가공하여 형성되는 절연막(437)도 치밀한 막이다. 절연막(437)의 막 두께는 5nm 이상 300nm 이하로 한다.
절연막(437)은 다음의 재료에서 선택된 하나 이상의 절연막을 이용하여 형성할 수 있다: 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 혹은 산화 알루미늄 등의 산화 절연막, 또는, 산화질화 실리콘, 혹은 산화질화 알루미늄 등의 산화질화 절연막, 또는, 질화산화 실리콘 등의 질화산화 절연막으로부터 선택된 하나의 절연막, 또는, 복수가 적층된 절연막을 이용하여 형성할 수 있다. 또한, 절연막(437)의 다른 재료로서, In:Ga:Zn=1:3:2의 원자수비의 타겟을 이용하여 형성되는 In-Ga-Zn계 산화물막을 이용해도 좋다.
본 실시형태에서는, 도 1의 (C)에 나타낸 것처럼 산화물 반도체막를 포함하는 적층(403)은 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b), 제 3 산화물 반도체막(403c)의 순서로 적층된 3층 구조를 가진다.
산화물 반도체막은 적어도 In을 포함하고 금속 원소 M(M은 Ga, Hf, Zn, Mg, Sn 등)을 포함하는 산화물을 이용하여 형성된다. 이러한 산화물의 예로서는 다음을 포함한다: 이원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Sn-Hf-Zn계 산화물 등을 이용할 수 있다.
제 1 산화물 반도체막(403a)으로서는, In:Ga:Zn=1:1:1의 원자수비의 타겟을 이용하여 형성되는 막 두께 10nm의 In-Ga-Zn계 산화물막을 이용한다. 단, 제 1 산화물 반도체막(403a)은 제 1 버퍼층이라고 부를 수 있다.
제 2 산화물 반도체막(403b)으로서는, In:Ga:Zn=3:1:2의 원자수비의 타겟을 이용하여 형성되는 막 두께 20nm의 In-Ga-Zn계 산화물막을 이용한다. 제 2 산화물 반도체막(403b)에 포함되는 갈륨에 대한 인듐의 조성은 제 1 버퍼층에 포함되는 갈륨에 대한 인듐의 조성보다 높게 한다. 바람직하게는, 제 2 산화물 반도체막(403b)에서 막 중의 인듐이 갈륨보다 많아지는 조성으로 한다.
제 3 산화물 반도체막(403c)으로서는, In:Ga:Zn=1:1:1의 원자수비의 타겟을 이용하여 형성되는 막 두께 10nm의 In-Ga-Zn계 산화물막을 이용한다. 단, 제 3 산화물 반도체막(403c)은 제 2 버퍼층이라고 부를 수 있다.
제 1 버퍼층 및 제 2 버퍼층은 캐리어가 흐르는 제 2 산화물 반도체막(403b)보다 막 두께가 작게 한다. 또한, 제 1 버퍼층 및 제 2 버퍼층은, 캐리어가 흐르는 제 2 산화물 반도체막(403b)보다, 산화물 반도체층에 포함되는 금속 원소에 대한 인듐의 조성이 작은 재료를 이용한다. 바람직하게는, 제 1 버퍼층 및 제 2 버퍼층에서 막 중의 인듐이 갈륨과 같거나, 또는 이하가 되는 조성으로 한다.
이와 같은 적층 구조로 함으로써 캐리어가 흐르는 제 2 산화물 반도체막(403b)이 실리콘을 포함하는 절연막에 접촉하지 않은 구조로 한다.
또한, 제 1 산화물 반도체막(403a) 및 제 3 산화물 반도체막(403c)을 형성할 때에 이용하는 타겟과, 제 2 산화물 반도체막(403b)을 형성할 때에 이용하는 타겟은 다결정 타겟을 이용하고, CAAC-OS막으로 형성하는 것이 바람직하다. 또한, 제 2 산화물 반도체막(403b)을 결정화하기 쉬운 조성을 이용함으로써, 제 2 산화물 반도체막(403b)과 접촉하는 제 1 산화물 반도체막(403a) 및 제 3 산화물 반도체막(403c)도 결정화시킬 수 있다. 제 1 산화물 반도체막(403a)과 제 2 산화물 반도체막(403b)의 계면에 결함이 적거나, 또는, 제 2 산화물 반도체막(403b)과 제 3 산화물 반도체막(403c)의 계면에 결함이 적기 때문에, 높은 전계 효과 이동도를 실현할 수 있다. 바람직하게는 제 2 산화물 반도체막(403b)에만 캐리어가 흐르게 되도록 막 두께나 조성을 조절한다.
절연막(437)과 제 1 산화물 반도체막(403a)을 대기에 노출하지 않고 연속적으로 형성하면, 절연막(437)과 제 1 산화물 반도체막(403a)의 계면의 불순물 오염을 막을 수 있다. 제 2 산화물 반도체막(403b)과 제 3 산화물 반도체막(403c)을 대기에 노출하지 않고 연속적으로 형성하면, 제 2 산화물 반도체막(403b)과 제 3 산화물 반도체막(403c)의 계면의 불순물 오염을 막을 수 있다. 또한, 제 3 산화물 반도체막(403c)은 제 2 산화물 반도체막(403b)이 후의 공정의 에칭 등에 의해 대기에 노출되는 것으로부터 보호하는 보호막으로서도 기능한다. 캐리어가 흐르는 제 2 산화물 반도체막(403b)의 막 중 및 막의 계면(막의 상면측 및 하면측 상)에 실리콘 등의 불순물을 혼합시키지 않도록 함으로써 높은 전계 효과 이동도를 실현한다.
절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 형성한 후, 도전막을 형성한다. 이 도전막을 선택적으로 에칭하여 전극층(445a, 445b), 및 도전층(442)이 형성된다. 여기까지의 공정을 끝낸 단면도가 도 1의 (D)에 상당한다. 이 에칭 시에 복수회의 에칭을 행함으로써 하단부에 돌출된 영역을 가지는 단면 구조의 전극을 형성하고 있다. 하단부에 돌출된 영역을 가지는 전극층(445a) 또는 전극층(445b)은 트랜지스터의 소스 전극층 또는 드레인 전극층이다. 전극층(445a)은 배선층(436) 위에 접촉하여 제공된다. 전극층(445b)은 배선층(434) 위에 접촉하여 제공되어 있다.
전극층(445a, 445b)의 간격은 트랜지스터의 채널 길이(L)가 된다. 또한, 트랜지스터의 채널 길이(L)를 50nm 미만, 예를 들면 30nm 정도로 하는 경우에는, 전자 빔을 이용하여 레지스트를 노광하고, 현상한 마스크를 도전막의 에칭 마스크로서 이용하는 것이 바람직하다. 전자 빔은 가속 전압이 높을수록 미세 패턴을 제공할 수 있다. 전자 빔은 멀티 빔으로서 기판 1장 당의 처리 시간을 단축할 수 있다. 전자 빔의 조사가 가능한 전자 빔 묘화 장치에서, 예를 들면, 가속 전압은 5kV~50kV인 것이 바람직하다. 전류 강도는 5×10-12~1×10-11A인 것이 바람직하다. 최소 빔 직경은 2nm 이하인 것이 바람직하다. 제작 가능한 패턴의 최소 선 폭이 8nm 이하인 것이 바람직하다. 상기 조건에 의해, 예를 들면 패턴의 폭을 30nm 이하, 바람직하게는 20nm 이하 더욱 바람직하게는 8nm 이하로 할 수 있다.
그리고, 전극층(445a, 445b), 및 도전층(442) 위에 절연막(402)을 형성하고, 산화물 반도체막을 포함하는 적층(403) 위에도 절연막(402)을 형성한다. 절연막(402)의 재료로서는, 산화 실리콘막, 산화 갈륨막, 산화 갈륨 아연막, Ga2O3(Gd2O3)막, 산화 아연막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막을 이용하여 형성할 수 있다. 또한, 다른 재료로서 도전성이 낮은 In-Ga-Zn계 산화물막도 절연막(402)의 재료로서 이용할 수 있다. 도전성이 낮은 In-Ga-Zn계 산화물막은 다음의 조건 하에서 형성되면 좋다: In:Ga:Zn=1:3:2[원자수비]의 산화물 타겟을 이용하고, 기판 온도를 실온으로 하고, 스퍼터링 가스에 아르곤, 또는 아르곤과 산소의 혼합 가스를 이용하여 형성하면 좋다.
절연막(402)은, 화학량론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 보다 바람직하다. 산화물 반도체막을 포함하는 적층(403)과 접촉하는 절연층이 산소 과잉 영역을 포함함으로써, 산화물 반도체막을 포함하는 적층(403)으로 산소를 공급할 수 있게 된다. 따라서, 산화물 반도체막을 포함하는 적층(403)으로부터의 산소의 이탈을 방지함과 동시에 산소 결손에 산소를 공급할 수 있게 ㄷ된. 절연막(402)에 산소 과잉 영역을 제공하기 위해서는, 예를 들면, 산소 분위기에서 절연막(402)을 형성하면 좋다. 또는, 형성된 절연막(402)에 산소를 도입하여, 산소 과잉 영역을 제공해도 좋다. 또한, 절연막(402)은 적층 구조로 하는 것이 바람직하다. 산소 과잉 영역을 포함하는 절연막 위에 0.17W/cm2 이상 0.5W/cm2 이하, 더욱 바람직하게는 0.26W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화질화 실리콘막을 형성한다. 구체적으로는, 산화질화 실리콘막을 형성하는 조건은 다음과 같다: 원료 가스인 실란(SiH4)을 160sccm, 원료 가스인 일산화 이질소(N2O)를 4000sccm 공급하고; 처리실 내의 압력을 200Pa로 제어하고; 27.12MHz의 고주파 전원을 이용하여 1500W의 전력을 공급하여 산화질화 실리콘막을 형성한다. 또한, 산화질화 실리콘막을 형성할 때의 기판 온도는 220℃로 한다.
이어서, 절연막(402)을 선택적으로 에칭하여 도전층(442)에 달하는 개구를 형성한다. 그 후, 도전막을 형성하고, 도전막을 선택적으로 에칭함으로써 도전층(442)과 전기적으로 접속하는 전극층(438)과, 절연막(402)을 사이에 끼우고 산화물 반도체막을 포함하는 적층(403) 위에 게이트 전극층(401)을 형성한다. 그리고, 게이트 전극층(401) 및 전극층(438)을 덮도록, 배리어막으로서 기능하는 절연막(407)이 제공된다.
절연막(407)으로서, 공급 가스로 실란(SiH4)과 질소(N2)의 혼합 가스를 이용하여 플라즈마 CVD법으로 질화 실리콘막을 형성하는 것이 바람직하다. 이 질화 실리콘막은 배리어막으로서 기능하고, 수소 또는 수소 화합물이 산화물 반도체막으로 혼입하는 것을 억제하여 반도체 장치의 신뢰성을 향상시킨다.
게이트 전극층(401) 및 전극층(438)은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여 형성될 수 있다. 또한, 게이트 전극층(401) 및 전극층(438)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용해도 좋다. 게이트 전극층(401) 및 전극층(438)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
본 실시형태에서는, 절연막(402) 위에 접촉하는 게이트 전극층(401)으로서, 텅스텐막을 이용한다.
이상의 공정으로, 본 실시형태의 트랜지스터(415)를 제작할 수 있다(도 2의 (A) 참조). 트랜지스터(415)는 듀얼 게이트 구조의 트랜지스터의 일례이고, 도 2의 (A)는 트랜지스터(415)의 채널 길이 방향의 단면도이다. 단, 듀얼 게이트 구조의 트랜지스터(415)에서, 절연막(437)은 제 1 게이트 절연막, 절연막(402)은 제 2 게이트 절연막이 된다.
도전층(491)은 트랜지스터(415)의 전기적 특성을 제어하는 제 2 게이트 전극층(소위 백 게이트라고도 함)으로서 기능할 수 있다. 예를 들면 도전층(491)의 전위를 GND(또는 고정 전위)로 함으로써 트랜지스터(415)의 문턱값 전압을 보다 플러스로 하고, 노멀리-오프의 트랜지스터로 할 수 있다.
또한, 도전층(491)이 제공되지 않으면, 톱 게이트 구조의 트랜지스터를 얻을 수 있다. 공정 수를 변경하지 않고, 레이아웃을 변경함으로써 동일 기판 위에 듀얼 게이트 구조의 트랜지스터와 톱 게이트 구조의 트랜지스터의 양방을 제작할 수 있다.
도 2의 (B)는 트랜지스터(415)의 상면도의 일례이고, 도 2의 (B) 중의 쇄선 XY로 절단된 단면이 도 2의 (A)에 상당한다.
또한, 도 2의 (C)는 도 2의 (A)에서의 막 두께 방향의 에너지 밴드도를 나타내는 도면이다. 본 실시형태에서는, 도 2의 (C)에 나타내는 에너지 밴드도가 되도록, 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b), 및 제 3 산화물 반도체막(403c)의 재료를 선택한다. 단, 전도대에 매립 채널이 형성되면 충분한 효과가 얻어진다. 따라서, 반드시 도 2의 (C)처럼 전도대와 가전자대의 양방에 오목부를 가지는 에너지 밴드도에 한정하지 않아도 좋고; 예를 들면 전도대에만 오목부를 가지는 에너지 밴드도가 얻어지는 구성으로 해도 좋다.
(실시형태 2)
본 실시형태에서는, 보텀 게이트 구조를 가지는 트랜지스터의 제작 방법의 일례를 이하에 나타낸다. 실시형태 1과 도중의 공정까지는 동일하기 때문에, 그 부분의 상세한 설명은 생략하는 것으로 한다.
우선, 실시형태 1에 나타낸 도 1의 (C)와 같은 단계까지의 공정을 행한다. 구체적으로, 기판(400) 위에 도전층(491), 배선층(434, 436)을 형성한다. 도전층(491), 및 배선층(434, 436) 위에 산화물 절연막을 형성한다. 그리고, 연마 처리를 행하고, 평탄화된 산화물 절연막(435)을 형성하고, 배선층(434, 436)의 상면 및 도전층(491)의 상면을 노정시키고 있다. CMP를 행한 후는 세정을 행하고, 기판에 부착되어 있는 수분을 제거하는 가열 처리를 행한다. 평탄화시킨 후는, 절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 형성한다. 그리고, 패터닝을 행한다. 여기서, 동일 마스크를 이용하여, 절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 선택적으로 에칭한다. 여기까지가 도 1의 (C)와 같은 단계까지의 공정이다.
본 실시형태에서는, 절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 선택적으로 에칭하는 공정에서 이용한 레지스트 마스크를 그대로 이용하고, 산화물 절연막(435)을 부분적으로 얇아지도록 에칭하고, 배선층(434, 436)의 상면의 노출 면적을 증대시킨다. 그 후, 도전막을 형성하고, 이 도전막을 선택적으로 에칭하여 전극층(445a, 445b), 및 도전층(442)이 형성된다.
그리고 전극층(445a, 445b), 도전층(442), 및 산화물 반도체막을 포함하는 적층(403) 위에 절연막(402)을 형성한다.
이어서, 절연막(402)을 선택적으로 에칭하여 도전층(442)에 달하는 개구를 형성한다. 그 후, 도전막을 형성하고, 도전막을 선택적으로 에칭함으로써 도전층(442)과 전기적으로 접속하는 전극층(438)을 형성한다. 그리고, 전극층(438)을 덮고, 배리어막으로서 기능하는 절연막(407)이 제공된다.
이상의 공정으로, 본 실시형태의 트랜지스터(416)를 제작할 수 있다(도 3의 (A) 참조). 트랜지스터(416)는 보텀 게이트 구조의 트랜지스터의 일례이다. 도 3의 (A)는 트랜지스터(416)의 채널 길이 방향의 단면도이다.
다른 보텀 게이트 구조의 일례를 도 3의 (B)에 나타낸다. 도 3의 (B)에 나타내는 트랜지스터(417)는 실시형태 1에 나타낸 도 1의 (C)와 같은 단계까지의 공정을 행한 후, 층간 절연막(439)이 제공되고, 층간 절연막(439)에 배선층(434)에 달하는 개구와, 배선층(436)에 달하는 개구를 형성한다. 그리고, 전극층(445a, 445b)을 형성한다. 전극층(445a)과 배선층(436)을 전기적으로 접속하고, 전극층(445b)과 배선층(434)을 전기적으로 접속하고 있다.
단, 층간 절연막(439)은 절연막(402)과 동일 재료를 이용하여 형성하면 좋다.
도 3의 (A)에 나타내는 트랜지스터(416) 및 도 3의 (B)에 나타내는 트랜지스터(417)는 배선층(434) 또는 배선층(436)을 전극층(445a), 또는 전극층(445b)과 확실하게 접속시킴으로써 수율의 향상을 도모할 수 있는 구조이다.
본 실시형태는 실시형태 1과 자유롭게 조합시킬 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에 나타내는 트랜지스터를 포함한 반도체 장치의 예를 도 4의 (A) 및 도 4의 (B)를 이용하여 설명한다.
도 4의 (A) 및 도 4의 (B)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 포함한 트랜지스터(740, 750)를 포함하고, 상부에 제 2 반도체 재료를 포함한 트랜지스터(610)를 포함하는 것이다. 트랜지스터(610)는 실시형태 1에서 나타내는 트랜지스터(415)와 같은 구조를 가지는 예이다. 도 2의 (A) 내지 도 2의 (C)와 같은 개소는 같은 부호를 이용하여 설명한다. 도 4의 (B)는 도 4의 (A)에 상당하는 반도체 장치의 회로도이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 밴드갭을 가지는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 실리콘 등의 재료를 포함한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 포함한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
반도체 장치에 이용하는 기판은, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI(Silicon on Insulator) 기판 등을 이용할 수 있다. 트랜지스터의 채널 형성 영역은, 반도체 기판 중, 또는 반도체 기판 위에 형성할 수 있다. 도 4의 (A)에 나타내는 반도체 장치는, 반도체 기판 중에 채널 형성 영역을 형성한 하부의 트랜지스터를 제작하는 예이다.
도 4의 (A)에 나타내는 반도체 장치에서는, 기판(700)에 단결정 실리콘 기판을 이용하고, 이 단결정 실리콘 기판에 트랜지스터(740), 트랜지스터(750)를 형성하고 있다. 제 1 반도체 재료로서 단결정 실리콘을 이용하고 있다. 트랜지스터(740)는 n채널형 트랜지스터, 트랜지스터(750)는 p채널형 트랜지스터이다. 트랜지스터(740) 및 트랜지스터(750)는 CMOS(상보형 금속 산화물 반도체 : Complementary Metal Oxide Semiconductor) 회로(760)를 형성하기 위해 전기적으로 접속되어 있다.
단, 본 실시형태에서는, 기판(700)으로서 p형의 도전형을 가지는 단결정 실리콘 기판을 이용하기 때문에, p채널형 트랜지스터인 트랜지스터(750)의 형성 영역에 n형을 부여하는 불순물 원소를 첨가하고, n웰을 형성한다. 트랜지스터(750)의 채널 형성 영역(753)은 n웰에 형성된다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 이용할 수 있다.
따라서, n채널형 트랜지스터인 트랜지스터(740)의 형성 영역에 p형의 도전형을 부여하는 불순물 원소의 첨가를 행하지 않지만, p형을 부여하는 불순물 원소를 첨가함으로써 p웰을 형성해도 좋다. p형을 부여하는 불순물 원소로서는, 보론(B)이나 알루미늄(Al)이나 갈륨(Ga) 등을 이용할 수 있다.
한편, n형의 도전형을 가지는 단결정 실리콘 기판을 이용하는 경우에는, p형을 부여하는 불순물 원소를 첨가하여 p웰을 형성해도 좋다.
트랜지스터(740)는 채널 형성 영역(743), LDD(Lightly Doped Drain) 영역이나 익스텐션(extension) 영역으로서 기능하는 n형 불순물 영역(744), 소스 영역 또는 드레인 영역으로서 기능하는 n형 불순물 영역(745), 게이트 절연막(742), 게이트 전극층(741)을 포함하고 있다. n형 불순물 영역(745)의 불순물 농도는 n형 불순물 영역(744)보다 높다. 게이트 전극층(741)의 측면에는 측벽 절연층(746)이 제공되어 있다. 게이트 전극층(741) 및 측벽 절연층(746)을 마스크로서 이용하여, 불순물 농도가 다른 n형 불순물 영역(744), n형 불순물 영역(745)을 자기 정합적으로 형성할 수 있다.
트랜지스터(750)는 채널 형성 영역(753), LDD 영역이나 익스텐션 영역으로서 기능하는 p형 불순물 영역(754), 소스 영역 또는 드레인 영역으로서 기능하는 p형 불순물 영역(755), 게이트 절연막(752), 게이트 전극층(751)을 포함하고 있다. p형 불순물 영역(755)의 불순물 농도는 p형 불순물 영역(754)보다 높다. 게이트 전극층(751)의 측면에는 측벽 절연층(756)이 제공되어 있고, 게이트 전극층(751) 및 측벽 절연층(756)을 마스크로서 이용하여, 불순물 농도가 다른 p형 불순물 영역(754), p형 불순물 영역(755)을 자기 정합적으로 형성할 수 있다.
기판(700)에서, 트랜지스터(740) 및 트랜지스터(750)는 소자 분리 영역(789)에 의해 분리되어 있고, 트랜지스터(740) 및 트랜지스터(750) 위에 절연막(788), 및 절연막(687)이 적층되어 있다. 절연막(687) 위에는 절연막(788) 및 절연막(687)에 형성된 개구를 통하여 n형 불순물 영역(745)에 접하는 배선층(647)과, 절연막(788) 및 절연막(687)에 형성된 개구를 통하여 p형 불순물 영역(755)에 접하는 배선층(657)이 제공된다. 절연막(687) 위에는, 트랜지스터(740) 및 트랜지스터(750)를 전기적으로 접속하는 배선층(748)이 제공되어 있다. 배선층(748)은 절연막(788) 및 절연막(687)에 형성되고 n형 불순물 영역(745)에 달하는 개구로 n형 불순물 영역(745)과 전기적으로 접속된다. 절연막(788) 및 절연막(687)에 형성되고 p형 불순물 영역(755)에 달하는 개구로 p형 불순물 영역(755)과 전기적으로 접속된다.
절연막(687), 배선층(647), 배선층(748), 배선층(657) 위에 절연막(686)이 제공된다. 절연막(686) 위에 배선층(658)이 형성되어 있다. 배선층(658)은 절연막(788), 절연막(687), 절연막(686)에 형성된 개구를 통하여 게이트 배선과 전기적으로 접속되어 있다. 게이트 배선은 게이트 절연막(742), 및 게이트 절연막(752) 위에 형성되어 있다. 게이트 배선은 각각 분기하여 게이트 전극층(741) 및 게이트 전극층(751)으로 되어 있다.
본 실시형태의 반도체 장치는 도 4의 (A)에 나타내는 구성에 한정되지 않는다. 트랜지스터(740, 750)로서 실리사이드(silicide)(살리사이드(salicide))를 포함하는 트랜지스터나, 측벽 절연층을 포함하지 않는 트랜지스터를 이용해도 좋다. 실리사이드(살리사이드)를 가지는 구조이면, 소스 영역 및 드레인 영역을 보다 저저항화할 수 있고, 반도체 장치의 고속화가 가능하다. 또한, 저전압에서 동작할 수 있기 때문에, 반도체 장치의 소비 전력을 저감할 수 있다.
이어서, 도 4의 (A) 및 도 4의 (B)의 반도체 장치에서의 하부의 트랜지스터 위에 제공되는 상부의 소자 구성을 설명한다.
절연막(686) 및 배선층(658) 위에 절연막(684)이 적층된다. 절연막(684) 위에, 도전층(491), 배선층(434)과 배선층(692)이 형성되어 있다.
도전층(491), 배선층(434), 및 배선층(692)의 사이에 산화물 절연막(435)이 형성되어 있다. 산화물 절연막(435) 위에는, 절연막(437)이 제공된다. 절연막(437) 위에 제 1 산화물 반도체막(403a)과, 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a)과 조성이 다른 제 2 산화물 반도체막(403b)과, 제 1 산화물 반도체막(403a)과 조성이 거의 같은 제 3 산화물 반도체막(403c)이 제공된다. 그리고, 제 3 산화물 반도체막(403c) 위에, 돌출된 영역을 하단부에 가지는 전극층(445a), 및 돌출한 영역을 하단부에 가지는 전극층(445b)이 제공된다. 제 2 산화물 반도체막(403b) 중, 전극층(445a) 및 전극층(445b)이 중첩하지 않은 영역(채널 형성 영역) 위에 접촉하여 절연막(402)이 제공된다. 그 위에 게이트 전극층(401)이 제공되어 있다.
용량 소자(690)도 산화물 절연막(435) 위에 트랜지스터(610)와 같은 공정으로 형성되어 있다. 용량 소자(690)는, 전극층(445a)을 한쪽의 전극으로 하고, 용량 전극층(693)을 다른 한쪽의 전극으로 하고, 그들의 사이에 제공된 유전체로 기능하는 절연막(402)을 포함한다. 용량 전극층(693)은 게이트 전극층(401)과 같은 공정으로 형성된다.
도전층(491)은 전위를 GND(또는 고정 전위)로 함으로써 트랜지스터(610)의 전기적 특성을 제어하는 백 게이트로서 기능시킨다. 도전층(491)은 정전기에 대한 정전 차폐 기능도 가진다. 단, 도전층(491)을 이용하여 트랜지스터(610)의 문턱값을 제어하고, 노멀리-오프의 트랜지스터로 할 필요가 없는 경우에는, 도전층(491)을 제공하지 않아도 좋다. 또한, 어느 특정의 회로의 일부에 트랜지스터(610)를 이용하는 경우에 도전층(491)을 제공하면 지장이 될 우려가 있는 경우에는, 그 회로에는 제공하지 않아도 좋다.
배선층(692)은 절연막(684)에 형성된 개구를 통하여 배선층(658)과 전기적으로 접속한다. 본 실시형태에서, 절연막(684)은 CMP법에 의한 평탄화 처리를 행하고 있는 예이다.
절연막(684)은 반도체 장치에서 하부와 상부의 사이에 제공되어 있고, 상부의 트랜지스터(610)의 전기적 특성의 열화나 변동을 초래하는 수소 등의 불순물이 하부에서 상부로 침입하지 않도록, 배리어막으로서 기능한다. 따라서, 불순물 등의 차단 기능이 높은, 치밀한 무기 절연막(예를 들면, 산화 알루미늄막, 질화 실리콘막 등)을 이용하는 것이 바람직하다. 절연막(684)은 실시형태 1에 나타낸 절연막(433)과 같은 재료를 이용하여 형성할 수 있다.
트랜지스터(610)는 실시형태 1에 나타낸 제작 방법에 따라서 제작하면, 트랜지스터(415)와 마찬가지로 제작할 수 있다. 그리고, 절연막(407)을 형성한 후, 층간 절연막(485)을 형성한다. 또한, 층간 절연막(485)에 매립 배선을 형성하고, 매립 배선 상방에 다른 반도체 소자나 배선 등을 형성하여 다층 구조를 가지는 반도체 장치를 제작해도 좋다.
또한, 본 실시형태는, 실시형태 1 또는 실시형태 2와 자유롭게 조합시킬 수 있다.
(실시형태 4)
실시형태 1에 나타내는 트랜지스터를 사용한 반도체 장치의 다른 예로서, 논리 회로인 NOR형 회로의 단면도의 일례를 도 5의 (A)에 나타낸다. 도 5의 (B)는 도 5의 (A)에 대응하는 NOR형 회로의 회로도이고, 도 5의 (C)는 NAND형 회로의 회로도이다.
도 5의 (A) 및 도 5의 (B)에 나타내는 NOR형 회로에서, p채널형 트랜지스터인 트랜지스터(801, 802)는 도 4에 나타내는 트랜지스터(750)와 같은 구조를 가지고, 채널 형성 영역에 단결정 실리콘 기판을 이용한 트랜지스터로 하고, n채널형 트랜지스터인 트랜지스터(803, 804)는 도 4의 (A) 및 도 4의 (B)에 나타내는 트랜지스터(610), 및 실시형태 1에서 나타내는 트랜지스터(415)와 같은 구조를 가지는 채널 형성 영역에 산화물 반도체막을 이용한 트랜지스터를 이용한다.
도 5의 (A) 및 도 5의 (B)에 나타내는 NOR형 회로에서, 트랜지스터(803, 804)는 산화물 반도체막을 사이에 끼우고, 게이트 전극층과 중첩하는 위치에 트랜지스터의 전기적 특성을 제어하는 도전층(491)을 포함한다. 이 도전층의 전위를 제어하고, 예를 들면 GND로 함으로써 트랜지스터(803, 804)의 문턱값 전압을 보다 플러스로 하고, 또한 노멀리-오프의 트랜지스터로 할 수 있다. 또한, 본 실시형태는 NOR형 회로에서, 트랜지스터(803) 및 트랜지스터(804)에 제공되고, 백 게이트로서 기능할 수 있는 이 도전층끼리는 전기적으로 접속하는 예이다. 그러나 이것에 한정되지 않고, 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립하여 전기적으로 제어되는 구조여도 좋다.
도 5의 (A)에 나타내는 반도체 장치는 기판(800)으로서 단결정 실리콘 기판을 이용하여, 이 단결정 실리콘 기판에 트랜지스터(802)를 형성하고, 트랜지스터(802) 위에, 산화물 반도체막의 적층을 채널 형성 영역에 이용한 트랜지스터(803)를 적층하는 예이다.
트랜지스터(803)의 게이트 전극층(401)은 배선층(832)과 전기적으로 접속되어 있다. 배선층(832)은 배선층(835)과 전기적으로 접속되어 있다. 트랜지스터(803)의 게이트 전극층(401)은 매립 배선과 전기적으로 접속하고, 매립 배선은, 전극층(842)과 전기적으로 접속되어 있다. 단, 매립 배선은 제 1 배리어 금속막(486)과, 제 2 배리어 금속막(488)과, 제 1 배리어 금속막(486)과 제 2 배리어 금속막(488)에 의해 둘러싸인 저저항 도전층(487)을 포함하여 구성된다.
매립 배선은 다음의 방식으로 형성된다. 층간 절연막(485)에 전극층(842)에 달하는 콘택트 홀을 형성하고, 제 1 배리어 금속막(486)을 형성하고, 그 위에 저저항 도전층(487)을 형성하기 위한 구리 또는 구리 합금막을 형성한다. 그리고, 평탄화하기 위해 연마를 행하고, 노출된 저저항 도전층(487)을 보호하기 위해, 제 2 배리어 금속막(488)을 형성한다. 매립 배선은 제 1 배리어 금속막(486)과, 제 2 배리어 금속막(488)과, 제 1 배리어 금속막(486)과 제 2 배리어 금속막(488)에 의해 둘러 싸인 저저항 도전층(487)을 포함하여 구성된다.
제 1 배리어 금속막(486), 및 제 2 배리어 금속막(488)은 저저항 도전층(487)에 포함되는 구리의 확산을 억제하는 도전 재료를 이용하여 형성하면 좋다. 예를 들면, 도전 재료로서 질화 탄탈막, 질화 몰리브덴막, 질화 텅스텐막 등을 이용한다.
배선층(832)은 절연막(826) 및 절연막(830)에 형성된 개구에 제공되고, 배선층(835)은 절연막(833)에 형성된 개구에 제공되고, 전극층(842)은 배선층(835) 위에 형성된다.
트랜지스터(802)의 전극층(825)은 배선층(831) 및 배선층(834)을 통하여, 트랜지스터(803)의 전극층(445b)과 전기적으로 접속한다. 배선층(831)은 절연막(830)에 형성된 개구에 형성되고, 배선층(834)은 절연막(833)에 형성된 개구에 형성되어 있다. 전극층(445a) 또는 전극층(445b)은 트랜지스터(803)의 소스 전극층 또는 드레인 전극층이다.
절연막(437) 위에 접촉하여 제 1 산화물 반도체막(403a)이 형성되고, 제 2 산화물 반도체막(403b) 위에 접촉하여 제 3 산화물 반도체막(403c)이 형성된다. 또한, 절연막(437) 및 절연막(402)에 의해, 불필요한 산소의 방출을 억제할 수 있고, 제 2 산화물 반도체막(403b)을 산소 과잉의 상태로 유지할 수 있다. 따라서, 트랜지스터(803)에서, 효율 좋게 제 2 산화물 반도체막(403b) 중 및 계면의 산소 결손에 산소의 공급을 행할 수 있게 된다. 트랜지스터(804)도 트랜지스터(803)와 같은 구성이고, 같은 효과를 가진다.
도 5의 (C)에 나타내는 NAND형 회로에서는, p채널형 트랜지스터인 트랜지스터(811, 814)는 도 4의 (A) 및 도 4의 (B)에 나타내는 트랜지스터(750)와 같은 구조를 가지고, n채널형 트랜지스터인 트랜지스터(812, 813)는 도 4에 나타내는 트랜지스터(610)와 같은 구조를 가지는 채널 형성 영역에 산화물 반도체막을 이용한 트랜지스터를 이용한다.
또한, 도 5의 (C)에 도시하는 NAND형 회로에서, 트랜지스터(812, 813)는 산화물 반도체막을 사이에 끼우고, 게이트 전극층과 중첩하는 위치에 트랜지스터의 전기적 특성을 제어하는 도전층을 포함한다. 이 도전층의 전위를 제어하여, 예를 들면 GND로 함으로써 트랜지스터(812, 813)의 문턱값 전압을 보다 플러스로 하여, 또한 노멀리-오프의 트랜지스터로 할 수 있다. 본 실시형태는, NAND형 회로에서, 트랜지스터(812) 및 트랜지스터(813)에 제공되고, 백 게이트로서 기능하는 이 도전층끼리는 전기적으로 접속하는 예이다. 그러나 이것에 한정되지 않고, 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립하여 전기적으로 제어되는 구조여도 좋다.
본 실시형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 이용함으로써, 소비 전력을 충분히 저감할 수 있다.
또한, 다른 반도체 재료를 이용한 반도체 소자를 적층함으로써, 미세화 및 고집적화를 실현하거나, 또는 안정적이고 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태에서는, 실시형태 1에 나타내는 트랜지스터를 사용한 NOR형 회로와 NAND형 회로의 예를 나타냈지만; 특별히 한정되지 않고, 실시형태 1 또는 실시형태 2에 나타내는 트랜지스터를 사용하여 AND형 회로나 OR 회로 등을 형성할 수 있다. 예를 들면, 실시형태 1 또는 실시형태 2에 나타내는 트랜지스터를 사용하여 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하거나, 또는, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)를 제작할 수 있다.
도 6에 반도체 장치의 회로도를 나타낸다.
도 6에서, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극층은, 전기적으로 접속된다. 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극층은, 전기적으로 접속되어 있다. 트랜지스터(160)는 본 실시형태에서 나타낸 트랜지스터(740, 750, 802)를 이용할 수 있다.
제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극층과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 다른 한쪽은 용량 소자(164)의 전극의 한쪽과 전기적으로 접속된다. 제 5 배선(5th Line)과 용량 소자(164)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
트랜지스터(162)는 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터(415, 416, 417) 중 어느 하나의 구조를 이용할 수 있다.
도 6에 나타내는 회로 구성을 가지는 반도체 장치에서는 트랜지스터(160)의 게이트 전극층의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이에 따라, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극층, 및 용량 소자(164)에 부여된다. 즉, 트랜지스터(160)의 게이트 전극층에는 소정의 전하가 부여된다(기록). 여기에서는, 다른 2개의 전위 레벨을 부여하는 전하(이하, Low 레벨 전하, High 레벨 전하라고 함) 중 어느 것이 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 한다. 따라서, 트랜지스터(160)의 게이트 전극층에 부여된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
이어서 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 부여한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(160)의 게이트 전극층에 유지된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극층에 High 레벨 전하가 부여되고 있는 경우의 겉보기 문턱값(Vth_H)은, 트랜지스터(160)의 게이트 전극층에 Low 레벨 전하가 부여되고 있는 경우의 겉보기 문턱값(Vth_L)보다 낮아지기 때문이다. 여기서, 겉보기 문턱값 전압은, 트랜지스터(160)를「온 상태」로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L의 사이의 전위(V0)로 함으로써, 트랜지스터(160)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들면, 기록에서, High 레벨 전하가 부여되고 있던 경우에는, 제 5 배선의 전위가 V0(＞Vth_H)가 되면, 트랜지스터(160)는「온 상태」가 된다. Low 레벨 전하가 부여되고 있던 경우에는, 제 5 배선의 전위가 V0(＜Vth_L)가 되어도 트랜지스터(160)는「오프 상태」그대로이다. 이 때문에, 제 2 배선의 전위를 봄으로써, 유지되어 있는 정보를 판독할 수 있다.
단, 메모리 셀을 어레이상으로 배치하여 이용하는 경우, 소망의 메모리 셀의 정보만을 판독시키는 것이 필요하게 된다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 「오프 상태」가 되는 것과 같은 전위, 즉, Vth_H보다 작은 전위를 제 5 배선에 부여하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 「온 상태」가 되는 전위, 즉, Vth_L보다 큰 전위를 제 5 배선에 부여하면 좋다.
도 7에 다른 기억 장치의 구조의 일 형태의 예를 나타낸다.
도 7은 기억 장치의 사시도이다. 도 7에 나타내는 기억 장치는 상부에 기억 회로로서 메모리 셀을 복수 포함하는, 메모리 셀 어레이(메모리 셀 어레이(3400_1) 내지 메모리 셀 어레이(3400_n)(n은 2 이상의 정수))를 복수층 포함하고, 하부에 메모리 셀 어레이(3400_1) 내지 메모리 셀 어레이(3400_n)를 동작시키기 위해 필요한 논리 회로(3004)를 포함한다.
도 7에서는, 논리 회로(3004), 메모리 셀 어레이(3400_1) 및 메모리 셀 어레이(3400_2)를 도시하고 있고, 메모리 셀 어레이(3400_1) 또는 메모리 셀 어레이(3400_2)에 포함되는 복수의 메모리 셀 중, 메모리 셀(3170a)과, 메모리 셀(3170b)을 대표로 나타낸다. 메모리 셀(3170a) 및 메모리 셀(3170b)로서는, 예를 들면, 본 실시형태에서 설명한 도 6의 회로 구성과 같은 구성으로 할 수 있다.
단, 메모리 셀(3170a) 및 메모리 셀(3170b)에 포함되는 트랜지스터는, 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터를 이용한다. 산화물 반도체막에 채널 형성 영역을 가지는 트랜지스터의 구성에 대해서는, 실시형태 1에서 설명한 구성과 같기 때문에, 설명은 생략한다.
논리 회로(3004)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 이용한 트랜지스터를 포함한다. 예를 들면, 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판에 소자 분리 절연층을 제공하고, 소자 분리 절연층에 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터를 이용할 할 수 있다. 단, 트랜지스터는, 절연 표면 위에 형성된 다결정 실리콘막 등의 반도체막이나, SOI 기판의 실리콘막에 채널 형성 영역이 형성되는 트랜지스터여도 좋다.
메모리셀 어레이(3400_1) 내지 메모리 셀 어레이(3400_n) 및 논리 회로(3004)는 층간 절연층을 사이에 끼워 적층되고, 층간 절연층을 관통하는 전극이나 배선에 의해 적절히 전기적 접속 등을 행할 수 있다.
본 실시형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 이용함으로써, 매우 장기에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 할 수 있게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 비휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 주입 및 추출을 행할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 개시하는 설명에 따른 반도체 장치에서는, 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 기록이 행해지기 때문에, 고속 동작도 용이하게 실현할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하거나, 또는 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는, 실시형태 1, 실시형태 2, 또는 실시형태 3과 자유롭게 조합시킬 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치의 일례로서, 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터(415, 416, 417) 중 어느 하나를 적어도 일부에 이용한 CPU(Central Processing Unit)에 대하여 설명한다.
도 8의 (A)는 CPU의 구체적인 구성을 나타내는 블록도이다. 도 8의 (A)에 나타내는 CPU는, 기판(1190) 위에, ALU(1191)(ALU : Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 포함하고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도의 칩에 형성해도 좋다. 물론, 도 8의 (A)에 나타내는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 기초로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 포함하고 있고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 8의 (A)에 나타내는 CPU에서는, 레지스터(1196)에, 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀에는, 상기 실시형태 4에 개시한 메모리 셀을 이용할 수 있다.
도 8의 (A)에 나타내는 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)에 포함되는 메모리 셀에서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀로의, 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 유지가 선택되어 있는 경우, 용량 소자로의 데이터의 재기록이 행해지고, 레지스터(1196) 내의 메모리셀로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 8의 (B) 또는 도 8의 (C)에 나타낸 것처럼, 메모리 셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 공급된 노드 사이에, 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 8의 (B) 및 도 8의 (C)의 회로의 설명을 행한다.
도 8의 (B) 및 도 8의 (C)에서는, 메모리 셀로의 전원 전위의 공급을 제어하는 스위칭 소자에, 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터(415, 416, 417) 중 어느 하나를 포함하는 기억 회로의 구성의 일례를 나타낸다.
도 8의 (B)에 나타내는 기억 장치는 스위칭 소자(1141)와, 메모리 셀(1142)을 복수 포함하는 메모리 셀군(1143)을 포함하고 있다. 구체적으로, 각 메모리 셀(1142)에는, 실시형태 3에 기재되어 있는 메모리 셀을 이용할 수 있다. 메모리 셀군(1143)이 포함하는 각 메모리 셀(1142)에는 스위칭 소자(1141)를 통하여, 하이 레벨의 전원 전위(VDD)가 공급되어 있다. 또한, 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)에는, 신호(IN)의 전위와 로우 레벨의 전원 전위(VSS)의 전위가 공급된다.
도 8의 (B)에서는, 스위칭 소자(1141)로서, 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터(415, 416, 417) 중 어느 하나를 이용하고 있고, 이 트랜지스터는 그 게이트 전극층에 부여되는 신호(SigA)에 의해 스위칭이 제어된다.
단, 도 8의 (B)에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 포함하는 구성을 나타내고 있지만; 특별히 한정되지 않고, 트랜지스터를 복수 포함하고 있어도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 포함하고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 8의 (B)에서는, 스위칭 소자(1141)에 의해, 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)로의, 하이 레벨의 전원 전위(VDD)의 공급이 제어되고 있지만, 스위칭 소자(1141)에 의해, 로우 레벨의 전원 전위(VSS)의 공급이 제어되고 있어도 좋다.
도 8의 (C)에는, 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)에, 스위칭 소자(1141)를 통하여, 로우 레벨의 전원 전위(VSS)가 공급되고 있는, 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)로의, 로우 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
메모리 셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 부여되고 있는 노드 사이에 스위칭 소자를 형성하고, 일시적으로 CPU의 동작을 정지하여, 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있기 때문에; 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들면, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에도 CPU의 동작을 정지할 수 있고, 따라서 소비 전력을 저감할 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합시켜 이용할 수 있다.
(실시형태 6)
본 명세서에 개시하는 반도체 장치는 다양한 전자기기(게임기도 포함함)에 적용할 수 있다. 전자기기로서는, 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크톱형 혹은 노트형의 퍼스널 컴퓨터, 워드프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지면 또는 동영상을 재생하는 화상 재생 장치, 휴대용 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 세트, 트랜시버(transceiver), 휴대 무선기, 휴대 전화, 자동차 전화, 휴대형 게임기, 전자 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공조 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료 기기, 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 이용한 엔진이나, 비수계 이차 전지로부터의 전력을 이용하여 전동기에 의해 추진하는 이동체 등도, 전자기기의 범주에 포함되는 것으로 한다. 상기 이동체로서, 예를 들면, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드차(HEV), 플러그인 하이브리드차(PHEV), 이들의 타이어 차륜을 무한 궤도로 바꾼 장궤 차량, 전동 어시스트 자전거를 포함하는 원동기를 포함하는 자전거, 자동 이륜차, 전동차 의자, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공위성, 우주 탐사기나 행성 탐사기, 우주선을 들 수 있다. 이러한 전자기기의 구체예를 도 9의 (A) 내지 도 9의 (C), 및 도 10의 (A) 내지 도 10의 (C)에 나타낸다.
도 9의 (A) 및 도 9의 (B)는 반으로 접을 수 있는 태블릿형 단말이다. 도 9의 (A)는 연 상태이고, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 포함한다.
도 9의 (A) 및 도 9의 (B)에 나타낸 것과 같은 휴대 기기에서는, 화상 데이터의 일시 기억 등에 메모리로서 SRAM 또는 DRAM이 사용되고 있다. 예를 들면, 실시형태 4에 설명한 반도체 장치를 메모리로서 사용할 수 있다. 앞의 실시형태에서 설명한 반도체 장치를 메모리에 채용함으로써, 정보의 기록 및 판독이 고속으로, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감될 수 있다. 도 9의 (A) 및 도 9의 (B)에 나타낸 것과 같은 휴대 기기에서는, 화상 처리나 연산 처리를 행하는 CPU가 사용되고 있다. 그 CPU에 실시형태 5에 나타낸 CPU를 이용할 수 있고, 이용한 경우, 휴대기기의 소비 전력을 저감할 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작키(9638)를 터치함으로써 데이터 입력을 할 수 있다. 또한, 표시부(9631a)에서는, 일례로서 절반의 영역만 표시하는 기능을 가지는 구성, 다른 절반의 영역이 터치 패널의 기능을 가지는 구성을 가지고 있지만 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 가지는 구성으로 해도 좋다. 예를 들면, 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시를 할 수 있다.
터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수 있다.
표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시의 방향을 전환하고, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장되어 있는 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 포함해도 좋다.
또한, 도 9의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않는다. 한쪽의 사이즈와 다른 한쪽의 사이즈가 달라도 좋고, 표시의 품질도 달라도 좋다. 예를 들면 한쪽이 다른 한쪽보다 고정세의 표시를 행할 수 있는 표시 패널로 해도 좋다.
도 9의 (B)는 닫은 상태이고, 태블릿형 단말은, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 포함한다. 단, 도 9의 (B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 포함하는 구성에 대하여 나타낸다.
태블릿형 단말은 반으로 접을 수 있기 때문에, 미사용시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 뛰어나고, 장기 사용의 관점에서도 신뢰성이 우수한 태블릿형 단말을 제공할 수 있다.
이외에도 도 9의 (A) 및 도 9의 (B)에 나타낸 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 단, 태양 전지(9633)는 하우징(9630)의 한쪽면 또는 양면에 제공할 수 있고, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있기 때문에 바람직하다. 또한 배터리(9635)로서는, 리튬 이온 전지를 이용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
도 9의 (B)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 9의 (C)에 블록도를 나타내어 설명한다. 도 9의 (C)에는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)에 대하여 나타내고 있다. 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 9의 (B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선 외광을 이용한 태양 전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양 전지(9633)에 의해 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 이용될 때에는 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압에 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때에는 SW를 오프로 하고, SW2를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
또한 태양 전지(9633)에 대해서는, 발전 수단의 일례로서 나타냈지만, 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(펠티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접점)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또한 다른 충전 수단을 조합시켜 행하는 구성으로 해도 좋다.
도 10의 (A)에서, 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 포함되어 있다. 표시부(8002)에 의해 영상을 표시하고, 스피커부(8003)로부터 음성을 출력할 수 있다.
표시부(8002)는 액정 표시 장치, 유기 EL 소자 등의 발광 소자를 각 화소에 구비한 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel) 등의 반도체 표시 장치를 이용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 구비하고 있어도 좋다. 텔레비전 장치(8000)는, 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 혹은 수신자간끼리 등)의 정보 통신을 행할 수 있다.
또한, 텔레비전 장치(8000)는 정보 통신을 행하기 위한 CPU나 메모리를 포함하고 있어도 좋다. 텔레비전 장치(8000)는 실시형태 4에 나타내는 메모리나, 실시형태 5에 나타낸 CPU를 이용할 수 있다.
도 10의 (A)에서 실내기(8200) 및 실외기(8204)를 가지는 에어컨디셔너는 실시형태 5의 CPU를 이용한 전자기기의 일례이다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 포함한다. 도 10의 (A)에서 CPU(8203)가 실내기(8200)에 형성되어 있는 경우를 예시하고 있지만, CPU(8203)는 실외기(8204)에 제공되어 있어도 좋다. 혹은, 실내기(8200)와 실외기(8204)의 양쪽에 CPU(8203)가 제공되어 있어도 좋다. 실시형태 5에 나타낸 CPU를 에어컨디셔너의 CPU에 이용함으로써 전력 절약화를 도모할 수 있다.
도 10의 (A)에서, 전기 냉동 냉장고(8300)는 산화물 반도체를 이용한 CPU를 구비하는 전자기기의 일례이다. 구체적으로, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 포함한다. 도 10의 (A)에서는 CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 실시형태 5에 나타낸 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)에 이용함으로써 전력 절약화를 도모할 수 있다.
도 10의 (B)에서 전기기기의 일례인 전기 자동차의 예를 나타낸다. 전기 자동차(9700)에는 이차 전지(9701)가 탑재되어 있다(도 10의 (C)). 이차 전지(9701)의 전력은 제어 회로(9702)에 의해 출력이 조정되고, 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시하지 않은 ROM, RAM, CPU 등을 포함하는 처리 장치(9704)에 의해 제어된다. 실시형태 5에 나타낸 CPU를 전기 자동차(9700)의 CPU에 이용함으로써 전력 절약화를 도모할 수 있다.
구동 장치(9703)는 직류 전동기 혹은 교류 전동기 단체, 또는 전동기와 내연 기관을 조합시켜 포함한다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길이나 내리막길 등의 정보, 구동 바퀴에 걸리는 부하 정보 등)의 입력 정보에 기초하여, 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 따라, 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기를 탑재하고 있는 경우는 도시하지 않았지만, 직류를 교류로 변환하는 인버터도 내장된다.
본 실시형태는, 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1의 (A) 내지 도 1의 (D)를 이용하여 설명한다. 본 실시형태에서는, 산화물 반도체막을 포함하는 트랜지스터의 제작 방법의 일례를 나타낸다.
우선, 절연 표면을 가지는 기판(400) 위에 절연막(433)을 형성한다. 그 위에 스퍼터링법, 증착법 등을 이용하여 도전막을 형성하고, 이 도전막을 에칭하여, 도전층(491), 배선층(434, 436)을 형성한다.
절연 표면을 가지는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 요구된다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판; 등을 이용할 수 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 이용해도 좋다.
절연막(433)은 다음에서 선택된 하나 이상의 절연막을 이용하여 형성될 수 있다: 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 혹은 산화 알루미늄 등의 산화 절연막, 또는, 질화 실리콘, 혹은 질화 알루미늄 등의 질화 절연막, 또는, 산화질화 실리콘, 혹은 산화질화 알루미늄 등의 산화질화 절연막, 또는, 질화산화 실리콘 등의 질화산화 절연막으로부터 선택된 하나의 절연막, 또는, 복수가 적층된 절연막을 이용하여 형성할 수 있다. 단, 「질화산화 실리콘」은 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말하고, 「산화질화 실리콘」은 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다. 반도체 소자가 제공된 기판을 이용하는 경우, 절연막(433)으로서 플라즈마 CVD(Chemical Vapor Deposition)법을 이용하여, 실란(SiH4)과 질소(N2)의 혼합 가스를 공급하여 형성되는 질화 실리콘막을 이용하는 것이 바람직하다. 이 질화 실리콘막은 배리어막으로서도 기능하고, 수소 또는 수소 화합물이 후에 형성되는 산화물 반도체층으로 혼입되는 것을 억제하여 반도체 장치의 신뢰성을 향상시킨다. 플라즈마 CVD법의 공급 가스를 실란(SiH4), 질소(N2) 및 암모니아(NH3)의 혼합 가스로 하여 형성된 질화 실리콘막의 경우는, 공급 가스를 실란(SiH4)과 질소(N2)의 혼합 가스로 하여 형성된 질화 실리콘막보다 막 중 결함을 저감할 수 있다. 실란(SiH4), 질소(N2) 및 암모니아(NH3)의 혼합 가스로 하여서 형성된 질화 실리콘막을 막 두께 300nm 이상 400nm 이하로 형성함으로써, ESD 내성을 300V 이상으로 할 수 있다. 따라서, 실란(SiH4), 질소(N2) 및 암모니아(NH3)의 혼합 가스로서 형성된 질화 실리콘막을 막 두께 300nm 이상 400nm 이하로 형성하고, 그 위에 실란(SiH4)과 질소(N2)의 혼합 가스를 공급하여 형성하는 질화 실리콘막을 적층한 적층막을 절연막(433)으로서 이용하면, 높은 ESD 내성을 가지는 높은 배리어막을 실현할 수 있다.
도전층(491), 배선층(434, 436)의 재료는 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 도전층(491), 배선층(434, 436)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용해도 좋다. 도전층(491), 배선층(434, 436)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
도전층(491), 배선층(434, 436)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 이용하여 형성할 수 있다. 또한, 도전층(491), 배선층(434, 436)은 상기 도전성 재료와 상기 금속 재료의 적층 구조를 가질 수도 있다.
노멀리-오프의 스위칭 소자를 얻기 위해, 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일 함수를 가지는 재료를 게이트 전극층으로서 이용하고, 트랜지스터의 문턱값 전압을 플러스로 하는 것이 바람직하다. 구체적으로는, In-N 결합을 포함하거나, 또한, 고유 저항이 1×10-1~1×10-4Ω·cm, 바람직하게는 고유 저항이 5×10-2~1×10-4Ω·cm를 가지는 재료를 게이트 전극층으로서 이용한다. 그 재료의 일례로서는, 질소를 포함하는 In-Ga-Zn계 산화물막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN 등) 등을 들 수 있다.
이어서, 도전층(491), 및 배선층(434, 436) 위에 산화물 절연막을 형성한다. 산화물 절연막은 도전층(491) 및 배선층(434, 436)의 형상을 반영한 표면에 볼록부를 가지는 막이다.
산화물 절연막으로서는, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 갈륨 아연, 산화 아연, 또는 이것들의 혼합 재료를 이용하여 형성할 수 있다. 산화물 절연막은 단층이어도 적층이어도 좋다.
그리고, 연마 처리(예를 들면, 화학적 기계 연마법(Chemical Mechanical Polishing:CMP))을 행하고, 평탄화된 산화물 절연막(435)을 형성하고, 배선층(434, 436)의 상면 및 도전층(491)의 상면을 노정(露呈)시키고 있다. CMP를 행한 후는 세정을 행하고, 기판에 부착되어 있는 수분을 제거하는 가열 처리를 행한다. 열처리를 포함하는 여기까지의 공정을 끝낸 단면도가 도 1의 (A)에 상당한다.
평탄화시킨 후는, 절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 형성한다. 열처리를 포함하는 여기까지의 공정을 끝낸 단면도가 도 1의 (B)에 상당한다.
그리고, 동일 마스크를 이용하여 패터닝(patterning)을 행한다. 여기서, 마스크를 이용하여, 절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 선택적으로 에칭한다. 열처리를 포함하는 여기까지의 공정을 끝낸 단면도가 도 1의 (C)에 상당한다. 절연막(437)과 산화물 반도체막을 포함하는 적층(403)은 대기에 노출되지 않고 연속적으로 형성하면, 막 계면의 불순물 오염을 막을 수 있어, 바람직하다.
절연막(437)은 플라즈마 CVD법이나 스퍼터링법으로 형성된다. 플라즈마 CVD법을 중에서, 마이크로파 플라즈마 CVD법이라고 불리는 다음의 플라즈마 CVD법을 이용하는 것이 바람직하다: 특히 마이크로파의 전계 에너지를 이용하여 플라즈마를 발생시키고, 플라즈마에 의해 절연막의 원료 가스를 여기시키고, 여기시킨 원료 가스를 피형성물 위에서 반응시켜 반응물을 퇴적시킨다. 마이크로파를 이용한 플라즈마 CVD법으로 형성된 절연막은 치밀한 막이 되기 때문에; 이 절연막을 가공하여 형성되는 절연막(437)도 치밀한 막이다. 절연막(437)의 막 두께는 5nm 이상 300nm 이하로 한다.
절연막(437)은 다음의 재료에서 선택된 하나 이상의 절연막을 이용하여 형성할 수 있다: 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 혹은 산화 알루미늄 등의 산화 절연막, 또는, 산화질화 실리콘, 혹은 산화질화 알루미늄 등의 산화질화 절연막, 또는, 질화산화 실리콘 등의 질화산화 절연막으로부터 선택된 하나의 절연막, 또는, 복수가 적층된 절연막을 이용하여 형성할 수 있다. 또한, 절연막(437)의 다른 재료로서, In:Ga:Zn=1:3:2의 원자수비의 타겟을 이용하여 형성되는 In-Ga-Zn계 산화물막을 이용해도 좋다.
본 실시형태에서는, 도 1의 (C)에 나타낸 것처럼 산화물 반도체막를 포함하는 적층(403)은 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b), 제 3 산화물 반도체막(403c)의 순서로 적층된 3층 구조를 가진다.
산화물 반도체막은 적어도 In을 포함하고 금속 원소 M(M은 Ga, Hf, Zn, Mg, Sn 등)을 포함하는 산화물을 이용하여 형성된다. 이러한 산화물의 예로서는 다음을 포함한다: 이원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Sn-Hf-Zn계 산화물 등을 이용할 수 있다.
제 1 산화물 반도체막(403a)으로서는, In:Ga:Zn=1:1:1의 원자수비의 타겟을 이용하여 형성되는 막 두께 10nm의 In-Ga-Zn계 산화물막을 이용한다. 단, 제 1 산화물 반도체막(403a)은 제 1 버퍼층이라고 부를 수 있다.
제 2 산화물 반도체막(403b)으로서는, In:Ga:Zn=3:1:2의 원자수비의 타겟을 이용하여 형성되는 막 두께 20nm의 In-Ga-Zn계 산화물막을 이용한다. 제 2 산화물 반도체막(403b)에 포함되는 갈륨에 대한 인듐의 조성은 제 1 버퍼층에 포함되는 갈륨에 대한 인듐의 조성보다 높게 한다. 바람직하게는, 제 2 산화물 반도체막(403b)에서 막 중의 인듐이 갈륨보다 많아지는 조성으로 한다.
제 3 산화물 반도체막(403c)으로서는, In:Ga:Zn=1:1:1의 원자수비의 타겟을 이용하여 형성되는 막 두께 10nm의 In-Ga-Zn계 산화물막을 이용한다. 단, 제 3 산화물 반도체막(403c)은 제 2 버퍼층이라고 부를 수 있다.
제 1 버퍼층 및 제 2 버퍼층은 캐리어가 흐르는 제 2 산화물 반도체막(403b)보다 막 두께가 작게 한다. 또한, 제 1 버퍼층 및 제 2 버퍼층은, 캐리어가 흐르는 제 2 산화물 반도체막(403b)보다, 산화물 반도체층에 포함되는 금속 원소에 대한 인듐의 조성이 작은 재료를 이용한다. 바람직하게는, 제 1 버퍼층 및 제 2 버퍼층에서 막 중의 인듐이 갈륨과 같거나, 또는 이하가 되는 조성으로 한다.
이와 같은 적층 구조로 함으로써 캐리어가 흐르는 제 2 산화물 반도체막(403b)이 실리콘을 포함하는 절연막에 접촉하지 않은 구조로 한다.
또한, 제 1 산화물 반도체막(403a) 및 제 3 산화물 반도체막(403c)을 형성할 때에 이용하는 타겟과, 제 2 산화물 반도체막(403b)을 형성할 때에 이용하는 타겟은 다결정 타겟을 이용하고, CAAC-OS막으로 형성하는 것이 바람직하다. 또한, 제 2 산화물 반도체막(403b)을 결정화하기 쉬운 조성을 이용함으로써, 제 2 산화물 반도체막(403b)과 접촉하는 제 1 산화물 반도체막(403a) 및 제 3 산화물 반도체막(403c)도 결정화시킬 수 있다. 제 1 산화물 반도체막(403a)과 제 2 산화물 반도체막(403b)의 계면에 결함이 적거나, 또는, 제 2 산화물 반도체막(403b)과 제 3 산화물 반도체막(403c)의 계면에 결함이 적기 때문에, 높은 전계 효과 이동도를 실현할 수 있다. 바람직하게는 제 2 산화물 반도체막(403b)에만 캐리어가 흐르게 되도록 막 두께나 조성을 조절한다.
절연막(437)과 제 1 산화물 반도체막(403a)을 대기에 노출하지 않고 연속적으로 형성하면, 절연막(437)과 제 1 산화물 반도체막(403a)의 계면의 불순물 오염을 막을 수 있다. 제 2 산화물 반도체막(403b)과 제 3 산화물 반도체막(403c)을 대기에 노출하지 않고 연속적으로 형성하면, 제 2 산화물 반도체막(403b)과 제 3 산화물 반도체막(403c)의 계면의 불순물 오염을 막을 수 있다. 또한, 제 3 산화물 반도체막(403c)은 제 2 산화물 반도체막(403b)이 후의 공정의 에칭 등에 의해 대기에 노출되는 것으로부터 보호하는 보호막으로서도 기능한다. 캐리어가 흐르는 제 2 산화물 반도체막(403b)의 막 중 및 막의 계면(막의 상면측 및 하면측 상)에 실리콘 등의 불순물을 혼합시키지 않도록 함으로써 높은 전계 효과 이동도를 실현한다.
절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 형성한 후, 도전막을 형성한다. 이 도전막을 선택적으로 에칭하여 전극층(445a, 445b), 및 도전층(442)이 형성된다. 여기까지의 공정을 끝낸 단면도가 도 1의 (D)에 상당한다. 이 에칭 시에 복수회의 에칭을 행함으로써 하단부에 돌출된 영역을 가지는 단면 구조의 전극을 형성하고 있다. 하단부에 돌출된 영역을 가지는 전극층(445a) 또는 전극층(445b)은 트랜지스터의 소스 전극층 또는 드레인 전극층이다. 전극층(445a)은 배선층(436) 위에 접촉하여 제공된다. 전극층(445b)은 배선층(434) 위에 접촉하여 제공되어 있다.
전극층(445a, 445b)의 간격은 트랜지스터의 채널 길이(L)가 된다. 또한, 트랜지스터의 채널 길이(L)를 50nm 미만, 예를 들면 30nm 정도로 하는 경우에는, 전자 빔을 이용하여 레지스트를 노광하고, 현상한 마스크를 도전막의 에칭 마스크로서 이용하는 것이 바람직하다. 전자 빔은 가속 전압이 높을수록 미세 패턴을 제공할 수 있다. 전자 빔은 멀티 빔으로서 기판 1장 당의 처리 시간을 단축할 수 있다. 전자 빔의 조사가 가능한 전자 빔 묘화 장치에서, 예를 들면, 가속 전압은 5kV~50kV인 것이 바람직하다. 전류 강도는 5×10-12~1×10-11A인 것이 바람직하다. 최소 빔 직경은 2nm 이하인 것이 바람직하다. 제작 가능한 패턴의 최소 선 폭이 8nm 이하인 것이 바람직하다. 상기 조건에 의해, 예를 들면 패턴의 폭을 30nm 이하, 바람직하게는 20nm 이하 더욱 바람직하게는 8nm 이하로 할 수 있다.
그리고, 전극층(445a, 445b), 및 도전층(442) 위에 절연막(402)을 형성하고, 산화물 반도체막을 포함하는 적층(403) 위에도 절연막(402)을 형성한다. 절연막(402)의 재료로서는, 산화 실리콘막, 산화 갈륨막, 산화 갈륨 아연막, Ga2O3(Gd2O3)막, 산화 아연막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막을 이용하여 형성할 수 있다. 또한, 다른 재료로서 도전성이 낮은 In-Ga-Zn계 산화물막도 절연막(402)의 재료로서 이용할 수 있다. 도전성이 낮은 In-Ga-Zn계 산화물막은 다음의 조건 하에서 형성되면 좋다: In:Ga:Zn=1:3:2[원자수비]의 산화물 타겟을 이용하고, 기판 온도를 실온으로 하고, 스퍼터링 가스에 아르곤, 또는 아르곤과 산소의 혼합 가스를 이용하여 형성하면 좋다.
절연막(402)은, 화학량론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 보다 바람직하다. 산화물 반도체막을 포함하는 적층(403)과 접촉하는 절연층이 산소 과잉 영역을 포함함으로써, 산화물 반도체막을 포함하는 적층(403)으로 산소를 공급할 수 있게 된다. 따라서, 산화물 반도체막을 포함하는 적층(403)으로부터의 산소의 이탈을 방지함과 동시에 산소 결손에 산소를 공급할 수 있게 ㄷ된. 절연막(402)에 산소 과잉 영역을 제공하기 위해서는, 예를 들면, 산소 분위기에서 절연막(402)을 형성하면 좋다. 또는, 형성된 절연막(402)에 산소를 도입하여, 산소 과잉 영역을 제공해도 좋다. 또한, 절연막(402)은 적층 구조로 하는 것이 바람직하다. 산소 과잉 영역을 포함하는 절연막 위에 0.17W/cm2 이상 0.5W/cm2 이하, 더욱 바람직하게는 0.26W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화질화 실리콘막을 형성한다. 구체적으로는, 산화질화 실리콘막을 형성하는 조건은 다음과 같다: 원료 가스인 실란(SiH4)을 160sccm, 원료 가스인 일산화 이질소(N2O)를 4000sccm 공급하고; 처리실 내의 압력을 200Pa로 제어하고; 27.12MHz의 고주파 전원을 이용하여 1500W의 전력을 공급하여 산화질화 실리콘막을 형성한다. 또한, 산화질화 실리콘막을 형성할 때의 기판 온도는 220℃로 한다.
이어서, 절연막(402)을 선택적으로 에칭하여 도전층(442)에 달하는 개구를 형성한다. 그 후, 도전막을 형성하고, 도전막을 선택적으로 에칭함으로써 도전층(442)과 전기적으로 접속하는 전극층(438)과, 절연막(402)을 사이에 끼우고 산화물 반도체막을 포함하는 적층(403) 위에 게이트 전극층(401)을 형성한다. 그리고, 게이트 전극층(401) 및 전극층(438)을 덮도록, 배리어막으로서 기능하는 절연막(407)이 제공된다.
절연막(407)으로서, 공급 가스로 실란(SiH4)과 질소(N2)의 혼합 가스를 이용하여 플라즈마 CVD법으로 질화 실리콘막을 형성하는 것이 바람직하다. 이 질화 실리콘막은 배리어막으로서 기능하고, 수소 또는 수소 화합물이 산화물 반도체막으로 혼입하는 것을 억제하여 반도체 장치의 신뢰성을 향상시킨다.
게이트 전극층(401) 및 전극층(438)은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여 형성될 수 있다. 또한, 게이트 전극층(401) 및 전극층(438)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용해도 좋다. 게이트 전극층(401) 및 전극층(438)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
본 실시형태에서는, 절연막(402) 위에 접촉하는 게이트 전극층(401)으로서, 텅스텐막을 이용한다.
이상의 공정으로, 본 실시형태의 트랜지스터(415)를 제작할 수 있다(도 2의 (A) 참조). 트랜지스터(415)는 듀얼 게이트 구조의 트랜지스터의 일례이고, 도 2의 (A)는 트랜지스터(415)의 채널 길이 방향의 단면도이다. 단, 듀얼 게이트 구조의 트랜지스터(415)에서, 절연막(437)은 제 1 게이트 절연막, 절연막(402)은 제 2 게이트 절연막이 된다.
도전층(491)은 트랜지스터(415)의 전기적 특성을 제어하는 제 2 게이트 전극층(소위 백 게이트라고도 함)으로서 기능할 수 있다. 예를 들면 도전층(491)의 전위를 GND(또는 고정 전위)로 함으로써 트랜지스터(415)의 문턱값 전압을 보다 플러스로 하고, 노멀리-오프의 트랜지스터로 할 수 있다.
또한, 도전층(491)이 제공되지 않으면, 톱 게이트 구조의 트랜지스터를 얻을 수 있다. 공정 수를 변경하지 않고, 레이아웃을 변경함으로써 동일 기판 위에 듀얼 게이트 구조의 트랜지스터와 톱 게이트 구조의 트랜지스터의 양방을 제작할 수 있다.
도 2의 (B)는 트랜지스터(415)의 상면도의 일례이고, 도 2의 (B) 중의 쇄선 XY로 절단된 단면이 도 2의 (A)에 상당한다.
또한, 도 2의 (C)는 도 2의 (A)에서의 막 두께 방향의 에너지 밴드도를 나타내는 도면이다. 본 실시형태에서는, 도 2의 (C)에 나타내는 에너지 밴드도가 되도록, 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b), 및 제 3 산화물 반도체막(403c)의 재료를 선택한다. 단, 전도대에 매립 채널이 형성되면 충분한 효과가 얻어진다. 따라서, 반드시 도 2의 (C)처럼 전도대와 가전자대의 양방에 오목부를 가지는 에너지 밴드도에 한정하지 않아도 좋고; 예를 들면 전도대에만 오목부를 가지는 에너지 밴드도가 얻어지는 구성으로 해도 좋다.
(실시형태 2)
본 실시형태에서는, 보텀 게이트 구조를 가지는 트랜지스터의 제작 방법의 일례를 이하에 나타낸다. 실시형태 1과 도중의 공정까지는 동일하기 때문에, 그 부분의 상세한 설명은 생략하는 것으로 한다.
우선, 실시형태 1에 나타낸 도 1의 (C)와 같은 단계까지의 공정을 행한다. 구체적으로, 기판(400) 위에 도전층(491), 배선층(434, 436)을 형성한다. 도전층(491), 및 배선층(434, 436) 위에 산화물 절연막을 형성한다. 그리고, 연마 처리를 행하고, 평탄화된 산화물 절연막(435)을 형성하고, 배선층(434, 436)의 상면 및 도전층(491)의 상면을 노정시키고 있다. CMP를 행한 후는 세정을 행하고, 기판에 부착되어 있는 수분을 제거하는 가열 처리를 행한다. 평탄화시킨 후는, 절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 형성한다. 그리고, 패터닝을 행한다. 여기서, 동일 마스크를 이용하여, 절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 선택적으로 에칭한다. 여기까지가 도 1의 (C)와 같은 단계까지의 공정이다.
본 실시형태에서는, 절연막(437)과 산화물 반도체막을 포함하는 적층(403)을 선택적으로 에칭하는 공정에서 이용한 레지스트 마스크를 그대로 이용하고, 산화물 절연막(435)을 부분적으로 얇아지도록 에칭하고, 배선층(434, 436)의 상면의 노출 면적을 증대시킨다. 그 후, 도전막을 형성하고, 이 도전막을 선택적으로 에칭하여 전극층(445a, 445b), 및 도전층(442)이 형성된다.
그리고 전극층(445a, 445b), 도전층(442), 및 산화물 반도체막을 포함하는 적층(403) 위에 절연막(402)을 형성한다.
이어서, 절연막(402)을 선택적으로 에칭하여 도전층(442)에 달하는 개구를 형성한다. 그 후, 도전막을 형성하고, 도전막을 선택적으로 에칭함으로써 도전층(442)과 전기적으로 접속하는 전극층(438)을 형성한다. 그리고, 전극층(438)을 덮고, 배리어막으로서 기능하는 절연막(407)이 제공된다.
이상의 공정으로, 본 실시형태의 트랜지스터(416)를 제작할 수 있다(도 3의 (A) 참조). 트랜지스터(416)는 보텀 게이트 구조의 트랜지스터의 일례이다. 도 3의 (A)는 트랜지스터(416)의 채널 길이 방향의 단면도이다.
다른 보텀 게이트 구조의 일례를 도 3의 (B)에 나타낸다. 도 3의 (B)에 나타내는 트랜지스터(417)는 실시형태 1에 나타낸 도 1의 (C)와 같은 단계까지의 공정을 행한 후, 층간 절연막(439)이 제공되고, 층간 절연막(439)에 배선층(434)에 달하는 개구와, 배선층(436)에 달하는 개구를 형성한다. 그리고, 전극층(445a, 445b)을 형성한다. 전극층(445a)과 배선층(436)을 전기적으로 접속하고, 전극층(445b)과 배선층(434)을 전기적으로 접속하고 있다.
단, 층간 절연막(439)은 절연막(402)과 동일 재료를 이용하여 형성하면 좋다.
도 3의 (A)에 나타내는 트랜지스터(416) 및 도 3의 (B)에 나타내는 트랜지스터(417)는 배선층(434) 또는 배선층(436)을 전극층(445a), 또는 전극층(445b)과 확실하게 접속시킴으로써 수율의 향상을 도모할 수 있는 구조이다.
본 실시형태는 실시형태 1과 자유롭게 조합시킬 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에 나타내는 트랜지스터를 포함한 반도체 장치의 예를 도 4의 (A) 및 도 4의 (B)를 이용하여 설명한다.
도 4의 (A) 및 도 4의 (B)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 포함한 트랜지스터(740, 750)를 포함하고, 상부에 제 2 반도체 재료를 포함한 트랜지스터(610)를 포함하는 것이다. 트랜지스터(610)는 실시형태 1에서 나타내는 트랜지스터(415)와 같은 구조를 가지는 예이다. 도 2의 (A) 내지 도 2의 (C)와 같은 개소는 같은 부호를 이용하여 설명한다. 도 4의 (B)는 도 4의 (A)에 상당하는 반도체 장치의 회로도이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 밴드갭을 가지는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 실리콘 등의 재료를 포함한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 포함한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
반도체 장치에 이용하는 기판은, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI(Silicon on Insulator) 기판 등을 이용할 수 있다. 트랜지스터의 채널 형성 영역은, 반도체 기판 중, 또는 반도체 기판 위에 형성할 수 있다. 도 4의 (A)에 나타내는 반도체 장치는, 반도체 기판 중에 채널 형성 영역을 형성한 하부의 트랜지스터를 제작하는 예이다.
도 4의 (A)에 나타내는 반도체 장치에서는, 기판(700)에 단결정 실리콘 기판을 이용하고, 이 단결정 실리콘 기판에 트랜지스터(740), 트랜지스터(750)를 형성하고 있다. 제 1 반도체 재료로서 단결정 실리콘을 이용하고 있다. 트랜지스터(740)는 n채널형 트랜지스터, 트랜지스터(750)는 p채널형 트랜지스터이다. 트랜지스터(740) 및 트랜지스터(750)는 CMOS(상보형 금속 산화물 반도체 : Complementary Metal Oxide Semiconductor) 회로(760)를 형성하기 위해 전기적으로 접속되어 있다.
단, 본 실시형태에서는, 기판(700)으로서 p형의 도전형을 가지는 단결정 실리콘 기판을 이용하기 때문에, p채널형 트랜지스터인 트랜지스터(750)의 형성 영역에 n형을 부여하는 불순물 원소를 첨가하고, n웰을 형성한다. 트랜지스터(750)의 채널 형성 영역(753)은 n웰에 형성된다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 이용할 수 있다.
따라서, n채널형 트랜지스터인 트랜지스터(740)의 형성 영역에 p형의 도전형을 부여하는 불순물 원소의 첨가를 행하지 않지만, p형을 부여하는 불순물 원소를 첨가함으로써 p웰을 형성해도 좋다. p형을 부여하는 불순물 원소로서는, 보론(B)이나 알루미늄(Al)이나 갈륨(Ga) 등을 이용할 수 있다.
한편, n형의 도전형을 가지는 단결정 실리콘 기판을 이용하는 경우에는, p형을 부여하는 불순물 원소를 첨가하여 p웰을 형성해도 좋다.
트랜지스터(740)는 채널 형성 영역(743), LDD(Lightly Doped Drain) 영역이나 익스텐션(extension) 영역으로서 기능하는 n형 불순물 영역(744), 소스 영역 또는 드레인 영역으로서 기능하는 n형 불순물 영역(745), 게이트 절연막(742), 게이트 전극층(741)을 포함하고 있다. n형 불순물 영역(745)의 불순물 농도는 n형 불순물 영역(744)보다 높다. 게이트 전극층(741)의 측면에는 측벽 절연층(746)이 제공되어 있다. 게이트 전극층(741) 및 측벽 절연층(746)을 마스크로서 이용하여, 불순물 농도가 다른 n형 불순물 영역(744), n형 불순물 영역(745)을 자기 정합적으로 형성할 수 있다.
트랜지스터(750)는 채널 형성 영역(753), LDD 영역이나 익스텐션 영역으로서 기능하는 p형 불순물 영역(754), 소스 영역 또는 드레인 영역으로서 기능하는 p형 불순물 영역(755), 게이트 절연막(752), 게이트 전극층(751)을 포함하고 있다. p형 불순물 영역(755)의 불순물 농도는 p형 불순물 영역(754)보다 높다. 게이트 전극층(751)의 측면에는 측벽 절연층(756)이 제공되어 있고, 게이트 전극층(751) 및 측벽 절연층(756)을 마스크로서 이용하여, 불순물 농도가 다른 p형 불순물 영역(754), p형 불순물 영역(755)을 자기 정합적으로 형성할 수 있다.
기판(700)에서, 트랜지스터(740) 및 트랜지스터(750)는 소자 분리 영역(789)에 의해 분리되어 있고, 트랜지스터(740) 및 트랜지스터(750) 위에 절연막(788), 및 절연막(687)이 적층되어 있다. 절연막(687) 위에는 절연막(788) 및 절연막(687)에 형성된 개구를 통하여 n형 불순물 영역(745)에 접하는 배선층(647)과, 절연막(788) 및 절연막(687)에 형성된 개구를 통하여 p형 불순물 영역(755)에 접하는 배선층(657)이 제공된다. 절연막(687) 위에는, 트랜지스터(740) 및 트랜지스터(750)를 전기적으로 접속하는 배선층(748)이 제공되어 있다. 배선층(748)은 절연막(788) 및 절연막(687)에 형성되고 n형 불순물 영역(745)에 달하는 개구로 n형 불순물 영역(745)과 전기적으로 접속된다. 절연막(788) 및 절연막(687)에 형성되고 p형 불순물 영역(755)에 달하는 개구로 p형 불순물 영역(755)과 전기적으로 접속된다.
절연막(687), 배선층(647), 배선층(748), 배선층(657) 위에 절연막(686)이 제공된다. 절연막(686) 위에 배선층(658)이 형성되어 있다. 배선층(658)은 절연막(788), 절연막(687), 절연막(686)에 형성된 개구를 통하여 게이트 배선과 전기적으로 접속되어 있다. 게이트 배선은 게이트 절연막(742), 및 게이트 절연막(752) 위에 형성되어 있다. 게이트 배선은 각각 분기하여 게이트 전극층(741) 및 게이트 전극층(751)으로 되어 있다.
본 실시형태의 반도체 장치는 도 4의 (A)에 나타내는 구성에 한정되지 않는다. 트랜지스터(740, 750)로서 실리사이드(silicide)(살리사이드(salicide))를 포함하는 트랜지스터나, 측벽 절연층을 포함하지 않는 트랜지스터를 이용해도 좋다. 실리사이드(살리사이드)를 가지는 구조이면, 소스 영역 및 드레인 영역을 보다 저저항화할 수 있고, 반도체 장치의 고속화가 가능하다. 또한, 저전압에서 동작할 수 있기 때문에, 반도체 장치의 소비 전력을 저감할 수 있다.
이어서, 도 4의 (A) 및 도 4의 (B)의 반도체 장치에서의 하부의 트랜지스터 위에 제공되는 상부의 소자 구성을 설명한다.
절연막(686) 및 배선층(658) 위에 절연막(684)이 적층된다. 절연막(684) 위에, 도전층(491), 배선층(434)과 배선층(692)이 형성되어 있다.
도전층(491), 배선층(434), 및 배선층(692)의 사이에 산화물 절연막(435)이 형성되어 있다. 산화물 절연막(435) 위에는, 절연막(437)이 제공된다. 절연막(437) 위에 제 1 산화물 반도체막(403a)과, 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a)과 조성이 다른 제 2 산화물 반도체막(403b)과, 제 1 산화물 반도체막(403a)과 조성이 거의 같은 제 3 산화물 반도체막(403c)이 제공된다. 그리고, 제 3 산화물 반도체막(403c) 위에, 돌출된 영역을 하단부에 가지는 전극층(445a), 및 돌출한 영역을 하단부에 가지는 전극층(445b)이 제공된다. 제 2 산화물 반도체막(403b) 중, 전극층(445a) 및 전극층(445b)이 중첩하지 않은 영역(채널 형성 영역) 위에 접촉하여 절연막(402)이 제공된다. 그 위에 게이트 전극층(401)이 제공되어 있다.
용량 소자(690)도 산화물 절연막(435) 위에 트랜지스터(610)와 같은 공정으로 형성되어 있다. 용량 소자(690)는, 전극층(445a)을 한쪽의 전극으로 하고, 용량 전극층(693)을 다른 한쪽의 전극으로 하고, 그들의 사이에 제공된 유전체로 기능하는 절연막(402)을 포함한다. 용량 전극층(693)은 게이트 전극층(401)과 같은 공정으로 형성된다.
도전층(491)은 전위를 GND(또는 고정 전위)로 함으로써 트랜지스터(610)의 전기적 특성을 제어하는 백 게이트로서 기능시킨다. 도전층(491)은 정전기에 대한 정전 차폐 기능도 가진다. 단, 도전층(491)을 이용하여 트랜지스터(610)의 문턱값을 제어하고, 노멀리-오프의 트랜지스터로 할 필요가 없는 경우에는, 도전층(491)을 제공하지 않아도 좋다. 또한, 어느 특정의 회로의 일부에 트랜지스터(610)를 이용하는 경우에 도전층(491)을 제공하면 지장이 될 우려가 있는 경우에는, 그 회로에는 제공하지 않아도 좋다.
배선층(692)은 절연막(684)에 형성된 개구를 통하여 배선층(658)과 전기적으로 접속한다. 본 실시형태에서, 절연막(684)은 CMP법에 의한 평탄화 처리를 행하고 있는 예이다.
절연막(684)은 반도체 장치에서 하부와 상부의 사이에 제공되어 있고, 상부의 트랜지스터(610)의 전기적 특성의 열화나 변동을 초래하는 수소 등의 불순물이 하부에서 상부로 침입하지 않도록, 배리어막으로서 기능한다. 따라서, 불순물 등의 차단 기능이 높은, 치밀한 무기 절연막(예를 들면, 산화 알루미늄막, 질화 실리콘막 등)을 이용하는 것이 바람직하다. 절연막(684)은 실시형태 1에 나타낸 절연막(433)과 같은 재료를 이용하여 형성할 수 있다.
트랜지스터(610)는 실시형태 1에 나타낸 제작 방법에 따라서 제작하면, 트랜지스터(415)와 마찬가지로 제작할 수 있다. 그리고, 절연막(407)을 형성한 후, 층간 절연막(485)을 형성한다. 또한, 층간 절연막(485)에 매립 배선을 형성하고, 매립 배선 상방에 다른 반도체 소자나 배선 등을 형성하여 다층 구조를 가지는 반도체 장치를 제작해도 좋다.
또한, 본 실시형태는, 실시형태 1 또는 실시형태 2와 자유롭게 조합시킬 수 있다.
(실시형태 4)
실시형태 1에 나타내는 트랜지스터를 사용한 반도체 장치의 다른 예로서, 논리 회로인 NOR형 회로의 단면도의 일례를 도 5의 (A)에 나타낸다. 도 5의 (B)는 도 5의 (A)에 대응하는 NOR형 회로의 회로도이고, 도 5의 (C)는 NAND형 회로의 회로도이다.
도 5의 (A) 및 도 5의 (B)에 나타내는 NOR형 회로에서, p채널형 트랜지스터인 트랜지스터(801, 802)는 도 4에 나타내는 트랜지스터(750)와 같은 구조를 가지고, 채널 형성 영역에 단결정 실리콘 기판을 이용한 트랜지스터로 하고, n채널형 트랜지스터인 트랜지스터(803, 804)는 도 4의 (A) 및 도 4의 (B)에 나타내는 트랜지스터(610), 및 실시형태 1에서 나타내는 트랜지스터(415)와 같은 구조를 가지는 채널 형성 영역에 산화물 반도체막을 이용한 트랜지스터를 이용한다.
도 5의 (A) 및 도 5의 (B)에 나타내는 NOR형 회로에서, 트랜지스터(803, 804)는 산화물 반도체막을 사이에 끼우고, 게이트 전극층과 중첩하는 위치에 트랜지스터의 전기적 특성을 제어하는 도전층(491)을 포함한다. 이 도전층의 전위를 제어하고, 예를 들면 GND로 함으로써 트랜지스터(803, 804)의 문턱값 전압을 보다 플러스로 하고, 또한 노멀리-오프의 트랜지스터로 할 수 있다. 또한, 본 실시형태는 NOR형 회로에서, 트랜지스터(803) 및 트랜지스터(804)에 제공되고, 백 게이트로서 기능할 수 있는 이 도전층끼리는 전기적으로 접속하는 예이다. 그러나 이것에 한정되지 않고, 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립하여 전기적으로 제어되는 구조여도 좋다.
도 5의 (A)에 나타내는 반도체 장치는 기판(800)으로서 단결정 실리콘 기판을 이용하여, 이 단결정 실리콘 기판에 트랜지스터(802)를 형성하고, 트랜지스터(802) 위에, 산화물 반도체막의 적층을 채널 형성 영역에 이용한 트랜지스터(803)를 적층하는 예이다.
트랜지스터(803)의 게이트 전극층(401)은 배선층(832)과 전기적으로 접속되어 있다. 배선층(832)은 배선층(835)과 전기적으로 접속되어 있다. 트랜지스터(803)의 게이트 전극층(401)은 매립 배선과 전기적으로 접속하고, 매립 배선은, 전극층(842)과 전기적으로 접속되어 있다. 단, 매립 배선은 제 1 배리어 금속막(486)과, 제 2 배리어 금속막(488)과, 제 1 배리어 금속막(486)과 제 2 배리어 금속막(488)에 의해 둘러싸인 저저항 도전층(487)을 포함하여 구성된다.
매립 배선은 다음의 방식으로 형성된다. 층간 절연막(485)에 전극층(842)에 달하는 콘택트 홀을 형성하고, 제 1 배리어 금속막(486)을 형성하고, 그 위에 저저항 도전층(487)을 형성하기 위한 구리 또는 구리 합금막을 형성한다. 그리고, 평탄화하기 위해 연마를 행하고, 노출된 저저항 도전층(487)을 보호하기 위해, 제 2 배리어 금속막(488)을 형성한다. 매립 배선은 제 1 배리어 금속막(486)과, 제 2 배리어 금속막(488)과, 제 1 배리어 금속막(486)과 제 2 배리어 금속막(488)에 의해 둘러 싸인 저저항 도전층(487)을 포함하여 구성된다.
제 1 배리어 금속막(486), 및 제 2 배리어 금속막(488)은 저저항 도전층(487)에 포함되는 구리의 확산을 억제하는 도전 재료를 이용하여 형성하면 좋다. 예를 들면, 도전 재료로서 질화 탄탈막, 질화 몰리브덴막, 질화 텅스텐막 등을 이용한다.
배선층(832)은 절연막(826) 및 절연막(830)에 형성된 개구에 제공되고, 배선층(835)은 절연막(833)에 형성된 개구에 제공되고, 전극층(842)은 배선층(835) 위에 형성된다.
트랜지스터(802)의 전극층(825)은 배선층(831) 및 배선층(834)을 통하여, 트랜지스터(803)의 전극층(445b)과 전기적으로 접속한다. 배선층(831)은 절연막(830)에 형성된 개구에 형성되고, 배선층(834)은 절연막(833)에 형성된 개구에 형성되어 있다. 전극층(445a) 또는 전극층(445b)은 트랜지스터(803)의 소스 전극층 또는 드레인 전극층이다.
절연막(437) 위에 접촉하여 제 1 산화물 반도체막(403a)이 형성되고, 제 2 산화물 반도체막(403b) 위에 접촉하여 제 3 산화물 반도체막(403c)이 형성된다. 또한, 절연막(437) 및 절연막(402)에 의해, 불필요한 산소의 방출을 억제할 수 있고, 제 2 산화물 반도체막(403b)을 산소 과잉의 상태로 유지할 수 있다. 따라서, 트랜지스터(803)에서, 효율 좋게 제 2 산화물 반도체막(403b) 중 및 계면의 산소 결손에 산소의 공급을 행할 수 있게 된다. 트랜지스터(804)도 트랜지스터(803)와 같은 구성이고, 같은 효과를 가진다.
도 5의 (C)에 나타내는 NAND형 회로에서는, p채널형 트랜지스터인 트랜지스터(811, 814)는 도 4의 (A) 및 도 4의 (B)에 나타내는 트랜지스터(750)와 같은 구조를 가지고, n채널형 트랜지스터인 트랜지스터(812, 813)는 도 4에 나타내는 트랜지스터(610)와 같은 구조를 가지는 채널 형성 영역에 산화물 반도체막을 이용한 트랜지스터를 이용한다.
또한, 도 5의 (C)에 도시하는 NAND형 회로에서, 트랜지스터(812, 813)는 산화물 반도체막을 사이에 끼우고, 게이트 전극층과 중첩하는 위치에 트랜지스터의 전기적 특성을 제어하는 도전층을 포함한다. 이 도전층의 전위를 제어하여, 예를 들면 GND로 함으로써 트랜지스터(812, 813)의 문턱값 전압을 보다 플러스로 하여, 또한 노멀리-오프의 트랜지스터로 할 수 있다. 본 실시형태는, NAND형 회로에서, 트랜지스터(812) 및 트랜지스터(813)에 제공되고, 백 게이트로서 기능하는 이 도전층끼리는 전기적으로 접속하는 예이다. 그러나 이것에 한정되지 않고, 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립하여 전기적으로 제어되는 구조여도 좋다.
본 실시형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 이용함으로써, 소비 전력을 충분히 저감할 수 있다.
또한, 다른 반도체 재료를 이용한 반도체 소자를 적층함으로써, 미세화 및 고집적화를 실현하거나, 또는 안정적이고 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태에서는, 실시형태 1에 나타내는 트랜지스터를 사용한 NOR형 회로와 NAND형 회로의 예를 나타냈지만; 특별히 한정되지 않고, 실시형태 1 또는 실시형태 2에 나타내는 트랜지스터를 사용하여 AND형 회로나 OR 회로 등을 형성할 수 있다. 예를 들면, 실시형태 1 또는 실시형태 2에 나타내는 트랜지스터를 사용하여 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하거나, 또는, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)를 제작할 수 있다.
도 6에 반도체 장치의 회로도를 나타낸다.
도 6에서, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극층은, 전기적으로 접속된다. 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극층은, 전기적으로 접속되어 있다. 트랜지스터(160)는 본 실시형태에서 나타낸 트랜지스터(740, 750, 802)를 이용할 수 있다.
제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극층과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 다른 한쪽은 용량 소자(164)의 전극의 한쪽과 전기적으로 접속된다. 제 5 배선(5th Line)과 용량 소자(164)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
트랜지스터(162)는 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터(415, 416, 417) 중 어느 하나의 구조를 이용할 수 있다.
도 6에 나타내는 회로 구성을 가지는 반도체 장치에서는 트랜지스터(160)의 게이트 전극층의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이에 따라, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극층, 및 용량 소자(164)에 부여된다. 즉, 트랜지스터(160)의 게이트 전극층에는 소정의 전하가 부여된다(기록). 여기에서는, 다른 2개의 전위 레벨을 부여하는 전하(이하, Low 레벨 전하, High 레벨 전하라고 함) 중 어느 것이 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 한다. 따라서, 트랜지스터(160)의 게이트 전극층에 부여된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
이어서 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 부여한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(160)의 게이트 전극층에 유지된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극층에 High 레벨 전하가 부여되고 있는 경우의 겉보기 문턱값(Vth_H)은, 트랜지스터(160)의 게이트 전극층에 Low 레벨 전하가 부여되고 있는 경우의 겉보기 문턱값(Vth_L)보다 낮아지기 때문이다. 여기서, 겉보기 문턱값 전압은, 트랜지스터(160)를「온 상태」로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L의 사이의 전위(V0)로 함으로써, 트랜지스터(160)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들면, 기록에서, High 레벨 전하가 부여되고 있던 경우에는, 제 5 배선의 전위가 V0(＞Vth_H)가 되면, 트랜지스터(160)는「온 상태」가 된다. Low 레벨 전하가 부여되고 있던 경우에는, 제 5 배선의 전위가 V0(＜Vth_L)가 되어도 트랜지스터(160)는「오프 상태」그대로이다. 이 때문에, 제 2 배선의 전위를 봄으로써, 유지되어 있는 정보를 판독할 수 있다.
단, 메모리 셀을 어레이상으로 배치하여 이용하는 경우, 소망의 메모리 셀의 정보만을 판독시키는 것이 필요하게 된다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 「오프 상태」가 되는 것과 같은 전위, 즉, Vth_H보다 작은 전위를 제 5 배선에 부여하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 「온 상태」가 되는 전위, 즉, Vth_L보다 큰 전위를 제 5 배선에 부여하면 좋다.
도 7에 다른 기억 장치의 구조의 일 형태의 예를 나타낸다.
도 7은 기억 장치의 사시도이다. 도 7에 나타내는 기억 장치는 상부에 기억 회로로서 메모리 셀을 복수 포함하는, 메모리 셀 어레이(메모리 셀 어레이(3400_1) 내지 메모리 셀 어레이(3400_n)(n은 2 이상의 정수))를 복수층 포함하고, 하부에 메모리 셀 어레이(3400_1) 내지 메모리 셀 어레이(3400_n)를 동작시키기 위해 필요한 논리 회로(3004)를 포함한다.
도 7에서는, 논리 회로(3004), 메모리 셀 어레이(3400_1) 및 메모리 셀 어레이(3400_2)를 도시하고 있고, 메모리 셀 어레이(3400_1) 또는 메모리 셀 어레이(3400_2)에 포함되는 복수의 메모리 셀 중, 메모리 셀(3170a)과, 메모리 셀(3170b)을 대표로 나타낸다. 메모리 셀(3170a) 및 메모리 셀(3170b)로서는, 예를 들면, 본 실시형태에서 설명한 도 6의 회로 구성과 같은 구성으로 할 수 있다.
단, 메모리 셀(3170a) 및 메모리 셀(3170b)에 포함되는 트랜지스터는, 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터를 이용한다. 산화물 반도체막에 채널 형성 영역을 가지는 트랜지스터의 구성에 대해서는, 실시형태 1에서 설명한 구성과 같기 때문에, 설명은 생략한다.
논리 회로(3004)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 이용한 트랜지스터를 포함한다. 예를 들면, 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판에 소자 분리 절연층을 제공하고, 소자 분리 절연층에 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터를 이용할 할 수 있다. 단, 트랜지스터는, 절연 표면 위에 형성된 다결정 실리콘막 등의 반도체막이나, SOI 기판의 실리콘막에 채널 형성 영역이 형성되는 트랜지스터여도 좋다.
메모리셀 어레이(3400_1) 내지 메모리 셀 어레이(3400_n) 및 논리 회로(3004)는 층간 절연층을 사이에 끼워 적층되고, 층간 절연층을 관통하는 전극이나 배선에 의해 적절히 전기적 접속 등을 행할 수 있다.
본 실시형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 이용함으로써, 매우 장기에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 할 수 있게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 비휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 주입 및 추출을 행할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 개시하는 설명에 따른 반도체 장치에서는, 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 기록이 행해지기 때문에, 고속 동작도 용이하게 실현할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하거나, 또는 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는, 실시형태 1, 실시형태 2, 또는 실시형태 3과 자유롭게 조합시킬 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치의 일례로서, 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터(415, 416, 417) 중 어느 하나를 적어도 일부에 이용한 CPU(Central Processing Unit)에 대하여 설명한다.
도 8의 (A)는 CPU의 구체적인 구성을 나타내는 블록도이다. 도 8의 (A)에 나타내는 CPU는, 기판(1190) 위에, ALU(1191)(ALU : Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 포함하고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도의 칩에 형성해도 좋다. 물론, 도 8의 (A)에 나타내는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 기초로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 포함하고 있고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 8의 (A)에 나타내는 CPU에서는, 레지스터(1196)에, 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀에는, 상기 실시형태 4에 개시한 메모리 셀을 이용할 수 있다.
도 8의 (A)에 나타내는 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)에 포함되는 메모리 셀에서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀로의, 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 유지가 선택되어 있는 경우, 용량 소자로의 데이터의 재기록이 행해지고, 레지스터(1196) 내의 메모리셀로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 8의 (B) 또는 도 8의 (C)에 나타낸 것처럼, 메모리 셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 공급된 노드 사이에, 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 8의 (B) 및 도 8의 (C)의 회로의 설명을 행한다.
도 8의 (B) 및 도 8의 (C)에서는, 메모리 셀로의 전원 전위의 공급을 제어하는 스위칭 소자에, 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터(415, 416, 417) 중 어느 하나를 포함하는 기억 회로의 구성의 일례를 나타낸다.
도 8의 (B)에 나타내는 기억 장치는 스위칭 소자(1141)와, 메모리 셀(1142)을 복수 포함하는 메모리 셀군(1143)을 포함하고 있다. 구체적으로, 각 메모리 셀(1142)에는, 실시형태 3에 기재되어 있는 메모리 셀을 이용할 수 있다. 메모리 셀군(1143)이 포함하는 각 메모리 셀(1142)에는 스위칭 소자(1141)를 통하여, 하이 레벨의 전원 전위(VDD)가 공급되어 있다. 또한, 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)에는, 신호(IN)의 전위와 로우 레벨의 전원 전위(VSS)의 전위가 공급된다.
도 8의 (B)에서는, 스위칭 소자(1141)로서, 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터(415, 416, 417) 중 어느 하나를 이용하고 있고, 이 트랜지스터는 그 게이트 전극층에 부여되는 신호(SigA)에 의해 스위칭이 제어된다.
단, 도 8의 (B)에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 포함하는 구성을 나타내고 있지만; 특별히 한정되지 않고, 트랜지스터를 복수 포함하고 있어도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 포함하고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 8의 (B)에서는, 스위칭 소자(1141)에 의해, 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)로의, 하이 레벨의 전원 전위(VDD)의 공급이 제어되고 있지만, 스위칭 소자(1141)에 의해, 로우 레벨의 전원 전위(VSS)의 공급이 제어되고 있어도 좋다.
도 8의 (C)에는, 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)에, 스위칭 소자(1141)를 통하여, 로우 레벨의 전원 전위(VSS)가 공급되고 있는, 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)로의, 로우 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
메모리 셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 부여되고 있는 노드 사이에 스위칭 소자를 형성하고, 일시적으로 CPU의 동작을 정지하여, 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있기 때문에; 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들면, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에도 CPU의 동작을 정지할 수 있고, 따라서 소비 전력을 저감할 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합시켜 이용할 수 있다.
(실시형태 6)
본 명세서에 개시하는 반도체 장치는 다양한 전자기기(게임기도 포함함)에 적용할 수 있다. 전자기기로서는, 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크톱형 혹은 노트형의 퍼스널 컴퓨터, 워드프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지면 또는 동영상을 재생하는 화상 재생 장치, 휴대용 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 세트, 트랜시버(transceiver), 휴대 무선기, 휴대 전화, 자동차 전화, 휴대형 게임기, 전자 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공조 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료 기기, 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 이용한 엔진이나, 비수계 이차 전지로부터의 전력을 이용하여 전동기에 의해 추진하는 이동체 등도, 전자기기의 범주에 포함되는 것으로 한다. 상기 이동체로서, 예를 들면, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드차(HEV), 플러그인 하이브리드차(PHEV), 이들의 타이어 차륜을 무한 궤도로 바꾼 장궤 차량, 전동 어시스트 자전거를 포함하는 원동기를 포함하는 자전거, 자동 이륜차, 전동차 의자, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공위성, 우주 탐사기나 행성 탐사기, 우주선을 들 수 있다. 이러한 전자기기의 구체예를 도 9의 (A) 내지 도 9의 (C), 및 도 10의 (A) 내지 도 10의 (C)에 나타낸다.
도 9의 (A) 및 도 9의 (B)는 반으로 접을 수 있는 태블릿형 단말이다. 도 9의 (A)는 연 상태이고, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 포함한다.
도 9의 (A) 및 도 9의 (B)에 나타낸 것과 같은 휴대 기기에서는, 화상 데이터의 일시 기억 등에 메모리로서 SRAM 또는 DRAM이 사용되고 있다. 예를 들면, 실시형태 4에 설명한 반도체 장치를 메모리로서 사용할 수 있다. 앞의 실시형태에서 설명한 반도체 장치를 메모리에 채용함으로써, 정보의 기록 및 판독이 고속으로, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감될 수 있다. 도 9의 (A) 및 도 9의 (B)에 나타낸 것과 같은 휴대 기기에서는, 화상 처리나 연산 처리를 행하는 CPU가 사용되고 있다. 그 CPU에 실시형태 5에 나타낸 CPU를 이용할 수 있고, 이용한 경우, 휴대기기의 소비 전력을 저감할 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작키(9638)를 터치함으로써 데이터 입력을 할 수 있다. 또한, 표시부(9631a)에서는, 일례로서 절반의 영역만 표시하는 기능을 가지는 구성, 다른 절반의 영역이 터치 패널의 기능을 가지는 구성을 가지고 있지만 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 가지는 구성으로 해도 좋다. 예를 들면, 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시를 할 수 있다.
터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수 있다.
표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시의 방향을 전환하고, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장되어 있는 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 포함해도 좋다.
또한, 도 9의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않는다. 한쪽의 사이즈와 다른 한쪽의 사이즈가 달라도 좋고, 표시의 품질도 달라도 좋다. 예를 들면 한쪽이 다른 한쪽보다 고정세의 표시를 행할 수 있는 표시 패널로 해도 좋다.
도 9의 (B)는 닫은 상태이고, 태블릿형 단말은, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 포함한다. 단, 도 9의 (B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 포함하는 구성에 대하여 나타낸다.
태블릿형 단말은 반으로 접을 수 있기 때문에, 미사용시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 뛰어나고, 장기 사용의 관점에서도 신뢰성이 우수한 태블릿형 단말을 제공할 수 있다.
이외에도 도 9의 (A) 및 도 9의 (B)에 나타낸 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 단, 태양 전지(9633)는 하우징(9630)의 한쪽면 또는 양면에 제공할 수 있고, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있기 때문에 바람직하다. 또한 배터리(9635)로서는, 리튬 이온 전지를 이용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
도 9의 (B)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 9의 (C)에 블록도를 나타내어 설명한다. 도 9의 (C)에는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)에 대하여 나타내고 있다. 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 9의 (B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선 외광을 이용한 태양 전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양 전지(9633)에 의해 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 이용될 때에는 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압에 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때에는 SW를 오프로 하고, SW2를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
또한 태양 전지(9633)에 대해서는, 발전 수단의 일례로서 나타냈지만, 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(펠티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접점)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또한 다른 충전 수단을 조합시켜 행하는 구성으로 해도 좋다.
도 10의 (A)에서, 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 포함되어 있다. 표시부(8002)에 의해 영상을 표시하고, 스피커부(8003)로부터 음성을 출력할 수 있다.
표시부(8002)는 액정 표시 장치, 유기 EL 소자 등의 발광 소자를 각 화소에 구비한 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel) 등의 반도체 표시 장치를 이용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 구비하고 있어도 좋다. 텔레비전 장치(8000)는, 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 혹은 수신자간끼리 등)의 정보 통신을 행할 수 있다.
또한, 텔레비전 장치(8000)는 정보 통신을 행하기 위한 CPU나 메모리를 포함하고 있어도 좋다. 텔레비전 장치(8000)는 실시형태 4에 나타내는 메모리나, 실시형태 5에 나타낸 CPU를 이용할 수 있다.
도 10의 (A)에서 실내기(8200) 및 실외기(8204)를 가지는 에어컨디셔너는 실시형태 5의 CPU를 이용한 전자기기의 일례이다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 포함한다. 도 10의 (A)에서 CPU(8203)가 실내기(8200)에 형성되어 있는 경우를 예시하고 있지만, CPU(8203)는 실외기(8204)에 제공되어 있어도 좋다. 혹은, 실내기(8200)와 실외기(8204)의 양쪽에 CPU(8203)가 제공되어 있어도 좋다. 실시형태 5에 나타낸 CPU를 에어컨디셔너의 CPU에 이용함으로써 전력 절약화를 도모할 수 있다.
도 10의 (A)에서, 전기 냉동 냉장고(8300)는 산화물 반도체를 이용한 CPU를 구비하는 전자기기의 일례이다. 구체적으로, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 포함한다. 도 10의 (A)에서는 CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 실시형태 5에 나타낸 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)에 이용함으로써 전력 절약화를 도모할 수 있다.
도 10의 (B)에서 전기기기의 일례인 전기 자동차의 예를 나타낸다. 전기 자동차(9700)에는 이차 전지(9701)가 탑재되어 있다(도 10의 (C)). 이차 전지(9701)의 전력은 제어 회로(9702)에 의해 출력이 조정되고, 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시하지 않은 ROM, RAM, CPU 등을 포함하는 처리 장치(9704)에 의해 제어된다. 실시형태 5에 나타낸 CPU를 전기 자동차(9700)의 CPU에 이용함으로써 전력 절약화를 도모할 수 있다.
구동 장치(9703)는 직류 전동기 혹은 교류 전동기 단체, 또는 전동기와 내연 기관을 조합시켜 포함한다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길이나 내리막길 등의 정보, 구동 바퀴에 걸리는 부하 정보 등)의 입력 정보에 기초하여, 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 따라, 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기를 탑재하고 있는 경우는 도시하지 않았지만, 직류를 교류로 변환하는 인버터도 내장된다.
본 실시형태는, 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
160 : 트랜지스터
162 : 트랜지스터
164 : 용량 소자
400 : 기판
401 : 게이트 전극층
402 : 절연막
403 : 산화물 반도체막을 포함하는 적층
403a : 제 1 산화물 반도체막
403b : 제 2 산화물 반도체막
403c : 제 3 산화물 반도체막
415 : 트랜지스터
416 : 트랜지스터
417 : 트랜지스터
433 : 절연막
434 : 배선층
435 : 산화물 절연막
436 : 배선층
437 : 절연막
438 : 전극층
439 : 층간 절연막
442 : 도전층
445a : 전극층
445b : 전극층
485 : 층간 절연막
486 : 배리어 금속막
487 : 저저항 도전층
488 : 배리어 금속막
491 : 도전층
610 : 트랜지스터
647 : 배선층
657 : 배선층
658 : 배선층
684 : 절연막
686 : 절연막
687 : 절연막
690 : 용량 소자
692 : 배선층
693 : 용량 전극층
700 : 기판
740 : 트랜지스터
741 : 게이트 전극층
742 : 게이트 절연막
743 : 채널 형성 영역
744 : n형 불순물 영역
745 : n형 불순물 영역
746 : 측벽 절연층
748 : 배선층
750 : 트랜지스터
751 : 게이트 전극층
752 : 게이트 절연막
753 : 채널 형성 영역
754 : p형 불순물 영역
755 : p형 불순물 영역
756 : 측벽 절연층
760 : 회로
788 : 절연막
789 : 소자 분리 영역
800 : 기판
801 : 트랜지스터
802 : 트랜지스터
803 : 트랜지스터
804 : 트랜지스터
811 : 트랜지스터
812 : 트랜지스터
813 : 트랜지스터
814 : 트랜지스터
825 : 전극층
826 : 절연막
830 : 절연막
831 : 배선층
832 : 배선층
833 : 절연막
834 : 배선층
835 : 배선층
842 : 전극층
1141 : 스위칭소자
1142 : 메모리 셀
1143 : 메모리 셀군
1189 : ROM 인터페이스
1190 : 기판
1191 : ALU
1192 : ALU 컨트롤러
1193 : 인스트럭션 디코더
1194 : 인터럽트 컨트롤러
1195 : 타이밍 컨트롤러
1196 : 레지스터
1197 : 레지스터 컨트롤러
1198 : 버스 인터페이스
1199 : ROM
3004 : 논리 회로
3170a : 메모리셀
3170b : 메모리셀
3400 : 메모리셀 어레이
8000 : 텔레비전 장치
8001 : 하우징
8002 : 표시부
8003 : 스피커부
8200 : 실내기
8201 : 하우징
8202 : 송풍구
8203 : CPU
8204 : 실외기
8300 : 전기 냉동 냉장고
8301 : 하우징
8302 : 냉장실용 문
8303 : 냉동실용 문
8304 : CPU
9033 : 잠금쇠
9034 : 스위치
9035 : 전원 스위치
9036 : 스위치
9038 : 조작 스위치
9630 : 하우징
9631 : 표시부
9631a : 표시부
9631b : 표시부
9632a : 영역
9632b : 영역
9633 : 태양 전지
9634 : 충방전 제어 회로
9635 : 배터리
9636 : DCDC 컨버터
9637 : 컨버터
9638 : 조작키
9639 : 버튼
9700 : 전기 자동차
9701 : 이차 전지
9702 : 제어 회로
9703 : 구동 장치
9704 : 처리 장치
본 출원은 2012년 5월 31일에 일본 특허청에 출원된 일련 번호가 2012-125394인 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
162 : 트랜지스터
164 : 용량 소자
400 : 기판
401 : 게이트 전극층
402 : 절연막
403 : 산화물 반도체막을 포함하는 적층
403a : 제 1 산화물 반도체막
403b : 제 2 산화물 반도체막
403c : 제 3 산화물 반도체막
415 : 트랜지스터
416 : 트랜지스터
417 : 트랜지스터
433 : 절연막
434 : 배선층
435 : 산화물 절연막
436 : 배선층
437 : 절연막
438 : 전극층
439 : 층간 절연막
442 : 도전층
445a : 전극층
445b : 전극층
485 : 층간 절연막
486 : 배리어 금속막
487 : 저저항 도전층
488 : 배리어 금속막
491 : 도전층
610 : 트랜지스터
647 : 배선층
657 : 배선층
658 : 배선층
684 : 절연막
686 : 절연막
687 : 절연막
690 : 용량 소자
692 : 배선층
693 : 용량 전극층
700 : 기판
740 : 트랜지스터
741 : 게이트 전극층
742 : 게이트 절연막
743 : 채널 형성 영역
744 : n형 불순물 영역
745 : n형 불순물 영역
746 : 측벽 절연층
748 : 배선층
750 : 트랜지스터
751 : 게이트 전극층
752 : 게이트 절연막
753 : 채널 형성 영역
754 : p형 불순물 영역
755 : p형 불순물 영역
756 : 측벽 절연층
760 : 회로
788 : 절연막
789 : 소자 분리 영역
800 : 기판
801 : 트랜지스터
802 : 트랜지스터
803 : 트랜지스터
804 : 트랜지스터
811 : 트랜지스터
812 : 트랜지스터
813 : 트랜지스터
814 : 트랜지스터
825 : 전극층
826 : 절연막
830 : 절연막
831 : 배선층
832 : 배선층
833 : 절연막
834 : 배선층
835 : 배선층
842 : 전극층
1141 : 스위칭소자
1142 : 메모리 셀
1143 : 메모리 셀군
1189 : ROM 인터페이스
1190 : 기판
1191 : ALU
1192 : ALU 컨트롤러
1193 : 인스트럭션 디코더
1194 : 인터럽트 컨트롤러
1195 : 타이밍 컨트롤러
1196 : 레지스터
1197 : 레지스터 컨트롤러
1198 : 버스 인터페이스
1199 : ROM
3004 : 논리 회로
3170a : 메모리셀
3170b : 메모리셀
3400 : 메모리셀 어레이
8000 : 텔레비전 장치
8001 : 하우징
8002 : 표시부
8003 : 스피커부
8200 : 실내기
8201 : 하우징
8202 : 송풍구
8203 : CPU
8204 : 실외기
8300 : 전기 냉동 냉장고
8301 : 하우징
8302 : 냉장실용 문
8303 : 냉동실용 문
8304 : CPU
9033 : 잠금쇠
9034 : 스위치
9035 : 전원 스위치
9036 : 스위치
9038 : 조작 스위치
9630 : 하우징
9631 : 표시부
9631a : 표시부
9631b : 표시부
9632a : 영역
9632b : 영역
9633 : 태양 전지
9634 : 충방전 제어 회로
9635 : 배터리
9636 : DCDC 컨버터
9637 : 컨버터
9638 : 조작키
9639 : 버튼
9700 : 전기 자동차
9701 : 이차 전지
9702 : 제어 회로
9703 : 구동 장치
9704 : 처리 장치
본 출원은 2012년 5월 31일에 일본 특허청에 출원된 일련 번호가 2012-125394인 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (20)
- 반도체 장치에 있어서,
실리콘 반도체층을 포함하는 제 1 트랜지스터; 및
상기 제 1 트랜지스터 위의 제 2 트랜지스터를 포함하고,
상기 제 2 트랜지스터는:
제 1 게이트 전극;
상기 제 1 게이트 전극 위의 게이트 절연층;
상기 게이트 절연층 위의 제 1 산화물 반도체층;
상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층; 및
상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층을 포함하고,
상기 제 2 산화물 반도체층은 상기 실리콘 반도체층과 중첩하고,
상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층 각각은 적어도 인듐과 금속 원소를 포함하고,
상기 제 1 산화물 반도체층에서의 상기 금속 원소에 대한 인듐의 조성은, 상기 제 2 산화물 반도체층에서의 상기 금속 원소에 대한 인듐의 조성과는 다르고,
상기 제 2 트랜지스터의 채널 길이 방향에서의 단면도에서, 상기 게이트 절연층의 측면과 상기 제 1 산화물 반도체층의 측면은 서로 정렬되는 것인, 반도체 장치. - 반도체 장치에 있어서,
실리콘 반도체층을 포함하는 제 1 트랜지스터; 및
상기 제 1 트랜지스터 위의 제 2 트랜지스터를 포함하고,
상기 제 2 트랜지스터는:
제 1 게이트 전극;
상기 제 1 게이트 전극 위의 게이트 절연층;
상기 게이트 절연층 위의 제 1 산화물 반도체층;
상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층; 및
상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층을 포함하고,
상기 제 2 산화물 반도체층은 상기 실리콘 반도체층과 중첩하고,
상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층 각각은 적어도 인듐과 금속 원소를 포함하고,
상기 제 1 산화물 반도체층에서의 상기 금속 원소에 대한 인듐의 조성은, 상기 제 2 산화물 반도체층에서의 상기 금속 원소에 대한 인듐의 조성과는 다르고,
상기 제 3 산화물 반도체층에서의 상기 금속 원소에 대한 인듐의 조성은, 상기 제 2 산화물 반도체층에서의 상기 금속 원소에 대한 인듐의 상기 조성과는 다르고,
상기 제 2 트랜지스터의 채널 길이 방향에서의 단면도에서, 상기 게이트 절연층의 측면과 상기 제 1 산화물 반도체층의 측면은 서로 정렬되는 것인, 반도체 장치. - 반도체 장치에 있어서,
실리콘 반도체층을 포함하는 제 1 트랜지스터; 및
상기 제 1 트랜지스터 위의 제 2 트랜지스터를 포함하고,
상기 제 2 트랜지스터는:
제 1 게이트 전극;
상기 제 1 게이트 전극 위의 게이트 절연층;
상기 게이트 절연층 위의 제 1 산화물 반도체층;
상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층; 및
상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층을 포함하고,
상기 제 2 산화물 반도체층은 상기 실리콘 반도체층과 중첩하고,
상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층 각각은 적어도 인듐과 금속 원소를 포함하고,
상기 제 1 산화물 반도체층에서의 상기 금속 원소에 대한 인듐의 조성은, 상기 제 2 산화물 반도체층에서의 상기 금속 원소에 대한 인듐의 조성과는 다르고,
상기 제 3 산화물 반도체층에서의 상기 금속 원소에 대한 인듐의 조성은, 상기 제 2 산화물 반도체층에서의 상기 금속 원소에 대한 인듐의 상기 조성과는 다르고,
상기 제 2 산화물 반도체층의 두께는, 상기 제 1 산화물 반도체층의 두께 및 상기 제 3 산화물 반도체층의 두께보다 크고,
상기 제 2 트랜지스터의 채널 길이 방향에서의 단면도에서, 상기 게이트 절연층의 측면과 상기 제 1 산화물 반도체층의 측면은 서로 정렬되는 것인, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 금속 원소는 갈륨인, 반도체 장치. - 제 4 항에 있어서,
상기 제 2 산화물 반도체층에서의 갈륨에 대한 인듐의 조성은, 상기 제 1 산화물 반도체층에서의 갈륨에 대한 인듐의 조성보다 높은, 반도체 장치. - 제 2 항 또는 제 3 항에 있어서,
상기 금속 원소는 갈륨이고,
상기 제 2 산화물 반도체층에서의 갈륨에 대한 인듐의 조성은, 상기 제 1 산화물 반도체층에서의 갈륨에 대한 인듐의 조성보다 높고,
상기 제 2 산화물 반도체층에서의 갈륨에 대한 인듐의 상기 조성은, 상기 제 3 산화물 반도체층에서의 갈륨에 대한 인듐의 조성보다 높은, 반도체 장치. - 삭제
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 3 산화물 반도체층 위의 제 2 게이트 전극을 더 포함하는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 3 산화물 반도체층 위에서 상기 제 3 산화물 반도체층과 접촉하는 절연층을 더 포함하고,
상기 절연층은 실리콘을 포함하는, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012125394 | 2012-05-31 | ||
| JPJP-P-2012-125394 | 2012-05-31 | ||
| PCT/JP2013/063873 WO2013179922A1 (en) | 2012-05-31 | 2013-05-13 | Semiconductor device and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150027123A KR20150027123A (ko) | 2015-03-11 |
| KR102119914B1 true KR102119914B1 (ko) | 2020-06-05 |
Family
ID=49669118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020147036404A KR102119914B1 (ko) | 2012-05-31 | 2013-05-13 | 반도체 장치 및 그 제작 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US8987731B2 (ko) |
| JP (2) | JP6147573B2 (ko) |
| KR (1) | KR102119914B1 (ko) |
| TW (2) | TWI596771B (ko) |
| WO (1) | WO2013179922A1 (ko) |
Families Citing this family (72)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013021632A1 (ja) * | 2011-08-11 | 2013-02-14 | 出光興産株式会社 | 薄膜トランジスタ |
| KR20210109658A (ko) | 2012-05-10 | 2021-09-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 디바이스 |
| KR102071545B1 (ko) | 2012-05-31 | 2020-01-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR102113160B1 (ko) * | 2012-06-15 | 2020-05-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9059219B2 (en) | 2012-06-27 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| KR102161077B1 (ko) | 2012-06-29 | 2020-09-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP6310194B2 (ja) | 2012-07-06 | 2018-04-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6134598B2 (ja) | 2012-08-02 | 2017-05-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| SG10201700805WA (en) | 2012-08-03 | 2017-02-27 | Semiconductor Energy Lab Co Ltd | Oxide semiconductor stacked film and semiconductor device |
| JP6220597B2 (ja) | 2012-08-10 | 2017-10-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102171650B1 (ko) | 2012-08-10 | 2020-10-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| US9245958B2 (en) | 2012-08-10 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| CN108305895B (zh) | 2012-08-10 | 2021-08-03 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| WO2014024808A1 (en) | 2012-08-10 | 2014-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9929276B2 (en) | 2012-08-10 | 2018-03-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| WO2014046222A1 (en) | 2012-09-24 | 2014-03-27 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| TWI627750B (zh) | 2012-09-24 | 2018-06-21 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| JP6283191B2 (ja) | 2012-10-17 | 2018-02-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102094568B1 (ko) | 2012-10-17 | 2020-03-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그의 제작 방법 |
| KR102227591B1 (ko) | 2012-10-17 | 2021-03-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR102220279B1 (ko) | 2012-10-19 | 2021-02-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법 |
| JP6300489B2 (ja) | 2012-10-24 | 2018-03-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TWI624949B (zh) | 2012-11-30 | 2018-05-21 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| KR102207028B1 (ko) | 2012-12-03 | 2021-01-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2014135478A (ja) | 2012-12-03 | 2014-07-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| DE112013006219T5 (de) | 2012-12-25 | 2015-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung und deren Herstellungsverfahren |
| US9391096B2 (en) | 2013-01-18 | 2016-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| TWI618252B (zh) | 2013-02-12 | 2018-03-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| US9231111B2 (en) | 2013-02-13 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US20140238958A1 (en) * | 2013-02-28 | 2014-08-28 | Ultratech, Inc. | Systems and methods for material processing using light-emitting diodes |
| KR102238682B1 (ko) | 2013-02-28 | 2021-04-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치와 그 제작 방법 |
| KR102153110B1 (ko) | 2013-03-06 | 2020-09-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체막 및 반도체 장치 |
| TWI620324B (zh) | 2013-04-12 | 2018-04-01 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| US10304859B2 (en) | 2013-04-12 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an oxide film on an oxide semiconductor film |
| KR102222344B1 (ko) | 2013-05-02 | 2021-03-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN105190902B (zh) | 2013-05-09 | 2019-01-29 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| DE102014208859B4 (de) * | 2013-05-20 | 2021-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung |
| JP2015195327A (ja) * | 2013-06-05 | 2015-11-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI641112B (zh) | 2013-06-13 | 2018-11-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| US20150008428A1 (en) | 2013-07-08 | 2015-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP6018607B2 (ja) | 2013-07-12 | 2016-11-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9293592B2 (en) * | 2013-10-11 | 2016-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP2015179247A (ja) | 2013-10-22 | 2015-10-08 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR102244460B1 (ko) | 2013-10-22 | 2021-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| DE102014220672A1 (de) | 2013-10-22 | 2015-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung |
| TWI721409B (zh) | 2013-12-19 | 2021-03-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| KR102529174B1 (ko) | 2013-12-27 | 2023-05-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9401432B2 (en) * | 2014-01-16 | 2016-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| KR102306200B1 (ko) * | 2014-01-24 | 2021-09-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2015114476A1 (en) | 2014-01-28 | 2015-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2015125042A1 (en) | 2014-02-19 | 2015-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Oxide, semiconductor device, module, and electronic device |
| DE112014006711B4 (de) * | 2014-05-30 | 2021-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung, Herstellungsverfahren dafür und elektronische Vorrichtung |
| TWI663726B (zh) | 2014-05-30 | 2019-06-21 | Semiconductor Energy Laboratory Co., Ltd. | 半導體裝置、模組及電子裝置 |
| KR102304725B1 (ko) * | 2014-10-16 | 2021-09-27 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법, 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치 |
| WO2016125044A1 (en) | 2015-02-06 | 2016-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Device, manufacturing method thereof, and electronic device |
| WO2016128854A1 (en) | 2015-02-12 | 2016-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor film and semiconductor device |
| JP6705663B2 (ja) * | 2015-03-06 | 2020-06-03 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| KR102582523B1 (ko) | 2015-03-19 | 2023-09-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| US9842938B2 (en) | 2015-03-24 | 2017-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including semiconductor device |
| KR20160114511A (ko) | 2015-03-24 | 2016-10-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| US10096715B2 (en) | 2015-03-26 | 2018-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, and electronic device |
| US9806200B2 (en) | 2015-03-27 | 2017-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10056497B2 (en) * | 2015-04-15 | 2018-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11189736B2 (en) * | 2015-07-24 | 2021-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10714633B2 (en) | 2015-12-15 | 2020-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| CN105576038A (zh) * | 2016-01-12 | 2016-05-11 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
| WO2017153882A1 (en) | 2016-03-11 | 2017-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and display device including the semiconductor device |
| KR102330605B1 (ko) * | 2016-06-22 | 2021-11-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US11545581B2 (en) * | 2019-08-02 | 2023-01-03 | South China University Of Technology | Metal oxide (MO) semiconductor and thin-film transistor and application thereof |
| CN107146816B (zh) * | 2017-04-10 | 2020-05-15 | 华南理工大学 | 一种氧化物半导体薄膜及由其制备的薄膜晶体管 |
| US11545580B2 (en) * | 2017-11-15 | 2023-01-03 | South China University Of Technology | Metal oxide (MO semiconductor and thin-film transistor and application thereof |
| US11355082B2 (en) * | 2018-02-01 | 2022-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135350A (ja) * | 2007-12-03 | 2009-06-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2010016348A (ja) * | 2008-06-30 | 2010-01-21 | Samsung Mobile Display Co Ltd | 薄膜トランジスタ、その製造方法及び薄膜トランジスタを備える平板表示装置 |
| JP2011124360A (ja) * | 2009-12-10 | 2011-06-23 | Fujifilm Corp | 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置 |
| JP2011141523A (ja) * | 2009-10-16 | 2011-07-21 | Semiconductor Energy Lab Co Ltd | 液晶表示装置、及び当該液晶表示装置を具備する電子機器 |
Family Cites Families (137)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| DE69635107D1 (de) | 1995-08-03 | 2005-09-29 | Koninkl Philips Electronics Nv | Halbleiteranordnung mit einem transparenten schaltungselement |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP2003060060A (ja) | 2001-08-21 | 2003-02-28 | Fujitsu Ltd | 半導体集積回路装置 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| WO2003040441A1 (en) | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP2002270617A (ja) * | 2001-12-28 | 2002-09-20 | Seiko Instruments Inc | 半導体装置 |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| CN1445821A (zh) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| KR101078509B1 (ko) | 2004-03-12 | 2011-10-31 | 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 | 박막 트랜지스터의 제조 방법 |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| EP1815530B1 (en) | 2004-11-10 | 2021-02-17 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
| WO2006051993A2 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Amorphous oxide and field effect transistor |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| KR100953596B1 (ko) | 2004-11-10 | 2010-04-21 | 캐논 가부시끼가이샤 | 발광장치 |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| US7608531B2 (en) | 2005-01-28 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| TWI412138B (zh) | 2005-01-28 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| US7544967B2 (en) | 2005-03-28 | 2009-06-09 | Massachusetts Institute Of Technology | Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP5078246B2 (ja) | 2005-09-29 | 2012-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
| EP1998374A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| KR101397571B1 (ko) | 2005-11-15 | 2014-05-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제조방법 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP2008103653A (ja) * | 2006-09-22 | 2008-05-01 | Tohoku Univ | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| US8274078B2 (en) | 2007-04-25 | 2012-09-25 | Canon Kabushiki Kaisha | Metal oxynitride semiconductor containing zinc |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| JP5215158B2 (ja) | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | 無機結晶性配向膜及びその製造方法、半導体デバイス |
| JP4555358B2 (ja) | 2008-03-24 | 2010-09-29 | 富士フイルム株式会社 | 薄膜電界効果型トランジスタおよび表示装置 |
| KR100941850B1 (ko) | 2008-04-03 | 2010-02-11 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
| KR100963026B1 (ko) | 2008-06-30 | 2010-06-10 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
| TWI469354B (zh) * | 2008-07-31 | 2015-01-11 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
| EP2312620A4 (en) | 2008-08-04 | 2013-12-25 | Panasonic Corp | FLEXIBLE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
| JP5345456B2 (ja) | 2008-08-14 | 2013-11-20 | 富士フイルム株式会社 | 薄膜電界効果型トランジスタ |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| KR101648927B1 (ko) | 2009-01-16 | 2016-08-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| JP5606682B2 (ja) | 2009-01-29 | 2014-10-15 | 富士フイルム株式会社 | 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法 |
| JP5564331B2 (ja) | 2009-05-29 | 2014-07-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4571221B1 (ja) | 2009-06-22 | 2010-10-27 | 富士フイルム株式会社 | Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法 |
| JP4415062B1 (ja) | 2009-06-22 | 2010-02-17 | 富士フイルム株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| CN102473734B (zh) | 2009-07-31 | 2015-08-12 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| CN105206676B (zh) | 2009-11-06 | 2019-12-10 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| KR101893332B1 (ko) | 2009-11-13 | 2018-08-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
| KR102462239B1 (ko) | 2009-12-04 | 2022-11-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN102903758B (zh) | 2009-12-28 | 2015-06-03 | 株式会社半导体能源研究所 | 半导体装置 |
| JP2011138934A (ja) | 2009-12-28 | 2011-07-14 | Sony Corp | 薄膜トランジスタ、表示装置および電子機器 |
| KR101701208B1 (ko) | 2010-01-15 | 2017-02-02 | 삼성디스플레이 주식회사 | 표시 기판 |
| KR101838130B1 (ko) * | 2010-02-12 | 2018-03-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작방법 |
| JP2011187506A (ja) | 2010-03-04 | 2011-09-22 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置 |
| CN102844872B (zh) | 2010-04-02 | 2016-08-24 | 株式会社半导体能源研究所 | 半导体装置 |
| WO2011122364A1 (en) | 2010-04-02 | 2011-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5606787B2 (ja) * | 2010-05-18 | 2014-10-15 | 富士フイルム株式会社 | 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置 |
| KR101850567B1 (ko) | 2010-07-16 | 2018-04-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| TWI670711B (zh) * | 2010-09-14 | 2019-09-01 | 日商半導體能源研究所股份有限公司 | 記憶體裝置和半導體裝置 |
| JP2012160679A (ja) | 2011-02-03 | 2012-08-23 | Sony Corp | 薄膜トランジスタ、表示装置および電子機器 |
| KR102546888B1 (ko) | 2011-06-17 | 2023-06-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 디스플레이 장치 |
| KR20130007426A (ko) | 2011-06-17 | 2013-01-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| US9166055B2 (en) | 2011-06-17 | 2015-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9214474B2 (en) | 2011-07-08 | 2015-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US8748886B2 (en) | 2011-07-08 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US8952377B2 (en) | 2011-07-08 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR102071545B1 (ko) | 2012-05-31 | 2020-01-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
2013
- 2013-05-13 WO PCT/JP2013/063873 patent/WO2013179922A1/en active Application Filing
- 2013-05-13 KR KR1020147036404A patent/KR102119914B1/ko active IP Right Grant
- 2013-05-16 US US13/895,577 patent/US8987731B2/en not_active Expired - Fee Related
- 2013-05-17 TW TW102117525A patent/TWI596771B/zh not_active IP Right Cessation
- 2013-05-17 TW TW106118122A patent/TWI675485B/zh not_active IP Right Cessation
- 2013-05-29 JP JP2013113091A patent/JP6147573B2/ja not_active Expired - Fee Related
-
2015
- 2015-03-19 US US14/662,563 patent/US10134909B2/en active Active
-
2017
- 2017-05-17 JP JP2017097906A patent/JP6416981B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135350A (ja) * | 2007-12-03 | 2009-06-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2010016348A (ja) * | 2008-06-30 | 2010-01-21 | Samsung Mobile Display Co Ltd | 薄膜トランジスタ、その製造方法及び薄膜トランジスタを備える平板表示装置 |
| JP2011141523A (ja) * | 2009-10-16 | 2011-07-21 | Semiconductor Energy Lab Co Ltd | 液晶表示装置、及び当該液晶表示装置を具備する電子機器 |
| JP2011124360A (ja) * | 2009-12-10 | 2011-06-23 | Fujifilm Corp | 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130320330A1 (en) | 2013-12-05 |
| US20150194532A1 (en) | 2015-07-09 |
| JP6147573B2 (ja) | 2017-06-14 |
| JP2014007394A (ja) | 2014-01-16 |
| US10134909B2 (en) | 2018-11-20 |
| TWI675485B (zh) | 2019-10-21 |
| TW201733129A (zh) | 2017-09-16 |
| JP2017147469A (ja) | 2017-08-24 |
| WO2013179922A1 (en) | 2013-12-05 |
| TWI596771B (zh) | 2017-08-21 |
| JP6416981B2 (ja) | 2018-10-31 |
| US8987731B2 (en) | 2015-03-24 |
| KR20150027123A (ko) | 2015-03-11 |
| TW201403822A (zh) | 2014-01-16 |
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Legal Events
| Date | Code | Title | Description |
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| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |