TWI596771B

TWI596771B - 半導體裝置及其製造方法

Info

Publication number: TWI596771B
Application number: TW102117525A
Authority: TW
Inventors: 山崎舜平
Original assignee: 半導體能源研究所股份有限公司
Priority date: 2012-05-31
Filing date: 2013-05-17
Publication date: 2017-08-21
Also published as: JP6416981B2; TW201733129A; TWI675485B; JP6147573B2; US8987731B2; JP2017147469A; WO2013179922A1; US10134909B2; TW201403822A; US20150194532A1; US20130320330A1; KR102119914B1; JP2014007394A; KR20150027123A

Description

半導體裝置及其製造方法

本發明係關於一種使用氧化物半導體的半導體裝置及該半導體裝置的製造方法。

在本說明書中，半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置，因此電光裝置、半導體電路以及電子裝置都是半導體裝置。

近年來，已對半導體裝置進行開發，主要使用LSI、CPU、記憶體。CPU是包括從半導體晶片分開的半導體積體電路(至少包括電晶體及記憶體)且形成有作為連接端子的電極的半導體元件的集合體。

LSI、CPU、記憶體等的半導體電路(IC晶片)安裝在電路基板例如印刷線路板上，並用作各種電子裝置的部件之一。

另外，將氧化物半導體膜用於通道形成區域來製造電晶體等的技術引人注目。例如，可以舉出作為氧化物半導體膜使用氧化鋅(ZnO)的電晶體或者使用InGaO₃(ZnO)_m 的電晶體。

在專利文獻1中公開了層疊基板上的第一多元氧化物半導體層、該第一多元氧化物半導體層上的一元氧化物半導體層以及該一元氧化物半導體層上的第二多元氧化物半導體層的三層結構。

[專利文獻1]日本專利申請公開第2011-155249號公報

使用氧化物半導體層的電晶體受到與氧化物半導體層接觸的絕緣膜的影響，即其電特性取決於氧化物半導體層與絕緣膜之間的介面狀態。

例如，在作為絕緣膜使用包含矽的絕緣膜的情況下，當在氧化矽膜上藉由濺射法形成氧化物半導體層時，有可能當進行濺射時矽混入氧化物半導體層中。當矽混入氧化物半導體層中時，這有可能導致降低電晶體的場效應遷移率。

另外，當作為絕緣膜使用氮化矽膜時，在氮化矽膜與氧化物半導體層之間的介面中使多個載體流過，由此難以得到電晶體特性。

本發明的目的之一是提供一種場效應遷移率高的電晶體結構。

於是，為了獲得載體流過的氧化物半導體層與閘極絕緣膜不接觸的結構，採用載體流過的氧化物半導體層離包含矽的閘極絕緣膜遠的埋入通道結構。明確而言，在閘極絕緣膜與氧化物半導體層之間設置緩衝層。作為氧化物半導體層和緩衝層均使用包含銦和金屬元素的材料。作為該金屬元素M，可以舉出鎵或鉿等。氧化物半導體層中的相對於金屬元素M(例如鎵)的銦的組成比緩衝層中的鎵的相對於銦的組成高。另外，緩衝層的厚度比氧化物半導體層的厚度小，使用氧化物半導體層中的相對於金屬元素的銦的組成低的材料。

另外，為了使載體流過的氧化物半導體層與閘極絕緣膜不接觸，較佳為採用第一緩衝層和第二緩衝層夾著氧化物半導體層的結構。

在本說明書中公開了一種半導體裝置，該半導體裝置包括絕緣表面上的第一絕緣層、第一絕緣層上的第一緩衝層、第一緩衝層上的氧化物半導體層、氧化物半導體層上的第二緩衝層以及第二緩衝層上的第二絕緣層，氧化物半導體層、第一緩衝層以及第二緩衝層使用至少包含銦和鎵的氧化物半導體材料，氧化物半導體層中的相對於鎵的銦的組成比第一緩衝層及第二緩衝層中的相對於鎵的銦的組成高，氧化物半導體層的厚度比第一緩衝層及第二緩衝層的厚度大。

當使用底閘極型電晶體時，採用除了上述結構以外還在絕緣表面與第一絕緣層之間具有閘極電極層的結構。

另外，當使用頂閘極型電晶體時，採用除了上述結構以外還在第二絕緣層上具有閘極電極層的結構。

當使用在氧化物半導體層的上下具有閘極電極層的雙閘型電晶體時，除了上述結構以外，還採用在絕緣表面與第一絕緣層之間具有第一閘極電極層以及在第二絕緣層上具有第二閘極電極層的結構。

以下說明氧化物半導體膜的結構。

氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。

非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。

微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。

CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細的說明。

在CAAC-OS膜的透射電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子遷移率的降低。

根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。

另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。

由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。

使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO₄的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO₄結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC- OS膜的被形成面或頂面的方向。

另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO₄結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO₄的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行掃描也不能觀察到明確的峰值。

由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。

注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。

此外，CAAC-OS膜中的晶化度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶成長而形成時，有時頂面附近的晶化度高於被形成面附近的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度改變，所以有時CAAC-OS膜中的晶化度根據區域而不同。

注意，當利用out-of-plane法分析包括InGaZnO₄結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。

在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。

注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。

在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下，因此也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下，因此也包括角度為85°以上且95°以下的情況。

在本說明書中，六方晶系包括三方晶系和菱方晶系。CAAC-OS膜例如使用多晶的氧化物半導體濺射靶材，且藉由濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域沿著a-b面劈開，即具有平行於 a-b面的面的平板狀或顆粒狀的濺射粒子有時剝離。此時，藉由使該平板狀的濺射粒子在保持結晶狀態的情況下到達基板，可以形成CAAC-OS膜。

另外，為了形成CAAC-OS膜，較佳為應用如下條件。

藉由減少當成膜時浸入CAAC-OS膜的雜質的量，可以抑制因雜質導致的結晶狀態的損壞。例如，可以減少存在於成膜室內的雜質(氫、水、二氧化碳及氮等)。另外，可以減少成膜氣體中的雜質。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。

另外，藉由提高成膜時的基板加熱溫度，在濺射粒子附著到基板之後產生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由提高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上產生遷移，濺射粒子的平坦的面附著到基板。

另外，較佳的是，藉由增高成膜氣體中的氧比率並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比率設定為30vol.%以上，較佳為100vol.%。

以下，作為濺射靶材的一個例子示出In-Ga-Zn-O化合物靶材。

將InO_X粉末、GaO_Y粉末及ZnO_Z粉末以規定的比率混合，進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn-O 化合物靶材。另外，X、Y及Z為任意正數。在此，InO_X粉末、GaO_Y粉末及ZnO_Z粉末的規定的比率例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2的莫耳數比。另外，粉末的種類及其混合比率可以根據所製造的濺射靶材適當地改變。

在使用CAAC-OS膜的電晶體中，因照射可見光或紫外光而產生的電特性變動小。因此，這種電晶體的可靠性高。

當作為氧化物半導體層使用CAAC-OS膜並作為緩衝層使用CAAC-OS膜時，由於它們採用同一的結晶結構，所以在介面上缺陷少而可以實現高場效應遷移率。另外，當在接觸於CAAC-OS膜的氧化物半導層上形成緩衝層時，也使以氧化物半導體層為晶種形成在其上的緩衝層容易結晶化，可以使它們成為同一的結晶結構，所以是較佳的。

另外，在離閘極絕緣膜的介面有5nm左右的地方使載體流過，所以將緩衝層的厚度設定為2nm以上且15nm以下，較佳為5nm以上且10nm以下。另外，氧化物半導體層的厚度比緩衝層的厚度大。藉由採用上述結構，可以成為如下結構：在緩衝層與氧化物半導體層之間的介面或氧化物半導體層中使載體流過，即，使載體流過的氧化物半導體層離包含矽的閘極絕緣膜遠。

本發明可以實現場效應遷移率高的電晶體結構。

160‧‧‧電晶體

162‧‧‧電晶體

164‧‧‧電容元件

400‧‧‧基板

401‧‧‧閘極電極層

402‧‧‧絕緣膜

403‧‧‧氧化物半導體膜的疊層

403a‧‧‧第一氧化物半導體膜

403b‧‧‧第二氧化物半導體膜

403c‧‧‧第三氧化物半導體膜

415‧‧‧電晶體

416‧‧‧電晶體

417‧‧‧電晶體

433‧‧‧絕緣膜

434‧‧‧佈線層

435‧‧‧氧化物絕緣膜

436‧‧‧佈線層

437‧‧‧絕緣膜

438‧‧‧電極層

439‧‧‧層間絕緣膜

442‧‧‧導電層

445a‧‧‧電極層

445b‧‧‧電極層

485‧‧‧層間絕緣膜

486‧‧‧阻擋金屬膜

487‧‧‧低電阻導電層

488‧‧‧阻擋金屬膜

491‧‧‧導電層

610‧‧‧電晶體

647‧‧‧佈線層

657‧‧‧佈線層

658‧‧‧佈線層

684‧‧‧絕緣膜

686‧‧‧絕緣膜

687‧‧‧絕緣膜

690‧‧‧電容元件

692‧‧‧佈線層

693‧‧‧電容器電極層

700‧‧‧基板

740‧‧‧電晶體

741‧‧‧閘極電極層

742‧‧‧閘極絕緣膜

743‧‧‧通道形成區域

744‧‧‧n型雜質區域

745‧‧‧n型雜質區域

746‧‧‧側壁絕緣層

748‧‧‧佈線層

750‧‧‧電晶體

751‧‧‧閘極電極層

752‧‧‧閘極絕緣膜

753‧‧‧通道形成區域

754‧‧‧p型雜質區域

755‧‧‧p型雜質區域

756‧‧‧側壁絕緣層

760‧‧‧電路

788‧‧‧絕緣膜

789‧‧‧元件分離區域

800‧‧‧基板

801‧‧‧電晶體

802‧‧‧電晶體

803‧‧‧電晶體

804‧‧‧電晶體

811‧‧‧電晶體

812‧‧‧電晶體

813‧‧‧電晶體

814‧‧‧電晶體

825‧‧‧電極層

826‧‧‧絕緣膜

830‧‧‧絕緣膜

831‧‧‧佈線層

832‧‧‧佈線層

833‧‧‧絕緣膜

834‧‧‧佈線層

835‧‧‧佈線層

842‧‧‧電極層

1141‧‧‧切換元件

1142‧‧‧記憶單元

1143‧‧‧記憶單元群

1189‧‧‧ROM介面

1190‧‧‧基板

1191‧‧‧ALU

1192‧‧‧ALU控制器

1193‧‧‧指令解碼器

1194‧‧‧中斷控制器

1195‧‧‧定時控制器

1196‧‧‧暫存器

1197‧‧‧暫存器控制器

1198‧‧‧匯流排介面

1199‧‧‧ROM

3004‧‧‧邏輯電路

3170a‧‧‧記憶單元

3170b‧‧‧記憶單元

3400‧‧‧記憶單元陣列

8000‧‧‧電視機

8001‧‧‧外殼

8002‧‧‧顯示部

8003‧‧‧揚聲器部

8200‧‧‧室內機

8201‧‧‧外殼

8202‧‧‧送風口

8203‧‧‧CPU

8204‧‧‧室外機

8300‧‧‧電冷藏冷凍箱

8301‧‧‧外殼

8302‧‧‧冷藏室門

8303‧‧‧冷凍室門

8304‧‧‧CPU

9033‧‧‧卡子

9034‧‧‧開關

9035‧‧‧電源開關

9036‧‧‧開關

9038‧‧‧操作開關

9630‧‧‧外殼

9631‧‧‧顯示部

9631a‧‧‧顯示部

9631b‧‧‧顯示部

9632a‧‧‧區域

9632b‧‧‧區域

9633‧‧‧太陽能電池

9634‧‧‧充放電控制電路

9635‧‧‧電池

9636‧‧‧DCDC轉換器

9637‧‧‧轉換器

9638‧‧‧操作鍵

9639‧‧‧按鈕

9700‧‧‧電動汽車

9701‧‧‧二次電池

9702‧‧‧控制電路

9703‧‧‧驅動裝置

9704‧‧‧處理裝置

在圖式中：圖1A至1D是示出本發明的一個方式的製程剖面圖；圖2A至2C是示出本發明的一個方式的剖面圖、俯視圖及能帶圖；圖3A和3B是示出本發明的一個方式的剖面圖；圖4A和4B是示出半導體裝置的一個方式的剖面圖及電路圖；圖5A至5C是示出半導體裝置的一個方式的剖面圖及電路圖；圖6是示出半導體裝置的一個方式的電路圖；圖7是示出半導體裝置的一個方式的透視圖；圖8A至8C是示出半導體裝置的一個方式的方塊圖及電路圖；圖9A至9C是說明電子裝置的圖；圖10A至10C是說明電子裝置的圖。

下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，所屬發明所屬之技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。

實施方式1

在本實施方式中，參照圖1A至1D說明半導體裝置及半導體裝置的製造方法的一個方式。在本實施方式中示出具有氧化物半導體膜的電晶體的製造方法的一個例子。

首先，在具有絕緣表面的基板400上形成絕緣膜433，在其上藉由濺射法、蒸鍍法等形成導電膜，對該導電膜進行蝕刻來形成導電層491、佈線層434、佈線層436。

對可用作具有絕緣表面的基板400的基板沒有特別的限制，但是基板400需要至少具有能夠承受後面進行的熱處理的程度的耐熱性。例如，可以使用玻璃基板如硼矽酸鋇玻璃和硼矽酸鋁玻璃等、陶瓷基板、石英基板、藍寶石基板等。另外，作為基板400，也可以採用由矽或碳化矽等構成的單晶半導體基板、多晶半導體基板、由矽鍺等構成的化合物半導體基板、SOI基板等，並且也可以使用在這些基板上設置有半導體元件的基板。

絕緣膜433可以使用選自氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁等氧化絕緣膜或者氮化矽、氮化鋁等氮化絕緣膜或者氧氮化矽、氧氮化鋁等的氧氮化絕緣膜或者選自氮氧化矽等中的氮氧化絕緣膜的任一絕緣膜或層疊多個的絕緣膜來形成。注意，“氮氧化矽”是指在其組成中氮含量多於氧含量的物質，而“氧氮化矽”是指在其組成中氧含量多於氮含量的物質。與使用矽烷(SiH₄)和氮 (N₂)的混合氣體作為供給氣體形成的氮化矽膜相比，利用電漿CVD(Chemical Vapor Deposition)法使用矽烷(SiH₄)、氮(N₂)和氨(NH₃)的混合氣體作為供給氣體形成的氮化矽膜可以減少該膜中的缺陷。上述氮化矽膜也用作障壁膜，其抑制氫或氫化合物混入到以後形成的氧化物半導體層而提高半導體裝置的可靠性。另外，將電漿CVD法的供給氣體設定為矽烷(SiH₄)、氮(N₂)和氨(NH₃)的混合氣體形成的氮化矽膜與將供給氣體設定為矽烷(SiH₄)和氮(N₂)的混合氣體形成的氮化矽膜相比，可以降低膜中缺陷。藉由將使用矽烷(SiH₄)、氮(N₂)和氨(NH₃)的混合氣體形成的氮化矽膜的厚度設定為300nm以上且400nm以下，可以使ESD耐性成為300V以上。因此，藉由將使用矽烷(SiH₄)、氮(N₂)以及氨(NH₃)的混合氣體形成的氮化矽膜的厚度設定為300nm以上且400nm以下來形成，在其上將層疊供給矽烷(SiH₄)和氮(N₂)的混合氣體形成的氮化矽膜的疊層膜用作絕緣膜433，可以實現具有高ESD耐性的障壁膜。

導電層491、佈線層434、佈線層436可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以這些材料為主要成分的合金材料形成。此外，作為導電層491、佈線層434、佈線層436，可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。導電層491、佈線層434、佈線層436可以是單層結構或疊層結構。

另外，導電層491、佈線層434、佈線層436可以使用氧化銦氧化錫、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、氧化銦氧化鋅以及添加有氧化矽的銦錫氧化物等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。

此外，為了實現常關的切換元件，較佳為將具有5eV(電子伏特)以上，較佳為5.5eV(電子伏特)以上的功函數的材料用於閘極電極層，使電晶體的臨界電壓向正方向漂移。明確而言，較佳為將具有In-N鍵且固有電阻為1×10^-1Ω．cm至1×10^-4Ω．cm，較佳為5×10^-2Ω．cm至1×10^-4Ω．cm的固有電阻的材料用於閘極電極層。作為上述材料的一個例子，可以舉出包含氮的In-Ga-Zn類氧化物膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的In-O膜、金屬氮化膜(InN等)等。

接著，在導電層491、佈線層434、佈線層436上形成氧化物絕緣膜。氧化物絕緣膜是其表面具有反映導電層491、佈線層434、佈線層436的形狀的凸部的膜。

氧化物絕緣膜可以藉由電漿CVD法或濺射法等並使用氧化矽、氧氮化矽、氧化鋁、氧氮化鋁、氧化鉿、氧化鎵、氧化鎵鋅、氧化鋅或這些材料的混合材料來形成。氧化物絕緣膜可以為單層或疊層。

並且，進行拋光處理(例如化學機械拋光法 (Chemical Mechanical Polishing：CMP))形成被平坦化的氧化物絕緣膜435而使佈線層434、佈線層436以及導電層491的上表面露出。在進行CMP之後進行洗滌，進行去除附著於基板上的水分的加熱處理。經過上述製程的剖面圖相當於圖1A。

在被平坦化之後，形成絕緣膜437及氧化物半導體膜的疊層403。經過上述製程的剖面圖相當於圖1B。

並且，利用同一的遮罩進行圖案化，對絕緣膜437及氧化物半導體膜的疊層403選擇性地進行蝕刻。經過上述製程的剖面圖相當於圖1C。藉由在不接觸於大氣的狀態下連續地形成絕緣膜437和氧化物半導體膜的疊層403，可以防止膜介面的雜質污染，所以是較佳的。

絕緣膜437藉由電漿CVD法或濺射法形成。當利用電漿CVD法時，特別佳為利用如下電漿CVD法(也稱為微波電漿CVD法)形成絕緣膜437：利用微波的電場能量發生電漿，由電漿使絕緣膜激發的原料氣體，在被形成物上使激發的原料氣體發生反應而使反應物沉積。由於藉由利用微波的電漿CVD法形成的絕緣膜成為緻密的膜，所以對該絕緣膜進行加工形成的絕緣膜437也是緻密的膜。將絕緣膜437的厚度設定為5nm以上且300nm以下。

作為絕緣膜437的材料，可以使用選自氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁等氧化絕緣膜或者氧氮化矽、氧氮化鋁等的氧氮化絕緣膜或者選自氧氮化矽等中的氧氮化絕緣膜的任一絕緣膜或層疊多個的絕緣膜來形成。另外，作為絕緣膜437的其他材料，也可以使用利用In：Ga：Zn=1：3：2的原子數比的靶材形成的In-Ga-Zn類氧化物膜。

在本實施方式中，如圖1C所示那樣，氧化物半導體膜的疊層403是依次層疊第一氧化物半導體膜403a、第二氧化物半導體膜403b和第三氧化物半導體膜403c的三層結構。

氧化物半導體膜是至少包含In和金屬元素M(M是Ga、Hf、Zn、Mg、Sn等)的氧化物，例如，可以使用二元金屬氧化物如In-Zn類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Sn-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Sn-Hf-Zn類氧化物等。

作為第一氧化物半導體膜403a，使用利用In：Ga：Zn=1：1：1的原子數比的靶材形成的厚度為10nm的In-Ga-Zn類氧化物膜。另外，第一氧化物半導體膜403a也可以稱為第一緩衝層。

作為第二氧化物半導體膜403b，使用利用In：Ga：Zn=3：1：2的原子數比的靶材形成的厚度為20nm的In-Ga-Zn類氧化物膜。第二氧化物半導體膜403b中的相對於鎵的銦的組成比第一緩衝層的中的相對於鎵的銦的組成高。較佳的是，在第二氧化物半導體膜403b中成為膜中的銦比鎵多的組成。

作為第三氧化物半導體膜403c，使用利用In：Ga：Zn=1：1：1的原子數比的靶材形成的厚度為10nm的In-Ga-Zn類氧化物膜。另外，第三氧化物半導體膜403c也可以稱為第二緩衝層。

與使載體流過的第二氧化物半導體膜403b的厚度相比，第一緩衝層及第二緩衝層的厚度成為小。另外，與使載體流過的第二氧化物半導體膜403b的相比，第一緩衝層及第二緩衝層使用包含於氧化物半導體膜的相對於金屬元素的銦的組成小的材料。較佳的是，在第一緩衝層及第二緩衝層中，成為膜中的銦與鎵相同或膜中的銦是鎵以下的組成。

藉由採用上述疊層結構，成為使載體流過的第二氧化物半導體膜403b不接觸於包含矽的絕緣膜的結構。

另外，較佳為形成第一氧化物半導體膜403a及第三氧化物半導體膜403c時利用的靶材和形成第二氧化物半導體膜403b時利用的靶材使用多晶靶材，形成CAAC-OS膜。此外，藉由利用使第二氧化物半導體膜403b容易結晶化的組成，可以也使與第二氧化物半導體膜403b接觸的第一氧化物半導體膜403a及第三氧化物半導體膜403c結晶化。由於在第一氧化物半導體膜403a和第二氧化物半導體膜403b之間的介面中缺陷少，且第二氧化物半導體膜403b和第三氧化物半導體膜403c之間的介面中缺陷少，所以可以實現高場效應遷移率。較佳的是，以使載體只流過在第二氧化物半導體膜403b中的方式調整厚度或組成。

藉由在不接觸於大氣的狀態下連續地形成絕緣膜437和第一氧化物半導體膜403a，可以防止絕緣膜437和第一氧化物半導體膜403a之間的介面的雜質污染，藉由在不接觸於大氣的狀態下連續地形成第二氧化物半導體膜403b和第三氧化物半導體膜403c，可以防止第二氧化物半導體膜403b和第三氧化物半導體膜403c之間的介面的雜質污染。另外，第三氧化物半導體膜403c也用作保護因以後的蝕刻製程等而第二氧化物半導體膜403b接觸大氣的保護膜。藉由使矽等雜質不混入到使載體流過的第二氧化物半導體膜403b的膜中及膜的其上下的介面，可以實現高場效應遷移率。

在形成絕緣膜437及氧化物半導體膜的疊層403之後，形成導電膜。對上述導電膜選擇性地進行蝕刻形成電極層445a、電極層445b以及導電層442。經過上述製程的剖面圖相當於圖1D。藉由上述蝕刻時進行多個蝕刻，形成在下端部具有突出的區域的剖面結構的電極。另外，在下端部具有突出的區域的電極層445a或電極層445b是電晶體的源極電極層或汲極電極層。以接觸於佈線層436上的方式設置電極層445a，以接觸於佈線層434上的方式設置電極層445b。

電極層445a和電極層445b之間的間隔成為電晶體的通道長度L。另外，當將電晶體的通道長度L設定為短於50nm時，例如當設定為30nm左右時，較佳為使用電子束對抗蝕劑進行曝光並將顯影的遮罩用作導電膜的蝕刻遮罩。電子束的加速電壓越高，可以得到越精細的圖案。另外，藉由使用多電子束(multiple electron beams)可以縮減每個基板的處理時間。在能夠照射電子束的電子束寫入裝置中，例如加速電壓較佳為5kV至50kV。電流強度較佳為5×10^-12A至1×10^-11A。最小光束徑較佳為2nm以下。另外，能夠製造的圖案的最小線寬度較佳為8nm以下。根據上述條件，例如可以將圖案的寬度設定為30nm以下，較佳為20nm以下，更佳為8nm以下。

然後，在電極層445a、電極層445b以及導電層442上設置絕緣膜402，在氧化物半導體膜的疊層403上也形成絕緣膜402。絕緣膜402可以使用氧化矽膜、氧化鎵膜、氧化鎵鋅膜、Ga₂O₃(Gd₂O₃)膜、氧化鋅膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜形成。另外，作為其他材料，導電性低的In-Ga-Zn類氧化物膜也可以用作絕緣膜402的材料。導電性低的In-Ga-Zn類氧化物膜利用In：Ga：Zn=1：3：2[原子數比]的氧化物靶材，將基板溫度設定為室溫，作為濺射氣體使用氬或氬和氧的混合氣體來形成，即可。

絕緣膜402更佳為包括包含超過化學計量組成的氧的區域(以下，也稱為氧過剩區域)。這是因為藉由與氧化物半導體膜接觸的絕緣層的疊層403包括氧過剩區域可以向氧化物半導體膜的疊層403供給氧，而可以與防止從氧化物半導體膜的疊層403的氧脫離的同時向氧缺損供給氧。為了在絕緣膜402中設置氧過剩區域，例如在氧氛圍下形成絕緣膜402，即可。或者，也可以對成膜後的絕緣膜402引入氧形成氧過剩區域。另外，絕緣膜402較佳為採用疊層結構，在對包括氧過剩區域的絕緣膜上供給0.17W/cm²以上且0.5W/cm²以下的高頻功率，較佳的是0.26W/cm²以上且0.35W/cm²以下的高頻功率的條件下，形成氧化矽膜或氧氮化矽膜。明確而言，供給作為原料氣體的160sccm的矽烷(SiH₄)、作為原料氣體的4000sccm的一氧化二氮(N₂O)，將處理室中的壓力控制為200Pa，利用27.12MHz的高頻電源供給1500W的功率來形成氧氮化矽膜。另外，將形成氧氮化矽膜時的基板溫度設定為220℃。

接著，藉由在對絕緣膜402選擇性地進行蝕刻形成到達導電層442的開口之後形成導電膜並對該導電膜選擇性地進行蝕刻，形成與導電層442電連接的電極層438及夾著絕緣膜402氧化物半導體膜的疊層403上的閘極電極層401。並且，設置覆蓋閘極電極層401及電極層438且用作障壁膜的絕緣膜407。

作為絕緣膜407，較佳為使用利用電漿CVD法供給矽烷(SiH₄)和氮(N₂)的混合氣體來形成的氮化矽膜。上述氮化矽膜用作障壁膜，其抑制氫或氫化合物混入到氧化物半導體膜而提高半導體裝置的可靠性。

閘極電極層401及電極層438可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以這些材料為主要成分的合金材料形成。此外，作為閘極電極層401及電極層438，也可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。閘極電極層401及電極層438可以是單層結構或疊層結構。

在本實施方式中，作為接觸於絕緣膜402上的閘極電極層401，使用鎢膜。

藉由上述製程，可以製造本實施方式的電晶體415(參照圖2A)。電晶體415是雙閘結構的電晶體的一個例子，圖2A是電晶體415的通道長度方向上的剖面圖。另外，在雙閘結構的電晶體415中，絕緣膜437是第一閘極絕緣膜，絕緣膜402是第二閘極絕緣膜。

另外，導電層491可以用作控制電晶體415的電特性的第二閘極電極層(所謂背閘)。例如，將導電層491的電位設定為GND(或者固定電位)而使電晶體415的臨界電壓進一步向正方向漂移，從而可以實現常關的電晶體。

另外，當不設置導電層491時，也可以製造頂閘極結構的電晶體，在沒有改變製程數而改變佈局的情況下還可以在同一基板上製造雙閘結構的電晶體和頂閘極結構的電晶體。

另外，圖2B是電晶體415的俯視圖的一個例子，以圖2B中的虛線X-Y切斷的剖面相當於圖2A。

另外，圖2C是示出圖2A中的厚度方向上的能帶圖。在本實施方式中，以實現圖2C所示的能帶圖的方式選擇第一氧化物半導體膜403a、第二氧化物半導體膜403b及第三氧化物半導體膜403c的材料。注意，只要在傳導帶形成埋入疊層結構中的通道就可以得到足夠的效果，所以不一定限於如圖2C所示的在傳導帶和價電子帶都具有凹部的能帶圖，例如也可以為獲得只在傳導帶具有凹部的能帶圖的結構。

實施方式2

在本實施方式中，以下示出具有底閘極型結構的電晶體的製造方法的一個例子。另外，到本實施方式的途中的製程與實施方式1相同，所以省略其部分的詳細說明。

首先，進行到實施方式1所示的與圖1C相同的步驟的製程。首先，在基板400上形成導電層491、佈線層434、佈線層436。在導電層491、佈線層434、佈線層436上形成氧化物絕緣膜。並且，進行拋光處理形成被平坦化的氧化物絕緣膜435而使佈線層434、佈線層436以及導電層491的上表面露出。在進行CMP之後進行洗滌，進行去除附著於基板上的水分的加熱處理。在被平坦化之後，形成絕緣膜437及氧化物半導體膜的疊層403。然後，利用同一的遮罩進行圖案化，對絕緣膜437及氧化物半導體膜的疊層403選擇性地進行蝕刻。到這裏是與圖1C相同步驟的製程。

在本實施方式中，使用對絕緣膜437及氧化物半導體膜的疊層403選擇性地進行蝕刻時利用的光阻遮罩，以使氧化物絕緣膜435的一部分為薄的方式進行蝕刻而使佈線層434、佈線層436的上表面露出的面積增大。然後，形成導電膜，對該導電膜選擇性地進行蝕刻來形成電極層445a、電極層445b以及導電層442。

然後，在電極層445a、電極層445b、導電層442以及氧化物半導體膜的疊層403上形成絕緣膜402。

接著，藉由在對絕緣膜402選擇性地進行蝕刻形成到達導電層442的開口之後形成導電膜並對該導電膜選擇性地進行蝕刻，形成與導電層442電連接的電極層438。並且，設置覆蓋電極層438且用作障壁膜的絕緣膜407。

藉由上述製程，可以製造本實施方式的電晶體416(參照圖3A)。電晶體416是底閘極結構的電晶體的一個例子，圖3A是電晶體416的通道長度方向上的剖面圖。

另外，圖3B示出其他底閘極結構的一個例子。圖3B所示的電晶體417在進行到實施方式1所示的與圖1C相同的步驟的製程之後，設置層間絕緣膜439，在層間絕緣膜439中形成到達佈線層434的開口和到達佈線層436的開口。並且，形成電極層445a、電極層445b而使電極層445a與佈線層436電連接並使電極層445b與佈線層434電連接。

另外，層間絕緣膜439使用與絕緣膜402的相同的材料即可。

圖3A所示的電晶體416及圖3B所示的電晶體417是如下結構：藉由使佈線層434或佈線層436與電極層445a或電極層445b確實地連接可以實現良率的提高。

本實施方式可以與實施方式1自由地組合。

實施方式3

在本實施方式中，參照圖4A和4B說明使用實施方式1所示的電晶體的半導體裝置的例子。

圖4A和4B所示的半導體裝置在其下部具有使用第一半導體材料的電晶體740、電晶體750，並且在其上部具有使用第二半導體材料的電晶體610。電晶體610是具有與實施方式1所示的電晶體415相同的結構的例子。另外，與圖2A至2C相同的部分使用相同元件符號進行說明。此外，圖4B是相當於圖4A所示的半導體裝置的電路圖。

這裏，第一半導體材料和第二半導體材料較佳為具有不同帶隙的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用作第一半導體材料，並且將氧化物半導體用作第二半導體材料。使用矽等的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體利用其特性而能夠長時間地保持電荷。

作為用於半導體裝置的基板，可以使用由矽或碳化矽等構成的單晶半導體基板、多晶半導體基板、由矽鍺等構成的化合物半導體基板、SOI(Silicon On Insulator)基板，電晶體的通道形成區域可以形成在半導體基板中或半導體基板上。圖4A所示的半導體裝置是在半導體基板中形成通道形成區域並在其下部製造電晶體的例子。

在圖4A所示的半導體裝置中，將單晶半導體基板用於基板700，在該單晶半導體基板上形成電晶體740、電晶體750，作為第一半導體材料使用單晶矽。電晶體740是n通道型電晶體並電晶體750是p通道型電晶體，電晶體740及電晶體750形成與它們電連接的CMOS(互撲金屬氧化物半導體：Complementary Metal Oxide Semiconductor)電路760。

另外，在本實施方式中，作為基板700使用具有p型的導電型的單晶矽基板，所以對p通道型電晶體的電晶體750的形成區域添加賦予n型的雜質元素，形成n阱。電晶體750的通道形成區域753形成在n阱。作為賦予n型的雜質元素，可以使用磷(P)或砷(As)等。

因此，雖然對n通道型電晶體的電晶體740的形成區域不添加賦予p型的導電型的雜質元素，但是也可以藉由添加賦予p型的導電型的雜質元素形成p阱。作為賦予p型的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga) 等。

另一方面，當使用具有n型的導電型的單晶矽基板時，也可以添加賦予p型的雜質元素形成p阱。

電晶體740包括通道形成區域743、用作LDD(Lightly Doped Drain：輕摻雜汲)區域或擴展區域的n型雜質區域744、用作源極區域或汲極區域的n型雜質區域745、閘極絕緣膜742、閘極電極層741。另外，n型雜質區域745的雜質濃度比n型雜質區域744的雜質濃度高。在閘極電極層741的側面設置側壁絕緣層746，可以將閘極電極層741及側壁絕緣層746用作遮罩來以自對準的方式形成雜質濃度不同的n型雜質區域744、n型雜質區域745。

電晶體750包括通道形成區域753、用作LDD區域或擴展區域的p型雜質區域754、用作源極區域或汲極區域的p型雜質區域755、閘極絕緣膜752、閘極電極層751。另外，p型雜質區域755的雜質濃度比p型雜質區域754的雜質濃度高。在閘極電極層751的側面設置側壁絕緣層756，可以將閘極電極層751及側壁絕緣層756用作遮罩來以自對準的方式形成雜質濃度不同的p型雜質區域754、p型雜質區域755。

在基板700上，電晶體740及電晶體750由元件分離區域789分離，在電晶體740及電晶體750上層疊有絕緣膜788及絕緣膜687。在絕緣膜687上包括藉由形成在絕緣膜788及絕緣膜687中的開口接觸於n型雜質區域745 的佈線層647以及藉由形成在絕緣膜788及絕緣膜687中的開口接觸於p型雜質區域755的佈線層657。另外，在絕緣膜687上形成有使電晶體740及電晶體750電連接的佈線層748。佈線層748在形成在絕緣膜788及絕緣膜687中的到達n型雜質區域745的開口中與n型雜質區域745電連接，在形成在絕緣膜788及絕緣膜687中的到達p型雜質區域755的開口中與p型雜質區域755電連接。

在絕緣膜687、佈線層647、佈線層748、佈線層657上設置有絕緣膜686，在絕緣膜686上形成有佈線層658。佈線層658藉由形成在絕緣膜788、絕緣膜687、絕緣膜686中的開口與閘佈線電連接。閘佈線形成在閘極絕緣膜742及閘極絕緣膜752上，閘佈線分支而分別稱為閘極電極層741及閘極電極層751。

另外，本實施方式的半導體裝置不侷限於圖4A所示的結構，作為電晶體740、電晶體750，可以使用具有矽化物的電晶體或不具有側壁絕緣層的電晶體。當使用具有矽化物的結構時，可以使源極區域及汲極區域更低電阻化，並可以實現半導體裝置的高速化。另外，可以以低電壓進行工作，所以可以降低半導體裝置的耗電量。

接著，說明在圖4A和4B所示的半導體裝置中設置在其下部的電晶體上的上部的元件結構。

在絕緣膜686及佈線層658上層疊有絕緣膜684，在絕緣膜684上形成有導電層491、佈線層434以及佈線層692。

在導電層491、佈線層434以及佈線層692之間設置有氧化物絕緣膜435。在氧化物絕緣膜435上包括絕緣膜437，絕緣膜437上的第一氧化物半導體膜403a、第一氧化物半導體膜403a上的其組成與第一氧化物半導體膜403a的組成不同的第二氧化物半導體膜403b、其組成與第一氧化物半導體膜403a的組成大概相同的第三氧化物半導體膜403c。並且，在第三氧化物半導體膜403c上包括在其下部具有突出的區域的電極層445a及在其下部具有突出的區域的電極層445b。在第二氧化物半導體膜403b中，接觸於不與電極層445a及電極層445b重疊的區域上具有絕緣膜402，在其上設置有閘極電極層401。

另外，電容元件690也在氧化物絕緣膜435上藉由與電晶體610相同的製程形成，電容元件690是一種容量，該容量是將電極層445a設定為一方的電極且將電容器電極層693設定為另一方的電極，將設置在它們之間的絕緣膜402設定為電介質。另外，電容器電極層693藉由與閘極電極層401相同的製程形成。

藉由將導電層491的電位設定為GND(或固定電位)，將導電層491用作控制電晶體610的電特性的背閘。另外，導電層491具有遮蔽靜電的靜電遮蔽功能。注意，當使用導電層491控制電晶體610的臨界值而不需要成為常關的電晶體時，也可以不設置導電層491。另外，在將電晶體610用於某種特定的電路的一部分的情況下當有可能因設置導電層491導致發生障礙時，在其電路中也可以不設置導電層491。

佈線層692藉由形成在絕緣膜684中的開口與佈線層658電連接。在本實施方式中，絕緣膜684是藉由CMP法進行了平坦化處理的例子。

絕緣膜684設置在半導體裝置的下部和上部之間，以導致產生上部的電晶體610的電特性的劣化或變動的氫等雜質不從下部侵入到上部的方式，其用作障壁膜。由此，作為絕緣膜684較佳為使用具有遮蔽雜質等的高功能的緻密的無機絕緣膜(例如，氧化鋁膜、氮化矽膜等)。絕緣膜684可以使用與實施方式1所示的絕緣膜433相同的材料。

電晶體610藉由根據實施方式1所示的製造方法製造，可以與電晶體415同樣地製造。並且，在形成絕緣膜407之後形成層間絕緣膜485。再者，也可以製造如下半導體裝置：在層間絕緣膜485中形成埋入佈線，在埋入佈線的上方形成其他半導體元件或佈線來具有多層結構。

本實施方式可以與實施方式1或實施方式2自由地組合。

實施方式4

作為使用實施方式1所示的電晶體的半導體裝置的其他例子，圖5A示出邏輯電路的NOR型電路的剖面圖的一個例子。圖5B是對應於圖5A的NOR型電路的電路圖，圖5C是NAND型電路的電路圖。

在圖5A及5B所示的NOR型電路中，作為p通道型電晶體的電晶體801、電晶體802，使用具有與圖4A和4B所示的電晶體750相同的結構的將單晶矽基板用於通道形成區域的電晶體，作為n通道型電晶體的電晶體803、電晶體804，使用具有與圖4A和4B所示的電晶體610以及實施方式1所示的電晶體415相同的結構且將氧化物半導體膜用於通道形成區域的電晶體。

另外，在圖5A和5B所示的NOR型電路中，作為電晶體803、電晶體804，在隔著氧化物半導體膜與閘極電極層重疊的位置設置控制電晶體的電特性的導電層491。藉由控制該導電層的電位，例如控制為GND，使電晶體803、電晶體804的臨界電壓進一步向正方向漂移，從而可以實現常關的電晶體。另外，本實施方式是在NOR型電路中設置在電晶體803、電晶體804中且能夠用作背閘的上述導電層彼此電連接的例子。但是不侷限於此，也可以採用能夠用作上述背閘的導電層分別獨立並受到電控制的結構。

圖5A所示的半導體裝置是一種例子，該例子是如下結構：將單晶矽基板用於基板800，在該單晶矽基板上形成電晶體802，在電晶體802上層疊將氧化物半導體膜的疊層用於通道形成區域的電晶體803。

電晶體803的閘極電極層401與佈線層832電連接。另外，佈線層832與佈線層835電連接。另外，電晶體803的閘極電極層401與埋入佈線電連接，埋入佈線與電極層842電連接。另外，埋入佈線包括第一阻擋金屬膜486、第二阻擋金屬膜488、由第一阻擋金屬膜486和第二阻擋金屬膜488圍繞的低電阻導電層487。

埋入佈線以如下方法形成：在層間絕緣膜485中形成到達電極層842的接觸孔，形成第一阻擋金屬膜486，在其上形成用來形成低電阻導電層487的銅膜或銅合金膜。並且，保護為了平坦化進行而拋光露出的低電阻導電層487，以便形成第二阻擋金屬膜488。埋入佈線包括第一阻擋金屬膜486、第二阻擋金屬膜488、由第一阻擋金屬膜486和第二阻擋金屬膜488圍繞的低電阻導電層487。

第一阻擋金屬膜486及第二阻擋金屬膜488使用抑制包含於低電阻導電層487的銅的擴散的導電材料即可，例如使用氮化鉭膜、氮化鉬膜、氮化鎢膜等。

佈線層832設置在形成於絕緣膜826及絕緣膜830中的開口，佈線層835設置形成在絕緣膜833中的開口，電極層842形成在佈線層835上。

電晶體802的電極層825藉由佈線層831及佈線層834與電晶體803的電極層445b電連接。佈線層831設置在形成於絕緣膜830的開口，佈線層834設置在形成於絕緣膜833的開口。另外，電極層445a或電極層445b是電晶體803的源極電極層或汲極電極層。

以接觸於絕緣膜437上的方式形成第一氧化物半導體膜403a，以接觸於第二氧化物半導體膜403b上的方式形成第三氧化物半導體膜403c。另外，由於絕緣膜437及絕緣膜402可以抑制不需要的氧釋放，並可以保持使第二氧化物半導體膜403b處於氧過剩的狀態。因此，在電晶體803中，可以對第二氧化物半導體膜403b及其介面的氧缺損高效率地供給氧。電晶體804的結構與電晶體803的結構相同，電晶體804有同樣的效果。

在圖5C所示的NAND電路中，p通道型電晶體的電晶體811、電晶體814具有與圖4A和4B所示的電晶體750相同的結構，作為n通道型電晶體的電晶體812、電晶體813使用具有與圖4A和4B所示的電晶體610相同的結構且將氧化物半導體膜用於通道形成區域的電晶體。

另外，在圖5C所示的NAND型電路中，作為電晶體812、電晶體813，在隔著氧化物半導體膜與閘極電極層重疊的位置設置控制電晶體的電特性的導電層。藉由控制該導電層的電位，例如控制為GND，使電晶體812、電晶體813的臨界電壓進一步向正方向漂移，從而可以實現常關的電晶體。另外，本實施方式是在NAND型電路中設置在電晶體812、電晶體813中且能夠用作背閘的上述導電層彼此電連接的例子。但是不侷限於此，也可以採用能夠用作上述背閘的導電層分別獨立並受到電控制的結構。

在本實施方式所示的半導體裝置中，藉由應用將氧化物半導體用於其通道形成區域的關態電流(off-state current)極小的電晶體，可以充分降低耗電量。

藉由層疊使用彼此不同的半導體材料的半導體元件，可以提供實現微型化及高積體化且具有穩定的高電特性的半導體裝置及該半導體裝置的製造方法。

在本實施方式中示出使用實施方式1所示的電晶體的NOR型電路和NAND型電路的例子，但是不侷限於此，也可以使用實施方式1或實施方式2所示的電晶體形成AND電路或OR電路等。例如，可以製造如下半導體裝置(記憶體裝置)，該半導體裝置使用實施方式1或實施方式2所示的電晶體，即使在沒有電力供給的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。

圖6示出半導體裝置的電路圖。

在圖6中，第一佈線(1st Line)與電晶體160的源極電極層電連接，第二佈線(2nd Line)與電晶體160的汲極電極層電連接。電晶體160可以使用本實施方式所示的電晶體740、電晶體750、電晶體802。

另外，第三佈線(3rd Line)與電晶體162的源極電極層和汲極電極層中的一方電連接，第四佈線(4th Line)與電晶體162的閘極電極層電連接。並且，電晶體160的閘極電極層以及電晶體162的源極電極層和汲極電極層中的另一方與電容元件164的一方的電極電連接，第五佈線(5th Line)與電容元件164的另一方的電極電連接。

電晶體162可以使用實施方式1或實施方式2所示的電晶體415、電晶體416、電晶體417的任一個結構。

在具有圖6所示的電路結構的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極層的電位的特徵，如下所示那樣，可以進行資料的寫入、保持以及讀出。

對資料的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電晶體160的閘極電極層和電容元件164施加第三佈線的電位。也就是說，對電晶體160的閘極電極層施加規定的電荷(寫入)。這裏，施加賦予兩種不同電位位準的電荷(以下，稱為Low位準電荷、High位準電荷)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，保持對電晶體160的閘極電極層施加的電荷(保持)。

因為電晶體162的關態電流極小，所以電晶體160的閘極電極層的電荷被長時間地保持。

接著，對資料的讀出進行說明。當在對第一佈線施加規定的電位(恆電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，第二佈線根據保持在電晶體160的閘極電極層的電荷量具有不同的電位。這是因為如下緣故：一般而言，在電晶體160為n通道型的情況下，對電晶體160的閘極電極層施加了High位準電荷時的外觀上的臨界值V_{th_H}低於對電晶體160的閘極電極層施加了Low位準電荷時的外觀上的臨界值V_{th_L}。在此，外觀上的臨界電壓是指為了使電晶體160成為“導通狀態”所需要的第五佈線的電位。因此，藉由將第五佈線的電位設定為V_{th_H}和V_{th_L}之間的電位V₀，可以辨別施加到電晶體160的閘極電極層的電荷。例如，在寫入中，當被供給High位準電荷時，如果第五佈線的電位為V₀(>V_{th_H})，則電晶體160成為“導通狀態”。當被供給Low位準電荷時，即使第五佈線的電位為V₀(<V_{th_L})，電晶體160也保持“截止狀態”。因此，藉由辨別第二佈線的電位可以讀出所保持的資料。

注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資料。像這樣，當不讀出資料時，對第五佈線施加不管閘極電極層的狀態如何都使電晶體160成為“截止狀態”的電位，也就是低於V_{th_H}的電位，即可。或者，對第五佈線施加不管閘極電極層的狀態如何都使電晶體160成為“導通狀態”的電位，也就是高於V_{th_L}的電位，即可。

圖7示出與上述記憶體裝置不同的記憶體裝置的結構的一個方式的例子。

圖7是記憶體裝置的透視圖。在圖7所示的記憶體裝置中，上部作為記憶體電路具有包括多個記憶單元的多個層的記憶單元陣列(記憶單元陣列3400_1至記憶單元陣列3400_n，n是2以上的整數)，下部具有為了使記憶單元陣列3400_1至記憶單元陣列3400_n工作所需要的邏輯電路3004。

圖7示出邏輯電路3004、記憶單元陣列3400_1及記憶單元陣列3400_2，作為典型例子示出包括在記憶單元陣列3400_1或記憶單元陣列3400_2中的多個記憶單元中的記憶單元3170a和記憶單元3170b。作為記憶單元3170a和記憶單元3170b，例如也可以採用與本實施方式所說明的圖6的電路結構相同的結構。

此外，包括於記憶單元3170a和記憶單元3170b中的電晶體使用在氧化物半導體膜中具有通道形成區域的電晶體。因為在氧化物半導體膜中具有通道形成區域的電晶體的結構與實施方式1所說明的結構同樣，所以省略其說明。

另外，邏輯電路3004具有將氧化物半導體以外的半導體材料用於通道形成區域的電晶體。例如，可以使用藉由如下步驟而得到的電晶體：在包含半導體材料(如矽等)的基板中設置元件隔離絕緣層，並且在由元件隔離絕緣層圍繞的區域中形成用作通道形成區域的區域。另外，電晶體也可以為在形成在絕緣表面上的多晶矽膜等的半導體膜中或在SOI基板的矽膜中形成通道形成區域的電晶體。

記憶單元陣列3400_1至記憶單元陣列3400_n及邏輯電路3004其間隔著層間絕緣層層疊，可以使用貫穿層間絕緣層的電極或佈線適當地彼此電連接。

在本實施方式所示的半導體裝置中，藉由應用將氧化物半導體用於通道形成區域的關態電流極小的電晶體，可以極為長期保持儲存資料。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使在沒有電力供給的情況(注意，較佳為電位是固定的)下，也可以長期保持內儲資料。

另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，不像習知的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不會產生閘極絕緣膜的劣化等的問題。就是說，在根據所公開的發明的半導體裝置中，對作為習知的非揮發性記憶體所存在的問題的能夠重寫的次數沒有限制，而使可靠性得到顯著提高。再者，根據電晶體的導通狀態或截止狀態進行資料寫入，由此也可以容易實現高速工作。

如上所述，可以提供實現了微型化及高積體化且具有高電特性的半導體裝置以及該半導體裝置的製造方法。

本實施方式可以與實施方式1、實施方式2或實施方式3自由地組合。

實施方式5

在本實施方式中，作為半導體裝置的一個例子，說明至少在其一部分中使用實施方式1或實施方式2所示的電晶體415、416、417中的任一個的CPU(Central Processing Unit：中央處理單元)。

圖8A是示出CPU的具體結構的方塊圖。圖8A所示的CPU在基板1190上具有：ALU1191(Arithmetic logic unit：運算電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、定時控制器1195、暫存器1196、暫存器控制器1197、匯流排介面(Bus I/F)1198、能夠重寫的ROM1199以及ROM介面(ROM I/F)1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖8A所示的CPU只不過是簡化其結構而所示的一個例子，所以實際的CPU根據其用途具有各種各樣的結構。

在藉由匯流排介面1198輸入到CPU的指令輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195。

ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在進行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。

另外，定時控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作定時的信號。例如，定時控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈發生器，並將該內部時脈信號CLK2供給到上述各種電路。

在圖8A所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元可以使用上述實施方式4所公開的記憶單元。

在圖8A所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供給電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供給電源電壓。

如圖8B或8C所示，可以藉由在記憶單元群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來進行電源的停止。以下對圖8B和8C的電路進行說明。

圖8B和8C示出用來控制對記憶單元供給電源電位的切換元件包括實施方式1或實施方式2所示的電晶體415、416、417中的任一個的記憶體電路的結構的一個例子。

圖8B所示的記憶體裝置包括切換元件1141以及具有多個記憶單元1142的記憶單元群1143。明確而言，作為各記憶單元1142可以使用在實施方式3中記載的記憶單元。記憶單元群1143所具有的各記憶單元1142藉由切換元件1141施加有高位準的電源電位VDD。並且，記憶單元群1143所具有的各記憶單元1142施加有信號IN的電位和低位準的電源電位VSS。

在圖8B中，作為切換元件1141使用實施方式1或實施方式2所示的電晶體415、416、417中的任一個的電晶體，並且該電晶體的開關被施加到其閘極電極層的信號SigA控制。

雖然在圖8B中示出切換元件1141只具有一個電晶體的結構，但是對其沒有特別的限制，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。

此外，在圖8B中，由切換元件1141控制對記憶單元群1143所具有的各記憶單元1142供給高位準的電源電位VDD，但是也可以由切換元件1141控制供給低位準的電源電位VSS。

另外，圖8C示出記憶體裝置的一個例子，其中藉由切換元件1141對記憶單元群1143所具有的各記憶單元1142供給低位準的電源電位VSS。可以由切換元件1141控制對記憶單元群1143所具有的各記憶單元1142供給低位準的電源電位VSS。

即使在記憶單元群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來暫時停止CPU的動作而停止供給電源電壓，也能夠保持資料，從而可以降低耗電量。明確地說，例如，在個人電腦的使用者停止對鍵盤等輸入裝置的資料的輸入時，可以停止CPU的工作，由此可以降低耗電量。

在此，雖然以CPU為例子來說明，但是也可以將上述電晶體應用於DSP(Digital Signal Processor：數位信號處理器)、定製LSI、FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等的LSI。

以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。

實施方式6

可以將本說明書所公開的半導體裝置應用於多種電子裝置(包括遊戲機)。作為電子裝置，可以舉出電視機、顯示器等顯示裝置、照明設備、臺式或膝上型個人電腦、文字處理器、再現儲存在DVD(Digital Versatile Disc：數位影音光碟)等儲存介質中的靜態影像或動態影像的影像再現裝置、可攜式CD播放器、收音機、磁帶答錄機、頭戴式耳機音響、音響、無繩電話子機、步話機、便攜無線設備、行動電話機、車載電話、可攜式遊戲機、計算器、可攜式資訊終端、電子筆記本、電子書閱讀器、電子翻譯器、聲音輸入器、攝影機、數位靜態照相機、電動剃鬚刀、微波爐等高頻加熱裝置、電鍋、洗衣機、吸塵器、空調器等空調設備、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷藏冷凍箱、DNA保存用冰凍器、煙探測器、輻射計數器(radiation counters)、透析裝置等醫療設備等。再者，還可以舉出工業設備諸如引導燈、信號機、傳送帶、自動扶梯、電梯、工業機器人、蓄電系統等。另外，利用使用石油的引擎或來自非水類二次電池的電力藉由電動機推進的移動體等也包括在電子裝置的範疇內。作為上述移動體，例如可以舉出電動汽車(EV)、兼具內燃機和電動機的混合動力汽車(HEV)、插電式混合動力汽車(PHEV)、使用履帶代替這些的車輪的履帶式車輛、包括電動輔助自行車的電動自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船。圖9A至9C以及圖10A至10C示出這些電子裝置的具體例子。

圖9A和9B是翻蓋式平板終端。圖9A是打開的狀態，並且平板終端包括外殼9630、顯示部9631a、顯示部9631b、顯示模式切換開關9034、電源開關9035、省電模式切換開關9036、卡子9033以及操作開關9038。

在圖9A和9B所示的可攜式設備中，作為用來暫時儲存影像資料的記憶體使用SRAM或DRAM。例如，可以將實施方式4所說明的半導體裝置用作記憶體。藉由將上述實施方式所說明的半導體裝置用於記憶體，能夠以高速進行資料的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。此外，在圖9A和9B所示的可攜式設備中，使用進行影像處理或運算處理的CPU。作為該CPU使用實施方式5所示的CPU，當使用上述CPU時，可以降低可攜式設備的耗電量。

在顯示部9631a中，可以將其一部分用作觸摸屏的區域9632a，並且可以藉由按觸所顯示的操作鍵9638來輸入資料。此外，作為一個例子，示出顯示部9631a的一半只具有顯示的功能，而另一半具有觸摸屏的功能的結構，但是不侷限於該結構。也可以採用使顯示部9631a的所有區域具有觸摸屏的功能的結構。例如，可以使顯示部9631a的整個面顯示鍵盤按鈕來將其用作觸摸屏，並且將顯示部9631b用作顯示幕面。

在顯示部9631b中與顯示部9631a同樣也可以將其一部分用作觸摸屏的區域9632b。此外，藉由使用手指或觸控筆等按觸觸摸屏上的顯示鍵盤顯示切換按鈕9639的位置，可以在顯示部9631b上顯示鍵盤按鈕。

此外，也可以對觸摸屏的區域9632a和觸摸屏的區域9632b同時進行觸摸輸入。

顯示模式切換開關9034能夠切換豎屏顯示和橫屏顯示等顯示的方向並選擇黑白顯示或彩色顯示等的切換。根據藉由平板終端所內置的光感測器檢測到的使用時的外光的光量，省電模式切換開關9036可以將顯示的亮度設定為最適合的亮度。平板終端除了光感測器以外還可以內置陀螺儀或加速度感測器等檢測傾斜度的感測器等的其他檢測裝置。

圖9A示出顯示部9631b的顯示面積與顯示部9631a的顯示面積相同的例子，但是不侷限於此，既可以使一方的尺寸和另一方的尺寸不同又可以使它們的顯示品質有差異。例如顯示部9631a和顯示部9631b中的一方與另一方相比可以進行高精細的顯示。

圖9B是合上的狀態，並且平板終端包括外殼9630、太陽能電池9633、充放電控制電路9634、電池9635以及DCDC轉換器9636。此外，在圖9B中，作為充放電控制電路9634的一個例子示出具有電池9635和DCDC轉換器9636的結構。

此外，平板終端能夠進行折疊，因此不使用時可以合上外殼9630。因此，可以保護顯示部9631a和顯示部9631b，而可以提供一種具有良好的耐久性且從長期使用的觀點來看具有良好的可靠性的平板終端。

此外，圖9A和9B所示的平板終端還可以具有如下功能：顯示各種各樣的資料(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資料進行操作或編輯的觸摸輸入；藉由各種各樣的軟體(程式)控制處理等。

藉由利用安裝在平板終端的表面上的太陽能電池9633，可以將電力供給到觸摸屏、顯示部或影像信號處理部等。另外，可以藉由將太陽能電池9633設置在外殼9630的單面或雙面，來高效地對電池9635進行充電。另外，當作為電池9635使用鋰離子電池時，有可以實現小型化等的優點。

另外，參照圖9C所示的方塊圖對圖9B所示的充放電控制電路9634的結構和工作進行說明。圖9C示出太陽能電池9633、電池9635、DCDC轉換器9636、轉換器9637、開關SW1至開關SW3以及顯示部9631，電池9635、DCDC轉換器9636、轉換器9637、開關SW1至開關SW3對應於圖9B所示的充放電控制電路9634。

首先，說明在利用外光使太陽能電池9633發電時的工作的例子。使用DCDC轉換器9636對太陽能電池9633所產生的電力進行升壓或降壓以使它成為用來對電池9635進行充電的電壓。並且，當利用來自太陽能電池9633的電力使顯示部9631工作時使開關SW1導通，並且，利用轉換器9637將其升壓或降壓到顯示部9631所需要的電壓。另外，當不進行顯示部9631中的顯示時，可以採用使開關SW1截止且使開關SW2導通來對電池9635進行充電的結構。

注意，作為發電單元的一個例子示出太陽能電池9633，但是不侷限於此，也可以使用壓電元件(piezoelectric element)或熱電轉換元件(珀耳帖元件(peltier element))等其他發電單元進行電池9635的充電。例如，也可以使用以無線(不接觸)的方式能夠收發電力來進行充電的無線電力傳輸模組或組合其他充電方法進行充電。

在圖10A的電視機8000中，外殼8001組裝有顯示部8002，利用顯示部8002可以顯示影像，並且從揚聲器部8003可以輸出聲音。

作為顯示部8002，可以使用液晶顯示裝置、在各個像素中具備有機EL元件等發光元件的發光裝置、電泳顯示裝置、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)等半導體顯示裝置。

電視機8000也可以具備接收機及數據機等。電視機8000可以藉由利用接收機，接收一般的電視廣播。再者，藉由數據機連接到有線或無線方式的通信網路，也可以進行單向(從發送者到接收者)或雙向(發送者和接收者之間或接收者之間等)的資訊通信。

此外，電視機8000也可以具備用來進行資訊通信的CPU、記憶體等。電視機8000也可以使用實施方式4所示的記憶體及實施方式5所示的CPU。

在圖10A中，具有室內機8200和室外機8204的空調器是使用實施方式5的CPU的電子裝置的一個例子。明確地說，室內機8200具有外殼8201、送風口8202、CPU8203等。在圖10A中，例示出CPU8203設置在室內機8200中的情況，但是CPU8203也可以設置在室外機8204中。或者，也可以在室內機8200和室外機8204的兩者中設置CPU8203。藉由將實施方式5所示的CPU用於空調器的CPU，可以實現低耗電量化。

在圖10A中，電冷藏冷凍箱8300是具備使用氧化物半導體的CPU的電子裝置的一個例子。明確地說，電冷藏冷凍箱8300包括外殼8301、冷藏室門8302、冷凍室門8303及CPU8304等。在圖10A中，CPU8304設置在外殼8301的內部。藉由將實施方式5所示的CPU用於電冷藏冷凍箱8300的CPU8304，可以實現低耗電量化。

在圖10B中，示出電子裝置的一個例子的電動汽車的例子。電動汽車9700安裝有二次電池9701(圖10C)。二次電池9701的電力由控制電路9702調整輸出而供給到驅動裝置9703。控制電路9702由具有未圖示的ROM、RAM、CPU等的處理裝置9704控制。藉由將實施方式5所示的CPU用於電動汽車9700的CPU，可以實現低耗電量化。

驅動裝置9703是單獨利用直流電動機或交流電動機，或者將電動機和內燃機組合而構成。處理裝置9704根據電動汽車9700的駕駛員的運算元據(加速、減速、停止等)、行車資料(爬坡、下坡等資料或者行車中的車輪受到的負載等)等的輸入資料，向控制電路9702輸出控制信號。控制電路9702利用處理裝置9704的控制信號調整從二次電池9701供給的電能控制驅動裝置9703的輸出。當安裝有交流電動機時，雖然未圖示，但是還安裝有將直流轉換為交流的反相器。

本實施方式可以與其他實施方式適當地組合而實施。