KR102243843B1 - 산화물 반도체 적층막 및 반도체 장치 - Google Patents

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Abstract

본 발명은, 트랜지스터의 전기 특성의 변동이 생기기 어렵고, 안정성이 높은 산화물 반도체 적층막을 제공하는 것을 과제로 한다. 또한, 상기 산화물 반도체 적층막을 채널이 형성되는 영역에 포함한 전기적으로 안정된 특성을 가지는 트랜지스터를 제공하는 것을 과제로 한다. 산화물 반도체 적층막은 인듐, 갈륨, 및 아연을 함유하고, 순서대로 적층된 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층을 포함한다. 제 2 산화물 반도체층은 제 1 산화물 반도체층 및 제 3 산화물 반도체층보다 인듐의 함유율이 높고, 산화물 반도체 적층막은 에너지가 1.5eV 이상 2.3eV 이하의 범위에서, CPM에 의해 측정된 흡수 계수가 3×10-3/cm 이하이다.

Description

산화물 반도체 적층막 및 반도체 장치{OXIDE SEMICONDUCTOR STACKED FILM AND SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체 적층막 및 전계 효과 트랜지스터를 가지는 반도체 장치의 제작 방법에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이에 많이 이용되는 트랜지스터는 유리 기판 위에 형성된 어모퍼스 실리콘, 단결정 실리콘 또는 다결정 실리콘 등의 실리콘 반도체에 의해 형성되어 있다. 또한, 이 실리콘 반도체를 이용하여 형성된 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
근년, 실리콘 반도체를 대신하여, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 이용하는 기술이 주목받고 있다. 단, 본 명세서 등에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들면, 산화물 반도체로서 산화 아연, 또는 In-Ga-Zn계 산화물을 이용한 트랜지스터를 제작하고, 이 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 비특허문헌 1에서는 비정질의 In-Ga-Zn-O막에서, 1×1020/cm3 이상의 매우 고밀도의 결함 준위가 관찰되고, 열처리에 의해 거의 반감된다고 보고되어 있다.
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보
카미야, 노무라, 호소노, "어모퍼스 산화물 반도체의 물성과 디바이스 개발의 현상", 고체 물리, 2009년 9월호, Vol.44, pp.621-633.
산화물 반도체를 이용한 트랜지스터에서는 경시 변화나 바이어스-열 스트레스 시험(GBT：Gate Bias Temperature) 시험이라고 함)에 의해, 전기 특성, 대표적으로는 문턱 전압이 변동한다는 것이 문제가 되고 있다. 예를 들면, 트랜지스터가 비특허문헌 1에 기재된 결함 준위의 밀도를 가지는 산화물 반도체를 이용할 때, 트랜지스터의 문턱 전압의 변동 등의 전기 특성의 변동을 초래할 우려가 있다.
이러한 트랜지스터의 전기 특성의 변동은 이것을 포함한 반도체 장치의 신뢰성을 저하시키는 요인이 된다.
상기 문제를 감안하여, 본 발명의 일양태에서는 트랜지스터의 전기 특성의 변동이 생기기 어렵고, 안정성이 높은 산화물 반도체 적층막을 제공하는 것을 목적의 하나로 한다. 상기 산화물 반도체 적층막을 채널이 형성되는 영역에 포함한 전기적으로 안정된 특성을 가지는 트랜지스터를 제공하는 것을 또다른 목적의 하나로 한다. 상기 트랜지스터를 포함하는 반도체 장치에서, 신뢰성을 향상시키는 것을 또다른 목적의 하나로 한다.
본 발명의 일양태는 에너지가 1.5eV 이상 2.3eV 이하의 범위에서, CPM에 의해 측정된 국재 준위에 의한 흡수 계수가 3×10-3/cm 이하, 바람직하게는 3×10-4/cm 이하의 산화물 반도체 적층막이다.
본 발명의 일양태는 인듐, 갈륨, 및 아연을 함유하고, 순서대로 적층된 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층을 포함한 산화물 반도체 적층막이다. 제 2 산화물 반도체층은 제 1 산화물 반도체층 및 제 3 산화물 반도체층보다 인듐의 함유율이 높다. 산화물 반도체 적층막은 에너지가 1.5eV 이상 2.3eV 이하의 범위에서, CPM에 의해 측정된 국재 준위에 의한 흡수 계수가 3×10-3/cm 이하인 산화물 반도체 적층막이다.
또한, 본 발명의 일양태는 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연막과, 게이트 절연막을 통하여 게이트 전극층과 중첩하는 산화물 반도체 적층막과, 산화물 반도체 적층막에 접촉하여 제공된 한 쌍의 전극층을 포함하는 반도체 장치이다. 산화물 반도체 적층막은 인듐, 갈륨, 및 아연을 함유하고, 또한, 순서대로 적층된 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층을 포함한다. 제 2 산화물 반도체층은 제 1 산화물 반도체층 및 제 3 산화물 반도체층보다 인듐의 함유율이 높다. 산화물 반도체 적층막에서, 채널이 형성되는 영역은 에너지가 1.5eV 이상 2.3eV 이하의 범위에서, CPM에 의해 측정된 국재 준위에 의한 흡수 계수가 3×10-3/cm 이하이다.
상기 구성에서, 한 쌍의 전극층 및 산화물 반도체 적층막 위에 산화물 절연막이 더 제공되는 것이 바람직하다.
본 발명의 일양태에 따른 반도체 장치는 산화물 반도체 적층막을 이용한 트랜지스터, 혹은 이 트랜지스터를 포함하여 구성되는 회로를 포함한다. 예를 들면, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로; 액정 표시 패널로 대표되는 전기광학 장치나; 발광 소자를 포함하는 발광 표시 장치를 부품으로서 탑재한 전자 기기도 반도체 장치에 포함된다.
본 발명의 일양태에서는 트랜지스터의 전기 특성의 변동이 생기기 어렵고, 안정성이 높은 산화물 반도체 적층막을 제공할 수 있다. 또한, 상기 산화물 반도체 적층막을 채널이 형성되는 영역에 포함한 전기적으로 안정된 특성을 가지는 트랜지스터를 제공할 수 있다. 또한, 상기 트랜지스터를 가지는 반도체 장치에서, 신뢰성을 향상시킬 수 있다.
도 1의 (A) 및 도 1의 (B)는 산화물 반도체 적층막을 나타내는 도면.
도 2의 (A) 내지 도 2의 (C)는 단층 구조, 2층 구조, 및 3층 구조의 산화물 반도체 적층막을 나타내는 도면.
도 3은 CPM 측정 장치를 나타내는 도면.
도 4의 (A) 내지 도 4의 (C)는 반도체 장치를 설명하는 평면도 및 단면도.
도 5의 (A) 및 도 5의 (B)는 반도체 장치를 설명하는 단면도.
도 6의 (A) 및 도 6의 (B)는 단층 구조의 산화물 반도체층의 단면도 및 에너지 밴드도.
도 7의 (A) 및 도 7의 (B)는 3층 구조의 산화물 반도체 적층막의 단면도 및 에너지 밴드도.
도 8의 (A) 내지 도 8의 (E)는 반도체 장치의 제작 방법을 설명하는 단면도.
도 9의 (A) 내지 도 9의 (D)는 반도체 장치를 설명하는 단면도.
도 10의 (A) 내지 도 10의 (D)는 반도체 장치를 설명하는 단면도.
도 11의 (A) 내지 도 11의 (C)는 전자 기기를 나타내는 도면.
도 12의 (A) 내지 도 12의 (C)는 전자 기기를 나타내는 도면.
도 13의 (A) 및 도 13의 (B)는 시료 A 및 시료 B를 설명하는 단면도.
도 14의 (A) 및 도 14의 (B)는 시료 A의 CPM에 의한 측정 결과를 나타내는 도면.
도 15의 (A) 및 도 15의 (B)는 시료 B의 CPM에 의한 측정 결과를 나타내는 도면.
도 16의 (A) 내지 도 16의 (D)는 트랜지스터의 제작 방법을 설명하는 도면.
도 17의 (A) 및 도 17의 (B)는 시료 C에 포함되는 트랜지스터의 Vg-Id 특성을 설명하는 도면.
도 18의 (A) 및 도 18의 (B)는 시료 D에 포함되는 트랜지스터의 Vg-Id 특성을 설명하는 도면.
도 19의 (A) 및 도 19의 (B)는 시료 E에 포함되는 트랜지스터의 Vg-Id 특성을 설명하는 도면.
이하에서는 본 명세서 등에 개시하는 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 다만, 본 명세서 등에 개시하는 발명은 이하의 설명으로 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 명세서 등에 개시하는 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 단, "제 1", "제 2"로 붙여지는 서수사는 편의상 이용하는 것이고, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서 등에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는 본 발명의 일양태에 따른 산화물 반도체 적층막에 대하여, 도 1의 (A) 및 도 1의 (B)를 참조하여 설명한다.
도 1의 (A)에 기판(100) 위에 제공된 산화물 반도체 적층막(101)을 나타낸다. 산화물 반도체 적층막(101)은 복수의 산화물 반도체층을 포함하고, 예를 들면, 제 1 산화물 반도체층(101a), 제 2 산화물 반도체층(101b), 및 제 3 산화물 반도체층(101c)의 3층이 순서대로 적층된 구조이다.
산화물 반도체층(101a∼101c)은 인듐, 갈륨, 및 아연을 포함하고, 원자수비가 다른 산화물 반도체층이다. 산화물 반도체층(101a∼101c)에서, 예를 들면, 제 2 산화물 반도체층(101b)은 제 1 산화물 반도체층(101a)보다 인듐의 함유율을 높게 하는 것이 바람직하고, 제 2 산화물 반도체층(101b)은 제 3 산화물 반도체층(101c)보다 인듐의 함유율이 높은 것이 바람직하다.
또한, 제 2 산화물 반도체층(101b)은 인듐의 함유율이 갈륨의 함유율보다 높은 것이 바람직하다.
단, 제 1 산화물 반도체층(101a)과, 제 3 산화물 반도체층(101c)의 원자수비는 같아도 좋고, 달라도 좋다.
예를 들면, 제 1 산화물 반도체층(101a)의 원자수비를 In：Ga：Zn=1：3：2로 하고, 제 2 산화물 반도체층(101b)의 원자수비를 In：Ga：Zn=1：1：1으로 하고, 제 3 산화물 반도체층(101c)의 원자수비를 In：Ga：Zn=1：3：2로 한다. 예를 들면, 제 1 산화물 반도체층(101a)의 원자수비를 In：Ga：Zn=1：3：2로 하고, 제 2 산화물 반도체층(101b)의 원자수비를 In：Ga：Zn=3：1：2로 하고, 제 3 산화물 반도체층(101c)의 원자수비를 In：Ga：Zn=1：1：1으로 한다. 단, 각 산화물 반도체층의 원자수비는 오차로서 상기 원자수비의 ±20%, 또는 ±10%의 변동을 포함한다.
제 2 산화물 반도체층(101b)은 적층 구조를 더 가지고 있어도 좋다. 도 1의 (B)에, 제 2 산화물 반도체층(101b)이 산화물 반도체층(101b1), 산화물 반도체층(101b2)을 포함하는 구조를 나타낸다. 단, 제 2 산화물 반도체층(101b)을 3층 이상으로 해도 좋다.
이때, 산화물 반도체층(101b1, 101b2)은 산화물 반도체층(101a)보다 인듐의 함유율이 높은 것이 바람직하고, 산화물 반도체층(101c)보다 인듐의 함유율이 높은 것이 바람직하다.
예를 들면, 제 1 산화물 반도체층(101a)의 원자수비를 In：Ga：Zn=1：3：2로 하고, 제 2 산화물 반도체층(101b)에 포함되는 산화물 반도체층(101b1)의 원자수비를 In：Ga：Zn=3：1：2로 하고, 산화물 반도체층(101b2)의 원자수비를 In：Ga：Zn=1：1：1으로 하고, 제 3 산화물 반도체층(101c)의 원자수비를 In：Ga：Zn=1：3：2로 하는 것이 바람직하다. 단, 각 산화물 반도체층의 원자수비는 오차로서 상기의 원자수비의 ±20%, 또는 ±10%의 변동을 포함한다.
산화물 반도체에 포함되는 금속 산화물에서, 인듐의 조성의 비율이 높을수록, 도전율이 높은 금속 산화물이 된다. 예를 들면, 제 2 산화물 반도체층(101b)의 인듐의 함유율을 제 1 산화물 반도체층(101a) 및 제 3 산화물 반도체층(101c)의 인듐의 함유율보다 높게 함으로써, 제 2 산화물 반도체층(101b)의 도전율(σ2)을 제 1 산화물 반도체층(101a)의 도전율(σ1) 및 제 3 산화물 반도체층(101c)의 도전율(σ3)보다 높게 할 수 있다.
도전율(σ2)은 도전율(σ1) 및 도전율(σ3)과 비교하여, 1×103S/cm 이상, 바람직하게는 1×105S/cm 이상 높은 것이 바람직하다.
여기서, 본 발명의 일양태에 따른 산화물 반도체 적층막에서의 효과에 대하여, 도 2의 (A) 내지 도 2의 (C)를 참조하여 설명한다.
산화물 반도체를 이용한 트랜지스터에서, 산화물 반도체층에 포함되는 산소 결손은 트랜지스터의 전기 특성의 불량으로 연결된다. 그러므로, 산화물 반도체층에 포함되는 산소 결손을 저감하는 것이 필요하다. 산화물 반도체층 중에 포함되는 산소 결손은 예를 들면, 산화물 반도체층에의 산소 도입 공정이나, 산화물 반도체층에 접촉하는 절연막으로부터 산소를 공급함으로써, 저감할 수 있다.
그러나, 산화물 반도체층과 접촉하는 절연막이 산화물 반도체층에 포함되는 원소와 다른 원소로 형성되는 경우, 산화물 반도체층과 절연막과의 계면에서, 산소 결손이 형성되기 쉬워진다. 산화물 반도체층과 절연막 사이에 형성되는 산소 결손은 상술한 처리에 의해 저감하는 것은 어렵다.
산화물 반도체층에 포함되는 산소 결손은 산화물 반도체의 에너지 갭 내의 깊은 에너지 위치에 존재하는 국재 준위로서 표면화한다.
예를 들면, 도 2의 (A)에 나타내는 바와 같이, 산화물 반도체층이 단층 구조의 경우라면 산화물 반도체층(111)에서, 절연막(121)과의 계면이나, 절연막(122)과의 계면에 산소 결손이 형성되기 쉬워진다. 예를 들면, 절연막(122)측으로부터 전압이 인가되면, 캐리어는 산화물 반도체층(111)과 절연막(122)과의 계면을 이동한다. 이때, 산화물 반도체층(111)과 절연막(122)과의 계면에 산소 결손에 기인한 국재 준위가 존재하면, 국재 준위에 캐리어가 트랩됨으로써, 트랜지스터의 신뢰성이 저하된다.
또한, 도 2의 (B)에 나타내는 바와 같이, 산화물 반도체층이 2층 적층된 경우라면 산화물 반도체층(112a)과 절연막(121)과의 계면이나, 산화물 반도체층(112b)과 절연막(122)과의 계면에 산소 결손이 존재하기 쉬워진다. 절연막(122)측으로부터 전압이 인가된 경우, 캐리어는 산화물 반도체층(112b)과 절연막(122)과의 계면을 이동한다. 이때, 산화물 반도체층(112b)과 절연막(122)과의 계면에 산소 결손에 기인한 국재 준위가 존재하면, 국재 준위에 캐리어가 트랩됨으로써, 트랜지스터의 신뢰성이 저하된다.
그러므로, 도 2의 (C)에 나타내는 바와 같이, 산화물 반도체층을 3층 적층하고, 산화물 반도체층(113b)의 도전율을 산화물 반도체층(113a) 및 산화물 반도체층(113c)의 도전율보다 높게 한다. 이러한 구성으로 함으로써, 예를 들면, 절연막(122)측으로부터 전압이 인가된 경우에도, 캐리어는 산화물 반도체층(113c)과 절연막(122)과의 계면을 이동하지 않고, 산화물 반도체층(113b)과 산화물 반도체층(113c)과의 계면을 이동한다. 또한, 산화물 반도체층(113b)과 산화물 반도체층(113c)은 원자수비는 다르지만 같은 원소로 구성되는 산화물 반도체층이다. 그러므로, 산화물 반도체층(113b)과 산화물 반도체층(113c)과의 계면에서의 산소 결손의 양은 저감된다. 이것에 의해, 캐리어가 산화물 반도체층(113c)과 산화물 반도체층(113b)과의 계면을 이동한다고 해도, 산소 결손에 기인한 국재 준위의 영향을 작게 할 수 있다.
산화물 반도체의 결함(산소 결손)은 예를 들면, 일정 전류 측정법(CPM：Constant Photocurrent Method)에 의해 평가할 수 있다. CPM 측정은 시료에 제공된 2 전극간에 전압을 인가한 상태로 광 전류값이 일정해지도록 단자간의 시료면에 조사하는 광량을 조정하고, 조사하는 광량으로부터 흡수 계수를 도출하는 것을 각 파장에서 행하는 것이다. CPM 측정에서, 시료에 결함이 있을 때, 결함이 존재하는 준위에 따른 에너지(파장으로부터 환산)에서의 흡수 계수가 증가된다. 이 흡수 계수의 증가분에 상수를 곱함으로써, 시료의 상태 밀도(이하, DOS라고도 함)를 도출할 수 있다.
도 3에 CPM 측정 장치의 모식도를 나타낸다. 도 3에서는 광의 경로를 화살표로, 배선 등을 실선으로 나타낸다.
CPM 측정 장치는 광원이 되는 램프(201)와, 광범위의 파장의 광으로부터 좁은 범위의 파장만을 꺼내는 모노크로메이터(monochromator)(202)와, 모노크로메이터(202)를 투과한 광을 감광시키는 필터(203)와, 모노크로메이터(202)에 의해 감광된 광을 투과 및 반사시키는 빔 스플리터(204)와, 광을 전류로 변환하는 포토 다이오드(205)와, 전류를 계측하는 로크 인 증폭기(209)와, 계측된 전류로부터 조사광량을 추측하는 계산기(208)를 포함한다.
또한, 도 3에 나타내는 시료(210)는 도 1의 (A) 및 도 1의 (B)에 나타내는 산화물 반도체 적층막(101)이다. 상기 산화물 반도체 적층막(101)에는 측정용의 전극(211a, 211b)이 제공되어 있다. 전극(211a, 211b)은 다음의 재료 중 하나 이상을 이용하여 단층 또는 적층을 가지도록 형성하면 좋다 : Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, W, Pt, 및 Au, 이들의 질화물, 산화물, 및 합금으로부터 하나 이상 선택하여, 단층으로 또는 적층으로 이용하면 좋다. 또는 Si, Ti, Ni, Cu, Zn, Ga, In, 및 Sn으로부터 선택된 복수종의 재료를 포함한 투명 도전막을 이용해도 좋다. 바람직하게는 산화물 반도체 적층막(101)과의 계면에 절연막을 형성하지 않는 재료를 선택한다.
전극(211b)은 직류 전원(206)에 저항을 통하여 접속되고, 저항과 병렬로 접속된 로크 인 증폭기(207)에 의해, 광 전류값을 계측할 수 있다.
램프(201)로서 예를 들면, 크세논 램프, 수은 램프, 및 할로겐 램프 등을 이용할 수 있다. 상기 램프 중 어느 하나를 이용해도 좋고, 복수를 조합하여 이용해도 좋다. 크세논 램프를 이용함으로써, 1.5eV∼4.0eV의 범위에서 측정할 수 있기 때문에, 바람직하다.
필터(203)로서 감광(ND：Neutral Density) 필터, 웨지 필터, 및 컷오프 필터 등을 이용할 수 있다. 컷오프 필터는 특정의 파장 범위를 통하여, 다른 파장 범위를 감쇠시키는 기능을 가지는 광학 필터이다. 또한, 상술한 필터를 조합하여 이용함으로써, 조사광량이나 조사 파장의 제어성을 높일 수 있다. 단, 필터(203)가 제공되지 않아도 좋다.
로크 인 증폭기(207) 및 로크 인 증폭기(209)는 입력된 신호 중, 특정의 주파수의 신호를 증폭하여 검출하고, 출력하는 기능을 가진다. 그러므로, 노이즈 등의 영향이 저감되어 고감도로 신호를 검출할 수 있다.
램프(201)로부터 조사된 광은 모노크로메이터(202)에 입사함으로써, 광범위의 파장의 광으로부터 좁은 범위의 파장의 광만이 꺼내진다. 모노크로메이터(202)를 투과한 광은 필터(203)에 입사함으로써 감광된다. 감광된 광이 빔 스플리터(204)에 조사함으로써, 투과한 광을 시료(210)에 조사시키고, 반사된 광을 포토 다이오드(205)에 각각 조사시킨다. 단, 투과광을 시료(210)에 반사광을 포토 다이오드(205)에 조사시킬 필요는 없고, 반대여도 상관없다.
포토 다이오드(205)에 의해, 조사된 광을 전류로 변환된다. 그 후, 로크 인 증폭기(209)에 의해 전류를 계측하고, 계산기(208)에 의해 조사광량을 추측할 수 있다. 또한, 시료(210)에 조사된 광으로부터, 로크 인 증폭기(207)에 의해, 광 전류값을 계측한다. 얻어진 광 전류값은 계산기(208)에 의해 필터(203)에 피드백된다. 얻어진 광 전류값이 너무 높은 경우는 필터(203)의 투과율을 낮추어 조사광량을 저감시킨다. 또한, 광 전류값이 너무 낮은 경우는 필터(203)의 투과율을 높여 조사광량을 증가시키면 좋다.
CPM 측정에 의해 얻어진 흡수 계수의 커브로부터 밴드 테일(band tail)에 기인한 우바흐 테일(urbach tail)이라고 불리는 흡수 계수분을 제거함으로써, 국재 준위에 의한 흡수 계수를 이하의 식으로부터 산출할 수 있다.
Figure 112015018325874-pct00001
여기서,α(E)는 각 에너지에서의 흡수 계수를 나타내고, αu는 우바흐 테일에 의한 흡수 계수를 나타낸다.
산화물 반도체층을 도 1의 (A) 및 도 1의 (B)에 나타내는 바와 같이 적층함으로써, 에너지가 1.5eV 이상 2.3eV 이하의 범위에서, CPM에 의해 측정된 국재 준위에 의한 흡수 계수를 3×10-3/cm 이하, 보다 바람직하게는 3×10-4/cm 이하로 할 수 있다.
이하에서는 산화물 반도체층의 구조에 대하여 설명한다.
산화물 반도체층은 비단결정 산화물 반도체층과 단결정 산화물 반도체층으로 크게 구분된다. 비단결정 산화물 반도체층이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층, 다결정 산화물 반도체층, 미결정 산화물 반도체층, 비정질 산화물 반도체층 등을 말한다.
먼저 CAAC-OS층에 대하여 설명한다.
CAAC-OS층은 c축 배향한 복수의 결정부를 가지는 산화물 반도체층의 하나이다.
CAAC-OS층을 투과형 전자현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 명확한 결정부끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그러므로, CAAC-OS층은 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS층을 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS층을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이고, CAAC-OS층의 피형성면 또는 상면과 평행으로 배열된다.
또한, 본 명세서에서, "평행"이란, 2개의 직선이 -10°이상 10°이하의 각도로 형성되어 있는 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 포함된다. 또한, "수직"이란, 2개의 직선이 80°이상 100°이하의 각도로 형성되어 있는 상태를 말하며, 따라서, 85°이상 95°이하의 경우도 포함된다.
또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
한편, CAAC-OS층을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰에 의해, CAAC-OS층의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS층에 포함되는 대부분의 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS층에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. 단, CAAC-OS층에 포함되는 복수의 결정부가 연결됨으로써, 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들면, 평면 TEM상에서, 2500nm2 이상, 5μm2 이상 또는 1000μm2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS층에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행한다. 예를 들면 InGaZnO4의 결정을 포함하는 CAAC-OS층의 out-of-plane법에 의한 해석에서는 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC-OS층의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS층에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는 2θ가 56°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. 여기서, 2θ를 56°근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행한다. InGaZnO4의 단결정 산화물 반도체층이면 피크가 6개 관찰된다. 6개의 피크는 (110)면과 등가인 결정면에 귀속된다. 이에 비하여, CAAC-OS층의 경우는 2θ를 56°근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS층에서는, 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만 c축 배향성을 가지고, 또한, c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열한 금속 원자의 각층은 결정의 ab면에 평행한 면이다.
단, 결정부는 CAAC-OS층을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS층의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS층의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS층의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.
CAAC-OS층 내에서, c축 배향한 결정부의 분포가 균일하지 않아도 좋다. 예를 들면, CAAC-OS층의 결정부가 CAAC-OS층의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향한 결정부의 비율이 높아지는 경우가 있다. 또한, CAAC-OS층에 불순물을 첨가하는 경우, 불순물이 첨가된 영역이 변질되어, 부분적으로 c축 배향한 결정부의 비율이 다른 영역이 형성되는 경우도 있다.
단, InGaZnO4의 결정을 가지는 CAAC-OS층의 out-of-plane법에 의한 해석에서는 2θ가 31°근방의 피크 외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는 CAAC-OS층 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS층은 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS층은 불순물 농도가 낮은 산화물 반도체층이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체층의 주성분 이외의 원소이다. 특히, 실리콘 등의 산화물 반도체층을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체층으로부터 산소를 빼앗음으로써, 산화물 반도체층의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다. 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체층 내부에 포함되면, 산화물 반도체층의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다. 단, 산화물 반도체층에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS층은 결함 준위 밀도가 낮은 산화물 반도체층이다. 예를 들면, 산화물 반도체층 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 일이 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체층을 포함한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리-온이라고도 함)이 되는 경우가 적다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체층을 포함한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 산화물 반도체층의 캐리어 트랩에 포획된 전하는 방출하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 그러므로, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체층을 포함한 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS층을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체층에 대하여 설명한다.
미결정 산화물 반도체층은 TEM에 의한 관찰상에서는 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체층에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 것이 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc：nanocrystal)을 가지는 산화물 반도체층을, nc-OS(nanocrystalline Oxide Semiconductor)층이라고 부른다. nc-OS층은 예를 들면, TEM에 의한 관찰상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS층은 미소한 영역(예를 들면, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS층은 다른 결정부간에서 결정 방위에 규칙성을 볼 수 없다. 그러므로, nc-OS층은 분석 방법에 따라서는 비정질 산화물 반도체층과 구별이 되지 않는 경우가 있다; 따라서, 막 전체에서 배향성을 볼 수 없다. 따라서, nc-OS층을 분석 방법에 따라서 비정질 산화물 반도체로부터 구별할 수 없는 경우가 있다. 예를 들면, nc-OS층에 대하여, 결정부보다 큰 직경의 X선을 이용하는 XRD 장치를 이용하여 구조 해석을 행하면 out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS층에 대하여, 결정부보다 큰 프로브 직경(예를 들면 50nm 이상)의 전자선을 이용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면 헤일로 패턴과 같은 회절상이 관측된다. 한편, nc-OS층에 대하여, 결정부의 크기와 비슷하거나 결정부보다 작은 프로브 직경(예를 들면 1nm 이상 30nm 이하)의 전자선을 이용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면 스폿이 관측된다. 또한, nc-OS층에 대하여 나노 빔 전자선 회절을 행하면 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS층에 대하여 나노 빔 전자선 회절을 행하면 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS층은 비정질 산화물 반도체층보다 규칙성이 높은 산화물 반도체층이고, nc-OS층은 비정질 산화물 반도체층보다 결함 준위 밀도가 낮아진다. 그러나, nc-OS층은 다른 결정부간에서 결정 방위에 규칙성을 볼 수 없다; 따라서, nc-OS층은 CAAC-OS층과 비교하여 결함 준위 밀도가 높아진다.
산화물 반도체층(101a∼101c)의 각각은 예를 들면, 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS층 중 어느 하나로 형성된다.
산화물 반도체층(101a∼101c)은 각각 결정성이 다른 산화물 반도체를 이용해도 좋다. 즉, 미결정 산화물 반도체, 비정질 산화물 반도체, 및 CAAC-OS를 적절히 이용하여 형성한 구성으로 해도 좋다. 산화물 반도체층(101b)에 CAAC-OS를 이용함으로써, 막 중에 포함되는 산소 결손을 보다 저감할 수 있기 때문에 바람직하다.
비정질 산화물 반도체는 불순물이 포획되기 쉽고 캐리어 밀도가 높아지는 경향이 있기 때문에; 비교적 용이하게, 비교적 높은 전계 효과 이동도를 얻을 수 있다.
평탄한 표면 위에 산화물 반도체층을 성막함으로써, 결정성을 높일 수 있다. 산화물 반도체층은 예를 들면, 평균면 조도(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
단, Ra는 JIS B 0601：2001(ISO4287：1997)으로 정의되어 있는 산술 평균 조도를 곡면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이다. 여기서, Ra는 "기준면으로부터 지정면까지의 편차의 절대값을 평균한 값"이라고 표현할 수 있고, 이하의 식으로 정의된다.
Figure 112015018325874-pct00002
여기서, 지정면이란, 조도 계측의 대상이 되는 면이고, 좌표(x1, y1, f(x1, y1)), (x1, y2 , f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 표시되는 사각형의 영역으로 한다. 또한, 지정면을 xy평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0로 한다. 단, Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 측정할 수 있다.
제 1 산화물 반도체층(101a) 내지 제 3 산화물 반도체층(101c)의 두께는 각각 1nm 이상 50nm 이하, 바람직하게는 5nm 이상 20nm 이하로 하는 것이 바람직하다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일양태에 따른 반도체 장치의 한 형태에 대하여, 도 4의 (A) 내지 도 4의 (C), 도 5의 (A) 및 도 5의 (B), 도 6의 (A) 및 도 6의 (B), 및 도 7의 (A) 및 도 7의 (B)를 참조하여 설명한다.
본 발명의 일양태에 따른 반도체 장치에 포함되는 트랜지스터의 구조는 특별히 한정되지 않고; 예를 들면, 탑 게이트 구조, 또는 보텀 게이트 구조의 스태거형 및 플래너형 등을 적용할 수 있다. 또한, 트랜지스터는 채널 형성 영역을 1개 포함하는 싱글 게이트 구조여도, 채널 형성 영역을 2개 포함하는 더블 게이트 구조 혹은 채널 형성 영역을 3개 포함하는는 트리플 게이트 구조 등의 멀티 게이트 구조여도 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 사이에 끼우고 제공된 2개의 게이트 전극층을 포함하는 듀얼 게이트형이여도 좋다.
도 4의 (A) 내지 도 4의 (C)에, 보텀 게이트 구조의 트랜지스터(310)의 구성예를 나타낸다. 도 4의 (A)는 트랜지스터(310)의 평면도이며, 도 4의 (B)는 도 4의 (A) 중의 일점 쇄선 A1-A2에서의 단면도이며, 도 4의 (C)는 도 4의 (A) 중의 일점 쇄선 B1-B2에서의 단면도이다.
트랜지스터(310)는 절연 표면을 가지는 기판(400) 위에 제공된 게이트 전극층(401)과, 게이트 전극층(401) 위에 제공된 게이트 절연막(402)과, 게이트 절연막(402)을 사이에 끼우고 게이트 전극층(401)과 중첩하는 산화물 반도체 적층막(404)과, 산화물 반도체 적층막(404)과 접촉하여 제공된 소스 전극층(405a) 및 드레인 전극층(405b)을 포함한다. 또한, 소스 전극층(405a) 및 드레인 전극층(405b)을 덮고, 산화물 반도체 적층막(404)과 접촉하도록 절연막(406)이 제공되어 있다.
산화물 반도체 적층막(404)은 실시형태 1에 나타내는 복수의 산화물 반도체층이 적층된 산화물 반도체 적층막을 이용할 수 있다. 산화물 반도체 적층막(404)은 예를 들면, 인듐, 갈륨, 및 아연을 함유하고, 제 1 산화물 반도체층(404a), 제 2 산화물 반도체층(404b), 제 3 산화물 반도체층(404c)이 순서대로 적층된 구조를 포함한다. 단, 본 실시형태에서는 도 1의 (A)에 나타내는 산화물 반도체 적층막이 3층 적층된 구조에 대하여 나타내지만; 도 1의 (B)에 나타내는 산화물 반도체 적층막과 같이, 제 2 산화물 반도체층이 적층 구조를 더 가지는 구조여도 좋다.
산화물 반도체 적층막(404)에서, 산화물 반도체층(404b)은 산화물 반도체층(404a)보다 인듐의 함유율이 높은 것이 바람직하고, 산화물 반도체층(404b)은 산화물 반도체층(404c)보다 인듐의 함유율이 높은 것이 바람직하다.
또한, 산화물 반도체층(404b)은 인듐의 함유율이 갈륨의 함유율보다 높은 것이 바람직하다.
예를 들면, 산화물 반도체층(404a)의 원자수비를 In：Ga：Zn=1：3：2로 하고, 산화물 반도체층(404b)의 원자수비를 In：Ga：Zn=1：1：1으로 하고, 산화물 반도체층(404c)의 원자수비를 In：Ga：Zn=1：3：2로 하는 것이 바람직하다. 단, 각 산화물 반도체층의 원자수비는 오차로서 상기의 원자수비의 ±20%, 또는 ±10%의 변동을 포함한다.
산화물 반도체에 포함되는 금속 산화물에서, 인듐의 조성의 비율이 높을수록, 도전율이 높은 금속 산화물이 된다. 예를 들면, 제 2 산화물 반도체층(404b)의 인듐의 함유율을 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)의 인듐의 함유율보다 많게 함으로써, 제 2 산화물 반도체층(404b)의 도전율(σ2)을 제 1 산화물 반도체층(404a)의 도전율(σ1) 및 제 3 산화물 반도체층(404c)의 도전율(σ3)보다 높게 할 수 있다.
도전율(σ2)은 도전율(σ1) 및 도전율(σ3)과 비교하여, 1×103S/cm 이상, 바람직하게는 1×105S/cm 이상 높은 것이 바람직하다.
산화물 반도체 적층막(404)을 상기의 적층 구조로 함으로써, CPM에 의해 측정된 국재 준위에 의한 흡수 계수를 3×10-3/cm 이하, 보다 바람직하게는 3×10-4/cm 이하로 할 수 있다.
산화물 반도체층(404a∼404c)은 비정질 산화물 반도체, 단결정 산화물 반도체, 및 다결정 산화물 반도체 외에, CAAC-OS로 구성되어 있는 것이 바람직하다. 또한, 산화물 반도체층(404a∼404c)은 결정성이 다른 산화물 반도체를 이용해도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 비정질 산화물 반도체, 및 CAAC-OS를 적절히 조합하여 형성해도 좋다. 산화물 반도체층(404b)에 CAAC-OS를 이용함으로써, 막 중에 포함되는 산소 결손을 보다 저감할 수 있기 때문에 바람직하다.
또한, 게이트 전극층(401)측의 제 1 산화물 반도체층(404a)의 막 두께가 너무 두꺼우면, 게이트 전극층(401)에 전압이 인가된 경우, 캐리어는 제 1 산화물 반도체층(404a)과 제 2 산화물 반도체층(404b)과의 계면이 아닌, 제 1 산화물 반도체층(404a)을 이동한다. 예를 들면, 제 1 내지 제 3 산화물 반도체층(404a∼404c)의 두께는 각각 1nm 이상 50nm 이하, 바람직하게는 5nm 이상 20nm 이하로 하는 것이 바람직하다. 예를 들면, 제 1 산화물 반도체층(404a)의 막 두께를 5nm 이상 15nm 이하로 하고, 제 2 산화물 반도체층(404b)의 막 두께를 15nm 이상 35nm 이하로 하고, 제 3 산화물 반도체층(404c)의 막 두께를 20nm 이상 40nm 이하로 하면 좋다.
보텀 게이트 구조의 트랜지스터(310)에서, 산화물 반도체층(404b)의 도전율을 산화물 반도체층(404a) 및 산화물 반도체층(404c)의 도전율보다 높게 한다. 이러한 구성으로 함으로써, 게이트 전극층(401)에 전압이 인가된 경우에도, 캐리어는 산화물 반도체층(404a)과 게이트 절연막(402)과의 계면을 이동하지 않고, 산화물 반도체층(404b)과 산화물 반도체층(404a)과의 계면을 이동한다. 또한, 산화물 반도체층(404b)과 산화물 반도체층(404a)은 원자수비는 다르지만 같은 원소를 포함하는 산화물 반도체층이다. 그러므로, 산화물 반도체층(404b)과 산화물 반도체층(404a)과의 계면에서의 산소 결손의 양은 저감되어 있다. 이것에 의해, 캐리어가 산화물 반도체층(404a)과 산화물 반도체층(404b)과의 계면을 이동한다고 해도, 산소 결손에 기인한 국재 준위의 영향을 작게 할 수 있다. 이것에 의해, 트랜지스터의 전기 특성이 변동하는 것을 억제할 수 있어, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
도 5의 (A)에 탑 게이트 구조의 트랜지스터(320)를 나타낸다.
트랜지스터(320)는 절연 표면을 가지는 기판(400) 위에 제공된 절연막(408)과, 절연막(408) 위에 제공된 산화물 반도체 적층막(404)과, 산화물 반도체 적층막(404)에 접촉하여 제공된 소스 전극층(405a) 및 드레인 전극층(405b)과, 산화물 반도체 적층막(404), 소스 전극층(405a), 및 드레인 전극층(405b) 위에 제공된 게이트 절연막(409)과, 게이트 절연막(409)을 사이에 끼우고 산화물 반도체 적층막(404)과 중첩하는 게이트 전극층(410)을 포함한다.
도 5의 (A)에 나타내는 트랜지스터(320)에서, 산화물 반도체 적층막(404)은 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)의 순서로 적층되어 있다.
게이트 전극층(410)측의 제 3 산화물 반도체층(404c)의 막 두께가 너무 두꺼우면, 게이트 전극층(410)에 전압이 인가된 경우, 캐리어는 제 3 산화물 반도체층(404c)과 제 2 산화물 반도체층(404b)과의 계면이 아닌, 제 3 산화물 반도체층(404c)을 이동한다. 예를 들면, 제 1 내지 제 3 산화물 반도체층(404a∼404c)의 두께는 각각 1nm 이상 50nm 이하, 바람직하게는 5nm 이상 20nm 이하로 하는 것이 바람직하다. 예를 들면, 제 1 산화물 반도체층(404a)의 막 두께를 20nm 이상 40nm 이하로 하고, 제 2 산화물 반도체층(404b)의 막 두께를 15nm 이상 35nm 이하로 하고, 제 3 산화물 반도체층(404c)의 막 두께를 5nm 이상 15nm 이하로 하면 좋다.
탑 게이트 구조의 트랜지스터(320)에서도, 산화물 반도체층(404b)의 도전율을 산화물 반도체층(404a) 및 산화물 반도체층(404c)의 도전율보다 높게 한다. 이러한 구성으로 함으로써, 게이트 전극층(410)에 전압이 인가된 경우에도, 캐리어는 산화물 반도체층(404c)과 게이트 절연막(409)과의 계면을 이동하지 않고, 산화물 반도체층(404b)과 산화물 반도체층(404c)과의 계면을 이동한다. 또한, 산화물 반도체층(404b)과 산화물 반도체층(404c)은 원자수비는 다르지만 같은 원소로 구성되는 산화물 반도체층이다. 그러므로, 산화물 반도체층(404b)과 산화물 반도체층(404c)과의 계면에서의 산소 결손의 양은 저감되어 있다. 이것에 의해, 캐리어가 산화물 반도체층(404c)과 산화물 반도체층(404b)과의 계면을 이동한다고 해도, 산소 결손에 기인한 국재 준위의 영향을 작게 할 수 있다. 이것에 의해, 트랜지스터의 전기 특성이 변동하는 것을 억제할 수 있어, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
도 5의 (B)에, 채널 형성 영역의 상하에 게이트 절연막을 사이에 끼우고 배치된 2개의 게이트 전극층을 포함하는 듀얼 게이트형 트랜지스터(330)를 나타낸다.
트랜지스터(330)는 절연 표면을 가지는 기판(400) 위에 제공된 게이트 전극층(401)과, 게이트 전극층(401) 위에 제공된 게이트 절연막(402)과, 게이트 절연막(402)을 통하여 게이트 전극층(401)과 중첩하는 산화물 반도체 적층막(404)과, 산화물 반도체 적층막(404)과 접촉하여 제공된 소스 전극층(405a) 및 드레인 전극층(405b)과, 소스 전극층(405a) 및 드레인 전극층(405b)을 덮고, 산화물 반도체 적층막(404)과 접하는 절연막(406)과, 절연막(406)을 사이에 끼우고 산화물 반도체 적층막(404)과 중첩하는 전극층(407)을 포함한다.
트랜지스터(330)에서 절연막(406)은 게이트 절연막으로서 기능하고, 전극층(407)은 게이트 전극층으로서 기능한다. 한 쌍의 게이트 전극층 중, 한쪽의 게이트 전극층은 트랜지스터의 온 상태 또는 오프 상태를 제어하기 위한 신호가 공급되고, 다른 한쪽의 게이트 전극층은 전기적으로 절연되어 있는 플로팅 상태여도 좋고, 전위가 다른 소자로부터 공급된 상태여도 좋다. 후자의 경우는 쌍방의 게이트 전극층에 같은 높이의 전위가 공급되어도 좋고, 다른 한쪽의 게이트 전극층에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 다른 한쪽의 게이트에 부여하는 전위의 높이를 제어함으로써, 트랜지스터(330)의 문턱 전압을 제어할 수 있다.
도 5의 (B)에 나타내는 트랜지스터(330)에서, 산화물 반도체 적층막(404)은 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)의 순서로 적층되어 있다.
듀얼 게이트 구조의 트랜지스터(330)에서도, 산화물 반도체층(404b)의 도전율을 산화물 반도체층(404a) 및 산화물 반도체층(404c)의 도전율보다 높게 한다. 이러한 구성으로 함으로써, 예를 들면, 게이트 전극층(410)에 전압이 인가된 경우에도, 캐리어는 산화물 반도체층(404c)과 게이트 절연막(409)과의 계면을 이동하지 않고, 산화물 반도체층(404b)과 산화물 반도체층(404c)과의 계면을 이동한다. 또한, 산화물 반도체층(404b)과 산화물 반도체층(404c)은 원자수비는 다르지만 같은 원소를 포함하는 산화물 반도체층이다. 그러므로, 산화물 반도체층(404b)과 산화물 반도체층(404c)과의 계면에서의 산소 결손의 양은 저감되어 있다. 이것에 의해, 캐리어가 산화물 반도체층(404c)과 산화물 반도체층(404b)과의 계면을 이동한다고 해도, 산소 결손에 기인한 국재 준위의 영향을 작게 할 수 있다. 이것에 의해, 트랜지스터의 전기 특성이 변동하는 것을 억제할 수 있어, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
여기서, 산화물 반도체층이 단층인 경우와 산화물 반도체층을 적층한 경우의 에너지 밴드 구조에 대하여, 도 6의 (A) 및 도 6의 (B) 및 도 7의 (A) 및 도 7의 (B)를 참조하여 설명한다.
도 6의 (A)에 단층인 산화물 반도체층을 이용한 트랜지스터의 단면도를 나타내고, 도 6의 (B)에 도 6의 (A)의 X1-X2단면에서의 에너지 밴드도(모식도)를 나타낸다.
도 6의 (A)에 나타내는 트랜지스터에서, 기판(400) 위에, 절연막(408)을 사이에 끼우고 산화물 반도체층(411)이 제공되고, 산화물 반도체층(411) 위에, 소스 전극층(405a) 및 드레인 전극층(405b)이 제공되고, 산화물 반도체층(411), 소스 전극층(405a), 드레인 전극층(405b)을 덮도록 게이트 절연막(409)이 제공되고, 산화물 반도체층(411) 위에 게이트 절연막(409)을 사이에 끼우고 게이트 전극층(410)이 제공되어 있는 것을 포함한다.
도 6의 (A)에서, 산화물 반도체층(411)은 In-Ga-Zn계 산화물(IGZO라고도 기재함)층으로 하고, 절연막(408) 및 게이트 절연막(409)은 산화 질화 실리콘막으로 하여 설명한다.
도 7의 (A)에, 적층된 산화물 반도체층(IGZO층)을 이용한 트랜지스터의 단면도를 나타내고, 도 7의 (B)에, 도 7의 (A)의 Y1-Y2단면에서의 에너지 밴드도(모식도)를 나타낸다.
도 7의 (A)에 나타내는 트랜지스터에서, 기판(400) 위에, 절연막(408)을 통하여 산화물 반도체 적층막(404)이 제공되고, 산화물 반도체 적층막(404) 위에, 소스 전극층(405a) 및 드레인 전극층(405b)이 제공되고, 산화물 반도체 적층막(404), 소스 전극층(405a), 드레인 전극층(405b)을 덮도록 게이트 절연막(409)이 제공되고, 산화물 반도체 적층막(404) 위에 게이트 절연막(409)을 사이에 끼우고 게이트 전극층(410)이 제공되어 있는 것을 포함한다.
도 7의 (A)에 나타내는 산화물 반도체 적층막(404)에서, 산화물 반도체층(404a, 404c)은 원자비로 In：Ga：Zn=1：3：2의 타겟을 이용하여 형성한 IGZO층으로 하고, 산화물 반도체층(404b)은 원자비로 In：Ga：Zn=1：1：1의 타겟을 이용하여 형성한 IGZO층으로 한다. 도 7의 (A)에서, 절연막(408) 및 게이트 절연막(409)은 산화 질화 실리콘막으로서 설명한다.
도 6의 (B)에 나타내는 바와 같이, 산화물 반도체층이 단층 구조인 경우에는 상하에 있는 산화 질화 실리콘막 중의 실리콘이 IGZO층 내에 계면으로부터 수nm 정도까지 혼입되는 경우가 있다. 실리콘이 IGZO 내에 들어오면 불순물 준위를 형성한다. 불순물 준위가 도너가 되어 전자를 생성함으로써; n형 반도체가 형성된다. 따라서, 산화물 반도체의 밴드는 도 6의 (B)과 같은 형태로 구부러지게 된다. 또한, 실리콘이 IGZO층에 혼입됨으로써, 어모퍼스화하기 쉬워진다. 또한, 계면 산란, Si 등의 불순물 산란이 존재하기 때문에, 전자 이동도의 저하가 우려된다.
이에 비해, 도 7의 (B)에 나타내는 바와 같이, 산화물 반도체층이 3층 구조인 경우에는 설령 실리콘이 산화물 반도체 적층막(404)에 혼입된다고 해도, 제 1 산화물 반도체층(404a)과 제 3 산화물 반도체층(404c)까지이고, 제 2 산화물 반도체층(404b)에는 혼입되기 어려워진다. 원자수비가 In：Ga：Zn=1：3：2인 IGZO층을 이용한 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)의 전자 친화력은 원자수비가 In：Ga：Zn=1：1：1인 IGZO층을 이용한 제 2 산화물 반도체층(404b)의 전자 친화력보다 작다. 그러므로, 산화물 반도체 적층막(404)의 전도대는 도 7의 (B)과 같은 우물형 구조가 된다.
산화물 반도체 적층막(404)에서도 실리콘의 혼입은 일어나지만; 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)의 막 두께가 수nm보다 두꺼우면, 제 2 산화물 반도체층(404b)까지 도달하지 않기 때문에; 그 영향은 저감된다.
산화물 반도체 적층막(404)을 포함하는 트랜지스터에서, 제 2 산화물 반도체층(404b)의 전자 친화력은 그 상하의 층보다 전자 친화력이 크기 때문에, 제 2 산화물 반도체층(404b)에 주로 전자의 경로가 된다. 또한, 제 2 산화물 반도체층(404b)을 전자가 이동하기 때문에, 제 1 산화물 반도체층(404a), 제 3 산화물 반도체층(404c)에 의한 불순물 준위에 의한 트랩 등이 생기기 어렵다.
제 2 산화물 반도체층(404b)에는 실리콘이 혼입되어 있지 않거나, 또는 적기 때문에; 제 2 산화물 반도체층(404b)의 적어도 채널이 형성되는 영역에서는 CAAC-OS층으로 할 수 있다. 또한, 계면 산란, 실리콘 등의 불순물 산란이 적기 때문에, 전자 이동도가 향상된다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는 도 4의 (A) 내지 도 4의 (C)에 나타내는 산화물 반도체 적층막을 이용한 트랜지스터의 제작 방법에 대하여, 도 8의 (A) 내지 도 8의 (E)를 참조하여 설명한다.
우선, 기판(400) 위에, 게이트 전극층(401)을 형성한다(도 8의 (A) 참조).
절연 표면을 가지는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 후의 열처리에 견딜 수 있는 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판 등의 전자 공업용으로 사용되는 각종 유리 기판을 이용할 수 있다. 단, 기판으로서는 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는 30×10-7/℃ 이상 40×10-7/℃ 이하)이며, 변형점이 650℃ 이상 750℃ 이하(바람직하게는 700℃ 이상 740℃ 이하)인 기판을 이용하는 것이 바람직하다.
제 5 세대(1000mm×1200mm 또는 1300mm×1700mm), 제 6 세대(1700mm×1800mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2700mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2880mm×3130mm) 등의 대형 유리 기판을 이용하는 경우, 반도체 장치의 제작 공정에서의 가열 처리 등으로 생기는 기판의 수축(shrinkage)에 의해, 미세한 가공이 어려워지는 경우 있다. 그러므로, 상술한 바와 같은 대형 유리 기판을 기판으로서 이용하는 경우, 수축이 적은 것을 이용하는 것이 바람직하다. 예를 들면, 기판으로서 바람직하게는 450℃, 바람직하게는 700℃의 온도로 1시간 가열 처리를 행한 후의 수축량이 20ppm 이하, 바람직하게는 10ppm 이하, 보다 더 바람직하게는 5ppm 이하인 대형 유리 기판을 이용하면 좋다.
또는 기판(400)으로서 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 이용할 수도 있다. 이러한 기판 위에 반도체 소자가 제공된 것을 이용해도 좋다.
또한, 기판(400)으로서 가요성 기판을 이용하여 반도체 장치를 제작해도 좋다. 가요성을 가지는 반도체 장치를 제작하려면, 가요성 기판 위에 산화물 반도체 적층막(404)을 포함한 트랜지스터(310)를 직접 제작해도 좋고, 다른 제작 기판에 산화물 반도체 적층막(404)을 포함한 트랜지스터(310)를 제작하고, 그 후 가요성 기판에 박리, 전치해도 좋다. 단, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해서, 제작 기판과 산화물 반도체 적층막을 포함한 트랜지스터(310)와의 사이에 박리층을 제공하면 좋다.
게이트 전극층(401)은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용해도 좋다. 게이트 전극층(401)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
게이트 전극층(401)은 산화 인듐 산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 이용하여 형성될 수도 있다. 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
게이트 전극층(401)으로서 질소를 포함한 금속 산화물, 구체적으로는 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화물막(InN, SnN 등)을 이용할 수 있다.
게이트 절연막(402)은 스퍼터링법, 또는 성막 가스를 이용한 CVD법을 이용하여 형성할 수 있다. CVD법으로서는 LPCVD법, 플라즈마 CVD법 등을 이용할 수 있고, 또 다른 방법으로서는 도포막 등도 이용할 수 있다.
게이트 절연막(402)은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 이용하여 형성할 수 있다.
게이트 절연막(402)은 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 산화 란탄 등의 high-k 재료를 이용함으로써 게이트 누설 전류를 저감할 수 있다. 또한, 게이트 절연막(402)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
단, 게이트 절연막(402)에 포함되고, 후에 형성되는 제 1 산화물 반도체층(403a)과 접촉하는 영역(본 실시형태에서는 게이트 절연막)은 산화물 절연막인 것이 바람직하고, 화학양론적 조성보다 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 포함하는 것이 보다 바람직하다. 게이트 절연막(402)에 산소 과잉 영역을 제공하기 위해서는 예를 들면, 산소 분위기 하에서 게이트 절연막(402)을 형성하면 좋다. 또는 성막 후의 게이트 절연막(402)에 산소를 도입하여, 산소 과잉 영역을 제공해도 좋다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
게이트 절연막(402)에 산소 과잉 영역을 제공함으로써, 산화물 반도체 적층막을 형성한 후, 가열 처리를 행함으로써, 산소를 공급할 수 있다. 이것에 의해, 산화물 반도체 적층막에 포함되는 산소 결손을 저감할 수 있다.
본 실시형태에서는 게이트 절연막(402)으로서 질화 실리콘막과 산화 실리콘막을 형성한다.
그 다음에, 게이트 절연막(402) 위에, 산화물 반도체 적층막에 포함되는 제 1 산화물 반도체층(403a), 제 2 산화물 반도체층(403b), 및 제 3 산화물 반도체층(403c)을 순서대로 형성한다(도 8의 (B) 참조).
산화물 반도체 적층막에 포함되는 제 1 산화물 반도체층(403a), 제 2 산화물 반도체층(403b), 및 제 3 산화물 반도체층(403c)으로서, 예를 들면, 다음 중 어느 하나를 이용할 수 있다: In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
단, 여기서 말하는 "In-Ga-Zn계 산화물"이란, In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. In과 Ga와 Zn 이외의 금속 원소가 들어있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m＞0이고, m은 정수가 아님)으로 표기되는 재료를 이용해도 좋다. 단, M은 Ga, Fe, Mn, 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5의 (ZnO)n(n＞0이고, n은 정수)으로 표기되는 재료를 이용해도 좋다.
예를 들면, In：Ga：Zn=1：1：1(=1/3：1/3：1/3), In：Ga：Zn=2：2：1(=2/5：2/5：1/5), In：Ga：Zn=3：1：2(=1/2：1/6：1/3), In：Ga：Zn=1：3：2(=1/6：1/2：1/3)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은 In：Sn：Zn=1：1：1(=1/3：1/3：1/3), In：Sn：Zn=2：1：3(=1/3：1/6：1/2) 혹은 In：Sn：Zn=2：1：5(=1/4：1/8：5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
그러나, 인듐을 포함한 산화물 반도체는 이것들에 한정되지 않고; 필요로 하는 트랜지스터의 전기 특성(전계 효과 이동도, 문턱값, 편차 등)에 따라 적절한 조성의 것을 이용하면 좋다. 필요로 하는 트랜지스터의 전기 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
본 실시형태에서는 제 1 산화물 반도체층(403a)으로서 원자수비 1：3：2인 IGZO층, 제 2 산화물 반도체층(403b)으로서 원자수비 1：1：1인 IGZO층, 제 3 산화물 반도체층(403c)으로서 원자수비 1：3：2인 IGZO층을 성막하는 경우에 대하여 설명한다.
트랜지스터(310)에 포함되는 제 2 산화물 반도체층(403b)은 예를 들면, 결정부를 포함한 산화물 반도체층으로 형성된다. 단, 성막 후의 제 2 산화물 반도체층(403b)은 반드시 결정부를 포함하지 않아도 좋고, 이 경우, 성막 후의 어느 공정에서, 비정질 산화물 반도체에 열처리를 가함으로써, 결정부를 포함한 제 2 산화물 반도체층으로 해도 좋다. 비정질 산화물 반도체를 결정화시키는 열처리의 온도는 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 보다 바람직하게는 550℃ 이상으로 한다. 상기 열처리는 제작 공정에서의 다른 열처리와 겸하는 것도 가능하다. 결정화의 열처리에는 레이저 조사 장치를 이용해도 좋다.
각 산화물 반도체층은 스퍼터링법, MBE(Molecular Beam Epitaxy) 법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용하여 형성될 수 있다.
산화물 반도체층(403a) 내지 산화물 반도체층(403c)을 형성할 때, 가능한 한 막 내에 포함되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키려면, 예를 들면, 스퍼터링법을 이용하여 성막을 행하는 경우에는 스퍼터링 장치의 처리실 내에 공급하는 분위기 가스로서 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소와의 혼합 가스를 적절히 이용한다.
또한, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하여 산화물 반도체층을 형성함으로써, 성막된 산화물 반도체층의 수소 농도를 저감시킬 수 있다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프는 예를 들면, 수소 분자, 물(H2O) 등 수소 원자를 포함한 화합물(보다 바람직하게는 탄소 원자를 포함한 화합물도) 등의 배기 능력이 높기 때문에; 크라이오 펌프를 이용하여 배기한 처리실에서 형성된 막 내에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 산화물 반도체층(403a) 내지 산화물 반도체층(403c)을 스퍼터링법으로 형성하는 경우, 형성에 이용되는 금속 산화물 타겟의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 형성되는 막을 치밀한 막으로 할 수 있다.
단, 기판(400)을 고온으로 유지한 상태로 산화물 반도체층을 형성하는 것도, 산화물 반도체층 내에 포함될 수 있는 불순물 농도를 저감하는데 효과적이다. 기판(400)을 가열하는 온도로서는 150℃ 이상 450℃ 이하로 하면 좋고; 바람직하게는 기판 온도가 200℃ 이상 350℃ 이하로 하면 좋다. 기판이 고온으로 가열되는 동안 산화물 반도체층이 형성되고, 산화물 반도체막은 결정부를 가질 수 있다.
CAAC-OS층을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감함으로써, 불순물에 의해 산화물 반도체층의 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들면, 처리실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
성막 시의 기판 가열 온도를 높임으로써, 기판 부착 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 700℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 상에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은 30체적% 이상, 바람직하게는 100체적%로 한다.
단, 산화물 반도체층(403a) 내지 산화물 반도체층(403c)은 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다. 산화물 반도체층을 대기에 노출시키지 않고 연속적으로 형성함으로써, 산화물 반도체층 표면에의 수소 또는 수소화합물의 부착(예를 들면, 흡착수 등)을 방지할 수 있다. 따라서, 불순물의 혼입을 억제할 수 있다. 마찬가지로, 게이트 절연막(402)과 산화물 반도체층(403a)은 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다.
또한, 산화물 반도체층(403a) 내지 산화물 반도체층(403c)에 대하여, 막 내에 포함되는 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 열처리를 행하는 것이 바람직하다. 열처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 열처리는 감압 하 또는 질소 분위기 하 등에서 행할 수 있다. 이 열처리에 의해, n형의 도전성을 부여하는 불순물인 수소를 제거할 수 있다.
단, 탈수화 또는 탈수소화를 위한 열처리는 산화물 반도체층의 형성 후라면 트랜지스터의 제작 공정에서 어느 타이밍에 행해도 좋다. 예를 들면, 산화물 반도체층을 섬 형상으로 가공한 후에 행해도 좋다. 또한, 탈수화 또는 탈수소화를 위한 열처리는 복수회 행해도 좋고, 다른 열처리와 겸해도 좋다. 열처리에는 레이저 조사 장치를 이용해도 좋다.
열처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 열처리로 산화물 반도체층을 가열한 후, 가열 온도를 유지하거나, 또는 그 가열 온도로부터 서랭하면서 같은 노에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점 온도계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기)를 도입해도 좋다. 산소 가스 또는 일산화이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소된 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체층을 고순도화 및 i형(진성)화할 수 있다.
탈수화 또는 탈수소화 처리에 의해 산소가 동시에 이탈하여 감소할 우려가 있기 때문에, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온, 중 어느 하나를 포함함)를 도입하여 막 내에 산소를 공급해도 좋다.
탈수화 또는 탈수소화 처리를 행한 산화물 반도체층에 산소를 도입하여 막 내에 산소를 공급함으로써, 산화물 반도체층을 고순도화, 및 i형(진성)화할 수 있다. 고순도화하고, i형(진성)화한 산화물 반도체를 가지는 트랜지스터는 전기 특성의 변동이 억제되어 있어, 전기적으로 안정적이다.
산소를 도입하는 경우, 산화물 반도체 적층막(또는 산화물 반도체층)에 직접 도입해도 좋고, 후에 형성되는 절연층을 통과하여 산화물 반도체 적층막에 도입해도 좋다. 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 플라즈마 처리 등을 이용할 수 있다. 산소 도입 처리에는 산소를 포함한 가스를 이용할 수 있다. 산소를 포함한 가스로서는 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 이용할 수 있다. 또한, 산소 도입 처리에서, 산소를 포함한 가스에 희가스를 포함시켜도 좋다.
예를 들면, 이온 주입법으로 산소 이온의 주입을 행하는 경우, 도즈량을 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
산화물 반도체 적층막에의 산소의 공급은 산화물 반도체 적층막의 성막 후라면, 그 타이밍은 특별히 한정되지 않는다. 산소의 도입은 복수회 행해도 좋다.
그 다음에, 산화물 반도체층(403a) 내지 산화물 반도체층(403c)을 포토리소그래피법을 이용한 에칭 처리에 의해 섬 형상의 제 1 산화물 반도체층(404a) 내지 제 3 산화물 반도체층(404c)으로 가공하여, 산화물 반도체 적층막(404)을 형성한다(도 8의 (C) 참조).
단, 본 실시형태에서는 제 1 산화물 반도체층(404a) 내지 제 3 산화물 반도체층(404c)을 한 번의 에칭 처리에 의해 섬 형상으로 가공함으로써; 산화물 반도체 적층막(404)에 포함되는 각 산화물 반도체층의 단부는 일치한다. 단, 본 명세서 등에서, "일치"란, "대략 일치"하는 것도 포함하는 것으로 한다. 예를 들면, 같은 마스크를 이용하여 에칭한 적층 구조에 포함되는 층(A)의 단부와 층(B)의 단부는 일치하는 것으로 간주한다.
그 다음에, 산화물 반도체 적층막(404) 위에 도전막을 형성하고, 이것을 가공하여 소스 전극층(405a) 및 드레인 전극층(405b)(이것과 같은 층에서 형성되는 배선을 포함함)을 형성한다(도 8의 (D) 참조).
소스 전극층(405a) 및 드레인 전극층(405b)은 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용하여 형성할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측의 한쪽 또는 쌍방에 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극층(405a), 및 드레인 전극층(405b)에 이용하는 도전막으로서는 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이러한 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
절연막(406)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의해 형성할 수 있다.
절연막(406)으로서는 예를 들면, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 또는 산화 갈륨막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 무기 절연막 등의 단층 또는 적층을 이용할 수 있다.
본 실시형태에서는 절연막(406)으로서 산화 실리콘막을 형성한다.
여기서, 절연막(406)에 산소 과잉 영역을 형성하기 위해서, 산소 도입 공정을 행해도 좋다. 절연막(406)에 산소 도입 공정을 행하는 경우는 게이트 절연막(402)에 행하는 경우와 같이 행할 수 있다.
또한, 트랜지스터 위에 트랜지스터에 기인한 표면 요철을 저감하기 위해서 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는 폴리이미드, 아크릴, 벤조사이클로부텐계 수지, 등의 유기 재료를 이용할 수 있다. 상기 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 이용할 수 있다. 단, 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 좋다.
이상의 공정으로, 본 발명에 따른 반도체 장치를 제작할 수 있다(도 8의 (E) 참조).
산화물 반도체 적층막(404)에 접촉하는 절연막으로서 산화물 절연막을 이용하거나 절연막에 산소 과잉 영역을 형성함으로써, 가열 처리 등에 의해, 절연막에 포함되는 과잉의 산소를 산화물 반도체 적층막에 공급할 수 있다. 이것에 의해, 산화물 반도체 적층막에 포함되는 산소 결손을 저감할 수 있다.
도 8의 (E)에 나타내는 바와 같이, 산화물 반도체층을 3층 구조로 하고, 산화물 반도체층(404b)의 도전율을 산화물 반도체층(404a) 및 산화물 반도체층(404c)의 도전율보다 높게 한다. 이러한 구성으로 함으로써, 예를 들면, 절연막(406)측으로부터 전압이 인가된 경우에도, 캐리어는 산화물 반도체층(404c)과 절연막(406)과의 계면을 이동하지 않고, 산화물 반도체층(404b)과 산화물 반도체층(404c)과의 계면을 이동한다. 또한, 산화물 반도체층(404b)과 산화물 반도체층(404c)은 원자수비는 다르지만 같은 원소로 구성되는 산화물 반도체층이다. 그러므로, 산화물 반도체층(404b)과 산화물 반도체층(404c)과의 계면에서의 산소 결손의 양은 저감되어 있다. 이것에 의해, 캐리어가 산화물 반도체층(404c)과 산화물 반도체층(404b)과의 계면을 이동한다고 해도, 산소 결손에 기인한 국재 준위의 영향을 작게 할 수 있다.
도 9의 (A) 내지 도 9의 (D)에 보텀 게이트형 트랜지스터에 있어서의 산화물 반도체 적층막의 적층예에 대하여 나타낸다. 산화물 반도체 적층막 이외의 구성에 대해서는 도 4의 (A) 내지 도 4의 (C)에 나타내는 트랜지스터(310)와 같다.
도 9의 (A)에서는 산화물 반도체 적층막에서, 제 2 산화물 반도체층(404b) 및 제 3 산화물 반도체층(404c)이 섬 형상으로 가공되고, 제 1 산화물 반도체층(403a)은 가공되지 않은 트랜지스터(340)를 나타낸다.
도 9의 (B)에서는 산화물 반도체 적층막에서, 제 1 산화물 반도체층(404a) 및 제 2 산화물 반도체층(404b)이 섬 형상으로 가공되고, 제 3 산화물 반도체층(403c)이 가공되지 않은 트랜지스터(350)를 나타낸다.
도 9의 (C)에서는 산화물 반도체 적층막에서, 제 2 산화물 반도체층(404b)이 섬 형상으로 가공되고, 제 1 산화물 반도체층(403a) 및 제 3 산화물 반도체층(403c)이 가공되지 않은 트랜지스터(360)를 나타낸다.
도 9의 (D)에서는 산화물 반도체 적층막에서, 제 1 산화물 반도체층(404a) 및 제 2 산화물 반도체층(404b)이 섬 형상으로 가공되고, 제 3 산화물 반도체층(404c)이 제 1 산화물 반도체층(404a) 및 제 2 산화물 반도체층(404b)의 측면을 덮도록 제공되어 있는 트랜지스터(450)를 나타낸다.
도 10의 (A) 내지 도 10의 (D)에, 탑 게이트형 트랜지스터에 있어서의 산화물 반도체 적층막의 적층예에 대하여 나타낸다. 산화물 반도체 적층막 이외의 구성에 대해서는 도 5의 (A)에 나타내는 트랜지스터(320)와 같다.
도 10의 (A)에서는 산화물 반도체 적층막에서, 제 2 산화물 반도체층(404b) 및 제 3 산화물 반도체층(404c)이 섬 형상으로 가공되고, 제 1 산화물 반도체층(403a)은 가공되지 않은 트랜지스터(370)를 나타낸다.
도 10의 (B)에서는 제 1 산화물 반도체층(404a) 및 제 2 산화물 반도체층(404b)이 섬 형상으로 가공되고, 제 3 산화물 반도체층(403c)이 가공되지 않은 트랜지스터(380)를 나타낸다.
도 10의 (C)에서는 산화물 반도체 적층막에서, 제 2 산화물 반도체층(404b)이 섬 형상으로 가공되고, 제 1 산화물 반도체층(403a) 및 제 3 산화물 반도체층(403c)이 가공되지 않은 트랜지스터(390)를 나타낸다.
도 10의 (D)에서는 산화물 반도체 적층막에서, 제 1 산화물 반도체층(404a) 및 제 2 산화물 반도체층(404b)이 섬 형상으로 가공되고, 제 3 산화물 반도체층(404c)이 제 1 산화물 반도체층(404a) 및 제 2 산화물 반도체층(404b)의 측면을 덮도록 제공되어 있는 트랜지스터(460)를 나타낸다.
산화물 반도체를 구성하는 금속 산화물에서, 인듐의 조성의 비율이 높을수록, 도전율이 높은 금속 산화물이 된다. 예를 들면, 제 2 산화물 반도체층(404b)의 인듐의 함유율을 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)의 인듐의 함유율보다 높게 함으로써, 제 2 산화물 반도체층(404b)의 도전율(σ2)을 제 1 산화물 반도체층(404a)의 도전율(σ1) 및 제 3 산화물 반도체층(404c)의 도전율(σ3)보다 높게 할 수 있다.
도전율(σ2)은 도전율(σ1) 및 도전율(σ3)과 비교하여, 1×103S/cm 이상, 바람직하게는 1×105S/cm 이상 높은 것이 바람직하다.
예를 들면, 원자수비가 In：Ga：Zn=1：1：1인 산화물 반도체층의 도전율은 6.5×10-5S/cm∼4.5×10-1S/cm이다. 또한, 원자수비가 In：Ga：Zn=3：1：2인 산화물 반도체층의 도전율은 2S/cm∼9.7S/cm이다. 또한, 원자수비가 In：Ga：Zn=1：3：2인 산화물 반도체층의 도전율은 1×10-7S/cm(측정 하한 미만)이다.
따라서, 원자수비가 In：Ga：Zn=1：3：2의 산화물 반도체층을, 가공하지 않은 제 1 산화물 반도체층(403a) 또는 제 3 산화물 반도체층(403c)으로서 이용한다고 해도, 상기 제 1 또는 제 3 산화물 반도체층이 캐리어의 리크 패스(leak path)가 되는 일은 없다.
또한, 도전율이 높은 산화물 반도체층을 제 2 산화물 반도체층(404b)으로서 이용함으로써, 트랜지스터의 채널은 제 2 산화물 반도체층(404b)에 형성된다. 도 9의 (A) 내지 도 9의 (D)에 나타내는 보텀 게이트형 트랜지스터의 경우는 캐리어가 제 2 산화물 반도체층(404b)과 제 1 산화물 반도체층(404a)과의 계면을 이동한다. 또한, 도 10의 (A) 내지 도 10의 (D)에 나타내는 탑 게이트형 트랜지스터의 경우는 캐리어가 제 2 산화물 반도체층(404b)과 제 3 산화물 반도체층(404c)과의 계면을 이동한다.
어느 경우에도, 산소 결손에 기인한 국재 준위의 영향을 작게 할 수 있다. 이것에 의해, 트랜지스터의 전기 특성이 변동하는 것을 억제할 수 있어, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 명세서에 개시하는 반도체 장치는 다양한 전자 기기(유기기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 유기기(파칭코기, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이러한 전자 기기의 구체적인 예를 도 11의 (A) 내지 도 11의 (C)에 나타낸다.
도 11의 (A)은 표시부를 가지는 테이블(9000)을 나타낸다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 조립되어 있어 표시부(9003)에 의해 영상을 표시할 수 있다. 단, 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타낸다. 또한, 전력 공급을 위한 전원 코드(9005)가 하우징(9001)에 제공되어 있다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9003)에 이용할 수 있고, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지고 있다. 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면 조작이나, 정보를 입력할 수 있다. 또한, 다른 가전 제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전 제품을 컨트롤하는 제어 장치로 해도 좋다. 예를 들면, 실시형태 3에 나타낸 이미지 센서 기능을 가지는 반도체 장치를 이용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 제공된 경첩에 의해, 표시부(9003)의 화면을 바닥에 대하여 수직으로 세울 수도 있고; 따라서, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 큰 화면의 텔레비전 장치를 설치하면 자유로운 공간이 좁아지지만; 테이블에 표시부가 내장되어 있으면, 방의 공간을 효율적으로 이용할 수 있다.
도 11의 (B)는 텔레비전 장치(9100)를 나타낸다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 조립되어 있어, 표시부(9103)에 의해 영상을 표시할 수 있다. 단, 여기에서는 스탠드(9105)에 의해 하우징(9101)을 지지한 구성을 나타낸다.
텔레비전 장치(9100)의 조작은 하우징(9101)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(9110)에 의해 행할 수 있다. 리모콘 조작기(9110)가 구비하는 조작 키(9109)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9110)에, 상기 리모콘 조작기(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 제공하는 구성으로 해도 좋다.
도 11의 (B)에 나타내는 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비하고 있다. 텔레비전 장치(9100)는 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있다. 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 혹은 수신자들 사이 등)의 정보 통신을 행하는 것도 가능하다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9103, 9107)에 이용할 수 있고, 텔레비전 장치, 및 리모콘 조작기에 높은 신뢰성을 부여할 수 있다.
도 11의 (C)은 컴퓨터이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9203)에 이용할 수 있고, 컴퓨터는 높은 신뢰성을 가질 수 있다.
도 12의 (A) 및 도 12의 (B)는 반으로 접을 수 있는 태블릿형 단말이다. 도 12의 (A)는 펼친 상태이며, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 포함한다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9631a), 표시부(9631b)에 이용하는 것이 가능하고, 신뢰성이 높은 태블릿형 단말로 할 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있어, 표시된 조작 키(9638)에 터치함으로써 데이터를 입력할 수 있다. 단, 도 9의 (A)는 표시부(9631a)에서는 일례로서 절반의 영역이 표시만의 기능을 가지는 구성, 나머지 절반의 영역이 터치 패널의 기능을 가지는 구성을 나타내고 있다. 하지만, 이 구성으로 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 가지는 구성으로 해도 좋다. 예를 들면, 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시의 방향의 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장되어 있는 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
도 12의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않고, 한쪽의 사이즈와 다른 한쪽의 사이즈가 차이가 나도 좋고, 표시의 품질도 달라도 좋다. 예를 들면 한쪽이 다른 한쪽보다 고정밀 표시를 행할 수 있는 표시 패널로 해도 좋다.
도 12의 (B)는 닫은 상태이며, 태블릿형 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634)를 포함한다. 단, 도 12의 (B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 포함하는 구성에 대하여 나타낸다.
태블릿형 단말은 반으로 접을 수 있기 때문에, 미사용시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 뛰어나 장기 사용의 관점에서도 신뢰성이 뛰어난 태블릿형 단말을 제공할 수 있다.
이외에도 도 12의 (A) 및 도 12의 (B)에 나타낸 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 단, 태양 전지(9633)는 하우징(9630)의 한 면 또는 양면에 제공할 수 있고, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 배터리(9635)로서는 리튬 이온 배터리를 이용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
도 12의 (B)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 12의 (C)에 블록도를 도시하여 설명한다. 도 12의 (C)에는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)에 대하여 나타내고 있다. 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 12의 (B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선 외광에 의해 태양 전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양 전지(9633)로 발전한 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 이용되려면 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압으로 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때는 스위치(SW1)를 오프로 하고, 스위치(SW2)를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 나타냈지만; 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(펠티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로 해도 좋다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시예 1)
본 실시예에서는 순서대로 적층된 제 1 내지 제 3 산화물 반도체층에 대하여, CPM 측정을 행한 결과에 대하여 설명한다.
우선, 본 실시예로 제작한 시료 A에 대하여, 도 13의 (A)을 이용하여 설명한다.
우선, 유리 기판(700) 위에, 제 1 산화물 반도체층으로서 30nm의 원자수비가 In：Ga：Zn=1：3：2인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 스퍼터링 타겟으로서 In：Ga：Zn=1：3：2(원자수비)를 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급하여 형성했다. 단, 원자수비가 In：Ga：Zn=1：3：2인 IGZO층을 형성할 때의 기판 온도는 200℃로 했다.
다음에, 제 2 산화물 반도체층으로서 100nm의 원자수비가 In：Ga：Zn=1：1：1인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=1：1：1인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：1：1(원자수비)을 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=1：1：1인 IGZO층은 기판 온도 200℃에서 형성됐다.
다음에, 제 1 산화물 반도체층 및 제 2 산화물 반도체층에 에칭을 행함으로써, 섬 형상의 제 1 산화물 반도체층(701a) 및 제 2 산화물 반도체층(701b)을 형성했다.
다음에, 가열 처리를 행하였다. 가열 처리는 가열 온도를 450℃로 하고, 질소 분위기에서 1시간 행한 후, 드라이 에어(건조 분위기)에서 1시간 행하였다.
다음에, 섬 형상의 제 1 산화물 반도체층(701a) 및 제 2 산화물 반도체층(701b) 위에, 100nm의 텅스텐막을 형성했다. 상기 텅스텐막은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 텅스텐을 이용하고; 스퍼터링 가스로서 80sccm의 아르곤을 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.8Pa로 제어하고; 1kW의 직류 전력을 공급했다. 단, 텅스텐막은 230℃에서 형성됐다. 그리고, 텅스텐막에 선택적으로 에칭을 행함으로써, 전극층(705a), 전극층(705b)을 형성했다.
다음에, 제 2 산화물 반도체층(701b), 및 전극층(705a), 전극층(705b)위에, 제 3 산화물 반도체층(701c)으로서 30nm의 원자수비가 In：Ga：Zn=1：3：2인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：3：2(원자수비)를 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 기판 온도 200℃에서 형성됐다.
다음에, 제 3 산화물 반도체층(701c) 위에 절연막(706)으로서 300nm의 산화 실리콘막을 형성했다. 산화 실리콘막은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 산화 실리콘을 이용하고; 스퍼터링 가스로서 50sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 1.5kW의 직류 전류를 공급했다. 단, 산화 실리콘막은 기판 온도 100℃에서 형성됐다.
산화 실리콘막의 형성 후에, 가열 처리를 행하였다. 가열 처리는 가열 온도를 300℃로 하고, 드라이 에어(건조 분위기)에서 1시간 행하였다.
이상에 의해, 도 13의 (A)에 나타내는 시료 A를 제작했다.
다음에, 시료 B에 대하여, 도 13의 (B)을 이용하여 설명한다.
우선, 시료 A와 마찬가지로 유리 기판(700) 위에, 제 1 산화물 반도체층으로서 30nm의 원자수비가 In：Ga：Zn=1：3：2인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：3：2(원자수비)를 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 기판 온도 200℃에서 형성됐다.
다음에, 제 2 산화물 반도체층(701b, 701b1, 701b2)으로서 50nm의 원자수비가 In：Ga：Zn=3：1：2인 IGZO층과, 50nm의 원자수비가 In：Ga：Zn=1：1：1인 IGZO층을 형성했다. 원자수비가 In：Ga：Zn=3：1：2인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=3：1：2(원자수비)를 이용하고; 스퍼터링 가스로서 45sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=3：1：2인 IGZO층을 형성할 때의 기판 온도는 200℃로 했다. 원자수비가 In：Ga：Zn=1：1：1인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：1：1(원자수비)을 이용하고; 스퍼터링 가스로서 45sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다.
다음에, 제 1 산화물 반도체층 및 제 2 산화물 반도체층에 에칭을 행함으로써, 섬 형상의 제 1 산화물 반도체층(701a) 및 제 2 산화물 반도체층(701b, 701b1, 701b2)을 형성했다.
다음에, 가열 처리를 행하였다. 가열 처리는 가열 온도를 450℃로 하고, 질소 분위기에서 1시간 행한 후, 드라이 에어(건조 분위기)에서 1시간 행하였다.
다음에, 섬 형상의 제 1 산화물 반도체층(701a) 및 제 2 산화물 반도체층(701b, 701b1, 701b2) 위에 100nm의 텅스텐막을 형성했다. 상기 텅스텐막은 다음이 조건 하에서 형성된다: 스퍼터링 타겟으로서 텅스텐을 이용하고; 스퍼터링 가스로서 80sccm의 아르곤을 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.8Pa로 제어하고; 1kW의 직류 전력을 공급했다. 단, 텅스텐막을 성막할 때의 성막 온도는 230℃로 했다. 그리고, 텅스텐막에 선택적으로 에칭을 행함으로써, 전극층(705a, 705b)을 형성했다.
다음에, 제 2 산화물 반도체층(701b, 701b1, 701b2), 및 전극층(705a, 705b) 위에, 제 3 산화물 반도체층(701c)으로서 30nm의 원자수비가 In：Ga：Zn=1：3：2인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：3：2(원자수비)를 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급하여했다. 단, 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 기판 온도 200℃에서 형성됐다.
다음에, 제 3 산화물 반도체층(701c) 위에 절연막(706)으로서 300nm의 산화 실리콘막을 형성했다. 산화 실리콘막은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 산화 실리콘을 이용하고; 스퍼터링 가스로서 50sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 1.5kW의 직류 전류를 공급했다. 단, 산화 실리콘막은 기판 온도 100℃에서 형성됐다.
산화 실리콘막의 형성 후에, 가열 처리를 행하였다. 가열 처리는 가열 온도를 300℃로 하고, 드라이 에어(건조 분위기)에서 1시간 행하였다.
이상에 의해, 도 13의 (B)에 나타내는 시료 B를 제작했다.
그 후, 시료 A 및 시료 B에 대하여, CPM 측정을 행한 결과를 도 14의 (A) 및 도 14의 (B) 및 도 15의 (A) 및 도 15의 (B)에 나타낸다. 도 14의 (A) 및 도 15의 (A)에 나타내는 굵은 선은 각 시료의 흡수 계수의 커브를 나타내고, 가는 선은 광학적으로 측정한 흡수 계수를 나타내고, 가는 점선은 접선을 나타낸다. 도 14의 (A)에 시료 A의 흡수 계수의 커브를 나타내고, 도 14의 (B)에 흡수 계수의 커브로부터 밴드 테일 기인의 흡수 계수를 제외한 흡수 계수, 즉 결함에 기인한 흡수 계수를 나타낸다. 도 15의 (A)에 시료 B의 흡수 계수의 커브를 나타내고, 도 15의 (B)에 결함에 기인한 흡수 계수를 나타낸다.
도 14의 (A) 및 도 15의 (A)에서, 가로축은 광에너지를 나타내고, 세로축은 흡수 계수를 나타낸다. 도 14의 (B) 및 도 15의 (B)에서, 가로축은 흡수 계수를 나타내고, 세로축은 광에너지를 나타낸다. 도 14의 (B) 및 도 15의 (B)의 세로축에서, 산화물 반도체층의 전도대의 하단을 0eV로 하고, 원자가 전자대의 상단을 3.15eV로 한다. 도 14의 (B)에서, 실선으로 나타내는 곡선은 시료 A의 국재 준위에 상당하고, 에너지가 1.5eV 이상 2.3eV 이하의 범위에서 국재 준위에 기인한 흡수가 확인되었다. 각 에너지의 값을 적분하면, 시료 A에서의 국재 준위에 의한 흡수 계수는 2.02×10-4[/cm]였다. 또한, 도 15의 (B)에서, 실선으로 나타내는 곡선은 시료 B의 국재 준위에 상당하고, 에너지가 1.5eV 이상 2.3eV 이하의 범위에서 국재 준위에 기인한 흡수가 확인되었다. 각 에너지의 값을 적분하면, 시료 B에서의 국재 준위에 의한 흡수 계수는 2.84×10- 3[/cm]였다.
이상의 결과로부터, 인듐의 조성의 비율이 높은 제 2 산화물 반도체층(701b)을 제 1 산화물 반도체층(701a) 및 제 3 산화물 반도체층(701c)에서 사이에 끼움으로써, 산소 결손의 영향을 저감할 수 있는 것을 확인할 수 있었다. 이것에 의해, CPM에 의해 측정된 국재 준위에 의한 흡수 계수를 상술한 값으로 할 수 있었다고 생각된다.
(실시예 2)
본 실시예에서는 본 발명의 일양태에 따른 산화물 반도체 적층막을 포함한 트랜지스터에 대하여, 신뢰성 평가를 행한 결과에 대하여 설명한다.
우선, 본 발명의 일양태에 따른 산화물 반도체 적층막을 포함한 트랜지스터를 포함한 시료 C 및 시료 D에 대하여, 도 16의 (A) 내지 도 16의 (D)를 참조하여 설명한다.
우선, 트랜지스터를 포함한 시료 C의 제작 공정에 대하여 설명한다. 기판(800)으로서 실리콘 기판을 이용하고, 기판(800) 위에 하지막(808)으로서 100nm의 산화 실리콘막과 300nm의 산화 질화 실리콘막을 형성했다. 산화 실리콘막은 염소를 함유하는 산화성 분위기에서, 950℃의 열산화 처리를 행함으로써 형성했다. 또한, 산화 질화 실리콘막은 CVD법에 의해 형성했다.
다음에, 하지막(808)의 표면에 CMP 처리를 행함으로써, 하지막(808)의 표면에 평탄화 처리를 행하였다.
평탄화 처리 후에, 가열 처리를 행하였다. 가열 처리는 가열 온도를 450℃로 하고, 진공에서 1시간 행하였다. 그 후, 이온 주입법에 의해, 하지막(808)에 산소 이온을 주입했다. 단, 산소 이온의 주입 조건은 다음과 같다: 가속 전압 60kV, 도즈량을 2.0×1016ions/cm2로 했다.
다음에, 제 1 산화물 반도체층(803a)으로서 5nm의 원자수비가 In：Ga：Zn=1：3：2인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：3：2(원자수비)를 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 기판 온도 200℃에서 형성됐다.
다음에, 제 2 산화물 반도체층(803b)으로서 5nm의 원자수비가 In：Ga：Zn=3：1：2인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=3：1：2인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=3：1：2(원자수비)를 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=3：1：2인 IGZO층은 기판 온도 200℃에서 형성됐다.
다음에, 제 3 산화물 반도체층(803c)으로서 5nm의 원자수비가 In：Ga：Zn=1：1：1인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=1：1：1인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：1：1(원자수비)을 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=1：1：1인 IGZO층은 기판 온도 300℃에서 형성됐다.
단, 제 1 산화물 반도체층(803a)부터 제 3 산화물 반도체층(803c)은 대기에 노출시키지 않고 연속적으로 형성했다. 이상의 공정이 도 16의 (A)에 나타내는 공정이다.
다음에, 제 3 산화물 반도체층(803c)의 형성 후, 가열 처리를 행하였다. 가열 처리는 가열 온도를 450℃로 하고, 질소 분위기에서 1시간 행한 후, 산소 분위기에서 1시간 행하였다.
다음에, 제 1 산화물 반도체층(803a) 내지 제 3 산화물 반도체층(803c)을, 포토리소그래피 공정을 이용한 에칭 처리에 의해 섬 형상의 제 1 산화물 반도체층(804a) 내지 제 3 산화물 반도체층(804c)으로 가공하고, 산화물 반도체 적층막(804)을 형성한다(도 16의 (B) 참조).
다음에, 산화물 반도체 적층막(804) 위에 100nm의 텅스텐막을 형성했다. 상기 텅스텐막은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 텅스텐을 이용하고; 스퍼터링 가스로서 80sccm의 아르곤을 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.8Pa로 제어하고; 1kW의 직류 전력을 공급했다. 단, 텅스텐막은 230℃에서 형성됐다. 그리고, 텅스텐막에 선택적으로 에칭을 행함으로써, 소스 전극층(805a), 드레인 전극층(805b)을 형성한다(도 16의 (C) 참조).
다음에, 소스 전극층(805a) 및 드레인 전극층(805b) 위에 게이트 절연막(809)으로서 CVD법에 의해 20nm의 산화 질화 실리콘막을 형성했다.
다음에, 게이트 절연막(809) 위에, 30nm의 질화 탄탈막과 135nm의 텅스텐막을 형성했다. 질화 탄탈막은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 질화 탄탈을 이용하고; 스퍼터링 가스로서 50sccm의 아르곤과 10sccm의 질소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.6Pa로 제어하고; 1kW의 직류 전력을 공급하여 형성했다. 단, 질화 탄탈막을 형성할 때의 기판 온도는 실온으로 했다. 또한, 텅스텐막은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 텅스텐을 이용하고; 스퍼터링 가스로서 100sccm의 아르곤을 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 2.0Pa로 제어하고; 4kW의 직류 전력을 공급했다. 단, 텅스텐막은 230℃에서 형성됐다. 그리고, 질화 탄탈막과 텅스텐막에 선택적으로 에칭을 행함으로써, 게이트 전극층(810)을 형성했다.
다음에, 게이트 전극층(810), 소스 전극층(805a), 및 드레인 전극층(805b)을 마스크로서 이온 주입법에 의해, 산화물 반도체 적층막(804)에, 인(P) 이온을 주입했다. 인(P) 이온의 주입 조건은 다음과 같다: 가속 전압 40kV, 도즈량을 1.0×1015ions/cm2로 했다.
다음에, 절연막(811)으로서 스퍼터링법에 의해, 70nm의 산화 알루미늄막과 CVD법에 의해, 300nm의 산화 질화 실리콘막을 형성했다. 산화 알루미늄막은 다음의 조건 하에서 형성된다: 스퍼터링 가스로서 25sccm의 아르곤과 25sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa; 직류 전력 2.5kW를 공급했다. 단, 산화 알루미늄은 기판 온도 250℃에서 형성됐다.
다음에, 절연막(811)에 선택적으로 에칭을 행함으로써, 소스 전극층(805a) 및 드레인 전극층(805b)에 이르는 개구를 형성했다. 그 후, 50nm의 티탄막과 200nm의 알루미늄막과 50nm의 티탄막을 형성했다. 티탄막은 다음의 조건 하에서 형성된다: 스퍼터링 가스로서 20sccm의 아르곤을 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.1Pa; 직류 전력 12kW를 공급했다. 단, 티탄막을 형성할 때에, 기판 온도는 실온으로 했다. 또한, 알루미늄막은 다음의 조건 하에서 형성된다: 스퍼터링 가스로서 50sccm의 아르곤을 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa; 직류 전류 1kW를 공급했다. 그리고, 티탄막, 알루미늄막, 티탄막에 선택적으로 에칭을 행함으로써, 배선층(812a) 및 배선층(812b)을 형성했다(도 16의 (D) 참조).
이상의 공정에 의해, 트랜지스터를 포함한 시료 C를 제작했다.
다음에, 트랜지스터를 포함한 시료 D의 제작 공정에 대하여 설명한다.
시료 D는 산화물 반도체 적층막(804)의 구성이 다른 것 이외는 시료 C와 같기 때문에; 다른 점에 대해서만 설명한다.
하지막(808)에 산소 도입 공정을 행한 후, 제 1 산화물 반도체층(803a), 제 2 산화물 반도체층(803b), 제 3 산화물 반도체층(803c)을 형성했다.
제 1 산화물 반도체층(803a)으로서 5nm의 원자수비가 In：Ga：Zn=1：3：2인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：3：2(원자수비)를 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=1：3：2인 IGZO층은 기판 온도 200℃에서 형성됐다.
다음에, 제 2 산화물 반도체층(803b)으로서 15nm의 원자수비가 In：Ga：Zn=3：1：2인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=3：1：2인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=3：1：2(원자수비)를 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=3：1：2인 IGZO층은 기판 온도 300℃에서 형성됐다.
다음에, 제 3 산화물 반도체층(803c)으로서 5nm의 원자수비가 In：Ga：Zn=1：1：1인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=1：1：1인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：1：1(원자수비)을 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=1：1：1인 IGZO층은 기판 온도 200℃에서 형성됐다.
단, 제 1 산화물 반도체층(803a)으로부터 제 3 산화물 반도체층(803c)은 대기에 노출시키지 않고 연속적으로 형성했다.
그 후의 공정은 시료 C와 같이 행함으로써, 트랜지스터를 포함한 시료 D를 제작했다.
다음에, 비교예로서 트랜지스터를 포함한 시료 E의 제작 공정에 대하여 설명한다.
시료 E는 적층한 산화물 반도체층은 아니고, 단층인 산화물 반도체층을 이용한 것 이외는 시료 C와 같기 때문에; 다른 점에 대해서만 설명한다.
하지막(808)에 산소 도입 공정을 행한 후, 산화물 반도체층을 형성했다.
산화물 반도체층으로서 15nm의 원자수비가 In：Ga：Zn=1：1：1인 IGZO층을 형성했다. 상기 원자수비가 In：Ga：Zn=1：1：1인 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：1：1(원자수비)을 이용하고; 스퍼터링 가스로서 30sccm의 아르곤과 15sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 원자수비가 In：Ga：Zn=1：1：1인 IGZO층은 기판 온도 200℃에서 형성됐다.
그 후의 공정은 시료 C와 같이 행함으로써, 트랜지스터를 포함한 시료 E를 제작했다.
시료 C 내지 시료 E에 포함되는 트랜지스터의 채널 길이(L)는 0.6μm 및 채널폭(W)은 1.0μm로 했다.
트랜지스터의 신뢰성을 조사하기 위한 방법 중 하나로 GBT 시험이 있다. GBT 시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화를 단시간에 평가할 수 있다. 특히, GBT 시험 전후에서의 트랜지스터의 문턱 전압의 변화량은 신뢰성을 조사하기 위한 중요한 지표가 된다. GBT 시험 전후에서, 문턱 전압의 변화량이 작을수록 신뢰성이 높다.
트랜지스터가 형성되는 기판을 일정한 온도로 유지한다. 트랜지스터의 소스와 드레인을 동(同)전위로 하고, 게이트에는 소스 및 드레인과는 다른 전위를 일정 시간 공급한다. 기판의 온도는 시험 목적에 따라 적절히 설정하면 좋다. 또한, "+GBT 시험"에서는 게이트에 부여하는 전위가 소스 및 드레인의 전위(소스와 드레인은 동전위임)보다 높고, "-GBT 시험"에서는 게이트에 부여하는 전위가 소스 및 드레인의 전위(소스와 드레인은 동전위임)보다 낮다.
GBT 시험의 시험 강도는 기판 온도, 게이트 절연층에 가해지는 전계 강도 및 전계 인가 시간에 따라 결정할 수 있다. 게이트 절연층 중의 전계 강도는 게이트와 소스 및 드레인과의 사이의 전위차를 게이트 절연층의 두께로 나누어 결정된다.
본 실시예에서는 시료 C 내지 시료 E에 포함되는 각각의 트랜지스터에 +GBT 시험을 행하였다. 먼저, 트랜지스터의 Vg-Id 특성의 초기 특성을 측정했다. 여기에서는 기판 온도를 40℃로 하고, 소스-드레인간 전압(이하, 드레인 전압이라고 함)을 0.1V, 3.3V로 하고, 소스-게이트 전극간 전압(이하, 게이트 전압이라고 함)을 -4V에서 +4V까지 변화시켰을 때의 소스-드레인 전류(이하, 드레인 전류라고 함)의 변화 특성, 즉 Vg-Id 특성을 측정했다.
다음에, 기판 온도를 150℃까지 상승시킨 후, 트랜지스터의 소스 및 드레인의 전위를 0V로 했다. 계속하여, 게이트 절연막에 인가되는 전계 강도가 +1.65 MV/cm가 되도록 게이트 전극에 +3.3V를 인가하고, 1시간 유지했다. 그 후, 게이트 전극, 소스, 및 드레인에 전압을 인가한 채로, 기판 온도를 40℃까지 낮추었다. 기판 온도가 40℃이 된 후, 게이트 전극, 소스, 및 드레인에의 전압의 인가를 종료시켰다.
다음에, 초기 특성의 측정과 같은 조건으로, Vg-Id 특성을 측정했다.
다음에, 시료 C 내지 시료 E에 포함되는 각각의 트랜지스터에 -GBT 시험을 행하였다. 처음에, 트랜지스터 Vg-Id 특성의 초기 특성을 측정했다. +GBT 시험의 경우와 같이, 드레인 전류의 변화 특성, 즉 Vg-Id 특성은 다음의 조건 하에서 측정된다: 기판 온도를 40℃로 하고, 드레인 전압을 0.1V, 3.3V로 하고, 게이트 전압을 -4V에서 +4V까지 변화시켰을 때의 드레인 전류의 변화 특성, 즉 Vg-Id 특성을 측정했다.
다음에, 기판 온도를 150℃까지 상승시킨 후, 트랜지스터의 소스 및 드레인의 전위를 0V로 했다. 계속하여, 게이트 절연막에 인가되는 전계 강도가 -1.65 MV/cm가 되도록 게이트 전극에 -3.3V를 인가하고, 1시간 유지했다. 그 후, 게이트 전극, 소스, 및 드레인에 전압을 인가한 채로, 기판 온도를 40℃까지 내렸다. 기판 온도가 40℃가 된 후, 게이트 전극, 소스, 및 드레인에의 전압의 인가를 종료시켰다.
다음에, 초기 특성의 측정과 같은 조건으로, Vg-Id 특성을 측정했다.
도 17의 (A) 및 도 17의 (B), 도 18의 (A) 및 도 18의 (B), 및 도 19의 (A) 및 도 19의 (B)에, 시료 C 내지 시료 E에 포함되는 트랜지스터의 +GBT 시험 결과, 및 -GBT 시험 결과를 나타낸다. 도 17의 (A)에 시료 C에 포함되는 트랜지스터의 +GBT 시험 결과, 도 17의 (B)에 시료 C에 포함되는 트랜지스터의 -GBT 시험 결과를 나타낸다. 도 18의 (A)에 시료 D에 포함되는 트랜지스터의 +GBT 시험 결과, 도 18의 (B)에 시료 D에 포함되는 트랜지스터의 -GBT 시험 결과를 나타낸다. 도 19의 (A)에 시료 E에 포함되는 트랜지스터의 +GBT 시험 결과, 도 19의 (B)에 시료 E에 포함되는 트랜지스터의 -GBT 시험 결과를 나타낸다.
또한, 도 17의 (A) 및 도 17의 (B), 도 18의 (A) 및 도 18의 (B), 및 도 19의 (A) 및 도 19의 (B)에서, GBT 시험 전을 가는 선, 시험 후를 굵은 선으로 나타낸다.
도 17의 (A) 및 도 17의 (B), 도 18의 (A) 및 도 18의 (B)에 나타내는 바와 같이, 시료 C 및 시료 D에 포함되는 트랜지스터의 +GBT 시험 및 -GBT 시험에 의한 문턱 전압의 변동은 거의 볼 수 없었다. 이것에 대하여, 도 19의 (A) 및 도 19의 (B)에 나타내는 바와 같이, 시료 E에 포함되는 트랜지스터에서는 +GBT 시험에 의한 문턱 전압의 변동이 확인되었다. 또한, 시료 E에 포함되는 트랜지스터에서는 온 전류의 저하도 확인되었다. 이상의 결과로부터, 시료 C 및 시료 D에 포함되는 트랜지스터는 GBT 시험 전후에 있어서의 문턱 전압의 변동이 작고, 신뢰성이 높은 것을 확인할 수 있었다.
(실시예 3)
본 실시예에서는 본 발명의 일양태에 따른 산화물 반도체 적층막을 구성하는 산화물 반도체의 도전율에 대하여 평가한 결과에 대하여 설명한다.
본 실시예에서는 원자수비가 In：Ga：Zn=1：1：1, 3：1：2, 1：3：2인 타겟을 이용하여, 각각 산화물 반도체층을 형성했다. 성막한 산화물 반도체층에 가열 처리를 행한 후, 정공 효과 측정기로 도전율을 측정했다. 또한, 각각의 산화물 반도체층 위에 산화 실리콘막을 더 형성하고, 가열 처리를 행한 후, 정공 효과 측정기로 도전율을 측정했다. 단, 본 실시예에서는 원자수비가 In：Ga：Zn=1：1：1인 IGZO층을 제 1 IGZO층, 원자수비가 In：Ga：Zn=3：1：2인 IGZO층을 제 2 IGZO층, 원자수비가 In：Ga：Zn=1：3：2인 IGZO층을 제 3 IGZO층이라고 한다.
유리 기판 위에 100nm의 제 1 IGZO층을 형성했다. 상기 제 1 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：1：1(원자수비)을 이용하고; 스퍼터링 가스로서 45sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 제 1 IGZO층은 기판 온도 300℃에서 형성됐다.
다음에, 가열 처리를 행하였다. 가열 처리는 가열 온도를 450℃로 하고, 질소 분위기에서 1시간 행한 후, 드라이 에어(건조 분위기)에서 1시간 행하였다.
다음에, 제 1 IGZO층 위에 100nm의 텅스텐막을 형성했다. 상기 텅스텐막은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 텅스텐을 이용하고; 스퍼터링 가스로서 80sccm의 아르곤을 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.8Pa로 제어하고; 1kW의 직류 전력을 공급했다. 단, 텅스텐막은 230℃에서 형성됐다. 그리고, 텅스텐막에 선택적으로 에칭을 행함으로써, 전극층을 형성했다.
여기서, 제 1 IGZO층에 대하여 정공 효과 측정기로 도전율을 측정했다.
다음에, 제 1 IGZO층 및 전극층 위에 산화 실리콘막을 형성했다. 산화 실리콘막은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 산화 실리콘을 이용하고; 스퍼터링 가스로서 50sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 1.5kW의 직류 전류를 공급했다. 단, 산화 실리콘막은 기판 온도 100℃에서 형성됐다.
산화 실리콘막의 성막 후에 가열 처리를 행하였다. 가열 처리는 가열 온도를 300℃로 하고, 드라이 에어(건조 분위기)에서 1시간 행하였다.
그 후, 제 1 IGZO층에 대하여, 정공 효과 측정기로 도전율을 측정했다.
마찬가지로 하여, 유리 기판 위에 100nm의 제 2 IGZO층을 형성했다. 상기 제 2 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=3：1：2(원자수비)를 이용하고; 스퍼터링 가스로서 45sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 제 2 IGZO층은 기판 온도 300℃에서 형성됐다.
여기서, 제 2 IGZO층에 대하여 정공 효과 측정기로 도전율을 측정했다.
다음에, 제 1 및 제 2 IGZO층 및 전극층 위에 산화 실리콘막을 형성했다. 산화 실리콘막은 다음이 조건 하에서 형성된다: 스퍼터링 타겟으로서 산화 실리콘을 이용하고; 스퍼터링 가스로서 50sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 1.5kW의 직류 전류를 공급했다. 단, 산화 실리콘막은 기판 온도 100℃에서 형성됐다.
산화 실리콘막의 형성 후에 가열 처리를 행하였다. 가열 처리는 가열 온도를 300℃로 하고, 드라이 에어(건조 분위기)에서 1시간 행하였다.
그 후, 제 2 IGZO층에 대하여, 정공 효과 측정기로 도전율을 측정했다.
마찬가지로 하여, 유리 기판 위에 100nm의 제 3 IGZO층을 성막했다. 상기 제 3 IGZO층은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 In：Ga：Zn=1：3：2(원자수비)를 이용하고; 스퍼터링 가스로서 45sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 0.5kW의 직류 전력을 공급했다. 단, 제 3 IGZO층은 기판 온도 200℃에서 형성됐다.
여기서, 제 3 IGZO층에 대하여 정공 효과 측정기로 도전율을 측정했다.
다음에, 제 1 내지 제 3 IGZO층 및 전극층 위에 산화 실리콘막을 형성했다. 산화 실리콘막은 다음의 조건 하에서 형성된다: 스퍼터링 타겟으로서 산화 실리콘을 이용하고; 스퍼터링 가스로서 50sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고; 처리실 내의 압력을 0.4Pa로 제어하고; 1.5kW의 직류 전류를 공급했다. 단, 산화 실리콘막은 기판 온도는 100℃에서 형성됐다.
산화 실리콘막의 형성 후에, 가열 처리를 행하였다. 가열 처리는 가열 온도를 200℃로 하고, 드라이 에어(건조 분위기)에서 1시간 행하였다.
그 후, 제 3 IGZO층에 대하여, 정공 효과 측정기로 도전율을 측정했다.
표 1에 제 1 IGZO층, 제 2 IGZO층, 제 3 IGZO층에 대하여 정공 효과 측정기로 도전율을 측정한 결과에 대하여 나타낸다.
Figure 112015018325874-pct00003
표 1의 결과로부터, 제 1 IGZO층 및 제 2 IGZO층은 제 3 IGZO층과 비교하여, 높은 도전율을 얻을 수 있는 것을 알 수 있다.
100：기판
101：산화물 반도체 적층막
101a：산화물 반도체층
101b：산화물 반도체층
101b1：산화물 반도체층
101b2：산화물 반도체층
101c：산화물 반도체층
111：산화물 반도체층
112a：산화물 반도체층
112b：산화물 반도체층
113a：산화물 반도체층
113b：산화물 반도체층
113c：산화물 반도체층
121：절연막
122：절연막
201：램프
202：모노크로메이터
203：필터
204：빔 스플리터
205：포토 다이오드
206：직류 전원
207：로크 인 증폭기
208：계산기
209：로크 인 증폭기
210：시료
211a：전극
211b：전극
310：트랜지스터
320：트랜지스터
330：트랜지스터
340：트랜지스터
350：트랜지스터
360：트랜지스터
370：트랜지스터
380：트랜지스터
390：트랜지스터
400：기판
401：게이트 전극층
402：게이트 절연막
403a：산화물 반도체층
403b：산화물 반도체층
403c：산화물 반도체층
404：산화물 반도체 적층막
404a：산화물 반도체층
404b：산화물 반도체층
404c：산화물 반도체층
405a：소스 전극층
405b：드레인 전극층
406：절연막
407：전극층
408：절연막
409：게이트 절연막
410：게이트 전극층
411：산화물 반도체층
450：트랜지스터
460：트랜지스터
700：유리 기판
701a：산화물 반도체층
701b：산화물 반도체층
701c：산화물 반도체층
705a：전극층
705b：전극층
706：절연막
800：기판
803a：산화물 반도체층
803b：산화물 반도체층
803c：산화물 반도체층
804：산화물 반도체 적층막
804a：산화물 반도체층
804c：산화물 반도체층
805a：소스 전극층
805b：드레인 전극층
808：하지막
809：게이트 절연막
810：게이트 전극층
811：절연막
812a：배선층
812b：배선층
9000：테이블
9001：하우징
9002：다리부
9003：표시부
9004：표시 버튼
9005：전원 코드
9033：잠금쇠
9034：스위치
9035：전원 스위치
9036：스위치
9038：조작 스위치
9100：텔레비전 장치
9101：하우징
9103：표시부
9105：스탠드
9107：표시부
9109：조작 키
9110：리모콘 조작기
9201：본체
9202：하우징
9203：표시부
9204：키보드
9205：외부 접속 포트
9206：포인팅 디바이스
9630：하우징
9631：표시부
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역
9633：태양 전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작 키
9639：버튼
본 출원은 2012년 8월 3일에 일본 특허청에 출원된 일련 번호가 2012-173388인 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 장치에 있어서,
    제 1 게이트 전극층;
    제 1 절연막;
    상기 제 1 절연막을 사이에 두고 상기 제 1 게이트 전극층과 중첩하는 산화물 반도체 적층막; 및
    상기 산화물 반도체 적층막과 접촉하는 한 쌍의 전극층을 포함하고,
    상기 산화물 반도체 적층막은, 순서대로 적층되고 각각 인듐, 갈륨, 및 아연을 함유하는, 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층을 포함하고,
    상기 제 2 산화물 반도체층의 인듐의 함유율은 상기 제 1 산화물 반도체층의 인듐의 함유율 및 상기 제 3 산화물 반도체층의 인듐의 함유율보다 높고,
    상기 산화물 반도체 적층막에서, CPM에 의해 측정된 채널 형성 영역의 흡수 계수는, 에너지가 1.5eV 이상 2.3eV 이하의 범위에서, 3×10-3/cm 이하이고,
    상기 한 쌍의 전극층은 상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층 사이에 끼워진, 반도체 장치.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서,
    상기 제 2 산화물 반도체층은 c축이 상기 산화물 반도체 적층막의 표면에 수직인 결정부를 포함하는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 2 산화물 반도체층에서의 인듐의 상기 함유율은 갈륨의 함유율보다 높은, 반도체 장치.
  11. 삭제
  12. 제 6 항에 있어서,
    상기 제 2 산화물 반도체층의 도전율은 상기 제 1 산화물 반도체층의 도전율 및 상기 제 3 산화물 반도체층의 도전율보다 높은, 반도체 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
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