JP6211843B2 - 半導体装置 - Google Patents

Description

本発明は、酸化物半導体積層膜を有する電界効果トランジスタを有する半導体装置、及びその作製方法に関する。

液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。

近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書等では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。

例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１及び特許文献２参照）。

また、非特許文献１においては、非晶質のＩｎ−Ｇａ−Ｚｎ−Ｏ膜において、１×１０^２０／ｃｍ^３以上の非常に高密度の欠陥準位が観察され、熱処理によりほぼ半減するという報告がなされている。

神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

酸化物半導体を用いたトランジスタでは、経時変化やバイアス−熱ストレス試験（ＧＢＴ：Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験と呼ぶ。）により、電気特性、代表的にはしきい値電圧が変動してしまうということが問題となっている。例えば、酸化物半導体において、欠陥準位の密度が非特許文献１に記載の値であると、これを用いたトランジスタでは、しきい値電圧の変動などの電気特性の変動を招くおそれがある。

このようなトランジスタの電気特性の変動は、これを用いた半導体装置の信頼性を低下させる要因となる。

上記問題に鑑み、本発明の一態様では、電気的に安定な特性を有するトランジスタを提供することを目的の一とする。また、当該トランジスタを有する半導体装置において、信頼性を向上させることを目的の一とする。

本発明の一態様は、酸化物半導体層が積層され、非晶質構造を有する第１の酸化物半導体層上に結晶構造を有する第２の酸化物半導体層が積層され、第２の酸化物半導体層上に第３の酸化物半導体層を少なくとも含むトランジスタである。

結晶構造を有する第２の酸化物半導体層がキャリアパスとなり、酸素欠損の含有量が低い領域をキャリアが走行する。キャリアが、酸化物半導体積層膜の下方または上方に配置されるシリコンを含む絶縁膜から離間された領域を流れる構造となるため、酸素欠損の影響を低減することができる。

結晶構造を有する第２の酸化物半導体層は、伝導帯（コンダクションバンドとも呼ぶ）が井戸型構造（ウェル構造とも呼ぶ）を構成するように適宜材料を選択する。井戸型構造の一例を図３（Ｂ）に示す。

また、シリコンや炭素などの第１４族元素が不純物として酸化物半導体層に含まれてしまうとドナーを作りｎ型化することがあるため、各酸化物半導体層に含まれるシリコンの濃度は、３×１０^１８／ｃｍ^３以下、好ましくは３×１０^１７／ｃｍ^３以下とする。また、各酸化物半導体層に含まれる炭素の濃度は、３×１０^１８／ｃｍ^３以下、好ましくは３×１０^１７／ｃｍ^３以下とする。特に、第２の酸化物半導体層に第１４族元素が多く混入しないように、第１の酸化物半導体層及び第３の酸化物半導体層で、キャリアパスとなる第２の酸化物半導体層を挟む、または囲む構成とすることが好ましい。即ち、第１の酸化物半導体層及び第３の酸化物半導体層は、シリコンなどの第１４族元素が第２の酸化物半導体層に混入することを防ぐバリア層とも呼べる。

また、水素や水分が不純物として酸化物半導体積層膜に含まれてしまうとドナーを作りｎ型化することがあるため、酸化物半導体積層膜の上方または下方に水素や水分が外部から混入することを防止する保護膜（窒化シリコン膜など）を設けることは、井戸型構造を実現する上で有用である。

また、多層構造を構成する各酸化物半導体層は、少なくともインジウム（Ｉｎ）を含み、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することのできるスパッタリングターゲットを用いて成膜する。スパッタリングターゲットにインジウムを含ませることで導電性が高まるため、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することを容易なものとする。第１の酸化物半導体層及び第３の酸化物半導体層を構成する材料は、ＩｎＭ１_ＸＺｎ_ＹＯ_Ｚ（Ｘ≧１、Ｙ＞１、Ｚ＞０、Ｍ１＝Ｇａ、Ｈｆ等）で表記できる材料を用いる。また、多層構造を構成する各酸化物半導体層にＧａを含ませてもよいが、含ませるＧａの割合が多い、具体的にはＩｎＭ１_ＸＺｎ_ＹＯ_Ｚで表記できる材料でＸ＝１０を超えると成膜時に粉が発生する恐れがあり、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することが困難となり、不適である。

また、第２の酸化物半導体層を構成する材料は、ＩｎＭ２_ＸＺｎ_ＹＯ_Ｚ（Ｘ≧１、Ｙ≧Ｘ、Ｚ＞０、Ｍ２＝Ｇａ、Ｓｎ等）で表記できる材料を用いる。

第１の酸化物半導体層の伝導帯下端及び第３の酸化物半導体層下端の伝導帯に比べて第２の酸化物半導体層の伝導帯下端が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、及び第３の酸化物半導体層の材料を適宜選択する。

また、非晶質構造を有する第１の酸化物半導体層上に結晶構造を有する第２の酸化物半導体層を積層するため、結晶構造の異なるヘテロ構造と呼ぶことができる。また、第２の酸化物半導体層上に組成の異なる第３の酸化物半導体層として結晶構造を有する酸化物半導体層を用いる場合、組成の異なるヘテロ構造と呼ぶこともできる。結晶構造を有する第２の酸化物半導体層上に第３の酸化物半導体層を成膜すると、第３の酸化物半導体層も結晶構造を有する膜になりやすく、その場合には、第２の酸化物半導体層と第３の酸化物半導体層の境界を断面ＴＥＭ観察では判別することが困難となる場合もある。ただし、第３の酸化物半導体層の結晶性は第２の酸化物半導体層よりも低いため、結晶性の程度で境界を判別できると言える。

トランジスタの半導体層となる酸化物半導体積層膜を上記積層構成とすることにより、チャネルが形成される領域は、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を３×１０^−３／ｃｍ以下（状態密度に換算すると３×１０^１３／ｃｍ^３以下）とすることができる。

また、上記積層構成では、第１、第２、及び第３の酸化物半導体層を用いて一つの井戸型構造を形成する構成例を示したが、特に限定されず、第２の酸化物半導体層を多層として複数の井戸型構造を構成してもよい。

本発明の一態様に係る半導体装置は、酸化物半導体積層膜を用いたトランジスタ、若しくは該トランジスタを含んで構成される回路を含む。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器も半導体装置に含まれる。

本発明の一態様では、電気的に安定な特性を有するトランジスタを提供することができる。また、当該トランジスタを有する半導体装置において、信頼性を向上させることできる。

半導体装置を説明する平面図及び断面図。 単層構造の酸化物半導体層を用いたトランジスタの断面図、及びエネルギーバンド図。 ３層構造の酸化物半導体層を用いたトランジスタの断面図、及びエネルギーバンド図。 半導体装置を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の製造装置の一例を示す上面図である。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置の一態様を説明する図。 半導体装置の一態様を説明する図。 半導体装置の一態様を説明する図。 半導体装置の一態様を説明する図。 電子機器を示す図。 電子機器を示す図。 試料の断面図。 試料Ａ及び試料Ｂの断面ＴＥＭ写真。 ＴＯＦ−ＳＩＭＳによる分析結果を示す図。 ＸＰＳによる分析結果を示す図。 スパッタリングターゲットの作製工程を示すフローチャート。

以下では、本明細書等に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書等に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書等に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の一形態について、図１乃至図４を参照して説明する。

本発明の一態様に係る半導体装置に設けられるトランジスタの構造は特に限定されず、例えば、トップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを適用することができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造などのマルチゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート構造でもよい。

図１に、ボトムゲート構造のトランジスタ４２０の構成例を示す。図１（Ａ）は、トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（Ａ）中の一点鎖線Ａ１−Ａ２における断面図であり、図１（Ｃ）は、図１（Ａ）中の一点鎖線Ｂ１−Ｂ２における断面図である。

トランジスタ４２０は、絶縁表面を有する基板４００上に設けられたゲート電極層４０１と、ゲート電極層４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介してゲート電極層４０１と重畳する酸化物半導体積層膜４０４と、酸化物半導体積層膜４０４と接して設けられたソース電極層４０５ａ及びドレイン電極層４０５ｂと、を有する。また、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体積層膜４０４と接するように絶縁膜４０６が設けられている。

酸化物半導体積層膜４０４は、複数の酸化物半導体層が積層され、例えば、第１の酸化物半導体層４０４ａ、第２の酸化物半導体層４０４ｂ、及び第３の酸化物半導体層４０４ｃの３層が順に積層された構造を有する。

第１の酸化物半導体層４０４ａ乃至第３の酸化物半導体層４０４ｃは、少なくともインジウム（Ｉｎ）を含み、ＡＣスパッタリング法又はＤＣスパッタリング法で成膜することのできるスパッタリングターゲットを用いて成膜される。スパッタリングターゲットにインジウムを含ませることで導電性が高まるため、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することを容易なものとする。

第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃを構成する材料は、ＩｎＭ１_ＸＺｎ_ＹＯ_Ｚ（Ｘ≧１、Ｙ＞１、Ｚ＞０、Ｍ１＝Ｇａ、Ｈｆ等）で表記できる材料を用いる。また、酸化物半導体積層膜４０４を構成する各酸化物半導体層にＧａを含ませてもよいが、含ませるＧａの割合が多い、具体的にはＩｎＭ１_ＸＺｎ_ＹＯ_Ｚで表記できる材料でＸ＝１０を超えると成膜時に成膜ゴミが発生する恐れがあり、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することが困難となり、不適である。

また、第２の酸化物半導体層４０４ｂを構成する材料は、ＩｎＭ２_ＸＺｎ_ＹＯ_Ｚ（Ｘ≧１、Ｙ≧Ｘ、Ｚ＞０、Ｍ２＝Ｇａ、Ｓｎ等）で表記できる材料を用いる。

第１の酸化物半導体層４０４ａの伝導帯下端及び第３の酸化物半導体層４０４ｃの伝導帯下端に比べて、第２の酸化物半導体層４０４ｂの伝導帯下端が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、及び第３の酸化物半導体層の材料を適宜選択する。

酸化物半導体を構成する金属酸化物において、インジウムの含有率が高いほど、導電率が高い金属酸化物となる。例えば、第２の酸化物半導体層４０４ｂのインジウムの含有率を、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃのインジウムの含有率よりも高くすることで、第２の酸化物半導体層４０４ｂの導電率σ_２を、第１の酸化物半導体層４０４ａの導電率σ_１及び第３の酸化物半導体層４０４ｃの導電率σ_３よりも高くすることができる。

導電率σ_２は、導電率σ_１及び導電率σ_３と比較して、１０００倍以上、好ましくは、１０００００倍以上高いことが好ましい。

例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の酸化物半導体層の導電率は、６．５×１０^−５Ｓ／ｃｍ〜４．５×１０^−１Ｓ／ｃｍである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の酸化物半導体層の導電率は、２．０Ｓ／ｃｍ〜９．７Ｓ／ｃｍである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物半導体層の導電率は、１×１０^−７Ｓ／ｃｍ（測定下限未満）である。

酸化物半導体積層膜４０４は、例えば、第１の酸化物半導体層４０４ａの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層４０４ｂの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第３の酸化物半導体層４０４ｃの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とする。例えば、第１の酸化物半導体層４０４ａの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層４０４ｂの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２とし、第３の酸化物半導体層４０４ｃの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１とする。なお、各酸化物半導体層の原子数比は、誤差として上記の原子数比のプラスマイナス２０％、またはプラスマイナス１０％の変動を含む。

また、第２の酸化物半導体層４０４ｂは、２層以上の積層構造を有していてもよい。

第１の酸化物半導体層４０４ａ乃至第３の酸化物半導体層４０４ｃの厚さは、それぞれ１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすることが好ましい。

また、シリコンや炭素などの第１４族元素が不純物として酸化物半導体層に含まれてしまうとドナーを作りｎ型化することがあるため、各酸化物半導体層に含まれるシリコンの濃度は、３×１０^１８／ｃｍ^３以下、好ましくは３×１０^１７／ｃｍ^３以下とする。また、各酸化物半導体層に含まれる炭素の濃度は、３×１０^１８／ｃｍ^３以下、好ましくは３×１０^１７／ｃｍ^３以下とする。特に、第２の酸化物半導体層４０４ｂに第１４族元素が多く混入しないように、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃで、キャリアパスとなる第２の酸化物半導体層４０４ｂを挟む、または囲む構成とすることが好ましい。即ち、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃは、シリコンなどの第１４族元素が第２の酸化物半導体層４０４ｂに混入することを防ぐバリア層とも呼べる。

以下では、各酸化物半導体層がとりうる構造について説明する。

酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。

まずは、ＣＡＡＣ−ＯＳ層について説明する。

ＣＡＡＣ−ＯＳ層は、ｃ軸配向した複数の結晶部を有する酸化物半導体層の一つである。

ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ層に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ層に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ層を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ層中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体層を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリアトラップが少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体層について説明する。

微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ層に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ層に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。

なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層膜であってもよい。

第１の酸化物半導体層４０４ａ乃至第３の酸化物半導体層４０４ｃのそれぞれは、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうちいずれかで構成される。

第１の酸化物半導体層４０４ａ乃至第３の酸化物半導体層４０４ｃは、結晶性の異なる酸化物半導体を適用してもよい。すなわち、非晶質酸化物半導体、微結晶酸化物半導体、及びＣＡＡＣ−ＯＳを適宜組み合わせた構成とすることができる。

本実施の形態では、第１の酸化物半導体層４０４ａとして、非晶質構造を有する酸化物半導体を用い、第２の酸化物半導体層４０４ｂとして、ＣＡＡＣ−ＯＳを用い、第３の酸化物半導体層４０４ｃとして、ＣＡＡＣ−ＯＳを用いる場合について、図１を参照して説明する。

図１（Ｂ）及び図１（Ｃ）に示すように、非晶質構造を有する第１の酸化物半導体層４０４ａ上に、結晶構造を有する第２の酸化物半導体層４０４ｂを積層することにより、結晶構造の異なるヘテロ構造と呼ぶことができる。また、第２の酸化物半導体層４０４ｂ上に組成の異なる第３の酸化物半導体層４０４ｃを積層することにより、組成の異なるヘテロ構造と呼ぶこともできる。

結晶構造を有する第２の酸化物半導体層４０４ｂ上に、第３の酸化物半導体層４０４ｃを成膜すると、第３の酸化物半導体層も結晶構造を有する膜になりやすく、その場合には、第２の酸化物半導体層４０４ｂと第３の酸化物半導体層４０４ｃとの境界を断面ＴＥＭ観察で判別することが困難となる場合もある。ただし、第３の酸化物半導体層４０４ｃの結晶性は、第２の酸化物半導体層４０４ｂよりも低いため、結晶性の程度で境界を判別することができる。なお、図１（Ｂ）及び図１（Ｃ）では、第２の酸化物半導体層４０４ｂと第３の酸化物半導体層４０４ｃとの境界を点線で示す。なお、第３の酸化物半導体層４０４ｃは、第２の酸化物半導体層４０４ｂとの界面において、結晶部を有し、表面側は非晶質領域である場合も含む。

なお、非晶質酸化物半導体は、不純物が取り込まれやすくキャリア密度が高くなる傾向があるため、比較的容易に、比較的高い電界効果移動度を得ることができる。

また、平坦な表面上に酸化物半導体層を成膜することにより、結晶性を高めることができる。酸化物半導体層は、例えば、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ_１，ｙ_１，ｆ（ｘ_１，ｙ_１）），（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２）），（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１）），（ｘ_２，ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。

ゲート絶縁膜４０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、または酸化窒化アルミニウム膜を用いて形成される。ゲート絶縁膜４０２を単層構造で構成する場合には、例えば、酸化シリコン又は酸化窒化シリコン膜を用いる。図１（Ｂ）に示すように、２層構造で構成する場合には、例えば、ゲート絶縁膜４０２ａを、酸化シリコン膜又は酸化窒化シリコン膜とし、ゲート絶縁膜４０２ｂを窒化シリコン膜とする。

絶縁膜４０６は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、または酸化窒化アルミニウム膜を用いて形成される。絶縁膜４０６を単層構造で構成する場合には、例えば、酸化窒化シリコン膜を用いる。図１（Ｂ）に示すように、２層構造で構成する場合には、例えば、絶縁膜４０６ａを、酸化シリコン膜又は酸化窒化シリコン膜とし、絶縁膜４０６ｂを、窒化シリコン膜とする。

ここで、本発明の一態様に係る酸化物半導体積層膜における効果について、図２及び図３を参照して説明する。

図２（Ａ）に単層構造の酸化物半導体層を用いたトランジスタの断面図を示し、図２（Ｂ）に、図２（Ａ）のＸ１−Ｘ２断面におけるエネルギーバンド図（模式図）を示す。

図２（Ａ）に示すトランジスタは、絶縁表面を有する基板４００上に設けられたゲート電極層４０１と、ゲート電極層４０１上に設けられたゲート絶縁膜と、ゲート絶縁膜を介してゲート電極層４０１と重畳する酸化物半導体層４１１と、酸化物半導体層４１１と接して設けられたソース電極層４０５ａ及びドレイン電極層４０５ｂと、を有する。また、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体層４１１と接するように絶縁膜が設けられている。

図２（Ａ）において、酸化物半導体層４１１は、Ｉｎ−Ｇａ−Ｚｎ系酸化物（以下、ＩＧＺＯと略記する）とし、ゲート絶縁膜は、ゲート絶縁膜４０２ａ及びゲート絶縁膜４０２ｂの積層構造とし、絶縁膜は、絶縁膜４０６ａ及び絶縁膜４０６ｂの積層構造とする。また、ゲート絶縁膜４０２ａ及び絶縁膜４０６ｂは、窒化シリコン膜とし、ゲート絶縁膜４０２ｂ及び絶縁膜４０６ａは、酸化窒化シリコン膜として説明する。

図３（Ａ）に、積層構造の酸化物半導体層（酸化物半導体積層膜）を用いたトランジスタの断面図を示し、図３（Ｂ）に、図３（Ａ）のＹ１−Ｙ２断面におけるエネルギーバンド図を示す。なお、図３（Ｃ）は、酸化物半導体積層膜４０４において、第２の酸化物半導体層４０４ｂがｎ層の積層構造を有する場合のエネルギーバンド図である（対応するトランジスタの断面図は図示していない。）。

図３（Ａ）に示す酸化物半導体積層膜４０４において、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃは、原子数比で、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩＧＺＯ層とし、第２の酸化物半導体層４０４ｂは、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩＧＺＯ層とする。また、ゲート絶縁膜４０２は、ゲート絶縁膜４０２ａ及びゲート絶縁膜４０２ｂの積層構造とし、絶縁膜４０６は、絶縁膜４０６ａ及び絶縁膜４０６ｂの積層構造とする。また、ゲート絶縁膜４０２ａ及び絶縁膜４０６ｂは、窒化シリコン膜とし、ゲート絶縁膜４０２ｂ及び絶縁膜４０６ａは、酸化窒化シリコン膜として説明する。

ところで、酸化物半導体を用いたトランジスタにおいて、酸化物半導体に含まれる酸素欠損は、トランジスタの電気特性の不良につながる。そのため、酸化物半導体に含まれる酸素欠損を低減することが必要となる。酸化物半導体中に含まれる酸素欠損は、例えば、酸化物半導体層への酸素導入工程や、酸化物半導体層に接する絶縁膜から酸素を供給することにより、低減することができる。

しかしながら、酸化物半導体層と接する絶縁膜が、酸化物半導体層を構成する元素と異なる元素（例えば、絶縁膜が酸化シリコン膜や酸化窒化シリコン膜など）で構成される場合、酸化物半導体層と絶縁膜との界面において、酸素欠損が形成されやすくなる。酸化物半導体層が、絶縁膜と接することによって生じる酸素欠損は、上述の処理によって低減することは困難である。

酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。

図２（Ａ）に示すように、酸化物半導体層が単層構造の場合には、酸化物半導体層４１１において、ゲート絶縁膜４０２ｂの界面や、絶縁膜４０６ａとの界面に酸素欠損が形成されやすくなる。ゲート電極層４０１に電圧が印加されると、電子は、ゲート絶縁膜４０２ｂと酸化物半導体層４１１との界面を移動する。このとき、ゲート絶縁膜４０２ｂと酸化物半導体層４１１との界面に酸素欠損に起因する局在準位が存在すると、局在準位にキャリアがトラップされることで、これにより、トランジスタの電気特性が変動し、トランジスタの信頼性が低下する。

また、ゲート絶縁膜４０２ｂ及び絶縁膜４０６ａにシリコンが含まれるため、シリコンが酸化物半導体層４１１の界面から数ｎｍ程度まで混入することがある。シリコンがＩＧＺＯ中に入ると不純物準位を形成する。不純物準位がドナーとなり、電子を生成することでｎ型化することがある。よって、酸化物半導体層４１１のバンドは、図２（Ｂ）のような形に曲がることになる。また、酸化物半導体層４１１にシリコンが混入することで、アモルファス化しやすくなる。

このような酸化物半導体層４１１を用いたトランジスタでは、界面散乱、シリコン等の不純物散乱が生じることで、電界効果移動度の低下が懸念される。

そこで、図３（Ａ）に示すように、酸化物半導体層を３層構造の酸化物半導体積層膜４０４とする。例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を用いた第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃの電子親和力は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を用いた第２の酸化物半導体層４０４ｂの電子親和力より小さい。このため、酸化物半導体積層膜４０４の伝導帯は、図３（Ｂ）のような井戸型構造になる。これにより、第２の酸化物半導体層４０４ｂを、電子の経路とすることができる。

酸化物半導体積層膜４０４を、上記のような積層構造とすることにより、ゲート電極層４０１に電圧が印加されても、電子は、ゲート絶縁膜４０２ｂと、第１の酸化物半導体層４０４ａとの界面を移動することなく、第１の酸化物半導体層４０４ａと第２の酸化物半導体層４０４ｂとの界面を移動する。また、第１の酸化物半導体層４０４ａと第２の酸化物半導体層４０４ｂは、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、第２の酸化物半導体層４０４ｂにおいて、第１の酸化物半導体層４０４ａとの界面に形成される酸素欠損の量は、第１の酸化物半導体層４０４ａにおいて、ゲート絶縁膜４０２ｂとの界面に形成される酸素欠損の量よりも低減することができる。よって、第１の酸化物半導体層４０４ａと第２の酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタを得ることができる。

また、酸化物半導体積層膜４０４において、シリコンの混入が起きたとしても、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃの膜厚が、シリコンの混入が起こりうる数ｎｍよりも厚ければ、シリコンが、第２の酸化物半導体層４０４ｂまで到達することを防止できる。このため、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃは、シリコンなどの第１４族元素が第２の酸化物半導体層４０４ｂに混入することを防ぐバリア層とも呼べる。また、電子は、第２の酸化物半導体層４０４ｂを移動するため、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃを移動する場合と比較して、不純物散乱が生じにくい。

また、第２の酸化物半導体層４０４ｂには、シリコンが混入されない、または少ないため、第２の酸化物半導体層４０４ｂを、ＣＡＡＣ−ＯＳとする場合には、結晶部の占める割合を高めることができる。

このように、酸化物半導体積層膜４０４を用いたトランジスタでは、界面散乱、シリコン等の不純物散乱が少ないため、電界効果移動度を向上させることができる。

また、図３（Ａ）及び図３（Ｂ）では、第１、第２、及び第３の酸化物半導体層を用いて一つの井戸型構造を形成する構成例を示したが、第２の酸化物半導体層を多層として複数の井戸型構造を構成してもよく、その一例を図３（Ｃ）に示す。

第２の酸化物半導体層がｎ層の場合は、第１の酸化物半導体層４０４ａの伝導帯下端及び第３の酸化物半導体層４０４ｃの伝導帯下端に比べて、ｎ層の第２の酸化物半導体層のうち、奇数の層、たとえば、第２の酸化物半導体層４０４ｂ１、４０４ｂ３、４０４ｂｎの伝導帯下端が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、及び第３の酸化物半導体層の材料を適宜選択する。

なお、酸化物半導体の欠陥（酸素欠損）は、例えば、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により、評価することができる。ＣＰＭ測定は、試料に設けられた２電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射する光量から吸収係数を導出することを各波長にて行うものである。ＣＰＭ測定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸収係数が増加する。この吸収係数の増加分に定数を掛けることにより、試料の状態密度（以下、ＤＯＳとも記す）を導出することができる。

トランジスタの半導体層となる酸化物半導体層を上記積層構成とすることにより、チャネルが形成される領域は、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を３×１０^−３／ｃｍ以下（状態密度に換算すると３×１０^１３／ｃｍ^３以下）とすることができる。

酸化物半導体積層膜４０４において、ゲート電極層４０１側の第１の酸化物半導体層４０４ａの膜厚が厚すぎると、ゲート電極層４０１に電圧が印加された場合、電子は、第１の酸化物半導体層４０４ａと、第２の酸化物半導体層４０４ｂとの界面ではなく、第１の酸化物半導体層４０４ａを移動してしまう。よって、第１乃至第３の酸化物半導体層４０４ａ〜４０４ｃの厚さは、それぞれ１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすることが好ましい。

図４（Ａ）に、酸化物半導体積層膜４０４において、第１の酸化物半導体層４０４ａとして、非晶質構造を有する酸化物半導体を用い、第２の酸化物半導体層４０４ｂとして、ＣＡＡＣ−ＯＳを用い、第３の酸化物半導体層４０４ｃとして、非晶質構造を有する酸化物半導体を用いたトランジスタ４３０を示す。なお、酸化物半導体積層膜４０４以外の構成については、図１に示すトランジスタ４２０と同様である。

また、図４（Ｂ）に、酸化物半導体積層膜４０４において、第２の酸化物半導体層が、２層構造を有するトランジスタ４４０を示す。なお、酸化物半導体積層膜４０４以外の構成については、図１に示すトランジスタ４２０と同様である。

第２の酸化物半導体層４０４ｂを２層構造とする場合、例えば、第１の酸化物半導体層４０４ａの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層４０４ｂに相当する酸化物半導体層４０４ｂ１の原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２とし、酸化物半導体層４０４ｂ２の原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１とし、第３の酸化物半導体層４０４ｃの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とすることが好ましい。なお、各酸化物半導体層の原子数比は、誤差として上記の原子数比のプラスマイナス２０％、またはプラスマイナス１０％の変動を含む。

図４（Ｃ）に、トップゲート構造のトランジスタ４５０を示す。

トランジスタ４５０は、絶縁表面を有する基板４００上に設けられた絶縁膜４０８と、絶縁膜４０８上に設けられた酸化物半導体積層膜４０４と、酸化物半導体積層膜４０４に接して設けられたソース電極層４０５ａ及びドレイン電極層４０５ｂと、酸化物半導体積層膜４０４、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に設けられたゲート絶縁膜４０９と、ゲート絶縁膜４０９を介して酸化物半導体積層膜４０４と重畳するゲート電極層４１０と、を有する。

酸化物半導体積層膜において、例えば、第１の酸化物半導体層４０４ａとして、非晶質酸化物半導体を適用し、第２の酸化物半導体層４０４ｂとして、ＣＡＡＣ−ＯＳを適用し、第３の酸化物半導体層４０４ｃとして、ＣＡＡＣ−ＯＳを適用する場合について示す。なお、第３の酸化物半導体層４０４ｃは、非晶質構造を有する酸化物半導体であってもよい。

酸化物半導体積層膜４０４を、上記のような積層構造とすることにより、ゲート電極層４１０に電圧が印加されても、キャリアは、ゲート絶縁膜４０９と、第３の酸化物半導体層４０４ｃとの界面を移動することなく、第３の酸化物半導体層４０４ｃと第２の酸化物半導体層４０４ｂとの界面を移動する。また、第２の酸化物半導体層４０４ｂと、第３の酸化物半導体層４０４ｃは、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、第２の酸化物半導体層４０４ｂにおいて、第３の酸化物半導体層４０４ｃとの界面に形成される酸素欠損の量を、第３の酸化物半導体層４０４ｃにおいて、ゲート絶縁膜４０９との界面に形成される酸素欠損の量よりも低減することができる。

さらに、第３の酸化物半導体層４０４ｃは、第２の酸化物半導体層４０４ｂに含まれる結晶部を種結晶として結晶成長された膜とする。これにより、第２の酸化物半導体層４０４ｂにおいて、第３の酸化物半導体層４０４ｃとの界面に形成される酸素欠損の量を、さらに低減することができる。

よって、第３の酸化物半導体層４０４ｃと第２の酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタを得ることができる。

なお、ゲート電極層４１０側の第３の酸化物半導体層４０４ｃの膜厚が厚すぎると、ゲート電極層４１０に電圧が印加された場合、キャリアは、第３の酸化物半導体層４０４ｃと、第２の酸化物半導体層４０４ｂとの界面ではなく、第３の酸化物半導体層４０４ｃを移動してしまう。よって、第１の酸化物半導体層４０４ａ乃至第３の酸化物半導体層４０４ｃの厚さは、それぞれ１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすることが好ましい。

図４（Ｄ）に、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型のトランジスタ４６０を示す。

トランジスタ４６０は、絶縁表面を有する基板４００上に設けられたゲート電極層４０１と、ゲート電極層４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介してゲート電極層４０１と重畳する酸化物半導体積層膜４０４と、酸化物半導体積層膜４０４と接して設けられたソース電極層４０５ａ及びドレイン電極層４０５ｂと、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体積層膜４０４と接する絶縁膜４０６と、絶縁膜４０６を介して酸化物半導体積層膜４０４と重畳する電極層４０７と、を有する。

酸化物半導体積層膜４０４において、第１の酸化物半導体層４０４ａとして、非晶質構造を有する酸化物半導体を用い、第２の酸化物半導体層４０４ｂとして、ＣＡＡＣ−ＯＳを用い、第３の酸化物半導体層４０４ｃとして、ＣＡＡＣ−ＯＳを用いる場合について示す。なお、第３の酸化物半導体層４０４ｃは、非晶質構造を有する酸化物半導体であってもよい。

トランジスタ４６０では、絶縁膜４０６は、ゲート絶縁膜として機能し、電極層４０７は、ゲート電極層として機能する。一対のゲート電極層のうち、一方のゲート電極層は、トランジスタのオン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極層は、電気的に絶縁しているフローティングの状態であってもよいし、電位が他から与えられている状態であってもよい。後者の場合は、双方のゲート電極層に、同じ高さの電位が与えられていても良いし、他方のゲート電極層にのみ接地電位などの固定電位が与えられていてもよい。他方のゲート電極層に与える電位の高さを制御することで、トランジスタ４６０のしきい値電圧を制御することができる。以上のように、双方のゲート電極層の電位を制御することで、トランジスタのしきい値電圧の変化をさらに低減することができるため、信頼性を向上させることができる。

以上説明したように、本発明の一態様に係るトランジスタは、電気的に安定な特性を有するトランジスタである。そのため、当該トランジスタを半導体装置に用いることにより、信頼性を向上させることができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、図１に示す酸化物半導体積層膜を用いたトランジスタの作製方法について、図５を参照して説明する。

まず、基板４００上に、ゲート電極層４０１を形成する（図５（Ａ）参照）。

絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使われる各種ガラス基板を用いることができる。なお、基板としては、熱膨張係数が２５×１０^−７／℃以上５０×１０^−７／℃以下（好ましくは、３０×１０^−７／℃以上４０×１０^−７／℃以下）であり、歪み点が６５０℃以上７５０℃以下（好ましくは、７００℃以上７４０℃以下）である基板を用いることが好ましい。

第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１７００ｍｍ）、第６世代（１７００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２７００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮みの少ないものを用いることが好ましい。例えば、基板として、好ましくは４５０℃、好ましくは７００℃の温度で１時間加熱処理を行った後の縮み量が２０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに好ましくは５ｐｐｍ以下である大型ガラス基板を用いればよい。

または、基板４００として、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。これらの基板上に半導体素子が設けられたものを用いてもよい。

また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体積層膜４０４を含むトランジスタ４２０を直接作製してもよいし、他の作製基板に酸化物半導体積層膜４０４を含むトランジスタ４２０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４２０との間に剥離層を設けるとよい。

ゲート電極層４０１は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。

また、ゲート電極層４０１は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート電極層４０１として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化物膜（ＩｎＮ、ＳｎＮなど）を用いることができる。

ゲート絶縁膜４０２は、スパッタリング法、又は成膜ガスを用いたＣＶＤ法を用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いることができ、また他の方法としては、塗布膜なども用いることができる。

ゲート絶縁膜４０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、または酸化窒化アルミニウム膜を用いて形成することができる。

また、ゲート絶縁膜４０２は酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜４０２は、単層構造としても良いし、積層構造としても良い。

なお、ゲート絶縁膜４０２において、後に形成される第１の酸化物半導体層４０３ａと接する領域（本実施の形態においては、ゲート絶縁膜）は、酸化物絶縁層であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。ゲート絶縁膜４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁膜４０２を形成すればよい。又は、成膜後のゲート絶縁膜４０２に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。

ゲート絶縁膜４０２に酸素過剰領域を設けることにより、酸化物半導体積層膜を形成した後、加熱処理を行うことで、酸化物半導体積層膜に、酸素を供給することができる。これにより、酸化物半導体積層膜に含まれる酸素欠損を低減することができる。

本実施の形態では、ゲート絶縁膜４０２として窒化シリコン膜と、酸化シリコン膜とを形成する。

次いで、ゲート絶縁膜４０２上に、酸化物半導体積層膜を構成する第１の酸化物半導体層４０３ａ、第２の酸化物半導体層４０３ｂ及び第３の酸化物半導体層４０３ｃを順に成膜する（図５（Ｂ）参照）。

酸化物半導体積層膜となる第１の酸化物半導体層４０３ａ、第２の酸化物半導体層４０３ｂ、及び第３の酸化物半導体層４０３ｃとして、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯと略記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここでいう、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（＝１／６：１／２：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とするトランジスタの電気特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの電気特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

本実施の形態では、第１の酸化物半導体層４０３ａとして、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層、第２の酸化物半導体層４０３ｂとして、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層、第３の酸化物半導体層４０３ｃとして、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜する場合について説明する。

なお、トランジスタ４２０に含まれる第２の酸化物半導体層４０３ｂ及び第３の酸化物半導体層４０３ｃには、結晶部を有するＣＡＡＣ−ＯＳを適用する。但し、成膜後の第２の酸化物半導体層４０３ｂ及び第３の酸化物半導体層４０３ｃは、必ずしも結晶部を含んでいなくともよく、この場合、成膜後のいずれかの工程において、非晶質酸化物半導体に熱処理を加えることで、結晶部を含む第２の酸化物半導体層４０３ｂ及び第３の酸化物半導体層４０３ｃとしてもよい。非晶質酸化物半導体を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは４００℃以上、さらに好ましくは５５０℃以上とする。当該熱処理は、作製工程における他の熱処理と兼ねることも可能である。また、結晶化の熱処理には、レーザ照射装置を用いてもよい。

各酸化物半導体層の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。

酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃを成膜する際、できる限り膜中に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。

また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した膜中に含まれる不純物の濃度を低減できる。

また、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃをスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜される膜を緻密な膜とすることができる。

なお、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上４００℃以下とすればよい。非晶質構造を有する酸化物半導体層を成膜する場合には、２５℃以上２００℃以下で成膜することが好ましく、結晶構造を有する酸化物半導体層を成膜する場合には、２００℃以上５００℃以下で成膜することが好ましい。また、成膜時に基板を高温で加熱することで、結晶部を含む酸化物半導体層を形成しやすくなる。

ＣＡＡＣ−ＯＳ層は、例えば、多結晶である酸化物スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ層を成膜することができる。

また、ＣＡＡＣ−ＯＳ層を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上７００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ここで、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタリングターゲットの作製方法について、図１９を参照して説明する。

まず、スパッタリングターゲットの原料を秤量する（ステップＳ１０１）。

ここでは、スパッタリングターゲットの原料として、ＩｎＯ_Ｘ粉末（Ｉｎの原料）、ＧａＯ_Ｙ粉末（Ｇａの原料）、及び、ＺｎＯ_Ｚ粉末（Ｚｎの原料）を用意する。なお、Ｘ、ＹおよびＺは任意の正数であり、例えばＸは１．５、Ｙは１．５、Ｚは１とすればよい。もちろん、上記の原料は一例であり、所望の化合物を得るために適宜原料を選択すればよい。例えば、ＧａＯ_Ｙ原料に代えて、ＭＯ_Ｙ原料を用いてもよい。なお、Ｍは、Ｓｎ、ＨｆまたはＡｌとすればよい。または、Ｍは、ランタノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕとしてもよい。本実施の形態では三種の原料を用いた例を示すが、これに限定されない。例えば、本実施の形態を四種以上の原料を用いた場合に適用しても構わないし、一種または二種の原料を用いた場合に適用しても構わない。

次に、ＩｎＯ_Ｘ原料、ＧａＯ_Ｙ原料およびＺｎＯ_Ｚ原料を所定の比率で混合する。

所定の比率としては、例えば、ＩｎＯ_Ｘ原料、ＧａＯ_Ｙ原料およびＺｎＯ_Ｚ原料が、２：２：１、８：４：３、３：１：１、１：１：１、１：３：２、４：２：３、１：１：２、３：１：４または３：１：２のｍｏｌ数比とする。このような比率を有する混合材料を用いることで、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタリング用ターゲットを得やすくなる。

より具体的には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の組成を有するＩｎ−Ｇａ−Ｚｎ酸化物のスパッタリングターゲットを作製する場合は、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］となるように、それぞれの原料を秤量する。

なお、ＧａＯ_Ｙ原料に代えて、ＭＯ_Ｙ原料を用いた場合も、ＩｎＯ_Ｘ原料、ＭＯ_Ｙ原料およびＺｎＯＺ原料は、２：２：１、８：４：３、３：１：１、１：１：１、１：３：２、４：２：３、１：１：２、３：１：４または３：１：２のｍｏｌ数比とすればよい。

まず、湿式方式によるスパッタリングターゲットの作製方法について述べる。スパッタリングターゲットの原料を秤量後、原料をボールミル等で粉砕及び混合して化合物粉末を作製する。複数の原料を混合した後、第１の焼成を行うことで結晶性酸化物を生成し、結晶性酸化物を粉砕することで化合物粉末とする。化合物粉末の粒径を０．０１μｍ以上１μｍ以下、好ましくは０．０１μｍ以上０．５μｍ以下、さらに好ましくは０．０１μｍ以上０．３μｍ以下とする。さらに、当該化合物粉末に、イオン交換水、有機添加物等を混合してスラリーを作製する（ステップＳ１１１）。

次いで、水分を透過するフィルタが敷かれた型にスラリーを流し込んで、水分を除去する。当該型は、金属製または酸化物製を用いればよく、矩形または丸形の上面形状を有する。また当該型は、底部に１つ又は複数の穴が設けられた構造を有すればよい。該穴を複数設けると、スラリーの水分を速やかに除去することができる。当該フィルタは、多孔性樹脂、布等を用いればよい。

スラリー中の水分の除去は、スラリーが流し込まれた型の底部に設けられている穴からの減圧排水により行われる。次いで、減圧排水により水分を除去されたスラリーをさらに自然乾燥させる。これにより、水分が除去されたスラリーは、型の内部の形状に成形される（ステップＳ１１３）。

次いで、得られた成形体を、酸素（Ｏ_２）雰囲気中１４００℃で第２の焼成を行う（ステップＳ１１４）。以上により、湿式方式によりスパッタリングターゲットを得ることができる。

次いで、乾式方式によるスパッタリングターゲットの作製方法について述べる。スパッタリングターゲットの原料を秤量後、原料をボールミル等で粉砕及び混合して化合物粉末を作製する（ステップＳ１２１）。

得られた化合粉末を型に敷き詰め、プレス装置にて加圧することにより、当該原料粉を成形し成形体を得る（ステップＳ１２２）。

得られた成形体を電気炉等の加熱装置内に設置し、酸素（Ｏ_２）雰囲気中１４００℃で焼成する（ステップＳ１２３）。なお、本実施の形態では、ステップＳ１２２及びステップＳ１２３のように、成形工程及び焼成工程が分かれている方式を、コールドプレス方式と呼ぶこととする。コールドプレス方式に対して、成形工程及び焼成工程を同時に行うホットプレス方式について、以下に説明する。

まず、上述したステップＳ１２１までの工程を行う。得られた化合物粉末を型に敷き詰め、当該型をアルゴン（Ａｒ）雰囲気中１０００℃で加熱しながら、型内部に設けられた化合物粉末をプレス装置により加圧する。このように、化合物粉末を焼成しながら加圧することにより、当該化合物粉末を成形し成形体を得ることができる（ステップＳ１２５）。

以上の工程により、スパッタリングターゲットを作製することができる。

なお、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃは、大気開放せずに連続的に成膜することが好ましい。酸化物半導体層の成膜を大気開放せずに連続的に行うことで、酸化物半導体層表面への水素又は水素化合物の付着（例えば、吸着水など）を防止することができるため、不純物の混入を抑制することができる。同様に、ゲート絶縁膜４０２と酸化物半導体層４０３ａとは大気開放せずに連続的に成膜することが好ましい。

第１酸化物半導体層４０３ａ乃至第３の酸化物半導体層４０３ｃを、順次積層する工程を大気に触れることなく連続的に行う場合、図６に上面図を示す製造装置を用いればよい。

図６に示す製造装置は、枚葉式マルチチャンバー設備であり、３つのスパッタ装置１０ａ、１０ｂ、１０ｃや、被処理基板を収容するカセットポート１４を３つ有する基板供給室１１や、ロードロック室１２ａ、１２ｂや、搬送室１３や、基板加熱室１５、１６などを有している。なお、基板供給室１１及び搬送室１３には、被処理基板を搬送するための搬送ロボットがそれぞれ配置されている。スパッタ装置１０ａ、１０ｂ、１０ｃ、搬送室１３、及び基板加熱室１５、１６は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。

図６の製造装置を用いた作製工程の手順の一例は、まず、基板供給室１１から被処理基板を搬送し、ロードロック室１２ａと搬送室１３を経て基板加熱室１５に移動させ、基板加熱室１５で被処理基板に付着している水分を真空ベークなどで除去し、その後、搬送室１３を経てスパッタ装置１０ｃに被処理基板を移動させ、スパッタ装置１０ｃ内で第１の酸化物半導体層４０３ａを成膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ａに被処理基板を移動させ、スパッタ装置１０ａ内で第２の酸化物半導体層４０３ｂを成膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ｂに被処理基板を移動させ、スパッタ装置１０ｂ内で第３の酸化物半導体層４０３ｃを成膜する。必要であれば、大気に触れることなく、搬送室１３を経て基板加熱室１６に被処理基板を移動させ、加熱処理を行う。

このように、図６の製造装置を用いることによって大気に触れることなく、作製プロセスを進めることができる。また、図６の製造装置のスパッタ装置は、スパッタリングターゲットを変更することで大気に触れることのないプロセスを実現できる。また、図６の製造装置のスパッタ装置は、平行平板型スパッタリング装置、イオンビームスパッタリング装置、または対向ターゲット式スパッタリング装置などを用いればよい。対向ターゲット式スパッタリング装置は、被成膜面がプラズマから遠く、成膜ダメージが小さいため、結晶化度の高いＣＡＡＣ−ＯＳ層を形成することができる。

スパッタ装置１０ａ、１０ｂ、１０ｃでの酸化物半導体層の成膜において、成膜ガスとして、水素、水、水酸基又は水素化物などの不純物濃度が低い高純度ガスを用いる。

また、基板加熱室１６は、減圧下、又は窒素、酸素、超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、若しくは希ガス（アルゴン、ヘリウムなど）の雰囲気下として、加熱処理を行えばよいが、上記窒素、酸素、超乾燥エア、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃに対して、膜中に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。この熱処理によって、ｎ型の導電性を付与する不純物である水素を除去することができる。

なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタの作製工程においてどのタイミングで行ってもよい。例えば、酸化物半導体層を島状に加工した後に行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。熱処理には、レーザ照射装置を適用してもよい。

熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、熱処理で酸化物半導体層を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及びｉ型（真性）化することができる。

また、脱水化又は脱水素化処理によって酸素が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。

脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性の変動が抑制されており、電気的に安定である。

酸素を導入する場合、酸化物半導体積層膜（又は酸化物半導体層）に直接導入してもよいし、後に形成される絶縁層を通過して酸化物半導体積層膜へ導入してもよい。酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。また、酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。

例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

酸化物半導体積層膜への酸素の供給は、酸化物半導体積層膜の成膜後であれば、そのタイミングは特に限定されない。また、酸素の導入は複数回行ってもよい。

次いで、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃを、フォトリソグラフィ法を用いたエッチング処理によって島状の第１の酸化物半導体層４０４ａ乃至第３の酸化物半導体層４０４ｃに加工して、酸化物半導体積層膜４０４を形成する（図５（Ｃ）参照）。

なお、本実施の形態においては、第１の酸化物半導体層４０４ａ乃至第３の酸化物半導体層４０４ｃを一度のエッチング処理によって島状に加工することで、酸化物半導体積層膜４０４に含まれる各酸化物半導体層の端部は一致する。なお、本明細書等において、一致とは、概略一致も含むものとする。例えば、同じマスクを用いてエッチングした積層構造の層Ａの端部と層Ｂの端部とは一致しているとみなす。

次いで、酸化物半導体積層膜４０４上に導電膜を形成し、これを加工してソース電極層４０５ａ及びドレイン電極層４０５ｂ（これと同じ層で形成される配線を含む）を形成する。

ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

絶縁膜４０６は、プラズマＣＶＤ法、スパッタリング法、又は真空蒸着法等により成膜することができる。

絶縁膜４０６としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの無機絶縁膜などの単層又は積層を用いることができる。

本実施の形態では、絶縁膜４０６として、酸化シリコン膜を成膜する。

ここで、絶縁膜４０６に酸素過剰領域を形成するために、酸素導入工程を行ってもよい。絶縁膜４０６に酸素導入工程を行う場合は、ゲート絶縁膜４０２に行う場合と同様に行うことができる。

また、トランジスタ上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。

以上の工程で、本発明に係る半導体装置を作製することができる（図５（Ｅ）参照）。

酸化物半導体積層膜４０４に接する絶縁膜として、酸化物絶縁膜を用いたり、絶縁膜に酸素過剰領域を形成することにより、加熱処理などによって、絶縁膜に含まれる過剰な酸素を、酸化物半導体積層膜に供給することができる。これにより、酸化物半導体積層膜に含まれる酸素欠損を低減することができる。

図５（Ｅ）に示すように、酸化物半導体層を３層構造とすることにより、ゲート電極層４０１に電圧が印加されても、キャリアは、ゲート絶縁膜４０２と、第１の酸化物半導体層４０４ａとの界面を移動することなく、第１の酸化物半導体層４０４ａと第２の酸化物半導体層４０４ｂとの界面を移動する。また、第１の酸化物半導体層４０４ａと第２の酸化物半導体層４０４ｂは、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、第２の酸化物半導体層４０４ｂにおいて、第１の酸化物半導体層４０４ａとの界面に形成される酸素欠損の量は、第１の酸化物半導体層４０４ａにおいて、ゲート絶縁膜４０２との界面に形成される酸素欠損の量よりも低減することができる。よって、第１の酸化物半導体層４０４ａと第２の酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタを作製することができる。

図７に、ボトムゲート型のトランジスタにおける酸化物半導体積層膜の積層例について示す。酸化物半導体積層膜以外の構成については、図４（Ａ）に示すトランジスタ４３０と同様である。

図７（Ａ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂ及び第３の酸化物半導体層４０４ｃが島状に加工され、第１の酸化物半導体層４０３ａは加工されていないトランジスタ３１０を示す。結晶構造を有する第２の酸化物半導体層４０４ｂ上に、第３の酸化物半導体層４０４ｃを形成することにより、結晶構造を有する膜とすることができる。

図７（Ｂ）では、酸化物半導体積層膜において、第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０３ｃが加工されていないトランジスタ３２０を示す。結晶構造を有する第２の酸化物半導体層４０４ｂ上に、第３の酸化物半導体層４０３ｃを形成することにより、少なくとも第２の酸化物半導体層４０４ｂと接する領域４１３ａにおいては、結晶構造を有し、それ以外の領域４１３ｂにおいては、非晶質構造を有する膜となる。

図７（Ｃ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂが島状に加工され、第１の酸化物半導体層４０３ａ及び第３の酸化物半導体層４０３ｃが加工されていないトランジスタ３３０を示す。図７（Ｂ）と同様に、結晶構造を有する第２の酸化物半導体層４０４ｂ上に、第３の酸化物半導体層４０３ｃを形成することにより、少なくとも第２の酸化物半導体層４０４ｂと接する領域４１３ａにおいては、結晶構造を有し、それ以外の領域４１３ｂにおいては、非晶質構造を有する膜となる。

図７（Ｄ）では、酸化物半導体積層膜において、第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０４ｃが第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂの側面を覆うように設けられているトランジスタ３４０を示す。図７（Ｂ）と同様に、結晶構造を有する第２の酸化物半導体層４０４ｂ上に、第３の酸化物半導体層４０４ｃを形成することにより、少なくとも第２の酸化物半導体層４０４ｂと接する領域４１４ａにおいては、結晶構造を有し、それ以外の領域４１４ｂにおいては、非晶質構造を有する膜となる。

図８に、トップゲート型のトランジスタにおける酸化物半導体積層膜の積層例について示す。酸化物半導体積層膜以外の構成については、図４（Ｃ）に示すトランジスタ４５０と同様である。

図８（Ａ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂ及び第３の酸化物半導体層４０４ｃが島状に加工され、第１の酸化物半導体層４０３ａは加工されていないトランジスタ３５０を示す。結晶構造を有する第２の酸化物半導体層４０４ｂ上に、第３の酸化物半導体層４０４ｃを形成することにより、結晶構造を有する膜とすることができる。

図８（Ｂ）では、第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０３ｃが加工されていないトランジスタ３６０を示す。結晶構造を有する第２の酸化物半導体層４０４ｂ上に、第３の酸化物半導体層４０３ｃを形成することにより、少なくとも第２の酸化物半導体層４０４ｂと接する領域４１３ａにおいては、結晶構造を有し、それ以外の領域４１３ｂにおいては、非晶質構造を有する膜となる。

図８（Ｃ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂが島状に加工され、第１の酸化物半導体層４０３ａ及び第３の酸化物半導体層４０３ｃが加工されていないトランジスタ３７０を示す。図８（Ｂ）と同様に、結晶構造を有する第２の酸化物半導体層４０４ｂ上に、第３の酸化物半導体層４０３ｃを形成することにより、少なくとも第２の酸化物半導体層４０４ｂと接する領域４１３ａにおいては、結晶構造を有し、それ以外の領域４１３ｂにおいては、非晶質構造を有する膜となる。

図８（Ｄ）では、酸化物半導体積層膜において、第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０４ｃが第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂの側面を覆うように設けられているトランジスタ３８０を示す。図８（Ｂ）と同様に、結晶構造を有する第２の酸化物半導体層４０４ｂ上に、第３の酸化物半導体層４０４ｃを形成することにより、少なくとも第２の酸化物半導体層４０４ｂと接する領域４１４ａにおいては、結晶構造を有し、それ以外の領域４１４ｂにおいては、非晶質構造を有する膜となる。

酸化物半導体を構成する金属酸化物において、インジウムの組成の割合が高いほど、導電率が高い金属酸化物となる。例えば、第２の酸化物半導体層のインジウムの含有率を、第１の酸化物半導体層及び第３の酸化物半導体層のインジウムの含有率よりも多くすることで、第２の酸化物半導体層の導電率σ_２を、第１の酸化物半導体層の導電率σ_１及び第３の酸化物半導体層の導電率σ_３よりも高くすることができる。

導電率σ_２は、導電率σ_１及び導電率σ_３と比較して、１０００倍以上、好ましくは、１０００００倍以上高いことが好ましい。

例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の酸化物半導体層の導電率は、６．５×１０^−５Ｓ／ｃｍ〜４．５×１０^−１Ｓ／ｃｍである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の酸化物半導体層の導電率は、２．０Ｓ／ｃｍ〜９．７Ｓ／ｃｍである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物半導体層の導電率は、１×１０^−７Ｓ／ｃｍ（測定下限未満）である。

したがって、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物半導体層を、加工していない第１の酸化物半導体層４０４ａまたは第３の酸化物半導体層４０４ｃとして用いたとしても、当該第１又は第３の酸化物半導体層がキャリアのリークパスとなることはない。

酸化物半導体積層膜４０４を、上記のような積層構造とすることにより、ゲート電極層４１０に電圧が印加されても、キャリアは、ゲート絶縁膜４０９と、第３の酸化物半導体層４０４ｃとの界面を移動することなく、第３の酸化物半導体層４０４ｃと第２の酸化物半導体層４０４ｂとの界面を移動する。また、第２の酸化物半導体層４０４ｂと、第３の酸化物半導体層４０４ｃは、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、第２の酸化物半導体層４０４ｂにおいて、第３の酸化物半導体層４０４ｃとの界面に形成される酸素欠損の量を、第３の酸化物半導体層４０４ｃにおいて、ゲート絶縁膜４０９との界面に形成される酸素欠損の量よりも低減することができる。

さらに、第３の酸化物半導体層４０４ｃは、第２の酸化物半導体層４０４ｂに含まれる結晶部を種結晶として結晶成長された領域４１３ａ（または領域４１４ａ）を含む膜である。これにより、第２の酸化物半導体層４０４ｂにおいて、第３の酸化物半導体層４０４ｃとの界面に形成される酸素欠損の量を、さらに低減することができる。

よって、第３の酸化物半導体層４０４ｃと第２の酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタを得ることができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
実施の形態１に示したトランジスタを用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。

図９（Ａ）において、基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、基板４００６によって封止されている。図９（Ａ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、ＩＣチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また信号線駆動回路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、４０１８ｂから供給されている。

図９（Ｂ）及び図９（Ｃ）において、基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、基板４００１とシール材４００５と基板４００６とによって、表示素子と共に封止されている。図９（Ｂ）及び（Ｃ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、ＩＣチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。図９（Ｂ）及び図９（Ｃ）においては、信号線駆動回路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。

また図９（Ｂ）及び図９（Ｃ）においては、信号線駆動回路４００３を別途形成し、基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して実装してもよい。

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図９（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図９（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図９（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。

なお、表示装置とは、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。すなわち、本明細書中における表示装置とは、画像表示装置、もしくは光源（照明装置含む）を指す。また、表示素子が封止された状態にあるパネルだけでなく、コネクター、例えばＦＰＣもしくはＴＡＢテープもしくはＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。

また基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、実施の形態１に示したトランジスタを適用することができる。

表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流又は電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インク表示装置（電子ペーパー）など、電気的作用によりコントラストが変化する表示媒体も適用することができる。

半導体装置の一形態について、図９及び図１０を用いて説明する。図１０（Ａ）及び図１０（Ｂ）は、図９（Ｂ）のＭ−Ｎにおける断面図に相当する。図１０では表示素子として液晶素子を用いた液晶表示装置の例を示す。

液晶表示装置は、縦電界方式、又は、横電界方式を適用することができる。図１０（Ａ）では、縦電界方式を採用する例を示し、図１０（Ｂ）では、横電界方式の一例として、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードを採用する例を示す。

但し、表示パネルは、画素部４００２に設けられたトランジスタ４０１０が表示素子と電気的に接続して構成され、該表示素子としては表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。

図９及び図１０で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。

接続端子電極４０１５は、第１の電極層４０３４及びトランジスタ４０１１が有する導電層４０３６と同じ導電層から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のゲート電極層と同じ導電層で形成されている。

また基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図９及び図１０では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図１０では、トランジスタ４０１０、４０１１上には絶縁層４０３２ａ、４０３２ｂが設けられている。

また、図１０（Ｂ）では、絶縁層４０３２ｂ上に第１の電極層４０３４が設けられ、第１の電極層４０３４は、絶縁層４０３２ａ、４０３２ｂに設けられた開口を介して、トランジスタ４０１０のソース電極層またはドレイン電極層と接続されている。また、第１の電極層４０３４と、第２の電極層４０３１との間に絶縁層４０４２が設けられている。

トランジスタ４０１０、４０１１としては、実施の形態１に示したトランジスタを適用することができる。本実施の形態では、トランジスタ４０１０としてトランジスタ４２０と同様な構造を有するトランジスタを適用し、トランジスタ４０１１としてトランジスタ４６０と同様な構造を有するトランジスタを適用する例を示す。トランジスタ４０１０は、ボトムゲート構造のトランジスタであり、トランジスタ４０１１は、デュアルゲート構造のトランジスタである。

トランジスタ４０１０、４０１１は、ゲート絶縁層４０２０ａ、４０２０ｂの積層構造を含む。また、図１０（Ａ）においては、トランジスタ４０１０、４０１１のゲート絶縁層４０２０ａ、４０２０ｂと、トランジスタ４０１０、４０１１上に設けられた絶縁層４０３２ａ、４０３２ｂとは、接続端子電極４０１５端部を覆うように、シール材４００５下に延在している。図１０（Ｂ）においては、ゲート絶縁層４０２０ａと、絶縁層４０３２ｂとが、接続端子電極４０１５端部を覆うように、シール材４００５下に延在しており、絶縁層４０３２ｂは、ゲート絶縁層４０２０ｂ及び絶縁層４０３２ａの側面を覆っている。

トランジスタ４０１０、４０１１は、上記実施の形態で説明した酸化物半導体積層膜を有することで、ゲート電極層に電圧が印加されても、電子は、ゲート絶縁膜と、第１の酸化物半導体層との界面を移動することなく、第１の酸化物半導体層と第２の酸化物半導体層との界面を移動する。また、第１の酸化物半導体層と第２の酸化物半導体層は、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、第２の酸化物半導体層において、第１の酸化物半導体層との界面に形成される酸素欠損の量は、第１の酸化物半導体層において、ゲート絶縁膜との界面に形成される酸素欠損の量よりも低減することができる。よって、第１の酸化物半導体層と第２の酸化物半導体層との界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタである。

また、走査線駆動回路４００４に、デュアルゲート構造のトランジスタ４０１１を適用することにより、しきい値電圧の変化をさらに低減することができるため、信頼性が向上する。また、トランジスタ４０１１が有する導電層４０３６は、電位がトランジスタ４０１１のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４０３６の電位がＧＮＤ、負電位、或いはフローティング状態であってもよい。図１０では、走査線駆動回路４００４に、導電層４０３６を有するトランジスタ４０１１を設ける例について示すが、図９に示す信号線駆動回路４００３に、デュアルゲート構造のトランジスタを設けてもよい。

また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（トランジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。

図１０において、液晶素子４０１３は、第１の電極層４０３４、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３８、４０３３が設けられている。

図１０（Ａ）では、第２の電極層４０３１は基板４００６側に設けられ、第１の電極層４０３４と第２の電極層４０３１とは液晶層４００８を介して積層する構成となっている。また、図１０（Ｂ）では、液晶層４００８の下方に開口パターンを有する第２の電極層４０３１を有し、絶縁層４０４２を介して第２の電極層４０３１のさらに下方に、平板状の第１の電極層４０３４を有する。図１０（Ｂ）において開口パターンを有する第２の電極層４０３１は、屈曲部や枝分かれした櫛歯状を含む形状である。第１の電極層４０３４及び第２の電極層４０３１はその電極間に電界を発生させるため、同形状で重ならない配置とする。なお、平坦化絶縁層を設けて、平坦化絶縁層に接して平板状の第２の電極層４０３１を形成し、絶縁層４０４２を介して第２の電極層４０３１上に、画素電極として機能し、開口パターンを有する第１の電極層４０３４を有する構成としてもよい。

第１の電極層４０３４、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、グラフェンなどの透光性を有する導電性材料を用いることができる。

また、第１の電極層４０３４、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。

また、第１の電極層４０３４、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。

またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていてもよい。

また、図１０（Ｂ）に一例を示すような横電界方式を採用する場合、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いてもよい。この場合、液晶層４００８と、第１の電極層４０３４及び第２の電極層４０３１とは接する構造となる。

液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。

本明細書に開示する酸化物半導体層を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。

また、本明細書に開示する酸化物半導体層を用いたトランジスタは、高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このようなトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバートランジスタを同一基板上に形成することができる。また、画素部においても、このようなトランジスタを用いることで、高画質な画像を提供することができる。

また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。

また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。

また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。

発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。

図１１（Ａ）（Ｂ）に表示素子として発光素子を用いた表示装置の例を示す。

図１１（Ａ）は発光装置の平面図であり、図１１（Ａ）中の一点鎖線Ｓ１−Ｔ１、Ｓ２−Ｔ２、及びＳ３−Ｔ３で切断した断面が図１１（Ｂ）に相当する。なお、図１１（Ａ）の平面図においては、電界発光層５４２及び第２の電極層５４３は省略してあり図示していない。

図１１に示す発光装置は、基板５００上に、トランジスタ５１０、容量素子５２０、配線層交差部５３０を有しており、トランジスタ５１０は発光素子５４０と電気的に接続している。なお、図１１は基板５００を通過して発光素子５４０からの光を取り出す、下面射出型構造の発光装置である。

トランジスタ５１０としては、実施の形態１に示したトランジスタを適用することができる。本実施の形態では、実施の形態１で示したトランジスタ３２０と同様な構造を有するトランジスタを適用する例を示す。トランジスタ５１０は、ボトムゲート構造のトランジスタである。

トランジスタ５１０はゲート電極層５１１ａ、５１１ｂ、ゲート絶縁層５０１、５０２、第１の酸化物半導体層５１２ａ、第２の酸化物半導体層５１２ｂ及び第３の酸化物半導体層５１２ｃを含む酸化物半導体積層膜５１２、ソース電極層又はドレイン電極層として機能する導電層５１３ａ、５１３ｂを含む。また、トランジスタ５１０上には絶縁層５２５が形成されている。

容量素子５２０は、導電層５２１ａ、５２１ｂ、ゲート絶縁層５０１、５０２、第１の酸化物半導体層５２２ａ、第２の酸化物半導体層５２２ｂ、第３の酸化物半導体層５２２ｃを含む酸化物半導体積層膜５２２、導電層５２３を含み、導電層５２１ａ、５２１ｂと導電層５２３とで、ゲート絶縁層５０１、５０２及び酸化物半導体積層膜５２２を挟む構成とすることで容量を形成する。

配線層交差部５３０は、ゲート電極層５１１ａ、５１１ｂと、導電層５３３との交差部であり、ゲート電極層５１１ａ、５１１ｂと、導電層５３３とは、間にゲート絶縁層５０１、５０２を介して交差する。

本実施の形態においては、ゲート電極層５１１ａ及び導電層５２１ａとして膜厚３０ｎｍのチタン膜を用い、ゲート電極層５１１ｂ及び導電層５２１ｂとして膜厚２００ｎｍの銅膜を用いる。よって、ゲート電極層はチタン膜と銅膜との積層構造となる。

トランジスタ５１０は、上記実施の形態で説明した酸化物半導体積層膜を有することで、ゲート電極層に電圧が印加されても、電子は、ゲート絶縁膜と、第１の酸化物半導体層との界面を移動することなく、第１の酸化物半導体層と第２の酸化物半導体層との界面を移動する。また、第１の酸化物半導体層と第２の酸化物半導体層は、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、第２の酸化物半導体層において、第１の酸化物半導体層との界面に形成される酸素欠損の量は、第１の酸化物半導体層において、ゲート絶縁膜との界面に形成される酸素欠損の量よりも低減することができる。よって、第１の酸化物半導体層と第２の酸化物半導体層との界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタである。

トランジスタ５１０、容量素子５２０、及び配線層交差部５３０上には層間絶縁層５０４が形成され、層間絶縁層５０４上において発光素子５４０と重畳する領域にカラーフィルタ層５０５が設けられている。層間絶縁層５０４及びカラーフィルタ層５０５上には平坦化絶縁層として機能する絶縁層５０６が設けられている。

絶縁層５０６上に第１の電極層５４１、電界発光層５４２、第２の電極層５４３の順に積層した積層構造を含む発光素子５４０が設けられている。発光素子５４０とトランジスタ５１０とは、導電層５１３ａに達する絶縁層５０６及び層間絶縁層５０４に形成された開口において、第１の電極層５４１及び導電層５１３ａが接することによって電気的に接続されている。なお、第１の電極層５４１の一部及び該開口を覆うように隔壁５０７が設けられている。

カラーフィルタ層５０５としては、例えば有彩色の透光性樹脂を用いることができる。

隔壁５０７は、有機絶縁材料、又は無機絶縁材料を用いて形成する。

電界発光層５４２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでもよい。

発光素子５４０に酸素、水素、水分、二酸化炭素等が混入しないように、第２の電極層５４３及び隔壁５０７上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。

また、発光素子５４０に酸素、水素、水分、二酸化炭素等が混入しないように、発光素子５４０を覆う有機化合物を含む層を蒸着法により形成してもよい。

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

また、表示装置として、電子インクを駆動させる電子ペーパー（電気泳動表示装置又は電気泳動ディスプレイとも呼ばれる）を提供することも可能である。

また、平坦化絶縁層として機能する絶縁層５０６は、アクリル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の低誘電率材料（ｌｏｗ−ｋ材料）を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層５０６を形成してもよい。なお、平坦化絶縁層は、設けなくともよい。

第１の電極層５４１、第２の電極層５４３としては、図１０に示す表示装置の第１の電極層４０３４、第２の電極層４０３１と同様の材料を適用することができる。

本実施の形態においては、図１１に示す発光装置は下面射出型なので、第１の電極層５４１は透光性、第２の電極層５４３は反射性を有する。よって、第１の電極層５４１に金属膜を用いる場合は透光性を保てる程度膜厚を薄く、第２の電極層５４３に透光性を有する導電層を用いる場合は、反射性を有する導電層を積層するとよい。

また、駆動回路保護用の保護回路を設けてもよい。保護回路は、非線形素子を用いて構成することが好ましい。

以上のように実施の形態１で示したトランジスタを適用することで、様々な機能を有する表示装置を提供することができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
実施の形態１に示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。

図１２（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１２（Ａ）はフォトセンサの等価回路であり、図１２（Ｂ）はフォトセンサの一部を示す断面図である。

フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレインの他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。

なお、本明細書における回路図において、酸化物半導体層を用いるトランジスタと明確に判明できるように、酸化物半導体層を用いるトランジスタの記号には「ＯＳ」と記載している。図１２（Ａ）において、トランジスタ６４０、トランジスタ６５６は実施の形態１に示したトランジスタが適用でき、酸化物半導体層を用いるトランジスタである。本実施の形態では、実施の形態１で示したトランジスタ３２０と同様な構造を有するトランジスタを適用する例を示す。トランジスタ６４０は、ボトムゲート構造のトランジスタである。

図１２（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０に示す断面図であり、絶縁表面を有する基板６０１（素子基板）上に、センサとして機能するフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオード６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられている。

トランジスタ６４０上には絶縁層６３２、層間絶縁層６３３、層間絶縁層６３４が設けられている。フォトダイオード６０２は、層間絶縁層６３３上に形成された電極層６４１ｂと、電極層６４１ｂ上に順に積層された第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃと、層間絶縁層６３４上に設けられ、第１乃至第３の半導体膜を介して電極層６４１ｂと電気的に接続する電極層６４２と、電極層６４１ｂと同じ層に設けられ、電極層６４２と電気的に接続する電極層６４１ａと、を有している。

電極層６４１ｂは、層間絶縁層６３４に形成された導電層６４３と電気的に接続し、電極層６４２は電極層６４１ａを介して導電層６４５と電気的に接続している。導電層６４５は、トランジスタ６４０のゲート電極層と電気的に接続しており、フォトダイオード６０２はトランジスタ６４０と電気的に接続している。

ここでは、第１半導体膜６０６ａとしてｐ型の導電型を有する半導体膜と、第２半導体膜６０６ｂとして高抵抗な半導体膜（ｉ型半導体膜）、第３半導体膜６０６ｃとしてｎ型の導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。

第１半導体膜６０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第１半導体膜６０６ａの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ_４）を用いればよい。または、Ｓｉ_２Ｈ_６、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４、ＳｉＦ_４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体膜６０６ａの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。

第２半導体膜６０６ｂは、ｉ型半導体膜（真性半導体膜）であり、アモルファスシリコン膜により形成する。第２半導体膜６０６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ_４）を用いればよい。または、Ｓｉ_２Ｈ_６、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４、ＳｉＦ_４等を用いてもよい。第２半導体膜６０６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行ってもよい。第２半導体膜６０６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。

第３半導体膜６０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第３半導体膜６０６ｃの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ_４）を用いればよい。または、Ｓｉ_２Ｈ_６、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４、ＳｉＦ_４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体膜６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。

また、第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ））半導体を用いて形成してもよい。

また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体膜側を受光面とする方がよい特性を示す。ここでは、ｐｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２が受ける光を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆の導電型を有する半導体膜側からの光は外乱光となるため、電極層は遮光性を有する導電層を用いるとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。

トランジスタ６４０は、上記実施の形態で説明した酸化物半導体積層膜を有することで、ゲート電極層に電圧が印加されても、電子は、ゲート絶縁膜と、第１の酸化物半導体層との界面を移動することなく、第１の酸化物半導体層と第２の酸化物半導体層との界面を移動する。また、第１の酸化物半導体層と第２の酸化物半導体層は、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、第２の酸化物半導体層において、第１の酸化物半導体層との界面に形成される酸素欠損の量は、第１の酸化物半導体層において、ゲート絶縁膜との界面に形成される酸素欠損の量よりも低減することができる。よって、第１の酸化物半導体層と第２の酸化物半導体層との界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタである。

層間絶縁層６３３、６３４としては、表面凹凸を低減するため平坦化絶縁層として機能する絶縁層が好ましい。

フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態５）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具体例を図１３に示す。

図１３（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。

上記実施の形態のいずれかで示す半導体装置は、表示部９００３に用いることが可能であり、電子機器に高い信頼性を付与することができる。

表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、実施の形態３に示したイメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。

また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。

図１３（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。

テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。

図１３（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

上記実施の形態のいずれかに示す半導体装置は、表示部９１０３、９１０７に用いることが可能であり、テレビジョン装置、及びリモコン操作機に高い信頼性を付与することができる。

図１３（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。

上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能であり、コンピュータに高い信頼性を付与することができる。

図１４（Ａ）及び図１４（Ｂ）は２つ折り可能なタブレット型端末である。図１４（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。

上記実施の形態のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。

また、図１４（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。

図１４（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４を有する。なお、図１４（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１４（Ａ）及び図１４（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図１４（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１４（Ｃ）にブロック図を示し説明する。図１４（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１４（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

本実施例では、酸化物半導体積層膜の結晶状態について調査した結果について説明する。

まず、本実施例で作製した試料Ａ及び試料Ｂについて説明する。

図１５に、試料Ａ及び試料Ｂの構造を示す。

まず、試料Ａの作製方法について説明する。基板７００としてｐ型のシリコン基板を用い、当該シリコン基板に逆スパッタリング処理を行った。逆スパッタリング処理の条件は、５０ｓｃｃｍのアルゴン、０．６Ｐａ、２００Ｗ（ＲＦ）、処理時間は３分、ターゲット−基板間距離６０ｍｍ、基板温度は室温とする。

次に、シリコン基板上に、絶縁膜７０８として、３００ｎｍの酸化シリコン膜を成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷのＲＦ電源を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。

次に、酸化シリコン膜に対して、ＣＭＰによる研磨処理を行うことにより、酸化シリコン膜の表面の面粗さ（Ｒａ）を、０．２ｎｍとした。研磨処理の条件は、ＣＭＰ研磨パッドとして、硬質ポリウレタンパッドを用い、スラリーとしては、ＮＰ８０２０（ニッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を５倍に希釈したものを用い、研磨時間２分、研磨圧０．０１ＭＰａ、基板を固定している側のスピンドル回転数６０ｒｐｍ、研磨布（研磨パッド）が固定されているテーブル回転数は、５６ｒｐｍとする。

次に、酸化シリコン膜上に、第１の酸化物半導体層７０１ａとして、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該ＩＧＺＯ層は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該ＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。

次に、第２の酸化物半導体層７０１ｂとして、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層を成膜した。当該ＩＧＺＯ層は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該ＩＧＺＯ層を成膜する際の基板温度は、２５０℃とした。

次に、第３の酸化物半導体層７０１ｃとして、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該ＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該ＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。

なお、第１の酸化物半導体層７０１ａから第３の酸化物半導体層７０１ｃは、大気開放することなく連続的に成膜した。

以上の工程により、試料Ａを作製した。

次に、試料Ｂの作製方法について説明する。試料Ｂは、試料Ａと酸化物半導体積層膜７０１の構成が異なること以外は、試料Ａと同様であるため、異なる点についてのみ説明する。

絶縁膜７０８に、ＣＭＰによる研磨処理を行った後、第１の酸化物半導体層７０１ａ、第２の酸化物半導体層７０１ｂ、及び第３の酸化物半導体層７０１ｃを成膜した。

酸化シリコン膜上に、第１の酸化物半導体層７０１ａとして、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該ＩＧＺＯ層は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該ＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。

次に、第２の酸化物半導体層７０１ｂとして、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を成膜した。当該ＩＧＺＯ層は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該ＩＧＺＯ層を成膜する際の基板温度は、３５０℃とした。

次に、第３の酸化物半導体層７０１ｃとして、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該ＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該ＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。

次に、試料Ａにおいて、第２の酸化物半導体層７０１ｂと、第３の酸化物半導体層７０１ｃの断面を、ＴＥＭを用いて撮影した。試料Ｂも同様に、第２の酸化物半導体層７０１ｂと、第３の酸化物半導体層７０１ｃの断面を、ＴＥＭを用いて撮影した。

結晶粒の有無や、結晶粒の大きさや、結晶粒の分布状態を調べるため、試料Ａ及び試料Ｂに対して、イオンミリング法によりＴＥＭ観察用の試料を作製し、高分解能透過電子顕微鏡（日立製作所製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で加速電圧を３００ｋＶとし、断面観察を行った。

図１６に、試料Ａ及び試料Ｂにおいて、第２の酸化物半導体層７０１ｂと第３の酸化物半導体層７０１ｃの界面における断面観察を行った結果を示す。図１６（Ａ）に、試料Ａを４０００００倍で観察した結果を示し、図１６（Ｂ）に、試料Ｂを４０００００倍で観察した結果を示す。

図１６（Ａ）及び図１６（Ｂ）に示すように、第２の酸化物半導体層７０１ｂ上に成膜された第３の酸化物半導体層７０１ｃは、第２の酸化物半導体層７０１ｂとの界面において、結晶化していることが確認された。また、第３の酸化物半導体層７０１ｃにおいて、結晶化された領域は、第２の酸化物半導体層７０１ｂと同様に、ｃ軸が表面の法線ベクトルに平行な方向に揃った結晶部を有することが確認された。この結果から、第３の酸化物半導体層７０１ｃは、第２の酸化物半導体層７０１ｂに含まれる結晶領域を種結晶として、結晶成長したものであることが示唆された。

本実施例では、順に積層された第１乃至第３の酸化物半導体層による酸化物半導体積層膜の、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳともいう）による分析の結果、及びＸ線電子分光法（ＸＰＳともいう）による分析の結果について説明する。

まず、分析用のサンプルについて説明する。

本実施例の分析用のサンプルは、ｎ型シリコン基板の上に設けられた第１の酸化物半導体層と、第１の酸化物半導体層の上に設けられた第２の酸化物半導体層と、第２の酸化物半導体層の上に設けられた第３の酸化物半導体層と、を有する。なお、第１乃至第３の酸化物半導体層の厚さはそれぞれ１０ｎｍである。

このとき、スパッタリング法を用いて酸化物半導体層を順に成膜することにより、第１乃至第３の酸化物半導体層を形成した。第１の酸化物半導体層の形成では、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２であるコールドプレス法により形成された金属酸化物ターゲットを用い、成膜雰囲気を酸素１０％の雰囲気（酸素流量２０ｓｃｃｍ、アルゴン流量１８０ｓｃｃｍ）とした。また、第２の酸化物半導体層の形成では、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２であるコールドプレス法により形成された金属酸化物ターゲットを用い、成膜雰囲気を酸素１００％の雰囲気（酸素流量２００ｓｃｃｍ）とした。また、第３の酸化物半導体層の形成では、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１である湿式法により形成された金属酸化物ターゲットを用い、成膜雰囲気を酸素１０％の雰囲気（酸素流量２０ｓｃｃｍ、アルゴン流量１８０ｓｃｃｍ）とした。さらに、第１乃至第３の酸化物半導体層の形成では、スパッタリング装置において、処理室内の圧力を０．６Ｐａとし、５ｋＷの交流電力を用いた。

上記サンプルにおいてＴＯＦ−ＳＩＭＳによる分析を行った。このとき、分析装置としてＩＯＮ−ＴＯＦ社製のＴＯＦＳＩＭＳ５を用い、一次イオン源はＢｉとした。さらに、深さ方向による分析とし、測定面積は５０μｍ角とした。

上記ＴＯＦ−ＳＩＭＳによる分析結果のうち、ＩｎＯ及びＧａＯに関する分析結果を図１７に示す。このとき、横軸がサンプルの深さ（厚さ方向）を表し、縦軸が二次イオン強度を表す。

図１７において、深さ０ｎｍ以上１０ｎｍ以下の範囲を第１の酸化物半導体層の領域とし、深さ１０ｎｍより大きく２０ｎｍ以下の範囲を第２の酸化物半導体層の領域とし、深さ２０ｎｍより大きく３０ｎｍ以下の範囲を第３の酸化物半導体層の領域とする。

このとき、第２の酸化物半導体層のＩｎＯに対応するイオン強度は、第１及び第３の酸化物半導体層のＩｎＯに対応するイオン強度よりも高い。

また、第２の酸化物半導体層のＧａＯに対応するイオン強度は、第１及び第３の酸化物半導体層のＧａＯに対応するイオン強度よりも低い。

また、上記サンプルにおいてＸＰＳによる深さ方向の分析を行った。このとき、測定装置としてＵＬＶＡＣ−ＰＨＩ社製のＶｅｒｓａＰｒｏｂｅを用い、Ｘ線源としてＡｌを用いた。さらに、スパッタイオンをＡｒとし、加速電圧を３．０ｋＶとした。また、検出領域を１００μｍφとした。

上記ＸＰＳによる分析結果のうち、Ｉｎ及びＧａに関する分析結果を図１８に示す。このとき、横軸がスパッタリング時間を表し、縦軸が原子濃度を表す。なお、図１８のスパッタリング時間は図１７のサンプルの深さ方向に対応するものである。

図１８の結果においても、Ｉｎ濃度よりもＧａ濃度が高い第１及び第３の酸化物半導体膜と、Ｇａ濃度よりもＩｎ濃度が高い第２の酸化物半導体膜が存在していることがわかる。

以上のように、スパッタリングターゲットの原子数比を変えることにより、例えばＩｎやＧａの量が異なる複数種の酸化物半導体層を形成することできることがわかる。

１０ａ スパッタ装置
１０ｂ スパッタ装置
１０ｃ スパッタ装置
１１ 基板供給室
１２ａ ロードロック室
１２ｂ ロードロック室
１３ 搬送室
１４ カセットポート
１５ 基板加熱室
１６ 基板加熱室
３１０ トランジスタ
３２０ トランジスタ
３３０ トランジスタ
３４０ トランジスタ
３５０ トランジスタ
３６０ トランジスタ
３７０ トランジスタ
３８０ トランジスタ
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁膜
４０２ａ ゲート絶縁膜
４０２ｂ ゲート絶縁膜
４０３ａ 酸化物半導体層
４０３ｂ 酸化物半導体層
４０３ｃ 酸化物半導体層
４０４ 酸化物半導体積層膜
４０４ａ 酸化物半導体層
４０４ｂ 酸化物半導体層
４０４ｂ１ 酸化物半導体層
４０４ｂ２ 酸化物半導体層
４０４ｂ３ 酸化物半導体層
４０４ｃ 酸化物半導体層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０６ 絶縁膜
４０６ａ 絶縁膜
４０６ｂ 絶縁膜
４０７ 電極層
４０８ 絶縁膜
４０９ ゲート絶縁膜
４１０ ゲート電極層
４１１ 酸化物半導体層
４１３ａ 領域
４１３ｂ 領域
４１４ａ 領域
４１４ｂ 領域
４２０ トランジスタ
４３０ トランジスタ
４４０ トランジスタ
４５０ トランジスタ
４６０ トランジスタ
５００ 基板
５０１ ゲート絶縁層
５０２ ゲート絶縁層
５０４ 層間絶縁層
５０５ カラーフィルタ層
５０６ 絶縁層
５０７ 隔壁
５１０ トランジスタ
５１１ａ ゲート電極層
５１１ｂ ゲート電極層
５１２ 酸化物半導体積層膜
５１２ａ 酸化物半導体層
５１２ｂ 酸化物半導体層
５１２ｃ 酸化物半導体層
５１３ａ 導電層
５１３ｂ 導電層
５２０ 容量素子
５２１ａ 導電層
５２１ｂ 導電層
５２２ 酸化物半導体積層膜
５２２ａ 酸化物半導体層
５２２ｂ 酸化物半導体層
５２２ｃ 酸化物半導体層
５２３ 導電層
５２５ 絶縁層
５３０ 配線層交差部
５３３ 導電層
５４０ 発光素子
５４１ 電極層
５４２ 電界発光層
５４３ 電極層
６０１ 基板
６０２ フォトダイオード
６０６ａ 半導体膜
６０６ｂ 半導体膜
６０６ｃ 半導体膜
６０８ 接着層
６１３ 基板
６３２ 絶縁層
６３３ 層間絶縁層
６３４ 層間絶縁層
６４０ トランジスタ
６４１ａ 電極層
６４１ｂ 電極層
６４２ 電極層
６４３ 導電層
６４５ 導電層
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
７００ 基板
７０１ 酸化物半導体積層膜
７０１ａ 酸化物半導体層
７０１ｂ 酸化物半導体層
７０１ｃ 酸化物半導体層
７０８ 絶縁膜
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ａ ゲート絶縁層
４０２０ｂ ゲート絶縁層
４０３１ 電極層
４０３２ａ 絶縁層
４０３２ｂ 絶縁層
４０３３ 絶縁層
４０３４ 電極層
４０３６ 導電層
４０３５ スペーサ
４０３８ 絶縁層
４０４２ 絶縁層
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (3)

1. ゲート電極層と、
   ゲート絶縁膜を介して前記ゲート電極と重なる領域を有し、インジウムを含む酸化物層と、
   前記酸化物層に接して設けられた一対の電極層と、を有し、
   前記酸化物層は、第１の酸化物層、第２の酸化物層、及び第３の酸化物層が順に積層された構造を有し、
   前記第２の酸化物層におけるインジウムの含有率は、前記第１及び第３の酸化物層におけるインジウムの含有率より高く、
   前記第２の酸化物層は、組成の異なる酸化物半導体層が複数積層されていることを特徴とする半導体装置。
2. ゲート電極層と、
   ゲート絶縁膜を介して前記ゲート電極と重なる領域を有し、インジウムを含む酸化物層と、
   前記酸化物層に接して設けられた一対の電極層と、を有し、
   前記酸化物層は、第１の酸化物層、第２の酸化物層、及び第３の酸化物層が順に積層された構造を有し、
   前記第２の酸化物層におけるインジウムの含有率は、前記第１及び第３の酸化物層におけるインジウムの含有率より高く、
   前記第２の酸化物層の導電率は、前記第１及び第３の酸化物層の導電率より高く、
   前記第２の酸化物層は、組成の異なる酸化物半導体層が複数積層されていることを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第１及び第３の酸化物層に含まれるシリコンの濃度は、３×１０^１８／ｃｍ^３以下であり、
   前記第１及び第３の酸化物層に含まれる炭素の濃度は、３×１０^１８／ｃｍ^３以下であることを特徴とする半導体装置。