KR20230020008A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20230020008A
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layer
copper
insulating layer
wiring
forming
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KR1020237003050A
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가즈유키 미츠쿠라
마사야 도바
겐이치 이와시타
고스케 우라시마
가즈히코 구라후치
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쇼와덴코머티리얼즈가부시끼가이샤
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Abstract

칩끼리의 전송이 우수한 고밀도의 반도체 장치를 양호한 수율, 또한 저비용으로 제조할 수 있는 제조 방법을 제공한다. 반도체 장치의 제조 방법은, 홈부(4)를 갖는 절연층(3)을 기판(1) 상에 형성하는 절연층 형성 공정과, 홈부(4)를 메우도록 절연층(3) 상에 구리층(5a)을 형성하는 구리층 형성 공정과, 홈부(4) 내의 구리층 부분을 남기고, 절연층(3) 상의 구리층(5a)을 플라이 커트법에 의해 제거하는 제거 공정을 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 개시는 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 개시는 미세화 및 고밀도화의 요구가 높은 반도체 장치를 효율적으로, 저비용으로 제조하기 위한 제조 방법과, 상기 제조 방법에 의해 제조되는 반도체 장치에 관한 것이다.
반도체 패키지의 고밀도화 및 고성능화를 목적으로, 상이한 성능의 칩을 하나의 패키지에 혼재하는 실장 형태가 제안되어 있다. 이 경우, 비용면이 우수한, 칩 사이의 고밀도 인터커넥트 기술이 중요해지고 있다(예컨대 특허문헌 1 참조).
패키지 상에 상이한 패키지를 플립 칩 실장에 의해 적층함으로써 접속하는 패키지·온·패키지가, 스마트폰 및 태블릿 단말에 널리 채용되고 있다(예컨대 비특허문헌 1 및 비특허문헌 2 참조).
또한 복수의 칩을 고밀도로 실장하기 위한 다른 형태로서, 고밀도 배선을 갖는 유기 기판을 이용한 패키지 기술(유기 인터포저), 스루 몰드 비아(TMV)를 갖는 팬 아웃형의 패키지 기술(FO-WLP), 실리콘 또는 유리 인터포저를 이용한 패키지 기술, 실리콘 관통 전극(TSV)을 이용한 패키지 기술, 또는 기판에 매립된 칩을 칩 사이 전송에 이용하는 패키지 기술 등이 제안되어 있다.
특히 유기 인터포저 및 FO-WLP에서는, 반도체 칩끼리를 병렬하여 탑재하는 경우에는, 상기 반도체 칩끼리를 고밀도로 도통(導通)시키기 위해서 미세 배선층이 필요해진다(예컨대 특허문헌 2 참조).
특허문헌 1: 일본 특허 공표 제2012-529770호 공보 특허문헌 2: 미국 특허 출원 공개 제2011/0221071호 명세서
비특허문헌 1: Application of Through Mold Via (TMV) as PoP Base Package, Electronic Components and Technology Conference (ECTC), 2008 비특허문헌 2: Advanced Low Profile PoP Solution with Embedded Wafer Level PoP (eWLB-PoP) Technology, ECTC, 2012
미세 배선을 형성하기 위해서는, 통상, 스퍼터에 의한 시드층 형성, 레지스트 형성, 전기 도금, 레지스트 제거, 및 불필요한 시드층의 제거와 같은 공정이 필요해져, 프로세스 비용이 과제였다. 따라서, 미세 배선의 형성에서는, 상기 공정의 간략화에 의한 저비용화가 강하게 요망되고 있다.
본 개시는 양호한 수율로 또한 저비용으로 제조할 수 있는, 칩끼리의 전송이 우수한 고밀도의 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은 상기한 과제를 해결하기 위해서 검토를 진행시킨 결과, 우수한 특성을 갖는 제조 방법을 발견하기에 이르렀다.
본 실시형태의 제1 양태는, 홈부를 갖는 절연층을 기판 상에 형성하는 절연층 형성 공정과, 홈부를 메우도록 절연층 상에 구리층을 형성하는 구리층 형성 공정과, 홈부 내의 구리층 부분을 남기고, 절연층 상의 구리층을 플라이 커트법에 의해 제거하는 제거 공정을 구비하는 반도체 장치의 제조 방법이다.
본 실시형태의 제1 양태에 의하면, 배선(홈부 내의 구리층 부분)을 형성할 때에 화학적 기계 연마(CMP)를 필요로 하지 않고, 종래의 프로세스와 비교하여 수율을 향상시킬 수 있으며, 또한, 배선(구리)의 디싱(dishing)이 발생하지 않기 때문에, 고밀도로 배선 형성할 수 있고, 대폭 제조 비용을 저감할 수 있다.
본 실시형태의 제2 양태는, 기판 상에 설치된 배선체에 반도체 소자가 탑재되어 이루어지는 반도체 장치로서, 배선체는, 서로 적층된 복수의 배선층을 갖고, 복수의 배선층의 각각에는, 배선층의 일면측에 홈부를 갖는 절연층과, 홈부를 메우도록 형성된 구리 배선이 설치되며, 일면측에서의 절연층 및 구리 배선의 표면 거칠기가, 0.03 ㎛ 이상 0.1 ㎛ 이하로 되어 있는 반도체 장치이다.
본 실시형태의 제2 양태에 의하면, 각 배선층의 일면측에서의 절연층 및 구리 배선의 표면 거칠기가, 0.03 ㎛ 이상 0.1 ㎛ 이하로 되어 있다. 이 표면 거칠기는, CMP를 이용하여 절연층 및 구리 배선을 노출시킨 경우의 표면 거칠기와 비교하여, 큰 값으로 되어 있다. 이 때문에, 상기 반도체 장치를 제조할 때에는, 홈부 내의 구리 배선의 형성 시에 CMP를 이용하지 않아도 되기 때문에, 종래의 프로세스와 비교하여 수율을 향상시킬 수 있고, 또한, 구리 배선의 디싱이 발생하지 않기 때문에, 고밀도로 배선 형성할 수 있으며, 대폭 제조 비용을 저감할 수 있다. 덧붙여, 복수의 배선층의 각각의 일면측에서의 절연층 및 구리 배선이 상기 표면 거칠기를 가짐으로써, 상기 일면측을 통해 접촉하는 배선층끼리의 밀착성을 향상시킬 수 있다. 이에 의해, 배선층의 박리를 억제할 수 있다.
본 실시형태에 의하면, 칩끼리의 전송이 우수한 고밀도의 반도체 장치를 양호한 수율, 또한 저비용으로 제공할 수 있다.
도 1은 기판 상에 제1 구리 배선을 형성한 상태를 모식적으로 도시한 단면도이다.
도 2는 절연층에 홈부를 형성한 상태를 모식적으로 도시한 단면도이다.
도 3은 홈부에 구리 페이스트를 도포한 후에 소결하여, 구리층을 형성한 상태를 모식적으로 도시한 단면도이다.
도 4는 절연층의 상부의 구리층을 제거하고, 제2 구리 배선을 형성한 상태를 모식적으로 도시한 단면도이다.
도 5는 별도의 제1 구리 배선과, 별도의 절연층과, 별도의 제2 구리 배선을 형성한 상태를 모식적으로 도시한 단면도이다.
도 6은 언더필 재료를 이용하여 반도체 소자를 고밀도 배선층에 탑재한 상태를 모식적으로 도시한 단면도이다.
도 7은 캐리어 상에 임시 고정층을 형성한 상태를 모식적으로 도시한 단면도이다.
도 8은 제1 구리 배선을 형성한 상태를 모식적으로 도시한 단면도이다.
도 9는 절연층에 홈부를 형성한 상태를 모식적으로 도시한 단면도이다.
도 10은 홈부에 구리 페이스트를 도포한 후에 소결하여, 제1 구리층을 형성한 상태를 모식적으로 도시한 단면도이다.
도 11은 제1 절연층의 상부의 구리층을 제거한 상태를 모식적으로 도시한 단면도이다.
도 12는 별도의 제1 구리 배선과, 별도의 절연층과, 별도의 제2 구리 배선을 형성한 상태를 모식적으로 도시한 단면도이다.
도 13은 언더필 재료를 이용하여 반도체 소자를 고밀도 배선층에 탑재한 상태를 모식적으로 도시한 단면도이다.
도 14는 반도체 소자를 절연 재료로 밀봉한 상태를 모식적으로 도시한 단면도이다.
도 15는 배선층을 갖는 반도체 소자로부터 캐리어 및 임시 고정층을 박리한 상태를 모식적으로 도시한 단면도이다.
도 16은 밀봉된 배선층을 갖는 반도체 소자를 기판에 탑재한 상태를 모식적으로 도시한 단면도이다.
이하, 도면을 참조하면서 본 실시형태에 대해 상세히 설명한다. 이하의 설명에서는, 동일 또는 상당 부분에는 동일 부호를 붙이고, 중복되는 설명은 생략한다. 또한, 상하 좌우 등의 위치 관계는, 특별히 언급하지 않는 한, 도면에 나타낸 위치 관계에 기초하는 것으로 한다. 또한, 도면의 치수 비율은 도시의 비율에 한정되는 것이 아니다.
기재 및 청구항에서 「좌」, 「우」, 「정면」, 「이면」, 「상」, 「하」, 「상방」, 「하방」, 「제1」, 「제2」 등의 용어가 이용되고 있는 경우, 이들은 설명을 의도한 것이며, 반드시 영구히 이 상대 위치라고 하는 의미는 아니다. 또한, 「층」이라고 하는 단어는, 평면도로서 관찰했을 때에, 전면(全面)에 형성되어 있는 형상의 구조에 더하여, 일부에 형성되어 있는 형상의 구조도 포함된다. 또한, 「공정」이라고 하는 단어는, 독립된 공정뿐만이 아니라, 다른 공정과 명확히 구별할 수 없는 경우라도, 그 공정의 소기의 목적이 달성되면, 본 용어에 포함된다. 또한, 「∼」를 이용하여 나타난 수치 범위는, 「∼」의 전후에 기재되는 수치를, 각각 최소값 및 최대값으로서 포함하는 범위를 나타낸다. 또한, 본 명세서 중에 단계적으로 기재되어 있는 수치 범위에서, 어떤 단계의 수치 범위의 상한값 또는 하한값은, 다른 단계의 수치 범위의 상한값 또는 하한값으로 치환해도 좋다.
본 개시의 일 실시형태에 따른 도 6에 도시된 반도체 패키지(반도체 장치)(101), 및 도 16에 도시된 반도체 패키지(반도체 장치)(103)를 제조하는 방법에 대해 설명한다. 한편, 본 개시의 반도체 장치의 제조 방법은, 미세화 및 다핀화가 필요해지는 형태에서 특히 적합하다. 특히, 본 개시의 제조 방법은, 이종(異種) 칩을 혼재하기 위한 인터포저가 필요한 패키지 형태에 이용될 수 있다.
도 1 내지 도 6을 참조하면서, 반도체 패키지(101)의 제조 방법에 대해 설명한다.
도 1에 도시된 바와 같이, 먼저, 제1 구리 배선(2)을 기판(1) 상에 형성한다(구리 배선 형성 공정). 이에 의해, 기판(1)의 상면의 일부에 패터닝된 제1 구리 배선(2)이 형성된다.
기판(1)은, 특별히 한정되지 않으나, 실리콘판, 유리판, SUS판, 유리 클로스(glass cloth)를 포함하는 기판(예컨대 프리프레그 등), 또는 반도체 소자를 밀봉하는 수지제의 기판 등이다. 기판(1)으로서, 25℃에서의 저장 탄성률이 1 ㎬ 이상의 기판이어도 좋다.
기판(1)의 두께(t0)는, 예컨대 0.2 ㎜∼2.0 ㎜이다. 두께(t0)가 0.2 ㎜ 이상인 경우, 기판(1)의 핸들링성이 양호해진다. 두께(t0)가 2.0 ㎜ 이하인 경우, 기판(1)의 재료비를 낮게 억제할 수 있는 경향에 있다.
기판(1)은 웨이퍼형이어도 패널형이어도 상관없다. 평면에서 보았을 때의 기판(1)의 사이즈는, 특별히 한정되지 않는다. 기판(1)이 웨이퍼형인 경우, 기판(1)의 직경은 예컨대 200 ㎜, 300 ㎜ 혹은 450 ㎜이다. 기판(1)이 패널형인 경우, 기판(1)은, 예컨대 한 변이 300 ㎜∼700 ㎜인 직사각형 패널이다.
제1 구리 배선(2)은, 예컨대 잉크젯법, 스크린 인쇄법, 또는 스프레이 코트법에 의해 형성할 수 있다. 예컨대, 인쇄 장치를 이용하여, 구리 페이스트를 기판(1)에 도포함으로써 제1 구리 배선(2)을 기판(1) 상에 형성할 수 있다. 또한, 동박의 라미네이트, 스퍼터, 또는 도금 처리에 의해 구리층을 형성하고, 레지스트 패턴을 통해 상기 에칭함으로써 제1 구리 배선(2)을 형성할 수도 있다. 구리 페이스트를 이용하여 제1 구리 배선(2)을 형성함으로써, 배선 형성을 위한 시드층을 필요로 하지 않고, 또한, 레지스트 형성 공정 및 레지스트 제거 공정도 생략할 수 있다. 이 때문에, 시드층을 형성하는 종래의 프로세스와 비교하여 대폭 제조 비용을 저감할 수 있다.
구리 페이스트는, 구리 입자를 용제에 분산한 재료이다. 구리 입자를 분산하는 용제는, 특별히 한정되지 않으나, 알코올기, 에스테르기, 또는 아미노기 등을 갖는 화합물을 포함한 용제를 사용할 수 있다.
구리 입자의 평균 입자 직경은, 특별히 한정되지 않으나, 예컨대 10 ㎚∼500 ㎚이다. 분산성의 관점에서, 구리 입자의 평균 입자 직경은 20 ㎚∼300 ㎚인 것이 바람직하다. 또한, 소결성의 관점에서, 구리 입자의 평균 입자 직경은 50 ㎚∼200 ㎚인 것이 보다 바람직하다. 본 명세서에서의 구리 입자의 평균 입자 직경이란, 무작위로 선택되는 200개의 구리 입자를 측정한 장축의 길이의 산술 평균값이다. 한편, 구리 입자의 장축의 길이는, 예컨대, 주사형 전자 현미경을 이용하여 측정할 수 있다.
구리 페이스트의 점도는 사용 방법에 따라 선택할 수 있다. 예컨대, 스크린 인쇄법을 이용하여 구리 페이스트를 기판(1)에 도포하는 경우, 상기 구리 페이스트의 점도가 0.1 Pa·s∼30 Pa·s이면 된다. 또한, 잉크젯 인쇄법 또는 스프레이 코트법을 이용하는 경우, 구리 페이스트의 점도가 0.1 mPa·s∼30 mPa·s이면 된다.
다음으로, 도 2에 도시된 바와 같이, 제1 구리 배선(2)을 덮는 절연층(3)을 기판(1) 상에 형성한다(절연층 형성 공정).
절연층(3)은, 예컨대 액상 또는 필름형의 절연 재료를 이용하여 형성된다. 막 두께 평탄성 및 비용의 관점에서, 필름형의 절연 재료를 이용하는 것이 바람직하다. 또한, 절연층(3)에는 필러가 함유되어도 좋다. 이 필러의 평균 입자 직경은, 미세한 홈부(4)를 형성하는 관점에서, 예컨대 500 ㎚ 이하이다. 절연 재료의 총량에 대한 필러의 함유량은, 예컨대 1 질량% 미만이면 된다. 한편, 절연층(3)에는 필러가 함유되지 않아도 좋다.
상기 필름형의 절연 재료를 이용하여 절연층(3)을 형성하는 경우, 예컨대 라미네이트 공정에 의해 제1 구리 배선(2)이 형성된 기판(1) 상에 상기 절연 재료를 접착한다. 이 라미네이트 공정은, 예컨대 온도를 40℃∼120℃로 설정하여 행해진다. 이 때문에, 필름형의 절연 재료로서, 40℃∼120℃에서 라미네이트 가능한 감광성 절연 필름을 이용하는 것이 바람직하다. 라미네이트 가능한 온도를 40℃ 이상으로 함으로써, 실온에서의, 감광성 절연 필름의 택(tack)(점착성)이 강해지는 것을 억제하고, 감광성 절연 필름의 양호한 취급성을 유지할 수 있다. 감광성 절연 필름의 라미네이트 가능한 온도를 120℃ 이하로 함으로써, 라미네이트 공정 후의 감광성 절연 필름에 휘어짐이 발생하는 것을 억제할 수 있다. 한편, 「실온」이란, 25℃ 정도를 나타낸다.
절연층(3)의 두께는, 후술하는 미세한 홈부(4)를 형성하는 관점에서, 예컨대 10 ㎛ 이하이다. 또한, 절연층(3)의 두께는, 5 ㎛ 이하인 것이 바람직하고, 3 ㎛ 이하인 것이 보다 바람직하다. 또한, 절연층(3)의 두께는, 전기적 신뢰성의 관점에서, 예컨대 1 ㎛ 이상이다.
절연층(3)의 경화 후의 열팽창 계수는, 절연층(3)의 휘어짐 억제의 관점에서, 예컨대 80 ppm/℃ 이하이다. 상기 열팽창 계수는, 리플로우 공정 및 온도 사이클 시험에서의 박리 또는 크랙을 억제하는 관점에서, 70 ppm/℃ 이하인 것이 바람직하다. 또한, 상기 열팽창 계수는, 절연층(3)의 응력 완화성을 향상시키고, 미세한 홈부(4)를 형성하기 쉽게 하는 관점에서, 20 ppm/℃ 이상인 것이 보다 바람직하다.
절연층(3)을 형성한 후, 상기 절연층(3)에 홈부(4)를 형성한다(홈부 형성 공정). 홈부(4)의 양측벽은 절연층(3)으로 형성된다. 제1 구리 배선(2)의 상면의 일부는, 일부의 홈부(4)에서의 양측벽 사이로부터 노출되어 있다. 홈부(4)는, 예컨대 0.5 ㎛∼5 ㎛의 라인폭을 갖는다.
구체적으로는, 홈부 형성 공정에서, 단면 대략 직사각형 형상을 갖는 홈부(4)로서, 제1 구리 배선(2)에 겹쳐지도록 형성된 복수의 제1 홈부(4a)와, 제1 구리 배선(2)에 겹쳐지지 않도록 형성된 복수의 제2 홈부(4b)를 형성한다. 제1 홈부(4a)는, 제1 구리 배선(2)의 상면을 노출하도록 형성되어 있다. 이 때문에, 제1 홈부(4a)의 양측면(양측벽)은 절연층(3)에 의해 구성되어 있고, 제1 홈부(4a)의 바닥면은 제1 구리 배선(2)에 의해 구성되어 있다. 따라서, 홈부 형성 공정의 종료 후의 상태에서, 제1 구리 배선(2)의 상면의 일부는, 제1 홈부(4a)의 양측벽 사이로부터 노출된다. 한편, 제2 홈부(4b)의 양측면(양측벽) 및 바닥면은, 절연층(3)에 의해 구성되어 있다. 한편, 제1 홈부(4a)의 바닥면의 적어도 일부가 제1 구리 배선(2)에 의해 구성되어 있으면 되고, 제1 홈부(4a)의 바닥면의 일부가 절연층(3)에 의해 구성되어 있어도 좋다.
홈부(4)의 형성 방법으로서, 예컨대 레이저 어블레이션, 포토리소그래피, 또는 임프린트 등을 들 수 있다. 홈부(4)의 미세화 및 비용의 관점에서, 노광 및 현상을 행하는 포토리소그래피가 바람직하다. 포토리소그래피를 이용하는 경우, 절연층(3)으로서 절연성을 갖는 필름형의 감광성 수지 재료(감광성 절연 필름)를 이용하는 것이 바람직하다.
절연층(3)이 감광성 절연 필름인 경우, 레지스트 마스크를 이용하지 않고 절연층(3)에 대해 직접 노광 및 현상을 행하여, 홈부(4)를 형성할 수 있다. 이 경우, 레지스트 형성 공정 및 레지스트 제거 공정을 생략할 수 있기 때문에, 공정의 간략화를 실현할 수 있다. 한편, 감광성 수지 재료는 네거티브형이어도 좋고, 포지티브형이어도 좋다.
상기 포토리소그래피에서 감광성 수지 재료를 노광하는 방법으로서는, 공지의 투영 노광 방식, 콘택트 노광 방식, 또는 직묘 노광 방식 등을 이용할 수 있다. 또한, 감광성 수지 재료를 현상하기 위해서, 예컨대 탄산나트륨, 또는 TMAH 등의 알칼리성 수용액을 이용해도 좋다.
홈부 형성 공정에서는, 홈부(4)를 형성한 후에 절연층(3)을 또한 가열 경화시켜도 좋다. 예컨대, 가열 온도를 100℃∼200℃로 설정하고, 가열 시간을 30분∼3시간으로 설정한 후에, 절연층(3)을 가열 경화한다.
다음으로, 도 3에 도시된 바와 같이, 홈부(4)를 덮도록, 구리층(5a)을 형성한다(구리층 형성 공정).
구체적으로는, 예컨대, 절연층(3)의 상면에 구리 페이스트를 도포함으로써, 홈부(4)[제1 홈부(4a) 및 제2 홈부(4b)]를 메우도록 절연층(3) 상에 상기 구리 페이스트를 도포한다(도포 공정). 그리고, 도포된 구리 페이스트를 소결 처리하여, 소결 처리된 구리층(5a)을 얻는다(소결 공정). 구리층(5a)[특히, 홈부(4) 내의 구리층 부분]은, 홈부(4)로부터 노출되어 있는 제1 구리 배선(2)에 전기적으로 접속한다. 여기서, 구리 페이스트를 소결함으로써 얻어지는 구리층(5a)과, 종래의 스퍼터, 도금 등으로 얻어지는 구리는, 밀도 등이 상이하다고 생각된다. 그 때문에, 예컨대, 단면도에 기초하여, 양자를 판단할 수 있다. 구리 페이스트를 이용하여 구리층(5a)을 형성함으로써, 후술하는 제2 구리 배선(5)을 형성하기 위한 시드층을 필요로 하지 않고, 또한, 레지스트 형성 공정 및 레지스트 제거 공정도 생략할 수 있다. 이 때문에, 시드층을 형성하는 종래의 프로세스와 비교하여 대폭 제조 비용을 저감할 수 있다.
구리 페이스트의 도포 방법으로서, 예컨대 잉크젯법, 인쇄법, 스핀 코트법, 또는 스프레이 코트법 등을 들 수 있다.
또한, 구리 페이스트의 소결 방법으로서, 예컨대 가열에 의한 소결, 또는 크세논 플래시에 의한 광 소결을 들 수 있다. 가열에 의해 구리 페이스트를 소결하는 경우, 예컨대 질소 분위기하, 수소 존재하, 또는 산 존재하에서 구리 페이스트의 소결 공정이 행해진다. 치밀하고 또한 체적 저항값이 낮은 구리층을 얻는 관점에서, 산 존재하에서 소결 공정을 행하는 것이 바람직하다. 산 존재하란, 기체 중에 휘발한 산이 존재하고 있는 것이다. 또한, 산으로서는, 포름산, 아세트산 등을 이용할 수 있고, 포름산을 이용하는 것이 바람직하다. 보다 단시간에 치밀하고 또한 체적 저항값이 낮은 구리층을 얻는 관점에서, 질소와 포름산이 혼재한 분위기에서 소결 공정을 행하는 것이 보다 바람직하다. 질소 중의 포름산 함유량은, 예컨대 0.005 체적%∼10 체적%이다. 균질한 구리층을 얻는 관점에서, 질소 중의 포름산 함유량은 0.01 체적%∼5 체적%인 것이 바람직하다.
구리 페이스트의 소결 온도는, 단시간에 소결할 수 있고, 또한, 절연층의 열 변성을 억제할 수 있는 관점에서, 예컨대 80℃∼200℃로 설정된다. 체적 저항값을 저하시키는 관점에서, 소결 온도를 120℃∼200℃로 설정하는 것이 바람직하다. 또한, 보다 치밀한 구리층을 얻는 관점에서, 소결 온도를 120℃∼180℃로 설정하는 것이 보다 바람직하다.
소결한 구리층의 체적 저항률은, 전송 효율의 관점에서, 예컨대 40 μΩ·㎝ 이하이다. 발열량을 억제하는 관점에서, 상기 체적 저항률은, 30 μΩ·㎝ 이하인 것이 바람직하다. 또한, 신뢰성의 관점에서, 상기 체적 저항률은, 20 μΩ·㎝ 이하인 것이 보다 바람직하다. 한편, 상기 체적 저항률은, 통상 3 μΩ·㎝ 이상이다.
*다음으로, 도 4에 도시된 바와 같이, 절연층(3)의 상부의 구리층(5a)을, 플라이 커트법에 의해 제거한다(제거 공정). 이에 의해, 홈부(4)에 메워진 구리층 부분이 노출되고, 제1 구리 배선(2)과, 절연층(3)과, 상기 절연층(3) 상에 메워진 구리층 부분을 갖는 배선층(30)이 형성된다.
구체적으로는, 홈부(4) 내의 구리층 부분을 남기고, 절연층(3) 상의 구리층(5a)을 플라이 커트법에 의해 제거한다. 이에 의해, 절연층(3)에 형성되는 홈부(4) 내에 도포되어, 소결된 구리층 부분이 노출된다.
한편, 홈부(4)에서의 제1 홈부(4a) 내의 구리층 부분은, 제1 구리 배선(2)에 전기적으로 접속한 제2 구리 배선(5)이라고도 할 수 있다. 즉, 상기 제거 공정에서는, 구리층(5a)의 일부를 제거하여, 제2 구리 배선(5)을 형성한다. 도 3에 도시된 바와 같이, 구리층(5a)은, 절연층(3) 및 홈부(4)의 전면에 형성되어 있다. 환언하면, 제2 구리 배선(5)이 형성되어야 할 영역[홈부(4)] 이외의 영역에도, 구리층(5a)이 형성되어 있다. 그 때문에, 상기 제거 공정은, 구리층(5a) 중, 홈부(4) 내 이외의 영역에 형성되어 있는 구리층 부분을 제거하는 공정이라고 할 수 있다.
플라이 커트법에서는, 예컨대 다이아몬드 바이트에 의한 연삭 장치를 사용한다. 구체예로서는, 300 ㎜ 웨이퍼 대응의 오토매틱 서피스 플레이너(가부시키가이샤 디스코 제조, 상품명 「DAS8930」)를 이용할 수 있다. 한편, 플라이 커트법에 의한 구리층(5a)의 상기 제거는, 평탄화 처리라고도 할 수 있다. 또한, 상기 제거 공정은, 플라이 커트법에 더하여 에칭 등을 조합해도 좋다.
플라이 커트법에 의한 연삭에 의해 홈부(4) 내의 구리층 부분을 남기고, 절연층(3) 상의 구리층(5a)을 제거할 때에, 절연층(3)의 일부를 포함하여 제거해도 좋다. 절연층(3)의 일부란, 절연층(3)의 상면 및 상기 상면 근방의 영역이다. 절연층(3)의 상면 근방의 영역의 두께는, 예컨대 절연층(3)의 전체의 두께 중 10% 이내로 설정된다. 이와 같이 절연층(3)의 일부를 제거함으로써, 구리에 의해 오염을 저감할 수 있기 때문에 신뢰성이 향상된다. 한편, 절연층(3)의 일부가 제거됨과 동시에, 홈부(4) 내의 제2 구리 배선(5)의 일부도 제거된다.
플라이 커트법에 의해 연삭된 배선층(30)에서, 기판(1)과 반대측의 면을 구성하는 절연층(3) 및 제2 구리 배선(5)의 표면 거칠기[JIS B 0601 2001에서 규정되는 산술 평균 거칠기(Ra)]는, 예컨대, 각각 0.03 ㎛ 이상 0.1 ㎛ 이하이다. 이들의 표면 거칠기를 0.03 ㎛ 이상 0.1 ㎛ 이하로 하기 위해서는, 서피스 플레이너를 이용하여 제2 구리 배선(5), 절연층(3), 및 절연층(3) 상부의 구리층(5a)을 물리적으로 연삭하는 것이 바람직하다. 서피스 플레이너로서는, 예컨대 오토매틱 서피스 플레이너(가부시키가이샤 디스코 제조, 상품명 「DAS8930」)가 이용된다. 예컨대, 이송 속도 1 ㎜/s, 스핀들 회전수 2000 rpm의 조건하에서, 플라이 커트법에 의한 연삭이 행해진다. 연삭 후의 절연층(3) 및 제2 구리 배선(5)의 표면 거칠기는, 예컨대, 레이저 현미경(올림푸스 가부시키가이샤 제조 「LEXT OLS3000」)을 이용하여, 절연층(3)과 제2 구리 배선(5)을 포함하는 100 ㎛×100 ㎛의 범위를 스캔하여 측정한다. 한편, 예컨대 CMP에 의해 상부의 구리층(5a)을 제거하여 절연층(3) 및 제2 구리 배선(5)을 노출시킨 경우, 절연층(3) 및 제2 구리 배선(5)의 각각의 표면 거칠기는, 20 ㎚ 이하(0.02 ㎛ 이하)가 된다.
다음으로, 도 5에 도시된 바와 같이, 상기 구리 배선 형성 공정, 상기 절연층 형성 공정, 상기 홈부 형성 공정, 상기 구리층 형성 공정, 및 상기 제거 공정을 반복함으로써, 기판(1) 상에 복수의 배선층(30)이 적층되어 이루어지는 고밀도 배선층(배선체)(100)을 형성한다. 한편, 복수의 배선층(30)의 기판(1)과 반대측의 표면은, 각각 플라이 커트법에 의해 연삭되어 있다. 이 때문에, 복수의 배선층(30)의 기판(1)과 반대측의 면의 표면 거칠기는, 0.03 ㎛ 이상 0.1 ㎛ 이하이다.
구체적으로는, 도 5에 도시된 바와 같이, 제2 구리 배선(5)을 형성한 후에, 절연층(3) 및 제2 구리 배선(5) 상에 별도의 제1 구리 배선(2)을 형성한다. 여기서는, 제2 구리 배선(5)에 전기적으로 접속하도록 별도의 제1 구리 배선(2)을 형성한다. 다음으로, 별도의 제1 구리 배선(2)을 덮도록, 별도의 홈부(4)를 갖는 별도의 절연층(3)을 형성한다. 별도의 홈부(4)는, 홈부(4)와 겹쳐지도록 형성되어도 좋고, 홈부(4)와 겹쳐지지 않도록 형성되어도 좋다. 다음으로, 상기 구리층 형성 공정 및 상기 제거 공정과 동일하게 하여, 별도의 제2 구리 배선(5)을 형성한다. 별도의 제2 구리 배선(5)은, 별도의 제1 구리 배선(2)과 제2 구리 배선(5)을 통해 제1 구리 배선(2)에 전기적으로 접속하도록 형성된다.
다음으로, 도 6에 도시된 바와 같이, 얻어진 고밀도 배선층(100)에 대해, 언더필 재료(10)를 이용해서 반도체 소자(7)를 탑재하여, 반도체 패키지(101)를 형성한다.
고밀도 배선층(100)에의 반도체 소자(7)의 탑재에서는, 반도체 소자(7)를 고밀도 배선층(100)에 탑재하기 전에, 먼저, 고밀도 배선층(100) 상에, 전극(9)을 형성한다. 이 고밀도 배선층(100)의 전극(9)은, 예컨대 전술한 구리 배선 형성 공정과 동일한 방법을 이용하여 형성된다.
전극(9)은, 고밀도 배선층(100)에서 노출되어 있는 별도의 제2 구리 배선(5)에 전기적으로 접속하도록 설치된다. 또한, 전극(9)이 상기 구리 배선 형성 공정과 동일한 방법을 이용하여 형성되는 경우, 상기 전극(9)은 구리에 의해 구성된다.
다음으로, 반도체 소자(7)의 전극(8)과, 고밀도 배선층(100)의 전극(9)을 금속 접속시킨다. 전극(8)과 전극(9)을 금속 접속시키는 방법으로서는, 예컨대, 전극(8)과 전극(9) 사이에 땜납(8a)을 형성하고, 상기 땜납(8a)의 접합에 의해 전극(8)과 전극(9)을 서로 금속 접속시키는 것을 들 수 있다. 이때, 가열 압착에 의해 전극(8)과 전극(9)을 땜납(8a)을 이용하여 금속 접속시켜도 좋다. 땜납(8a)은, 예컨대, 볼형의 형상이다. 땜납(8a)은, 예컨대 도금 처리 혹은 인쇄법에 의해 형성되어도 좋다.
반도체 소자(7)를 고밀도 배선층(100) 상에 고정하기 위한 언더필 재료(10)로서는, 예컨대 캐필러리 언더필(CUF), 몰드 언더필(MUF), 페이스트 언더필(NCP), 필름 언더필(NCF), 또는 감광성 언더필을 이용할 수 있다.
반도체 소자(7)로서는, 특별히 한정은 하지 않으나, 예컨대, 그래픽 처리 유닛(GPU), DRAM 혹은 SRAM 등의 휘발성 메모리, 플래시 메모리 등의 비휘발성 메모리, RF 칩 외에, 실리콘 포토닉스 칩, MEMS, 센서 칩 등을 이용할 수 있다. 또한, TSV를 갖고 있는 반도체 소자를 사용할 수 있다.
반도체 소자(7)로서는 반도체 소자가 적층된 것도 이용할 수 있다. 예컨대, TSV를 이용하여 적층한 반도체 소자를 사용할 수 있다. 반도체 소자(7)의 두께는, 예컨대 200 ㎛ 이하이다. 반도체 패키지(101)를 박형화하는 관점에서, 반도체 소자(7)의 두께는 100 ㎛ 이하인 것이 바람직하다. 또한, 반도체 패키지(101)의 취급성의 관점에서, 예컨대 반도체 소자(7)의 두께는 30 ㎛ 이상이면 된다.
이하에서는, 도 7 내지 도 16을 참조하면서, 반도체 패키지(103)의 제조 방법에 대해 설명한다.
도 7에 도시된 바와 같이, 먼저, 임시 고정층(11)을 임시 기판인 캐리어(14) 상에 형성한다(임시 고정층 형성 공정).
임시 고정층(11)의 형성 방법은 특별히 한정은 하지 않으나, 예컨대 스핀 코트, 스프레이 코트, 또는 라미네이트 등을 들 수 있다. 임시 고정층(11)은, 예컨대, 폴리이미드, 폴리벤조옥사졸, 실리콘, 불소 등의 비극성 성분을 함유한 수지, 가열 혹은 UV 조사(자외선 조사)에 의해 체적 팽창 혹은 발포하는 성분을 함유한 수지, 가열 혹은 UV 조사에 의해 가교 반응이 진행하는 성분을 함유한 수지, 또는, 광 조사에 의해 발열하는 수지를 갖는다.
임시 고정층(11)은, 취급성과 캐리어(14)로부터의 박리 용이성을 고도로 양립할 수 있는 관점에서, 광 또는 열 등의 외부 자극이 가해짐으로써 박리하기 쉬워지는 성질을 갖는 것이 바람직하다. 임시 고정층(11)이 후술하는 반도체 장치 상에 잔존하지 않고 상기 임시 고정층(11)을 용이하게 박리 가능하게 하는 관점에서, 임시 고정층(11)은, 가열 처리에 의해 체적 팽창하는 입자를 함유하는 것이 보다 바람직하다. 가열에 의해 체적 팽창 혹은 발포하는 성분(발포제)을 함유하는 재료를 임시 고정층(11)에 이용하는 경우, 후술하는 절연 재료(12)의 경화 온도 및 소결 온도의 관점에서, 상기 발포제는 200℃ 이상에서 급격히 발포 또는 체적 팽창하는 것이 바람직하다.
다음으로, 도 8에 도시된 바와 같이, 제1 구리 배선(2)을 임시 고정층(11) 상에 형성한다(구리 배선 형성 공정).
제1 구리 배선(2)은, 이후에 다른 기판에 설치되는 전극에 접속되는 접속용 전극부로 해도 좋다.
다음으로, 도 9에 도시된 바와 같이, 제1 구리 배선(2)을 덮는 절연층(3)을 임시 고정층(11) 상에 형성한다(절연층 형성 공정).
그리고, 상기 절연층(3)에 홈부(4)를 형성한다(홈부 형성 공정).
다음으로, 도 10에 도시된 바와 같이, 홈부(4)에 구리 페이스트를 도포한다. 구체적으로는, 절연층(3)의 상면에 구리 페이스트를 도포함으로써, 홈부(4)를 메우도록 절연층(3) 상에 구리 페이스트를 도포한다(도포 공정). 그리고, 도포된 구리 페이스트를 소결 처리하여, 소결 처리된 구리층(5a)을 얻는다(소결 공정). 여기서, 홈부(4)를 갖는 절연층(3)과, 홈부(4) 내에 형성된, 구리 페이스트의 소결체인 구리층(5a)을 구비하고, 절연층(3)의 하층으로서 임시 고정층(11)을 갖는, 적층체(50)를 얻는다.
다음으로, 도 11에 도시된 바와 같이, 절연층(3)의 상부의 구리층(5a)을 제거한다(제거 공정).
제거 공정에서는, 예컨대 플라이 커트법을 이용하여, 홈부(4) 내의 구리층 부분을 남기고, 절연층(3) 상의 구리층(5a)을 제거한다.
다음으로, 도 12에 도시된 바와 같이, 상기 구리 배선 형성 공정, 상기 절연층 형성 공정, 상기 홈부 형성 공정, 상기 도포 공정, 상기 소결 공정 및 상기 제거 공정을 반복함으로써, 임시 고정층(11) 상에 고밀도 배선층(100)을 형성한다.
도 12에서는, 도 5와 마찬가지로, 절연층(3) 및 제2 구리 배선(5) 상에 별도의 제1 구리 배선(2), 별도의 절연층(3), 및 별도의 제2 구리 배선(5)을 순서대로 형성함으로써, 임시 고정층(11) 상에 고밀도 배선층(100)을 형성한다.
다음으로, 도 13에 도시된 바와 같이, 얻어진 고밀도 배선층(100)에 대해, 언더필 재료(10)를 이용하여 반도체 소자(7)를 탑재한다.
한편 고밀도 배선층(100)에는, 전술한 전극(9)이 설치되어 있고, 상기 전극(9)은 반도체 소자(7)의 전극(8)과 땜납(8a)을 통해 전기적으로 접속되어 있다.
다음으로, 도 14에 도시된 바와 같이, 반도체 소자(7)를 절연 재료(12)로 밀봉한다(밀봉 공정). 절연 재료(12)는, 액상, 고형, 또는, 시트형의 재료를 사용할 수 있다. 절연 재료(12)는, 언더필 재료(10)와 겸용할 수도 있다.
다음으로, 도 15에 도시된 바와 같이, 캐리어(14) 및 임시 고정층(11)을 박리하여, 배선층을 갖는 반도체 소자(102)를 얻는다. 이상에 설명한 공정을 거침으로써, 칩끼리의 전송이 우수한 고밀도의 반도체 장치를, 보다 양호한 수율로, 또한, 경제적 은혜를 얻기 쉽게 제작할 수 있다.
고밀도 배선층(100)으로부터 캐리어(14)를 박리하는 방법으로서는, 필 박리, 슬라이드 박리, 또는 가열 박리 등을 들 수 있다. 또한, 고밀도 배선층(100)으로부터 캐리어(14)를 박리한 후에, 용제 또는 플라즈마 등으로 고밀도 배선층(100)을 세정하여, 잔존한 임시 고정층(11)을 제거해도 좋다.
캐리어(14)를 박리하기 전에, 임시 고정층(11)의 박리 용이성을 높이는 처리로서, 가열 처리 또는 광 조사 등이 실시되어도 좋다.
반도체 장치의 기능을 저해하지 않는 범위이면, 임시 고정층(11)이 고밀도 배선층(100)에 남아 있어도 좋다. 한편, 박리한 캐리어(14)는, 리사이클해도 좋다.
캐리어(14) 및 임시 고정층(11)이 박리된 배선층을 갖는 반도체 소자(102)에서 제1 구리 배선(2)이 노출되는 면에, 땜납 또는 구리 패드 등의 접속용 전극부를 새롭게 형성해도 좋다. 한편, 전송 밀도를 향상시키는 관점에서, 배선층(제1 및 제2 구리 배선)은 복수여도 좋다. 또한, 경제적 은혜를 얻기 쉬운 관점에서, 반도체 소자(7)는 복수 포함되어도 좋다.
새로운 접속용 전극부의 형성 방법은 특별히 한정하지 않으나, 예컨대 전술한 구리 페이스트를 도포하여, 소결 처리하는 방법을 이용할 수 있다. 그 외에, 용융 땜납을 이용하는 방법, 또는 레지스트를 형성하여 전기 도금 혹은 무전해 도금을 실시하는 방법을 이용하여 새로운 접속용 전극부를 형성해도 좋다. 새로운 접속용 전극부는, 단일의 금속으로 구성되어 있어도 좋고, 복수의 금속으로 구성되어 있어도 좋다.
새로운 접속용 전극부는, 예컨대 금, 은, 구리, 니켈, 인듐, 팔라듐, 주석, 또는 비스무트 등 중 적어도 어느 하나를 포함한다.
다음으로, 도 16에 도시된 바와 같이, 절연 재료(12)로 밀봉된 배선층을 갖는 반도체 소자(102)를 절단한다. 이에 의해, 절연 재료(12)로 밀봉된 상태의 배선층을 갖는 반도체 소자(102)를 개편화하여 복수 얻을 수 있기 때문에, 경제적 은혜를 보다 얻기 쉬워진다. 그리고, 밀봉된 배선층을 갖는 반도체 소자(102)를 기판(13)에 각각 탑재하여, 반도체 패키지(103)를 제작한다.
기판(13)은, 예컨대, 배선(24)을 구비하는 기판 코어 재료(21)와, 기판 코어 재료(21) 상에 형성된 절연층(22)과, 절연층(22)의 일부로부터 노출되며, 배선(24)에 접속되어 있는 기판 접속 재료(23)를 갖는다. 또한, 기판(13)에는, 기판 접속 재료(23)가 노출되도록 언더필 재료(25)가 형성되어 있다. 언더필 재료(25)는, 기판(13)과 배선층을 갖는 반도체 소자(102) 사이에 설치되고, 기판(13)과 배선층을 갖는 반도체 소자(102) 사이의 응력을 완화시키는 기능을 갖는다.
배선층을 갖는 반도체 소자(102)의 절연층(3)과, 기판(13)이 갖는 절연층(22)은, 서로 동일 재료로 구성되어도 좋고, 서로 상이한 재료로 구성되어도 좋다. 마찬가지로, 언더필 재료(10)와 언더필 재료(25)는, 서로 동일 재료로 구성되어도 좋고, 서로 상이한 재료로 구성되어도 좋다. 기판(13)의 선팽창 계수는, 반도체 패키지(103)의 휘어짐을 억제할 수 있는 관점에서, 예컨대 30 ppm/℃ 이하이면 된다. 상기 열팽창 계수는, 리플로우 공정 및 온도 사이클 시험에서의 박리 또는 크랙을 억제하는 관점에서, 20 ppm/℃ 이하인 것이 바람직하다.
한편, 종래의 반도체 장치를 제조하는 프로세스에서, 구리 배선의 재료로서 구리 페이스트를 이용하는 경우, 유기 재료[예컨대, 절연층(3)을 형성하는 유기 재료]와 상기 구리 페이스트의 밀착성이 불충분해지는 경우, 및 구리 페이스트의 소결체인 구리 배선의 강도가 불충분해지는 경우가 있었다. 그러나, 상기 실시형태에 따른 반도체 장치의 제조 방법을 이용함으로써, 구리 배선의 내리플로우성, 내온도 사이클성, 및 플렉시블성 등을 충분히 발현할 수 있고, 높은 신뢰성을 갖는 구리 배선을 형성 가능하다.
이상, 본 개시의 일 실시형태에 따른 반도체 장치의 제조 방법에 대해 설명하였으나, 본 개시는 전술한 실시형태에 한정되는 것은 아니며, 그 취지를 일탈하지 않는 범위에서 적절히 변경을 행해도 좋다.
상기 실시형태에서는, 구리층(15)은 구리 페이스트를 이용하여 형성되어 있으나, 이것에 한정되지 않는다. 예컨대, 스퍼터, 전기 도금, 및 무전해 도금 중 적어도 어느 하나를 이용하여 구리층(15)을 형성해도 좋다. 혹은, 스퍼터, 전기 도금, 및 무전해 도금 중 적어도 어느 하나와, 구리 페이스트의 도포 공정 및 소결 공정을 조합함으로써 구리층(15)을 형성해도 좋다. 한편, 구리 페이스트를 이용하여 얻어지는 구리층과, 종래의 스퍼터 또는 도금 등으로 얻어지는 구리층은, 서로 구리의 밀도 등이 상이하다고 생각된다. 그 때문에, 예컨대, 단면도를 관찰함으로써 구리 페이스트를 이용하여 얻어진 구리층인지의 여부를 판단할 수 있다.
또한, 상기 실시형태에서는, 절연층(3)에 직접 노광 및 현상을 행함으로써 홈부(4)를 형성하고 있으나, 이것에 한정되지 않는다. 예컨대, 절연층(3)의 포토리소그래피는, 레지스트 마스크를 이용하여 행해도 좋다.
1, 13: 기판 2: 제1 구리 배선
3, 22: 절연층 4: 홈부
5: 제2 구리 배선 7: 반도체 소자
8, 9: 전극 10, 25: 언더필 재료
11: 임시 고정층 12: 절연 재료
14: 캐리어 21: 기판 코어 재료
23: 기판 접속 재료 24: 배선
30: 배선층 100: 고밀도 배선층(배선체)
101: 반도체 패키지(반도체 장치) 102: 배선층을 갖는 반도체 소자
103: 반도체 패키지(반도체 장치)

Claims (6)

  1. 기판 상에 배선을 형성하는 제1 공정과,
    상기 배선을 덮는 절연층을 기판 상에 형성하는 제2 공정과,
    상기 절연층에, 상기 배선에 겹치는 제1 홈부, 및, 상기 배선에 겹치지 않는 제2 홈부를 형성하는 제3 공정과,
    상기 제1 홈부 내, 상기 제2 홈부 내 및 상기 절연층 상에 구리층을 형성하는 제4 공정과,
    상기 제1 홈부 내 및 상기 제2 홈부 내의 구리층 부분을 남기고, 상기 절연층 상의 상기 구리층을 플라이 커트법에 의해 제거하는 제5 공정을 구비하고,
    상기 제5 공정 후에서의 상기 절연층의 노출면의 표면 거칠기와, 상기 구리층 부분의 노출면의 표면 거칠기가, 0.03 ㎛ 이상 0.1 ㎛ 이하인 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제5 공정에 있어서, 상기 절연층의 일부를 포함하여 상기 플라이 커트법에 의해 제거하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 절연층이, 감광성 수지 재료를 이용하여 형성되는 것이며,
    상기 제3 공정에서는, 상기 절연층에 대하여 노광 및 현상을 행하는 것에 의해, 상기 제1 홈부 및 상기 제2 홈부를 상기 절연층에 형성하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 기판 상에 임시 고정층을 형성하는 임시 고정층 형성 공정을 더 구비하고,
    상기 제1 공정에 있어서, 상기 임시 고정층 상에 상기 배선을 형성하고,
    상기 제2 공정에 있어서, 상기 임시 고정층 상에 상기 절연층을 형성하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 임시 고정층 형성 공정에 있어서, 200℃ 이상에서 체적 팽창하는 입자를 합유하는 상기 임시 고정층을 형성하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 공정에서는, 필름형의 상기 절연층을 상기 기판에 접착하는 반도체 장치의 제조 방법.
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