CN115566014A - 集成电路封装结构及制备方法 - Google Patents

集成电路封装结构及制备方法 Download PDF

Info

Publication number
CN115566014A
CN115566014A CN202211175328.8A CN202211175328A CN115566014A CN 115566014 A CN115566014 A CN 115566014A CN 202211175328 A CN202211175328 A CN 202211175328A CN 115566014 A CN115566014 A CN 115566014A
Authority
CN
China
Prior art keywords
layer
chip
substrate
rewiring
rewiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211175328.8A
Other languages
English (en)
Inventor
陈彦亨
林正忠
杨进
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SJ Semiconductor Jiangyin Corp
Original Assignee
Shenghejing Micro Semiconductor Jiangyin Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenghejing Micro Semiconductor Jiangyin Co Ltd filed Critical Shenghejing Micro Semiconductor Jiangyin Co Ltd
Priority to CN202211175328.8A priority Critical patent/CN115566014A/zh
Publication of CN115566014A publication Critical patent/CN115566014A/zh
Priority to PCT/CN2023/099211 priority patent/WO2024066466A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明的集成电路封装结构及制备方法，包括：基板；重新布线层，所述重新布线层包括与所述基板相接触的第一面及相对的第二面，所述重新布线层采用感光干膜介质层，所述重新布线层至少包括叠置的第一重新布线层和第二重新布线层；封装层，设置在芯片层上且覆盖第一芯片和第二芯片之间的间隙；散热盖板，设置在基板上且覆盖重新布线层、芯片层和封装层。本发明通过将多种具有不同功能的芯片整合在一个封装结构中，提高封装结构的整合性；使用高分辨率干膜聚合物形成更为精细的重新布线层结构，从而实现器件的带宽增加以及减少芯片间的延迟；同时相比于现有技术无须形成带有TSV的中介层即可实现高密度布线能力，所需要的成本更低。

Description

集成电路封装结构及制备方法
技术领域
本发明涉及半导体封装领域，特别是涉及一种集成电路封装结构及制备方法。
背景技术
半导体集成电路(Integrated circuit，IC)产业历经快速发展，封装(Package)作为集成电路制造中非常关键的一环，对芯片自身性能的表现和发挥有重要的影响，它不仅起着安放、固定、密封、保护芯片和增强电热性能的作用，而且还起到集成电路芯片内键合点与外部进行电气连接的作用。
随着用户对先进功能需求的不断增长，对移动通信产品的“带宽”—高速处理信号的能力的需求也越来越高。而影响“带宽”的主要的因素在于封装系统中I/O密度的大小和重新布线层(RDL)中线宽/间距(L/S)。目前，常用的解决方法是通过封装工艺将内存芯片和处理器芯片封装到一起，从而实现器件小型化，而当下针对高密度I/O和低L/S的封装结构，一般需要使用硅通孔(TSV)等核心技术，此类核心技术成本较高，且形成高密度的I/O封装结构工艺比较困难，从而会减少带宽和提高芯片间的延迟。因此，有必要对上述封装工艺进行改进。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种集成电路封装结构及制备方法，用于解决现有封装技术导致的带宽过低、芯片间延迟高且封装成本高的问题。
为实现上述目的，本发明提供一种集成电路封装结构的制备方法，包括以下步骤：
提供临时基板，于所述临时基板上形成分离层；
采用感光干膜介质层并使用铜双镶嵌工艺，于所述分离层上形成重新布线层，所述重新布线层包括叠置的第一重新布线层和第二重新布线层，所述重新布线层包括与所述分离层相接触的第一面及相对的第二面；
于所述重新布线层的第二面上键合芯片，所述芯片与所述重新布线层电连接；
形成封装层，所述封装层覆盖所述芯片及所述重新布线层；
去除所述临时基板及所述分离层显露所述重新布线层的第一面；
提供基板，将所述基板键合于所述重新布线层的第一面上，并与所述重新布线层电连接。
可选地，形成所述第一重新布线层的步骤包括：
于所述分离层上形成第一感光干膜介质层，对所述第一感光干膜介质层光刻蚀形成第一开口；
于所述第一感光干膜介质层上形成第二感光干膜介质层，对所述第二感光干膜介质层光刻蚀形成第二开口，且所述第二开口与所述第一开口相贯通；
于所述第二感光干膜介质层以及相贯通的所述开口处形成Ti/Cu晶种层；
通过电镀工艺在所述Ti/Cu晶种层上形成电镀层，并对所述电镀层执行平坦化工艺。
可选地，所述第一重新布线层中形成有第一金属布线部，所述第二重新布线层中形成有第二金属布线部，且所述第一金属布线部与所述第二金属布线部沿竖向电连接。
可选地，还包括于所述基板上形成散热盖板或于所述基板上形成加强件的步骤。
可选地，所述芯片包括第一芯片和第二芯片，且所述第二芯片对称分布于所述第一芯片的两侧，所述第一芯片包括逻辑芯片，所述第二芯片包括存储芯片。
可选地，形成所述封装层之后还包括对所述封装层执行平坦化工艺，以显露所述芯片的步骤。
本发明还提供一种集成电路封装结构，所述集成电路封装结构包括：基板；重新布线层，所述重新布线层包括与所述基板相接触的第一面及相对的第二面，所述重新布线层采用感光干膜介质层，所述重新布线层至少包括叠置的第一重新布线层和第二重新布线层；芯片，所述芯片位于所述重新布线层的第二面，与所述重新布线层电连接；封装层，所述封装层覆盖所述芯片及所述重新布线层。
可选地，所述第一重新布线层的厚度范围为1～20μm，所述第二重新布线层的厚度范围为1～20μm。
可选地，所述第一重新布线层中形成有第一金属布线部，所述第二重新布线层中形成有第二金属布线部，且所述第一金属布线部与所述第二金属布线部沿竖向电连接。
可选地，还包括于所述基板上形成的散热盖板，所述散热盖板覆盖所述封装层且与所述基板机械连接；或于所述基板上形成的加强件，所述加强件的高度大于所述封装层的高度并与所述基板机械连接。
如上所述，本发明的集成电路封装结构及制备方法，具有以下有益效果：将多种具有不同功能的芯片整合在一个封装结构中，提高封装结构的整合性；使用高分辨率干膜聚合物形成更为精细的重新布线层结构，从而实现器件的带宽增加以及减少芯片间的延迟；同时相比于现有技术无须形成带有TSV的中介层即可实现高密度布线能力，因此所需要的成本更低。
附图说明
图1显示为本发明实施例中提供的集成电路封装结构的制备方法的流程图。
图2显示为本发明实施例中提供的临时基板和分离层后的截面示意图。
图3显示为本发明实施例中提供的光刻第一感光干膜介质层后的截面示意图。
图4显示为本发明实施例中提供的光刻第二感光干膜介质层后的截面示意图。
图5显示为本发明实施例中提供的形成电镀层后的截面示意图。
图6显示为本发明实施例中提供的对电镀层执行平坦化工艺后的截面示意图。
图7显示为本发明实施例中提供的形成第二重新布线层后的截面示意图。
图8显示为本发明实施例中提供的形成芯片后的截面示意图。
图9显示为本发明实施例中提供的形成封装层后的截面示意图。
图10显示为本发明实施例中提供的对封装层减薄后的截面示意图。
图11显示为本发明实施例中提供的去除临时基板和分离层后的截面示意图。
图12显示为本发明实施例中提供的基板键合后的截面示意图。
图13显示为本发明实施例中提供的形成散热盖板后的截面示意图。
图14显示为本发明实施例中提供的另一种封装结构的结构示意图。
元件标号说明
101 临时基板
102 分离层
103 重新布线层
1031 第一面
1032 第二面
104 第一重新布线层
1041 第一感光干膜介质层
1042 第二感光干膜介质层
1043 第一开口
1044 第二开口
1045 第一金属布线部
1046 第二金属布线部
105 第二重新布线层
106 芯片
1061 第一芯片
1062 第二芯片
107 封装层
108 基板
109 散热盖板
110 加强件
S1～S6 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
需要理解的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对上述零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本发明保护范围的限制。
请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1至图14，本发明提供了一种集成电路封装结构的制备方法，包括以下步骤：
S1：提供临时基板101，于所述临时基板101上形成分离层102；
S2：采用感光干膜介质层并使用铜双镶嵌工艺，于所述分离层102上形成重新布线层103，所述重新布线层103包括叠置的第一重新布线层104和第二重新布线层105，所述重新布线层103包括与所述分离层102相接触的第一面1031及相对的第二面1032；
S3：于所述重新布线层的第二面1032上键合芯片106，所述芯片106与所述重新布线层103电连接；
S4：形成封装层107，所述封装层107覆盖所述芯片106及所述重新布线层103；
S5：去除所述临时基板101及所述分离层102显露所述重新布线层的第一面1031；
S6：提供基板108，将所述基板108键合于所述重新布线层的第一面1031上，并与所述重新布线层103电连接。
以下结合附图对有关所述集成电路封装结构的制备方法做进一步的介绍，具体如下：
在步骤S1中，请参阅图1和图2，提供临时基板101，于所述临时基板101上形成分离层102。
可选地，所述临时基板101包括氧化硅基板、玻璃基板、陶瓷基板、聚合物基板中的一种，其形状可以为圆形、方形或其它任意所需形状。此外，图2中还在所述临时基板101上形成分离层102，所述分离层102包括LTHC光热转换材料层，其具有能够粘附其他部件并在激光照射后发生变性剥离的特性。
具体的，在本实施例中，所述临时基板101选用玻璃衬底，所述玻璃衬底成本较低，容易在其表面形成分离层，并降低后续的分离工艺的难度。
在步骤S2中，请参阅图1、图3至图7，采用感光干膜介质层并使用铜双镶嵌工艺，于所述分离层102上形成重新布线层103，所述重新布线层103包括叠置的第一重新布线层104和第二重新布线层105，所述重新布线层103包括与所述分离层102相接触的第一面1031及相对的第二面1032。
具体的，如图3所示，于所述分离层102上形成所述第一感光干膜介质层1041，以所述第一感光干膜介质层1041为掩膜，对所述临时基底101进行刻蚀形成所述第一开口1043；如图4所示，于所述第一感光干膜介质层1041上形成所述第二感光干膜介质层1042，以所述第二感光干膜介质层1042为掩膜，对所述第二感光干膜介质层1042进行刻蚀形成与所述第一开口1043相贯通的第二开口1044；于所述临时基底101上沉积Ti/Cu晶种层(未图示)，其中，所述Ti/Cu晶种层须完全覆盖所述第二感光干膜介质层1042、所述第一开口1043和所述第二开口1044的表面；然后通过电镀工艺于所述Ti/Cu晶种层上过度填充所述第一开口1043和所述第二开口1044来形成如图5所示的所述电镀层；如图6所示，一旦已经过度覆盖了所述第二感光干膜介质层1042、所述第一开口1043和所述第二开口1044，可通过平坦化工艺以去除多余的电镀层。
可选地，所述电镀层的材质包括铜、铝、镍、金、银及钛中的一种。可通过诸如电镀的沉积工艺形成所述电镀层。
可选地，平坦化工艺可包含磨削工艺、化学机械研磨工艺、干式研磨工艺、蚀刻工艺、切割工艺中的一个或多个工艺的组合，在平坦化工艺之后，所述第一开口1043和所述第二开口1044的表面与所述电镀层的表面基本上齐平。
可选地，如图7所示，于所述第一重新布线层104上形成第二重新布线层105，所述第一重新布线层104与所述第二重新布线层105电连接，形成所述第二重新布线层105的步骤与形成所述第一重新布线层104的步骤相同，此处不再赘述。
具体的，所述第一重新布线层104中形成有第一金属布线部1045，所述第二重新布线层105中形成有第二金属布线部1046，且所述第一金属布线部1045与所述第二金属布线部1046沿竖向电连接。
在步骤S3中，请参阅图1和图8，于所述重新布线层的第二面1032上键合芯片106，所述芯片106与所述重新布线层103电连接。
可选地，所述芯片106包括第一芯片1061与第二芯片1062，且所述第二芯片1062对称分布于所述第一芯片1061的两侧，所述第一芯片1061包括逻辑芯片，所述第二芯片1062包括存储芯片。
可选地，所述第一芯片1061和所述第二芯片1062可以是现有的任意适用于封装结构的半导体芯片，例如，可以是系统芯片、逻辑芯片、记忆芯片，也可以是存储器芯片，如HBM等，具体根据实际需要进行设置，此处不做特别限制。
可选地，所述第二芯片1062与所述第一芯片1061可以是不同类型的芯片且所述第二芯片1062优选对称分布于所述第一芯片1061两侧并与所述第一重新布线层103电连接。
具体的，在本实施例中，所述第一芯片1061为逻辑(SOC)芯片，所述第二芯片1062为存储(HBM)芯片，且所述第二芯片1062对称分布在所述第一芯片1061的两侧。当然，在其他示例中，所述第一芯片1061和所述第二芯片1062也可以为其它形式的芯片，本实施例中并不严格限定。
在步骤S4中，请参阅图1和图9，形成封装层107，所述封装层107覆盖所述芯片106及所述重新布线层103
可选地，如图9所示，形成所述封装层107的工艺包括压缩成型工艺、传递模塑工艺、液体密封剂固化成型工艺、真空层压工艺及旋涂工艺中的一种；所述封装层107包括环氧树脂层、聚酰亚胺层及硅胶层中的一种。
可选地，如图10所示，形成所述封装层107之后还包括对所述封装层107执行平坦化工艺，以显露所述芯片106的步骤。
具体的，平坦化工艺可以包括磨削工艺、CMP工艺、干式研磨工艺、蚀刻工艺、切割工艺中的一个或组合工艺。在平坦化工艺之后，所述封装层107的顶表面与所述第一芯片1061以及所述第二芯片1062的顶表面基本上齐平。
在步骤S5中，请参阅图1和图11，去除所述临时基板101及所述分离层102显露所述重新布线层的第一面1031。
可选地，还包括于所述重新布线层的第一面1031上形成阵列分布的金属凸块(未图示)的步骤，所述金属凸块与所述重新布线层103电连接。
可选地，所述金属凸块包括金锡焊球、银锡焊球、铜锡焊球中的一种。
具体的，在本实施例中，所述金属凸块为铜锡焊球，其制作步骤包括：首先形成铜锡层，然后采用高温回流工艺使所述铜锡层回流成球状，降温后形成铜锡焊球；或采用植球工艺形成铜锡焊球。
在步骤S6中，请参阅图1和图12，提供基板108，将所述基板108键合于所述重新布线层的第一面1031上，并与所述重新布线层103电连接。
可选地，所述基板108包括氧化硅基板、玻璃基板、陶瓷基板、聚合物基板中的一种，所述基板110与所述重新布线层103通过所述金属凸块实现电连接。
进一步的，请参阅图13和图14，还可于所述基板108上形成散热盖板109或于所述基板108上形成加强件110的步骤。
可选地，如图13所示，于所述基板108上形成散热盖板109，所述散热盖板109覆盖所述封装层107、所述芯片106和所述重新布线层103。
可选地，所述散热盖板109的材质包括金属或陶瓷的一种，所述散热盖板109与所述基板108机械连接。
具体的，在所述基板110的两端分别形成粘接件(未图示)，所述散热盖板109与所述基板108之间通过所述粘接件实现连接。
如图14，在另一实施例中，所述基板110上还可形成加强件110，所述加强件110与所述基板108机械连接且所述加强件110的高度大于所述封装层107的高度。
实施例二
如图13和图14所示，本实施例提供了一种集成电路封装结构，包括：基板110；重新布线层103，所述重新布线层103包括与所述基板108相接触的第一面1031及相对的第二面1032，所述重新布线层103采用感光干膜介质层，所述重新布线层103至少包括叠置的第一重新布线层104和第二重新布线层105；芯片106，所述芯片106位于所述重新布线层的第二面1032，与所述重新布线层103电连接；封装层107，所述封装层107覆盖所述芯片106及所述重新布线层103。
可选地，如图5所示，所述第一重新布线层104的厚度范围为1～20μm，例如，可以为1μm、5μm、10μm或者20μm。
可选地，如图6所示，所述第二重新布线层105的厚度范围为1～20μm，例如，可以为1μm、5μm、10μm或者20μm。
可选地，如图6和图7所示，所述第一重新布线层104中形成有第一金属布线部1045，所述第二重新布线层105中形成有第二金属布线部1046，且所述第一金属布线部1045与所述第二金属布线部1046沿竖向电连接。
可选地，如图13和图14所示，还包括于所述基板108上形成的散热盖板109，所述散热盖板109覆盖所述封装层107且与所述基板108机械连接；或于所述基板108上形成的加强件110，所述加强件110的高度大于所述封装层107的高度并与所述基板108机械连接。
综上所述，本发明提供了一种集成电路封装结构及制备方法，所述集成电路封装结构包括：基板；重新布线层，所述重新布线层包括与所述基板相接触的第一面及相对的第二面，所述重新布线层采用感光干膜介质层，所述重新布线层至少包括叠置的第一重新布线层和第二重新布线层；封装层，所述封装层覆盖所述芯片及所述重新布线层。本发明通过将多种具有不同功能的芯片整合在一个封装结构中，提高封装结构的整合性；使用高分辨率干膜聚合物形成更为精细的重新布线层结构，从而实现器件的带宽增加以及减少芯片间的延迟；同时相比于现有技术无须形成带有TSV的中介层即可实现高密度布线能力，因此所需要的成本更低。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种集成电路封装结构的制备方法，其特征在于，所述制备方法包括以下步骤：
提供临时基板，于所述临时基板上形成分离层；
采用感光干膜介质层并使用铜双镶嵌工艺，于所述分离层上形成重新布线层，所述重新布线层包括叠置的第一重新布线层和第二重新布线层，所述重新布线层包括与所述分离层相接触的第一面及相对的第二面；
于所述重新布线层的第二面上键合芯片，所述芯片与所述重新布线层电连接；
形成封装层，所述封装层覆盖所述芯片及所述重新布线层；
去除所述临时基板及所述分离层显露所述重新布线层的第一面；
提供基板，将所述基板键合于所述重新布线层的第一面上，并与所述重新布线层电连接。
2.根据权利要求1所述的制备方法，其特征在于：形成所述第一重新布线层的步骤包括：
于所述分离层上形成第一感光干膜介质层，对所述第一感光干膜介质层光刻蚀形成第一开口；
于所述第一感光干膜介质层上形成第二感光干膜介质层，对所述第二感光干膜介质层光刻蚀形成第二开口，且所述第二开口与所述第一开口相贯通；
于所述第二感光干膜介质层以及相贯通的所述开口处形成Ti/Cu晶种层；
通过电镀工艺在所述Ti/Cu晶种层上形成电镀层，并对所述电镀层执行平坦化工艺。
3.根据权利要求1所述的制备方法，其特征在于：所述第一重新布线层中形成有第一金属布线部，所述第二重新布线层中形成有第二金属布线部，且所述第一金属布线部与所述第二金属布线部沿竖向电连接。
4.根据权利要求1所述的制备方法，其特征在于：还包括于所述基板上形成散热盖板或于所述基板上形成加强件的步骤。
5.根据权利要求1所述的制备方法，其特征在于：所述芯片包括第一芯片和第二芯片，且所述第二芯片对称分布于所述第一芯片的两侧，所述第一芯片包括逻辑芯片，所述第二芯片包括存储芯片。
6.根据权利要求1所述的制备方法，其特征在于：形成所述封装层之后还包括对所述封装层执行平坦化工艺，以显露所述芯片的步骤。
7.一种集成电路封装结构，其特征在于，所述集成电路封装结构包括：
基板；
重新布线层，所述重新布线层包括与所述基板相接触的第一面及相对的第二面，所述重新布线层采用感光干膜介质层，所述重新布线层至少包括叠置的第一重新布线层和第二重新布线层；
芯片，所述芯片位于所述重新布线层的第二面，与所述重新布线层电连接；
封装层，所述封装层覆盖所述芯片及所述重新布线层。
8.根据权利要求7所述的集成电路封装结构，其特征在于：所述第一重新布线层的厚度范围为1～20μm，所述第二重新布线层的厚度范围为1～20μm。
9.根据权利要求7所述的集成电路封装结构，其特征在于：所述第一重新布线层中形成有第一金属布线部，所述第二重新布线层中形成有第二金属布线部，且所述第一金属布线部与所述第二金属布线部沿竖向电连接。
10.根据权利要求7所述的集成电路封装结构，其特征在于：还包括于所述基板上形成的散热盖板，所述散热盖板覆盖所述封装层且与所述基板机械连接；或于所述基板上形成的加强件，所述加强件的高度大于所述封装层的高度并与所述基板机械连接。
CN202211175328.8A 2022-09-26 2022-09-26 集成电路封装结构及制备方法 Pending CN115566014A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211175328.8A CN115566014A (zh) 2022-09-26 2022-09-26 集成电路封装结构及制备方法
PCT/CN2023/099211 WO2024066466A1 (zh) 2022-09-26 2023-06-08 集成电路封装结构及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211175328.8A CN115566014A (zh) 2022-09-26 2022-09-26 集成电路封装结构及制备方法

Publications (1)

Publication Number Publication Date
CN115566014A true CN115566014A (zh) 2023-01-03

Family

ID=84743384

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211175328.8A Pending CN115566014A (zh) 2022-09-26 2022-09-26 集成电路封装结构及制备方法

Country Status (2)

Country Link
CN (1) CN115566014A (zh)
WO (1) WO2024066466A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024066466A1 (zh) * 2022-09-26 2024-04-04 盛合晶微半导体(江阴)有限公司 集成电路封装结构及制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230020008A (ko) * 2015-08-28 2023-02-09 쇼와덴코머티리얼즈가부시끼가이샤 반도체 장치 및 그 제조 방법
CN107342746A (zh) * 2017-06-27 2017-11-10 华进半导体封装先导技术研发中心有限公司 声表面波器件的晶圆级扇出型封装结构及其制造方法
CN108109928A (zh) * 2017-12-29 2018-06-01 中芯长电半导体（江阴）有限公司 半导体芯片的封装结构及封装方法
US11264359B2 (en) * 2020-04-27 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Chip bonded to a redistribution structure with curved conductive lines
CN115566014A (zh) * 2022-09-26 2023-01-03 盛合晶微半导体(江阴)有限公司 集成电路封装结构及制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024066466A1 (zh) * 2022-09-26 2024-04-04 盛合晶微半导体(江阴)有限公司 集成电路封装结构及制备方法

Also Published As

Publication number Publication date
WO2024066466A1 (zh) 2024-04-04

Similar Documents

Publication Publication Date Title
US11133286B2 (en) Chip packages and methods of manufacture thereof
US11929349B2 (en) Semiconductor device having laterally offset stacked semiconductor dies
TWI710072B (zh) 半導體裝置封裝體及其製造方法
US10446520B2 (en) 3D semiconductor package interposer with die cavity
KR102401309B1 (ko) 반도체 디바이스 및 그를 형성하는 방법
US11502040B2 (en) Package structure and semiconductor pacakge
US11450615B2 (en) Package structure and method of fabricating the same
US20240063177A1 (en) Semiconductor Device and Method of Forming the Same
US11557568B2 (en) Package and manufacturing method thereof
WO2024066466A1 (zh) 集成电路封装结构及制备方法
CN110660752A (zh) 半导体装置封装体及其制造方法
TWI790702B (zh) 半導體封裝及製造半導體封裝的方法
CN115394768A (zh) 一种多层高带宽存储器及其制造方法
US12021064B2 (en) Semiconductor devices and methods of manufacture
US11664315B2 (en) Structure with interconnection die and method of making same
US20220352123A1 (en) Semiconductor devices and methods of manufacture
US20230317585A1 (en) Package structure and manufacturing method thereof
US11652037B2 (en) Semiconductor package and method of manufacture
US20220392823A1 (en) High efficiency heat dissipation using thermal interface material film
US20240038626A1 (en) Semiconductor package and manufacturing method thereof
US20230057113A1 (en) Semiconductor device, package structure and method of fabricating the same
US20230260941A1 (en) Semiconductor Device and Method

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination