CN108109928A - 半导体芯片的封装结构及封装方法 - Google Patents
半导体芯片的封装结构及封装方法 Download PDFInfo
- Publication number
- CN108109928A CN108109928A CN201711483074.5A CN201711483074A CN108109928A CN 108109928 A CN108109928 A CN 108109928A CN 201711483074 A CN201711483074 A CN 201711483074A CN 108109928 A CN108109928 A CN 108109928A
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor chip
- window
- graphical window
- graphical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000012856 packing Methods 0.000 title claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 44
- 239000002184 metal Substances 0.000 claims abstract description 44
- 239000000463 material Substances 0.000 claims abstract description 39
- 230000008878 coupling Effects 0.000 claims abstract description 30
- 238000010168 coupling process Methods 0.000 claims abstract description 30
- 238000005859 coupling reaction Methods 0.000 claims abstract description 30
- 230000008569 process Effects 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 235
- 239000000758 substrate Substances 0.000 claims description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 239000007769 metal material Substances 0.000 claims description 21
- 239000011521 glass Substances 0.000 claims description 20
- 239000004642 Polyimide Substances 0.000 claims description 18
- 229920001721 polyimide Polymers 0.000 claims description 18
- 238000005516 engineering process Methods 0.000 claims description 14
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 14
- 239000010931 gold Substances 0.000 claims description 14
- 229910052737 gold Inorganic materials 0.000 claims description 14
- 229910000679 solder Inorganic materials 0.000 claims description 14
- 239000003822 epoxy resin Substances 0.000 claims description 13
- 229920000647 polyepoxide Polymers 0.000 claims description 13
- 239000000741 silica gel Substances 0.000 claims description 13
- 229910002027 silica gel Inorganic materials 0.000 claims description 13
- 238000004528 spin coating Methods 0.000 claims description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 8
- OINMNSFDYTYXEQ-UHFFFAOYSA-M 2-bromoethyl(trimethyl)azanium;bromide Chemical compound [Br-].C[N+](C)(C)CCBr OINMNSFDYTYXEQ-UHFFFAOYSA-M 0.000 claims description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 238000001723 curing Methods 0.000 claims description 7
- 238000013461 design Methods 0.000 claims description 7
- 229910052731 fluorine Inorganic materials 0.000 claims description 7
- 239000011737 fluorine Substances 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 6
- 229910001128 Sn alloy Inorganic materials 0.000 claims description 6
- 239000004411 aluminium Substances 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 239000013047 polymeric layer Substances 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 239000004332 silver Substances 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 6
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical group [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 6
- 229910001074 Lay pewter Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000013007 heat curing Methods 0.000 claims description 4
- 238000003701 mechanical milling Methods 0.000 claims description 4
- 238000000465 moulding Methods 0.000 claims description 4
- 238000007493 shaping process Methods 0.000 claims description 4
- 229910001316 Ag alloy Inorganic materials 0.000 claims description 3
- 239000002390 adhesive tape Substances 0.000 claims description 3
- 239000000919 ceramic Substances 0.000 claims description 3
- 230000006835 compression Effects 0.000 claims description 3
- 238000007906 compression Methods 0.000 claims description 3
- 238000009713 electroplating Methods 0.000 claims description 3
- 238000003475 lamination Methods 0.000 claims description 3
- 229920000307 polymer substrate Polymers 0.000 claims description 3
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 claims description 2
- 238000000227 grinding Methods 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims description 2
- 238000001721 transfer moulding Methods 0.000 claims description 2
- 239000002253 acid Substances 0.000 claims 1
- 150000003949 imides Chemical group 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000005538 encapsulation Methods 0.000 description 7
- 239000012071 phase Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000000039 congener Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000007792 gaseous phase Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种半导体芯片的封装结构及封装方法,封装结构包括:第一介质层,具有第一图形窗口,第一图形窗口贯穿于第一介质层的第一面及相对的第二面;第二介质层,第二介质层具有第二图形窗口,第二图形窗口显露第一图形窗口;图形线路层,形成于第一图形窗口及第二图形窗口中,图形线路层藉由第一图形窗口及第二图形窗口定义;半导体芯片,电性接合于图形线路层上;封装材料,包覆于半导体芯片;以及金属凸块,形成于第一介质层的第二面上,并与图形线路层电性连接。本发明结合了前端重新布线层和后端重新布线层的制造工艺,可以获得细间距的重新布线层,与传统的大马士革工艺相比,可以大大节约工艺成本。
Description
技术领域
本发明属于半导体封装领域,特别是涉及一种半导体芯片的封装结构及封装方法。
背景技术
随着集成电路的功能越来越强、性能和集成度越来越高,以及新型的集成电路出现,封装技术在集成电路产品中扮演着越来越重要的角色,在整个电子系统的价值中所占的比例越来越大。同时,随着集成电路特征尺寸达到纳米级,晶体管向更高密度、更高的时钟频率发展,封装也向更高密度的方向发展。
由于扇出晶圆级封装(fowlp)技术由于具有小型化、低成本和高集成度等优点,以及具有更好的性能和更高的能源效率,扇出晶圆级封装(fowlp)技术已成为高要求的移动/无线网络等电子设备的重要的封装方法,是目前最具发展前景的封装技术之一。
随着芯片尺寸的减小而I/O数量的增加,封装结构要求更高的封装密度,因此,细间距重新布线层(RDL)已成为后端封装行业所需的技术。目前由于封装材料通常是通过旋涂工艺形成,其表面结构粗糙,从而造成后端封装技术难以形成细间距RDL(RDL LW<=2μm)。
前端集成电路制造工艺可以形成多层金属线堆栈结构,金属线是由通过化学气相沉积(CVD)所形成的介电材料保护,这种金属线的形成过程称为“大马士革技术”,其可以利用化学机械研磨工艺(CMP)形成光滑表面,同时去除铜等多余导电材料,使用“大马士革技术”可以获得尺寸<1μm的金属线,但是,采用“大马士革技术”制作的重新布线层费的工艺成本十分高昂,并不利于成本的降低。
基于以上所述,提供一种可以获得细间距重新布线层且工艺成本较低的半导体芯片的封装结构及封装方法实属必要。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种半导体芯片的封装结构及封装方法,用于解决现有技术中难以获得细间距重新布线层或制作细间距重新布线层工艺成本过高的问题。
为实现上述目的及其他相关目的,本发明提供一种半导体芯片的封装结构,所述封装结构包括:第一介质层,具有第一图形窗口,所述第一图形窗口贯穿于所述第一介质层的第一面及相对的第二面;第二介质层,形成于所述第一介质层的所述第一面上,所述第二介质层具有第二图形窗口,所述第二图形窗口显露所述第一图形窗口;图形线路层,形成于所述第一图形窗口及所述第二图形窗口中,所述图形线路层藉由所述第一图形窗口及所述第二图形窗口定义;半导体芯片,电性接合于所述图形线路层上;封装材料,包覆于所述半导体芯片;以及金属凸块,形成于所述第一介质层的所述第二面上,并与所述图形线路层电性连接。
优选地,所述第一图形窗口之间的最小间距不大于2μm,以使得由所述第一介质层的所述第二面显露的所述图形线路层之间的最小间距不大于2μm。
优选地,所述第一介质层、所述第二介质层及所述图形线路层形成布线单元,所述封装结构还包括若干个所述布线单元,以形成包含层叠的多层介质层与互连的多层所述图形线路层的细间距重新布线层,所述细间距重新布线层通过图形窗口的设计实现所需的互连功能。
优选地,所述第二图形窗口显露一个或多个所述第一图形窗口。
优选地,所述第一介质层及所述第二介质层的材料包含环氧树脂、硅胶、PI、PBO、BCB、氧化硅、氮化硅、氮氧化硅、磷硅玻璃,含氟玻璃所组成群组中的一种或两种以上组合。
优选地,所述图形线路层包含:种子层,形成于所述第一图形窗口及所述第二图形窗口的底部及侧壁;以及金属材料层,填充于所述第一图形窗口及所述第二图形窗口中。
进一步地,所述种子层的材料包括钛、氮化钛、钽及氮化钽所组成群组中的一种,所述金属材料层的材料包括铜、铝、镍、金、银、钛所组成群组中的一种。
优选地,所述半导体芯片的数量包含一个或多个,多个所述半导体芯片包含相同种类的芯片或不同种类的芯片,多个所述半导体芯片通过所述图形线路层实现互连。
优选地,所述封装结构还包括底部填充层,形成于所述金属凸块之间,以保护所述金属凸块,所述金属凸块包括金焊球凸块、金锡合金焊球凸块、锡铅合金焊球凸块、锡银合金焊球凸块中的一种。
优选地,所述封装材料包含聚酰亚胺、硅胶以及环氧树脂所组成群组中的一种。
本发明还提供一种半导体芯片的封装方法,包括步骤:1)提供一支撑基底,于所述支撑基底表面形成分离层;2)于所述分离层表面形成第一介质层,所述第一介质层具有第一图形窗口,所述第一图形窗口显露所述分离层;3)于所述第一介质层上形成第二介质层,所述第二介质层具有第二图形窗口,所述第二图形窗口显露所述第一图形窗口;4)于所述第一图形窗口及所述第二图形窗口中填充导电材料层,对所述导电材料层进行化学机械研磨,以形成藉由所述第一图形窗口及所述第二图形窗口定义的图形线路层;5)提供半导体芯片,将所述半导体芯片电性接合于所述图形线路层上;6)采用封装材料对所述半导体芯片进行封装;7)基于所述分离层分离所述支撑衬底与所述第一介质层,以显露所述第一图形窗口中的所述图形线路层;以及8)于所述图形线路层上制作金属凸块。
优选地,所述第一图形窗口之间的最小间距不大于2μm,以使得由所述第一图形窗口显露的所述图形线路层之间的最小间距不大于2μm。
优选地,步骤4)~步骤5)之间,还包括重复进行步骤2)~步骤4)的步骤,以形成包含层叠的多层介质层与互连的多层所述图形线路层的细间距重新布线层,所述细间距重新布线层通过图形窗口的设计实现所需的互连功能。
优选地,所述第二图形窗口显露一个或多个所述第一图形窗口。
优选地,所述支撑衬底包括玻璃衬底、金属衬底、半导体衬底、聚合物衬底及陶瓷衬底中的一种;所述分离层包括胶带及聚合物层中的一种,所述聚合物层首先采用旋涂工艺涂覆于所述支撑衬底表面,然后采用紫外固化或热固化工艺使其固化成型。
优选地,通过旋涂工艺、压印工艺、化学气相沉积工艺、物理气相沉积工艺所组成群组中的一种制作所述第一介质层与所述第二介质层,所述第一介质层及所述第二介质层的材料包含环氧树脂、硅胶、PI、PBO、BCB、氧化硅、氮化硅、氮氧化硅、磷硅玻璃,含氟玻璃所组成群组中的一种或两种以上组合。
优选地,步骤4)包括:4-1)于所述第一图形窗口及所述第二图形窗口的底部及侧壁形成种子层;4-2)采用电镀工艺于所述第一图形窗口及所述第二图形窗口中填充金属材料层;以及4-3)采用化学机械研磨工艺对所述金属材料层进行研磨,去除所述第二介质层表面的所述金属材料层,以形成藉由所述第一图形窗口及所述第二图形窗口定义的图形线路层。
进一步地,所述种子层的材料包括钛、氮化钛、钽及氮化钽所组成群组中的一种,所述金属材料层的材料包括铜、铝、镍、金、银、钛所组成群组中的一种。
优选地,所述半导体芯片的数量包含一个或多个,多个所述半导体芯片包含相同种类的芯片或不同种类的芯片,多个所述半导体芯片通过所述图形线路层实现互连
优选地,步骤8)包括:8-1)于显露的所述图形线路层上形成焊料金属;8-2)采用高温回流工艺于使所述焊料金属形成所述金属凸块;以及8-3)于所述金属凸块之间形成底部填充层,以保护所述金属凸块;其中,所述金属凸块包括金焊球凸块、金锡合金焊球凸块、锡铅合金焊球凸块、锡银合金焊球凸块中的一种。
优选地,采用封装材料封装所述半导体芯片的方法包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种,所述封装材料包含聚酰亚胺、硅胶以及环氧树脂所组成群组中的一种。
如上所述,本发明的半导体芯片的封装结构及封装方法,具有以下有益效果:
本发明结合了前端重新布线层和后端重新布线层的制造工艺,与传统的大马士革工艺相比,可以大大节约工艺成本。
本发明可以获得细间距的重新布线层,且工艺成本较低,在半导体封装领域具有广泛的应用前景。
附图说明
图1~图12显示为本发明的半导体芯片的封装方法各步骤所呈现的结构示意图,其中,图12显示为本发明的半导体芯片的封装结构的结构示意图。
元件标号说明
201 支撑基底
202 分离层
203 第一介质层
204 第一图形窗口
205 第二介质层
206 第二图形窗口
207 种子层
208 金属材料层
209 图形线路层
210 第一布线单元
211 第二布线单元
212 第一半导体芯片
213 第二半导体芯片
214 封装材料
215 金属凸块
216 底部填充层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1~图12。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
如图1~图12所示,本实施例提供一种半导体芯片的封装方法,包括步骤:
如图1~图2所示,首先进行步骤1),提供一支撑基底201,于所述支撑基底201表面形成分离层202。
作为示例,所述支撑衬底括玻璃衬底、金属衬底、半导体衬底、聚合物衬底及陶瓷衬底中的一种。在本实施例中,所述支撑衬底用为玻璃衬底,所述玻璃衬底成本较低,容易在其表面形成分离层202,且能降低后续的剥离工艺的难度。
作为示例,所述分离层202包括胶带及聚合物层中的一种,所述聚合物层首先采用旋涂工艺涂覆于所述支撑衬底表面,然后采用紫外固化或热固化工艺使其固化成型。
在本实施例中,所述分离层202选用为热固化胶,通过旋涂工艺形成于所述支撑衬底上后,通过热固化工艺使其固化成型。热固化胶性能稳定,表面较光滑,有利于后续的重新布线层的制作,并且,在后续的剥离工艺中,剥离的难度较低,剥离后可以获得完整且性能良好的图形线路层209。
如图3所示,然后进行步骤2),于所述分离层202表面形成第一介质层203,所述第一介质层203具有第一图形窗口204,所述第一图形窗口204显露所述分离层202。
通过旋涂工艺、压印工艺、化学气相沉积工艺、物理气相沉积工艺所组成群组中的一种制作所述第一介质层203,所述第一介质层203的材料包含环氧树脂、硅胶、PI、PBO、BCB、氧化硅、氮化硅、氮氧化硅、磷硅玻璃,含氟玻璃所组成群组中的一种或两种以上组合。
例如,所述第一介质层203为通过旋涂工艺形成的光敏聚酰亚胺(PI)层,通过光刻工艺于所述光敏聚酰亚胺(PI)层中形成所述第一图形窗口204。
作为示例,所述第一图形窗口204之间的最小间距不大于2μm,以使得后续由所述第一图形窗口204显露的所述图形线路层209之间的最小间距不大于2μm,最终可获得细间距的重新布线层。
如图4所示,然后进行步骤3),于所述第一介质层203上形成第二介质层203,所述第二介质层203具有第二图形窗口206,所述第二图形窗口206显露所述第一图形窗口204。
通过旋涂工艺、压印工艺、化学气相沉积工艺、物理气相沉积工艺所组成群组中的一种制作所述第二介质层203,所述第二介质层203的材料包含环氧树脂、硅胶、PI、PBO、BCB、氧化硅、氮化硅、氮氧化硅、磷硅玻璃,含氟玻璃所组成群组中的一种或两种以上组合。
例如,所述第二介质层203为通过旋涂工艺形成的光敏聚酰亚胺(PI)层,通过光刻工艺于所述光敏聚酰亚胺(PI)层中形成所述第二图形窗口206。
作为示例,根据后续连线功能的需求,所述第二图形窗口206可以显露一个或多个所述第一图形窗口204。
如图5~图7所示,接着进行步骤4),于所述第一图形窗口204及所述第二图形窗口206中填充导电材料层,对所述导电材料层进行化学机械研磨,以形成藉由所述第一图形窗口204及所述第二图形窗口206定义的图形线路层209。
作为示例,步骤4)包括:
步骤4-1),于所述第一图形窗口204及所述第二图形窗口206的底部及侧壁形成种子层207。
作为示例,采用溅射工艺于所述第一图形窗口204及所述第二图形窗口206的底部及侧壁形成种子层207,所述种子层207的材料包括钛、氮化钛、钽及氮化钽所组成群组中的一种,在本实施例中,所述种子层207选用为氮化钛层。
步骤4-2),采用电镀工艺于所述第一图形窗口204及所述第二图形窗口206中填充金属材料层208。
作为示例,所述金属材料层208的材料包括铜、铝、镍、金、银、钛所组成群组中的一种。在本实施例中,所述金属材料层208选用为铜层。
步骤4-3),采用化学机械研磨工艺对所述金属材料层208进行研磨,去除所述第二介质层203表面的所述金属材料层208,以形成藉由所述第一图形窗口204及所述第二图形窗口206定义的图形线路层209。
所述第一介质层203、所述第二介质层203及所述图形线路层209形成第一布线单元210。
如图8所示,接着重复进行步骤2)~步骤4)的步骤,以形成包含层叠的多层介质层与互连的多层所述图形线路层209的细间距重新布线层,所述细间距重新布线层通过图形窗口的设计实现所需的互连功能。
例如,本实施例通过重复进行步骤2~步骤4)一次,形成位于所述第一布线单元210上的第二布线单元211。由所述第一布线单元210及所述第二布线单元211形成包含层叠的多层介质层与互连的多层所述图形线路层209的细间距重新布线层,所述细间距重新布线层通过图形窗口的设计实现所需的互连功能。
如图9所示,接着进行步骤5),提供半导体芯片,将所述半导体芯片电性接合于所述图形线路层209上。
作为示例,所述半导体芯片的数量包含一个或多个,多个所述半导体芯片包含相同种类的芯片或不同种类的芯片,多个所述半导体芯片通过所述图形线路层209实现互连。在本实施例中,所述半导体芯片包含第一半导体芯片212及第二半导体芯片213。
如图10所示,接着进行步骤6),采用封装材料214对所述半导体芯片进行封装。
作为示例,采用封装材料214封装所述半导体芯片的方法包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种,所述封装材料214包含聚酰亚胺、硅胶以及环氧树脂所组成群组中的一种。
如图11所示,然后进行步骤7),基于所述分离层202分离所述支撑衬底与所述第一介质层203,以显露所述第一图形窗口204中的所述图形线路层209。
作为示例,依据所述分离层202的属性,可以采用如机械剥离、激光剥离、化学剥离(如湿法腐蚀等)等方法分离所述支撑衬底与所述重新布线层。
如图12所示,最后进行步骤8),于所述图形线路层209上制作金属凸块215。
具体地,步骤8)包括:
步骤8-1),于显露的所述图形线路层209上形成焊料金属。
步骤8-2),采用高温回流工艺于使所述焊料金属形成所述金属凸块215。
步骤8-3),于所述金属凸块215之间形成底部填充层216,以保护所述金属凸块215。其中,所述金属凸块215包括金焊球凸块、金锡合金焊球凸块、锡铅合金焊球凸块、锡银合金焊球凸块中的一种。
如图12所示,本实施例还提供一种半导体芯片的封装结构,所述封装结构包括:第一介质层203、第二介质层203、图形线路层209、半导体芯片、封装材料214、以及金属凸块215。
所述第一介质层203具有第一图形窗口204,所述第一图形窗口204贯穿于所述第一介质层203的第一面及相对的第二面。
作为示例,所述第一图形窗口204之间的最小间距不大于2μm,以使得由所述第一介质层203的所述第二面显露的所述图形线路层209之间的最小间距不大于2μm。
所述第二介质层203形成于所述第一介质层203的所述第一面上,所述第二介质层203具有第二图形窗口206,所述第二图形窗口206显露所述第一图形窗口204。
作为示例,所述第二图形窗口206显露一个或多个所述第一图形窗口204。
作为示例,所述第一介质层203及所述第二介质层203的材料包含环氧树脂、硅胶、PI、PBO、BCB、氧化硅、氮化硅、氮氧化硅、磷硅玻璃,含氟玻璃所组成群组中的一种或两种以上组合。
所述图形线路层209形成于所述第一图形窗口204及所述第二图形窗口206中,所述图形线路层209藉由所述第一图形窗口204及所述第二图形窗口206定义。
优选地,所述第一介质层203、所述第二介质层203及所述图形线路层209形成布线单元,所述封装结构还包括若干个所述布线单元,以形成包含层叠的多层介质层与互连的多层所述图形线路层209的细间距重新布线层,所述细间距重新布线层通过图形窗口的设计实现所需的互连功能。例如,本实施例中,所述第一介质层203、所述第二介质层203及所述图形线路层209形成第一布线单元210,所述第一布线单元210上还形成有第二布线单元211,由所述第一布线单元210及所述第二布线单元211形成包含层叠的多层介质层与互连的多层所述图形线路层209的细间距重新布线层,所述细间距重新布线层通过图形窗口的设计实现所需的互连功能。
作为示例,所述图形线路层209包含:种子层207,形成于所述第一图形窗口204及所述第二图形窗口206的底部及侧壁;以及金属材料层208,填充于所述第一图形窗口204及所述第二图形窗口206中。
所述种子层207的材料包括钛、氮化钛、钽及氮化钽所组成群组中的一种,在本实施例中,所述种子层207选用为氮化钛层。所述金属材料层208的材料包括铜、铝、镍、金、银、钛所组成群组中的一种。在本实施例中,所述金属材料层208选用为铜层。
所述半导体芯片电性接合于所述图形线路层209上。
作为示例,所述半导体芯片的数量包含一个或多个,多个所述半导体芯片包含相同种类的芯片或不同种类的芯片,多个所述半导体芯片通过所述图形线路层209实现互连。在本实施例中,所述半导体芯片包含第一半导体芯片212及第二半导体芯片213。
所述封装材料214包覆于所述半导体芯片。
作为示例,所述封装材料214包含聚酰亚胺、硅胶以及环氧树脂所组成群组中的一种。
所述金属凸块215形成于所述第一介质层203的所述第二面上,并与所述图形线路层209电性连接。
作为示例,所述封装结构还包括底部填充层216,形成于所述金属凸块215之间,以保护所述金属凸块215,所述金属凸块215包括金焊球凸块、金锡合金焊球凸块、锡铅合金焊球凸块、锡银合金焊球凸块中的一种。
如上所述,本发明的半导体芯片的封装结构及封装方法,具有以下有益效果:
本发明结合了前端重新布线层和后端重新布线层的制造工艺,与传统的大马士革工艺相比,可以大大节约工艺成本。
本发明可以获得细间距的重新布线层,且工艺成本较低,在半导体封装领域具有广泛的应用前景。
所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (21)
1.一种半导体芯片的封装结构,其特征在于,所述封装结构包括:
第一介质层,具有第一图形窗口,所述第一图形窗口贯穿于所述第一介质层的第一面及相对的第二面;
第二介质层,形成于所述第一介质层的所述第一面上,所述第二介质层具有第二图形窗口,所述第二图形窗口显露所述第一图形窗口;
图形线路层,形成于所述第一图形窗口及所述第二图形窗口中,所述图形线路层藉由所述第一图形窗口及所述第二图形窗口定义;
半导体芯片,电性接合于所述图形线路层上;
封装材料,包覆于所述半导体芯片;以及
金属凸块,形成于所述第一介质层的所述第二面上,并与所述图形线路层电性连接。
2.根据权利要求1所述的半导体芯片的封装结构,其特征在于:所述第一图形窗口之间的最小间距不大于2μm,以使得由所述第一介质层的所述第二面显露的所述图形线路层之间的最小间距不大于2μm。
3.根据权利要求1所述的半导体芯片的封装结构,其特征在于:所述第一介质层、所述第二介质层及所述图形线路层形成布线单元,所述封装结构还包括若干个所述布线单元,以形成包含层叠的多层介质层与互连的多层所述图形线路层的细间距重新布线层,所述细间距重新布线层通过图形窗口的设计实现所需的互连功能。
4.根据权利要求1所述的半导体芯片的封装结构,其特征在于:所述第二图形窗口显露一个或多个所述第一图形窗口。
5.根据权利要求1所述的半导体芯片的封装结构,其特征在于:所述第一介质层及所述第二介质层的材料包含环氧树脂、硅胶、PI、PBO、BCB、氧化硅、氮化硅、氮氧化硅、磷硅玻璃,含氟玻璃所组成群组中的一种或两种以上组合。
6.根据权利要求1所述的半导体芯片的封装结构,其特征在于:所述图形线路层包含:
种子层,形成于所述第一图形窗口及所述第二图形窗口的底部及侧壁;以及
金属材料层,填充于所述第一图形窗口及所述第二图形窗口中。
7.根据权利要求6所述的半导体芯片的封装结构,其特征在于:所述种子层的材料包括钛、氮化钛、钽及氮化钽所组成群组中的一种,所述金属材料层的材料包括铜、铝、镍、金、银、钛所组成群组中的一种。
8.根据权利要求1所述的半导体芯片的封装结构,其特征在于:所述半导体芯片的数量包含一个或多个,多个所述半导体芯片包含相同种类的芯片或不同种类的芯片,多个所述半导体芯片通过所述图形线路层实现互连。
9.根据权利要求1所述的半导体芯片的封装结构,其特征在于,所述封装结构还包括底部填充层,形成于所述金属凸块之间,以保护所述金属凸块,所述金属凸块包括金焊球凸块、金锡合金焊球凸块、锡铅合金焊球凸块、锡银合金焊球凸块中的一种。
10.根据权利要求1所述的半导体芯片的封装结构,其特征在于,所述封装材料包含聚酰亚胺、硅胶以及环氧树脂所组成群组中的一种。
11.一种半导体芯片的封装方法,其特征在于,包括步骤:
1)提供一支撑基底,于所述支撑基底表面形成分离层;
2)于所述分离层表面形成第一介质层,所述第一介质层具有第一图形窗口,所述第一图形窗口显露所述分离层;
3)于所述第一介质层上形成第二介质层,所述第二介质层具有第二图形窗口,所述第二图形窗口显露所述第一图形窗口;
4)于所述第一图形窗口及所述第二图形窗口中填充导电材料层,对所述导电材料层进行化学机械研磨,以形成藉由所述第一图形窗口及所述第二图形窗口定义的图形线路层;
5)提供半导体芯片,将所述半导体芯片电性接合于所述图形线路层上;
6)采用封装材料对所述半导体芯片进行封装;
7)基于所述分离层分离所述支撑衬底与所述第一介质层,以显露所述第一图形窗口中的所述图形线路层;以及
8)于所述图形线路层上制作金属凸块。
12.根据权利要求11所述的半导体芯片的封装方法,其特征在于:所述第一图形窗口之间的最小间距不大于2μm,以使得由所述第一图形窗口显露的所述图形线路层之间的最小间距不大于2μm。
13.根据权利要求11所述的半导体芯片的封装方法,其特征在于:步骤4)~步骤5)之间,还包括重复进行步骤2)~步骤4)的步骤,以形成包含层叠的多层介质层与互连的多层所述图形线路层的细间距重新布线层,所述细间距重新布线层通过图形窗口的设计实现所需的互连功能。
14.根据权利要求11所述的半导体芯片的封装方法,其特征在于:所述第二图形窗口显露一个或多个所述第一图形窗口。
15.根据权利要求11所述的半导体芯片的封装方法,其特征在于:所述支撑衬底包括玻璃衬底、金属衬底、半导体衬底、聚合物衬底及陶瓷衬底中的一种;所述分离层包括胶带及聚合物层中的一种,所述聚合物层首先采用旋涂工艺涂覆于所述支撑衬底表面,然后采用紫外固化或热固化工艺使其固化成型。
16.根据权利要求11所述的半导体芯片的封装方法,其特征在于:通过旋涂工艺、压印工艺、化学气相沉积工艺、物理气相沉积工艺所组成群组中的一种制作所述第一介质层与所述第二介质层,所述第一介质层及所述第二介质层的材料包含环氧树脂、硅胶、PI、PBO、BCB、氧化硅、氮化硅、氮氧化硅、磷硅玻璃,含氟玻璃所组成群组中的一种或两种以上组合。
17.根据权利要求11所述的半导体芯片的封装方法,其特征在于:步骤4)包括:
4-1)于所述第一图形窗口及所述第二图形窗口的底部及侧壁形成种子层;
4-2)采用电镀工艺于所述第一图形窗口及所述第二图形窗口中填充金属材料层;以及
4-3)采用化学机械研磨工艺对所述金属材料层进行研磨,去除所述第二介质层表面的所述金属材料层,以形成藉由所述第一图形窗口及所述第二图形窗口定义的图形线路层。
18.根据权利要求17所述的半导体芯片的封装方法,其特征在于:所述种子层的材料包括钛、氮化钛、钽及氮化钽所组成群组中的一种,所述金属材料层的材料包括铜、铝、镍、金、银、钛所组成群组中的一种。
19.根据权利要求11所述的半导体芯片的封装方法,其特征在于,所述半导体芯片的数量包含一个或多个,多个所述半导体芯片包含相同种类的芯片或不同种类的芯片,多个所述半导体芯片通过所述图形线路层实现互连。
20.根据权利要求11所述的半导体芯片的封装方法,其特征在于,步骤8)包括:
8-1)于显露的所述图形线路层上形成焊料金属;
8-2)采用高温回流工艺于使所述焊料金属形成所述金属凸块;以及
8-3)于所述金属凸块之间形成底部填充层,以保护所述金属凸块;
其中,所述金属凸块包括金焊球凸块、金锡合金焊球凸块、锡铅合金焊球凸块、锡银合金焊球凸块中的一种。
21.根据权利要求11所述的半导体芯片的封装方法,其特征在于:采用封装材料封装所述半导体芯片的方法包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种,所述封装材料包含聚酰亚胺、硅胶以及环氧树脂所组成群组中的一种。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711483074.5A CN108109928A (zh) | 2017-12-29 | 2017-12-29 | 半导体芯片的封装结构及封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711483074.5A CN108109928A (zh) | 2017-12-29 | 2017-12-29 | 半导体芯片的封装结构及封装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN108109928A true CN108109928A (zh) | 2018-06-01 |
Family
ID=62214852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711483074.5A Pending CN108109928A (zh) | 2017-12-29 | 2017-12-29 | 半导体芯片的封装结构及封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108109928A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020248902A1 (zh) * | 2019-06-12 | 2020-12-17 | 上海先方半导体有限公司 | 一种扇出封装结构及其制造方法 |
WO2024066466A1 (zh) * | 2022-09-26 | 2024-04-04 | 盛合晶微半导体(江阴)有限公司 | 集成电路封装结构及制备方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020157610A1 (en) * | 2001-04-27 | 2002-10-31 | Atsushi Sekiguchi | Method for forming a copper thin film |
US20060009026A1 (en) * | 2004-07-07 | 2006-01-12 | Shinko Electric Industries Co., Ltd. | Method of fabricating wiring board |
CN102024786A (zh) * | 2009-09-09 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 用于互连工艺中的半导体器件及其制造方法 |
CN103000593A (zh) * | 2011-09-09 | 2013-03-27 | 台湾积体电路制造股份有限公司 | 用于半导体器件的封装方法和结构 |
CN207852655U (zh) * | 2017-12-29 | 2018-09-11 | 中芯长电半导体(江阴)有限公司 | 半导体芯片的封装结构 |
-
2017
- 2017-12-29 CN CN201711483074.5A patent/CN108109928A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020157610A1 (en) * | 2001-04-27 | 2002-10-31 | Atsushi Sekiguchi | Method for forming a copper thin film |
US20060009026A1 (en) * | 2004-07-07 | 2006-01-12 | Shinko Electric Industries Co., Ltd. | Method of fabricating wiring board |
CN102024786A (zh) * | 2009-09-09 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 用于互连工艺中的半导体器件及其制造方法 |
CN103000593A (zh) * | 2011-09-09 | 2013-03-27 | 台湾积体电路制造股份有限公司 | 用于半导体器件的封装方法和结构 |
CN207852655U (zh) * | 2017-12-29 | 2018-09-11 | 中芯长电半导体(江阴)有限公司 | 半导体芯片的封装结构 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020248902A1 (zh) * | 2019-06-12 | 2020-12-17 | 上海先方半导体有限公司 | 一种扇出封装结构及其制造方法 |
WO2024066466A1 (zh) * | 2022-09-26 | 2024-04-04 | 盛合晶微半导体(江阴)有限公司 | 集成电路封装结构及制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104795371B (zh) | 扇出型封装件及其形成方法 | |
CN103681613B (zh) | 具有离散块的半导体器件 | |
CN107507821A (zh) | 集成图像传感器芯片及逻辑芯片的封装结构及封装方法 | |
CN105118823A (zh) | 一种堆叠型芯片封装结构及封装方法 | |
CN103579204A (zh) | 包括电容器的封装结构及其形成方法 | |
CN107706521A (zh) | 扇出型天线封装结构及其制备方法 | |
WO2017124671A1 (zh) | 一种扇出型芯片的封装方法及封装结构 | |
CN107301983A (zh) | 扇出型封装结构及其制备方法 | |
CN107248509A (zh) | Emi防护的芯片封装结构及封装方法 | |
CN107452702A (zh) | 半导体芯片的封装结构及封装方法 | |
CN109285828A (zh) | 具有空气腔的扇出型天线封装结构及其制备方法 | |
CN107527880A (zh) | 扇出型封装结构及其制备方法 | |
US10211082B2 (en) | Fabrication method of electronic package | |
CN107611045A (zh) | 一种三维芯片封装结构及其封装方法 | |
CN104051355B (zh) | 层叠封装结构及其形成方法 | |
CN107393885A (zh) | 扇出型封装结构及其制备方法 | |
CN107195551A (zh) | 扇出型叠层封装结构及其制备方法 | |
CN107369664A (zh) | 半导体芯片的封装结构及封装方法 | |
CN107452728A (zh) | 集成图像传感器芯片及逻辑芯片的封装方法 | |
CN107195625A (zh) | 双面塑封扇出型系统级叠层封装结构及其制备方法 | |
CN108109928A (zh) | 半导体芯片的封装结构及封装方法 | |
CN107481992A (zh) | 指纹识别芯片的封装结构及封装方法 | |
CN107146778A (zh) | 指纹识别芯片的封装结构及封装方法 | |
CN207517662U (zh) | 扇出型封装结构 | |
US8384215B2 (en) | Wafer level molding structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180601 |