JP5878362B2 - 半導体装置、半導体パッケージ及び半導体装置の製造方法 - Google Patents
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Description
以下、第1実施形態を図1〜図6に従って説明する。
(半導体チップの構造)
図1(a)に示すように、半導体チップ(半導体装置)1は、半導体基板10と、絶縁層11と、絶縁膜12と、貫通電極13と、接続端子14と、金属層15と、配線パターン20と、ビア21と、絶縁層22と、電極パッド23Pと、保護膜24と、接続端子25とを有している。この半導体チップ1は、例えばCPUやMPU等のロジックデバイス用の半導体チップである。
貫通電極13の上面に、その貫通電極13よりも平面形状の大きい接続端子14を形成するようにした。これにより、絶縁層11から露出される貫通電極13の上面がパッドになる場合と比べて、パッド(接続端子14)の表面積を増大させることができる。したがって、当該半導体チップ1上に他の半導体チップが積層される際に、他の半導体チップの接続端子とパッド(接続端子14)との接触面積が大きくなるため、それらの接続強度を増大させることができる。
次に、上記半導体チップ1の製造方法について図2〜図6に従って説明する。以下の説明では、説明の簡略化のために1つのチップを拡大して説明するが、実際にはウェハレベルで製造が行われるため、1枚のウェハに多数の半導体チップ1を一括して作製した後、個々のチップに個片化される。なお、ここでは、半導体集積回路は周知の方法により製造することができるため、その製造方法についての説明は省略する。
次に、図6(a)に示す工程では、半導体チップ1に相当する構造体の上記接続端子14が形成された面側を、ダイシング用フレームに支持されたダイシング用テープ43に接着する。続いて、図6(b)に示す工程では、図6(a)に示した接着剤41及び支持体40を除去する。その後、ダイサーのブレードにより、各チップの領域を画定する線に沿ってウェハ(基板10C)を切断して、個片化された半導体チップ1を得る。このような個片化によって、上記基板10Cが半導体基板10になる。そして、ダイシング後にダイシング用テープ43上に保持された半導体チップ1をピックアップすると、図6(c)に示すように、本実施形態の半導体チップ1を得ることができる。
以上説明した本実施形態によれば、以下の効果を奏することができる。
(1)貫通電極13の上面に、その貫通電極13よりも平面形状が大きい接続端子14を形成するようにした。これにより、絶縁層11から露出される貫通電極13の上面がパッドになる場合と比べて、パッド(接続端子14)の表面積を増大させることができる。したがって、当該半導体チップ1上に他の半導体チップが積層される際に、他の半導体チップの接続端子とパッド(接続端子14)との接触面積が大きくなるため、それらの接続強度を増大させることができる。この結果、上記他の半導体チップとの電気的接続信頼性を向上させることができる。
以下、第2実施形態を図7〜図10に従って説明する。本実施形態では、上記半導体チップ1が搭載される半導体パッケージ2について例示する。先の図1〜図6に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図7に示すように、半導体パッケージ2は、上述した半導体チップ1と、その半導体チップ1が搭載された配線基板3と、半導体チップ1上に積層された半導体チップ4と、配線基板3上に積層された半導体チップ1,4を封止する封止樹脂5とを有している。この半導体パッケージ2は、配線基板3上に複数の半導体チップ1,4が三次元的に積層された所謂チップ積層型パッケージである。積層される半導体チップ1としては、例えばCPUやMPU等のロジックデバイス用の半導体チップを用いることができる。また、半導体チップ4としては、例えばDRAMやSDRAM等のメモリデバイス用の半導体チップを用いることができる。
次に、配線基板3の構造について説明する。
配線基板3は、基板本体50と、最上層の配線パターン51と、ソルダレジスト層53と、はんだボール54とを有している。この配線基板3は、半導体チップ1,4とマザーボード等の実装基板(図示略)とを接続する際のインターポーザとして機能する。
ソルダレジスト層53は、配線パターン51の一部を覆うように基板本体50の上面側に設けられている。このソルダレジスト層53には、配線パターン51の一部を上記電極パッド51Pとして露出させるための複数の開口部53Xが形成されている。なお、ソルダレジスト層53の材料としては、例えばエポキシ系樹脂などの絶縁性樹脂を用いることができる。
次に、半導体チップ4の構造について図7に従って説明する。
半導体チップ4は、半導体基板60と、保護膜61と、電極パッド62Pと、接続端子63と、絶縁層64を有している。この半導体チップ4は、半導体チップ1にフリップチップ接合されている。
次に、上記半導体パッケージ2の製造方法を説明する。
まず、図8(a)に示す工程では、半導体チップ1及び配線基板3を準備する。半導体チップ1は、先の図2〜図6で説明した製造工程により製造することができる。また、配線基板3は、公知の製造方法により製造することが可能であるため、図示を省略して詳細な説明を割愛するが、例えば以下のような方法で製造される。
その後、配線基板3の上面側に、接続端子52Aを覆うようにB−ステージ状態(半硬化状態)の絶縁層55Aを形成する。絶縁層55Aの厚さは、例えば半導体チップ1の接続端子25の高さに応じて設定される。具体的には、絶縁層55Aの厚さは、配線基板3に半導体チップ1を積層した際に、接続端子25の全面を被覆することが可能な厚みに設定される。絶縁層55Aの材料としては、例えば粘着性を有するシート状の絶縁性樹脂(例えば、NCF)、ペースト状の絶縁性樹脂(例えば、NCP)、ビルドアップ樹脂(フィラー入りのエポキシ樹脂)、液晶ポリマー等を用いることができる。また、絶縁層55Aの材料としては、粘着性を有するシート状の異方性導電樹脂(例えば、ACF)やペースト状の異方性導電樹脂(例えば、ACP)等を用いることができる。
次に、図10(a)に示す工程では、貫通電極13の上面を覆う接続端子14が形成された半導体チップ1の上方に、上記製造された半導体チップ4を配置する。具体的には、半導体チップ1の接続端子14側の面と、半導体チップ4の電極パッド62P側の面とを対向させて、半導体チップ1の接続端子14と電極パッド62P上に形成された接続端子63とが対向するように位置決めされる。このとき、接続端子14及び金属層15の平面形状が貫通電極13の平面形状よりも大きく形成されているため、接続端子63と貫通電極13を直接接続する場合よりも位置合わせが容易である。
以上説明した実施形態によれば、第1実施形態の(1)〜(5)の効果に加えて以下の効果を奏する。
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態では、絶縁層11、絶縁膜12及び導電層13Aを薄化する際に(図5(a)参照)、絶縁層11、絶縁膜12及び導電層13Aをバイト研削するようにした。これに限らず、例えばCMP装置を用いて絶縁層11、絶縁膜12及び導電層13Aを薄化するようにしてもよい。
2 半導体パッケージ
3 配線基板
4 半導体チップ(第2半導体装置)
10 半導体基板
10C 基板
10X 貫通孔
11 絶縁層
11X 開口部
12 絶縁膜
13 貫通電極
13A 導電層
14 接続端子
14A 表面
15 金属層
30 基板
30X 溝部
Claims (10)
- 第1主面と第2主面との間を貫通する貫通孔を有する半導体基板と、
有機系絶縁樹脂からなり、前記第1主面を覆い、前記貫通孔と対向する位置に前記貫通孔の開口径と同一の開口径を有する開口部が形成された第1絶縁層と、
無機系絶縁材からなり、前記貫通孔の内壁と前記開口部の内壁と前記第2主面とを覆う絶縁膜と、
前記絶縁膜によって覆われた前記貫通孔及び前記開口部に形成され、上端部と下端面とを有し、該下端面が前記半導体基板の第2主面側において前記絶縁膜の下面と面一になるように形成された貫通電極と、
前記半導体基板の第2主面側において前記貫通電極の下端面に形成された配線パターンと、
前記第1絶縁層の上面から突出して露出される前記貫通電極の上端部に形成される第1接続端子と、
前記第1接続端子の表面に形成された金属層と、
を有し、
前記第1接続端子は、前記貫通電極と一体的に形成されるとともに、前記貫通孔の開口径よりも大きな平面形状を有し、前記第1絶縁層の上面に接する外周縁を有し、
前記金属層の端部は、前記第1絶縁層の上面に接することを特徴とする半導体装置。 - 前記第1接続端子は、前記第1絶縁層の上面の一部を覆うように形成されるとともに、前記貫通電極の外側から該貫通電極の中心に向かうに連れて上方に盛り上がるように山なり又は釣鐘状に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記配線パターンを介して前記貫通電極と電気的に接続される第2接続端子を有することを特徴とする請求項1又は2に記載の半導体装置。
- 前記第2接続端子は、柱状のバンプであることを特徴とする請求項3に記載の半導体装置。
- 前記第1接続端子は、粗化面である表面を有し、
前記第1接続端子の表面の粗度が、前記貫通電極の下端面の粗度よりも大きいことを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。 - 前記配線パターンの一部を露出する開口部を有し、前記配線パターンを覆うように、前記第2主面を覆う前記絶縁膜の下面に形成された第2絶縁層と、
前記第2絶縁層の下面に形成され、前記半導体基板の第2主面側に形成されている半導体集積回路を保護する保護膜と、
前記第1接続端子及び前記第1絶縁層は、前記半導体集積回路とは反対側の面に形成されていることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。 - 請求項1〜6のいずれか1項に記載の半導体装置と、
前記第1接続端子に接合された別の半導体装置と、
を有することを特徴とする半導体パッケージ。 - 基板の第2主面側に溝部を形成する工程と、
前記溝部の内壁面及び前記基板の第2主面に無機系絶縁材からなる絶縁膜を形成する工程と、
前記絶縁膜で覆われた前記溝部に導電層を形成する工程と、
前記溝部を前記基板を貫通する貫通孔とするとともに、前記絶縁膜で覆われた前記導電層の一部を前記基板の第1主面から露出させるように、前記基板を薄化して半導体基板を形成する工程と、
前記露出された導電層を覆っている前記絶縁膜を覆う、有機系絶縁樹脂からなる第1絶縁層を形成する工程と、
前記第1絶縁層の前記半導体基板と接する面の反対側に位置する第1面側から前記第1絶縁層にブラスト処理を施して前記第1絶縁層を薄化する工程と、を有し、
前記第1絶縁層を薄化する工程では、前記第1絶縁層の薄化によって該第1絶縁層から露出された前記導電層を変形させることにより、前記絶縁膜によって側壁が覆われている部分の前記導電層の平面形状よりも大きな平面形状を有する第1接続端子を形成することを特徴とする半導体装置の製造方法。 - 前記第1絶縁層を形成する工程の後であって、前記第1絶縁層を薄化する工程の前に、
前記導電層の第1端面と前記第1絶縁層の第1面とが面一になるように、前記第1絶縁層と前記絶縁膜と前記導電層とを研削又は研磨する工程を有することを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記導電層を形成した後に、前記導電層上に配線パターンを形成する工程と、
前記配線パターンを覆うとともに、前記配線パターンの一部を露出させる開口部を有する第2絶縁層を形成する工程と、
前記第2絶縁層の開口部内にビアを形成する工程と、
前記ビア上に配線層を形成する工程と、
前記第2絶縁層及び前記配線層を覆うとともに、前記配線層の一部を電極パッドとして露出させる開口部を有する保護膜を形成する工程と、
前記電極パッド上に第2接続端子を形成する工程と、
前記第2接続端子上に金属層を形成する工程と、
リフロー処理を行って前記第2接続端子と前記金属層とを電気的に接続する工程と、
前記第2接続端子及び前記金属層が形成されている面側に支持体を貼り付ける工程と、を有し、
前記基板の薄化は、前記支持体の貼り付け後に行われることを特徴とする請求項8又は9に記載の半導体装置の製造方法。
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