KR20140024866A - 반도체 장치 및 그의 제조 방법 - Google Patents

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KR20140024866A
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？페이 야마자키
다츠야 혼다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 산화물 반도체를 이용하여 형성된 채널 형성 영역 및 양의 문턱 전압 값을 갖는 트랜지스터의 구조를 제공하는 것이며, 이로 인해 소위 노멀리-온 스위칭 소자가 가능하다. 트랜지스터는 상이한 에너지 갭을 갖는 적어도 제1 산화물 반도체 층 및 제2 산화물 반도체 층이 적층되고 화학양론적 조성비보다 과량의 산소를 포함하는 영역이 제공되는 산화물 반도체 스택을 포함한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
개시된 본 발명의 한 실시형태는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
본 명세서에서, 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미하며, 전기광학 장치, 반도체 회로 및 전자 기기가 모두 반도체 장치이다.
최근에, 반도체 장치는 LSI, CPU 또는 메모리로서 사용되도록 개발되어 왔다. CPU는 반도체 웨이퍼에서 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리를 포함하는)를 포함하는, 접속 단자인 전극이 각각 제공된 반도체 소자들의 집합체이다.
LSI, CPU 또는 메모리의 반도체 회로(IC 칩)는 회로 기판, 예를 들어 인쇄 배선 기판에 실장되어 각종 전자 기기의 부품의 하나로서 사용된다.
채널 형성 영역 등에 산화물 반도체 막을 사용하여 트랜지스터를 제조하는 기술이 주목된다. 상기 트랜지스터의 예는 산화물 반도체 막으로 산화 아연(ZnO)이 사용된 트랜지스터 및 산화물 반도체 막으로 InGaO3(ZnO)m이 사용된 트랜지스터를 포함한다. 산화물 반도체 막을 포함하는 상기 트랜지스터를 광 투과성 기판 위에 형성하고 이를 영상 디스플레이 장치의 스위칭 소자 등에 적용하는 기술이 특허문헌 1 및 2에 개시된다.
일본 특허공개 제2007-123861호 일본 특허공개 제2007-096055호
또한, 반도체 장치에 사용된 트랜지스터에는 최대한 0 V에 근접한 양의 문턱 전압(Vth)에서 채널이 형성되는 것이 바람직하다. 트랜지스터의 문턱 전압이 음일 경우, 트랜지스터는, 게이트 전압이 0 V일 경우에도 소스 전극과 드레인 전극 간에 전류가 흐르는, 소위 노멀리-온(normally-on) 상태가 되는 경향이 있다.
본 발명의 한 실시형태의 목적은, 소위 노멀리-온 스위칭 소자를 가능하게 하는, 양의 문턱 전압 값을 갖는 트랜지스터의 구조, 및 그의 제조 방법을 제공하는 것이다. 상기 트랜지스터는 채널 형성 영역에 산화물 반도체가 사용된 n-채널 트랜지스터이다.
또한, 재료 또는 제조 조건에 따라 트랜지스터가 노멀리-오프(normally-off) 트랜지스터가 아닌 경우에도 노멀리-오프 특성에 근접한 트랜지스터의 특성을 실현하는 것이 중요하다. 본 발명의 한 실시형태의 다른 목적은 문턱 전압이 음인 경우에도, 즉 트랜지스터가 소위 노멀리-온 트랜지스터인 경우에도 0에 근접한 트랜지스터 문턱 전압을 실현하기 위한 구조, 및 그의 제조 방법을 제공하는 것이다.
또한, 본 발명의 한 실시형태의 다른 목적은 고성능 반도체 장치를 실현하기 위해, 트랜지스터의 온(on) 특성(예를 들어, 온 전류(on-state current) 또는 전계 효과 이동도)을 향상시킴으로써 고속 응답 및 고속 구동을 실현하는 반도체 장치의 구조, 및 그의 제조 방법을 제공하는 것이다.
또한, 반도체 장치에 의해 소비되는 전력의 양은 트랜지스터의 리크 전류에 좌우되므로 낮은 소비 전력을 갖는 반도체 장치를 실현하기 위해 리크 전류를 감소시키는 것이 중요하다. 따라서, 본 발명의 한 실시형태의 다른 목적은 트랜지스터의 소스 전극 층과 드레인 전극 층 사이의 리크 전류(기생 채널)의 발생을 감소시키기 위한 구조를 제공하는 것이다.
본 발명의 한 실시형태는 적어도 하나의 상기 목적을 실현한다.
본 발명의 한 실시형태의 트랜지스터는 에너지 갭 및/또는 전자 친화도가 서로 상이한 산화물 반도체가 적층된 산화물 반도체 층(이하에서, 산화물 반도체 스택으로도 지칭됨)을 포함한다. 또한, 산화물 반도체 스택은 화학양론적 조성비보다 더 많은 양의 산소를 포함하는 영역(이하에서, 산소-과잉 영역으로도 지칭됨)을 갖는다.
예를 들어, 제1 산화물 반도체 층, 및 제1 산화물 반도체 층의 에너지 갭과 상이한 에너지 갭을 갖는 제2 산화물 반도체 층이 적층되고 산소-과잉 영역을 갖는 산화물 반도체 스택을 이용하여 트랜지스터가 형성된다. 여기서, 제1 산화물 반도체 층 및 제2 산화물 반도체 층은 서로 에너지 갭이 상이한 것이 바람직하며 적층 순서는 바뀔 수 있다. 구체적으로, 산화물 반도체 층의 하나의 에너지 갭은 3 eV 이상일 수 있으며, 다른 산화물 반도체 층의 에너지 갭은 3 eV 미만일 수 있다.
본 명세서 등에서 용어 "에너지 갭"은 용어 "밴드 갭" 및 "금지 밴드 갭"을 의미하도록 사용됨을 주목한다.
또한, 산화물 반도체 스택은 3개 이상의 산화물 반도체 층을 포함할 수 있다. 산화물 반도체 스택이 3개 이상의 산화물 반도체 층을 포함하는 경우에, 모든 산화물 반도체 층은 서로 상이한 에너지 갭을 가질 수 있거나, 산화물 반도체 스택의 산화물 반도체 층의 일부는 서로 동등한 에너지 갭을 가질 수 있다.
예를 들어, 산화물 반도체 스택은: 제1 산화물 반도체 층; 제1 산화물 반도체 층 위에 제공되고, 제1 산화물 반도체 층보다 전자 친화도가 더 크거나 제1 산화물 반도체 층보다 에너지 갭이 더 작은 제2 산화물 반도체 층; 및 제2 산화물 반도체 층의 측면을 커버하도록 제2 산화물 반도체 층 위에 제공된 제3 산화물 반도체 층을 포함할 수 있다. 제3 산화물 반도체 층의 전자 친화도 및 에너지 갭은 바람직하게는 제1 산화물 반도체 층의 전자 친화도 및 에너지 갭과 동등함을 주목한다. 전자 친화도는 진공 상태와 산화물 반도체의 전도대(conduction band) 사이의 에너지 차이를 의미한다. 에너지 갭이 작은 제2 산화물 반도체 층이 에너지 갭이 큰 제1 산화물 반도체 층과 에너지 갭이 큰 제3 산화물 반도체 층 사이에 끼워진다. 상기와 같은 산화물 반도체 스택 구조로, 트랜지스터의 오프 전류(off-state current)(리크 전류)를 감소시키는 효과를 수득할 수 있다.
구체적으로, 제1 산화물 반도체 층 및 제3 산화물 반도체 층의 에너지 갭은 각각 3 eV 이상이며, 제2 산화물 반도체 층의 에너지 갭은 3 eV 미만이다. 산화물 반도체 층을 포함하는 트랜지스터에서, 산화물 반도체 층의 에너지 갭은 트랜지스터의 전기적 특성에 영향을 미친다. 예를 들어, 에너지 갭이 작은 산화물 반도체 층을 포함하는 트랜지스터에서, 온 특성(예를 들어, 온 전류 또는 전계 효과 이동도)이 향상된다. 한편, 에너지 갭이 큰 산화물 반도체 층을 포함하는 트랜지스터에서, 오프 전류가 감소할 수 있다.
단일 산화물 반도체 층에 있어서, 트랜지스터의 전기적 특성은 산화물 반도체 층의 에너지 갭에 의해 거의 결정되며; 따라서 트랜지스터가 바람직한 전기적 특성을 갖는 것이 어렵다. 하지만, 본 발명의 한 실시형태에 따른 트랜지스터에서, 산화물 반도체 스택은 에너지 갭이 상이한 복수의 산화물 반도체 층을 포함하여, 트랜지스터의 전기적 특성이 정밀하게 제어될 수 있으며 이에 따라 트랜지스터에 바람직한 전기적 특성을 부여할 수 있다.
따라서, 고성능, 고 신뢰성 및 저 소비전력 등의 다양한 목적을 만족하는 반도체 장치를 제공할 수 있다.
본 명세서에 개시된 본 발명의 한 실시형태는: 제1 산화물 반도체 층, 및 제1 산화물 반도체 층의 에너지 갭과 상이한 에너지 갭을 갖는 제2 산화물 반도체 층을 포함하는 산화물 반도체 스택을 형성하는 단계; 산화물 반도체 스택 위에 소스 전극 층 또는 드레인 전극 층을 형성하는 단계; 소스 전극 층 또는 드레인 전극 층 위에 게이트 절연막을 형성하는 단계; 마스크로서 소스 전극 층 또는 드레인 전극 층을 이용하여 자기-정렬 방식으로 게이트 절연막 위의 위치에서 산화물 반도체 스택에 산소를 도입하는 단계; 및 게이트 절연막이 사이에 개재되어 산화물 반도체 스택과 중첩되는 게이트 전극 층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이다.
본 명세서에 개시된 본 발명의 다른 실시형태는: 제1 산화물 반도체 층, 제1 산화물 반도체 층보다 에너지 갭이 작은 제2 산화물 반도체 층, 및 제2 산화물 반도체 층보다 에너지 갭이 큰 제3 산화물 반도체 층이 이 순서로 적층된 산화물 반도체 스택을 형성하는 단계; 산화물 반도체 스택 위에 소스 전극 층 또는 드레인 전극 층을 형성하는 단계; 소스 전극 층 또는 드레인 전극 층 위에 게이트 절연막을 형성하는 단계; 마스크로서 소스 전극 층 또는 드레인 전극 층을 사용하여 자기-정렬 방식으로 게이트 절연막 위의 위치에서 산화물 반도체 스택에 산소를 도입하는 단계; 및 게이트 절연막이 사이에 개재되어 산화물 반도체 스택과 중첩되는 게이트 전극 층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이다.
상기 반도제 장치의 제조 방법에서, 제3 산화물 반도체 층은 제1 산화물 반도체 층의 측면 및 제2 산화물 반도체 층의 측면을 커버하도록 적층되는 것이 바람직하다.
제3 산화물 반도체 층이 제1 산화물 반도체 층의 측면 및 제2 산화물 반도체 층의 측면을 커버하도록 형성되어, 제2 산화물 반도체 층에서 산소 결핍(oxygen vacancies)의 증가가 억제되고, 트랜지스터의 문턱 전압이 0에 근접할 수 있다. 또한, 제2 산화물 반도체 층은 매립 채널(buried channel)이 되어, 채널 형성 영역이 절연막과의 계면으로부터 멀리 떨어질 수 있고; 따라서 캐리어의 계면 산란이 감소하고 높은 전계 효과 이동도를 실현할 수 있다.
상기 임의의 반도체 장치 제조 방법에서, 게이트 전극 층 형성 후에, 마스크로서 게이트 전극 층을 이용하여 자기-정렬 방식으로 산화물 반도체 스택에 도펀트를 도입하는 것이 바람직하다.
또한, 상기 임의의 반도체 장치 제조 방법에서, 게이트 전극 위에 층간 절연막을 형성할 수 있고, 층간 절연막에, 소스 전극 층 또는 드레인 전극 층에 이르는 콘택 홀을 형성할 수 있으며, 층간 절연막 위에, 콘택 홀을 통해 소스 전극 층 또는 드레인 전극 층에 접속된 배선 층을 형성할 수 있다.
본 발명의 다른 실시형태는: 제1 산화물 반도체 층 및 제1 산화물 반도체 층의 에너지 갭과 상이한 에너지 갭을 갖는 제2 산화물 반도체 층을 포함하는 산화물 반도체 스택; 산화물 반도체 스택 위에 제공된 소스 전극 층 또는 드레인 전극 층; 소스 전극 층 또는 드레인 전극 층 위에 제공된 게이트 절연막; 및 게이트 절연막이 사이에 개재되어 산화물 반도체 스택과 중첩되는 게이트 전극 층을 포함하는 반도체 장치이다. 산화물 반도체 스택에서, 소스 전극 층과도 드레인 전극 층과도 중첩되지 않은 영역은 소스 전극 층 또는 드레인 전극 층과 중첩되는 영역보다 산소 농도가 더 높다.
본 발명의 다른 실시형태는: 제1 산화물 반도체 층, 제1 산화물 반도체 층과 접하며 제1 산화물 반도체 층보다 에너지 갭이 더 낮은 제2 산화물 반도체 층; 및 제2 산화물 반도체 층과 접하며 제2 산화물 반도체 층보다 에너지 갭이 더 큰 제3 산화물 반도체 층; 산화물 반도체 스택 위에 제공된 소스 전극 층 또는 드레인 전극 층; 소스 전극 층 또는 드레인 전극 층 위에 제공된 게이트 절연막; 및 게이트 절연막이 사이에 개재되어 산화물 반도체 스택과 중첩되는 게이트 전극 층을 포함하는 반도체 장치이다. 산화물 반도체 스택에서, 소스 전극 층과도 드레인 전극 층과도 중첩되지 않은 영역은 소스 전극 층 또는 드레인 전극 층과 중첩되는 영역보다 산소 농도가 더 높다.
상기 구조를 갖는 반도체 장치에서, 제1 산화물 반도체 층 및 제2 산화물 반도체 층은 동일한 마스크를 이용하여 형성될 수 있고, 제3 산화물 반도체 층은 제2 산화물 반도체 층과 중첩되도록 형성되며 제2 산화물 반도체 층보다 면적이 더 넓어서, 제3 산화물 반도체 층은 제2 산화물 반도체 층을 커버한다. 상기 구조를 갖는 반도체 장치에서, 제3 산화물 반도체 층은 제1 산화물 반도체 층의 측면 및 제2 산화물 반도체 층의 측면을 커버하고 접하도록 제공되어, 제3 산화물 반도체 층 위에서 그와 접하여 제공된 소스 전극 층 또는 드레인 전극 층은 제2 산화물 반도체 층의 측면과 접하지 않는다. 상기 구조는 소스 전극 층과 드레인 전극 층 간의 리크 전류(기생 채널)의 발생이 감소할 수 있으므로 바람직하다.
또한, 소스 전극 층 또는 드레인 전극 층이 제2 산화물 반도체 층의 측면과 접하지만 않으면 산화물 반도체 스택의 구조는 특별히 제한되지 않는다. 예를 들어, 제1 산화물 반도체 층의 측면은 제2 산화물 반도체 층의 측면 너머로 연장될 수 있어서, 제3 산화물 반도체 층이 제1 산화물 반도체 층의 상면의 일부와 접한다.
상기 임의의 반도체 장치에서, 게이트 전극과 중첩되지 않는 산화물 반도체 스택의 영역은 바람직하게는 도펀트를 포함한다. 상기 구조에서, 산화물 반도체 스택은 게이트 절연막이 사이에 개재되어 게이트 전극 층과 중첩되는 채널 형성 영역을 가지며, 채널 형성 형역이 채널 길이 방향으로 사이에 끼워진 한 쌍의 저-저항 영역을 갖는다.
채널 형성 영역이 채널 길이 방향으로 사이에 끼워진 저-저항 영역을 포함하는 산화물 반도체 층에 의해, 트랜지스터는 우수한 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)을 가지며 고속 구동 및 고속 응답이 가능하게 된다. 또한, 저-저항 영역은 자기-정렬 방식으로 형성되며 게이트 전극 층과 중첩되지 않아서; 기생 용량 소자(parasitic capacitor)를 감소시킬 수 있다. 기생 용량 소자의 감소로 인해 전체 반도체 장치의 소비 전력이 저감되는 결과가 초래된다.
저-저항 영역의 도펀트 농도는 바람직하게는 5*1018/cm3 이상 및 1*1022/cm3 이하이다.
도펀트는, 소스 전극 층 및 드레인 전극 층의 두께 또는 도펀트 도입 조건에 따라, 소스 전극 층 또는 드레인 전극 층을 통해 산화물 반도체 스택에 첨가될 수 있다. 도펀트가 채널 형성 영역에 첨가되지 않도록 하는 것이 중요하며; 따라서, 소스 전극 층 및 드레인 전극 층의 두께가 게이트 전극 층의 두께보다 더 얇다.
또한, 상기 임의의 반도체 장치는 바람직하게는: 게이트 전극 층 위에 제공되며 소스 전극 층 또는 드레인 전극 층에 이르는 콘택 홀을 갖는 층간 절연막; 및 층간 절연막 위에 제공되며 콘택 홀을 통해 소스 전극 층 또는 드레인 전극 층에 접속되는 배선 층을 추가로 포함한다.
본 발명의 한 실시형태에 따라, 트랜지스터의 온 특성(예를 들어, 온 전류 또는 전계 효과 이동도)이 향상될 수 있다.
또한, 본 발명의 한 실시형태에 따라, 노멀리-오프 트랜지스터를 실현할 수 있다. 또한, 본 발명의 한 실시형태에 따라, 노멀리-온 트랜지스터의 문턱 전압이 0에 근접하게 될 수 있다.
도 1의 (a)는 본 발명의 한 실시형태에 따른 반도체 장치의 평면도이고, 도 1의 (b) 및 도 1의 (c)는 그의 단면도이고, 도 1의 (d)는 그의 에너지 밴드이다.
도 2의 (a) 내지 (d)는 본 발명의 한 실시형태에 따른 반도체 장치의 제조 방법을 예시한다.
도 3은 본 발명의 한 실시형태에 따른 반도체 장치를 예시하는 단면도이다.
도 4의 (a) 내지 (e)는 본 발명의 한 실시형태에 따른 반도체 장치를 각각 예시하는 단면도이다.
도 5의 (a) 내지 (c)는 본 발명의 한 실시형태에 따른 반도체 장치를 각각 예시한다.
도 6의 (a) 및 (b)는 본 발명의 한 실시형태에 따른 반도체 장치를 각각 예시한다.
도 7의 (a) 및 (b)는 본 발명의 한 실시형태에 따른 반도체 장치를 예시한다.
도 8의 (a) 내지 (d)는 전자 기기를 각각 예시한다.'
도 9는 이온화 전위를 도시하는 그래프이다.
도 10은 에너지 밴드 다이어그램이다.
도 11의 (a) 및 (b)는 시료의 TEM 사진 및 그의 개략도이다.
이하에서, 본 발명의 실시형태를 첨부 도면을 참조로 상세히 설명하고자 한다. 하지만, 본 발명은 하기 설명으로 제한되지 않으며, 본 명세서에 개시된 방식 및 상세내용은 본 발명의 사상 및 범위로부터 벗어남이 없이 다양한 방법으로 변형될 수 있음이 당업자에 의해 쉽게 이해될 것이다. 따라서, 본 발명은 하기 실시형태의 설명으로 제한되지 않아야 한다.
하기 설명된 본 발명의 구조에서, 유사 부분, 또는 유사한 기능을 갖는 부분은 다른 도면에서 동일한 참조 부호로 나타내며 그의 설명을 반복하지 않음을 주목한다. 또한, 유사한 기능을 갖는 부분에는 동일한 해치 패턴(hatching pattern)이 적용되며, 일부 경우에 그 부분은 특별히 참조 부호로 나타내지 않는다.
본 명세서에 설명된 각 도면에서, 각 구성요소의 크기, 막 두께 또는 영역은 일부 경우에 명료성을 위해 과장됨을 주목한다. 따라서, 본 발명의 실시형태는 그러한 스케일로 제한되지 않는다.
본 명세서 등에서 "제1", "제2" 등의 서수는 편의상 사용되며 단계의 순서 또는 층의 적층 순서를 나타내지 않음을 주목한다. 또한, 본 명세서 등에서 서수는 본 발명을 특정하는 고유 명칭을 나타내지 않는다.
(실시형태 1)
본 실시형태에서, 반도체 장치의 한 실시형태 및 반도체 장치의 제조 방법의 한 실시형태를 도 1의 (a) 내지 도 1의 (d), 도 2의 (a) 내지 (d) 및 도 3을 참조로 설명하고자 한다. 본 실시형태에서, 반도체 장치의 예로서 산화물 반도체 스택을 포함하는 트랜지스터를 도시한다.
도 1의 (a), (b) 및 도1의 (c)에 예시된 트랜지스터(510)는 탑 게이트 트랜지스터의 예이다. 도 1의 (a)는 상면도이고, 도 1의 (b)는 도 1의 (a)의 쇄선 X-Y를 따른 단면도이며, 도 1의 (c)는 도 1의 (a)의 쇄선 V-W를 따른 단면도이다. 도 1의 (b) 및 도 1의 (c)에서, 산화물 반도체 스택(403)에 포함된 산화물 반도체 층들 간의 계면은 점선으로 개략적으로 나타낸다. 산화물 반도체 층의 재료 또는 퇴적 조건에 따라, 산화물 반도체 층들 간의 계면은 일부 경우에 불명확하다. 또한, 계면이 불명확한 경우에, 서로 상이한 복수의 산화물 반도체 층을 포함하는 혼합 영역 또는 혼합층으로 지칭될 수 있는 부분이 일부 경우에 형성된다.
도 1의 (b)에서 채널 길이 방향의 단면도에 예시된 바와 같이, 트랜지스터(510)는 산화물 절연막(436)이 제공되어 절연 표면을 갖는 기판(400) 위에, 제1 산화물 반도체 층, 제2 산화물 반도체 층 및 제3 산화물 반도체 층을 포함하는 산화물 반도체 스택(403), 소스 전극 층(405a), 드레인 전극 층(405b), 게이트 절연막(402), 및 게이트 전극 층(401)을 포함한다. 트랜지스터(510)에서, 제1 산화물 반도체 층은 산화물 절연막(436) 위에 그와 접하여 형성되고, 제2 산화물 반도체 층은 제1 산화물 반도체 층 위에 형성된다. 또한, 트랜지스터(510)에서, 산화물 반도체 스택은 제3 산화물 반도체 층을 포함하며, 제3 산화물 반도체 층은 제1 산화물 반도체 층의 측면 및 제2 산화물 반도체 층의 측면을 커버하도록 제공된다. 제3 산화물 반도체 층의 에지 부는 산화물 절연막과 접한다.
산화물 반도체 스택(403)에서, 게이트 절연막(402)이 사이에 개재되어 게이트 전극 층(401)과 중첩되는 채널 형성 영역은 3개의 층을 포함한다. 채널 형성 영역에서, 제1 채널 형성 영역(121c), 제2 채널 형성 영역(122c) 및 제3 채널 형성 영역(123c)이 적층된다.
채널 길이 방향으로, 제1 채널 형성 영역(121c)이 사이에 끼워진 제1 저-저항 영역(121a 및 121b)이 제공된다. 채널 길이 방향으로, 제2 채널 형성 영역(122c)이 사이에 끼워진 제2 저-저항 영역(122a 및 122b)이 제공된다. 채널 길이 방향으로, 제3 채널 형성 영역(123c)이 사이에 끼워진 제3 저-저항 영역(123a 및 123b)이 제공된다.
또한, 산화물 반도체 스택(403)은 제1 영역(121d 및 121e), 제2 영역(122d 및 122e) 및 제3 영역(123d 및 123e)을 포함하며, 이는 소스 전극 층(405a) 또는 드레인 전극 층(405b)과 중첩된다.
도 1의 (a) 내지 도 1의 (d)에 예시된 트랜지스터(510)의 산화물 반도체 스택(403)에서, 제1 저-저항 영역(121a 및 121b), 제1 채널 형성 영역(121c) 및 제1 영역(121d 및 121e)을 포함하는 제1 산화물 반도체 층, 제2 저-저항 영역(122a 및 122b), 제2 채널 형성 영역(122c) 및 제2 영역(122d 및 122e)을 포함하는 제2 산화물 반도체 층, 및 제3 저-저항 영역(123a 및 123b), 제3 채널 형성 영역(123c) 및 제3 영역(123d 및 123e)을 포함하는 제3 산화물 반도체 층이 이 순서로 적층된다.
또한, 트랜지스터(510)에서, 제2 산화물 반도체 층은 제1 산화물 반도체 층보다 에너지 갭이 더 작으며, 제3 산화물 반도체 층은 제2 산화물 반도체 층보다 에너지 갭이 더 크다. 제1 산화물 반도체 층의 에너지 갭은 제3 산화물 반도체 층의 에너지 갭과 동등함을 주목한다.
도 1의 (b)는 채널 길이 방향의 단면도이며, 도 1의 (b)에서, 제2 산화물 반도체 층의 단부는 제3 산화물 반도체 층의 단부로 커버된다(즉, 제2 영역(122d 및 122e)의 측면이 제3 영역(123d 및 123e)으로 커버된다). 상기 구조로 인해, 소스 전극 층(405a) 및 드레인 전극 층(405b) 간의 리크 전류(기생 채널)의 발생이 감소할 수 있다.
도 1의 (c)는 채널 폭 방향의 단면도이며, 도 1의 (b)에서와 같이, 제2 산화물 반도체 층의 단부는 바람직하게는 제3 산화물 반도체 층의 단부로 커버된다(즉, 제2 영역(122c)의 측면은 바람직하게는 제3 영역(123c)으로 커버된다).
또한, 도 1의 (d)는 도 1의 (b)의 두께 방향(D-D' 사이)의 에너지 밴드 다이어그램이다. 본 실시형태에서, 제1 산화물 반도체 층, 제2 산화물 반도체 층 및 제3 산화물 반도체 층을 위한 재료는 도 1의 (d)의 에너지 밴드 다이어그램을 만족하도록 선택된다. 매립 채널이 형성될 경우 충분한 효과를 수득할 수 있음을 주목한다. 따라서, 산화물 반도체 스택의 에너지 밴드가 반드시 도 1의 (d)의 에너지 밴드 다이어그램에 도시된 것으로 한정될 필요는 없다. 즉, 전도대(conduction band) 및 가전자대((valence band) 모두가 반드시 오목부를 가질 필요는 없다. 예를 들어, 전도 대만 오목부를 갖는 구조가 형성될 수 있다.
도 2의 (a) 내지 (d)는 트랜지스터의 제조 방법의 예를 예시한다.
먼저, 절연 표면을 갖는 기판(400) 위에, 산화물 절연막(436), 제1 산화물 반도체 층(101) 및 제2 산화물 반도체 층(102)이 형성된다.
이후에 수행되는 열처리를 견딜만큼 충분히 높은 내열성을 갖기만 하면, 절연 표면을 갖는 기판(400)으로 사용될 수 있는 기판에는 특별한 제한이 없다. 예를 들어, 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판 또는 사파이어 기판이 사용될 수 있다. 실리콘, 실리콘 카바이드 등의 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판; 등이 기판(400)으로서 사용될 수 있거나, 반도체 소자가 제공된 기판이 기판(400)으로서 사용될 수 있다.
반도체 장치는 기판(400)으로서 가요성 기판을 이용하여 제조될 수 있다. 가요성 반도체 장치를 제조하기 위해, 산화물 반도체 스택을 포함하는 트랜지스터를 가요성 기판 위에 직접 형성할 수 있다. 이와 달리, 산화물 반도체 스택을 포함하는 트랜지스터를 제조 기판 위에 형성한 다음, 트랜지스터를 분리시켜 가요성 기판으로 이송시킬 수 있다. 제조 기판에서 트랜지스터를 분리하고 이를 가요성 기판으로 이송하기 위해 제조 기판과, 산화물 반도체 스택을 포함하는 트랜지스터 사이에 분리 층이 제공될 수 있음을 주목한다.
산화물 절연막(436)은 산화 실리콘, 산화 질화 실리콘(silicon oxynitride), 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 질화 산화 실리콘(silicon nitride oxide), 질화 산화 알루미늄, 또는 상기 임의의 재료의 혼합 재료를 이용하여 플라즈마 CVD법, 스퍼터링법 등에 의해 형성될 수 있다. 산화물 절연막(436)은 단일층 구조 또는 적층 구조중 하나를 가질 수 있다. 본 실시형태에서, 산화물 절연막(436)으로서 스퍼터링법에 의해 형성된 산화 실리콘 막이 사용된다.
트랜지스터(510)에서, 산화물 절연막(436)은 산화물 반도체 스택의 최하층 및 최상층과 접하며, 따라서 산화물 절연막(436)의 막(대부분)은 적어도 화학양론적 비를 초과하는 양의 산소를 포함하는 것이 바람직하다. 예를 들어, 산화물 절연막(436)으로 산화 실리콘 막이 사용된 경우, 조성식은 SiO2 +α(α>0)이다. 산화물 절연막(436)으로 상기 막을 이용함으로써, 산화물 절연막(436) 위에 형성된 산화물 반도체 스택에 산소가 공급될 수 있으며, 이로 인해 특성을 양호하게 할 수 있다. 산화물 반도체 스택에 산소를 공급함으로써, 막의 산소 결핍이 충진될 수 있다.
산화물 절연막(436) 위에 산화물 반도체 스택을 형성하는 단계 동안, 제1 산화물 반도체 층(101) 및 제2 산화물 반도체 층(102)에는 수소 또는 물이 가능한 한 적게 포함되는 것이 바람직하다. 따라서, 제1 산화물 반도체 층(101) 및 제2 산화물 반도체 층(102)을 형성하기 위한 전처리로서, 산화물 절연막(436)이 제공된 기판을 스퍼터링 장치의 예열 챔버에서 예열하여, 기판 및 산화물 절연막(436)에 흡수된 수소 또는 수분 등의 불순물을 제거하여 바람직하게는 배기를 수행하는 것이 바람직하다. 예열 챔버에 제공된 배기 수단으로는 크라이오펌프(cryopump)가 바람직하다.
산화물 반도체 스택에 사용된 산화물 반도체는 바람직하게는 적어도 인듐(In) 또는 아연(Zn)을 포함한다. 특히, In 및 Zn가 포함되는 것이 바람직하다. 또한, 산화물을 사용한 트랜지스터의 전기적 특성의 변화를 감소시키기 위한 안정제(stabilizer)로서, 산화물 반도체는 바람직하게는 In 및 Zn에 추가하여 갈륨(Ga)을 포함한다. 바람직하게는 안정제로서 주석(Sn)이 포함된다. 바람직하게는 하프늄(Hf)이 안정제로서 포함된다. 바람직하게는 알루미늄(Al)이 안정제로서 포함된다.
다른 안정제로서, 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 또는 루테튬(Lu) 등의 하나의 또는 복수의 종류의 란탄족이 포함될 수 있다.
산화물 반도체로서, 예를 들어 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물(IGZO로도 지칭됨), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물을 사용할 수 있다.
산화물 반도체는 단결정 또는 비-단결정 중 하나일 수 있다. 후자의 경우, 산화물 반도체는 비정질 또는 다결정 중 하나일 수 있다. 또한, 산화물 반도체는 결정성을 갖는 부분을 포함하는 비정질 구조 또는 비-비정질 구조 중 하나를 가질 수 있다. 일부 경우에, 단결정의 재료가 비-단결정의 재료와 동일한 경우에도 단결정과 비-단결정 간에 에너지 갭이 상이함을 주목한다. 따라서, 산화물 반도체의 재료의 결정 상태를 적절히 선택하는 것이 중요하다. 제1 산화물 반도체 층(101) 및 제2 산화물 반도체 층(102)의 재료는 도 1의 (d)에 도시된 에너지 밴드 다이어그램이 만족되도록 선택된다.
또한, 산화물 반도체 스택으로서, 결정을 포함하며 결정성을 갖는 산화물 반도체 막(결정성 산화물 반도체 막)을 사용할 수 있다. 결정성 산화물 반도체 막의 결정성 상태는 결정축이 무작위 방향으로 배향된 상태 또는 결정축이 특정 방향으로 배향된 상태일 수 있다.
예를 들어, 결정성 산화물 반도체 막으로서, 표면에 실질적으로 수직인 c-축을 갖는 결정을 포함하는 산화물 반도체 막이 사용될 수 있다.
표면에 실질적으로 수직인 c-축을 갖는 결정을 포함하는 산화물 반도체 막은 단결정 구조도 아니고 비정질 구조도 아니며, c-축 배향을 갖는 c-축 배향 결정성 산화물 반도체(CAAC-OS) 막이다.
CAAC-OS 막은 완전히 단결정도 아니고 완전히 비정질도 아니다. CAAC-OS 막은 비정질 상에 결정 부분 및 비정질 부분이 포함된 결정-비정질 혼합 상 구조를 갖는 산화물 반도체 막이다. 대부분의 경우, 결정 부분은 한 변이 100 nm 미만인 입방체 내에 들어감을 주목한다. TEM(transmission electron microscope)으로 수득된 관찰 사진에서는 CAAC-OS 막의 비정질 부분과 결정 부분 간의 경계가 명확하지 않다. 또한, TEM으로는, CAAC-OS 막의 입자 경계가 확인되지 않는다. 따라서, CAAC-OS 막에서, 입자 경계로 인한 전자 이동도 저하가 억제된다.
CAAC-OS 막에 포함된 각 결정 부분에서, c-축은, CAAC-OS 막이 형성된 표면의 법선 벡터 또는 CAAC-OS 막의 표면의 법선 벡터에 평행한 방향으로 배향되고, a-b 면에 수직인 방향에서 보았을 때 삼각형 또는 육각형인 원자 배열이 형성되고, c-축에 수직인 방향에서 보았을 때 금속 원자가 층상으로 배열되거나 금속 원자 및 산소 원자가 층상으로 배열된다. 결정 부분 가운데, 한 결정 부분의 a-축 및 b-축의 방향은 다른 결정 부분의 a-축 및 b-축 방향과 다를 수 있음을 주목한다. 본 명세서에서, 간단한 용어 "수직인"은 85°내지 95°의 범위를 포함한다. 또한, 간단한 용어 "평행한"은 -5°내지 5°의 범위를 포함한다.
CAAC-OS 막에서, 결정 부분의 분포는 반드시 균일할 필요는 없다. 예를 들어, CAAC-OS 막의 형성 공정에서, 산화물 반도체 막의 표면 쪽에서부터 결정 성장이 일어나는 경우, 일부 경우에 산화물 반도체 막의 표면 부근의 결정 부분의 비율은 산화물 반도체 막이 형성되는 표면 부근의 결정 부분의 비율보다 더 높다. 또한, CAAC-OS 막에 불순물이 첨가된 경우, 일부 경우에, 불순물이 첨가된 영역의 결정 부분은 비정질이 된다.
CAAC-OS 막에 포함된 결정 부분의 c-축은 CAAC-OS 막이 형성된 표면의 법선 벡터 또는 CAAC-OS 막의 표면의 법선 벡터에 평행한 방향으로 배향되므로, c-축의 방향은 CAAC-OS 막의 형태(CAAC-OS 막이 형성된 표면의 단면 형태 또는 CAAC-OS 막의 표면의 단면 형태)에 따라 서로 상이할 수 있다. CAAC-OS 막이 형성될 경우, 결정 부분의 c-축의 방향은 CAAC-OS 막이 형성된 표면의 법선 벡터 또는 CAAC-OS 막의 표면의 법선 벡터에 평행한 방향임을 주목한다. 결정 부분은 성막에 의해, 또는 성막 후 열 처리 등의 결정화를 위한 처리를 수행함으로써 형성된다.
트랜지스터에 CAAC-OS 막을 사용함으로써, 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기적 특성의 변동이 저감될 수 있다. 따라서, 트랜지스터는 높은 신뢰성을 갖는다.
제1 산화물 반도체 층(101) 및 제2 산화물 반도체 층(102)은 각각 두께가 5 nm 이상 및 100 nm 이하(바람직하게는 5 nm 이상 및 30 nm 이하)이며 스퍼터링법, MBE(molecular beam epitaxy)법, CVD법, 펄스 레이저 증착법, ALD(atomic layer deposition)법 등에 의해 적절히 형성될 수 있다. 제1 산화물 반도체 층(101) 및 제2 산화물 반도체 층(102)은 각각, 복수의 기판 표면이 스퍼터링 타겟 표면에 실질적으로 수직으로 설정되어 성막이 수행되는 스퍼터링 장치, 소위 CP(columnar plasma) 스퍼터링 시스템을 이용하여 형성될 수 있다.
제1 산화물 반도체 층(101) 및 제2 산화물 반도체 층(102)은 각각, 바람직하게는, 많은 산소를 포함하는(바람직하게는 결정성 상태의 산화물 반도체의 화학양론적 조성비와 비교하여 과량의 산소를 포함하는 영역을 갖는) 막이 되도록 많은 산소가 포함되도록 하는 조건하에서(예를 들어, 100% 산소 분위기의 스터퍼링법에 의해) 퇴적됨을 주목한다.
본 실시형태에서, 스퍼터링법에 의해 제1 산화물 반도체 층(101)을 형성하기 위해 사용된 타겟은 예를 들어, In-Ga-Zn-O계 막이 형성되도록 In2O3:Ga2O3:ZnO=1:1:2[몰비]인 조성비를 갖는 금속 산화물 타겟이다. 타겟의 재료 및 조성은 이에 한정되지 않으며, 예를 들어 조성비 In2O3:Ga2O3:ZnO=1:1:1[몰비]인 금속 산화물 타겟을 사용할 수 있다.
제1 산화물 반도체 층(101) 및 제2 산화물 반도체 층(102)을 형성할 경우 스퍼터링 가스로서, 수소, 물, 히드록실기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 절연막(436) 및 산화물 반도체 스택은 바람직하게는 대기에 노출되지 않고 연속적으로 형성된다. 산화물 절연막(436) 및 산화물 반도체 스택이 대기에 노출되지 않고 연속적으로 형성되는 경우, 수소 또는 수분 등의 불순물이 산화물 절연막(436)의 표면 위에 흡착되는 것을 방지할 수 있다.
예를 들어, CAAC-OS 막은 다결정 산화물 반도체 스퍼터링 타겟을 이용한 스퍼터링법에 의해 형성된다. 이온이 스퍼터링 타겟과 충돌하는 경우, 스퍼터링 타겟에 포함된 결정 영역은 a-b 면을 따라 타겟으로부터 분리될 수 있으며; 즉, a-b 면에 평행한 면을 갖는 스퍼터링 입자(평판상 스퍼터링 입자 또는 펠렛상 스퍼터링 입자)가 스퍼터링 타겟에서 떨어져 나올(flake off) 수 있다. 이 경우, 평판상 스퍼터링 입자는 결정 상태를 유지하면서 기판에 도달하여 CAAC-OS 막이 형성될 수 있다.
CAAC-OS 막의 퇴적을 위해, 하기 조건이 사용되는 것이 바람직하다.
퇴적 중에 CAAC-OS 막으로 침입하는 불순물의 양을 감소시킴으로써, 불순물에 의해 결정 상태가 붕괴되는 것을 방지할 수 있다. 예를 들어, 퇴적 챔버에 존재하는 불순물(예를 들어, 수소, 물, 이산화탄소 또는 질소)의 농도를 저감시킬 수 있다. 또한, 퇴적 가스의 불순물 농도를 저감시킬 수 있다. 구체적으로, 노점이 -80 ℃ 이하, 바람직하게는 -100 ℃ 이하인 퇴적 가스가 사용된다.
퇴적 중에 기판 가열 온도를 증가시킴으로써, 스퍼티링 입자가 기판 표면에 도달한 후에 스퍼터링 입자의 이동(migration)이 일어날 수 있다. 구체적으로, 퇴적 중에 기판 가열 온도는 100 ℃ 이상 및 740 ℃ 이하, 바람직하게는 200 ℃ 이상 및 500 ℃ 이하이다. 퇴적 중에 기판 가열 온도를 증가시킴으로써, 평판상 스퍼터링 입자가 기판에 도달할 경우 기판 표면에서 이동이 일어나서, 평판상 스퍼터링 입자의 평탄한 면이 기판에 부착된다.
또한, 퇴적시 플라즈마 손상을 감소시키기 위해 퇴적 가스의 산소 비율을 증가시키고 전력을 최적화하는 것이 바람직하다. 퇴적 가스의 산소 비율은 30 vol% 이상, 바람직하게는 100 vol%이다.
스퍼터링 타겟의 예로서, In-Ga-Zn-O 화합물 타겟이 하기에 설명된다.
다결정인 In-Ga-Zn-O 화합물 타겟은 InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 몰비로 혼합하고, 가압 처리하고, 1000 ℃ 이상 및 1500 ℃ 이하의 온도에서 열처리를 수행함으로써 제조된다. X, Y 및 Z는 임의의 양수임을 주목한다. 여기서, InOX 분말 대 GaOY 분말 및 ZnOZ 분말의 소정의 몰비는, 예를 들어 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2이다. 혼합 분말의 분말 종류 및 몰비는 목적하는 스퍼터링 타겟에 따라 적절히 결정될 수 있다.
본 실시형태에서, 형성된 산화물 반도체 스택이 도 2의 (a)에 예시된 바와 같이 아일랜드 형태 제1 산화물 반도체 층(101) 및 아일랜드 형태 제2 산화물 반도체 층(102)을 갖게 가공되도록 제1 포토리소그래피 단계를 수행한다. 아일랜드 형태 제1 산화물 반도체 층(101) 및 아일랜드 형태 제2 산화물 반도체 층(102)을 형성하기 위해 사용된 레지스트 마스크는 잉크젯법에 의해 형성될 수 있다. 잉크젯법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않으며; 따라서 제조 원가가 감소될 수 있다.
산화물 반도체 스택의 식각은 건식 식각 또는 습식 식각 중 하나 또는 이들 모두를 이용하여 수행될 수 있음을 주목한다. 산화물 반도체 막의 습식 식각을 위해 사용되는 식각제로서, 예를 들어 인산, 아세트산 및 질산 등의 혼합 용액을 사용할 수 있다. 또한, ITO07N(KANTO CHEMICAL사 제)도 또한 사용할 수 있다.
이어서, 아일랜드 형태 제1 산화물 반도체 층(101) 및 아일랜드 형태 제2 산화물 반도체 층(102)을 커버하도록 제3 산화물 반도체 층(103)을 형성한다. 그 결과, 산화물 반도체 스택(403)이 형성된다. 제3 산화물 반도체 층(103)은 제1 산화물 반도체 층(101)용 타겟과 동일한 타겟을 이용하여 형성된다. 제3 산화물 반도체 층(103)의 퇴적 조건은 제1 산화물 반도체 층(101)의 퇴적 조건과 동일하며; 따라서 여기서는 설명을 생략한다. 제2 포토리소그래피 단계에 의해, 제2 산화물 반도체 층(102)과 중첩되며 제2 산화물 반도체 층(102)의 평면 면적보다 더 큰 상면 형태를 갖는 제3 산화물 반도체 층(103)이 형성됨을 주목한다.
이어서, 과량의 수소(물 및 히드록실기를 포함하는)를 제거하기 위해(탈수 또는 탈수소화를 수행하기 위해) 산화물 반도체 스택(403)에 열처리를 수행할 수 있다. 열처리 온도는 300 ℃ 이상 및 700 ℃ 이하이거나 기판의 변형점(strain point) 미만이다. 열처리는 감압하에서 또는 질소 분위기 등에서 수행될 수 있다. 예를 들어, 일종의 열처리 장치인 전기로에 기판을 도입하고 질소 분위기에서 1시간 동안 450 ℃에서 산화물 반도체 스택(403)에 열처리를 수행한다.
또한, 사용된 열 처리 장치는 전기로에 제한되지 않으며, 이와 달리 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의해 처리 대상물을 가열하기 위한 장치가 사용될 수 있다. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치을 사용할 수 있다. LRTA 장치는 할로겐 램프, 금속 할로겐화물 램프, 제논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프로부터 방출된 광(전자기파)의 복사에 의해 처리되는 대상물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 이용한 열처리 장치이다. 고온 가스로서, 질소, 또는 아르곤과 같은 희가스(rare gas) 등의, 열처리에 의해 처리되는 대상물과 반응하지 않는 불활성 가스가 사용된다.
예를 들어, 열처리로서, GRTA를 하기와 같이 수행할 수 있다. 650 ℃ 내지 700 ℃의 고온에서 가열된 불활성 가스 내에 기판을 도입하고, 수 분간 가열하여, 불활성 가스로부터 꺼낸다.
열처리에서, 질소, 또는 헬륨, 네온 또는 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직함을 주목한다. 열처리 장치에 도입된 질소, 또는 헬륨, 네온 또는 아르곤 등의 희가스의 순도는 바람직하게는 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상으로 설정된다(즉, 불순물 농도는 바람직하게는 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하이다).
또한, 산화물 반도체 스택(403)이 열처리에 의해 가열된 후에, 가열 온도를 유지하면서, 또는 가열 온도로부터 온도를 낮추기 위해 서냉을 수행하면서, 고순도 산소 가스, 고순도 N2O 가스 또는 초 건조 공기(ultra dry air)(CRDS(cavity ring down laser spectroscopy) 시스템의 노점계를 사용하여 측정시 수분량이 20 ppm 이하(노점으로 환산하여 -55 ℃), 바람직하게는 1 ppm 이하, 더욱 바람직하게는 10 ppb 이하임)를 동일한 로에 도입할 수 있다. 산소 가스 또는 N2O 가스에는 물, 수소 등이 포함되지 않는 것이 바람직하다. 열처리 장치에 도입된 산소 가스 또는 N2O 가스의 순도는 바람직하게는 6N 이상, 더욱 바람직하게는 7N 이상이다(즉, 산소 가스 또는 N2O 가스의 불순물 농도는 바람직하게는 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하임). 산소 가스 또는 N2O 가스는, 산화물 반도체의 주성분이며 탈수 또는 탈수소화를 위해 불순물을 제거함으로써 감소된 산소를 공급하도록 작용하여, 산화물 반도체 스택(403)은 고순도를 가질 수 있고 전기적으로 i-형(진성) 산화물 반도체 막일 수 있다.
이어서, 소스 전극 층 및 드레인 전극 층(소스 전극 층 및 드레인 전극 층과 동일한 층으로 형성된 배선을 포함)이 되는 도전 막을 산화물 반도체 스택(403) 위에 형성한다. 도전 막은 이후 단계에서 열처리를 견딜 수 있는 재료를 이용하여 형성된다. 소스 전극 층 및 드레인 전극 층으로 사용되는 도전 막으로서, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo 또는 W로부터 선택된 원소를 포함하는 금속 막, 상기 임의의 원소를 성분으로서 포함하는 금속 질화물 막(질화 티타늄 막, 질화 몰리브데늄 막 또는 질화 텅스텐 막) 등을 사용할 수 있다. Ti, Mo, W 등을 포함하는 고 융점 금속 막, 또는 상기 임의의 원소의 금속 질화물 막(질화 티타늄 막, 질화 몰리브데늄 막 및 질화 텅스텐 막)을 Al, Cu 등을 포함하는 금속 막의 하측 또는 상측 중 하나 또는 양측 모두 위에 적층할 수 있다. 이와 달리, 소스 전극 층 및 드레인 전극 층에 사용되는 도전 막은 도전성 금속 산화물을 이용하여 형성될 수 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석(In2O3-SnO2), 산화 인듐-산화 아연(In2O3-ZnO), 또는 산화 실리콘을 포함하는 임의의 상기 금속 산화물 재료를 사용할 수 있다.
제3 포토리소그래피 단계에 의해 레지스트 마스크를 도전 막 위에 형성한다. 식각을 선택적으로 수행하여, 소스 전극 층(405a) 및 드레인 전극 층(405b)를 형성한다. 이어서, 레지스트 마스크를 제거한다. 도 2의 (b)는 이 단계에서의 단면을 예시한다. 본 실시형태에서, 소스 전극 층(405a) 및 드레인 전극 층(405b)으로서 10-nm 두께 텅스텐 막을 형성한다. 소스 전극 층(405a) 및 드레인 전극 층(405b)이 상기와 같이 두께가 얇을 경우, 그 위에 형성된 게이트 절연막(402)의 피복성이 양호할 수 있고, 소스 전극 층(405a) 및 드레인 전극 층(405b)을 통해 소스 전극 층(405a) 및 드레인 전극 층(405b) 아래의 산화물 반도체 스택(403)으로 도펀트가 도입될 수 있다.
이어서, 산화물 반도체 스택(403), 소스 전극 층(405a) 및 드레인 전극 층(405b)을 커버하도록 게이트 절연막(402)을 형성한다.
게이트 절연막(402)은 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등에 의해 두께가 1 nm 이상 및 20 nm 이하이도록 적절히 형성될 수 있다. 이와 달리, 게이트 절연막(402)은 복수의 기판 표면이 스퍼터링 타겟 표면에 실질적으로 수직으로 설정되어 성막이 수행되는 스퍼터링 장치, 소위 CP 스퍼터링 시스템을 이용하여 형성될 수 있다.
게이트 절연막(402)은 산화 실리콘 막, 산화 갈륨 막, 산화 알루미늄 막, 질화 실리콘 막, 산화 질화 실리콘 막, 산화 질화 알루미늄 막 또는 질화 산화 실리콘 막을 이용하여 형성될 수 있다.
게이트 절연막(402)은 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 또는 산화 란타눔 등의 고 유전율(high-k) 재료를 이용하여 형성될 수 있어서, 게이트 리크 전류가 감소될 수 있다. 또한, 게이트 절연막(402)은 단일층 구조 또는 적층 구조중 하나를 가질 수 있다.
이어서, 도 2의 (c)에 예시된 바와 같이, 마스크로서 소스 전극 층(405a) 및 드레인 전극 층(405b)을 이용하여 산화물 반도체 스택(403)에 산소(431)를 도입한다. 산소(산소 라디칼, 산소 원자 및 산소 이온의 적어도 하나를 포함하는)를 도입함으로써, 산소가 적어도 제3 산화물 반도체 층에 공급된다. 산소를 도입하기 위한 방법으로서, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입(plasma immersion ion implantation)법, 플라즈마 처리 등을 사용할 수 있다.
산화물 반도체 스택(403)에 산소를 도입함으로써, 산화물 반도체 스택(403) 내에 있으며 소스 전극 층(405a)과도 드레인 전극 층(405b)과도 중첩되지 않는 영역은 소스 전극 층(405a) 또는 드레인 전극 층(405b)과 중첩되는 영역보다 산소 농도가 더 높다. 소스 전극 층(405a)과도 드레인 전극 층(405b)과도 중첩되지 않은 영역의 산소 함량은 산소 도입 처리에 의해 화학양론적 조성비의 산소 함량보다 더 높게 증가되는 것이 바람직하다. 예를 들어, 산소 도입 처리에 의해 산화물 반도체 스택(403)의 영역에 도입된 산소 농도의 피크는 바람직하게는 1*1018/cm3 이상 및 5*1021/cm3이하이다.
본 실시형태에서, 산소(431)의 도입에 의해, 화학양론적 조성비보다 산소를 과량으로 포함하는 영역(산소-과잉 영역)으로서, 제1 산소-과잉 영역(111), 제2 산소-과잉 영역(112) 및 제3 산소-과잉 영역(113)이 자기-정렬 방식으로 형성된다. 적어도, 제3 산화물 반도체 층(103)과 게이트 절연막(402) 사이의 계면에 산소(431)가 포함될 수 있음을 주목한다. 따라서, 산소(431)가 도입되는 깊이에 따라, 제1 산화물 반도체 층(101) 및 제2 산화물 반도체 층(102)에서, 일부 경우에 소스 전극 층(405a) 또는 드레인 전극 층(405b)과 중첩되는 영역의 산소 농도가 소스 전극 층(405a)과도 드레인 전극 층(405b)과도 중첩되지 않는 영역의 산소 농도와 동일하다. 산소가 산화물 반도체 스택(403)에 도입되는 깊이는 가속 전압 또는 도즈량 등의 주입 조건, 또는 산소가 통과하는 게이트 절연막(402)의 두께를 적절히 설정함으로써 제어될 수 있다.
산소(431)를 도입하는 시기는 게이트 절연막(402) 형성 후의 시기로 제한되지 않는다. 하지만, 산화물 반도체 스택(403) 위에 적층된 막을 통해 산소가 도입될 경우 산소가 도입되는 깊이(도입 영역)가 용이하게 제어되며, 이는 산화물 반도체 스택(403)에 산소를 효율적으로 주입하는 것을 가능하게 한다.
또한, 산소(431)가 도입된 후에 열처리를 수행할 수 있다. 바람직한 가열 조건으로서, 가열 온도는 250 ℃ 이상 및 700 ℃ 이하, 바람직하게는 300 ℃ 이상 및 450 ℃ 이하이고, 열처리는 바람직하게는 산소 분위기에서 수행된다. 또한, 열처리는 질소 분위기에서 또는 감압하 또는 공기(초 건조 공기)하에서 수행될 수 있다.
산화물 반도체 스택의 적어도 한 층이 결정성 산화물 반도체 막일 경우, 산소(431)를 도입함으로써 일부 경우에 결정성 산화물 반도체 막의 일부가 비정질이 된다. 그 경우, 산소(431) 도입 후 그 위에 열처리를 수행함으로써 산화물 반도체 스택의 결정성이 회복될 수 있다.
또한, 산화물 반도체 스택(403)에 산소-과잉 영역이 형성될 경우, 산소 결핍이 즉각적으로 충진될 수 있으며; 따라서 산화물 반도체 스택(403)의 전하 포획 센터를 감소시킬 수 있다. 산화물 반도체 스택(403)에서 산소가 제거된 부분에 산소 결핍이 존재하며, 산소 결핍으로 인해, 트랜지스터의 전기적 특성의 변동을 초래하는 도너 준위(donor level)가 형성된다. 막의 산소 결핍은 산소를 도입함으로써 충진될 수 있으므로, 상기 산화물 반도체 스택을 트랜지스터에 이용함으로써, 산소 결핍으로 인한 트랜지스터의 문턱 전압(Vth)의 변동 및 문턱 전압의 쉬프트(ΔVth)를 감소시킬 수 있다. 또한, 문턱 전압을 양으로(positively) 시프트시켜 노멀리-오프 트랜지스터를 제조할 수 있다.
이어서, 플라즈마 CVD법, 스퍼터링법 등에 의해 게이트 전극 층(401)을 게이트 절연막(402) 위에 형성한다. 게이트 전극 층(401)은 주성분으로서 몰리브데늄, 티타늄, 탄탈륨, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴 또는 스칸듐 등의 금속 재료, 또는 임의의 이들 재료를 포함하는 합금 재료를 사용하여 형성할 수 있다. 이와 달리, 인 등의 불순물 원소로 도핑된 다결정 실리콘 막으로 대표되는 반도체 막, 또는 니켈 실리사이드 막 등의 실리사이드 막을 게이트 전극 층(401)으로 사용할 수 있다. 게이트 전극 층(401)은 단일 층 구조 또는 적층 구조를 가질 수 있다.
게이트 전극 층(401)은 또한 산화 인듐 주석, 산화 텅스텐을 포함하는 산화 인듐, 산화 텅스텐을 포함하는 산화 인듐 아연, 산화 티타늄을 포함하는 산화 인듐, 산화 티타늄을 포함하는 산화 인듐 주석, 산화 인듐 아연, 또는 산화 실리콘이 첨가된 산화 인듐 주석 등의 도전성 재료를 이용하여 형성될 수도 있다. 게이트 전극 층(401)이 상기 도전성 재료 및 상기 금속 재료의 적층 구조를 갖는 것도 가능하다.
게이트 절연막(402)과 접하는 게이트 전극 층(401)의 한 층으로서, 질소를 포함하는 금속 산화물, 구체적으로 질소를 포함하는 In-Ga-Zn계 산화물 막, 질소를 포함하는 In-Sn계 산화물 막, 질소를 포함하는 In-Ga계 산화물 막, 질소를 포함하는 In-Zn계 산화물 막, 질소를 포함하는 Sn계 산화물 막, 질소를 포함하는 In계 산화물 막, 또는 금속 질화물(예를 들어, InN 또는 SnN) 막을 사용할 수 있다. 상기 막의 일함수는 5 eV 이상, 바람직하게는 5.5 eV 이상이며, 상기 막을 게이트 전극 층으로 사용함으로써 트랜지스터의 전기적 특성의 문턱 전압이 양의 값이 되도록 하는 것이 가능하다. 따라서, 소위 노멀리-오프 스위칭 소자를 수득할 수 있다.
이어서, 도펀트(421)가 선택적으로 도입되는 처리를 수행하는 것이 바람직하다. 상기 처리에서, 마스크로서 게이트 전극 층(401)을 사용함으로써, 게이트 절연막(402)을 통해 도펀트(421)를 도입하여, 제1 저-저항 영역(121a 및 121b), 제2 저-저항 영역(122a 및 122b) 및 제3 저-저항 영역(123a 및 123b)을 형성한다. 상기 처리를 통해, 제1 채널 형성 영역(121c)이 사이에 끼워진 제1 저-저항 영역(121a 및 121b)이 자기-정렬 방식으로 채널 길이 방향에 형성된다. 또한, 제2 채널 형성 영역(122c)이 사이에 끼워진 제2 저-저항 영역(122a 및 122b)이 자기-정렬 방식으로 채널 길이 방향에 형성된다. 또한, 제3 채널 형성 영역(123c)이 사이에 끼워진 제3 저-저항 영역(123a 및 123b)이 자기-정렬 방식으로 채널 길이 방향에 형성된다.
본 실시형태의 트랜지스터(510)에서, 제1 저-저항 영역(121a 및 121b), 제2 저-저항 영역(122a 및 122b) 및 제3 저-저항 영역(123a 및 123b)은 도펀트 및 과량의 산소를 포함하는 영역이다.
또한, 본 처리에서, 도펀트(421)는, 게이트 절연막(402), 소스 전극 층(405a) 및 드레인 전극 층(405b)을 통해 산화물 반도체 스택(403)(적어도 제3 산화물 반도체 층(103))에 선택적으로 도입되어, 제1 영역(121d 및 121e), 제2 영역(122d 및 122e) 및 제3 영역(123d 및 123e)이 형성된다(도 2의 (d) 참조). 도펀트(421)는 또한 소스 전극 층(405a) 및 드레인 전극 층(405b) 아래에 도입되어, 제1 영역(121d 및 121e), 제2 영역(122d 및 122e) 및 제3 영역(123d 및 123e)의 저항이 감소될 수 있다.
도펀트(421)를 도입함으로써, 채널 형성 영역이 사이에 끼워진 저-저항 영역이 산화물 반도체 스택(403)의 채널 길이 방향으로 형성되어, 트랜지스터(510)의 온 특성이 향상되고, 트랜지스터의 고속 구동 및 고속 응답이 실현될 수 있다. 또한, 저-저항 영역은 자기-정렬 방식으로 형성되며 게이트 전극과 중첩되지 않고; 따라서 기생 용량 소자를 감소시킬 수 있다. 기생 용량 소자의 감소는 전체 반도체 장치의 소비 전력 감소를 초래한다.
본 실시형태에서, 소스 전극 층(405a) 및 드레인 전극 층(405b)은 얇으므로, 소스 전극 층(405a) 및 드레인 전극 층(405b) 아래의 산화물 반도체 스택(403) 부분으로 도펀트(421)가 또한 도입된다. 소스 전극 층(405a) 및 드레인 전극 층(405b)의 두께 및 도펀트(421) 도입 조건에 따라, 소스 전극 층(405a) 및 드레인 전극 층(405b) 아래의 산화물 반도체 스택(403) 부분으로 도펀트(421)가 도입되지 않는다.
도펀트(421)의 도입은 가속 전압 또는 도즈량 등의 주입 조건, 또는 도펀트가 통과하는 게이트 절연막(402)의 두께를 적절히 설정함으로써 제어될 수 있다. 예를 들어, 붕소가 사용되고 붕소 이온이 이온 주입법에 의해 주입되는 경우에, 도즈량은 1*1013 이온/cm2 이상 및 5*1016 이온/cm2 이하일 수 있다.
제1 저-저항 영역(121a 및 121b), 제2 저-저항 영역(122a 및 122b) 및 제3 저-저항 영역(123a 및 123b)의 도펀트(421) 농도는 바람직하게는 5*1018/cm3 이상 및 1*1022/cm3 이하이다.
기판(400)을 가열하면서 도펀트의 도입을 수행할 수 있다.
도펀트(421)가 제1 저-저항 영역(121a 및 121b), 제2 저-저항 영역(122a 및 122b) 및 제3 저-저항 영역(123a 및 123b)에 도입되는 처리를 수회 수행할 수 있으며, 복수의 종류의 도펀트를 사용할 수 있음을 주목한다.
도펀트(421)가 도입된 후에, 열처리를 수행할 수 있다. 바람직한 가열 조건으로서, 가열 온도는 300 ℃ 이상 및 700 ℃ 이하, 바람직하게는 300 ℃ 이상 및 450 ℃ 이하이며, 열처리는 바람직하게는 산소 분위기에서 1시간 동안 수행된다. 또한, 열처리는 질소 분위기 또는 감압 하 또는 대기(초 건조 대기)하에서 수행될 수 있다.
산화물 반도체 스택의 적어도 한 층이 결정성 산화물 반도체 막인 경우, 결정성 산화물 반도체 막의 일부는 도펀트(421)의 도입에 의해 일부 경우에 비정질이 된다. 이 경우, 도펀트(421) 도입 후 그 위에 열처리를 수행함으로써 산화물 반도체 스택의 결정성이 회복될 수 있다.
본 실시형태에서, 도펀트로서 붕소가 사용된다. 따라서, 제1 저-저항 영역(121a 및 121b), 제2 저-저항 영역(122a 및 122b) 및 제3 저-저항 영역(123a 및 123b)은 붕소 및 과량의 산소를 포함한다.
상술한 단계들을 통해, 본 실시형태의 트랜지스터(510)가 형성된다.
절연막(407)은 트랜지스터를 커버하도록 형성될 수 있음을 주목한다(도 1의 (b) 및 도 1의 (c) 참조).
절연막(407)으로서, 산화 실리콘 막, 또는 대표적으로 산화 알루미늄 막, 산화 질화 실리콘 막, 산화 질화 알루미늄 막 또는 산화 갈륨 막 등의 무기 절연막을 사용할 수 있다. 예를 들어, 절연막(407)으로서, 산화 실리콘 막 및 산화 알루미늄 막을 포함하는 적층을 사용할 수 있다.
절연막(407)으로 사용될 수 있는 산화 알루미늄 막은 산소, 또는 수소 또는 수분 등의 불순물을 통과시키지 않는 차단 효과(블러킹 효과)가 우수하다.
절연막(407)으로서, 평탄화 절연막을 사용할 수 있다. 평탄화 절연막으로서, 폴리이미드 수지, 아크릴 수지 또는 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 상기 유기 재료 이외에, 저-유전율 재료(low-k 재료) 등을 사용하는 것도 가능하다. 상기 재료로 형성된 복수의 절연막을 적층함으로써 평탄화 절연막을 형성할 수 있음을 주목한다.
이어서, 절연막(407)에 소스 전극 층(405a) 및 드레인 전극 층(405b)에 도달하는 개구부를 형성하고, 개구부에 소스 전극 층(405a) 또는 드레인 전극 층(405b)에 전기적으로 접속된 배선 층을 형성한다. 상기 배선 층을 이용하여, 트랜지스터(510)가 다른 트랜지스터에 접속되고, 이는 각종 회로의 형성을 초래할 수 있다.
본 실시형태에 설명된 트랜지스터의 기술적 특징은 에너지 갭이 상이한 산화물 반도체가 적층된 산화물 반도체 스택을 포함하는 것이며, 산화물 반도체 스택에 화학양론적 조성비를 초과하는 산소를 포함하는 영역을 갖는 것이다. 따라서, 산화물 반도체 스택(403)에 불순물을 반드시 도입할 필요는 없다. 예를 들어, 도 2의 (a) 내지 (d)에 예시된 제조 공정에서, 게이트 전극 층(401)이 형성된 후에, 불순물이 도입되지 않고 절연막(407)이 게이트 절연막(402) 및 게이트 전극 층(401) 위에 형성된다. 그 결과, 도 3에 예시된 트랜지스터(520)가 형성될 수 있다.
도 3에 예시된 트랜지스터(520)는, 절연 표면을 갖도록 산화물 절연막(436)이 제공된 기판(400) 위에 제1 산화물 반도체 층, 제2 산화물 반도체 층 및 제3 산화물 반도체 층을 포함하는 산화물 반도체 스택(403), 소스 전극 층(405a), 드레인 전극 층(405b), 게이트 절연막(402), 및 게이트 절연막(402)이 사이에 개재되어 산화물 반도체 스택(403)과 중첩되는 게이트 전극 층(401)을 포함한다.
트랜지스터(520)에서, 산화물 반도체 스택(403)은: 마스크로 소스 전극 층(405a) 및 드레인 전극 층(405b)을 사용하여 자기-정렬 방식으로 형성된, 제1 산소-과잉 영역(111) 제2 산소-과잉 영역(112) 및 제3 산소-과잉 영역(113); 및 소스 전극 층(405a) 또는 드레인 전극 층(405b)과 중첩되는, 제1 영역(131d 및 131e), 제2 영역(132d 및 132e) 및 제3 영역(133d 및 133e)을 갖는다.
소스 전극 층(405a)과도 드레인 전극 층(405b)과도 중첩되지 않는 부분(제1 산소-과잉 영역(111), 제2 산소-과잉 영역(112) 및 제3 산소-과잉 영역(113))은 소스 전극 층(405a) 및 드레인 전극 층(405b)과 중첩되는 부분(제1 영역(131d 및 131e), 제2 영역(132d 및 132e) 및 제3 영역(133d 및 133e))보다 산소 농도가 더 높다. 하지만, 두 부분 모두에서 조성 원소는 동일하다.
트랜지스터(510) 또는 트랜지스터(520)에 사용된 산화물 반도체 스택(403)은 고순도화되며 그 안의 산소 결핍이 충진되고; 그 안의 수소 또는 수분 등의 불순물이 충분히 제거된다. 산화물 반도체 스택(403)의 수소 농도는 5*1019/cm3 이하이고, 바람직하게는 5*1018/cm3 이하이다. 산화물 반도체 스택(403)의 수소 농도는 SIMS(secondary ion mass spectrometry)에 의해 측정됨을 주목한다.
본 실시형태에 따라 산소 결핍을 충진하는 과량의 산소를 포함하는 고순도화된 산화물 반도체 스택(403)을 이용한 트랜지스터의 경우, 오프 상태의 전류 값(오프 전류값)을 채널 폭 1 ㎛당 실온에서 100 zA 이하의 값(1 zA(zeptoampere)=1*10-21A), 바람직하게는 10 zA/㎛이하, 더욱 바람직하게는 1 zA/㎛ 이하, 더욱더 바람직하게는 100 yA/㎛ 이하까지 감소시킬 수 있다.
또한, 본 실시형태에 설명된 각각의 트랜지스터(510) 및 트랜지스터(520)에서, 제3 산화물 반도체 층은 제1 산화물 반도체 층의 측면 및 제2 산화물 반도체 층의 측면을 커버하도록 형성된다. 그러한 구조에서, 제2 산화물 반도체 층에서 산소 결핍의 증가가 억제되며, 트랜지스터의 문턱 전압이 0에 근접할 수 있다. 또한, 제2 산화물 반도체 층은 매립 채널로서 작용하며 이는 캐리어 산란의 감소를 초래한다. 그 결과, 높은 전계 효과 이동도를 실현할 수 있다.
에너지 갭이 큰 제1 산화물 반도체 층과 제3 산화물 반도체 층 사이에 에너지 갭이 작은 제2 산화물 반도체 층이 끼워진 구조에 의해, 트랜지스터의 오프 전류(리크 전류)가 감소될 수 있다.
상기와 같이 수득된 전기적 특성이 우수한 트랜지스터를 이용하여, 고성능 및 고 신뢰성의 반도체 장치가 제공될 수 있다.
본 실시형태에 설명된 방법 및 구조는 다른 실시형태에 설명된 임의의 방법 및 구조와 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서, 실시형태 1에 설명된 제조 공정의 일부를 변경하여 형성된 트랜지스터의 예를 도 4의 (a) 내지 (e)를 참조로 설명하고자 한다. 본 실시형태에 설명된 트랜지스터는 실시형태 1의 트랜지스터와 단지 부분적으로 상이하며; 따라서 간략화를 위해, 동일한 부분을 표시하기 위해 동일한 참조 부호를 사용하며 본 실시형태에서 동일한 부분의 상세한 설명은 생략한다.
도 4의 (a)에 예시된 트랜지스터(530)는 제1 산화물 반도체 층 및 제2 산화물 반도체 층이 아일랜드 형태를 갖도록 가공하기 위해 사용된 마스크를 이용하여(또는 마스크로서, 가공에 의해 제조된 제1 아일랜드 형태 산화물 반도체 층 및 제2 아일랜드 형태 산화물 반도체 층을 이용하여) 산화물 절연막(436)의 일부가 얇게 되도록 식각한 구조를 갖는다. 트랜지스터(530)에서, 제1 및 제2 아일랜드 형태 산화물 반도체 층과 중첩되는 산화물 절연막(436)의 영역은 제1 및 제2 아일랜드 형태 산화물 반도체 층과 중첩되지 않는 산화물 절연막(436)의 다른 영역보다 두께가 더 두껍다. 제1 산화물 반도체 층 및 제2 산화물 반도체 층이 아일랜드 형태를 갖도록 가공할 때 산화물 절연막(436)의 일부가 식각되는 경우, 제1 산화물 반도체 층 등의 식각 잔류물이 제거되어 리크 전류의 발생을 감소시킬 수 있다.
도 4의 (b)에 예시된 트랜지스터(540)는 포토리소그래피를 3회 수행함으로써 산화물 반도체 스택(403)이 형성된 구조를 갖는다. 트랜지스터(540)에 포함된 산화물 반도체 스택(403)은 하기와 같이 형성된다: 제1 산화물 반도체 층을 형성한 후에, 제1 마스크를 이용하여 제1 산화물 반도체 층이 아일랜드 형태를 갖도록 가공하고; 제1 아일랜드 형태 산화물 반도체 층 위에 제2 산화물 반도체 층을 형성하고; 제2 마스크를 이용하여 제2 산화물 반도체 층이 아일랜드 형태를 갖도록 가공하고; 제1 및 제2 아일랜드 형태 산화물 반도체 층 위에 제3 산화물 반도체 층을 형성하고; 제3 마스크를 이용하여 제3 산화물 반도체 층이 아일랜드 형태를 갖도록 가공한다.
트랜지스터(540)는 제1 산화물 반도체 층의 측면이 제2 산화물 반도체 층의 측면 너머로 연장되고, 제3 산화물 반도체 층이 제1 산화물 반도체 층의 상면의 일부와 접하는 구조를 가짐을 주목한다. 제3 산화물 반도체 층의 단부에 상당하는 제3 영역(123d 및 123e)은 제1 산화물 반도체 층의 단부에 상당하는 제1 영역(121d 및 121e)과 접하고 중첩된다.
도 4의 (c)에 예시된 트랜지스터(550)는 소스 전극 층이 소스 전극 층(405c) 및 소스 전극 층(405a)의 적층 구조를 갖고, 드레인 전극 층이 드레인 전극 층(405d) 및 드레인 전극 층(405b)의 적층 구조를 갖고, 배선 층(465a) 및 배선 층(465b)이, 소스 전극 층 및 드레인 전극 층의 하부 층인 소스 전극 층(405c) 및 드레인 전극 층(405d)에 도달하도록 형성된 구조를 갖는다. 절연막(407)에 콘택 홀을 형성하기 위한 식각 단계에 의해, 소스 전극 층(405a) 또는 드레인 전극 층(405b)의 일부가 과다 식각(over-etching)되어 제거되는 경우가 있다. 트랜지스터(550)에서, 소스 전극 층 및 드레인 전극 층은 각각 적층 구조를 가지며, 하부 층인 도전 층은 식각 스토퍼로서 작용할 수 있다.
본 실시형태의 트랜지스터(550)에서, 하부 층인 소스 전극 층(405c) 및 드레인 전극 층(405d)으로서 텅스텐 막 또는 질화 탄탈륨 막이 사용되며, 하부 층보다 더 두꺼운 상부 층인 소스 전극 층(405a) 및 드레인 전극 층(405b)으로서 구리 막 또는 알루미늄 막이 사용된다. 도 4의 (c)에서 소스 전극 층(405a) 및 드레인 전극 층(405b)의 두께는 5 nm 이상 및 15 nm 이하이어서, 그 위에 형성된 게이트 절연막(402)의 피복성이 양호하게 될 수 있다. 본 실시형태에서, 배선 층(465a) 및 배선 층(465b)은 각각 질화 탄탈륨 막 및 구리 막의 적층 구조 또는 질화 탄탈륨 막 및 텅스텐 막의 적층 구조를 가져서 접촉 저항의 감소가 실현될 수 있음을 주목한다.
도 4의 (d)에 예시된 트랜지스터(560)는 하나의 마스크를 이용하여 포토리소그래피 단계를 한번 수행함으로써 제1 산화물 반도체 층, 제2 산화물 반도체 층 및 제3 산화물 반도체 층이 가공되어 산화물 반도체 스택(403)이 형성된 구조를 갖는다. 트랜지스터(560)에 포함된 산화물 반도체 스택(403)에서, 제1 산화물 반도체 층의 단부, 제2 산화물 반도체 층의 단부 및 제3 산화물 반도체 층의 단부가 정렬되고; 3개의 산화물 반도체 층이 동일한 형태를 갖는다. 즉, 산화물 반도체 스택(403)에서, 제1 산화물 반도체 층의 측면(단부) 및 제2 산화물 반도체 층의 측면(단부)이 노출된다.
포토리소그래피 단계를 한번 수행하여 산화물 반도체 스택(403)을 형성함으로써 단계 수를 감소시키는 것이 가능하며, 따라서 반도체 장치의 제조 원가를 감소시킬 수 있다. 트랜지스터(560)에서, 소스 전극 층(405a) 및 드레인 전극 층(405b)이 제3 산화물 반도체 층 위에 제3 산화물 반도체 층의 상면과만 접하거나 제3 산화물 반도체 층의 상면 및 측면과만 접하도록 형성되는 경우, 소스 전극 층(405a) 및 드레인 전극 층(405b)이 제2 산화물 반도체 층의 측면과 접하지 않는 구조가 형성될 수 있다. 그러한 구조는 트랜지스터의 소스 전극 층과 드레인 전극 층 간의 리크 전류(기생 채널)의 발생을 감소시킬 수 있으므로 바람직하다.
산화물 반도체 스택(403)은 반드시 3층 구조를 가질 필요는 없다. 예를 들어, 도 4의 (e)에 예시된 트랜지스터(570)는 제1 산화물 반도체 층 및 제2 산화물 반도체 층의 2층 구조를 갖는 산화물 반도체 스택(403)을 포함한다. 트랜지스터(570)에서, 제2 산화물 반도체 층은 제1 산화물 반도체 층과 중첩되며 제1 산화물 반도체 층보다 면적이 더 커서 제1 산화물 반도체 층을 커버하도록 형성된다. 그러한 구조에 의해, 제1 산화물 반도체 층에서 산소 결핍의 증가가 억제될 수 있고 트랜지스터의 문턱 전압이 0에 근접할 수 있다. 트랜지스터(570)에서, 산화물 절연막(436)으로서 산화 알루미늄 막이 형성되어, 제1 산화물 반도체 층과 접하는 절연막으로 산소가 방출되는 것을 방지할 수 있는 것이 바람직함을 주목한다.
도 4의 (e)에 예시된 트랜지스터(570)에서, 제2 산화물 반도체 층 위에 이와 접하여 형성된 소스 전극 층(405a) 또는 드레인 전극 층(405b)은 제1 산화물 반도체 층의 측면과 접하지 않는다. 그러한 구조는 소스 전극 층(405a)과 드레인 전극 층(405b) 간의 리크 전류(기생 채널)의 발생을 감소시킬 수 있으므로 바람직하다.
본 실시형태에 설명된 방법 및 구조는 다른 실시형태에 설명된 임의의 방법 및 구조와 적절히 조합될 수 있다.
(실시형태 3)
표시 기능을 갖는 반도체 장치(디스플레이 장치로도 지칭됨)는 실시형태 1 또는 실시형태 2에 설명된 임의의 트랜지스터를 이용하여 제조될 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전부는 화소부가 형성된 기판 위에 형성될 수 있으며, 이에 따라 시스템-온-패널을 수득할 수 있다.
도 5의 (a)에서, 제1 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 실런트(4005)가 제공되며, 화소부(4002)는 제1 기판(4001) 및 제2 기판(4006) 사이가 밀봉된다. 도 5의 (a)에서, 제1 기판(4001) 위에서 실런트(4005)에 의해 둘러싸인 영역과 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체 막 또는 다결정 반도체 막을 이용하여 형성된 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)가 실장된다. 각각 별도로 형성된 신호선 구동 회로(4003) 및 주사선 구동 회로(4004), 및 화소부(4002)에 각종 신호 및 전위가 가요성 인쇄 회로(FPC)(4018a 및 4018b)로부터 공급된다.
도 5의 (b) 및 도 5의 (c)에서, 제1 기판(4001) 위에 제공된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 실런트(4005)가 제공된다. 제2 기판(4006)은 화소부(4002) 및 주사선 구동 회로(4004) 위에 제공된다. 결과적으로, 화소부(4002) 및 주사선 구동 회로(4004)는 제1 기판(4001), 실런트(4005) 및 제2 기판(4006)에 의해 디스플레이 소자와 함께 밀봉된다. 도 5의 (b) 및 도 5의 (c)에서, 별도로 제조된 기판 위에 단결정 반도체 막 또는 다결정 반도체 막을 이용하여 형성된 신호선 구동 회로(4003)는 제1 기판(4001) 위에서 실런트(4005)에 의해 둘러싸인 영역과 다른 영역에 실장된다. 도 5의 (b) 및 도 5의 (c)에서, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004) 및 화소부(4002)에 각종 신호 및 전위가 FPC(4018)로부터 공급된다.
비록 도 5의 (b) 및 도 5의 (c)는 각각, 신호선 구동 회로(4003)가 별도로 형성되어 제1 기판(4001) 위에 실장된 예를 예시하지만, 본 발명에 따른 디스플레이 장치는 이 구조에 제한되지 않는다. 주사선 구동 회로는 별도로 형성된 다음 실장될 수 있거나, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만 별도로 형성된 다음 실장될 수 있다.
별도로 형성된 구동 회로의 접속 방법은 특별히 제한되지 않으며, COG(chip on glass)법, 와이어 본딩법, TAB(tape automated bonding)법 등을 사용할 수 있음을 주목한다. 도 5의 (a)는 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)가 COG 법에 의해 실장된 예를 예시한다. 도 5의 (b)는 신호선 구동 회로(4003)가 COG법에 의해 실장된 예를 예시한다. 도 5의 (c)는 신호선 구동 회로(4003)가 TAB법에 의해 실장된 예를 예시한다.
또한, 디스플레이 장치는 디스플레이 소자가 밀봉된 패널, 및 패널에 콘트롤러를 포함하는 IC 등이 실장된 모듈을 포함한다.
본 명세서의 디스플레이 장치는 영상 디스플레이 장치, 디스플레이 장치 또는 광원(조명 장치 포함)을 의미함을 주목한다. 또한, 디스플레이 장치는 또한 하기 모듈을 그 범주에 포함할 수 있다: FPC, TAB 테이프 또는 TCP 등의 커넥터가 부착된 모듈; 끝(tip)에 인쇄 배선판이 제공된 TAB 테이프 또는 TCP를 갖는 모듈; 및 집적 회로(IC)가 COG법에 의해 디스플레이 소자 위에 직접 실장된 모듈.
제1 기판 위에 제공된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 포함하며, 실시형태 1 및 실시형태 2에 설명된 임의의 트랜지스터가 이에 적용될 수 있다.
디스플레이 장치에 제공된 디스플레이 소자로서, 액정 소자(액정 디스플레이 소자로도 지칭됨) 또는 발광 소자(발광 디스플레이 소자로도 지칭됨)가 사용될 수 있다. 발광 소자는 휘도가 전류 또는 전압에 의해 제어되는 소자를 그 범주에 포함하며, 구체적으로, 무기 전계발광(EL) 소자, 유기 EL 소자 등을 그 범주에 포함한다. 또한, 전자 잉크 등의, 전기적 작용에 의해 콘트라스트가 변화하는 디스플레이 매체를 사용할 수 있다.
반도체 장치의 실시형태를 도 5의 (a) 내지 (c) 및 도 6의 (a) 및 (b)를 참조로 설명하고자 하며, 도 6의 (a) 및 (b)는 도 5의 (b)의 선 M-N을 따른 단면도이다.
도 6의 (a) 및 (b)에 예시된 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 포함하며, 접속 단자 전극(4015) 및 단자 전극(4016)은 이방성 도전 막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속된다.
접속 단자 전극(4015)는 제1 전극 층(4030)과 동일한 도전 막을 이용하여 형성되며, 단자 전극(4016)은 트랜지스터(4040, 4010 및 4011)의 소스 및 드레인 전극 층과 동일한 도전 막을 이용하여 형성된다.
제1 기판(4001) 위에 제공된 화소부(4002) 및 주사선 구동 회로(4004)는 복수의 트랜지스터를 포함한다. 도 6의 (a)는 예로서 화소부(4002)에 포함된 트랜지스터(4040) 및 주사선 구동 회로(4004)에 포함된 트랜지스터(4011)를 예시한다. 도 6의 (b)는 화소부(4002)에 포함된 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함된 트랜지스터(4011)를 예시한다. 도 6의 (a)에서, 절연막(4020)이 트랜지스터(4040 및 4011) 위에 제공되고, 도 6의 (b)에서, 절연막(4020 및 4021)이 트랜지스터(4010 및 4011) 위에 제공된다. 절연막(4023)은 하지막으로서 기능하는 절연막임을 주목한다.
주사선 구동 회로(4004)에 포함된 트랜지스터(4011)로서, 실시형태 1 또는 실시형태 2에 설명된 매립 채널을 갖는 임의의 트랜지스터를 사용할 수 있다. 매립 채널을 갖는 트랜지스터는 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)이 우수하며, 이로 인해 주사선 구동 회로(4004)의 고속 동작 및 고속 응답이 가능하게 된다. 본 실시형태에 설명된 것은 실시형태 1에 설명된 트랜지스터와 유사한 구조를 갖는 트랜지스터가 사용된 예이다.
화소부(4002)에 포함된 각각의 트랜지스터(4010 및 4040)는 디스플레이 소자에 전기적으로 접속되어 디스플레이 패널을 형성한다. 표시가 수행될 수 있기만 하면 디스플레이 소자의 종류는 특별히 제한되지 않으며, 다양한 종류의 디스플레이 소자가 사용될 수 있다.
화소부(4002)에 포함된 트랜지스터(4040)에 매립 채널이 반드시 제공될 필요는 없으며; 따라서 산화물 반도체 층의 단일층이 채널 형성 영역으로 사용된 트랜지스터(4040)가 제공된다. 트랜지스터(4040)는 제조 단계 수를 증가시키지 않고 트랜지스터(4011)와 동일한 단계를 통해 제조될 수 있다. 트랜지스터(4040)의 산화물 반도체 층은 트랜지스터(4011)의 제3 산화물 반도체 층과 동일한 단계를 통해 형성될 수 있다. 디스플레이 장치의 크기가 크지 않은 경우, 트랜지스터(4040)는 온 특성이 특별히 개선될 필요가 없다. 단일 산화물 반도체 층에 의해, 트랜지스터(4040)의 오프 전류는 트랜지스터(4011)의 오프 전류보다 더 작을 수 있어서, 소비 전력이 낮은 디스플레이 장치를 수득할 수 있다.
디스플레이 소자로서 액정 소자를 이용한 액정 디스플레이 장치의 예가 도 6의 (a)에 예시된다. 도 6의 (a)에서, 디스플레이 소자인 액정 소자(4013)는 제1 전극 층(4030), 제2 전극 층(4031) 및 액정 층(4008)을 포함한다. 액정 층(4008)이 사이에 개재되도록 하여 배향막으로서 작용하는 절연막(4032 및 4033)이 제공된다. 제2 전극 층(4031)은 제2 기판(4006) 측에 제공되며, 제1 전극 층(4030) 및 제2 전극 층(4031)은 액정 층(4008)이 사이에 개재되어 적층된다.
참조부호 4035로 나타낸 주상(columnar) 스페이서는 절연막을 선택적으로 에칭하여 수득되며 액정 층(4008)의 두께(셀 갭)을 제어하기 위해 제공된다. 이와 달리, 구상(spherical) 스페이서를 사용할 수 있다.
디스플레이 소자로서 액정 소자가 사용된 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 중합체 분산형 액정, 강유전성 액정, 반-강유전성 액정 등을 사용할 수 있다. 상기 액정 재료(액정 조성)는 조건에 따라 콜레스테릭 상, 스멕틱 상, 큐빅 상, 키랄 네마틱 상, 등방성 상 등을 나타낸다.
이와 달리, 배향막이 불필요한 청색 상(blue phase)을 발현하는 액정 조성을 액정 층(4008)으로 사용할 수 있다. 청색 상은 액정 상의 하나이며, 콜레스테릭 액정의 온도를 증가시키면서 콜레스테릭 상이 등방성 상으로 전이되기 직전에 생성된다. 청색 상은 액정 및 키랄제의 혼합물인 액정 조성물을 이용하여 발현될 수 있다. 청색 상이 발현되는 온도 범위를 증가시키기 위해, 청색 상을 발현할 수 있는 액정 조성물에 중합성 단량체, 중합 개시제 등을 첨가하고 중합체 안정화 처리를 수행함으로써 액정 층을 형성할 수 있다. 청색 상을 발현하는 액정 조성물은 응답 시간이 짧으며 광학적 등방성을 가져서, 배향 공정이 불필요하도록 하고 시야각 의존성을 감소시키는 데 기여한다. 또한, 배향막이 제공될 필요가 없고 러빙 처리가 필요하지 않으므로, 러빙 처리에 의해 유발되는 정전기 방전(electrostatic discharge) 손상이 방지될 수 있고 제조 공정 도중 액정 디스플레이 장치의 불량 및 파손을 감소시킬 수 있다. 따라서, 액정 디스플레이 장치의 생산성이 증가할 수 있다. 산화물 반도체 막을 포함하는 트랜지스터는 정전기의 영향에 의해 트랜지스터의 전기적 특성이 상당히 변화할 수 있어 설계 범위로부터 벗어날 가능성이 있다. 따라서, 산화물 반도체 막을 포함하는 트랜지스터를 포함하는 액정 디스플레이 장치에 청색 상을 발현하는 액정 조성물을 사용하는 것이 좀더 효과적이다.
액정 재료의 고유 저항은 1*109 ohm cm 이상, 바람직하게는 1*1011 ohm cm 이상, 더욱 바람직하게는 1*1012 ohm cm 이상이다. 본 명세서에서 고유 저항은 20 ℃에서 측정됨을 주목한다.
액정 디스플레이 장치에 형성된 저장 용량 소자의 크기는 소정의 기간 동안 전하가 유지될 수 있도록 화소부에 제공된 트랜지스터의 리크 전류 등을 고려하여 설정된다. 저장 용량 소자의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정될 수 있다. 본 명세서에 개시된 산화물 반도체 막을 포함하는 트랜지스터를 이용함으로써, 각 화소의 액정 용량의 1/3 이하, 바람직하게는 1/5 이하인 용량을 갖는 저장 용량 소자를 제공하는 것으로 충분하다.
본 명세서에 개시된 산화물 반도체 막을 포함하는 트랜지스터(4040)에서, 오프 상태에서의 전류(오프 전류)가 작도록 제어될 수 있다. 따라서, 화소에서 영상 신호 등의 전기 신호가 더 긴 시간 동안 유지될 수 있으며, 온 상태에서 쓰기 간격이 더 길게 설정될 수 있다. 따라서, 리프래시 동작의 빈도가 감소할 수 있고 이는 소비 전력을 억제하는 효과를 초래한다.
또한, 본 명세서에 개시된 산화물 반도체 막을 포함하는 트랜지스터(4011)에서, 전계 효과 이동도는 높게 제어될 수 있으며; 따라서 주사선 구동 회로(4004)의 고속 구동이 가능하다. 본 실시형태에 따라, 화소부의 스위칭 트랜지스터 및 구동 회로부의 구동 트랜지스터는 한 기판 위에 형성될 수 있다. 즉, 실리콘 웨이퍼 등을 이용하여 형성된 반도체 장치가 구동 회로에 추가로 필요하지 않으므로, 반도체 장치의 부품 수를 감소시킬 수 있다.
또한, 트랜지스터(4011)와 동일한 산화물 반도체 층 적층을 포함하는 트랜지스터를 화소부에 사용할 수 있다. 화소부에서 고속으로 동작할 수 있는 트랜지스터를 이용함으로써, 고품질 영상 또는 대면적 디스플레이가 또한 제공될 수 있다.
액정 디스플레이 장치에는, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드 등을 사용할 수 있다.
수직 배향(VA) 모드를 채용한 투과형 액정 디스플레이 장치 등의 노멀리 블랙(normally black) 액정 디스플레이 장치가 바람직하다. 수직 배향 모드로서 몇가지 예가 제시된다. 예를 들어, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, 본 실시형태는 VA 액정 디스플레이 장치에 적용될 수 있다. VA 액정 디스플레이 장치는 액정 디스플레이 패널의 액정 분자의 배향이 제어되는 형태의 일종이다. VA 액정 디스플레이 장치에서, 액정 분자는 전압이 인가되지 않을 경우 패널 표면에 대해 수직 방향으로 배향된다. 또한, 화소가 일부 영역(서브픽셀)으로 분할되고 그들의 각 영역에서 분자가 상이한 방향으로 배향되는, 멀티 도메인화 또는 멀티-도메인 설계로 지칭되는 방법을 사용하는 것이 가능하다.
디스플레이 장치에서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재 또는 반사방지 부재 등의 광학 부재(광학 기판) 등이 적절히 제공된다. 예를 들어, 편광 기판 및 위상차 기판을 이용함으로써 원 편광이 수득될 수 있다. 또한, 광원으로서 백라이트, 사이드 라이트(side light) 등을 사용할 수 있다.
화소부의 표시 방식으로서, 프로그래시브 방식, 인터레이스 방식등을 사용할 수 있다. 또한, 색을 표시할 경우 화소에서 제어되는 색 요소는:R, G 및 B(R, G 및 B는 각각 적색, 녹색 및 청색에 상당함)의 3가지 색으로 한정되지 않는다. 예를 들어, R, G, B 및 W(W는 백색에 상당함);R, G, B, 및 옐로(yellow), 시안(cyan), 마젠타(magenta)중 하나 이상 등을 사용할 수 있다. 또한, 표시 영역의 크기는 색 요소의 각 점들 간에 상이할 수 있다. 개시된 발명은 컬러 표시용 디스플레이 장치에 적용되는 것으로 한정되지 않으며; 개시된 발명은 또한 흑백 표시용 디스플레이 장치에 적용될 수 있음을 주목한다.
이와 달리, 디스플레이 장치에 포함된 디스플레이 소자로서, 전계 발광을 이용하는 발광 소자를 사용할 수 있다. 전계 발광을 이용하는 발광 소자는 발광 재료가 유기 화합물 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자로 지칭되며, 후자는 무기 EL 소자로 지칭된다.
유기 EL 소자에서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 발광 유기 화합물을 포함하는 층에 개별적으로 주입되어 전류가 흐른다. 캐리어(전자 및 정공)가 재결합되고, 따라서 발광 유기 화합물이 여기된다. 발광 유기 화합물이 여기 상태에서 기저 상태로 복귀하여 발광한다. 상기 메카니즘으로 인해, 상기 발광 소자는 전류-여기형 발광 소자로 지칭된다. 여기서는 발광 소자로서 유기 EL 소자의 예가 설명됨을 주목한다.
발광 소자로부터 방출된 광을 추출하기 위해서, 적어도 하나의 한 쌍의 전극이 광-투과 특성을 갖기만 하면 허용할 수 있다. 트랜지스터 및 발광 소자는 기판 위에 형성된다. 발광 소자는 기판의 반대 면을 통해 발광이 추출되는 전면 발광 구조; 기판 측의 면을 통해 발광이 추출되는 배면 발광 구조; 또는 기판의 반대 면 및 기판 측의 면을 통해 발광이 추출되는 양면 발광 구조를 가질 수 있으며, 임의의 이들 발광 구조를 갖는 발광 소자를 사용할 수 있다.
디스플레이 소자로서 발광 소자가 사용된 발광 장치의 예는 도 6의 (b)에 예시된다. 디스플레이 소자인 발광 소자(4513)는 화소부(4002)에 제공된 트랜지스터(4010)에 전기적으로 접속된다. 발광 소자(4513)의 구조는 제1 전극 층(4030), 전계 발광 층(4511) 및 제2 전극 층(4031)을 포함하는 적층 구조에 한정되지 않는다. 발광 소자(4513)의 구조는 발광 소자(4513)로부터 광이 추출되는 방향 등에 따라 적절히 변경될 수 있다.
유기 절연 재료 또는 무기 절연 재료를 이용하여 격벽(4510)을 형성할 수 있다. 격벽(4510)은, 감광성 수지 재료를 이용하여 제1 전극 층(4030) 위에 개구부를 갖도록 형성하여 개구부의 측벽이 연속적인 곡률을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다.
전계 발광 층(4511)은 단일 층 또는 적층된 복수의 층 중 하나를 이용하여 형성될 수 있다.
산소, 수소, 수분, 이산화탄소 등이 발광 소자(4513)에 침입하는 것을 방지하기 위해 제2 전극 층(4031) 및 격벽(4510) 위에 보호막을 형성할 수 있다. 보호막으로서, 질화 실리콘 막, 질화 산화 실리콘 막, DLC 막 등을 형성할 수 있다.
또한, 산소, 수소, 수분, 이산화탄소 등이 발광 소자(4513)에 침입하지 못하도록 발광 소자(4513)를 커버하기 위해 증착법에 의해 유기 화합물을 포함하는 층을 퇴적할 수 있다.
또한, 제1 기판(4001), 제2 기판(4006) 및 실런트(4005)로 형성된 공간에, 밀봉을 위해 충진재(4514)가 제공된다. 패널이 외기에 노출되지 않도록, 기밀성이 높고 탈기가 거의 되지 않는 보호막(예를 들어, 라미네이트 막 또는 자외선 경화성 수지 막) 또는 커버 재료를 이용하여 상기 방식으로 패널을 패키징(밀봉)하는 것이 바람직하다.
충진재(4514)로서, 자외선 경화성 수지 또는 열경화성 수지뿐만 아니라 질소 또는 아르곤 등의 불활성 가스를 사용할 수 있다. 예를 들어, PVC(polyvinyl chloride), 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 실리콘 수지, PVB(polyvinyl butyral) 또는 EVA(ethylene vinyl acetate)를 사용할 수 있다. 예를 들어, 충진재로서 질소가 사용된다.
또한, 필요할 경우, 발광 소자의 발광면 위에 편광판, 원 편광판(타원 편광판 포함), 위상차 판(λ/4 판 또는 λ/2 판) 또는 컬러 필터 등의 광학 필름이 적절히 제공될 수 있다. 또한, 편광판 또는 원 편광판에 반사 방지막이 제공될 수 있다. 예를 들어, 표면 위의 요철에 의해 반사광을 확산시켜 눈부심(glare)을 감소시킬 수 있는 눈부심 방지 처리를 수행할 수 있다.
또한, 디스플레이 장치로서 전자 잉크를 구동시킨 전자 종이가 제공될 수 있다. 전자 종이는 또한 전기영동 디스플레이 장치(전기영동 디스플레이)로도 지칭되며, 일반 종이와 동일한 수준의 가독성을 갖고, 다른 디스플레이 장치보다 소비 전력이 낮으며, 얇고 가볍게 제조할 수 있는 것이 장점이다.
전기영동 디스플레이 장치는 다양한 형태를 가질 수 있다. 전기영동 디스플레이 장치는 용매 또는 용질에 분산된 복수의 마이크로캡슐을 포함하며, 각 마이크로캡슐은 양으로 하전된 제1 입자 및 음으로 하전된 제2 입자를 포함한다. 마이크로캡슐에 전계를 인가함으로써 마이크로캡슐의 입자는 서로 반대 방향으로 이동하며 한쪽에 집합된 입자의 색만 표시된다. 제1 입자 및 제2 입자는 각각 염료를 포함하며 전계 없이는 이동하지 않음을 주목한다. 또한, 제1 입자 및 제2 입자는 상이한 색(무색일 수 있음)을 갖는다.
따라서, 전기영동 디스플레이 장치는 유전 상수가 높은 물질이 고 전계 영역으로 이동하는 소위 유전 영동 효과(dielectrophoretic effect)를 이용하는 디스플레이 장치이다.
상기 마이크로캡슐이 용매에 분산된 용액을 전자 잉크로 지칭한다. 이 전자 잉크는 유리, 플라스틱, 직물, 종이 등의 표면 위에 인쇄될 수 있다. 또한, 컬러 필터, 또는 염료를 갖는 입자를 이용함으로써 컬러 표시를 또한 실현할 수 있다.
마이크로캡슐의 제1 입자 및 제2 입자는 각각, 도전성 재료, 절연 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전계 발광 재료, 일렉트로크로믹(electrochromic) 재료 및 자기 영동 재료로부터 선택된 단일 재료로 형성되거나, 이들 중 임의의 복합 재료로 형성될 수 있음을 주목한다.
전자 종이로서, 트위스트 볼(twisting ball) 표시 시스템을 이용한 디스플레이 장치를 사용할 수 있다. 트위스트 볼 표시 시스템은, 디스플레이 소자에 사용된 전극 층들인 제1 전극 층 및 제2 전극 층 사이에 각각 흑색 및 백색으로 착색된 구형 입자가 배치되고, 제1 전극 층과 제2 전극 층 사이에 전위차가 생성되어 구형 입자의 방향을 제어하여, 표시를 수행하는 방법을 지칭한다.
도 5의 (a) 내지 도 5의 (c) 및 도 6의 (a) 및 (b)에서, 제1 기판(4001) 및 제2 기판(4006)으로서, 유리 기판에 추가하여, 가요성 기판, 예를 들어 광 투과 특성 등을 갖는 플라스틱 기판을 사용할 수 있다. 플라스틱으로서, FRP(fiberglass-reinforced plastic)판, PVF(polyvinyl fluoride) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 광 투과 특성이 필요하지 않을 경우, 알루미늄, 스테인레스 스틸 등의 금속 기판(금속 필름)을 사용할 수 있다. 예를 들어, PVF 필름들 또는 폴리에스테르 필름들 사이에 알루미늄 호일이 끼워진 구조를 갖는 시트를 사용할 수 있다.
본 실시형태에서, 절연막(4020)으로서 산화 알루미늄 막이 사용된다.
산화물 반도체 막 위에 절연막(4020)으로서 제공된 산화 알루미늄 막은 산소, 또는 수소 또는 수분 등의 불순물을 투과시키지 않는 우수한 차단 효과(블러킹 효과)를 갖는다.
따라서, 제조 공정 도중 및 제조 후에, 산화 알루미늄 막은 변동을 유발할 수 있는 수소 또는 수분 등의 불순물이 산화물 반도체 막으로 침입하는 것을 방지하고 산화물 반도체의 주성분 재료인 산소가 산화물 반도체 막으로부터 방출되는 것을 방지하기 위한 보호막으로서 작용한다.
평탄화 절연막으로서 작용하는 절연막(4021)은, 아크릴 수지, 폴리이미드 수지, 벤조시클로부텐계 수지, 폴리아미드 수지 또는 에폭시 수지 등의 내열성을 갖는 유기 재료를 이용하여 형성될 수 있다. 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용하는 것도 가능하다. 절연막은 상기 재료로 형성된 복수의 절연막을 적층함으로써 형성될 수 있다.
디스플레이 소자에 전압을 인가하기 위한 제1 전극 층 및 제2 전극 층(이들 각각은 화소 전극 층, 공통 전극 층, 대향 전극 층 등으로 지칭될 수 있음)은, 광이 추출되는 방향, 전극 층이 제공되는 위치, 전극 층의 패턴 구조 등에 의존하는 광 투과성 또는 광 반사성을 가질 수 있다.
제1 전극 층(4030) 및 제2 전극 층(4031)은 산화 텅스텐을 포함하는 산화 인듐, 산화 텅스텐을 포함하는 산화 인듐 아연, 산화 티타늄을 포함하는 산화 인듐, 산화 티타늄을 포함하는 산화 인듐 주석, 산화 인듐 주석, 산화 인듐 아연, 산화 실리콘이 첨가된 산화 인듐 주석, 또는 그라펜 등의 광 투과성 전도성 재료를 이용하여 형성될 수 있다.
제1 전극 층(4030) 및 제2 전극 층(4031)은 각각, 텅스텐(W), 몰리브데늄(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu) 또는 은(Ag) 등의 금속; 그의 합금; 및 그의 질화물로부터 선택된 한 종류 또는 복수의 종류를 이용하여 형성될 수 있다.
트랜지스터는 정전기 등으로 인해 파괴되기 쉬우므로, 구동 회로를 보호하기 위한 보호 회로가 제공되는 것이 바람직하다. 보호 회로는 바람직하게는 비선형 소자를 이용하여 형성된다.
상술한 바와 같은 실시형태 1 또는 실시형태 2에 설명된 임의의 트랜지스터를 이용함으로써, 반도체 장치는 다양한 기능을 가질 수 있다.
(실시형태 4)
실시형태 1 또는 실시형태 2에 설명된 트랜지스터를 이용하여, 대상물 상의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 형성할 수 있다.
이미지 센서 기능을 갖는 반도체 장치의 예가 도 7의 (a)에 예시된다. 도 7의 (a)는 포토 센서의 등가 회로도이고, 도 7의 (b)는 포토센서의 일부를 예시하는 단면도이다.
포토다이오드(602)에서, 한 전극은 포토다이오드 리셋 신호선(658)에 전기적으로 접속되고, 다른 전극은 트랜지스터(640)의 게이트에 전기적으로 접속된다. 트랜지스터(640)의 소스 및 드레인 중의 하나는 포토 센서 기준 신호선(672)에 전기적으로 접속되고 트랜지스터(640)의 소스 및 드레인 중의 다른 하나는 트랜지스터(656)의 소스 및 드레인 중의 하나에 전기적으로 접속된다. 트랜지스터(656)의 게이트는 게이트 신호선(659)에 전기적으로 접속되며, 트랜지스터(656)의 소스 및 드레인 중의 다른 하나는 포토 센서 출력 신호선(671)에 전기적으로 접속된다.
본 명세서의 회로도에서, 산화물 반도체 막을 포함하는 트랜지스터는 산화물 반도체 막을 포함하는 트랜지스터로 구분될 수 있도록 기호 "OS"로 나타냄을 주목한다. 도 7의 (a)의 트랜지스터(640) 및 트랜지스터(656)로서 각각, 산화물 반도체 스택을 포함하는 트랜지스터인, 실시형태 1 또는 실시형태 2에 설명된 임의의 트랜지스터를 사용할 수 있다. 본 실시형태에 설명된 것은 실시형태 1에 설명된 트랜지스터와 유사한 구조를 갖는 트랜지스터가 사용된 예이다.
도 7의 (b)는 포토 센서의 포토다이오드(602) 및 트랜지스터(640)의 단면도이다. 센서로서 기능하는 포토다이오드(602), 및 트랜지스터(640)는 절연 표면을 갖는 기판(601)(TFT 기판) 위에 제공된다. 기판(613)은 접착층(608)을 사이에 개재시켜 포토다이오드(602) 및 트랜지스터(640) 위에 제공된다.
트랜지스터(640) 위에 절연막(631), 절연막(632), 층간 절연막(633) 및 층간 절연막(634)이 제공된다. 층간 절연막(633) 위에 포토다이오드(602)가 제공된다. 포토다이오드(602)에서, 층간 절연막(633) 위에 형성된 전극 층(641)과 층간 절연막(634) 위에 형성된 전극 층(642) 사이에, 제1 반도체 막(606a), 제2 반도체 막(606b) 및 제3 반도체 막(606c)이 층간 절연막(633) 측에서부터 순차적으로 적층된다.
전극 층(641)은 층간 절연막(634)에 제공된 도전 층(643)에 전기적으로 접속되며, 전극 층(642)은 전극 층(641)을 통해 도전 층(645)에 전기적으로 접속된다. 도전 층(645)은 트랜지스터(640)의 게이트 전극 층에 전기적으로 접속되며 포토다이오드(602)는 트랜지스터(640)에 전기적으로 접속된다.
여기서, 제1 반도체 막(606a)으로서 p-형 도전형을 갖는 반도체 막, 제2 반도체 막(606b)으로서 고 저항 반도체 막(i-형 반도체 막), 및 제3 반도체 막(606c)으로서 n-형 도전형을 갖는 반도체 막이 적층된 pin 포토다이오드가 예로서 예시된다.
제1 반도체 막(606a)은 p-형 반도체 막이며 p-형 도전형을 부여하는 불순물 원소를 포함하는 비정질 실리콘 막을 이용하여 형성될 수 있다. 제1 반도체 막(606a)은 13족에 속하는 불순물 원소(예를 들어, 붕소(B))를 포함하는 반도체 재료 가스를 이용하여 플라즈마 CVD법에 의해 형성된다. 반도체 재료 가스로서, 실란(SiH4)을 사용할 수 있다. 이와 달리, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 또한 이와 달리, 불순물 원소를 포함하지 않는 비정질 실리콘 막을 형성한 다음, 확산법 또는 이온 주입법을 이용하여 비정질 실리콘 막에 불순물 원소를 도입할 수 있다. 불순물 원소를 확산시키기 위해, 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 수행할 수 있다. 이 경우, 비정질 실리콘 막을 형성하는 방법으로서, LPCVD법, CVD법, 스퍼터링법 등을 사용할 수 있다. 제1 반도체 막(606a)은 두께가 10 nm 이상 및 50 nm 이하이도록 형성하는 것이 바람직하다.
제2 반도체 막(606b)은 i-형 반도체 막(진성 반도체 막)이며 비정질 실리콘 막을 이용하여 형성된다. 제2 반도체 막(606b)의 형성에 있어서, 비정질 실리콘 막은 반도체 재료 가스를 이용하여 플라즈마 CVD법에 의해 형성된다. 반도체 재료 가스로서, 실란(SiH4)를 사용할 수 있다. 이와 달리, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 제2 반도체 막(606b)은 LPCVD법, 기상 증착법, 스퍼터링법 등에 의해 형성될 수 있다. 제2 반도체 막(606b)은 두께가 200 nm 이상 및 1000 nm 이하이도록 형성하는 것이 바람직하다.
제3 반도체 막(606c)은 n-형 반도체 막이며 n-형 도전형을 부여하는 불순물 원소를 포함하는 비정질 실리콘 막을 이용하여 형성된다. 제3 반도체 막(606c)은 15족에 속하는 불순물 원소(예를 들어, 인(P))를 포함하는 반도체 재료 가스를 이용하여 플라즈마 CVD법에 의해 형성된다. 반도체 재료 가스로서, 실란(SiH4)을 사용할 수 있다. 이와 달리, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 또한 이와 달리, 불순물 원소를 포함하지 않는 비정질 실리콘 막을 형성한 다음, 확산법 또는 이온 주입법을 이용하여 비정질 실리콘 막에 불순물 원소를 도입할 수 있다. 불순물 원소를 확산시키기 위해, 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 수행할 수 있다. 이 경우, 비정질 실리콘 막을 형성하는 방법으로서, LPCVD법, CVD법, 스퍼터링법 등을 사용할 수 있다. 제3 반도체 막(606c)은 두께가 20 nm 이상 및 200 nm 이하이도록 형성하는 것이 바람직하다.
제1 반도체 막(606a), 제2 반도체 막(606b) 및 제3 반도체 막(606c)은 반드시 비정질 반도체일 필요는 없지만, 다결정 반도체 또는 미정질 반도체(반-비정질 반도체(semi-amorphous semiconductor:SAS))일 수 있다.
또한, 광전 효과에 의해 생성된 정공의 이동도는 전자의 이동도보다 낮다. 따라서, pin 포토다이오드는 p-형 반도체 막 측의 표면이 수광 면으로 사용될 경우 더 양호한 특성을 갖는다. 여기서, pin 포토다이오드가 위에 형성되는 기판(601)의 표면으로부터 포토다이오드(602)에 의해 수신되는 광이 전기 신호로 변환되는 예가 설명된다. 또한, 수광 면 위의 반도체 막과 반대의 도전형을 갖는 반도체 막으로부터의 광은 외란 광(disturbance light)이며; 따라서 전극 층은 광-차단 도전 막을 이용하여 형성되는 것이 바람직하다. 이와 달리, n-형 반도체 막 측이 수광 면일 수 있음을 주목한다.
절연 재료를 사용하여, 재료에 따라 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코팅, 디핑, 스프레이 코팅, 액적 토출법(예를 들어, 잉크젯법), 인쇄법(예를 들어, 스크린 인쇄 또는 오프셋 인쇄), 닥터 나이프, 롤러 코터, 커튼 코터 또는 나이프 코터 등의 방법 또는 장치(장비)를 이용하여 절연막(632), 층간 절연막(633) 및 층간 절연막(634)을 형성할 수 있다.
본 실시형태에서, 절연막(631)으로서 산화 알루미늄 막이 사용된다. 절연막(631)은 스퍼터링법 또는 플라즈마 CVD법에 의해 형성될 수 있다.
산화물 반도체 막 위에 절연막(631)으로서 제공된 산화 알루미늄 막은 산소, 또는 수소 또는 수분 등의 불순물을 투과시키지 않는 우수한 차단 효과(블러킹 효과)를 갖는다.
따라서, 제조 공정 도중 및 제조 후에, 산화 알루미늄 막은 특성 변화를 유발할 수 있는 수소 또는 수분 등의 불순물이 산화물 반도체 막으로 침입하는 것을 방지하고 산화물 반도체의 주성분 재료인 산소가 산화물 반도체 막으로부터 방출되는 것을 방지하기 위한 보호막으로서 작용한다.
절연막(632)은, 무기 절연 재료를 이용하여 형성될 수 있으며, 산화 실리콘 층, 산화 질화 실리콘 층, 산화 알루미늄 층 및 산화 질화 알루미늄 층 등의 임의의 산화물 절연막; 및 질화 실리콘 층, 질화 산화 실리콘 층, 질화 알루미늄 층 및 질화 산화 알루미늄 층 등의 질화물 절연막을 포함하는 단일 층 구조 또는 적층 구조를 가질 수 있다.
표면 거칠기의 감소를 위해, 각 층간 절연막(633 및 634)으로서, 평탄화 절연막으로 작용하는 절연막을 사용하는 것이 바람직하다. 층간 절연막(633 및 634)으로서, 예를 들어 폴리이미드 수지, 아크릴 수지, 벤조시클로부텐계 수지, 폴리아미드 수지 또는 에폭시 수지 등의 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 상기 유기 절연 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG, BPSG 등의 단일 층 또는 적층을 사용하는 것이 가능하다.
포토다이오드(602)에 입사하는 광을 검출함으로써, 피검출물의 데이타를 판독할 수 있다. 피검출물의 데이타 판독시 백라이트 등의 광원을 사용할 수 있음을 주목한다.
상술한 바와 같이, 매립 채널을 포함하는 산화물 반도체 스택을 사용함으로써, 트랜지스터의 전기적 특성이 정확히 제어될 수 있으며, 트랜지스터에 바람직한 전기적 특성을 부여할 수 있다. 따라서, 상기 트랜지스터를 이용함으로써, 고성능, 고 신뢰성 및 저 소비전력 등의 다양한 목적을 만족하는 반도체 장치가 제공될 수 있다.
본 실시형태는 다른 실시형태에 설명된 구조와 적절히 조합하여 구현될 수 있다.
(실시형태 5)
본 명세서에 개시된 반도체 장치는 다양한 전자 기기(게임기 포함)에 적용될 수 있다. 본 발명이 적용될 수 있는 전자 기기의 예는 텔레비젼 세트(텔레비젼 또는 텔레비젼 수신기로도 지칭됨), 컴퓨터용 모니터, 디지털 카메라 및 디지털 비디오 카메라 등의 카메라, 디지털 사진 액자, 휴대폰, 휴대용 게임기, 휴대용 정보 단말기, 오디오 재생 장치, 게임기(예를 들어, 빠칭코 기계 또는 슬롯 머신), 게임기 하우징 등을 포함한다. 상기 전자 기기의 구체적인 예는 도 8의 (a) 내지 (d)에 예시된다.
도 8의 (a)는 표시부를 갖는 테이블(9000)을 예시한다. 테이블(9000)에서, 표시부(9003)는 하우징(9001)에 통합된다. 본 발명의 한 실시형태에 따라 제조된 반도체 장치를 표시부(9003)에 사용할 수 있으며, 표시부(9003)에 영상이 표시될 수 있다. 하우징(9001)은 4개의 다리 부(9002)에 의해 지지됨을 주목한다. 또한, 전력 공급을 위한 전원 코드(9005)가 하우징(9001)에 제공된다.
표시부(9003)는 터치-입력 기능을 갖는다. 사용자가 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치할 경우, 사용자는 스크린의 작동 및 정보 입력을 수행할 수 있다. 또한, 테이블이 가전 제품과 통신하거나 가전 제품을 제어하도록 제조될 수 있을 경우, 표시부(9003)는 화면상의 조작에 의해 가전 제품을 제어하는 제어 장치로서 작용할 수 있다. 예를 들어, 실시형태 3에 설명된 이미지 센서를 갖는 반도체 장치를 이용함으로써 표시부(9003)는 터치 패널로서 작용할 수 있다.
또한, 표시부(9003)의 화면은 하우징(9001)에 제공된 힌지를 이용하여 바닥에 수직으로 설치될 수 있으며; 따라서, 테이블(9000)은 텔레비젼 세트로도 사용될 수 있다. 대형 화면을 갖는 텔레비젼 세트는 작은 방에서 이용할 수 있기에는 지나치게 많은 공간을 차지한다. 하지만, 표시부가 내장된 테이블로는, 방에서 공간을 활용하는 것이 가능하다.
도 8의 (b)는 텔레비젼 세트(9100)를 예시한다. 텔레비젼 세트(9100)에서, 표시부(9103)는 하우징(9101)에 통합된다. 본 발명의 한 실시형태를 이용하여 제조된 반도체 장치가 표시부(9103)에 사용될 수 있어서, 영상이 표시부(9103)에 표시될 수 있다. 여기서 하우징(9101)은 스탠드(9105)에 의해 지지됨을 주목한다.
텔레비젼 세트(9100)는 하우징(9101)의 작동 스위치 또는 별도의 리모트 콘트롤러(9110)로 작동될 수 있다. 채널 및 볼륨은 리모트 콘트롤러(9110)의 작동 키(9109)로 제어될 수 있어서, 표시부(9103)에 표시된 영상이 제어될 수 있다. 또한, 리모트 콘트롤러(9110)에는 리모트 콘트롤러(9110)로부터의 데이타 출력을 표시하기 위한 표시부(9107)가 제공될 수 있다.
도 8의 (b)에 예시된 텔레비젼 세트(9100)에 수신기, 모뎀 등이 제공된다. 수신기를 이용하여, 텔레비젼 세트(9100)는 일반적인 텔레비젼 방송을 수신할 수 있다. 또한, 텔레비젼 세트(9100)가 모뎀을 거쳐 유선 또는 무선 접속으로 통신 네트워크에 접속될 경우, 일방향(송신자에서 수신자로) 또는 쌍방향(송신자와 수신자 사이 또는 수신자들 사이) 데이타 통신이 수행될 수 있다.
상기 실시형태에 설명된 매립 채널을 포함하는 반도체 장치가 텔레비젼 세트의 표시부(9103)에 사용될 경우, 텔레비젼 세트는 종래의 텔레비젼 세트보다 더 높은 표시 품질을 가질 수 있다.
도 8의 (c)는 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 기기(9206) 등을 포함하는 컴퓨터를 예시한다. 컴퓨터는 표시부(9203)에 본 발명의 한 실시형태에 따라 제조된 반도체 장치를 포함한다.
또한, 상기 실시형태에 설명된 반도체 장치가 컴퓨터의 표시부(9203)에 사용될 경우, 표시부는 종래의 표시부보다 더 높은 표시 품질을 가질 수 있다.
도 8의 (d)는 휴대폰의 예를 예시한다. 휴대폰(9500)에는, 하우징(9501)에 통합된 표시부(9502), 작동 버튼(9503), 외부 접속 포트(9504), 스피커(9505), 마이크로폰(9506) 등이 제공된다. 휴대폰(9500)은 표시부(9502)에 본 발명의 한 실시형태를 이용하여 제조된 반도체 장치를 이용하여 제조됨을 주목한다.
사용자는 도 8의 (d)에 예시된 휴대폰(9500)의 표시부(9502)를 손가락 등으로 터치함으로써 데이타를 입력하거나, 전화를 걸거나, 문자를 보낼 수 있다.
표시부(9502)에는 주로 3개의 화면 모드가 있다. 제1 모드는 주로 영상을 표시하는 표시 모드이다. 제2 모드는 주로 문자 등의 데이타를 입력하는 입력 모드이다. 제3 모드는 표시 모드 및 입력 모드의 두 모드가 조합된 모드이다.
예를 들어, 전화를 걸거나 문자를 보내는 경우, 표시부(9502)에 주로 문자 입력을 위한 문자 입력 모드가 선택되어 화면에 표시되는 문자가 입력될 수 있다. 이 경우, 표시부(9502)의 거의 전체 화면에 키보드 또는 숫자 버튼을 표시하는 것이 바람직하다.
자이로스코프 또는 가속도 센서 등의 경사를 검출하기 위한 센서를 포함하는 검출 장치를 휴대폰(9500) 내부에 제공함으로써, 휴대폰(9500)의 방향(휴대폰(9500)이 가로 모드 또는 세로 모드에서 수평 또는 수직으로 배치되는지 여부)을 판단하여, 표시부(9502)의 화면 표시가 자동으로 전환될 수 있다.
또한, 표시부(9502)를 터치하거나 하우징(9501)의 작동 버튼(9503)을 작동함으로써 화면 모드가 전환된다. 이와 달리, 표시부(9502)에 표시되는 영상의 종류에 따라 화면 모드가 전환될 수 있다. 예를 들어, 표시부에 표시되는 영상 신호가 동영상 데이타 신호일 경우, 화면 모드는 표시 모드로 전환된다. 신호가 문자 데이타 신호일 경우, 화면 모드는 입력 모드로 전환된다.
또한, 입력 모드에서, 표시부(9502)의 광학 센서에 의해 검출된 신호가 검출되는 동안 표시부(9502) 터치에 의한 입력이 일정 기간 내에 수행되지 않는 경우, 화면 모드는 입력 모드에서 표시 모드로 전환되도록 제어될 수 있다.
표시부(9502)는 또한 이미지 센서로서 작용할 수 있다. 예를 들어, 표시부(9502)를 손바닥 또는 손가락으로 터치함으로써 장문(palm print), 지문 등의 영상을 촬영하여 본인 인증을 수행할 수 있다. 또한, 표시부에 근적외광(near-infrared light)을 방출하는 백라이트 또는 센싱 광원을 제공함으로써, 손가락 정맥, 손바닥 정맥 등의 영상을 촬영할 수 있다.
상기 실시형태에 설명된 반도체 장치가 사용될 경우, 표시에서 색 혼합, 색 변이 등이 쉽게 발생하지 않는다. 따라서, 휴대폰의 표시부(9502)에 상기 반도체 장치를 사용할 경우, 휴대폰은 종래의 것보다 더 높은 표시 품질을 가질 수 있다. 또한, 한 쌍의 기판이 차광 스페이서에 의해 지지되어, 반도체 장치는 충격 또는 왜곡 등의 외력에 대해 극히 강하다. 따라서, 상기 반도체 장치는 도 8의 (d)에 예시된 휴대폰에 바람직하게 사용될 수 있다.
본 실시형태에 설명된 방법 및 구조는 다른 실시형태에 설명된 임의의 방법 및 구조와 적절히 조합될 수 있다.
(실시예 1)
본 실시예에서, 제1 산화물 반도체 층, 제1 산화물 반도체 층보다 에너지 갭이 더 작은 제2 산화물 반도체 층, 및 제3 산화물 반도체 층을 포함하며 이들이 이 순서대로 적층된 시료를 제조하였고; 시료의 이온화 전위를 측정하였고; 그 결과를 기초로 에너지 밴드를 계산하여 에너지 밴드 다이어그램을 수득하였다. 본 명세서에서, 이온화 전위 값은 밴드 갭 및 전자 친화도의 합에 상당하며, 밴드 갭 값은 엘립소미터(ellipsometer)로 단일 재료 막을 측정함으로써 수득된 값이다.
시료 1로서, 단결정 실리콘 기판 위에 5-nm 두께 IGZO 막, 5-nm 두께 In-Sn-Zn계 산화물 막 및 5-nm 두께 IGZO 막을 적층하였다. 이들 막은 산소 분위기(산소 비율이 100%)하에 300 ℃의 기판 온도에서 스퍼터링법에 의해 퇴적되었다. 타겟으로서 조성비 In:Ga:Zn=1:1:1[원자비]인 산화물 타겟을 사용하여 IGZO 막을 형성하였다. 또한, In-Sn-Zn계 산화물 막으로서 조성비 In:Sn:Zn=2:1:3[원자비]인 산화물 타겟을 사용하였다.
도 11의 (a)는, 석영 기판을 사용하여, 상기와 동일한 퇴적 조건하에서 5-nm 두께 제1 IGZO 막(1001), 5-nm 두께 In-Sn-Zn계 산화물 막(1002) 및 5-nm 두께 제2 IGZO 막(1003)이 석영 기판(1000) 위에 적층되도록 적층함으로써 수득된 시료 2의 단면의 TEM 사진이다. 그의 개략도가 도 11의 (b)에 예시됨을 주목한다. 도 11의 (b)에서, 산화물 반도체 층들 간의 계면을 점선으로 개략적으로 나타낸다. 일부 경우에, 산화물 반도체 층들 간의 계면은 재료, 퇴적 조건 또는 열처리에 따라 불명확하다. 도 11의 (a)에 도시된 시료 2에 IGZO 막과 In-Sn-Zn계 산화물 막 간의 계면이 관찰될 수 있다. 또한, 도 11의 (a)에서, 제2 IGZO 막(1003) 및 In-Sn-Zn계 산화물 막(1002)에 결정이 관찰될 수 있으며, 제2 IGZO 막(1003) 및 In-Sn-Zn계 산화물 막(1002)은 c-축 배향된 결정성 산화물 반도체(CAAC-OS) 막이다. 또한, 도 11의 (a)에서, 제1 IGZO 막(1001)은 비정질 구조를 갖는다. 도 11의 (a)에서 3개 층 가운데 2개 층은 결정성 구조를 갖는 산화물 반도체 막이지만; 산화물 반도체 스택의 구조는 이에 제한되지 않음을 주목한다. 제2 IGZO 막(1003) 만이 결정성 구조를 가질 수 있거나, 3개 층 모두가 비정질 구조를 가질 수 있다.
이온화 전위는 시료 1을 시료 1의 표면 측으로부터 스퍼터링하면서 UPS(ultraviolet photoelectron spectroscopy)에 의해 측정하였다. 측정 결과를 도 9에 도시한다.
도 9에서, 가로축은 시료 1의 표면 측으로부터 수행된 스퍼터링 시간을 나타내고 세로축은 이온화 전위를 나타낸다. 막들 간의 경계는 IGZO 막의 스퍼터링 속도가 In-Sn-Zn계 산화물 막의 스퍼터링 속도와 동일하다는 가정하에 나타낸다. 도 9에서, IGZO 막들 간에 끼워진 In-Sn-Zn계 산화물 막의 이온화 전위가 저하된다. 이온화 전위는 진공 준위와 가전자대 간의 에너지 차이에 상응함을 주목한다.
이온화 전위 값에서 엘립소미터에 의해 측정된 밴드 갭을 빼서 전도대의 에너지를 수득하여, 적층 막의 밴드 구조를 형성하였다. IGZO 막의 밴드 갭은 3.2 eV였고, In-Sn-Zn계 산화물 막의 밴드 갭은 2.8 eV였음을 주목한다. 도 10은 결과를 도시한다. 도 10은 도 1의 (d)의 에너지 밴드 다이어그램의 경우에서와 같이 매립 채널이 형성됨을 나타낸다.
본 실시예에 따라, 에너지 밴드 다이어그램으로서, 도 10 또는 도 1의 (d)는, 제1 산화물 반도체 층 및 제3 산화물 반도체 층으로 IGZO 막이 사용되고, 제1 산화물 반도체 층 및 제3 산화물 반도체 층보다 이온화 전위가 높고 에너지 갭이 작은 제2 산화물 반도체 층으로 In-Sn-Zn계 산화물 막이 사용된 적층에 적용될 수 있다. 제1 산화물 반도체 층, 제2 산화물 반도체 층 및 제3 산화물 반도체 층의 재료의 조합은 특별히 제한되지 않으며, 사용되는 재료의 에너지 갭을 고려하여, 도 10 또는 도 1의 (d)에 도시된 에너지 밴드 다이어그램을 만족하도록 실시자가 재료를 적절히 선택 및 조합할 수 있다. 예를 들어, 제1 산화물 반도체 층 및 제3 산화물 반도체 층으로 IGZO 막이 사용되고 제2 산화물 반도체 층으로 IZO 막이 사용된 적층 구조를 사용할 수 있다.
101:산화물 반도체 층, 102:산화물 반도체 층, 103:산화물 반도체 층, 111: 산소-과잉 영역, 112:산소-과잉 영역, 113:산소-과잉 영역, 121a:제1 저-저항 영역, 121b: 제1 저-저항 영역, 121c:채널 형성 영역, 121d:제1 영역, 121e:제1 영역, 122a:제2 저-저항 영역, 122b:제2 저-저항 영역, 122c:채널 형성 영역, 122d:제2 영역, 122e:제2 영역, 123a:제3 저-저항 영역, 123b:제3 저-저항 영역, 123c:채널 형성 영역, 123d:제3 영역, 123e:제3 영역, 131d:제1 영역, 131e:제1 영역, 132d:제2 영역, 132e:제2 영역, 133d:제3 영역, 400:기판, 401:게이트 전극 층, 402:게이트 절연막, 403:산화물 반도체 스택, 405a:소스 전극 층, 405b:드레인 전극 층, 405c:소스 전극 층, 405d:드레인 전극 층, 407:절연막, 421:도펀트, 431:산소, 436:산화물 절연막, 442:게이트 절연막, 465a:배선 층, 465b:배선 층, 510:트랜지스터, 520:트랜지스터, 530:트랜지스터, 540:트랜지스터, 550:트랜지스터, 560:트랜지스터, 570:트랜지스터, 601:기판, 602:포토다이오드, 606a:반도체 막, 606b:반도체 막, 606c:반도체 막, 608:접착층, 613:기판, 631:절연막, 632:절연막, 633:층간 절연막, 634:층간 절연막, 640:트랜지스터, 641:전극 층, 642:전극 층, 643:도전 층, 645:도전 층, 656:트랜지스터, 658:포토다이오드 리셋 신호선, 659:게이트 신호선, 671:포토 센서 출력 신호선, 672:포토 센서 기준 신호선, 1000:석영 기판, 1001:제1 IGZO 막, 1002:In-Sn-Zn계 산화물 막, 1003:제2 IGZO 막, 4001:기판, 4002:화소부, 4003:신호선 구동 회로, 4004:주사선 구동 회로, 4005:실런트, 4006:기판, 4008:액정층, 4010:트랜지스터, 4011:트랜지스터, 4013:액정 소자, 4015:접속 단자 전극, 4016:단자 전극, 4018:FPC, 4019:이방성 도전 막, 4020:절연막, 4021:절연막, 4023:절연막, 4030:전극 층, 4031:전극 층, 4032:절연막, 4040:트랜지스터, 4510:격벽, 4511:전계 발광 층, 4513:발광 소자, 4514:충진재, 9000:테이블, 9001:하우징, 9002:다리 부, 9003:표시부, 9004:표시 버튼, 9005:전원 코드, 9100:텔레비젼 세트, 9101:하우징, 9103:표시부, 9105:스탠드, 9107:표시부, 9109:작동 키, 9110:별도의 리모트 콘트롤러, 9201:본체, 9202:하우징, 9203:표시부, 9204:키보드, 9205:외부 접속 포트, 9206:포인팅 기기, 9500:휴대폰, 9501:하우징, 9502:표시부, 9503:작동 버튼, 9504:외부 접속 포트, 9505:스피커, 9506:마이크로폰
본 출원은, 전체 내용이 본 명세서에 참조로 포함된, 2011년 6월 17일에 일본 특허청에 출원된 일본 특허출원 제2011-135365호를 기초로 한다.

Claims (18)

  1. 반도체 장치의 제조 방법에 있어서,
    제1 산화물 반도체 층, 및 상기 제1 산화물 반도체 층의 에너지 갭과 상이한 에너지 갭을 갖는 제2 산화물 반도체 층을 포함하는 산화물 반도체 스택을 형성하는 단계;
    상기 산화물 반도체 스택 위에 소스 전극 층 및 드레인 전극 층을 형성하는 단계;
    상기 소스 전극 층 및 상기 드레인 전극 층 위에 게이트 절연막을 형성하는 단계;
    마스크로서 상기 소스 전극 층 및 상기 드레인 전극 층을 이용하여 상기 산화물 반도체 스택에 산소를 도입하는 단계; 및
    상기 게이트 절연막이 사이에 개재되어 상기 산화물 반도체 스택과 중첩되는 게이트 전극 층을 형성하는 단계
    를 포함하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 마스크로서 상기 게이트 전극 층을 이용하여 상기 산화물 반도체 스택에 도펀트를 도입하는 단계를 추가로 포함하는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 게이트 전극 층 위에 층간 절연막을 형성하는 단계;
    상기 소스 전극 층 및 상기 드레인 전극 층 중 적어도 하나에 도달하도록 상기 층간 절연막에 콘택 홀을 형성하는 단계; 및
    상기 층간 절연막 위에 배선 층을 형성하는 단계 - 상기 배선 층은 상기 콘택 홀을 통해 상기 소스 전극 층 및 상기 드레인 전극 층 중 상기 적어도 하나에 접속됨 -
    를 추가로 포함하는, 반도체 장치의 제조 방법.
  4. 반도체 장치의 제조 방법에 있어서,
    제1 산화물 반도체 층, 상기 제1 산화물 반도체 층 위의 제2 산화물 반도체 층 및 상기 제2 산화물 반도체 층 위의 제3 산화물 반도체 층을 포함하는 산화물 반도체 스택을 형성하는 단계 - 상기 제2 산화물 반도체 층은 상기 제1 산화물 반도체 층보다 에너지 갭이 더 작고, 상기 제3 산화물 반도체 층은 상기 제2 산화물 반도체 층보다 에너지 갭이 더 큼 -;
    상기 산화물 반도체 스택 위에 소스 전극 층 및 드레인 전극 층을 형성하는 단계;
    상기 소스 전극 층 및 상기 드레인 전극 층 위에 게이트 절연막을 형성하는 단계;
    마스크로서 상기 소스 전극 층 및 상기 드레인 전극 층을 이용하여 상기 산화물 반도체 스택에 산소를 도입하는 단계; 및
    상기 게이트 절연막이 사이에 개재되어 상기 산화물 반도체 스택과 중첩되는 게이트 전극 층을 형성하는 단계
    를 포함하는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제3 산화물 반도체 층은 상기 제1 산화물 반도체 층의 측면 및 상기 제2 산화물 반도체 층의 측면을 커버하는, 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 마스크로서 상기 게이트 전극 층을 이용하여 상기 산화물 반도체 스택에 도펀트를 도입하는 단계를 추가로 포함하는, 반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 게이트 전극 층 위에 층간 절연막을 형성하는 단계;
    상기 소스 전극 층 및 상기 드레인 전극 층 중 적어도 하나에 도달하도록 상기 층간 절연막에 콘택 홀을 형성하는 단계; 및
    상기 층간 절연막 위에 배선 층을 형성하는 단계 - 상기 배선 층은 상기 콘택 홀을 통해 상기 소스 전극 층 및 상기 드레인 전극 층 중 상기 적어도 하나에 접속됨 -
    를 추가로 포함하는, 반도체 장치의 제조 방법.
  8. 반도체 장치에 있어서,
    제1 산화물 반도체 층, 및 상기 제1 산화물 반도체 층의 에너지 갭과 상이한 에너지 갭을 갖는 제2 산화물 반도체 층을 포함하는 산화물 반도체 스택;
    상기 산화물 반도체 스택에 인접한 소스 전극 층 및 드레인 전극 층;
    상기 산화물 반도체 스택에 인접한 게이트 절연막; 및
    상기 게이트 절연막이 사이에 개재되어 상기 산화물 반도체 스택에 인접한 게이트 전극 층
    을 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 산화물 반도체 스택에서, 상기 소스 전극 층 및 상기 드레인 전극 층과 중첩되지 않는 영역은 상기 소스 전극 층 또는 드레인 전극 층과 중첩되는 영역보다 더 높은 산소 농도를 갖는 반도체 장치.
  10. 제8항에 있어서, 상기 산화물 반도체 스택에서 상기 게이트 전극 층과 중첩되지 않는 영역은 도펀트를 포함하는 반도체 장치.
  11. 제8항에 있어서,
    상기 게이트 전극 층 위의 층간 절연막 - 상기 층간 절연막은 상기 소스 전극 층 및 상기 드레인 전극 층 중 적어도 하나에 도달하는 콘택 홀을 가짐 -; 및
    상기 층간 절연막 위의 배선 층 - 상기 배선 층은 상기 콘택 홀을 통해 상기 소스 전극 층 및 상기 드레인 전극 층 중 상기 적어도 하나에 접속됨 -
    을 추가로 포함하는 반도체 장치.
  12. 제8항에 있어서, 상기 반도체 장치는 표시부를 갖는 테이블, 텔레비젼 세트, 컴퓨터 및 휴대폰으로 구성된 그룹으로부터 선택된 하나인 반도체 장치.
  13. 반도체 장치에 있어서,
    제1 산화물 반도체 층, 상기 제1 산화물 반도체 층과 접하는 제2 산화물 반도체 층, 및 상기 제2 산화물 반도체 층과 접하는 제3 산화물 반도체 층을 포함하는 산화물 반도체 스택 - 상기 제2 산화물 반도체 층은 상기 제1 산화물 반도체 층보다 더 작은 에너지 갭을 갖고, 상기 제3 산화물 반도체 층은 상기 제2 산화물 반도체 층보다 더 큰 에너지 갭을 가짐 -;
    상기 산화물 반도체 스택에 인접한 소스 전극 층 및 드레인 전극 층;
    상기 산화물 반도체 스택에 인접한 게이트 절연막; 및
    상기 게이트 절연막이 사이에 개재되어 상기 산화물 반도체 스택에 인접한 게이트 전극 층
    을 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 산화물 반도체 스택에서, 상기 소스 전극 층 및 상기 드레인 전극 층과 중첩되지 않는 영역은 상기 소스 전극 층 또는 드레인 전극 층과 중첩되는 영역보다 더 높은 산소 농도를 갖는 반도체 장치.
  15. 제13항에 있어서, 상기 제2 산화물 반도체 층의 전자 친화도는 상기 제1 산화물 반도체 층 및 제3 산화물 반도체 층의 전자 친화도보다 더 큰 반도체 장치.
  16. 제13항에 있어서, 상기 산화물 반도체 스택에서 상기 게이트 전극 층과 중첩되지 않는 영역은 도펀트를 포함하는 반도체 장치.
  17. 제13항에 있어서,
    상기 게이트 전극 층 위의 층간 절연막 - 상기 층간 절연막은 상기 소스 전극 층 및 상기 드레인 전극 층 중 적어도 하나에 도달하는 콘택 홀을 가짐 -; 및
    상기 층간 절연막 위의 배선 층 - 상기 배선 층은 상기 콘택 홀을 통해 상기 소스 전극 층 및 상기 드레인 전극 층 중 상기 적어도 하나에 접속됨 -
    을 추가로 포함하는 반도체 장치.
  18. 제13항에 있어서, 상기 반도체 장치는 표시부를 갖는 테이블, 텔레비젼 세트, 컴퓨터 및 휴대폰으로 구성된 그룹으로부터 선택된 하나인 반도체 장치.
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