JPH07321325A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 反射型もしくは透過型液晶表示装置などにお
いて、各表示画素に表示電圧を書き込む際に使用する薄
膜トランジスタに関し、電圧保持動作時のリーク電流を
減少することが可能な薄膜トランジスタの構造及び製造
方法を提供する。 【構成】 チャネルを形成するための半導体層２４と、
半導体層２４の一方の面に所定の間隔を隔てて形成され
たソース電極及びドレイン電極３０と、半導体層２４の
他方の面に接するゲート絶縁膜１６と、ゲート絶縁膜１
６を介して半導体層２４のチャネル形成を制御するゲー
ト電極１２とを絶縁基板１０上に形成した薄膜トランジ
スタにおいて、半導体層２４を、ゲート絶縁膜１６に接
する第１の半導体層１８と、第１の半導体層１８に接す
る第２の半導体層２０と、第２の半導体層２０に接する
第３の半導体層２２により構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、反射型もしくは透過型
液晶表示装置などにおいて、各表示画素に表示電圧を書
き込む際に使用する薄膜トランジスタに関する。

【０００２】

【従来の技術】図１８に、従来使用されてきた液晶表示
装置のアドレス用薄膜トランジスタ（ＴＦＴ）の構造を
示す。図１８（ａ）は、従来の逆スタガー型ＴＦＴの断
面図で、図１８（ｂ）は、従来のスタガー型ＴＦＴの断
面図である。図１８（ａ）の逆スタガー型ＴＦＴは、ゲ
ート電極１２の上部にチャネルとなる半導体層２４を有
する構造である。

【０００３】下地となる絶縁性基板１０上にゲート電極
１２が形成され、このゲート電極１２上にゲート絶縁膜
１６が形成されている。チャネルとなる半導体層２４は
ゲート絶縁膜上１６に堆積され、この半導体層２４上に
はコンタクト層２８を介してソース／ドレイン電極３０
が形成されている。また、図１８（ｂ）のスタガー型Ｔ
ＦＴは、ゲート電極を半導体層の上部に有する構造であ
る。

【０００４】下地となる絶縁性基板１０上には、絶縁性
基板１０方向からの光を遮る遮光膜４０が形成され、遮
光膜４０を形成した絶縁性基板１０上に層間絶縁膜４２
が形成されている。この層間絶縁膜４２上には、ソース
／ドレイン電極３０が形成され、ソース／ドレイン電極
上にはコンタクト層２８を介してチャネルとなる半導体
層２４が形成されている。ゲート電極１２は、半導体層
２４の上部に形成されたゲート絶縁膜１６上に形成され
ている。

【０００５】上記２種類の構造が、一般的に使用されて
いる薄膜トランジスタの構造であり、どちらの構造にお
いても、半導体層２４にはアモルファスシリコン（α−
Ｓｉ）を用いるのが現在では主流となっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタ構造に用いられているα−Ｓｉ
は、太陽電池の受光層として使用されるほど光キャリア
発生率が高い物質であるため、液晶表示装置で使用した
場合にはバックライトや外光が薄膜トランジスタの半導
体層に入射することによりフォト電流が発生し、電圧保
持動作時にもリーク電流が流れ、液晶に印加された電圧
を保持できずに表示品質を劣化させるという問題があっ
た。

【０００７】このような問題点に対しては、従来バック
ライトや外光が入射しないように、逆スタガー型ＴＦＴ
の場合にはブラックマトリクス（図示せず）を遮光膜と
して使用したり、スタガー型ＴＦＴでは遮光膜を設ける
などがなされていたが、ともに製造工程を増加させるこ
とになり歩留り低下やコストアップにつながるという問
題があった。

【０００８】またフォト電流は、半導体層２４がそのバ
ンドギャップエネルギーより大きいエネルギーをもつ光
を吸収して電子−正孔対を発生させることに起因してい
るので、バックライトや外光などのエネルギーより大き
なバンドギャップを有した材料（アモルファスシリコン
カーバイドやダイアモンドなど）を半導体層２４に用い
る方法も考えられるが、現在の技術で得られるこのよう
な材料は膜質が悪く半導体層２４には適さず、また、成
膜温度が高温であるという問題があった。

【０００９】また、発生した電子−正孔対を再結合さ
せ、フォト電流を減少させる方法も考えられるが、図１
９に示すようにチャネルをオフした状態では、電子はゲ
ート絶縁膜側に、正孔はその反対側に局在するために再
結合する確率が低く、リーク電流を減少できないという
問題があった。本発明の目的は、電圧保持動作時のリー
ク電流を減少させることが可能な薄膜トランジスタの構
造及び製造方法を提供することにある。

【００１０】

【課題を解決するための手段】上記目的は、チャネルを
形成するための半導体層と、前記半導体層の一方の面に
所定の間隔を隔てて形成されたソース電極及びドレイン
電極と、前記半導体層の他方の面に接するゲート絶縁膜
と、前記ゲート絶縁膜を介して前記半導体層のチャネル
形成を制御するゲート電極とを、絶縁基板上に形成した
薄膜トランジスタにおいて、前記半導体層は、前記ゲー
ト絶縁膜に接する第１の半導体層と、前記第１の半導体
層に接する第２の半導体層と、前記第２の半導体層に接
する第３の半導体層とを有し、前記第１の半導体層の価
電子帯の上限エネルギーをＥ_V1、フェルミエネルギーを
Ｅ_f1、前記第２の半導体層の伝導帯の下限エネルギーを
Ｅ _C2、価電子帯の上限エネルギーをＥ_V2、フェルミエネ
ルギーをＥ_f2、前記第３の半導体層の伝導帯の下限エネ
ルギーをＥ_C3、フェルミエネルギーをＥ_f3として、｜Ｅ
_C3−Ｅ_f3｜が｜Ｅ_C2−Ｅ_f2｜より大きく、且つ｜Ｅ_f1−
Ｅ_V1｜が｜Ｅ_f2−Ｅ _V2｜より大きいことを特徴とする薄
膜トランジスタにより達成される。

【００１１】また、上述した薄膜トランジスタにおい
て、第１の半導体層の伝導帯の下限エネルギーをＥ_C1、
フェルミエネルギーをＥ_f1、前記第２の半導体層の伝導
帯の下限エネルギーをＥ_C2、価電子帯の上限エネルギー
をＥ_V2、フェルミエネルギーをＥ_f2、前記第３の半導体
層の価電子帯の上限エネルギーをＥ_V3、フェルミエネル
ギーをＥ_f3として、｜Ｅ_C1−Ｅ_f1｜が｜Ｅ_C2−Ｅ_f2｜と
ほぼ等しく、且つ｜Ｅ_f2−Ｅ_V2｜が｜Ｅ_f3−Ｅ_V3｜とほ
ぼ等しいことを特徴とする薄膜トランジスタにより達成
される。

【００１２】また、上述した薄膜トランジスタにおい
て、前記第１の半導体層はアモルファスシリコンにより
形成され、前記第２の半導体層はｐ型アモルファスゲル
マニウムにより形成され、前記第３の半導体層はｐ型ア
モルファスシリコンにより形成されていることを特徴と
する薄膜トランジスタにより達成される。また、上述し
た薄膜トランジスタにおいて、前記第１の半導体層はア
モルファスシリコンにより形成され、前記第２の半導体
層はｐ型アモルファスシリコンゲルマニウムにより形成
され、前記第３の半導体層はｐ型アモルファスシリコン
により形成されていることを特徴とする薄膜トランジス
タにより達成される。

【００１３】また、上述した薄膜トランジスタにおい
て、前記半導体層の前記絶縁基板側に前記ゲート電極を
設けた逆スタガー構造であり、前記半導体層と前記ソー
ス電極及び前記ドレイン電極との間に挿入され、前記半
導体層と前記ソース電極及び前記ドレイン電極とを電気
的に接続するためのコンタクト層を更に有することを特
徴とする薄膜トランジスタにより達成される。

【００１４】また、上述した薄膜トランジスタにおい
て、前記半導体層は、前記コンタクト層が設けられた領
域の少なくとも一部分において膜厚が他の部分よりも薄
いことを特徴とする薄膜トランジスタにより達成され
る。また、上述した薄膜トランジスタにおいて、前記半
導体層の前記絶縁基板側に前記ゲート電極を設けた逆ス
タガー構造であり、前記チャネル領域外の前記第３の半
導体層は、前記第３の半導体層の他の領域とは異なる導
電型であることを特徴とする薄膜トランジスタにより達
成される。

【００１５】また、上述した薄膜トランジスタにおい
て、前記ゲート電極の前記絶縁基板側に前記半導体層を
設けたスタガー構造であり、前記半導体層と前記ソース
電極及び前記ドレイン電極との間に挿入され、前記半導
体層と前記ソース電極及び前記ドレイン電極とを電気的
に接続するためのコンタクト層を更に有することを特徴
とする薄膜トランジスタにより達成される。

【００１６】また、上述した薄膜トランジスタにおい
て、前記ゲート電極の前記絶縁基板側に前記半導体層を
設けたスタガー構造であり、前記ソース電極及び前記ド
レイン電極が設けられた領域の前記第３の半導体層は、
前記第３の半導体層の他の領域とは異なる導電型であ
り、前記異なる導電型の領域において、前記第３の半導
体層と前記ソース電極、及び前記第３の半導体層と前記
ドレイン電極が直に電気的に接続されていることを特徴
とする薄膜トランジスタにより達成される。

【００１７】また、上述した薄膜トランジスタの製造方
法であって、前記絶縁基板上に前記ゲート電極を形成す
る工程と、前記ゲート電極が形成された前記絶縁基板上
に、前記ゲート絶縁膜と前記第１の半導体層と前記第２
の半導体層と前記第３の半導体層とを連続して形成する
工程と、前記第３の半導体層上に絶縁膜を形成し、前記
絶縁膜を所定形状にパターニングしてチャネル領域を保
護するチャネル保護膜を形成する工程と、前記第３の半
導体層に電気的に接続する前記ソース電極及び前記ドレ
イン電極を形成する工程とを有することを特徴とする薄
膜トランジスタの製造方法により達成される。

【００１８】また、上述した薄膜トランジスタの製造方
法であって、前記絶縁基板上に前記ソース電極及び前記
ドレイン電極を形成する工程と、前記ソース電極及び前
記ドレイン電極が形成された前記絶縁基板上に、前記第
３の半導体層と前記第２の半導体層と前記第１の半導体
層と前記ゲート絶縁膜とを連続して形成する工程と、前
記ゲート絶縁膜上に前記ゲート電極を形成する工程とを
有することを特徴とする薄膜トランジスタの製造方法に
より達成される。

【００１９】また、上述した薄膜トランジスタの製造方
法であって、前記絶縁基板上に前記ゲート電極を形成す
る工程と、前記ゲート電極が形成された前記絶縁基板上
に、前記ゲート絶縁膜と前記第１の半導体層と前記第２
の半導体層と前記第３の半導体層とを連続して形成する
工程と、前記第３の半導体層上に絶縁膜を形成し、前記
絶縁膜を所定形状にパターニングしてチャネル領域を保
護するチャネル保護膜を形成する工程と、前記チャネル
領域外の前記半導体層上にコンタクト層を形成する工程
と、前記コンタクト層上に前記ソース電極及び前記ドレ
イン電極を形成する工程とを有することを特徴とする薄
膜トランジスタの製造方法。

【００２０】また、上述した薄膜トランジスタの製造方
法であって、前記絶縁基板上に前記ゲート電極を形成す
る工程と、前記ゲート電極が形成された前記絶縁基板上
に、前記ゲート絶縁膜と前記第１の半導体層と前記第２
の半導体層と前記第３の半導体層とを連続して形成する
工程と、前記第３の半導体層上に絶縁膜を形成し、前記
絶縁膜を所定形状にパターニングしてチャネル領域を保
護するチャネル保護膜を形成する工程と、前記チャネル
領域外の前記半導体層の膜厚が薄くなるように、前記半
導体層を部分的にエッチング除去する工程と、前記チャ
ネル領域外の前記半導体層上にコンタクト層を形成する
工程と、前記コンタクト層上に前記ソース電極及び前記
ドレイン電極を形成する工程と を有することを特徴と
する薄膜トランジスタの製造方法により達成される。

【００２１】また、上述した薄膜トランジスタの製造方
法であって、前記絶縁基板上に前記ゲート電極を形成す
る工程と、前記ゲート電極が形成された前記絶縁基板上
に、前記ゲート絶縁膜と前記第１の半導体層と前記第２
の半導体層と前記第３の半導体層とを連続して形成する
工程と、前記第３の半導体層上に絶縁膜を形成し、前記
絶縁膜を所定形状にパターニングしてチャネル領域を保
護するチャネル保護膜を形成する工程と、前記チャネル
領域外の前記半導体層に不純物を導入する工程と、前記
チャネル領域外の前記半導体層上に前記ソース電極及び
前記ドレイン電極を形成する工程とを有することを特徴
とする薄膜トランジスタの製造方法により達成される。

【００２２】また、上述した薄膜トランジスタの製造方
法であって、前記絶縁基板上に前記ソース電極及び前記
ドレイン電極を形成する工程と、前記ソース電極及び前
記ドレイン電極上に前記コンタクト層を形成する工程
と、前記コンタクト層が形成された前記絶縁基板上に、
前記第３の半導体層と前記第２の半導体層と前記第１の
半導体層と前記ゲート絶縁膜とを連続して形成する工程
と、前記ゲート絶縁膜上に前記ゲート電極を形成する工
程とを有することを特徴とする薄膜トランジスタの製造
方法により達成される。

【００２３】また、上述した薄膜トランジスタの製造方
法であって、前記絶縁基板上に前記ソース電極及び前記
ドレイン電極を形成する工程と、前記ソース電極及び前
記ドレイン電極に不純物を付着する工程と、前記ソース
電極及び前記ドレイン電極が形成された前記絶縁基板上
に、前記第３の半導体層と前記第２の半導体層と前記第
１の半導体層と前記ゲート絶縁膜とを連続して形成する
工程と、前記ゲート絶縁膜上に前記ゲート電極を形成す
る工程とを有することを特徴とする薄膜トランジスタの
製造方法により達成される。

【００２４】

【作用】本発明によれば、チャネルを形成するための半
導体層として、バンドギャップの狭い材料をバンドギャ
ップの広い２つの材料により挟んで積層した積層体を用
いたので、バックライトや外光により生成した電子−ホ
ール対の再結合確率を大幅に増加することができ、電圧
保持動作時のリーク電流を減少させることが可能な薄膜
トランジスタを製造することができる。

【００２５】

【実施例】１．第１の実施例 本発明の第１の実施例による薄膜トランジスタの構造及
び製造方法について図１乃至図４を用いて説明する。図
１は本実施例による薄膜トランジスタの構造図、図２は
本発明による薄膜トランジスタのチャネル部におけるエ
ネルギーバンド図、図３及び図４は本実施例による薄膜
トランジスタの製造方法を示す工程図である。

【００２６】はじめに、本実施例による薄膜トランジス
タの構造を説明する。下地となる透明ガラス基板１０上
にはチャネル電流を制御するゲート電極１２が設けら
れ、このゲート電極１２上にはゲート絶縁膜１６が設け
られている。チャネルを形成するための半導体層２４
は、第１の半導体層１８、第２の半導体層２０、第３の
半導体層２２を有する積層膜で、ゲート絶縁膜１６上に
設けられている。ゲート絶縁膜１６側から第１の半導体
層１８、第２の半導体層２０、第３の半導体層２２が設
けられている。半導体層２４上には、トランジスタのチ
ャネル長を決定し、また、ソース／ドレイン電極３０を
加工する際にチャネルを保護するためのチャネル保護膜
２６が設けられている。ソース／ドレイン電極３０は、
ソース／ドレイン電極３０と半導体層２４とのコンタク
ト特性を良好にするためのコンタクト層２８を介して、
半導体層２４に接続されている。また、ソース／ドレイ
ン電極３０には、液晶表示装置として使用する際のデー
タバスライン３２及び画素電極３４が設けられている。

【００２７】本実施例による薄膜トランジスタの動作を
図２を用いて説明する。図２に示すように、本実施例に
よる薄膜トランジスタのチャネル部におけるエネルギー
バンドは、図１９に示した従来の薄膜トランジスタとは
異なっている。これは、半導体層２４がエネルギーバン
ドギャップの異なる３種類の物質から構成されているた
めである。

【００２８】本実施例に用いた材料は、第１の半導体層
１８の伝導帯の下限エネルギーをＥ _C1、価電子帯の上限
エネルギーをＥ_V1、フェルミエネルギーをＥ_f1、第２の
半導体層２０の伝導帯の下限エネルギーをＥ_C2、価電子
帯の上限エネルギーをＥ_V2、フェルミエネルギーを
Ｅ_f2、第３の半導体層２２の伝導帯の下限エネルギーを
Ｅ _C3、価電子帯の上限エネルギーをＥ_V3、フェルミエネ
ルギーをＥ_f3としたときに、これらのエネルギー準位が
以下に示す関係を満たすように構成されている。

【００２９】 ｜Ｅ_C1−Ｅ_f1｜≒｜Ｅ_C2−Ｅ_f2｜＜｜Ｅ_C3−Ｅ_f3｜ …（１） ｜Ｅ_f1−Ｅ_V1｜＞｜Ｅ_f2−Ｅ_V2｜≒｜Ｅ_f3−Ｅ_V3｜ …（２） 図１９に示したように、従来の１層の半導体層２４では
ゲート電極側に電子が集まり、チャネル保護膜側にホー
ルが集まるために、再結合確率は低いものであった。し
かし、上記条件を満たす材料により３層で構成される半
導体層２４を形成した場合、図２に示したようなゲート
電圧オフ状態では、電子は第１の半導体層１８から第２
の半導体層２０に流れ込み、ホールは第３の半導体層２
２から第２の半導体層２０に流れ込むので、第２の半導
体層における再結合確率が大幅に増加する。これによ
り、ゲート電圧オフ状態でのリーク電流を大幅に抑える
ことができる。

【００３０】次に、本実施例による薄膜トランジスタの
製造方法を図３及び図４を用いて説明する。まず、透明
ガラス基板１０上に、ゲート電極１２となるクロム（Ｃ
ｒ）膜をスパッタ法により１００ｎｍ程度成膜する。次
にリソグラフィー工程及びエッチング工程によりＣｒ膜
をパターニングし、所望の位置にゲート電極１２を形成
する（図３（ａ））。なお、Ｃｒ膜のエッチングには、
例えば硝酸アンモニウムセリウムを含んだ水溶液を用い
ればよい。

【００３１】レジスト１４を除去した後、ゲート絶縁膜
１６となるシリコン窒化膜（α−ＳｉＮ_x）をプラズマ
化学気相成長（Ｐ−ＣＶＤ）法により３００ｎｍ程度成
膜する。次いで、半導体層２４の第１の半導体層１８と
して不純物を意図的には含まないｉ型α−Ｓｉ膜を１０
ｎｍ程度、半導体層２４の第２の半導体層２０としてボ
ロン（Ｂ）を０．１％程度混入させたアモルファスゲル
マニウム（ｐ型α−Ｇｅ）膜を５ｎｍ程度、半導体層２
４の第３の半導体層２２としてＢを０．５％程度混入さ
せたｐ型α−Ｓｉ膜を５ｎｍ程度を連続で成膜し、３層
構造の半導体層２４とする。

【００３２】次いで、チャネル保護膜２６となるα−Ｓ
ｉＮ_x膜を１５０ｎｍ程度成膜し、リソグラフィー工程
及びエッチング工程によりチャネル保護膜２６のみをパ
ターニングする。この際、チャネル保護膜２６の幅によ
りトランジスタのチャネル長が決定される（図３
（ｂ））。なお、α−ＳｉＮ_x膜のエッチングには、例
えば弗酸を含んだ水溶液を用いればよい。

【００３３】レジスト１４を除去した後、コンタクト層
２８となる、リン（Ｐ）を２％程度混入させたｎ⁺型α
−Ｓｉ膜を３０ｎｍ程度、ソース／ドレイン電極３０と
なるチタン（Ｔｉ）膜をスパッタ法により１００ｎｍ成
膜する。次いで、半導体層２４及びソース／ドレイン電
極３０を加工するために、リソグラフィー工程によりソ
ース／ドレイン電極パターンに対応するレジスト１４の
パターンを形成し、塩素系ガスを用いた反応性イオンエ
ッチング（ＲＩＥ）により不要な領域のＴｉ膜、ｎ⁺型
α−Ｓｉ膜、ｐ型α−Ｓｉ膜、ｐ型α−Ｇｅ膜、ｉ型α
−Ｓｉ膜を除去する（図３（ｃ））。

【００３４】レジスト１４を除去した後、データバスラ
イン３２となるアルミニウム（Ａｌ）膜を１００ｎｍ程
度成膜し、リソグラフィー工程及びエッチング工程によ
り所望のパターンに加工する。次いで、画素電極３４と
なる酸化インジウム（ＩＴＯ）膜を５０ｎｍ程度成膜
し、リソグラフィー工程及びエッチング工程により所望
のパターンに加工する（図４）。なお、Ａｌのエッチン
グには、例えば燐酸系のエッチング液を、ＩＴＯのエッ
チングには塩酸系のエッチング液を用いればよい。

【００３５】上述した一連の工程により、薄膜トランジ
スタ基板が完成する。このように本実施例によれば、３
層構造を有する半導体層２４を設け、半導体層の第２の
半導体層２０にバンドギャップの狭いα−Ｇｅ膜を使用
したので、第２の半導体層２０における再結合確率を大
幅に高めることができ、ゲート電圧オフ状態でのリーク
電流を減少させることができた。

【００３６】なお、本実施例では半導体層２４の上部に
チャネル保護膜２６を形成し、ソース／ドレイン電極３
０を加工する際にエッチングストッパーとして使用して
いたが、半導体層２４の第３の半導体層２２であるｐ型
α−Ｓｉ膜に対して選択性の優れたエッチング方法を用
いて加工することが可能であれば、チャネル保護膜２６
は必ずしも必要ではない。２．第２の実施例 本発明の第２の実施例による薄膜トランジスタの構造及
び製造方法について図５乃至図７を用いて説明する。図
５は本実施例による薄膜トランジスタの構造図、図６及
び図７は本実施例による薄膜トランジスタの製造方法を
示す工程図である。なお、上記図１に示す薄膜トランジ
スタと同一の構成要素には同一の符号を付して説明を省
略する。

【００３７】上述した第１の実施例では、コンタクト層
２８は半導体層２４の第３の半導体層２２上に形成し
た。しかし、第３の半導体層２２を比較的厚めに成膜す
る場合や、第３の半導体層２２中に含まれるIII族不純
物のドープ量が多い場合には、コンタクト層２８と半導
体層２４とのコンタクト面において見かけ上のダイオー
ドが形成され、コンタクト特性が劣化する場合がある。

【００３８】本実施例では、上記問題点を改善できる薄
膜トランジスタ構造を提案する。第１の実施例では、図
１に示したように、ソース／ドレイン電極３０はコンタ
クト層２８を介して第３の半導体層２２と接続されてい
た。本実施例では、コンタクト層２８直下の第３の半導
体層２２を除去し、コンタクト層２８が第２の半導体層
２０と接続されている（図５（ａ））。あるいは、コン
タクト層２８直下の第３の半導体層２２及び第２の半導
体層２０を除去し、コンタクト層２８が第１の半導体層
１８と接続されている（図５（ｂ））。

【００３９】次に、図５（ａ）に示す薄膜トランジスタ
の製造方法を図６及び図７を用いて説明する。まず、透
明ガラス基板１０上に、ゲート電極１２となるクロム
（Ｃｒ）膜をスパッタ法により１００ｎｍ程度成膜す
る。次にリソグラフィー工程及びエッチング工程により
Ｃｒ膜をパターニングし、所望の位置にゲート電極１２
を形成する（図６（ａ））。なお、Ｃｒ膜のエッチング
には、例えば硝酸アンモニウムセリウムを含んだ水溶液
を用いればよい。

【００４０】レジスト１４を除去した後、ゲート絶縁膜
１６となるα−ＳｉＮ_xをＰ−ＣＶＤ法により３００ｎ
ｍ程度成膜する。次いで、半導体層２４の第１の半導体
層１８として不純物を意図的には含まないｉ型α−Ｓｉ
膜を１０ｎｍ程度、半導体層２４の第２の半導体層２０
としてＢを０．１％程度混入させたｐ型α−Ｇｅ膜を５
ｎｍ程度、半導体層２４の第３の半導体層２２としてＢ
を０．５％程度混入させたｐ型α−Ｓｉ膜を５ｎｍ程度
を連続で成膜し、３層構造の半導体層２４とする。

【００４１】次いで、チャネル保護膜２６となるα−Ｓ
ｉＮ_x膜を１５０ｎｍ程度成膜し、リソグラフィー工程
及びエッチング工程によりチャネル保護膜２６のみをパ
ターニングする（図６（ｂ））。なお、α−ＳｉＮ_x膜
のエッチングには、例えば弗酸を含んだ水溶液を用いれ
ばよい。次いで、チャネル保護膜２６を加工する際に用
いたレジスト１４を除去せずに、半導体層の第３の半導
体層２２をエッチングによって除去する（図６
（ｃ））。なお、第３の半導体層２２にｐ型α−Ｓｉ膜
を用いた場合には、例えば水酸化カリウムのアルコール
溶液を用いてエッチングすればよい。

【００４２】次いで、第１の実施例による薄膜トランジ
スタの製造方法と同様にコンタクト層２８、ソース／ド
レイン電極３０を形成することにより図７に示す薄膜ト
ランジスタが形成される。次に、図５（ｂ）に示す薄膜
トランジスタの製造方法を図８及び図９を用いて説明す
る。

【００４３】まず、透明ガラス基板１０上に、ゲート電
極１２となるクロム（Ｃｒ）膜をスパッタ法により１０
０ｎｍ程度成膜する。次にリソグラフィー工程及びエッ
チング工程によりＣｒ膜をパターニングし、所望の位置
にゲート電極１２を形成する（図８（ａ））。なお、Ｃ
ｒ膜のエッチングには、例えば硝酸アンモニウムセリウ
ムを含んだ水溶液を用いればよい。

【００４４】レジスト１４を除去した後、ゲート絶縁膜
１６となるα−ＳｉＮ_xをＰ−ＣＶＤ法により３００ｎ
ｍ程度成膜する。次いで、半導体層２４の第１の半導体
層１８として不純物を意図的には含まないｉ型α−Ｓｉ
膜を１０ｎｍ程度、半導体層２４の第２の半導体層２０
としてＢを０．１％程度混入させたｐ型α−Ｇｅ膜を５
ｎｍ程度、半導体層２４の第３の半導体層２２としてＢ
を０．５％程度混入させたｐ型α−Ｓｉ膜を５ｎｍ程度
を連続で成膜し、３層構造の半導体層２４とする。

【００４５】次いで、チャネル保護膜２６となるα−Ｓ
ｉＮ_x膜を１５０ｎｍ程度成膜し、リソグラフィー工程
及びエッチング工程によりチャネル保護膜２６のみをパ
ターニングする（図８（ｂ））。なお、α−ＳｉＮ_x膜
のエッチングには、例えば弗酸を含んだ水溶液を用いれ
ばよい。次いで、チャネル保護膜２６を加工する際に用
いたレジスト１４を除去せずに、第３の半導体層２２お
よび第２の半導体層２０をエッチングによって除去する
（図８（ｃ））。なお、第３の半導体層２２にｐ型α−
Ｓｉ膜を用いた場合には、例えば水酸化カリウムのアル
コール溶液を用いてエッチングすればよいし、第２の半
導体層２０にｐ型α−Ｇｅ膜を用いた場合には、例えば
弗酸と硝酸の混合液を用いてエッチングすればよい。

【００４６】次いで、第１の実施例による薄膜トランジ
スタの製造方法と同様にコンタクト層２８、ソース／ド
レイン電極３０を形成することにより図９に示す薄膜ト
ランジスタが形成される。このように、本実施例によれ
ば、コンタクト層２８直下のｐ型層を除去することによ
り、コンタクト領域では良好なオーミック特性を得るこ
とができる。

【００４７】なお、本実施例では、コンタクト領域にお
いて第３の半導体層２２を除去した場合と、第２の半導
体層２０及び第３の半導体層２２を除去した場合につい
て説明したが、ソース／ドレイン電極３０と半導体層２
４とのコンタクト特性を良好にすることができればよい
ので、第３の半導体層２２又は第２の半導体層２０は必
ずしも完全に除去する必要はなく、コンタクト領域にお
いて薄膜化するだけでもよい。３．第３の実施例 本発明の第３の実施例による薄膜トランジスタの構造及
び製造方法について図１０乃至図１２を用いて説明す
る。図１０は本実施例による薄膜トランジスタの構造
図、図１１及び図１２は本実施例による薄膜トランジス
タの製造方法を示す工程図である。

【００４８】本実施例は、第２の実施例と同様にコンタ
クト層２８と半導体層２４とのコンタクト特性を改善す
る薄膜トランジスタの構造および製造方法に関する。図
１０を用いて、本実施例による薄膜トランジスタの構造
を説明する。下地となる透明ガラス基板１０上にはチャ
ネル電流を制御するゲート電極１２が設けられ、このゲ
ート電極１２上にはゲート絶縁膜１６が設けられてい
る。チャネルを形成するための半導体層２４は、第１の
半導体層１８、第２の半導体層２０、第３の半導体層２
２を有する積層膜で、ゲート絶縁膜１６上に設けられて
いる。この際、ゲート絶縁膜１６側から第１の半導体層
１８、第２の半導体層２０、第３の半導体層２２が設け
られている。半導体層２４上には、トランジスタのチャ
ネル長を決定し、また、ソース／ドレイン電極３０を加
工する際にチャネルを保護するためのチャネル保護膜２
６が設けられている。ソースドレイン電極３０と半導体
層２４との接続部における半導体層２４はｎ型化されて
おり、ソース／ドレイン電極３０は半導体層２４に直に
接続されている。また、ソース／ドレイン電極３０に
は、液晶表示装置として使用する際のデータバスライン
３２及び画素電極３４が設けられている。

【００４９】次に、本実施例による薄膜トランジスタの
製造方法を、図１１及び図１２を用いて説明する。ま
ず、透明ガラス基板１０上に、ゲート電極１２となるＣ
ｒ膜をスパッタ法により１００ｎｍ程度成膜する。次に
リソグラフィー工程及びエッチング工程によりＣｒ膜を
パターニングし、所望の位置にゲート電極１２を形成す
る（図１１（ａ））。なお、Ｃｒ膜のエッチングには、
例えば硝酸アンモニウムセリウムを含んだ水溶液を用い
ればよい。

【００５０】レジスト１４を除去した後、ゲート絶縁膜
１６となるα−ＳｉＮ_xをＰ−ＣＶＤ法により３００ｎ
ｍ程度成膜する。次いで、半導体層２４の第１の半導体
層１８として不純物を意図的には含まないｉ型α−Ｓｉ
膜を１０ｎｍ程度、半導体層２４の第２の半導体層２０
としてＢを０．１％程度混入させたｐ型α−Ｇｅ膜を５
ｎｍ程度、半導体層２４の第３の半導体層２２としてＢ
を０．５％程度混入させたｐ型α−Ｓｉ膜を５ｎｍ程度
を連続で成膜し、３層構造の半導体層２４とする。

【００５１】次いで、チャネル保護膜２６となるα−Ｓ
ｉＮ_x膜を１５０ｎｍ程度成膜し、リソグラフィー工程
及びエッチング工程によりチャネル保護膜２６のみをパ
ターニングする。この際、チャネル保護膜２６の幅によ
りトランジスタのチャネル長が決定される（図１１
（ｂ））。なお、α−ＳｉＮ_x膜のエッチングには、例
えば弗酸を含んだ水溶液を用いればよい。レジスト１４
を除去した後、Ｖ族元素をイオンシャワー法により注入
するか、または、Ｖ族元素を含むガス雰囲気中に半導体
層２４の第３の半導体層２２を曝すことにより、Ｖ族元
素を半導体層２４の第３の半導体層２２であるｐ型α−
Ｓｉ膜中に導入する（図１２（ａ））。これにより、半
導体層２４の表面は、ｐ型から徐々にｎ型に変化する。
なお、この際に半導体層２４の第２の半導体層２０ある
いは第１の半導体層１８までＶ族元素を導入してもよ
い。

【００５２】レジスト１４を除去した後、ソース／ドレ
イン電極３０となるチタン（Ｔｉ）膜をスパッタ法によ
り１００ｎｍ成膜する。次いで、半導体層２４及びソー
ス／ドレイン電極３０を加工するために、リソグラフィ
ー工程によりソース／ドレイン電極パターンに対応する
レジスト１４のパターンを形成し、ＲＩＥにより不要な
Ｔｉ膜、ｐ型α−Ｓｉ膜、ｐ型α−Ｇｅ膜、ｉ型α−Ｓ
ｉ膜を除去する。

【００５３】レジスト１４を除去した後、データバスラ
イン３２となるＡｌ膜を１００ｎｍ程度成膜し、リソグ
ラフィー工程及びエッチング工程により所望のパターン
に加工する。次いで、画素電極３４となるＩＴＯ膜を５
０ｎｍ程度成膜し、リソグラフィー工程及びエッチング
工程により所望のパターンに加工する（図１２
（ｂ））。

【００５４】このように、本実施例によれば、半導体層
２４の第３の半導体層２２にＶ族元素を導入し、ｉ型化
あるいはｎ型化した第３の半導体層３６を形成すること
により、コンタクト層２８を設けずにソース／ドレイン
電極３０との接触抵抗を低減することが可能となる。な
お、本実施例ではコンタクト層２８を設けなかったが、
第３の半導体をｎ型化した場合にも、半導体層２４とソ
ース／ドレイン電極３０との間にコンタクト層２８を挿
入してもよい。４．第４の実施例 本発明の第４の実施例による薄膜トランジスタの構造及
び製造方法について図１３及び図１４を用いて説明す
る。図１３は本実施例による薄膜トランジスタの構造
図、図１４は本実施例による薄膜トランジスタの製造方
法を示す工程図である。

【００５５】はじめに、本実施例による薄膜トランジス
タの構造を図１３を用いて説明する。下地となる透明ガ
ラス基板１０上には、ソース／ドレイン電極３０及び画
素電極３４が所定の間隔をあけて設けられている。ソー
ス／ドレイン電極３０上には、コンタクト層２８を介し
てチャネルを形成するための半導体層２４が設けられて
いる。半導体層２４は、第１の半導体層１８、第２の半
導体層２０、第３の半導体層２２を有する積層膜で、透
明ガラス基板１０側から第３の半導体層２２、第２の半
導体層２０、第１の半導体層１８が設けられている。半
導体層２４上にはゲート絶縁膜１６が設けられ、ゲート
絶縁膜上にはチャネル電流を制御するゲート電極１２が
設けられている。

【００５６】次に、本実施例による薄膜トランジスタの
製造方法を図１４を用いて説明する。まず、透明ガラス
基板１０上に、ソース／ドレイン電極３０および画素電
極３４となるＩＴＯ膜を５０ｎｍ程度スパッタ法により
堆積する。次いで、Ｐ−ＣＶＤ法により、コンタクト層
２８となる、Ｐを２％程度混入させたｎ⁺型α−Ｓｉ膜
を３０ｎｍ程度成膜する。次にリソグラフィー工程及び
エッチング工程を用いて、所望の位置にソース／ドレイ
ン電極３０及び画素電極３４となるパターンを形成する
（図１４（ａ））。なお、ｎ⁺型α−Ｓｉ膜は、例えば
弗素系のガスを用いたＲＩＥにより除去し、ＩＴＯ膜
は、例えば塩素系のエッチング液により除去すればよ
い。

【００５７】レジスト１４を除去した後、半導体層２４
の第３の半導体層２２としてＢを０．５％程度混入させ
たｐ型α−Ｓｉ膜を５ｎｍ程度、半導体層２４の第２の
半導体層２０としてＢを０．１％程度混入させたｐ型α
−Ｇｅ膜を５ｎｍ程度、半導体層２４の第１の半導体層
１８として不純物を意図的には含まないｉ型α−Ｓｉ膜
１８を１０ｎｍ程度を連続で成膜し、３層構造の半導体
層２４を構成する。

【００５８】次いで、ゲート絶縁膜１６となるα−Ｓｉ
Ｎ_x膜をＰ−ＣＶＤ法により３００ｎｍ程度成膜する。
更に、ゲート電極１２としてＡｌ膜を３００ｎｍ程度成
膜する。リソグラフィー工程によりゲート電極１２及び
データバスライン３２（図示せず）のレジストパターン
を形成し、エッチング工程によりゲート電極１２、ゲー
ト絶縁膜１６、半導体層２４、コンタクト層２８を連続
して加工する（図１４（ｂ））。なお、Ａｌ膜のエッチ
ングには例えば燐酸を含んだ水溶液を用い、ゲート絶縁
膜１６及び半導体層２４は例えば弗素系ガスを用いたＲ
ＩＥ法により一括して除去すればよい。

【００５９】このように、本実施例によれば、バンドギ
ャップの異なる材料により構成される３層構造の半導体
層２４を用いることにより、バックライトや外光により
発生したフォト電流は再結合により減少するため、オフ
状態でリーク電流が少なく、遮光膜を必要としないスタ
ガー型のＴＦＴを製造することができる。５．第５の実施例 本発明の第５の実施例による薄膜トランジスタの構造及
び製造方法について図１５乃至図１７を用いて説明す
る。図１５は本実施例における薄膜トランジスタの構造
図、図１６及び図１７は本実施例による薄膜トランジス
タの製造方法を示す工程図である。

【００６０】はじめに、本実施例による薄膜トランジス
タの構造を説明する。下地となる透明ガラス基板１０上
には、ソース／ドレイン電極３０及び画素電極３４が所
定の間隔をあけて設けられている。ソース／ドレイン電
極３０上には、チャネルを形成するための半導体層２４
が設けられている。半導体層２４は、第１の半導体層１
８、第２の半導体層２０、第３の半導体層２２を有する
積層膜で、透明ガラス基板１０側から第３の半導体層２
２、第２の半導体層２０、第１の半導体層１８が設けら
れている。第３の半導体層２２は、ソース／ドレイン電
極３０に接する領域に、ｎ型化した第３の半導体層３８
を有している。半導体層２４上にはゲート絶縁膜１６が
設けられ、ゲート絶縁膜上にはチャネル電流を制御する
ゲート電極１２が設けられている。

【００６１】以下に、本実施例による薄膜トランジスタ
の製造方法を図１６及び図１７を用いて説明する。ま
ず、透明ガラス基板１０上に、ソース／ドレイン電極３
０および画素電極３４となるＩＴＯ膜を５０ｎｍ程度ス
パッタ法により堆積し、リソグラフィー工程及びエッチ
ング工程を用いて、所望の位置にソース／ドレイン電極
３０及び画素電極３４となるパターンを形成する（図１
６（ａ））。なお、ＩＴＯ膜は、例えば塩素系のエッチ
ング液により除去すればよい。

【００６２】レジスト１４を除去した後、ＩＴＯ膜をパ
ターニングしたガラス基板１０を、ＰＨ₃などのＶ族元
素を含有したプラズマガス中に曝す。これにより、Ｐな
どのＶ族元素はガラス基板１０上のＩＴＯ上部のみに選
択的に付着する（図１６（ｂ））。次いで、半導体層２
４の第３の半導体層２２としてＢを０．５％程度混入さ
せたｐ型α−Ｓｉ膜を５ｎｍ程度、半導体層２４の第２
の半導体層２０としてＢを０．１％程度混入させたｐ型
α−Ｇｅ膜を５ｎｍ程度、半導体層２４の第１の半導体
層１８として不純物を意図的には含まないｉ型α−Ｓｉ
膜を１０ｎｍ程度を連続で成膜し、３層構造の半導体層
２４を構成する。

【００６３】次いで、ゲート絶縁膜１６となるα−Ｓｉ
Ｎ_x膜をＰ−ＣＶＤ法により３００ｎｍ程度成膜する。
更に、ゲート電極１２としてＡｌ膜を３００ｎｍ程度成
膜する。なお、ＩＴＯ膜上に付着したＰ原子は、第３の
半導体層のｐ型α−Ｓｉ膜を成膜する際に膜中に取り込
まれ、ＩＴＯ膜周辺部のｐ型α−Ｓｉ膜２２はｎ型化し
た第３の半導体層３８となる。

【００６４】このようにｎ型化した第３の半導体層３８
は、電極となるＩＴＯ膜に対してコンタクト層２８と同
様の働きをもつので、コンタクト層２８を設けずにコン
タクト特性を良好にすることができる（図１６
（ｃ））。なお、ＩＴＯ膜上に付着させるＰ原子の量
は、Ｖ族原子を含むプラズマガス雰囲気に曝す時間など
の条件を変えることにより変化するので、Ｐ原子の付着
量を増加することにより第２の半導体層のｐ型α−Ｇｅ
膜や第１の半導体層のｉ型α−Ｓｉ膜をｎ型化すること
もできる。

【００６５】次いで、リソグラフィー工程によりゲート
電極１２及びデータバスライン３２（図示せず）のレジ
ストパターンを形成し、エッチング工程によりゲート電
極１２、ゲート絶縁膜１６、半導体層２４、コンタクト
層２８を連続して加工する（図１７）。なお、Ａｌ膜の
エッチングには例えば燐酸を含んだ水溶液を用い、ゲー
ト絶縁膜１６及び３層構造の半導体層２４は例えば弗素
系ガスを用いたＲＩＥ法により一括して除去すればよ
い。

【００６６】このように、本実施例によれば、パターニ
ングしたＩＴＯ膜をもつガラス基板１０をＶ族原子を含
むプラズマガス雰囲気に曝すことにより、選択的にｐ型
α−Ｓｉ膜をｎ型化することができるので、コンタクト
層２８を設けないでオフ状態でリーク電流が少なく、遮
光膜を必要としないスタガー型のＴＦＴを製造すること
ができる。

【００６７】なお、上述した全ての実施例において、各
構成要素に対して適当な材質を選択して説明を行った
が、式（１）及び式（２）を満たす３層構造の半導体層
を用い、上述した原理に基づく効果が得られればよいの
で、選択する材料や膜厚は本実施例に限定されるもので
はない。また、上述した実施例における薄膜トランジス
タを用いて液晶表示装置を構成する際には、上記工程の
後、配向膜を形成し、所定の位置に透明電極を形成した
対向基板との間に液晶を封入するなどの工程を経て液晶
パネルとして完成させればよい。

【００６８】

【発明の効果】以上の通り、本発明によれば、チャネル
を形成するための半導体層として、バンドギャップの狭
い材料をバンドギャップの広い２つの材料により挟んで
積層した積層体を用いたので、バックライトや外光によ
り生成した電子−ホール対の再結合確率を大幅に増加す
ることができ、電圧保持動作時のリーク電流を減少させ
ることが可能な薄膜トランジスタを製造することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例による薄膜トランジスタ
の構造を説明する図である。

【図２】本発明による薄膜トランジスタの構造を説明す
るためのエネルギーバンド図である。

【図３】本発明の第１の実施例による薄膜トランジスタ
の製造方法を説明する図（その１）である。

【図４】本発明の第１の実施例による薄膜トランジスタ
の製造方法を説明する図（その２）である。

【図５】本発明の第２の実施例による薄膜トランジスタ
の構造を説明する図である。

【図６】本発明の第２の実施例による薄膜トランジスタ
の製造方法を説明する図（その１）である。

【図７】本発明の第２の実施例による薄膜トランジスタ
の製造方法を説明する図（その２）である。

【図８】本発明の第２の実施例による薄膜トランジスタ
の製造方法を説明する図（その３）である。

【図９】本発明の第２の実施例による薄膜トランジスタ
の製造方法を説明する図（その４）である。

【図１０】本発明の第３の実施例による薄膜トランジス
タの構造を説明する図である。

【図１１】本発明の第３の実施例による薄膜トランジス
タの製造方法を説明する図（その１）である。

【図１２】本発明の第３の実施例による薄膜トランジス
タの製造方法を説明する図（その２）である。

【図１３】本発明の第４の実施例による薄膜トランジス
タの構造を説明する図である。

【図１４】本発明の第４の実施例による薄膜トランジス
タの製造方法を説明する図である。

【図１５】本発明の第５の実施例による薄膜トランジス
タの構造を説明する図である。

【図１６】本発明の第５の実施例による薄膜トランジス
タの製造方法を説明する図（その１）である。

【図１７】本発明の第５の実施例による薄膜トランジス
タの製造方法を説明する図（その２）である。

【図１８】従来の薄膜トランジスタの構造を示す図であ
る。

【図１９】従来の薄膜トランジスタの動作を説明するた
めのエネルギーバンド図である。

【符号の説明】

１０…透明ガラス基板 １２…ゲート電極 １４…レジスト １６…ゲート絶縁膜 １８…第１の半導体層 ２０…第２の半導体層 ２２…第３の半導体層 ２４…半導体層 ２６…チャネル保護膜 ２８…コンタクト層 ３０…ソース／ドレイン電極 ３２…データバスライン ３４…画素電極 ３６…ｉ型化又はｎ型化した第３の半導体層 ３８…ｎ型化した第３の半導体層 ４０…遮光膜 ４２…層間絶縁膜

Claims (16)

【特許請求の範囲】
1. 【請求項１】 チャネルを形成するための半導体層と、
   前記半導体層の一方の面に所定の間隔を隔てて形成され
   たソース電極及びドレイン電極と、前記半導体層の他方
   の面に接するゲート絶縁膜と、前記ゲート絶縁膜を介し
   て前記半導体層のチャネル形成を制御するゲート電極と
   を、絶縁基板上に形成した薄膜トランジスタにおいて、 前記半導体層は、前記ゲート絶縁膜に接する第１の半導
   体層と、前記第１の半導体層に接する第２の半導体層
   と、前記第２の半導体層に接する第３の半導体層とを有
   し、 前記第１の半導体層の価電子帯の上限エネルギーを
   Ｅ_V1、フェルミエネルギーをＥ_f1、前記第２の半導体層
   の伝導帯の下限エネルギーをＥ_C2、価電子帯の上限エネ
   ルギーをＥ_V2、フェルミエネルギーをＥ_f2、前記第３の
   半導体層の伝導帯の下限エネルギーをＥ_C3、フェルミエ
   ネルギーをＥ_f3として、｜Ｅ_C3−Ｅ_f3｜が｜Ｅ_C2−Ｅ_f2
   ｜より大きく、且つ｜Ｅ_f1−Ｅ_V1｜が｜Ｅ_f2−Ｅ_V2｜よ
   り大きいことを特徴とする薄膜トランジスタ。
2. 【請求項２】 請求項１記載の薄膜トランジスタにおい
   て、 第１の半導体層の伝導帯の下限エネルギーをＥ_C1、フェ
   ルミエネルギーをＥ_f1、前記第２の半導体層の伝導帯の
   下限エネルギーをＥ_C2、価電子帯の上限エネルギーをＥ
   _V2、フェルミエネルギーをＥ_f2、前記第３の半導体層の
   価電子帯の上限エネルギーをＥ_V3、フェルミエネルギー
   をＥ_f3として、｜Ｅ_C1−Ｅ_f1｜が｜Ｅ_C2−Ｅ_f2｜とほぼ
   等しく、且つ｜Ｅ_f2−Ｅ_V2｜が｜Ｅ_f3−Ｅ_V3｜とほぼ等
   しいことを特徴とする薄膜トランジスタ。
3. 【請求項３】 請求項１または２記載の薄膜トランジス
   タにおいて、 前記第１の半導体層はアモルファスシリコンにより形成
   され、 前記第２の半導体層はｐ型アモルファスゲルマニウムに
   より形成され、 前記第３の半導体層はｐ型アモルファスシリコンにより
   形成されていることを特徴とする薄膜トランジスタ。
4. 【請求項４】 請求項１または２記載の薄膜トランジス
   タにおいて、 前記第１の半導体層はアモルファスシリコンにより形成
   され、 前記第２の半導体層はｐ型アモルファスシリコンゲルマ
   ニウムにより形成され、 前記第３の半導体層はｐ型アモルファスシリコンにより
   形成されていることを特徴とする薄膜トランジスタ。
5. 【請求項５】 請求項１乃至４のいずれかに記載の薄膜
   トランジスタにおいて、 前記半導体層の前記絶縁基板側に前記ゲート電極を設け
   た逆スタガー構造であり、 前記半導体層と前記ソース電極及び前記ドレイン電極と
   の間に挿入され、前記半導体層と前記ソース電極及び前
   記ドレイン電極とを電気的に接続するためのコンタクト
   層を更に有することを特徴とする薄膜トランジスタ。
6. 【請求項６】 請求項５記載の薄膜トランジスタにおい
   て、 前記半導体層は、前記コンタクト層が設けられた領域の
   少なくとも一部分において膜厚が他の部分よりも薄いこ
   とを特徴とする薄膜トランジスタ。
7. 【請求項７】 請求項１乃至６のいずれかに記載の薄膜
   トランジスタにおいて、 前記半導体層の前記絶縁基板側に前記ゲート電極を設け
   た逆スタガー構造であり、 前記チャネル領域外の前記第３の半導体層は、前記第３
   の半導体層の他の領域とは異なる導電型であることを特
   徴とする薄膜トランジスタ。
8. 【請求項８】 請求項１乃至４のいずれかに記載の薄膜
   トランジスタにおいて、 前記ゲート電極の前記絶縁基板側に前記半導体層を設け
   たスタガー構造であり、 前記半導体層と前記ソース電極及び前記ドレイン電極と
   の間に挿入され、前記半導体層と前記ソース電極及び前
   記ドレイン電極とを電気的に接続するためのコンタクト
   層を更に有することを特徴とする薄膜トランジスタ。
9. 【請求項９】 請求項１乃至４のいずれかに記載の薄膜
   トランジスタにおいて、 前記ゲート電極の前記絶縁基板側に前記半導体層を設け
   たスタガー構造であり、 前記ソース電極及び前記ドレイン電極が設けられた領域
   の前記第３の半導体層は、前記第３の半導体層の他の領
   域とは異なる導電型であり、 前記異なる導電型の領域において、前記第３の半導体層
   と前記ソース電極、及び前記第３の半導体層と前記ドレ
   イン電極が直に電気的に接続されていることを特徴とす
   る薄膜トランジスタ。
10. 【請求項１０】 請求項１乃至４のいずれかに記載の薄
    膜トランジスタの製造方法であって、 前記絶縁基板上に前記ゲート電極を形成する工程と、 前記ゲート電極が形成された前記絶縁基板上に、前記ゲ
    ート絶縁膜と前記第１の半導体層と前記第２の半導体層
    と前記第３の半導体層とを連続して形成する工程と、 前記第３の半導体層上に絶縁膜を形成し、前記絶縁膜を
    所定形状にパターニングしてチャネル領域を保護するチ
    ャネル保護膜を形成する工程と、 前記第３の半導体層に電気的に接続する前記ソース電極
    及び前記ドレイン電極を形成する工程とを有することを
    特徴とする薄膜トランジスタの製造方法。
11. 【請求項１１】 請求項１乃至４のいずれかに記載の薄
    膜トランジスタの製造方法であって、 前記絶縁基板上に前記ソース電極及び前記ドレイン電極
    を形成する工程と、 前記ソース電極及び前記ドレイン電極が形成された前記
    絶縁基板上に、前記第３の半導体層と前記第２の半導体
    層と前記第１の半導体層と前記ゲート絶縁膜とを連続し
    て形成する工程と、 前記ゲート絶縁膜上に前記ゲート電極を形成する工程と
    を有することを特徴とする薄膜トランジスタの製造方
    法。
12. 【請求項１２】 請求項５記載の薄膜トランジスタの製
    造方法であって、 前記絶縁基板上に前記ゲート電極を形成する工程と、 前記ゲート電極が形成された前記絶縁基板上に、前記ゲ
    ート絶縁膜と前記第１の半導体層と前記第２の半導体層
    と前記第３の半導体層とを連続して形成する工程と、 前記第３の半導体層上に絶縁膜を形成し、前記絶縁膜を
    所定形状にパターニングしてチャネル領域を保護するチ
    ャネル保護膜を形成する工程と、 前記チャネル領域外の前記半導体層上にコンタクト層を
    形成する工程と、 前記コンタクト層上に前記ソース電極及び前記ドレイン
    電極を形成する工程とを有することを特徴とする薄膜ト
    ランジスタの製造方法。
13. 【請求項１３】 請求項６記載の薄膜トランジスタの製
    造方法であって、 前記絶縁基板上に前記ゲート電極を形成する工程と、 前記ゲート電極が形成された前記絶縁基板上に、前記ゲ
    ート絶縁膜と前記第１の半導体層と前記第２の半導体層
    と前記第３の半導体層とを連続して形成する工程と、 前記第３の半導体層上に絶縁膜を形成し、前記絶縁膜を
    所定形状にパターニングしてチャネル領域を保護するチ
    ャネル保護膜を形成する工程と、 前記チャネル領域外の前記半導体層の膜厚が薄くなるよ
    うに、前記半導体層を部分的にエッチング除去する工程
    と、 前記チャネル領域外の前記半導体層上にコンタクト層を
    形成する工程と、 前記コンタクト層上に前記ソース電極及び前記ドレイン
    電極を形成する工程とを有することを特徴とする薄膜ト
    ランジスタの製造方法。
14. 【請求項１４】 請求項７記載の薄膜トランジスタの製
    造方法であって、 前記絶縁基板上に前記ゲート電極を形成する工程と、 前記ゲート電極が形成された前記絶縁基板上に、前記ゲ
    ート絶縁膜と前記第１の半導体層と前記第２の半導体層
    と前記第３の半導体層とを連続して形成する工程と、 前記第３の半導体層上に絶縁膜を形成し、前記絶縁膜を
    所定形状にパターニングしてチャネル領域を保護するチ
    ャネル保護膜を形成する工程と、 前記チャネル領域外の前記半導体層に不純物を導入する
    工程と、 前記チャネル領域外の前記半導体層上に前記ソース電極
    及び前記ドレイン電極を形成する工程とを有することを
    特徴とする薄膜トランジスタの製造方法。
15. 【請求項１５】 請求項８記載の薄膜トランジスタの製
    造方法であって、 前記絶縁基板上に前記ソース電極及び前記ドレイン電極
    を形成する工程と、 前記ソース電極及び前記ドレイン電極上に前記コンタク
    ト層を形成する工程と、 前記コンタクト層が形成された前記絶縁基板上に、前記
    第３の半導体層と前記第２の半導体層と前記第１の半導
    体層と前記ゲート絶縁膜とを連続して形成する工程と、 前記ゲート絶縁膜上に前記ゲート電極を形成する工程と
    を有することを特徴とする薄膜トランジスタの製造方
    法。
16. 【請求項１６】 請求項９記載の薄膜トランジスタの製
    造方法であって、 前記絶縁基板上に前記ソース電極及び前記ドレイン電極
    を形成する工程と、 前記ソース電極及び前記ドレイン電極に不純物を付着す
    る工程と、 前記ソース電極及び前記ドレイン電極が形成された前記
    絶縁基板上に、前記第３の半導体層と前記第２の半導体
    層と前記第１の半導体層と前記ゲート絶縁膜とを連続し
    て形成する工程と、 前記ゲート絶縁膜上に前記ゲート電極を形成する工程と
    を有することを特徴とする薄膜トランジスタの製造方
    法。