JPH06202146A - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH06202146A JPH06202146A JP34738592A JP34738592A JPH06202146A JP H06202146 A JPH06202146 A JP H06202146A JP 34738592 A JP34738592 A JP 34738592A JP 34738592 A JP34738592 A JP 34738592A JP H06202146 A JPH06202146 A JP H06202146A
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- Japan
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- etchant
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- phosphoric acid
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Abstract
(57)【要約】
【目的】 パターン形成方法に関し, パターンの側面を
連続的にテーパ形状にして，例えば, 透明電極膜の被覆
性を向上して薄膜トランジスタマトリクス基板の製造歩
留と信頼性を向上することを目的とする。 【構成】 １）基板上に使用するエッチャントに対して
エッチングレートの異なる物質を厚み方向に存在比を変
え且つエッチングレートの大きい物質の存在比が表面に
向かって大きくなるようにこれらの物質からなる混合膜
を堆積する工程と, 該混合膜を前記エッチャントを用い
てパターニングするように構成する。 ２）前記エッチャントが少なくともりん酸と硝酸の混合
液であって, りん酸に対し硝酸を重量比で 1/300以上を
含み，前記エッチングレートの異なる物質がAlとMoであ
り，厚み方向の存在比が基板側でAl大きく, 表面側でMo
が大きいようにこうせいする。
連続的にテーパ形状にして，例えば, 透明電極膜の被覆
性を向上して薄膜トランジスタマトリクス基板の製造歩
留と信頼性を向上することを目的とする。 【構成】 １）基板上に使用するエッチャントに対して
エッチングレートの異なる物質を厚み方向に存在比を変
え且つエッチングレートの大きい物質の存在比が表面に
向かって大きくなるようにこれらの物質からなる混合膜
を堆積する工程と, 該混合膜を前記エッチャントを用い
てパターニングするように構成する。 ２）前記エッチャントが少なくともりん酸と硝酸の混合
液であって, りん酸に対し硝酸を重量比で 1/300以上を
含み，前記エッチングレートの異なる物質がAlとMoであ
り，厚み方向の存在比が基板側でAl大きく, 表面側でMo
が大きいようにこうせいする。
Description
【０００１】
【産業上の利用分野】本発明はパターン形成方法に係
り, 液晶表示装置用のトランジスタマトリクス基板, 特
にトップゲートスタガ型薄膜トランジスタを有する液晶
表示装置(LCD)のドレインバスラインの断面形状の制御
方法に関する。
り, 液晶表示装置用のトランジスタマトリクス基板, 特
にトップゲートスタガ型薄膜トランジスタを有する液晶
表示装置(LCD)のドレインバスラインの断面形状の制御
方法に関する。
【０００２】現在, 薄膜トランジスタ駆動による液晶表
示装置は, ラップトップ型パソコンや小型テレビ等に実
用化され, 今後さらに需要が見込まれておりコストダウ
ンが望まれている。そのためには，製造工程が簡単で信
頼性が高い液晶表示装置が期待され，特に, トップゲー
トスタガ型薄膜トランジスタを有する液晶表示装置がプ
ロセスの簡略化に有利である。
示装置は, ラップトップ型パソコンや小型テレビ等に実
用化され, 今後さらに需要が見込まれておりコストダウ
ンが望まれている。そのためには，製造工程が簡単で信
頼性が高い液晶表示装置が期待され，特に, トップゲー
トスタガ型薄膜トランジスタを有する液晶表示装置がプ
ロセスの簡略化に有利である。
【０００３】
【従来の技術】図３は従来例によるLCD 用薄膜トランジ
スタマトリクス基板を説明する断面図である。
スタマトリクス基板を説明する断面図である。
【０００４】図において，透明絶縁性基板 1の上に遮光
膜 2を形成した後, 絶縁膜 3を堆積する。その上にアル
ミニウム(Al)膜20, モリブデン(Mo)膜21を順次堆積し
て, パターニングされたレジスト膜をマスクにしてMo膜
およびAl膜をウエットエッチングし，Al膜にテーパ形状
を持たせてドレインバスラインを形成する。
膜 2を形成した後, 絶縁膜 3を堆積する。その上にアル
ミニウム(Al)膜20, モリブデン(Mo)膜21を順次堆積し
て, パターニングされたレジスト膜をマスクにしてMo膜
およびAl膜をウエットエッチングし，Al膜にテーパ形状
を持たせてドレインバスラインを形成する。
【０００５】次いで, 透明絶縁性基板 1の上に透明電極
膜をドレインバスラインを覆って堆積し，遮光膜 2上の
トランジスタのチャネル領域となる部分を分離するよう
にパターニングしてドレイン電極 8およびソース電極 9
を形成する。
膜をドレインバスラインを覆って堆積し，遮光膜 2上の
トランジスタのチャネル領域となる部分を分離するよう
にパターニングしてドレイン電極 8およびソース電極 9
を形成する。
【０００６】次いで, ゲート形成領域上に動作半導体層
11, ゲート絶縁膜12, ゲート電極13を形成する。なお，
動作半導体層11の堆積時にドレイン電極 8およびソース
電極9上に不純物をドープしてコンタクト層10を形成す
る。
11, ゲート絶縁膜12, ゲート電極13を形成する。なお，
動作半導体層11の堆積時にドレイン電極 8およびソース
電極9上に不純物をドープしてコンタクト層10を形成す
る。
【０００７】次いで, リーク電流の発生を抑えるため
に, リン酸や硝酸を用いたウエットエッチングによりゲ
ート電極を縮小化させている（図示の点線の矢印）。
に, リン酸や硝酸を用いたウエットエッチングによりゲ
ート電極を縮小化させている（図示の点線の矢印）。
【０００８】
【発明が解決しようとする課題】ところが, 従来のドレ
インバスのエッチング方法ではMo膜21がテーパ状になら
ず，Al膜20との間に段差が生じていた。そのためドレイ
ンバスラインを覆っている透明電極膜の被覆性が段差部
において悪くなり，透明電極膜に不連続部22が発生し，
ゲート電極を縮小化する際のエッチング時に, エッチン
グ液が透明電極膜の不連続部22を通してドレインバスラ
イン 5に浸入し, ゲート電極と同一材料で構成されてい
るドレインバスラインが浸食されて細くなり，ドレイン
バスラインの高抵抗化あるいは断線の発生等の問題があ
った。
インバスのエッチング方法ではMo膜21がテーパ状になら
ず，Al膜20との間に段差が生じていた。そのためドレイ
ンバスラインを覆っている透明電極膜の被覆性が段差部
において悪くなり，透明電極膜に不連続部22が発生し，
ゲート電極を縮小化する際のエッチング時に, エッチン
グ液が透明電極膜の不連続部22を通してドレインバスラ
イン 5に浸入し, ゲート電極と同一材料で構成されてい
るドレインバスラインが浸食されて細くなり，ドレイン
バスラインの高抵抗化あるいは断線の発生等の問題があ
った。
【０００９】本発明はパターンの側面を連続的にテーパ
形状に形成できる方法を提供し，例えばドレインバスラ
イン形成のためのエッチングにおいて，透明電極膜の被
覆性を向上して薄膜トランジスタマトリクス基板の製造
歩留と信頼性を向上することを目的とする。
形状に形成できる方法を提供し，例えばドレインバスラ
イン形成のためのエッチングにおいて，透明電極膜の被
覆性を向上して薄膜トランジスタマトリクス基板の製造
歩留と信頼性を向上することを目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は， １）基板上に使用するエッチャントに対してエッチング
レートの異なる物質を厚み方向に存在比を変え且つエッ
チングレートの大きい物質の存在比が表面に向かって大
きくなるようにこれらの物質からなる混合膜を堆積する
工程と, 該混合膜を前記エッチャントを用いてパターニ
ングすることを特徴とするパターン形成方法，あるいは ２）前記エッチャントが少なくともりん酸と硝酸の混合
液であって, りん酸に対し硝酸を重量比で 1/300以上を
含み，前記エッチングレートの異なる物質がアルミニウ
ム(Al)とモリブデン(Mo)であり，厚み方向の存在比が基
板側でアルミニウムが大きく, 表面側でモリブデンが大
きいことを特徴とする前記１）記載のパターン形成方法
により達成される。
レートの異なる物質を厚み方向に存在比を変え且つエッ
チングレートの大きい物質の存在比が表面に向かって大
きくなるようにこれらの物質からなる混合膜を堆積する
工程と, 該混合膜を前記エッチャントを用いてパターニ
ングすることを特徴とするパターン形成方法，あるいは ２）前記エッチャントが少なくともりん酸と硝酸の混合
液であって, りん酸に対し硝酸を重量比で 1/300以上を
含み，前記エッチングレートの異なる物質がアルミニウ
ム(Al)とモリブデン(Mo)であり，厚み方向の存在比が基
板側でアルミニウムが大きく, 表面側でモリブデンが大
きいことを特徴とする前記１）記載のパターン形成方法
により達成される。
【００１１】
【作用】本発明は, 例えば透明基板上にAl膜とMo膜から
なる混合膜を, 基板から表面に向かいMo膜の存在比を高
めるように且つ連続的に存在比を変化させて堆積し，レ
ジストパターンをマスクにして, AlよりMoに対するエッ
チングレートが大きいエッチャント（Al膜とMo膜からな
る混合膜の場合は，リン酸と硝酸を含み, リン酸に硝酸
を重量比で1/300 以上混合したエッチャント）を用いて
この混合膜をウエットエッチングすることにより, テー
パ形状を有するドレインバスラインが形成されるように
している。
なる混合膜を, 基板から表面に向かいMo膜の存在比を高
めるように且つ連続的に存在比を変化させて堆積し，レ
ジストパターンをマスクにして, AlよりMoに対するエッ
チングレートが大きいエッチャント（Al膜とMo膜からな
る混合膜の場合は，リン酸と硝酸を含み, リン酸に硝酸
を重量比で1/300 以上混合したエッチャント）を用いて
この混合膜をウエットエッチングすることにより, テー
パ形状を有するドレインバスラインが形成されるように
している。
【００１２】
【実施例】図１(A) 〜(C) ，図２(D) 〜(F) は本発明の
実施例を説明する断面図である。図１(A) において，ス
パッタ法により, 透明絶縁性基板 1上に遮光膜 2として
クロム(Cr)膜を堆積し，フォトリソグラフィを用いてパ
ターニングする。
実施例を説明する断面図である。図１(A) において，ス
パッタ法により, 透明絶縁性基板 1上に遮光膜 2として
クロム(Cr)膜を堆積し，フォトリソグラフィを用いてパ
ターニングする。
【００１３】次いで, プラズマ気相成長(CVD) 法により
水素希釈の20％SiH4, N2O ガスを用い, 絶縁膜 3として
厚さ6000Åの二酸化シリコン(SiO2)膜を成長する。SiO2
膜上には２源真空蒸着により，Al膜およびMo膜の混合膜
4を堆積する。このとき, 最初はMoの蒸着は行わず, Al
の蒸着のみとし，除々にMoの蒸着速度を上げ, 同時にAl
の蒸着速度を下げながら最終膜厚1000Å程度の厚さにな
ったら，MOのみ蒸着されるように蒸着速度を制御する。
この結果，各金属の組成比は基板から表面に向かいAlか
らMoに連続的に変化する。
水素希釈の20％SiH4, N2O ガスを用い, 絶縁膜 3として
厚さ6000Åの二酸化シリコン(SiO2)膜を成長する。SiO2
膜上には２源真空蒸着により，Al膜およびMo膜の混合膜
4を堆積する。このとき, 最初はMoの蒸着は行わず, Al
の蒸着のみとし，除々にMoの蒸着速度を上げ, 同時にAl
の蒸着速度を下げながら最終膜厚1000Å程度の厚さにな
ったら，MOのみ蒸着されるように蒸着速度を制御する。
この結果，各金属の組成比は基板から表面に向かいAlか
らMoに連続的に変化する。
【００１４】次いで, レジスト膜 6をマスクにして, リ
ン酸に硝酸を重量比で1/300 以上混合したエッチャント
を用いてこの混合膜をウエットエッチングして, ドレイ
ンバスライン 5を形成する。このエッチャントはMoの方
がエッチングレートが大きいため，混合膜の表面側が速
くエッチングされ, ドレインバスラインの断面形状は上
向き方向に細くなったテーパ形状になる。
ン酸に硝酸を重量比で1/300 以上混合したエッチャント
を用いてこの混合膜をウエットエッチングして, ドレイ
ンバスライン 5を形成する。このエッチャントはMoの方
がエッチングレートが大きいため，混合膜の表面側が速
くエッチングされ, ドレインバスラインの断面形状は上
向き方向に細くなったテーパ形状になる。
【００１５】図１(B) において，DCスパッタ法により,
透明電極膜 7として厚さ 500Åの酸化インジウム錫(IT
O) 膜を堆積する。次いで, 基板上にレジスト膜6'を塗
布し，フォトリソグラフィによりチャネル領域が開口さ
れた，少なくともソース, ドレイン領域およびその周囲
を覆うマスクを形成する。
透明電極膜 7として厚さ 500Åの酸化インジウム錫(IT
O) 膜を堆積する。次いで, 基板上にレジスト膜6'を塗
布し，フォトリソグラフィによりチャネル領域が開口さ
れた，少なくともソース, ドレイン領域およびその周囲
を覆うマスクを形成する。
【００１６】図１(C) において，レジスト膜6'をエッチ
ングマスクにして透明電極膜をエッチングし，ITO 膜か
らなるドレイン電極 8およびソース電極 9を形成し，レ
ジスト膜6'を除去する。
ングマスクにして透明電極膜をエッチングし，ITO 膜か
らなるドレイン電極 8およびソース電極 9を形成し，レ
ジスト膜6'を除去する。
【００１７】図２(D) において，プラズマCVD 法によ
り，PH3 をプラズマ化し，ドレイン電極およびソース電
極上にりん(P) を付着させる。次いで, プラズマCVD 法
により，水素希釈による20％SiH4ガスを用いて, 動作半
導体層11として厚さ約 300Åのアモルファスシリコン(a
-Si)層を堆積する。
り，PH3 をプラズマ化し，ドレイン電極およびソース電
極上にりん(P) を付着させる。次いで, プラズマCVD 法
により，水素希釈による20％SiH4ガスを用いて, 動作半
導体層11として厚さ約 300Åのアモルファスシリコン(a
-Si)層を堆積する。
【００１８】このとき, ドレイン電極およびソース電極
上に付着したりんにより，ドレイン電極およびソース電
極と動作半導体層との間に高濃度ｎ型コンタクト層10が
形成される。
上に付着したりんにより，ドレイン電極およびソース電
極と動作半導体層との間に高濃度ｎ型コンタクト層10が
形成される。
【００１９】次いで，プラズマCVD 法により水素希釈の
20％SiH4およびNH3 を用い, 動作半導体層上にゲート絶
縁膜12として厚さ3000Åの窒化シリコン(SiNX ) 膜を堆
積し，さらにその上にスパッタ法によりゲート電極膜13
として厚さ4000ÅのAl膜を堆積する。
20％SiH4およびNH3 を用い, 動作半導体層上にゲート絶
縁膜12として厚さ3000Åの窒化シリコン(SiNX ) 膜を堆
積し，さらにその上にスパッタ法によりゲート電極膜13
として厚さ4000ÅのAl膜を堆積する。
【００２０】次いで, フォトリソグラフィにより, ドレ
イン電極とソース電極にまたがる領域とゲート領域上に
レジスト膜14を形成する。図２(E) において，反応性イ
オンエッチング(RIE) 法により，レジスト膜14をマスク
にしてAl膜13, SiN X 膜12, a-Si膜11およびコンタクト
層10ををエッチングする。エッチングガスとして, Alに
対しては塩素系ガスを, SiN X , a-Siおよびコンタクト
層に対してはCF4 系のガスを用いる。
イン電極とソース電極にまたがる領域とゲート領域上に
レジスト膜14を形成する。図２(E) において，反応性イ
オンエッチング(RIE) 法により，レジスト膜14をマスク
にしてAl膜13, SiN X 膜12, a-Si膜11およびコンタクト
層10ををエッチングする。エッチングガスとして, Alに
対しては塩素系ガスを, SiN X , a-Siおよびコンタクト
層に対してはCF4 系のガスを用いる。
【００２１】図２(F) において，リーク電流の発生を抑
えるために，ゲート電極の側面をリン酸あるいは硝酸を
用いたウエットエッチングによって僅かに縮小させる
（図示の点線野矢印）。次いで，マスク14を除去する。
えるために，ゲート電極の側面をリン酸あるいは硝酸を
用いたウエットエッチングによって僅かに縮小させる
（図示の点線野矢印）。次いで，マスク14を除去する。
【００２２】上記の実施例においては，ドレインバスラ
インをAlとMoを用いて構成したが，これに限らず，使用
するエッチャントに対してエッチングレートの異なる金
属であるならば, それらの組成比を変化させることによ
り, ドレインバスラインの断面形状を制御することがで
きる。
インをAlとMoを用いて構成したが，これに限らず，使用
するエッチャントに対してエッチングレートの異なる金
属であるならば, それらの組成比を変化させることによ
り, ドレインバスラインの断面形状を制御することがで
きる。
【００２３】また, 実施例においては混合膜の成膜を真
空蒸着法により行ったが, 厚さ方向に組成を変えて成膜
できる方法であれば, スパッタ法等どのような方法を用
いてもよい。
空蒸着法により行ったが, 厚さ方向に組成を変えて成膜
できる方法であれば, スパッタ法等どのような方法を用
いてもよい。
【００２４】
【発明の効果】本発明によれば, ドレインバスライン形
成のためのエッチングにおいて，パターニングの側面を
連続的にテーパ形状にして，透明電極膜の被覆性を向上
して薄膜トランジスタマトリクス基板の製造歩留と信頼
性を向上することができた。
成のためのエッチングにおいて，パターニングの側面を
連続的にテーパ形状にして，透明電極膜の被覆性を向上
して薄膜トランジスタマトリクス基板の製造歩留と信頼
性を向上することができた。
【００２５】さらに，一般的に，側面が連続的にテーパ
形状になるように被膜をパターニングする方法として広
く利用することができる。
形状になるように被膜をパターニングする方法として広
く利用することができる。
【図１】 本発明の実施例を説明する断面図(1)
【図２】 本発明の実施例を説明する断面図(2)
【図３】 従来例によるLCD 用薄膜トランジスタマトリ
クス基板を説明する断面図
クス基板を説明する断面図
1 透明絶縁性基板 2 遮光膜でCr膜 3 絶縁膜でSiO2膜 4 Al膜およびMo膜の混合膜 5 ドレインバスライン 6, 6' レジスト膜 7 透明電極膜で酸化インジウム錫(ITO) 膜 8 ドレイン電極でITO 膜 9 ソース電極でITO 膜 10 コンタクト層 11 動作半導体層でアモルファスシリコン(a-Si)層 12 ゲート絶縁膜で SiNX 膜 13 ゲート電極でAl膜 14 レジスト膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 29/784 (72)発明者 沖 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 基板上に, 使用するエッチャントに対し
てエッチングレートの異なる物質を厚み方向に存在比を
変え且つエッチングレートの大きい物質の存在比が表面
に向かって大きくなるようにこれらの物質からなる混合
膜を堆積する工程と,該混合膜を前記エッチャントを用
いてパターニングすることを特徴とするパターン形成方
法。 - 【請求項２】 前記エッチャントが少なくともりん酸と
硝酸の混合液であって, りん酸に対し硝酸を重量比で 1
/300以上を含み，前記エッチングレートの異なる物質が
アルミニウム(Al)とモリブデン(Mo)であり，厚み方向の
存在比が基板側でアルミニウムが大きく, 表面側でモリ
ブデンが大きいことを特徴とする請求項１記載のパター
ン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34738592A JPH06202146A (ja) | 1992-12-28 | 1992-12-28 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34738592A JPH06202146A (ja) | 1992-12-28 | 1992-12-28 | パターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202146A true JPH06202146A (ja) | 1994-07-22 |
Family
ID=18389872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34738592A Pending JPH06202146A (ja) | 1992-12-28 | 1992-12-28 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06202146A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006030937A1 (en) * | 2004-09-15 | 2006-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2006113571A (ja) * | 2004-09-15 | 2006-04-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| CN1320608C (zh) * | 2002-04-24 | 2007-06-06 | 三菱化学株式会社 | 蚀刻剂及蚀刻方法 |
-
1992
- 1992-12-28 JP JP34738592A patent/JPH06202146A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1320608C (zh) * | 2002-04-24 | 2007-06-06 | 三菱化学株式会社 | 蚀刻剂及蚀刻方法 |
| US8514341B2 (en) | 2004-09-15 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9252227B2 (en) | 2004-09-15 | 2016-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7859606B2 (en) | 2004-09-15 | 2010-12-28 | Semiconductor Energy Laboratory Co. Ltd. | Semiconductor device |
| CN102544027A (zh) * | 2004-09-15 | 2012-07-04 | 株式会社半导体能源研究所 | 半导体器件 |
| JP2013153219A (ja) * | 2004-09-15 | 2013-08-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2006030937A1 (en) * | 2004-09-15 | 2006-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| US9716180B2 (en) | 2004-09-15 | 2017-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10109744B2 (en) | 2004-09-15 | 2018-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10573757B2 (en) | 2004-09-15 | 2020-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2020198435A (ja) * | 2004-09-15 | 2020-12-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10903367B2 (en) | 2004-09-15 | 2021-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11482624B2 (en) | 2004-09-15 | 2022-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000912 |