JPH0758793B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0758793B2 JPH0758793B2 JP59269086A JP26908684A JPH0758793B2 JP H0758793 B2 JPH0758793 B2 JP H0758793B2 JP 59269086 A JP59269086 A JP 59269086A JP 26908684 A JP26908684 A JP 26908684A JP H0758793 B2 JPH0758793 B2 JP H0758793B2
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- 239000010409 thin film Substances 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000010408 film Substances 0.000 claims description 98
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 1
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910016006 MoSi Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、シリコンを主成分とする非晶質シリコン膜を
用いた薄膜トランジスタ（以下ａ−SiTFTと略す）に関
する。
用いた薄膜トランジスタ（以下ａ−SiTFTと略す）に関
する。
シリコンのダングリングボンドが水素、フッ素等でター
ミネートされたａ−Si膜を用いたTFTは、安価なガラス
基板の上に比較的低い温度（〜400℃）で作製でき、優
れたオン・オフ比（オン抵抗とオフ抵抗の比）を有する
ため、液晶パネルの駆動スイッチングアレイ等への応用
が有望である。
ミネートされたａ−Si膜を用いたTFTは、安価なガラス
基板の上に比較的低い温度（〜400℃）で作製でき、優
れたオン・オフ比（オン抵抗とオフ抵抗の比）を有する
ため、液晶パネルの駆動スイッチングアレイ等への応用
が有望である。
従来の技術 第１図に、ａ−SiTFTの典型例をその構造断面図で示
す。ガラス等の透明基板１上にゲート電極２を選択的に
被着形成し、その上に窒化膜等のゲート絶縁膜３を介し
て、チャンネン部となる真性型のａ−Si膜（以下、ｉ・
ａ−Si膜と称する）４を所望の厚みｄだけ堆積し、選択
的にパターニングする。ゲート電極２と一部重なり合う
ように、りん等を含むn+型のａ−Si膜（以下、n+・ａ−
Si膜と称する）６とソース電極７、ドレイン電極８を選
択的に被着形成してａ−SiTFTが製作される。第１図に
おいて、５は窒化膜等からなる絶縁膜で、ｉ・ａ−Si膜
４のパッシベーションのために形成されている。
す。ガラス等の透明基板１上にゲート電極２を選択的に
被着形成し、その上に窒化膜等のゲート絶縁膜３を介し
て、チャンネン部となる真性型のａ−Si膜（以下、ｉ・
ａ−Si膜と称する）４を所望の厚みｄだけ堆積し、選択
的にパターニングする。ゲート電極２と一部重なり合う
ように、りん等を含むn+型のａ−Si膜（以下、n+・ａ−
Si膜と称する）６とソース電極７、ドレイン電極８を選
択的に被着形成してａ−SiTFTが製作される。第１図に
おいて、５は窒化膜等からなる絶縁膜で、ｉ・ａ−Si膜
４のパッシベーションのために形成されている。
従来、第１図におけるｉ・ａ−Si膜４の膜厚ｄは1000Å
以上の厚みにするのが特性上必要とされてきた（例え
ば、川井他；電子通信学会技術報告CPMR83−２ ページ
35、鈴木他；情報科学用有機材料第142委員会 Ａ部会
第24回研究会資料 ページ13 参照）。
以上の厚みにするのが特性上必要とされてきた（例え
ば、川井他；電子通信学会技術報告CPMR83−２ ページ
35、鈴木他；情報科学用有機材料第142委員会 Ａ部会
第24回研究会資料 ページ13 参照）。
発明が解決しようとする問題点 TFTを画像表示装置やイメージセンサ等のスイッチング
素子として使用する場合には、必然的に外光がTFT部分
に入射する環境下において使用される。
素子として使用する場合には、必然的に外光がTFT部分
に入射する環境下において使用される。
一般にａ−Si膜は、単結晶シリコン膜（ｃ−Si膜）また
は多結晶シリコン膜（poly−Si膜）に比べて優れた光伝
導性を有する材料であるために、外光がTFTのチャンネ
ル部に入射することによりオフ特性が劣化し（オフ抵抗
の減少）、それによってオン・オフ比が低下するという
欠点を有している（例えば、ａ−Siに関しては、波田
他；三洋テクニルカルレビュー Vol. 16No.2 1984年
ページ23参照、poly−Siに関しては、小口他；電子通
信学会技術報告書No.159 ED 84−70 1984年 ページ
９ 参照）。
は多結晶シリコン膜（poly−Si膜）に比べて優れた光伝
導性を有する材料であるために、外光がTFTのチャンネ
ル部に入射することによりオフ特性が劣化し（オフ抵抗
の減少）、それによってオン・オフ比が低下するという
欠点を有している（例えば、ａ−Siに関しては、波田
他；三洋テクニルカルレビュー Vol. 16No.2 1984年
ページ23参照、poly−Siに関しては、小口他；電子通
信学会技術報告書No.159 ED 84−70 1984年 ページ
９ 参照）。
またpoly−Siに関しては、チャンネル部のpoly−Si膜の
膜厚を1000Å以下にすることを特徴とするMOS型薄膜ト
ランジスタがあるが（特開昭58−158971号公報参照）、
従来ａ−Si膜では界面の影響が大きく薄膜を2000〜3000
Åにして、ある程度大きなオン電流を確保することが必
要であるとされてきた。
膜厚を1000Å以下にすることを特徴とするMOS型薄膜ト
ランジスタがあるが（特開昭58−158971号公報参照）、
従来ａ−Si膜では界面の影響が大きく薄膜を2000〜3000
Åにして、ある程度大きなオン電流を確保することが必
要であるとされてきた。
またａ−SiTFTは、外光によるオフ特性の劣化を防ぐた
め、チャンネル部の直上にポリイミド等の層間絶縁膜を
介して光遮蔽用の部材を設置するのが通常であった（例
えば、Ｍ、Sugata;Jopan Dis−play'83予稿集 ページ
210参照）。
め、チャンネル部の直上にポリイミド等の層間絶縁膜を
介して光遮蔽用の部材を設置するのが通常であった（例
えば、Ｍ、Sugata;Jopan Dis−play'83予稿集 ページ
210参照）。
しかしながら、トランジスタの表面側（第１図において
は、ソース、ドレイン電極の存在する側）からの入射光
は光遮蔽用の部材により、ある程度遮蔽することができ
るが、裏面側からの入射光は遮蔽することができない。
は、ソース、ドレイン電極の存在する側）からの入射光
は光遮蔽用の部材により、ある程度遮蔽することができ
るが、裏面側からの入射光は遮蔽することができない。
このように工程数を増して光遮蔽部材を設置したａ−Si
TFTですら、外光による迷光等の影響を大きく受けると
いう欠点があった。
TFTですら、外光による迷光等の影響を大きく受けると
いう欠点があった。
本発明は上記の従来の問題点を解決するもので、耐光性
に優れた薄膜トランジスタの製造方法を提供することを
目的とする。
に優れた薄膜トランジスタの製造方法を提供することを
目的とする。
問題点を解決するための手段 本発明は、上記の従来の問題点を解決するために、第１
図に示すａ−SiTFTにおけるｉ・ａ−Si膜の膜厚ｄを最
適化して、耐光性を向上させたａ−SiTFTの製造方法で
ある。
図に示すａ−SiTFTにおけるｉ・ａ−Si膜の膜厚ｄを最
適化して、耐光性を向上させたａ−SiTFTの製造方法で
ある。
またその際、ｉ・ａ−Si膜厚ｄの最適値が従来より格段
に薄くなるがｉ・ａ−Si膜と絶縁膜とを連続して形成
し、第１図におけるn+・ａ−Si膜6cをエッチング除去す
る際に絶縁膜をストッパーとして使用して、350Å以上5
00Å未満という非常に薄いｉ・ａ−Si膜を形成でき、製
作したａ−SiTFTの外光に対するオフ抵抗の劣化を極小
に抑えるものである。
に薄くなるがｉ・ａ−Si膜と絶縁膜とを連続して形成
し、第１図におけるn+・ａ−Si膜6cをエッチング除去す
る際に絶縁膜をストッパーとして使用して、350Å以上5
00Å未満という非常に薄いｉ・ａ−Si膜を形成でき、製
作したａ−SiTFTの外光に対するオフ抵抗の劣化を極小
に抑えるものである。
作用 本発明の薄膜トランジスタは、チャンネル部となる（真
性型非晶質シリコンの）ｉ・ａ−Si膜の膜厚ｄを350Å
以上500Å未満の範囲に規定することにより、５万ルッ
クスの光照射下においても１×104以上のオン・オフ比
を有する。さらに上記のようなａ−SiTFTはｉ・ａ−Si
膜と絶縁膜とを連続して形成する工程の導入によって実
現できたものである。
性型非晶質シリコンの）ｉ・ａ−Si膜の膜厚ｄを350Å
以上500Å未満の範囲に規定することにより、５万ルッ
クスの光照射下においても１×104以上のオン・オフ比
を有する。さらに上記のようなａ−SiTFTはｉ・ａ−Si
膜と絶縁膜とを連続して形成する工程の導入によって実
現できたものである。
上記のように、ｉ・ａ−Si膜と絶縁膜とが連続して形成
されると、ｉ・ａ−Si膜表面が洗浄でチャンネル部に対
する汚染の影響を皆無にでき、さらには最後にソース電
極とドレイン電極の間の不要のn+・ａ−Si膜を除去する
ときに絶縁膜がストッパーとなって従来より膜厚が格段
に薄いｉ・ａ−Si膜がエッチングされることがなく、再
現性よく所定のチャンネル部を確保することができる。
されると、ｉ・ａ−Si膜表面が洗浄でチャンネル部に対
する汚染の影響を皆無にでき、さらには最後にソース電
極とドレイン電極の間の不要のn+・ａ−Si膜を除去する
ときに絶縁膜がストッパーとなって従来より膜厚が格段
に薄いｉ・ａ−Si膜がエッチングされることがなく、再
現性よく所定のチャンネル部を確保することができる。
実施例 本発明の一実施例における薄膜トランジスタを第１図を
用いて説明する。まずガラス等の透明基板１の上にCr、
MoSi2等の導体膜をゲート電極２として選択的に被着形
成する。次にプラズマ気相成長法を用い、ゲート絶縁膜
３となる4000Å程度のSiNx膜（窒化膜）を形成する。連
続して例えば500Åのｉ・ａ−Si膜４および1000Å程度
のSix膜等のパッシベーション膜５を堆積する。次にパ
ッシベーション膜５の幅がゲート電極２の幅より狭くな
るようにフォトリソグラフィによりパッシベーション膜
５をパターニングする。次に全面にりん等を含有し、6
a、6bおよび6cの部分を含むn+・ａ−Si膜を堆積する。
次にｉ・ａ−Si膜４とn+・ａ−Si膜を同一寸法でパター
ニングする。次に、Al、MoSi2等の導体膜を選択的に被
着形成して、ソース電極７およびドレイン電極８を形成
する。最後にソース電極７とドレイン電極８の間のn+・
ａ−Si膜6cをエッチング除去してTFTが製作される。な
おソース電極７の下にはn+・ａ−Si膜6aが、ドレイン電
極８の下にはｎ・ａ−Si膜6bが残されてり、ソース電極
７またはドレイン電極８とｉ・ａ−Si膜４とのオーミッ
クコンタクトを確保している。
用いて説明する。まずガラス等の透明基板１の上にCr、
MoSi2等の導体膜をゲート電極２として選択的に被着形
成する。次にプラズマ気相成長法を用い、ゲート絶縁膜
３となる4000Å程度のSiNx膜（窒化膜）を形成する。連
続して例えば500Åのｉ・ａ−Si膜４および1000Å程度
のSix膜等のパッシベーション膜５を堆積する。次にパ
ッシベーション膜５の幅がゲート電極２の幅より狭くな
るようにフォトリソグラフィによりパッシベーション膜
５をパターニングする。次に全面にりん等を含有し、6
a、6bおよび6cの部分を含むn+・ａ−Si膜を堆積する。
次にｉ・ａ−Si膜４とn+・ａ−Si膜を同一寸法でパター
ニングする。次に、Al、MoSi2等の導体膜を選択的に被
着形成して、ソース電極７およびドレイン電極８を形成
する。最後にソース電極７とドレイン電極８の間のn+・
ａ−Si膜6cをエッチング除去してTFTが製作される。な
おソース電極７の下にはn+・ａ−Si膜6aが、ドレイン電
極８の下にはｎ・ａ−Si膜6bが残されてり、ソース電極
７またはドレイン電極８とｉ・ａ−Si膜４とのオーミッ
クコンタクトを確保している。
本実施例の薄膜トランジスタは、ガラス等の透明基板１
を大気中に曝すことなくｉ・ａ−Si膜４とパッシベーシ
ョン膜５を連続して堆積しているためにｉ・ａ−Si膜４
の表面が汚染されることなく、清浄なチャンネル部を確
保できるとともに、ソース電極７とドレイン電極８の間
のn+・ａ−Si膜6cをエッチング除去する際にはパッシベ
ーション膜５がチャンネル部のｉ・ａ−Si膜４を保護し
ているために、十分余裕をもってｉ・ａ−Si膜４の厚み
を500Å未満の範囲に設定することができる。
を大気中に曝すことなくｉ・ａ−Si膜４とパッシベーシ
ョン膜５を連続して堆積しているためにｉ・ａ−Si膜４
の表面が汚染されることなく、清浄なチャンネル部を確
保できるとともに、ソース電極７とドレイン電極８の間
のn+・ａ−Si膜6cをエッチング除去する際にはパッシベ
ーション膜５がチャンネル部のｉ・ａ−Si膜４を保護し
ているために、十分余裕をもってｉ・ａ−Si膜４の厚み
を500Å未満の範囲に設定することができる。
第２図は、本発明の有効性を明らかにするために、５万
ルックスの光照射下におけるａ−SiTFTのオン電流、オ
フ電流およびオン抵抗・オフ抵抗比のｉ・ａ−Si膜厚依
存性を調べた結果である。オン電流はドレイン電圧Vd＝
12V、ゲート電圧Vg＝15Vの条件下でのドレイン電流Idで
あり、オフ電流はVd＝12V、Vg＝0Vの場合のIdである。
またオン抵抗・オフ抵抗比は（オン電流÷オフ電流）で
定義されるものである。
ルックスの光照射下におけるａ−SiTFTのオン電流、オ
フ電流およびオン抵抗・オフ抵抗比のｉ・ａ−Si膜厚依
存性を調べた結果である。オン電流はドレイン電圧Vd＝
12V、ゲート電圧Vg＝15Vの条件下でのドレイン電流Idで
あり、オフ電流はVd＝12V、Vg＝0Vの場合のIdである。
またオン抵抗・オフ抵抗比は（オン電流÷オフ電流）で
定義されるものである。
通常考えられる外光として最も明るいのは太陽直下であ
り、その照度は20〜30万ルックスと言われている。例え
ば、本発明により製造されるａ−SiTFTをスイッチング
素子として液晶パネルに応用した場合、偏光板、カラー
フィルタ、その他等の透過率の積算によりFTLに到達す
る光は外光に15％以下に減少する。したがって、この場
合TFTとしては５万ルックス程度の光に対してオン抵抗
・オフ抵抗比が１×104以上を確保できれば耐光性の優
れたａ−SiTFTとなる。
り、その照度は20〜30万ルックスと言われている。例え
ば、本発明により製造されるａ−SiTFTをスイッチング
素子として液晶パネルに応用した場合、偏光板、カラー
フィルタ、その他等の透過率の積算によりFTLに到達す
る光は外光に15％以下に減少する。したがって、この場
合TFTとしては５万ルックス程度の光に対してオン抵抗
・オフ抵抗比が１×104以上を確保できれば耐光性の優
れたａ−SiTFTとなる。
第２図に示すようにオン電流は膜厚ｄを減らしても減少
の度合が少ないのに比べて、オフ電流は膜厚ｄの減少と
ともに急激に減少する。したがって両者の比はｄ＝500
Å付近で極大となり、オン抵抗・オフ抵抗比が１×104
を超える領域は第２図でハッチングした領域すなわちｄ
＝950Å以下の領域である。
の度合が少ないのに比べて、オフ電流は膜厚ｄの減少と
ともに急激に減少する。したがって両者の比はｄ＝500
Å付近で極大となり、オン抵抗・オフ抵抗比が１×104
を超える領域は第２図でハッチングした領域すなわちｄ
＝950Å以下の領域である。
上記したｄ＝950Å以下の領域でオン・オフ比のみに注
目するとｄ＝500Åが最適値となる。
目するとｄ＝500Åが最適値となる。
一方、本発明のａ−SiTFTを液晶パネルに応用した場合
を考えると、液晶を駆動するための、電荷がリークしな
いようにするためには、TFTのオフ電流値は小さい程有
利である。
を考えると、液晶を駆動するための、電荷がリークしな
いようにするためには、TFTのオフ電流値は小さい程有
利である。
従って、オフ電流値を小さくするという観点から見る
と、多少オン・オフ比の値は下るが、ｄが500Åより小
さい方がむしろ都合がよい場合もあり、結局、ｉ・ａ−
Si膜の膜厚としては500Å未満にすることが必要であ
る。
と、多少オン・オフ比の値は下るが、ｄが500Åより小
さい方がむしろ都合がよい場合もあり、結局、ｉ・ａ−
Si膜の膜厚としては500Å未満にすることが必要であ
る。
なお本発明によるａ−SiTFTを液晶パネルに応用する場
合、外光に起因する逆光を外光の10％以下に減少させる
ために光遮蔽部材をａ−SiTFTのチャンネル部の直上ま
たは直下に設置することによりオン抵抗・オフ抵抗比を
さらに１×105以上にでき、一層の効果が得られる。
合、外光に起因する逆光を外光の10％以下に減少させる
ために光遮蔽部材をａ−SiTFTのチャンネル部の直上ま
たは直下に設置することによりオン抵抗・オフ抵抗比を
さらに１×105以上にでき、一層の効果が得られる。
発明の効果 ａ−SiTFTの主要部を構成する極めて薄い特定の膜厚（3
50Å以上500Å未満）のｉ・ａ−Si膜を確実にかつ高精
度に形成できるとともに、この膜の表面が汚染されるこ
となく、かつソース電極またはドレン電極のｉ・ａ−Si
膜に対するオーミックコンタクトを確保するn+・ａ−Si
膜の不要部をエッチング除去する際にｉ・ａ−Si膜の表
面がエッチングされることのない薄膜トランジスタを製
造することにより、極めて強い光照射下においてもオン
・オフ抵抗比を有するａ−SiTFTが得られる効果を有
し、またこのTFTを用いて液晶パネルを構成することに
より、極めて強い外光下でもその画質劣化を抑制し、さ
らに液晶を駆動するための電荷がリークしないという格
別の効果を有する。
50Å以上500Å未満）のｉ・ａ−Si膜を確実にかつ高精
度に形成できるとともに、この膜の表面が汚染されるこ
となく、かつソース電極またはドレン電極のｉ・ａ−Si
膜に対するオーミックコンタクトを確保するn+・ａ−Si
膜の不要部をエッチング除去する際にｉ・ａ−Si膜の表
面がエッチングされることのない薄膜トランジスタを製
造することにより、極めて強い光照射下においてもオン
・オフ抵抗比を有するａ−SiTFTが得られる効果を有
し、またこのTFTを用いて液晶パネルを構成することに
より、極めて強い外光下でもその画質劣化を抑制し、さ
らに液晶を駆動するための電荷がリークしないという格
別の効果を有する。
第１図はａ−SiTFTの要部断面図、第２図は５万ルック
スの光の照射下におけるａ−SiTFTのオン抵抗、オフ抵
抗およびオン抵抗・オフ抵抗比のｉ・ａ−Si膜厚依存性
を示す図である。 １……透明基板、２……ゲート電極（導体膜）、３……
ゲート絶縁膜、４……ｉ・ａ−Si膜（第１の非晶質シリ
コン膜）、５……パッシベーション膜（絶縁膜）、6a,6
b,6c……n+・ａ−Si膜（第２の非晶質シリコン膜）、７
……ソース電極、８……ドレイン電極。
スの光の照射下におけるａ−SiTFTのオン抵抗、オフ抵
抗およびオン抵抗・オフ抵抗比のｉ・ａ−Si膜厚依存性
を示す図である。 １……透明基板、２……ゲート電極（導体膜）、３……
ゲート絶縁膜、４……ｉ・ａ−Si膜（第１の非晶質シリ
コン膜）、５……パッシベーション膜（絶縁膜）、6a,6
b,6c……n+・ａ−Si膜（第２の非晶質シリコン膜）、７
……ソース電極、８……ドレイン電極。
フロントページの続き (72)発明者 永田 清一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭56−135968（ＪＰ，Ａ) 特開 昭59−113667（ＪＰ，Ａ) 特開 昭58−158971（ＪＰ，Ａ)
Claims (1)
- 【請求項１】透明基板上にゲート電極を選択的に形成す
る工程と、前記ゲート電極が形成された前記透明基板上
に第１の絶縁膜、350Å以上500Å未満の厚さの第１の非
晶質シリコン膜及び第２の絶縁膜とを連続して形成する
工程と、前記ゲート電極上に前記第２の絶縁膜を残す工
程と、前記第２の絶縁膜と前記第１の非晶質シリコン膜
上に不純物を含有する第２の非晶質シリコン膜を形成す
る工程と、前記第２の絶縁膜上の前記第２の非晶質シリ
コン膜をエッチングにより選択的に除去する工程とを備
え、前記第２の絶縁膜下の350Å以上500Å未満の厚さの
前記第１の非晶質シリコン膜をチャネル部とすることを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269086A JPH0758793B2 (ja) | 1984-12-19 | 1984-12-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269086A JPH0758793B2 (ja) | 1984-12-19 | 1984-12-19 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61145869A JPS61145869A (ja) | 1986-07-03 |
| JPH0758793B2 true JPH0758793B2 (ja) | 1995-06-21 |
Family
ID=17467472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269086A Expired - Lifetime JPH0758793B2 (ja) | 1984-12-19 | 1984-12-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758793B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229873A (ja) * | 1986-03-29 | 1987-10-08 | Hitachi Ltd | 薄膜半導体装置の製造方法 |
| US4990981A (en) * | 1988-01-29 | 1991-02-05 | Hitachi, Ltd. | Thin film transistor and a liquid crystal display device using same |
| JP2937318B2 (ja) * | 1988-02-25 | 1999-08-23 | 富士通株式会社 | アモルファスシリコン薄膜トランジスタ |
| JP2656554B2 (ja) * | 1988-06-29 | 1997-09-24 | 株式会社日立製作所 | 薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置 |
| US5493129A (en) * | 1988-06-29 | 1996-02-20 | Hitachi, Ltd. | Thin film transistor structure having increased on-current |
| JP2656555B2 (ja) * | 1988-06-29 | 1997-09-24 | 株式会社日立製作所 | 薄膜トランジスタならびにそれを用いたアクティブマトリクス回路基板と画像表示装置 |
| US5164805A (en) * | 1988-08-22 | 1992-11-17 | Massachusetts Institute Of Technology | Near-intrinsic thin-film SOI FETS |
| US5053347A (en) * | 1989-08-03 | 1991-10-01 | Industrial Technology Research Institute | Amorphous silicon thin film transistor with a depletion gate |
| JP2689038B2 (ja) * | 1991-12-04 | 1997-12-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3512849B2 (ja) * | 1993-04-23 | 2004-03-31 | 株式会社東芝 | 薄膜トランジスタおよびそれを用いた表示装置 |
| US5796121A (en) * | 1997-03-25 | 1998-08-18 | International Business Machines Corporation | Thin film transistors fabricated on plastic substrates |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
| JPH0828507B2 (ja) * | 1982-03-16 | 1996-03-21 | セイコーエプソン株式会社 | 半導体装置 |
| JPS59113667A (ja) * | 1982-12-20 | 1984-06-30 | Fujitsu Ltd | 薄膜トランジスタの製造法 |
-
1984
- 1984-12-19 JP JP59269086A patent/JPH0758793B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61145869A (ja) | 1986-07-03 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |