JP2689038B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
特に薄膜トランジスタ(TFTと称す)を備えた半導体
装置の構造およびその製造方法に関するものである。
例として、SRAM(Static RandomAccess Memory )
のメモリセルについて説明する。図32は、一般的なS
RAMのメモリセルの等価回路図である。図32を参照
して、SRAMのメモリセルは、1対のCMOSインバ
ータを有している。一方のCMOSインバータは駆動用
MOSトランジスタQ2と負荷用薄膜トランジスタQ1
とを有している。また、他方のCMOSインバータは駆
動用MOSトランジスタQ4 と負荷用薄膜トランジスタ
Q3 とを有している。一方のCMOSインバータのトラ
ンジスタQ2 、Q 1 のゲートは他方のCMOSインバー
タの各トランジスタQ4 、Q3 の共通の記憶ノードN2
に、また他方のCMOSインバータのトランジスタ
Q4 、Q3 のゲートは一方のCMOSインバータの各ト
ランジスタQ2、Q1 の共通の記憶ノードN1 に交差接
続され、フリップフロップ回路を構成している。負荷用
薄膜トランジスタQ1 、Q3 のソースは電源Vccに接
続されている。また、駆動用MOSトランジスタQ2 、
Q4 の各々のソースは接地電位Vssに接続されてい
る。フリップフロップ回路の記憶ノードN1 、N2 には
各々転送用MOSトランジスタQ5 、Q6 が接続されて
いる。転送用MOSトランジスタQ5 、Q6 のゲートは
ワード線30に接続されている。また、転送用MOSト
ランジスタQ5、Q6 、のドレイン領域は、各々ビット
線31、32に接続されている。
具体的な断面構造を示した断面構造図である。図示され
たメモリセルの断面構造は、例えば「ポリシリコン薄膜
トランジスタ(TFT)を用いた4MSRAMメモリセ
ル」塘、他、電子情報通信学会技術研究報告,信学技報
Vol.90,No.48,1990 に開示されるメモリセルの構造と類
似のものであり、代表的な断面を模式的に示したもので
ある。図31を参照して、図中には半導体基板1の主表
面に形成された駆動用MOSトランジスタQ2 、転送用
MOSトランジスタQ6 と第1層間絶縁層12を介在し
て上層に配置された負荷用薄膜トランジスタQ1 とが示
されている。シリコン基板1の主表面に形成された駆動
用および転送用MOSトランジスタQ2 、Q6 は、各々
ゲート電極6a、6bと1対のソース・ドレイン領域9
a、9a、9b、9bおよびゲート絶縁層5a、5bと
を備えている。そして、このメモリセルの特徴は、負荷
用の薄膜トランジスタが第1層間絶縁層12を介在して
基板上方に積層された構造を有する点である。薄膜トラ
ンジスタQ3 は、第1層間絶縁層12の表面上に形成さ
れたゲート電極13と、ゲート電極13の表面上に形成
されたゲート絶縁層14およびゲート絶縁層14の表面
上に形成された多結晶シリコン層15とを備えている。
多結晶シリコン層15は、ゲート電極13と対向する位
置にチャネル領域15aを形成し、このチャネル領域1
5aの両側に1対のソース・ドレイン領域15b、15
bを形成している。さらに、多結晶シリコン層15のソ
ース・ドレイン領域15b、15bは配線層として所定
の位置まで延在している。すなわち、図示されるよう
に、一方の不純物領域15bは転送用MOSトランジス
タQ6 のソース・ドレイン領域9bにコンタクト電極1
1を介在して接続されている。
い第2層間絶縁層16が形成されている。アルミニウム
配線層20は第2層間絶縁層16中に形成されたコンタ
クトホールを通して、かつバリアメタル層19を介在し
て転送用MOSトランジスタQ6 のソース・ドレイン領
域9bに接続されている。さらに、アルミニウム配線層
20の表面上はパッシベーション膜21で覆われてい
る。
されるようなメモリセルでは、薄膜トランジスタQ3 の
多結晶シリコン層15表面が酸化されてシリコン酸化膜
22が形成され、その結果、多結晶シリコン層15が薄
膜化することが問題となった。このシリコン酸化膜22
の形成状態について以下に説明する。
AMのメモリセルの主要な製造工程を示す断面構造図で
ある。まず、図33を参照して、第1層間絶縁層12の
表面上には、CVD(Chemical Vapor Deposition )法
により多結晶シリコン層が形成される。そして、この多
結晶シリコン層をパターニングすることによりゲート電
極13が形成される。さらに、CVD法を用いてゲート
絶縁層14がゲート電極13の表面上に形成される。さ
らに、CVD法を用いて多結晶シリコン層15が形成さ
れる。その後、フォトリソグラフィ法およびエッチング
法を用いて多結晶シリコン層15がパターニングされ
る。次に、所定の領域をレジストマスク24で被覆した
後、p型不純物イオン25を多結晶シリコン層15中に
導入する。これにより、薄膜トランジスタQ3 のソース
・ドレイン領域15b、15bが形成される。
ジストマスク除去した後、全面にBPSG(Boro-Phosp
ho Silicate Glass )層16をCVD法により形成す
る。BPSG層16の表面は下層表面の段差形状になら
って大きな段差が形成されている。したがって、この表
面を平坦化するための熱処理が行なわれる。平坦化のた
めの熱処理は、例えば水蒸気雰囲気中で温度850〜9
00℃で約20〜30分間行なわれる。これにより、軟
化したBPSGの表面がリフローし、平坦化する。
いて、雰囲気中の酸素がBPSG層の内部を拡散し、薄
膜トランジスタの多結晶シリコン層15表面に達し、多
結晶シリコン層のシリコン成分と酸化反応を生じる。こ
れにより多結晶シリコン層15表面にシリコン酸化膜2
2が形成される。シリコン酸化膜22が形成されると、
多結晶シリコン層15の膜厚が減少し、最悪の場合に
は、部分的に多結晶シリコン部分が消失する事態が生じ
る。また、このような多結晶シリコン層15の酸化はウ
エハ面内で不均一に生じ、各薄膜トランジスタ毎に多結
晶シリコン層の膜厚がばらつく事態が生じる。多結晶シ
リコン層15の膜厚が減少すると、特にソース・ドレイ
ン領域15b、15bやこれに連続する配線部分などで
抵抗が増大する。また、ウエハ面内における多結晶シリ
コン層15の膜厚の不均一により、各トランジスタ間の
特性がばらつくという問題も生じる。一方、第2層間絶
縁層16の平坦化のための熱処理に伴う上記のような問
題を低減するために、平坦化のための熱処理条件を緩和
すると、第2層間絶縁層16の表面の平坦性が低下す
る。このために、第2層間絶縁層16上に形成される配
線層が大きな段差表面に形成されることになる。したが
って、配線層のパターニングが困難となり、配線パター
ンの正確性が低下し、極端な場合には断線などを生じさ
せるという問題を発生する。
点を解消するためになされたもので、製造工程中に薄膜
トランジスタのシリコン層を薄膜化させる恐れのない構
造を有する半導体装置およびその製造方法を提供するこ
とである。
域に形成される薄膜トランジスタの表面を覆う層間絶縁
層の平坦化を改善することである。
装置は、主表面中に不純物領域が形成された半導体基板
上に配置された第1絶縁層と、第1絶縁層の表面上に形
成された薄膜トランジスタとを有する。薄膜トランジス
タは、第2絶縁層を介在して積層されたゲート電極層と
シリコン層とを有しており、さらにシリコン層内のゲー
ト電極層に対向する位置に形成されたチャネル領域と、
このチャネル領域の両側に形成される1対の不純物領域
とを有している。さらに、薄膜トランジスタの上には、
少なくとも薄膜トランジスタの上部全体を覆い、酸素が
その内部を通過することを妨げることによって、薄膜ト
ランジスタのシリコン層が酸化されるのを防止するため
の酸化防止膜が備えられている。そして、その酸化防止
膜上には、ボロンとリンを含むシリコン酸化膜が備えら
れている。さらに、このボロンとリンを含むシリコン酸
化膜上に形成され、このボロンとリンを含むシリコン酸
化膜および第1絶縁層に形成されたコンタクト穴を介し
て、半導体基板表面中に形成された不純物領域に電気的
に接続された一体的な金属配線が備えられている。
は、以下の工程を備えている。まず、半導体基板の表面
上に第1絶縁層を形成する。さらに、第1絶縁層の表面
上に導電層を形成し、パターニングすることによってゲ
ート電極を形成する。さらに、ゲート電極の表面上に第
2絶縁層を形成する。そして、第2絶縁層の表面上にシ
リコン層を形成する。さらに、シリコン層に1対の不純
物領域を形成する。そして、シリコン層の表面上に酸化
防止膜を形成し、続けてこの酸化防止膜上にボロンとリ
ンを含むシリコン酸化膜を形成する。そして、このボロ
ンとリンを含むシリコン酸化膜を酸化熱処理し、そのボ
ロンとリンを含むシリコン酸化膜上に金属配線を形成す
る。
は、以下の工程を備えている。まず、半導体基板の表面
上に第1絶縁層を形成する。次に、第1絶縁層の表面上
にシリコン層を形成する。そして、シリコン層の表面上
に第2絶縁層を形成する。さらに、第2絶縁層の表面上
に導電層を形成し、パターニングすることによってゲー
ト電極を形成する。そして、シリコン層中に距離を隔て
た1つの不純物領域を形成する。さらに、シリコン層お
よびゲート電極の表面上に酸化防止膜を形成し、続けて
この酸化防止膜上にボロンとリンを含むシリコン酸化膜
を形成する。そして、このボロンとリンを含むシリコン
酸化膜を酸化熱処理し、そのボロンとリンを含むシリコ
ン酸化膜上に金属配線を形成する。
は酸化防止膜が形成されている。この酸化防止膜は、半
導体装置の製造工程中において、酸化防止膜の下層に形
成された薄膜トランジスタが酸化雰囲気にさらされた場
合、雰囲気中の酸素がこの酸化防止膜を通過して薄膜ト
ランジスタ、特にシリコン層に到達するのを妨げる働き
をなす。酸化防止膜としては、多結晶シリコン、アモル
ファスシリコン、高融点金属シリサイドあるいはシリコ
ン窒化膜などが用いられる。多結晶シリコンあるいはア
モルファスシリコンなどが用いられた場合は、雰囲気中
の酸素がこの両者のシリコンと反応し酸化膜を生成する
ことによって、酸素がさらに下層の薄膜トランジスタの
シリコン層に供給されるのを防止する。また高融点金属
シリサイドやシリコン窒化膜などは酸素がこれらの層中
を通過するのを妨げる特性を有する。これらの酸化防止
膜を形成することによって薄膜トランジスタのシリコン
層の薄膜化が防止される。また、薄膜トランジスタのシ
リコン層の薄膜化を考慮することなく、層間絶縁層の平
坦化のための熱処理を行なわせることができる。
て詳細に説明する。
モリセルの断面構造図である。また、図2ないし図4は
図1中における切断線A−、B−、C−に対応した平面
構造図である。なお、このSRAMのメモリセルは図3
2に示される等価回路と等しい構造を有しており、図1
に示す断面においては駆動用および転送用MOSトラン
ジスタQ2 、Q6 と1つの負荷用薄膜トランジスタQ3
が代表的に示されている。また、図2ないし図4におけ
る平面構造においては、2つの駆動用MOSトランジス
タQ2 、Q4 と2つの負荷用薄膜トランジスタQ1 、Q
3 が代表的に示されており、2つの転送用MOSトラン
ジスタQ5 、Q6 は図示が省略されている。さらに、図
1と、図2ないし図4との関係において、図1では駆動
用MOSトランジスタQ2 と転送用MOSトランジスタ
Q6 の断面構造は図2ないし図4に示す平面構造と完全
に一致するものではなく、図1においてMOSトランジ
スタの構造が特徴的に表れるように模式的に示されてい
る。
1の主表面には2つの駆動用MOSトランジスタQ2 、
Q4 と2つの転送用MOSトランジスタQ5 、Q6 が形
成されている。これらのMOSトランジスタQ2 、
Q4 、Q5 、Q6 は、各々ゲート絶縁層(5a、5b・
・)の表面上に形成されたゲート電極(6a、6b・
・)と1対のソース・ドレイン領域(7a、9a、7
b、9b・・)とを備えている。このソース・ドレイン
領域は低濃度不純物領域7a、7bと高濃度不純物領域
9a、9bとからなるいわゆるLDD(Lightly Doped
Drain )構造を有している。MOSトランジスタQ2 、
Q4 〜Q6 の表面上は第1層間絶縁層12に覆われてい
る。第1層間絶縁層12の表面上には2つの負荷用薄膜
トランジスタQ1 、Q3 が形成されている。負荷用薄膜
トランジスタQ1 、Q3 は各々多結晶シリコンからなる
ゲート電極13と、ゲート電極13の表面を覆うゲート
絶縁層14およびゲート絶縁層14ならびに第1層間絶
縁層12の表面上に延在したシリコン層15とを備えて
いる。シリコン層15は多結晶シリコンあるいは単結晶
シリコンなどから構成される。シリコン層15のゲート
電極13に対向する位置には薄膜トランジスタのチャネ
ル領域15aが形成されている。チャネル領域15aの
両側には1対のp型不純物領域からなるソース・ドレイ
ン領域15b、15bが形成されている。また、この1
対の不純物領域15b、15bは配線層領域を兼備えて
いる。通常、シリコン層15は200〜500Å程度の
膜厚で形成されている。
スタの接続関係について図2ないし図4および図32を
参照して説明する。駆動用MOSトランジスタQ4 のゲ
ート電極6aはコンタクト部C1 を通して負荷用薄膜ト
ランジスタQ1 のソース・ドレイン領域に接続されてお
り、またさらにコンタクト部C3 を通して負荷用薄膜ト
ランジスタQ3 のゲート電極13に接続されている。ま
た、負荷用薄膜トランジスタQ1 のゲート電極13は負
荷用薄膜トランジスタQ3 のソース・ドレイン領域にコ
ンタクトC2 を通して接続されている。さらに、負荷用
薄膜トランジスタQ1 、Q3 の各々のシリコン層15は
同一の層として連続的に形成されている。
ランジスタQ1 、Q3 の表面上は第3層間絶縁層26に
覆われている。そして、第3層間絶縁層26の表面上に
は酸化防止膜23が形成されている。図4に示すよう
に、酸化防止膜23は負荷用薄膜トランジスタQ1 、Q
3 のシリコン層15とほぼ同じ平面形状にパターニング
され、そのシリコン層15の表面を完全に覆うように形
成されている。酸化防止膜23は、例えば多結晶シリコ
ン、アモルファスシリコン、高融点金属シリサイドなど
の導電膜あるいはシリコン窒化膜などの絶縁膜などが用
いられる。多結晶シリコンやアモルファスシリコンなど
を用いた場合には、雰囲気中から供給される酸素に対し
てこれらの層がシリコンを供給することにより酸化物を
生成し、酸素を下層へ透過させるのを防止するように作
用する。また、シリコン窒化膜を用いた場合には、この
膜が耐酸化性を有し、酸素を通過するのを妨げるように
作用する。また、この酸化防止膜23の形状と、この酸
化防止膜によって保護されるべきシリコン層15の形状
との関係は以下のようになる。すなわち、酸化防止膜2
3を基板平面に投影した領域の内部にシリコン層15が
包含されるように形成されるならば、シリコン層15の
表面は雰囲気中から供給される酸素と反応して酸化反応
が生じることを防止できる。したがって、酸化防止膜2
3の形状は、保護すべき領域に応じて任意に形成するこ
とができる。例えば、薄膜トランジスタのチャネル領域
15aおよびソース・ドレイン領域15b、15bのみ
を保護するならば、ソース・ドレイン領域15b、15
bに連続する配線領域を覆う必要はなく、また逆にシリ
コン層15の配線領域のみを保護する場合には、薄膜ト
ランジスタの上部を覆う必要はない。さらに、必要であ
れば酸化防止膜23をコンタクト部等以外の基板表面全
面に形成してもかまわない。
い第2層間絶縁層16が形成される。第2層間絶縁層は
BPSGなどで構成される。第2層間絶縁層16の表面
上にはバリヤメタル層19を介在してアルミニウム配線
層20が形成される。アルミニウム配線層20の表面上
にはパッシベーション膜21が形成される。
ルの製造工程について説明する。図5ないし図15は、
メモリセルの製造工程(第1工程ないし第11工程)を
順に示す断面構造図である。
主表面にLOCOS(Local Oxidation of Silicon)法
を用いて素子分離酸化膜4を所定の位置に形成する。さ
らに、熱酸化法などを用いてシリコン基板1の主表面に
ゲート絶縁層5を形成する。
コン層6を形成する。さらに、多結晶シリコン層6の表
面上に所定の形状のレジストパターン22を形成する。
ン22をマスクとして多結晶シリコン層6をパターニン
グし、ゲート電極6a、6bを形成する。そして、この
ゲート電極6a、6bをマスクとして、シリコン基板1
中に低濃度のn型不純物をイオン注入し低濃度不純物領
域7a、7bを形成する。その後、全面に絶縁層を形成
し、異方性エッチングを施すことによってゲート電極6
a、6bの側壁に側壁絶縁層8a、8bを形成する。そ
して、ゲート電極6a、6bおよび側壁絶縁層8a、8
bをマスクとしてシリコン基板1表面に高濃度の不純物
をイオン注入し、高濃度不純物領域9a、9bを形成す
る.この工程により、いわゆるLDD構造が構成する。
などを用いて第1層間絶縁層12aを形成する。そし
て、一方の不純物領域9bの表面上に開口部を形成す
る。そして、コンタクト電極11がこの開口部を通して
高濃度不純物領域9bに接続されるように形成される。
aの表面上にさらに層間絶縁層12bを形成する。さら
に、層間絶縁層12bの表面上に例えばCVD法を用い
て多結晶シリコン層を形成し、所定の形状にパターニン
グすることによって薄膜トランジスタのゲート電極13
を形成する。
法などを用いてゲート絶縁層14を全面に形成する。さ
らに、フォトリソグラフィ法およびエッチング法を用い
てコンタクト電極11表面に達する開口部を形成する。
法を用いて多結晶シリコンあるいはアモルファスシリコ
ンからなるシリコン層15を膜厚200〜500Å程度
を形成する。
覆うようにレジストパターン24を形成し、これをマス
クとしてシリコン層15中にp型不純物イオン、たとえ
ばボロンイオン27をイオン注入する。このイオン注入
により次のソース・ドレイン領域15b、15bが形成
される。
ーン24を除去した後、全面に第3層間絶縁層、例えば
シリコン酸化膜などをCVD法を用いて1000〜20
00Å程度の膜厚で形成する。さらに、第3層間絶縁層
26の表面上に酸化防止膜23を形成する。酸化防止膜
としては前述したような材料が用いられる。シリコン窒
化膜を用いた場合には、その膜厚は少なくとも50Å以
上形成される。シリコン窒化膜の膜厚が薄い場合には酸
素の通過を防止する効果が得られない場合があるからで
ある。
3が所定の形状にパターニングされた後、全面にBPS
G16を膜厚1μm程度堆積する。そして、ウェット酸
化雰囲気中で温度850〜900℃で約20〜30分間
程度高温熱処理を行なう。これにより、BPSGの表面
がリフローし平坦化する。この時、前述したように、酸
化防止膜23がシリコン層15の表面を覆っていること
により、シリコン層15表面が酸化されてシリコン酸化
膜が形成されることによってシリコン層15が薄膜化す
る現象を防止する。
6の所定領域にコンタクトホールを形成し、さらにバリ
アメタル層19およびアルミニウム配線層20を形成す
る。以上によりSRAMのメモリセルが完成する。
明する。図16は、第2の実施例によるSRAMのメモ
リセルの断面構造図である。第2の実施例では、第1の
実施例に比べて、薄膜トランジスタQ3 のシリコン層1
5と酸化防止膜23との間に層間絶縁層が形成されてい
ない点で異なる。すなわち、酸化防止膜23が直接シリ
コン層15表面を覆うように形成されたものである。こ
の場合、酸化防止膜23はシリコン窒化膜などの絶縁性
材料で構成するか、あるいは少なくともシリコン層15
表面に接する領域にシリコン窒化膜などの絶縁層を配置
させる必要がある。なお、酸化防止膜23の形状につい
ては第1の実施例と同様である。
の一部を示す断面構造図である。図17に示す工程は、
第1の実施例における図13に示す製造工程に置換わる
ものである。すなわち、薄膜トランジスタのシリコン層
15にソース・ドレイン領域15b、15bが形成され
た後、酸化防止膜23がシリコン層15の表面上に形成
される。
する。図18は、第3の実施例によるメモリセルの断面
構造図である。第3の実施例においては、酸化防止膜2
3はシリコン層15の不純物領域15b、15bの表面
上に接して形成されており、さらにチャネル領域15a
の表面上には絶縁層18を介在して形成されている。し
たがって、酸化防止膜23は少なくとも不純物領域15
b、15bに接する部分にはシリコン窒化膜などの絶縁
性材料が使用される。なお、シリコン層15のチャネル
領域15a上に形成される絶縁層28は、例えばシリコ
ン酸化膜などからなり、以下に説明する製造工程におい
て使用されるものである。
はシリコン層15中に不純物イオンを注入する際のマス
ク層として使用されるものである。そして、図20に示
すように、絶縁層28が残余した状態で、酸化防止膜2
3がその表面上に形成される。
明する。図21は、第4の実施例によるメモリセルの断
面構造図である。第1実施例に比べて、この例による薄
膜トランジスタはゲート電極13がシリコン層15の上
部に形成されている点で異なる。なお、酸化防止膜23
の形状および材料などについては第1実施例と同様であ
る。そして、酸化防止膜23は薄膜トランジスタのシリ
コン層15との間に第3絶縁層26を介在させているた
め、酸化防止膜23の材料は導電性あるいは絶縁性を考
慮することなく適用することができる。
リセルの代表的な製造工程を示す断面構造図であり、第
1実施例の製造工程の図9ないし図13に示す工程に置
換えられるものである。すなわち、図22を参照して、
第1層間絶縁層12の表面上にCVD法を用いて多結晶
シリコンあるいはアモルファスシリコンからなるシリコ
ン層15を形成する。そして、フォトリソグラフィ法お
よびエッチング法を用いて所定の形状にパターニングす
る。
ト絶縁層14を形成する。さらにゲート絶縁層14の表
面上に多結晶シリコン層を形成し、パターニングするこ
とによって薄膜トランジスタのゲート電極13を形成す
る。そして、ゲート電極13をマスクとしてシリコン層
15中に不純物をイオン注入し、ソース・ドレイン領域
15b、15bを形成する。
絶縁層26を例えばCVD法を用いて堆積する。さら
に、第3層間絶縁層26の表面上に酸化防止膜23を形
成する。そして、所定の形状にパターニングする。
明する。図25は第5実施例によるメモリセルの断面構
造図である。第4実施例と比較して、図25に示すメモ
リセルは、薄膜トランジスタのゲート電極13の上部に
位置する酸化防止膜23が直接ゲート電極13の表面に
接触して形成されている点で異なる。すなわち、ゲート
電極13の上部の第3層間絶縁層26を除去することに
よって、酸化防止膜23の表面を平坦化することができ
る。したがって、酸化防止膜23の表面上に形成される
配線層がより平坦な表面上に形成することができる。
が図26ないし図28に示される。すなわち、第4実施
例の図23に示す製造工程に引続いて、図26に示すよ
うに、全面に第3層間絶縁層26を形成する。
ラフィ法およびエッチング法を用いてゲート電極13の
表面上に位置する第3層間絶縁層26の一部分のみを選
択的に除去する。
止膜23を形成し、所定の形状にパターニングする。
明する。図29は、第6実施例によるメモリセルの断面
構造図である。第4実施例に比較して、第6実施例のメ
モリセルは、酸化防止膜23がシリコン層15およびゲ
ート電極13表面に直接接触して形成されている。した
がって、酸化防止膜23は、少なくともゲート電極13
およびシリコン層15に接触する領域にはシリコン窒化
膜などの絶縁性材料を用いる必要がある。
る。すなわち、第4実施例による図23に示される製造
工程に引続いて、図26に示されるように、全面に酸化
防止膜23を形成し、所定の形状にパターニングする。
膜の材料として、多結晶シリコン、アモルファスシリコ
ン、高融点金属シリサイド、シリコン窒化膜について説
明したが、これに限定されることなく、何らかの作用に
より、下層へ酸素が通過するのを妨げる作用を成すもの
であれば他の材料のものであってもかまわない。
RAMのメモリセルにのみ適用されるものではなく、例
えば薄膜トランジスタ等のシリコン層の薄膜化が問題と
なるような装置に対して広く通用することができる。
は、薄膜トランジスタの表面上に酸化防止膜を形成し、
その後層間絶縁層を形成し、高温熱処理による平坦の処
理を行なうように構成したので、薄膜トランジスタのシ
リコン層が酸化反応により薄膜化することを防止し、ト
ランジスタ特性が均一で、かつ配線抵抗の少ない半導体
装置を実現することができる。また、高温度の平坦化処
理を行なうことが可能となり、薄膜トランジスタを覆う
層間絶縁層の平坦化処理が容易な半導体装置の製造方法
を実現することができる。
セルの断面構造図である。
面構造図である。
造図である。
造図である。
第1工程を示す製造工程断面図である。
第2工程を示す製造工程断面図である。
第3工程を示す製造工程断面図である。
第4工程を示す製造工程断面図である。
第5工程を示す製造工程断面図である。
の第6工程を示す製造工程断面図である。
の第7工程を示す製造工程断面図である。
の第8工程を示す製造工程断面図である。
の第9工程を示す製造工程断面図である。
の第10工程を示す製造工程断面図である。
の第11工程を示す製造工程断面図である。
リセルの断面構造図である。
を示す製造工程断面図である。
リセルの断面構造図である。
の第1工程を示す製造工程断面図である。
の第2工程を示す製造工程断面図である。
リセルの断面構造図である。
の第1工程を示す製造工程断面図である。
の第2工程を示す製造工程断面図である。
の第3工程を示す製造工程断面図である。
リセルの断面構造図である。
の第1工程を示す製造工程断面図である。
の第2工程を示す製造工程断面図である。
の第3工程を示す製造工程断面図である。
リセルの断面構造図である。
を示す製造工程断面図である。
す断面構造図である。
路図である。
第1工程を示す製造工程断面図である。
第2工程を示す製造工程断面図である。
Claims (3)
- 【請求項1】 主表面中に不純物領域が形成された半導
体基板上に配置された第1絶縁層と、 前記第1絶縁層の表面上に形成され、第2絶縁層を介在
して積層されたゲート電極層とシリコン層とを有し、さ
らに前記シリコン層内の前記ゲート電極層に対向する位
置に形成されたチャネル領域と、このチャネル領域の両
側に形成された1対の不純物領域とを有する薄膜トラン
ジスタと、 少なくとも前記薄膜トランジスタの上部全体を覆い、酸
素がその内部を通過することを妨げることによって、前
記薄膜トランジスタの前記シリコン層が酸化されるのを
防止するための酸化防止膜と、 前記酸化防止膜上に形成されたボロンとリンを含むシリ
コン酸化膜と、 前記ボロンとリンを含むシリコン酸化膜上に形成され、
前記ボロンとリンを含むシリコン酸化膜および前記第1
絶縁層に形成されたコンタクト穴を介して、前記半導体
基板表面中に形成された不純物領域に電気的に接続され
た一体的な金属配線 とを備えた、半導体装置。 - 【請求項2】 薄いシリコン層内に1対の不純物領域を
有する薄膜トランジスタを備えた半導体装置の製造方法
であって、 半導体基板の表面上に第1絶縁層を形成する工程と、 前記第1絶縁層の表面上に導電層を形成し、パターニン
グすることによってゲート電極を形成する工程と、 前記ゲート電極の表面に第2絶縁層を形成する工程と、 前記第2絶縁層の表面上にシリコン層を形成する工程
と、 前記シリコン層に1対の不純物領域を形成する工程と、 前記シリコン層の表面上に酸化防止膜を形成し、続けて
この酸化防止膜上にボロンとリンを含むシリコン酸化膜
を形成する工程と、 前記ボロンとリンを含むシリコン酸化膜を酸化熱処理す
る工程と、 このボロンとリンを含むシリコン酸化膜上に金属配線を
形成 する工程とを備えた、半導体装置の製造方法。 - 【請求項3】 薄いシリコン層内に1対の不純物領域を
有する薄膜トランジスタを備えた半導体装置の製造方法
であって、 半導体基板の表面上に第1絶縁層を形成する工程と、 前記第1絶縁層の表面上にシリコン層を形成する工程
と、 前記シリコン層の表面上に第2絶縁層を形成する工程
と、 前記第2絶縁層の表面上に導電層を形成し、パターニン
グすることによってゲート電極を形成する工程と、 前記シリコン層中に距離を隔てた1つの不純物領域を形
成する工程と、 前記シリコン層および前記ゲート電極の表面上に酸化防
止膜を形成し、続けてこの酸化防止膜上にボロンとリン
を含むシリコン酸化膜を形成する工程と、 前記ボロンとリンを含むシリコン酸化膜を酸化熱処理す
る工程と、 このボロンとリンを含むシリコン酸化膜上に金属配線を
形成 する工程とを備えた、半導体装置の製造方法。
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