JPH05160371A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05160371A JPH05160371A JP3319471A JP31947191A JPH05160371A JP H05160371 A JPH05160371 A JP H05160371A JP 3319471 A JP3319471 A JP 3319471A JP 31947191 A JP31947191 A JP 31947191A JP H05160371 A JPH05160371 A JP H05160371A
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- H10B10/00—Static random access memory [SRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
Abstract
(57)【要約】 （修正有）
【目的】 製造工程中において加えられる熱処理によっ
て薄膜トランジスタのシリコン層が薄膜化することを防
止することを目的とする。 【構成】 ＳＲＡＭのメモリセルの負荷用トランジスタ
として、薄膜トランジスタが用いられる。負荷用薄膜ト
ランジスタＱ３はシリコン基板１表面上の層間絶縁層１
２の上部に配置される。薄膜トランジスタのソース・ド
レイン領域１５ｂが形成されるシリコン層１５の表面は
酸化防止膜２３で覆われる。酸化防止膜の表面上は高温
リフロー処理が行なわれる層間絶縁層が形成されてい
る。酸化防止膜２３は、多結晶シリコン、アモルファス
シリコン、シリコン窒化膜などからなり、薄膜トランジ
スタのシリコン層に直接、あるいは絶縁層を介在してそ
の表面を覆って形成される。
て薄膜トランジスタのシリコン層が薄膜化することを防
止することを目的とする。 【構成】 ＳＲＡＭのメモリセルの負荷用トランジスタ
として、薄膜トランジスタが用いられる。負荷用薄膜ト
ランジスタＱ３はシリコン基板１表面上の層間絶縁層１
２の上部に配置される。薄膜トランジスタのソース・ド
レイン領域１５ｂが形成されるシリコン層１５の表面は
酸化防止膜２３で覆われる。酸化防止膜の表面上は高温
リフロー処理が行なわれる層間絶縁層が形成されてい
る。酸化防止膜２３は、多結晶シリコン、アモルファス
シリコン、シリコン窒化膜などからなり、薄膜トランジ
スタのシリコン層に直接、あるいは絶縁層を介在してそ
の表面を覆って形成される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に薄膜トランジスタ（ＴＦＴと称す）を備えた半導体
装置の構造およびその製造方法に関するものである。
特に薄膜トランジスタ（ＴＦＴと称す）を備えた半導体
装置の構造およびその製造方法に関するものである。
【０００２】
【従来の技術】薄膜トランジスタを備えた半導体装置の
例として、ＳＲＡＭ（Static RandomAccess Memory ）
のメモリセルについて説明する。図３２は、一般的なＳ
ＲＡＭのメモリセルの等価回路図である。図３２を参照
して、ＳＲＡＭのメモリセルは、１対のＣＭＯＳインバ
ータを有している。一方のＣＭＯＳインバータは駆動用
ＭＯＳトランジスタＱ2と負荷用薄膜トランジスタＱ1
とを有している。また、他方のＣＭＯＳインバータは駆
動用ＭＯＳトランジスタＱ4 と負荷用薄膜トランジスタ
Ｑ3 とを有している。一方のＣＭＯＳインバータのトラ
ンジスタＱ2 、Ｑ 1 のゲートは他方のＣＭＯＳインバー
タの各トランジスタＱ4 、Ｑ3 の共通の記憶ノードＮ2
に、また他方のＣＭＯＳインバータのトランジスタ
Ｑ4 、Ｑ3 のゲートは一方のＣＭＯＳインバータの各ト
ランジスタＱ2、Ｑ1 の共通の記憶ノードＮ1 に交差接
続され、フリップフロップ回路を構成している。負荷用
薄膜トランジスタＱ1 、Ｑ3 のソースは電源Ｖｃｃに接
続されている。また、駆動用ＭＯＳトランジスタＱ2 、
Ｑ4 の各々のソースは接地電位Ｖｓｓに接続されてい
る。フリップフロップ回路の記憶ノードＮ1 、Ｎ2 には
各々転送用ＭＯＳトランジスタＱ5 、Ｑ6 が接続されて
いる。転送用ＭＯＳトランジスタＱ5 、Ｑ6 のゲートは
ワード線３０に接続されている。また、転送用ＭＯＳト
ランジスタＱ5、Ｑ6 、のドレイン領域は、各々ビット
線３１、３２に接続されている。
例として、ＳＲＡＭ（Static RandomAccess Memory ）
のメモリセルについて説明する。図３２は、一般的なＳ
ＲＡＭのメモリセルの等価回路図である。図３２を参照
して、ＳＲＡＭのメモリセルは、１対のＣＭＯＳインバ
ータを有している。一方のＣＭＯＳインバータは駆動用
ＭＯＳトランジスタＱ2と負荷用薄膜トランジスタＱ1
とを有している。また、他方のＣＭＯＳインバータは駆
動用ＭＯＳトランジスタＱ4 と負荷用薄膜トランジスタ
Ｑ3 とを有している。一方のＣＭＯＳインバータのトラ
ンジスタＱ2 、Ｑ 1 のゲートは他方のＣＭＯＳインバー
タの各トランジスタＱ4 、Ｑ3 の共通の記憶ノードＮ2
に、また他方のＣＭＯＳインバータのトランジスタ
Ｑ4 、Ｑ3 のゲートは一方のＣＭＯＳインバータの各ト
ランジスタＱ2、Ｑ1 の共通の記憶ノードＮ1 に交差接
続され、フリップフロップ回路を構成している。負荷用
薄膜トランジスタＱ1 、Ｑ3 のソースは電源Ｖｃｃに接
続されている。また、駆動用ＭＯＳトランジスタＱ2 、
Ｑ4 の各々のソースは接地電位Ｖｓｓに接続されてい
る。フリップフロップ回路の記憶ノードＮ1 、Ｎ2 には
各々転送用ＭＯＳトランジスタＱ5 、Ｑ6 が接続されて
いる。転送用ＭＯＳトランジスタＱ5 、Ｑ6 のゲートは
ワード線３０に接続されている。また、転送用ＭＯＳト
ランジスタＱ5、Ｑ6 、のドレイン領域は、各々ビット
線３１、３２に接続されている。
【０００３】図３１は、図３２に示されるメモリセルの
具体的な断面構造を示した断面構造図である。図示され
たメモリセルの断面構造は、例えば「ポリシリコン薄膜
トランジスタ（ＴＦＴ）を用いた４ＭＳＲＡＭメモリセ
ル」塘、他、電子情報通信学会技術研究報告，信学技報
Vol.90,No.48,1990 に開示されるメモリセルの構造と類
似のものであり、代表的な断面を模式的に示したもので
ある。図３１を参照して、図中には半導体基板１の主表
面に形成された駆動用ＭＯＳトランジスタＱ2 、転送用
ＭＯＳトランジスタＱ6 と第１層間絶縁層１２を介在し
て上層に配置された負荷用薄膜トランジスタＱ1 とが示
されている。シリコン基板１の主表面に形成された駆動
用および転送用ＭＯＳトランジスタＱ2 、Ｑ6 は、各々
ゲート電極６ａ、６ｂと１対のソース・ドレイン領域９
ａ、９ａ、９ｂ、９ｂおよびゲート絶縁層５ａ、５ｂと
を備えている。そして、このメモリセルの特徴は、負荷
用の薄膜トランジスタが第１層間絶縁層１２を介在して
基板上方に積層された構造を有する点である。薄膜トラ
ンジスタＱ3 は、第１層間絶縁層１２の表面上に形成さ
れたゲート電極１３と、ゲート電極１３の表面上に形成
されたゲート絶縁層１４およびゲート絶縁層１４の表面
上に形成された多結晶シリコン層１５とを備えている。
多結晶シリコン層１５は、ゲート電極１３と対向する位
置にチャネル領域１５ａを形成し、このチャネル領域１
５ａの両側に１対のソース・ドレイン領域１５ｂ、１５
ｂを形成している。さらに、多結晶シリコン層１５のソ
ース・ドレイン領域１５ｂ、１５ｂは配線層として所定
の位置まで延在している。すなわち、図示されるよう
に、一方の不純物領域１５ｂは転送用ＭＯＳトランジス
タＱ6 のソース・ドレイン領域９ｂにコンタクト電極１
１を介在して接続されている。
具体的な断面構造を示した断面構造図である。図示され
たメモリセルの断面構造は、例えば「ポリシリコン薄膜
トランジスタ（ＴＦＴ）を用いた４ＭＳＲＡＭメモリセ
ル」塘、他、電子情報通信学会技術研究報告，信学技報
Vol.90,No.48,1990 に開示されるメモリセルの構造と類
似のものであり、代表的な断面を模式的に示したもので
ある。図３１を参照して、図中には半導体基板１の主表
面に形成された駆動用ＭＯＳトランジスタＱ2 、転送用
ＭＯＳトランジスタＱ6 と第１層間絶縁層１２を介在し
て上層に配置された負荷用薄膜トランジスタＱ1 とが示
されている。シリコン基板１の主表面に形成された駆動
用および転送用ＭＯＳトランジスタＱ2 、Ｑ6 は、各々
ゲート電極６ａ、６ｂと１対のソース・ドレイン領域９
ａ、９ａ、９ｂ、９ｂおよびゲート絶縁層５ａ、５ｂと
を備えている。そして、このメモリセルの特徴は、負荷
用の薄膜トランジスタが第１層間絶縁層１２を介在して
基板上方に積層された構造を有する点である。薄膜トラ
ンジスタＱ3 は、第１層間絶縁層１２の表面上に形成さ
れたゲート電極１３と、ゲート電極１３の表面上に形成
されたゲート絶縁層１４およびゲート絶縁層１４の表面
上に形成された多結晶シリコン層１５とを備えている。
多結晶シリコン層１５は、ゲート電極１３と対向する位
置にチャネル領域１５ａを形成し、このチャネル領域１
５ａの両側に１対のソース・ドレイン領域１５ｂ、１５
ｂを形成している。さらに、多結晶シリコン層１５のソ
ース・ドレイン領域１５ｂ、１５ｂは配線層として所定
の位置まで延在している。すなわち、図示されるよう
に、一方の不純物領域１５ｂは転送用ＭＯＳトランジス
タＱ6 のソース・ドレイン領域９ｂにコンタクト電極１
１を介在して接続されている。
【０００４】薄膜トランジスタＱ3 などの表面上には厚
い第２層間絶縁層１６が形成されている。アルミニウム
配線層２０は第２層間絶縁層１６中に形成されたコンタ
クトホールを通して、かつバリアメタル層１９を介在し
て転送用ＭＯＳトランジスタＱ6 のソース・ドレイン領
域９ｂに接続されている。さらに、アルミニウム配線層
２０の表面上はパッシベーション膜２１で覆われてい
る。
い第２層間絶縁層１６が形成されている。アルミニウム
配線層２０は第２層間絶縁層１６中に形成されたコンタ
クトホールを通して、かつバリアメタル層１９を介在し
て転送用ＭＯＳトランジスタＱ6 のソース・ドレイン領
域９ｂに接続されている。さらに、アルミニウム配線層
２０の表面上はパッシベーション膜２１で覆われてい
る。
【０００５】
【発明が解決しようとする課題】ところが、図３１に示
されるようなメモリセルでは、薄膜トランジスタＱ3 の
多結晶シリコン層１５表面が酸化されてシリコン酸化膜
２２が形成され、その結果、多結晶シリコン層１５が薄
膜化することが問題となった。このシリコン酸化膜２２
の形成状態について以下に説明する。
されるようなメモリセルでは、薄膜トランジスタＱ3 の
多結晶シリコン層１５表面が酸化されてシリコン酸化膜
２２が形成され、その結果、多結晶シリコン層１５が薄
膜化することが問題となった。このシリコン酸化膜２２
の形成状態について以下に説明する。
【０００６】図３３および図３４は、図３１に示すＳＲ
ＡＭのメモリセルの主要な製造工程を示す断面構造図で
ある。まず、図３３を参照して、第１層間絶縁層１２の
表面上には、ＣＶＤ（Chemical Vapor Deposition ）法
により多結晶シリコン層が形成される。そして、この多
結晶シリコン層をパターニングすることによりゲート電
極１３が形成される。さらに、ＣＶＤ法を用いてゲート
絶縁層１４がゲート電極１３の表面上に形成される。さ
らに、ＣＶＤ法を用いて多結晶シリコン層１５が形成さ
れる。その後、フォトリソグラフィ法およびエッチング
法を用いて多結晶シリコン層１５がパターニングされ
る。次に、所定の領域をレジストマスク２４で被覆した
後、ｐ型不純物イオン２５を多結晶シリコン層１５中に
導入する。これにより、薄膜トランジスタＱ3 のソース
・ドレイン領域１５ｂ、１５ｂが形成される。
ＡＭのメモリセルの主要な製造工程を示す断面構造図で
ある。まず、図３３を参照して、第１層間絶縁層１２の
表面上には、ＣＶＤ（Chemical Vapor Deposition ）法
により多結晶シリコン層が形成される。そして、この多
結晶シリコン層をパターニングすることによりゲート電
極１３が形成される。さらに、ＣＶＤ法を用いてゲート
絶縁層１４がゲート電極１３の表面上に形成される。さ
らに、ＣＶＤ法を用いて多結晶シリコン層１５が形成さ
れる。その後、フォトリソグラフィ法およびエッチング
法を用いて多結晶シリコン層１５がパターニングされ
る。次に、所定の領域をレジストマスク２４で被覆した
後、ｐ型不純物イオン２５を多結晶シリコン層１５中に
導入する。これにより、薄膜トランジスタＱ3 のソース
・ドレイン領域１５ｂ、１５ｂが形成される。
【０００７】さらに、引続いて図３４に示すように、レ
ジストマスク除去した後、全面にＢＰＳＧ（Boro-Phosp
ho Silicate Glass ）層１６をＣＶＤ法により形成す
る。ＢＰＳＧ層１６の表面は下層表面の段差形状になら
って大きな段差が形成されている。したがって、この表
面を平坦化するための熱処理が行なわれる。平坦化のた
めの熱処理は、例えば水蒸気雰囲気中で温度８５０〜９
００℃で約２０〜３０分間行なわれる。これにより、軟
化したＢＰＳＧの表面がリフローし、平坦化する。
ジストマスク除去した後、全面にＢＰＳＧ（Boro-Phosp
ho Silicate Glass ）層１６をＣＶＤ法により形成す
る。ＢＰＳＧ層１６の表面は下層表面の段差形状になら
って大きな段差が形成されている。したがって、この表
面を平坦化するための熱処理が行なわれる。平坦化のた
めの熱処理は、例えば水蒸気雰囲気中で温度８５０〜９
００℃で約２０〜３０分間行なわれる。これにより、軟
化したＢＰＳＧの表面がリフローし、平坦化する。
【０００８】ところが、このような平坦化処理工程にお
いて、雰囲気中の酸素がＢＰＳＧ層の内部を拡散し、薄
膜トランジスタの多結晶シリコン層１５表面に達し、多
結晶シリコン層のシリコン成分と酸化反応を生じる。こ
れにより多結晶シリコン層１５表面にシリコン酸化膜２
２が形成される。シリコン酸化膜２２が形成されると、
多結晶シリコン層１５の膜厚が減少し、最悪の場合に
は、部分的に多結晶シリコン部分が消失する事態が生じ
る。また、このような多結晶シリコン層１５の酸化はウ
エハ面内で不均一に生じ、各薄膜トランジスタ毎に多結
晶シリコン層の膜厚がばらつく事態が生じる。多結晶シ
リコン層１５の膜厚が減少すると、特にソース・ドレイ
ン領域１５ｂ、１５ｂやこれに連続する配線部分などで
抵抗が増大する。また、ウエハ面内における多結晶シリ
コン層１５の膜厚の不均一により、各トランジスタ間の
特性がばらつくという問題も生じる。一方、第２層間絶
縁層１６の平坦化のための熱処理に伴う上記のような問
題を低減するために、平坦化のための熱処理条件を緩和
すると、第２層間絶縁層１６の表面の平坦性が低下す
る。このために、第２層間絶縁層１６上に形成される配
線層が大きな段差表面に形成されることになる。したが
って、配線層のパターニングが困難となり、配線パター
ンの正確性が低下し、極端な場合には断線などを生じさ
せるという問題を発生する。
いて、雰囲気中の酸素がＢＰＳＧ層の内部を拡散し、薄
膜トランジスタの多結晶シリコン層１５表面に達し、多
結晶シリコン層のシリコン成分と酸化反応を生じる。こ
れにより多結晶シリコン層１５表面にシリコン酸化膜２
２が形成される。シリコン酸化膜２２が形成されると、
多結晶シリコン層１５の膜厚が減少し、最悪の場合に
は、部分的に多結晶シリコン部分が消失する事態が生じ
る。また、このような多結晶シリコン層１５の酸化はウ
エハ面内で不均一に生じ、各薄膜トランジスタ毎に多結
晶シリコン層の膜厚がばらつく事態が生じる。多結晶シ
リコン層１５の膜厚が減少すると、特にソース・ドレイ
ン領域１５ｂ、１５ｂやこれに連続する配線部分などで
抵抗が増大する。また、ウエハ面内における多結晶シリ
コン層１５の膜厚の不均一により、各トランジスタ間の
特性がばらつくという問題も生じる。一方、第２層間絶
縁層１６の平坦化のための熱処理に伴う上記のような問
題を低減するために、平坦化のための熱処理条件を緩和
すると、第２層間絶縁層１６の表面の平坦性が低下す
る。このために、第２層間絶縁層１６上に形成される配
線層が大きな段差表面に形成されることになる。したが
って、配線層のパターニングが困難となり、配線パター
ンの正確性が低下し、極端な場合には断線などを生じさ
せるという問題を発生する。
【０００９】したがって、この発明は上記のような問題
点を解消するためになされたもので、製造工程中に薄膜
トランジスタのシリコン層を薄膜化させる恐れのない構
造を有する半導体装置およびその製造方法を提供するこ
とである。
点を解消するためになされたもので、製造工程中に薄膜
トランジスタのシリコン層を薄膜化させる恐れのない構
造を有する半導体装置およびその製造方法を提供するこ
とである。
【００１０】さらに、この発明の他の目的は、高段差領
域に形成される薄膜トランジスタの表面を覆う層間絶縁
層の平坦化を改善することである。
域に形成される薄膜トランジスタの表面を覆う層間絶縁
層の平坦化を改善することである。
【００１１】
【課題を解決するための手段】請求項１にかかる半導体
装置は、半導体基板上に形成された第１絶縁層と、第１
絶縁層の表面上に形成された薄膜トランジスタとを有す
る。薄膜トランジスタは、第２絶縁層を介在して積層さ
れたゲート電極層とシリコン層とを有しており、さらに
シリコン層内のゲート電極層に対向する位置に形成され
たチャネル領域と、このチャネル領域の両側に形成され
る１対の不純物領域とを有している。さらに、薄膜トラ
ンジスタの上には、少なくとも薄膜トランジスタの上部
を覆い、酸素がその内部を通過することを妨げることに
よって、薄膜トランジスタのシリコン層が酸化されるの
を防止するための酸化防止膜が形成されている。
装置は、半導体基板上に形成された第１絶縁層と、第１
絶縁層の表面上に形成された薄膜トランジスタとを有す
る。薄膜トランジスタは、第２絶縁層を介在して積層さ
れたゲート電極層とシリコン層とを有しており、さらに
シリコン層内のゲート電極層に対向する位置に形成され
たチャネル領域と、このチャネル領域の両側に形成され
る１対の不純物領域とを有している。さらに、薄膜トラ
ンジスタの上には、少なくとも薄膜トランジスタの上部
を覆い、酸素がその内部を通過することを妨げることに
よって、薄膜トランジスタのシリコン層が酸化されるの
を防止するための酸化防止膜が形成されている。
【００１２】請求項２にかかる半導体装置の製造方法
は、以下の工程を備えている。まず、半導体基板の表面
上に第１絶縁層を形成する。さらに、第１絶縁層の表面
上に導電層を形成し、パターニングすることによってゲ
ート電極を形成する。さらに、ゲート電極の表面上に第
２絶縁層を形成する。そして、第２絶縁層の表面上にシ
リコン層を形成する。さらに、シリコン層に１対の不純
物領域を形成し、シリコン層の表面上に酸化防止膜を形
成する。
は、以下の工程を備えている。まず、半導体基板の表面
上に第１絶縁層を形成する。さらに、第１絶縁層の表面
上に導電層を形成し、パターニングすることによってゲ
ート電極を形成する。さらに、ゲート電極の表面上に第
２絶縁層を形成する。そして、第２絶縁層の表面上にシ
リコン層を形成する。さらに、シリコン層に１対の不純
物領域を形成し、シリコン層の表面上に酸化防止膜を形
成する。
【００１３】請求項３にかかる半導体装置の製造方法
は、以下の工程を備えている。まず、半導体基板の表面
上に第１絶縁層を形成する。次に、第１絶縁層の表面上
にシリコン層を形成する。そして、シリコン層の表面上
に第２絶縁層を形成する。さらに、第２絶縁層の表面上
に導電層を形成し、パターニングすることによってゲー
ト電極を形成する。そして、シリコン層中に距離を隔て
た１つの不純物領域を形成する。さらに、シリコン層お
よび前記ゲート電極の表面上に酸化防止膜を形成する。
は、以下の工程を備えている。まず、半導体基板の表面
上に第１絶縁層を形成する。次に、第１絶縁層の表面上
にシリコン層を形成する。そして、シリコン層の表面上
に第２絶縁層を形成する。さらに、第２絶縁層の表面上
に導電層を形成し、パターニングすることによってゲー
ト電極を形成する。そして、シリコン層中に距離を隔て
た１つの不純物領域を形成する。さらに、シリコン層お
よび前記ゲート電極の表面上に酸化防止膜を形成する。
【００１４】
【作用】この発明において、薄膜トランジスタの上部に
は酸化防止膜が形成されている。この酸化防止膜は、半
導体装置の製造工程中において、酸化防止膜の下層に形
成された薄膜トランジスタが酸化雰囲気にさらされた場
合、雰囲気中の酸素がこの酸化防止膜を通過して薄膜ト
ランジスタ、特にシリコン層に到達するのを妨げる働き
をなす。酸化防止膜としては、多結晶シリコン、アモル
ファスシリコン、高融点金属シリサイドあるいはシリコ
ン窒化膜などが用いられる。多結晶シリコンあるいはア
モルファスシリコンなどが用いられた場合は、雰囲気中
の酸素がこの両者のシリコンと反応し酸化膜を生成する
ことによって、酸素がさらに下層の薄膜トランジスタの
シリコン層に供給されるのを防止する。また高融点金属
シリサイドやシリコン窒化膜などは酸素がこれらの層中
を通過するのを妨げる特性を有する。これらの酸化防止
膜を形成することによって薄膜トランジスタのシリコン
層の薄膜化が防止される。また、薄膜トランジスタのシ
リコン層の薄膜化を考慮することなく、層間絶縁層の平
坦化のための熱処理を行なわせることができる。
は酸化防止膜が形成されている。この酸化防止膜は、半
導体装置の製造工程中において、酸化防止膜の下層に形
成された薄膜トランジスタが酸化雰囲気にさらされた場
合、雰囲気中の酸素がこの酸化防止膜を通過して薄膜ト
ランジスタ、特にシリコン層に到達するのを妨げる働き
をなす。酸化防止膜としては、多結晶シリコン、アモル
ファスシリコン、高融点金属シリサイドあるいはシリコ
ン窒化膜などが用いられる。多結晶シリコンあるいはア
モルファスシリコンなどが用いられた場合は、雰囲気中
の酸素がこの両者のシリコンと反応し酸化膜を生成する
ことによって、酸素がさらに下層の薄膜トランジスタの
シリコン層に供給されるのを防止する。また高融点金属
シリサイドやシリコン窒化膜などは酸素がこれらの層中
を通過するのを妨げる特性を有する。これらの酸化防止
膜を形成することによって薄膜トランジスタのシリコン
層の薄膜化が防止される。また、薄膜トランジスタのシ
リコン層の薄膜化を考慮することなく、層間絶縁層の平
坦化のための熱処理を行なわせることができる。
【００１５】
【実施例】以下、この発明の一実施例について図を用い
て詳細に説明する。
て詳細に説明する。
【００１６】図１は、第１の実施例によるＳＲＡＭのメ
モリセルの断面構造図である。また、図２ないし図４は
図１中における切断線Ａ−、Ｂ−、Ｃ−に対応した平面
構造図である。なお、このＳＲＡＭのメモリセルは図３
２に示される等価回路と等しい構造を有しており、図１
に示す断面においては駆動用および転送用ＭＯＳトラン
ジスタＱ2 、Ｑ6 と１つの負荷用薄膜トランジスタＱ3
が代表的に示されている。また、図２ないし図４におけ
る平面構造においては、２つの駆動用ＭＯＳトランジス
タＱ2 、Ｑ4 と２つの負荷用薄膜トランジスタＱ1 、Ｑ
3 が代表的に示されており、２つの転送用ＭＯＳトラン
ジスタＱ5 、Ｑ6 は図示が省略されている。さらに、図
１と、図２ないし図４との関係において、図１では駆動
用ＭＯＳトランジスタＱ2 と転送用ＭＯＳトランジスタ
Ｑ6 の断面構造は図２ないし図４に示す平面構造と完全
に一致するものではなく、図１においてＭＯＳトランジ
スタの構造が特徴的に表れるように模式的に示されてい
る。
モリセルの断面構造図である。また、図２ないし図４は
図１中における切断線Ａ−、Ｂ−、Ｃ−に対応した平面
構造図である。なお、このＳＲＡＭのメモリセルは図３
２に示される等価回路と等しい構造を有しており、図１
に示す断面においては駆動用および転送用ＭＯＳトラン
ジスタＱ2 、Ｑ6 と１つの負荷用薄膜トランジスタＱ3
が代表的に示されている。また、図２ないし図４におけ
る平面構造においては、２つの駆動用ＭＯＳトランジス
タＱ2 、Ｑ4 と２つの負荷用薄膜トランジスタＱ1 、Ｑ
3 が代表的に示されており、２つの転送用ＭＯＳトラン
ジスタＱ5 、Ｑ6 は図示が省略されている。さらに、図
１と、図２ないし図４との関係において、図１では駆動
用ＭＯＳトランジスタＱ2 と転送用ＭＯＳトランジスタ
Ｑ6 の断面構造は図２ないし図４に示す平面構造と完全
に一致するものではなく、図１においてＭＯＳトランジ
スタの構造が特徴的に表れるように模式的に示されてい
る。
【００１７】図１ないし図４を参照して、シリコン基板
１の主表面には２つの駆動用ＭＯＳトランジスタＱ2 、
Ｑ4 と２つの転送用ＭＯＳトランジスタＱ5 、Ｑ6 が形
成されている。これらのＭＯＳトランジスタＱ2 、
Ｑ4 、Ｑ5 、Ｑ6 は、各々ゲート絶縁層（５ａ、５ｂ・
・）の表面上に形成されたゲート電極（６ａ、６ｂ・
・）と１対のソース・ドレイン領域（７ａ、９ａ、７
ｂ、９ｂ・・）とを備えている。このソース・ドレイン
領域は低濃度不純物領域７ａ、７ｂと高濃度不純物領域
９ａ、９ｂとからなるいわゆるＬＤＤ（Lightly Doped
Drain ）構造を有している。ＭＯＳトランジスタＱ2 、
Ｑ4 〜Ｑ6 の表面上は第１層間絶縁層１２に覆われてい
る。第１層間絶縁層１２の表面上には２つの負荷用薄膜
トランジスタＱ1 、Ｑ3 が形成されている。負荷用薄膜
トランジスタＱ1 、Ｑ3 は各々多結晶シリコンからなる
ゲート電極１３と、ゲート電極１３の表面を覆うゲート
絶縁層１４およびゲート絶縁層１４ならびに第１層間絶
縁層１２の表面上に延在したシリコン層１５とを備えて
いる。シリコン層１５は多結晶シリコンあるいは単結晶
シリコンなどから構成される。シリコン層１５のゲート
電極１３に対向する位置には薄膜トランジスタのチャネ
ル領域１５ａが形成されている。チャネル領域１５ａの
両側には１対のｐ型不純物領域からなるソース・ドレイ
ン領域１５ｂ、１５ｂが形成されている。また、この１
対の不純物領域１５ｂ、１５ｂは配線層領域を兼備えて
いる。通常、シリコン層１５は２００〜５００Å程度の
膜厚で形成されている。
１の主表面には２つの駆動用ＭＯＳトランジスタＱ2 、
Ｑ4 と２つの転送用ＭＯＳトランジスタＱ5 、Ｑ6 が形
成されている。これらのＭＯＳトランジスタＱ2 、
Ｑ4 、Ｑ5 、Ｑ6 は、各々ゲート絶縁層（５ａ、５ｂ・
・）の表面上に形成されたゲート電極（６ａ、６ｂ・
・）と１対のソース・ドレイン領域（７ａ、９ａ、７
ｂ、９ｂ・・）とを備えている。このソース・ドレイン
領域は低濃度不純物領域７ａ、７ｂと高濃度不純物領域
９ａ、９ｂとからなるいわゆるＬＤＤ（Lightly Doped
Drain ）構造を有している。ＭＯＳトランジスタＱ2 、
Ｑ4 〜Ｑ6 の表面上は第１層間絶縁層１２に覆われてい
る。第１層間絶縁層１２の表面上には２つの負荷用薄膜
トランジスタＱ1 、Ｑ3 が形成されている。負荷用薄膜
トランジスタＱ1 、Ｑ3 は各々多結晶シリコンからなる
ゲート電極１３と、ゲート電極１３の表面を覆うゲート
絶縁層１４およびゲート絶縁層１４ならびに第１層間絶
縁層１２の表面上に延在したシリコン層１５とを備えて
いる。シリコン層１５は多結晶シリコンあるいは単結晶
シリコンなどから構成される。シリコン層１５のゲート
電極１３に対向する位置には薄膜トランジスタのチャネ
ル領域１５ａが形成されている。チャネル領域１５ａの
両側には１対のｐ型不純物領域からなるソース・ドレイ
ン領域１５ｂ、１５ｂが形成されている。また、この１
対の不純物領域１５ｂ、１５ｂは配線層領域を兼備えて
いる。通常、シリコン層１５は２００〜５００Å程度の
膜厚で形成されている。
【００１８】ここで、メモリセルを構成する各トランジ
スタの接続関係について図２ないし図４および図３２を
参照して説明する。駆動用ＭＯＳトランジスタＱ4 のゲ
ート電極６ａはコンタクト部Ｃ1 を通して負荷用薄膜ト
ランジスタＱ1 のソース・ドレイン領域に接続されてお
り、またさらにコンタクト部Ｃ3 を通して負荷用薄膜ト
ランジスタＱ3 のゲート電極１３に接続されている。ま
た、負荷用薄膜トランジスタＱ1 のゲート電極１３は負
荷用薄膜トランジスタＱ3 のソース・ドレイン領域にコ
ンタクトＣ2 を通して接続されている。さらに、負荷用
薄膜トランジスタＱ1 、Ｑ3 の各々のシリコン層１５は
同一の層として連続的に形成されている。
スタの接続関係について図２ないし図４および図３２を
参照して説明する。駆動用ＭＯＳトランジスタＱ4 のゲ
ート電極６ａはコンタクト部Ｃ1 を通して負荷用薄膜ト
ランジスタＱ1 のソース・ドレイン領域に接続されてお
り、またさらにコンタクト部Ｃ3 を通して負荷用薄膜ト
ランジスタＱ3 のゲート電極１３に接続されている。ま
た、負荷用薄膜トランジスタＱ1 のゲート電極１３は負
荷用薄膜トランジスタＱ3 のソース・ドレイン領域にコ
ンタクトＣ2 を通して接続されている。さらに、負荷用
薄膜トランジスタＱ1 、Ｑ3 の各々のシリコン層１５は
同一の層として連続的に形成されている。
【００１９】再び、主に図１を参照して、負荷用薄膜ト
ランジスタＱ1 、Ｑ3 の表面上は第３層間絶縁層２６に
覆われている。そして、第３層間絶縁層２６の表面上に
は酸化防止膜２３が形成されている。図４に示すよう
に、酸化防止膜２３は負荷用薄膜トランジスタＱ1 、Ｑ
3 のシリコン層１５とほぼ同じ平面形状にパターニング
され、そのシリコン層１５の表面を完全に覆うように形
成されている。酸化防止膜２３は、例えば多結晶シリコ
ン、アモルファスシリコン、高融点金属シリサイドなど
の導電膜あるいはシリコン窒化膜などの絶縁膜などが用
いられる。多結晶シリコンやアモルファスシリコンなど
を用いた場合には、雰囲気中から供給される酸素に対し
てこれらの層がシリコンを供給することにより酸化物を
生成し、酸素を下層へ透過させるのを防止するように作
用する。また、シリコン窒化膜を用いた場合には、この
膜が耐酸化性を有し、酸素を通過するのを妨げるように
作用する。また、この酸化防止膜２３の形状と、この酸
化防止膜によって保護されるべきシリコン層１５の形状
との関係は以下のようになる。すなわち、酸化防止膜２
３を基板平面に投影した領域の内部にシリコン層１５が
包含されるように形成されるならば、シリコン層１５の
表面は雰囲気中から供給される酸素と反応して酸化反応
が生じることを防止できる。したがって、酸化防止膜２
３の形状は、保護すべき領域に応じて任意に形成するこ
とができる。例えば、薄膜トランジスタのチャネル領域
１５ａおよびソース・ドレイン領域１５ｂ、１５ｂのみ
を保護するならば、ソース・ドレイン領域１５ｂ、１５
ｂに連続する配線領域を覆う必要はなく、また逆にシリ
コン層１５の配線領域のみを保護する場合には、薄膜ト
ランジスタの上部を覆う必要はない。さらに、必要であ
れば酸化防止膜２３を基板表面全面に形成してもかまわ
ない。
ランジスタＱ1 、Ｑ3 の表面上は第３層間絶縁層２６に
覆われている。そして、第３層間絶縁層２６の表面上に
は酸化防止膜２３が形成されている。図４に示すよう
に、酸化防止膜２３は負荷用薄膜トランジスタＱ1 、Ｑ
3 のシリコン層１５とほぼ同じ平面形状にパターニング
され、そのシリコン層１５の表面を完全に覆うように形
成されている。酸化防止膜２３は、例えば多結晶シリコ
ン、アモルファスシリコン、高融点金属シリサイドなど
の導電膜あるいはシリコン窒化膜などの絶縁膜などが用
いられる。多結晶シリコンやアモルファスシリコンなど
を用いた場合には、雰囲気中から供給される酸素に対し
てこれらの層がシリコンを供給することにより酸化物を
生成し、酸素を下層へ透過させるのを防止するように作
用する。また、シリコン窒化膜を用いた場合には、この
膜が耐酸化性を有し、酸素を通過するのを妨げるように
作用する。また、この酸化防止膜２３の形状と、この酸
化防止膜によって保護されるべきシリコン層１５の形状
との関係は以下のようになる。すなわち、酸化防止膜２
３を基板平面に投影した領域の内部にシリコン層１５が
包含されるように形成されるならば、シリコン層１５の
表面は雰囲気中から供給される酸素と反応して酸化反応
が生じることを防止できる。したがって、酸化防止膜２
３の形状は、保護すべき領域に応じて任意に形成するこ
とができる。例えば、薄膜トランジスタのチャネル領域
１５ａおよびソース・ドレイン領域１５ｂ、１５ｂのみ
を保護するならば、ソース・ドレイン領域１５ｂ、１５
ｂに連続する配線領域を覆う必要はなく、また逆にシリ
コン層１５の配線領域のみを保護する場合には、薄膜ト
ランジスタの上部を覆う必要はない。さらに、必要であ
れば酸化防止膜２３を基板表面全面に形成してもかまわ
ない。
【００２０】酸化防止膜２３が形成された表面上には厚
い第２層間絶縁層１６が形成される。第２層間絶縁層は
ＢＰＳＧなどで構成される。第２層間絶縁層１６の表面
上にはバリヤメタル層１９を介在してアルミニウム配線
層２０が形成される。アルミニウム配線層２０の表面上
にはパッシベーション膜２１が形成される。
い第２層間絶縁層１６が形成される。第２層間絶縁層は
ＢＰＳＧなどで構成される。第２層間絶縁層１６の表面
上にはバリヤメタル層１９を介在してアルミニウム配線
層２０が形成される。アルミニウム配線層２０の表面上
にはパッシベーション膜２１が形成される。
【００２１】次に、図１に示されるＳＲＡＭのメモリセ
ルの製造工程について説明する。図５ないし図１５は、
メモリセルの製造工程（第１工程ないし第１１工程）を
順に示す断面構造図である。
ルの製造工程について説明する。図５ないし図１５は、
メモリセルの製造工程（第１工程ないし第１１工程）を
順に示す断面構造図である。
【００２２】まず、図５を参照して、シリコン基板１の
主表面にＬＯＣＯＳ（Local Oxidation of Silicon）法
を用いて素子分離酸化膜４を所定の位置に形成する。さ
らに、熱酸化法などを用いてシリコン基板１の主表面に
ゲート絶縁層５を形成する。
主表面にＬＯＣＯＳ（Local Oxidation of Silicon）法
を用いて素子分離酸化膜４を所定の位置に形成する。さ
らに、熱酸化法などを用いてシリコン基板１の主表面に
ゲート絶縁層５を形成する。
【００２３】次に、図６を参照して、全面に多結晶シリ
コン層６を形成する。さらに、多結晶シリコン層６の表
面上に所定の形状のレジストパターン２２を形成する。
コン層６を形成する。さらに、多結晶シリコン層６の表
面上に所定の形状のレジストパターン２２を形成する。
【００２４】さらに、図７を参照して、レジストパター
ン２２をマスクとして多結晶シリコン層６をパターニン
グし、ゲート電極６ａ、６ｂを形成する。そして、この
ゲート電極６ａ、６ｂをマスクとして、シリコン基板１
中に低濃度のｎ型不純物をイオン注入し低濃度不純物領
域７ａ、７ｂを形成する。その後、全面に絶縁層を形成
し、異方性エッチングを施すことによってゲート電極６
ａ、６ｂの側壁に側壁絶縁層８ａ、８ｂを形成する。そ
して、ゲート電極６ａ、６ｂおよび側壁絶縁層８ａ、８
ｂをマスクとしてシリコン基板１表面に高濃度の不純物
をイオン注入し、高濃度不純物領域９ａ、９ｂを形成す
る．この工程により、いわゆるＬＤＤ構造が構成する。
ン２２をマスクとして多結晶シリコン層６をパターニン
グし、ゲート電極６ａ、６ｂを形成する。そして、この
ゲート電極６ａ、６ｂをマスクとして、シリコン基板１
中に低濃度のｎ型不純物をイオン注入し低濃度不純物領
域７ａ、７ｂを形成する。その後、全面に絶縁層を形成
し、異方性エッチングを施すことによってゲート電極６
ａ、６ｂの側壁に側壁絶縁層８ａ、８ｂを形成する。そ
して、ゲート電極６ａ、６ｂおよび側壁絶縁層８ａ、８
ｂをマスクとしてシリコン基板１表面に高濃度の不純物
をイオン注入し、高濃度不純物領域９ａ、９ｂを形成す
る．この工程により、いわゆるＬＤＤ構造が構成する。
【００２５】さらに、図８を参照して、全面にＣＶＤ法
などを用いて第１層間絶縁層１２ａを形成する。そし
て、一方の不純物領域９ｂの表面上に開口部を形成す
る。そして、コンタクト電極１１がこの開口部を通して
高濃度不純物領域９ｂに接続されるように形成される。
などを用いて第１層間絶縁層１２ａを形成する。そし
て、一方の不純物領域９ｂの表面上に開口部を形成す
る。そして、コンタクト電極１１がこの開口部を通して
高濃度不純物領域９ｂに接続されるように形成される。
【００２６】さらに、図９を参照して、層間絶縁層１２
ａの表面上にさらに層間絶縁層１２ｂを形成する。さら
に、層間絶縁層１２ｂの表面上に例えばＣＶＤ法を用い
て多結晶シリコン層を形成し、所定の形状にパターニン
グすることによって薄膜トランジスタのゲート電極１３
を形成する。
ａの表面上にさらに層間絶縁層１２ｂを形成する。さら
に、層間絶縁層１２ｂの表面上に例えばＣＶＤ法を用い
て多結晶シリコン層を形成し、所定の形状にパターニン
グすることによって薄膜トランジスタのゲート電極１３
を形成する。
【００２７】さらに、図１０を参照して、例えばＣＶＤ
法などを用いてゲート絶縁層１４を全面に形成する。さ
らに、フォトリソグラフィ法およびエッチング法を用い
てコンタクト電極１１表面に達する開口部を形成する。
法などを用いてゲート絶縁層１４を全面に形成する。さ
らに、フォトリソグラフィ法およびエッチング法を用い
てコンタクト電極１１表面に達する開口部を形成する。
【００２８】さらに、図１１を参照して、全面にＣＶＤ
法を用いて多結晶シリコンあるいはアモルファスシリコ
ンからなるシリコン層１５を膜厚２００〜５００Å程度
を形成する。
法を用いて多結晶シリコンあるいはアモルファスシリコ
ンからなるシリコン層１５を膜厚２００〜５００Å程度
を形成する。
【００２９】そして、図１２を参照して、所定の領域を
覆うようにレジストパターン２４を形成し、これをマス
クとしてシリコン層１５中にｐ型不純物イオン、たとえ
ばボロンイオン２７をイオン注入する。このイオン注入
により次のソース・ドレイン領域１５ｂ、１５ｂが形成
される。
覆うようにレジストパターン２４を形成し、これをマス
クとしてシリコン層１５中にｐ型不純物イオン、たとえ
ばボロンイオン２７をイオン注入する。このイオン注入
により次のソース・ドレイン領域１５ｂ、１５ｂが形成
される。
【００３０】さらに、図１３を参照して、レジストパタ
ーン２４を除去した後、全面に第３層間絶縁層、例えば
シリコン酸化膜などをＣＶＤ法を用いて１０００〜２０
００Å程度の膜厚で形成する。さらに、第３層間絶縁層
２６の表面上に酸化防止膜２３を形成する。酸化防止膜
としては前述したような材料が用いられる。シリコン窒
化膜を用いた場合には、その膜厚は少なくとも５０Å以
上形成される。シリコン窒化膜の膜厚が薄い場合には酸
素の通過を防止する効果が得られない場合があるからで
ある。
ーン２４を除去した後、全面に第３層間絶縁層、例えば
シリコン酸化膜などをＣＶＤ法を用いて１０００〜２０
００Å程度の膜厚で形成する。さらに、第３層間絶縁層
２６の表面上に酸化防止膜２３を形成する。酸化防止膜
としては前述したような材料が用いられる。シリコン窒
化膜を用いた場合には、その膜厚は少なくとも５０Å以
上形成される。シリコン窒化膜の膜厚が薄い場合には酸
素の通過を防止する効果が得られない場合があるからで
ある。
【００３１】さらに、図１４を参照して、酸化防止膜２
３が所定の形状にパターニングされた後、全面にＢＰＳ
Ｇ１６を膜厚１μｍ程度堆積する。そして、ウェット酸
化雰囲気中で温度８５０〜９００℃で約２０〜３０分間
程度高温熱処理を行なう。これにより、ＢＰＳＧの表面
がリフローし平坦化する。この時、前述したように、酸
化防止膜２３がシリコン層１５の表面を覆っていること
により、シリコン層１５表面が酸化されてシリコン酸化
膜が形成されることによってシリコン層１５が薄膜化す
る現象を防止する。
３が所定の形状にパターニングされた後、全面にＢＰＳ
Ｇ１６を膜厚１μｍ程度堆積する。そして、ウェット酸
化雰囲気中で温度８５０〜９００℃で約２０〜３０分間
程度高温熱処理を行なう。これにより、ＢＰＳＧの表面
がリフローし平坦化する。この時、前述したように、酸
化防止膜２３がシリコン層１５の表面を覆っていること
により、シリコン層１５表面が酸化されてシリコン酸化
膜が形成されることによってシリコン層１５が薄膜化す
る現象を防止する。
【００３２】その後、図１５を参照して、層間絶縁層１
６の所定領域にコンタクトホールを形成し、さらにバリ
アメタル層１９およびアルミニウム配線層２０を形成す
る。以上によりＳＲＡＭのメモリセルが完成する。
６の所定領域にコンタクトホールを形成し、さらにバリ
アメタル層１９およびアルミニウム配線層２０を形成す
る。以上によりＳＲＡＭのメモリセルが完成する。
【００３３】次に、この発明の第２の実施例について説
明する。図１６は、第２の実施例によるＳＲＡＭのメモ
リセルの断面構造図である。第２の実施例では、第１の
実施例に比べて、薄膜トランジスタＱ3 のシリコン層１
５と酸化防止膜２３との間に層間絶縁層が形成されてい
ない点で異なる。すなわち、酸化防止膜２３が直接シリ
コン層１５表面を覆うように形成されたものである。こ
の場合、酸化防止膜２３はシリコン窒化膜などの絶縁性
材料で構成するか、あるいは少なくともシリコン層１５
表面に接する領域にシリコン窒化膜などの絶縁層を配置
させる必要がある。なお、酸化防止膜２３の形状につい
ては第１の実施例と同様である。
明する。図１６は、第２の実施例によるＳＲＡＭのメモ
リセルの断面構造図である。第２の実施例では、第１の
実施例に比べて、薄膜トランジスタＱ3 のシリコン層１
５と酸化防止膜２３との間に層間絶縁層が形成されてい
ない点で異なる。すなわち、酸化防止膜２３が直接シリ
コン層１５表面を覆うように形成されたものである。こ
の場合、酸化防止膜２３はシリコン窒化膜などの絶縁性
材料で構成するか、あるいは少なくともシリコン層１５
表面に接する領域にシリコン窒化膜などの絶縁層を配置
させる必要がある。なお、酸化防止膜２３の形状につい
ては第１の実施例と同様である。
【００３４】第２の実施例によるメモリセルの製造工程
の一部を示す断面構造図である。図１７に示す工程は、
第１の実施例における図１３に示す製造工程に置換わる
ものである。すなわち、薄膜トランジスタのシリコン層
１５にソース・ドレイン領域１５ｂ、１５ｂが形成され
た後、酸化防止膜２３がシリコン層１５の表面上に形成
される。
の一部を示す断面構造図である。図１７に示す工程は、
第１の実施例における図１３に示す製造工程に置換わる
ものである。すなわち、薄膜トランジスタのシリコン層
１５にソース・ドレイン領域１５ｂ、１５ｂが形成され
た後、酸化防止膜２３がシリコン層１５の表面上に形成
される。
【００３５】次に、この発明の第３実施例について説明
する。図１８は、第３の実施例によるメモリセルの断面
構造図である。第３の実施例においては、酸化防止膜２
３はシリコン層１５の不純物領域１５ｂ、１５ｂの表面
上に接して形成されており、さらにチャネル領域１５ａ
の表面上には絶縁層１８を介在して形成されている。し
たがって、酸化防止膜２３は少なくとも不純物領域１５
ｂ、１５ｂに接する部分にはシリコン窒化膜などの絶縁
性材料が使用される。なお、シリコン層１５のチャネル
領域１５ａ上に形成される絶縁層２８は、例えばシリコ
ン酸化膜などからなり、以下に説明する製造工程におい
て使用されるものである。
する。図１８は、第３の実施例によるメモリセルの断面
構造図である。第３の実施例においては、酸化防止膜２
３はシリコン層１５の不純物領域１５ｂ、１５ｂの表面
上に接して形成されており、さらにチャネル領域１５ａ
の表面上には絶縁層１８を介在して形成されている。し
たがって、酸化防止膜２３は少なくとも不純物領域１５
ｂ、１５ｂに接する部分にはシリコン窒化膜などの絶縁
性材料が使用される。なお、シリコン層１５のチャネル
領域１５ａ上に形成される絶縁層２８は、例えばシリコ
ン酸化膜などからなり、以下に説明する製造工程におい
て使用されるものである。
【００３６】すなわち、図１９を参照して、絶縁層２８
はシリコン層１５中に不純物イオンを注入する際のマス
ク層として使用されるものである。そして、図２０に示
すように、絶縁層２８が残余した状態で、酸化防止膜２
３がその表面上に形成される。
はシリコン層１５中に不純物イオンを注入する際のマス
ク層として使用されるものである。そして、図２０に示
すように、絶縁層２８が残余した状態で、酸化防止膜２
３がその表面上に形成される。
【００３７】さらに、この発明の第４実施例について説
明する。図２１は、第４の実施例によるメモリセルの断
面構造図である。第１実施例に比べて、この例による薄
膜トランジスタはゲート電極１３がシリコン層１５の上
部に形成されている点で異なる。なお、酸化防止膜２３
の形状および材料などについては第１実施例と同様であ
る。そして、酸化防止膜２３は薄膜トランジスタのシリ
コン層１５との間に第３絶縁層２６を介在させているた
め、酸化防止膜２３の材料は導電性あるいは絶縁性を考
慮することなく適用することができる。
明する。図２１は、第４の実施例によるメモリセルの断
面構造図である。第１実施例に比べて、この例による薄
膜トランジスタはゲート電極１３がシリコン層１５の上
部に形成されている点で異なる。なお、酸化防止膜２３
の形状および材料などについては第１実施例と同様であ
る。そして、酸化防止膜２３は薄膜トランジスタのシリ
コン層１５との間に第３絶縁層２６を介在させているた
め、酸化防止膜２３の材料は導電性あるいは絶縁性を考
慮することなく適用することができる。
【００３８】図２２ないし図２４は、図２１に示すメモ
リセルの代表的な製造工程を示す断面構造図であり、第
１実施例の製造工程の図９ないし図１３に示す工程に置
換えられるものである。すなわち、図２２を参照して、
第１層間絶縁層１２の表面上にＣＶＤ法を用いて多結晶
シリコンあるいはアモルファスシリコンからなるシリコ
ン層１５を形成する。そして、フォトリソグラフィ法お
よびエッチング法を用いて所定の形状にパターニングす
る。
リセルの代表的な製造工程を示す断面構造図であり、第
１実施例の製造工程の図９ないし図１３に示す工程に置
換えられるものである。すなわち、図２２を参照して、
第１層間絶縁層１２の表面上にＣＶＤ法を用いて多結晶
シリコンあるいはアモルファスシリコンからなるシリコ
ン層１５を形成する。そして、フォトリソグラフィ法お
よびエッチング法を用いて所定の形状にパターニングす
る。
【００３９】次に、図２３を参照して、全面に薄いゲー
ト絶縁層１４を形成する。さらにゲート絶縁層１４の表
面上に多結晶シリコン層を形成し、パターニングするこ
とによって薄膜トランジスタのゲート電極１３を形成す
る。そして、ゲート電極１３をマスクとしてシリコン層
１５中に不純物をイオン注入し、ソース・ドレイン領域
１５ｂ、１５ｂを形成する。
ト絶縁層１４を形成する。さらにゲート絶縁層１４の表
面上に多結晶シリコン層を形成し、パターニングするこ
とによって薄膜トランジスタのゲート電極１３を形成す
る。そして、ゲート電極１３をマスクとしてシリコン層
１５中に不純物をイオン注入し、ソース・ドレイン領域
１５ｂ、１５ｂを形成する。
【００４０】さらに図２４を参照して、全面に第３層間
絶縁層２６を例えばＣＶＤ法を用いて堆積する。さら
に、第３層間絶縁層２６の表面上に酸化防止膜２３を形
成する。そして、所定の形状にパターニングする。
絶縁層２６を例えばＣＶＤ法を用いて堆積する。さら
に、第３層間絶縁層２６の表面上に酸化防止膜２３を形
成する。そして、所定の形状にパターニングする。
【００４１】さらに、この発明の第５実施例について説
明する。図２５は第５実施例によるメモリセルの断面構
造図である。第４実施例と比較して、図２５に示すメモ
リセルは、薄膜トランジスタのゲート電極１３の上部に
位置する酸化防止膜２３が直接ゲート電極１３の表面に
接触して形成されている点で異なる。すなわち、ゲート
電極１３の上部の第３層間絶縁層２６を除去することに
よって、酸化防止膜２３の表面を平坦化することができ
る。したがって、酸化防止膜２３の表面上に形成される
配線層がより平坦な表面上に形成することができる。
明する。図２５は第５実施例によるメモリセルの断面構
造図である。第４実施例と比較して、図２５に示すメモ
リセルは、薄膜トランジスタのゲート電極１３の上部に
位置する酸化防止膜２３が直接ゲート電極１３の表面に
接触して形成されている点で異なる。すなわち、ゲート
電極１３の上部の第３層間絶縁層２６を除去することに
よって、酸化防止膜２３の表面を平坦化することができ
る。したがって、酸化防止膜２３の表面上に形成される
配線層がより平坦な表面上に形成することができる。
【００４２】第５実施例のメモリセルの特徴的製造工程
が図２６ないし図２８に示される。すなわち、第４実施
例の図２３に示す製造工程に引続いて、図２６に示すよ
うに、全面に第３層間絶縁層２６を形成する。
が図２６ないし図２８に示される。すなわち、第４実施
例の図２３に示す製造工程に引続いて、図２６に示すよ
うに、全面に第３層間絶縁層２６を形成する。
【００４３】次に、図２７に示すように、フォトリソグ
ラフィ法およびエッチング法を用いてゲート電極１３の
表面上に位置する第３層間絶縁層２６の一部分のみを選
択的に除去する。
ラフィ法およびエッチング法を用いてゲート電極１３の
表面上に位置する第３層間絶縁層２６の一部分のみを選
択的に除去する。
【００４４】その後、図２８を参照して、全面に酸化防
止膜２３を形成し、所定の形状にパターニングする。
止膜２３を形成し、所定の形状にパターニングする。
【００４５】さらに、この発明の第６実施例について説
明する。図２９は、第６実施例によるメモリセルの断面
構造図である。第４実施例に比較して、第６実施例のメ
モリセルは、酸化防止膜２３がシリコン層１５およびゲ
ート電極１３表面に直接接触して形成されている。した
がって、酸化防止膜２３は、少なくともゲート電極１３
およびシリコン層１５に接触する領域にはシリコン窒化
膜などの絶縁性材料を用いる必要がある。
明する。図２９は、第６実施例によるメモリセルの断面
構造図である。第４実施例に比較して、第６実施例のメ
モリセルは、酸化防止膜２３がシリコン層１５およびゲ
ート電極１３表面に直接接触して形成されている。した
がって、酸化防止膜２３は、少なくともゲート電極１３
およびシリコン層１５に接触する領域にはシリコン窒化
膜などの絶縁性材料を用いる必要がある。
【００４６】その特徴的な製造工程が図２６に示され
る。すなわち、第４実施例による図２３に示される製造
工程に引続いて、図２６に示されるように、全面に酸化
防止膜２３を形成し、所定の形状にパターニングする。
る。すなわち、第４実施例による図２３に示される製造
工程に引続いて、図２６に示されるように、全面に酸化
防止膜２３を形成し、所定の形状にパターニングする。
【００４７】なお、以上の実施例においては、酸化防止
膜の材料として、多結晶シリコン、アモルファスシリコ
ン、高融点金属シリサイド、シリコン窒化膜について説
明したが、これに限定されることなく、何らかの作用に
より、下層へ酸素が通過するのを妨げる作用を成すもの
であれば他の材料のものであってもかまわない。
膜の材料として、多結晶シリコン、アモルファスシリコ
ン、高融点金属シリサイド、シリコン窒化膜について説
明したが、これに限定されることなく、何らかの作用に
より、下層へ酸素が通過するのを妨げる作用を成すもの
であれば他の材料のものであってもかまわない。
【００４８】さらに、この発明による酸化防止膜は、Ｓ
ＲＡＭのメモリセルにのみ適用されるものではなく、例
えば薄膜トランジスタ等のシリコン層の薄膜化が問題と
なるような装置に対して広く通用することができる。
ＲＡＭのメモリセルにのみ適用されるものではなく、例
えば薄膜トランジスタ等のシリコン層の薄膜化が問題と
なるような装置に対して広く通用することができる。
【００４９】
【発明の効果】このように、この発明による半導体装置
は、薄膜トランジスタの表面上に酸化防止膜を形成し、
その後層間絶縁層を形成し、高温熱処理による平坦の処
理を行なうように構成したので、薄膜トランジスタのシ
リコン層が酸化反応により薄膜化することを防止し、ト
ランジスタ特性が均一で、かつ配線抵抗の少ない半導体
装置を実現することができる。また、高温度の平坦化処
理を行なうことが可能となり、薄膜トランジスタを覆う
層間絶縁層の平坦化処理が容易な半導体装置の製造方法
を実現することができる。
は、薄膜トランジスタの表面上に酸化防止膜を形成し、
その後層間絶縁層を形成し、高温熱処理による平坦の処
理を行なうように構成したので、薄膜トランジスタのシ
リコン層が酸化反応により薄膜化することを防止し、ト
ランジスタ特性が均一で、かつ配線抵抗の少ない半導体
装置を実現することができる。また、高温度の平坦化処
理を行なうことが可能となり、薄膜トランジスタを覆う
層間絶縁層の平坦化処理が容易な半導体装置の製造方法
を実現することができる。
【図１】この発明の第１実施例によるＳＲＡＭのメモリ
セルの断面構造図である。
セルの断面構造図である。
【図２】図１における切断線Ａ−に沿った方向からの平
面構造図である。
面構造図である。
【図３】図１中の切断線Ｂ−に沿った方向からの平面構
造図である。
造図である。
【図４】図１中の切断線Ｃ−に沿った方向からの平面構
造図である。
造図である。
【図５】図１に示すＳＲＡＭのメモリセルの製造工程の
第１工程を示す製造工程断面図である。
第１工程を示す製造工程断面図である。
【図６】図１に示すＳＲＡＭのメモリセルの製造工程の
第２工程を示す製造工程断面図である。
第２工程を示す製造工程断面図である。
【図７】図１に示すＳＲＡＭのメモリセルの製造工程の
第３工程を示す製造工程断面図である。
第３工程を示す製造工程断面図である。
【図８】図１に示すＳＲＡＭのメモリセルの製造工程の
第４工程を示す製造工程断面図である。
第４工程を示す製造工程断面図である。
【図９】図１に示すＳＲＡＭのメモリセルの製造工程の
第５工程を示す製造工程断面図である。
第５工程を示す製造工程断面図である。
【図１０】図１に示すＳＲＡＭのメモリセルの製造工程
の第６工程を示す製造工程断面図である。
の第６工程を示す製造工程断面図である。
【図１１】図１に示すＳＲＡＭのメモリセルの製造工程
の第７工程を示す製造工程断面図である。
の第７工程を示す製造工程断面図である。
【図１２】図１に示すＳＲＡＭのメモリセルの製造工程
の第８工程を示す製造工程断面図である。
の第８工程を示す製造工程断面図である。
【図１３】図１に示すＳＲＡＭのメモリセルの製造工程
の第９工程を示す製造工程断面図である。
の第９工程を示す製造工程断面図である。
【図１４】図１に示すＳＲＡＭのメモリセルの製造工程
の第１０工程を示す製造工程断面図である。
の第１０工程を示す製造工程断面図である。
【図１５】図１に示すＳＲＡＭのメモリセルの製造工程
の第１１工程を示す製造工程断面図である。
の第１１工程を示す製造工程断面図である。
【図１６】この発明の第２実施例によるＳＲＡＭのメモ
リセルの断面構造図である。
リセルの断面構造図である。
【図１７】図１６に示すメモリセルの特徴的な製造工程
を示す製造工程断面図である。
を示す製造工程断面図である。
【図１８】この発明の第３実施例によるＳＲＡＭのメモ
リセルの断面構造図である。
リセルの断面構造図である。
【図１９】図１８に示すメモリセルの特徴的な製造工程
の第１工程を示す製造工程断面図である。
の第１工程を示す製造工程断面図である。
【図２０】図１８に示すメモリセルの特徴的な製造工程
の第２工程を示す製造工程断面図である。
の第２工程を示す製造工程断面図である。
【図２１】この発明の第４実施例によるＳＲＡＭのメモ
リセルの断面構造図である。
リセルの断面構造図である。
【図２２】図２１に示すメモリセルの特徴的な製造工程
の第１工程を示す製造工程断面図である。
の第１工程を示す製造工程断面図である。
【図２３】図２１に示すメモリセルの特徴的な製造工程
の第２工程を示す製造工程断面図である。
の第２工程を示す製造工程断面図である。
【図２４】図２１に示すメモリセルの特徴的な製造工程
の第３工程を示す製造工程断面図である。
の第３工程を示す製造工程断面図である。
【図２５】この発明の第５実施例によるＳＲＡＭのメモ
リセルの断面構造図である。
リセルの断面構造図である。
【図２６】図２５に示すメモリセルの特徴的な製造工程
の第１工程を示す製造工程断面図である。
の第１工程を示す製造工程断面図である。
【図２７】図２５に示すメモリセルの特徴的な製造工程
の第２工程を示す製造工程断面図である。
の第２工程を示す製造工程断面図である。
【図２８】図２５に示すメモリセルの特徴的な製造工程
の第３工程を示す製造工程断面図である。
の第３工程を示す製造工程断面図である。
【図２９】この発明の第６実施例によるＳＲＡＭのメモ
リセルの断面構造図である。
リセルの断面構造図である。
【図３０】図２９に示すメモリセルの特徴的な製造工程
を示す製造工程断面図である。
を示す製造工程断面図である。
【図３１】従来のＳＲＡＭのメモリセルの断面構造を示
す断面構造図である。
す断面構造図である。
【図３２】図３１に示すＳＲＡＭのメモリセルの等価回
路図である。
路図である。
【図３３】図３１に示すメモリセルの主要な製造工程の
第１工程を示す製造工程断面図である。
第１工程を示す製造工程断面図である。
【図３４】図３１に示すメモリセルの主要な製造工程の
第２工程を示す製造工程断面図である。
第２工程を示す製造工程断面図である。
１ 半導体基板 １１ コンタクト電極 １２ 第１層間絶縁層 １３ ゲート電極 １４ ゲート絶縁層 １５ シリコン層 １５ａ チャネル領域 １５ｂ ソース・ドレイン領域 １６ 第２層間絶縁層 １９ バリアメタル層 ２０ アルミニウム配線層 ２３ 酸化防止膜 ２６ 第３層間絶縁層 Ｑ1 、Ｑ3 負荷用薄膜トランジスタ Ｑ2 、Ｑ4 駆動用ＭＯＳトランジスタ Ｑ5 、Ｑ6 転送用ＭＯＳトランジスタ
Claims (3)
- 【請求項１】 半導体基板上に形成された第１絶縁層
と、 前記第１絶縁層の表面上に形成され、第２絶縁層を介在
して積層されたゲート電極層とシリコン層とを有し、さ
らに前記シリコン層内の前記ゲート電極層に対向する位
置に形成されたチャネル領域と、このチャネル領域の両
側に形成された１対の不純物領域とを有する薄膜トラン
ジスタと、 少なくとも前記薄膜トランジスタの上部を覆い、酸素が
その内部を通過することを妨げることによって、前記薄
膜トランジスタの前記シリコン層が酸化されるのを防止
するための酸化防止膜とを備えた、半導体装置。 - 【請求項２】 薄いシリコン層内に１対の不純物領域を
有する薄膜トランジスタを備えた半導体装置の製造方法
であって、 半導体基板の表面上に第１絶縁層を形成する工程と、 前記第１絶縁層の表面上に導電層を形成し、パターニン
グすることによってゲート電極を形成する工程と、 前記ゲート電極の表面に第２絶縁層を形成する工程と、 前記第２絶縁層の表面上にシリコン層と形成する工程
と、 前記シリコン層に１対の不純物領域を形成する工程と、 前記シリコン層の表面上に酸化防止膜を形成する工程と
を備えた、半導体装置の製造方法。 - 【請求項３】 薄いシリコン層内に１対の不純物領域を
有する薄膜トランジスタを備えた半導体装置の製造方法
であって、 半導体基板の表面上に第１絶縁層を形成する工程と、 前記第１絶縁層の表面上にシリコン層を形成する工程
と、 前記シリコン層の表面上に第２絶縁層を形成する工程
と、 前記第２絶縁層の表面上に導電層を形成し、パターニン
グすることによってゲート電極を形成する工程と、 前記シリコン層中に距離を隔てた１つの不純物領域を形
成する工程と、 前記シリコン層および前記ゲート電極の表面上に酸化防
止膜を形成する工程とを備えた、半導体装置の製造方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319471A JP2689038B2 (ja) | 1991-12-04 | 1991-12-04 | 半導体装置およびその製造方法 |
| US07/845,979 US5326989A (en) | 1991-12-04 | 1992-03-04 | Semiconductor device having thin film transistor and method of manufacturing the same |
| DE4210427A DE4210427C2 (de) | 1991-12-04 | 1992-03-30 | Halbleitereinrichtung mit Dünnschichttransistor und Verfahren zur Herstellung derselben |
| KR1019920022364A KR960012168B1 (ko) | 1991-12-04 | 1992-11-25 | 반도체 장치 및 그 제조방법 |
| US08/231,215 US5541126A (en) | 1991-12-04 | 1994-04-22 | Method of making semiconductor device having thin film transistor |
| US08/638,030 US5670390A (en) | 1991-12-04 | 1996-04-26 | Method of making semiconductor device having thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319471A JP2689038B2 (ja) | 1991-12-04 | 1991-12-04 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160371A true JPH05160371A (ja) | 1993-06-25 |
| JP2689038B2 JP2689038B2 (ja) | 1997-12-10 |
Family
ID=18110574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3319471A Expired - Lifetime JP2689038B2 (ja) | 1991-12-04 | 1991-12-04 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5326989A (ja) |
| JP (1) | JP2689038B2 (ja) |
| KR (1) | KR960012168B1 (ja) |
| DE (1) | DE4210427C2 (ja) |
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