DE4210427C2

DE4210427C2 - Halbleitereinrichtung mit Dünnschichttransistor und Verfahren zur Herstellung derselben

Info

Publication number: DE4210427C2
Application number: DE4210427A
Authority: DE
Inventors: Takeo Muragishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-12-04
Filing date: 1992-03-30
Publication date: 1995-12-07
Anticipated expiration: 2012-03-31
Also published as: JP2689038B2; DE4210427A1; KR960012168B1; US5326989A; KR930014990A; JPH05160371A; US5541126A; US5670390A

Description

Die Erfindung bezieht sich auf eine Halbleitereinrichtung und ein Verfahren zur Herstellung derselben.

Eine Speicherzelle in einem SRAM (statischen Speicher mit wahl freiem Zugriff) wird im folgenden als ein Beispiel für eine mit einem Dünnschichttransistor (nachfolgend als TFT bezeichnet) versehene Halbleitereinrichtung be schrieben. Fig. 32 ist ein Ersatzschaltbild einer üblichen Speicherzelle in einem SRAM. Wie Fig. 32 zeigt, weist eine Speicherzelle in einem SRAM ein Paar von CMOS-Invertern auf. Einer der CMOS-Inverter weist einen Treiber-MOS-Transistor Q2 und einen Last- Dünnschichttransistor Q1 auf. Der andere CMOS-Inverter weist einen Treiber-MOS-Transistor Q4 und einen Last-Dünnschichttran sistor Q3 auf. Die Gates der Transistoren Q2 und Q1 in dem einen CMOS-Inverter sind mit einem gemeinsamen Speicherknoten N2 der Transistoren Q4 und Q3 im anderen CMOS-Inverter kreuzgekoppelt, und die Gates der Transistoren Q4 und Q3 im anderen CMOS-Inverter sind mit einem gemeinsamen Speicherknoten N1 der Transistoren Q2 und Q1 im ersteren CMOS-Inverter kreuzgekoppelt, wodurch eine Flip-Flop-Schaltung gebildet wird. Die Sources der Last- Dünnschichttransistoren Q1 und Q3 sind mit einer Stromversorgung Vcc verbunden. Die Sources der Treiber-MOS-Transistoren sind mit Massepotential Vss verbunden. Transfer-MOS-Transistoren Q5 und Q6 sind jeweils mit Speicherknoten N1 und N2 der Flip-Flop-Schaltung verbunden. Die Gates der Transfer-MOS-Transistoren Q5 und Q6 sind mit einer Wortleitung 30 verbunden. Die Drain-Gebiete der Trans fer-MOS-Transistoren Q5 und Q6 sind jeweils mit Bitleitungen 31 und 32 verbunden.

Fig. 31 ist eine Querschnittsdarstellung, die den Aufbau einer in Fig. 32 gezeigten Speicherzelle im einzelnen zeigt. Der darge stellte Aufbau der Speicherzelle ist ähnlich dem in "4MOSRAM Me mory Cell Using Polycrystalline Thin Film Transistor (TFT)", Denshi Joho Tsushin Gakkai Gÿyutsu Kenkyu Hokoku, Shingaku Giho Bd. 90 Nr. 48, 1990 beschriebenen, und es ist schematisch ein typischer Querschnitt dargestellt. In Fig. 31 sind ein Treiber- MOS-Transistor Q2 und ein Transfer-Transistor Q6, die auf einer Hauptoberfläche eines Halbleitersubstrates 1 gebildet sind, und ein Last-Dünnschichttransistor Q3, der in einer oberen Schicht mit einem ersten, dazwischengelegten Zwischenschichtisolierfilm 12 gebildet ist, gezeigt. Der auf der Hauptoberfläche des Silizium substrates 1 gebildete Treiber-MOS-Transistor Q2 enthält eine Gateelektrode 6a, ein Paar von Source-/Drain-Gebieten 9a, 9a und eine Gateisolierschicht 5a. Der Transfer-MOS-Transistor Q6 der auf der Hauptoberfläche des Siliziumsubstrates 1 gebildet ist, weist eine Gateelektrode 6b, ein Paar von Source-/Drain-Gebieten 9b, 9b und eine Gateisolierschicht 5b auf. Die Speicherzelle ist durch einen Aufbau gekennzeichnet, bei dem der Last-Dünnschichttran sistor über dem Substrat mit einem dazwischengelegten ersten Zwischenschichtisolierfilm gebildet ist. Der Dünnschichttransistor Q3 enthält eine auf der Oberfläche des ersten Zwischenschicht isolierfilms 12 gebildete Gateelektrode 13, eine auf der Oberfläche der Gateelektrode 13 gebildete Gateisolierschicht 14 und eine auf der Oberfläche der Gateisolierschicht 14 gebildete polykristalline Siliziumschicht 15. In der polykristallinen Siliziumschicht 15 ist in einer Lage gegenüber der Gateelektrode 13 ein Kanalgebiet 15a gebildet, und auf beiden Seiten des Kanal gebietes 15a ist ein Paar von Source-/Drain-Gebieten 15b, 15b. Jedes der Source-/Drain-Gebiete 15b, 15b in der polykristallinen Siliziumschicht 15 erstreckt sich zu einer vorbestimmten Position, die als Verbindungsschicht dient. Genauer gesagt ist, wie dargestellt, ein Störstellengebiet 15b über eine Kontaktelektrode 11 mit dem Source-/Drain-Gebiet 9b des Transfer-MOS-Transistors Q6 verbunden.

Ein dicker zweiter Zwischenschichtisolierfilm 16 ist auf der Ober fläche des Dünnschichttransistor Q3 gebildet. Eine Aluminium- Verbindungsschicht 20 ist über ein im zweiten Zwischenschichtiso lierfilm 16 gebildetes Kontaktloch und über eine Barrieremetall schicht 19 mit dem Source-/Drain-Gebiet 9b des Transfer-MOS- Transistors Q6 verbunden. Die Oberfläche der Aluminium- Verbindungsschicht 20 ist mit einer Passivierungsschicht 21 bedeckt.

Bei der in Fig. 31 gezeigten Speicherzelle ist jedoch die Ober fläche der polykristallinen Siliziumschicht 15 im Dünnschichttran sistor Q3 oxidiert und bildet eine Siliziumoxidschicht 22, und im Ergebnis dessen taucht das Problem einer verringerten Dicke der polykristallinen Siliziumschicht 15 auf. Im folgenden werden Aspekte der Bildung der Siliziumoxidschicht 22 beschrieben.

Die Fig. 33 und 34 sind Querschnittsdarstellungen, die Haupt schritte eines Herstellungsprozesses der in Fig. 31 dargestellten Speicherzelle eines SRAM zeigen. Zuerst wird, wie Fig. 33 zeigt, auf der Oberfläche des ersten Zwischenschichtisolierfilms 12 mit tels CVD (chemischer Gasphasenabscheidung) eine polykristalline Siliziumschicht gebildet. Dann wird die polykristalline Silizium schicht gemustert, um eine Gateelektrode 13 zu bilden. Eine Gate isolierschicht 14 wird auf der Oberfläche der Gateelektrode 13 durch einen CVD-Prozeß gebildet. Eine polykristalline Silizium schicht 15 wird durch einen CVD-Prozeß gebildet. Dann wird die polykristalline Siliziumschicht 15 unter Anwendung eines photolithographischen und eines Ätzverfahrens gemustert. Dann wird ein vorbestimmtes Gebiet mit einer Resistmaske 24 bedeckt, und dann werden p-Störstellenionen 25 in die polykristalline Siliziumschicht 15 eingeführt. Dadurch werden die Source-/Drain- Gebiete 15b, 15b des Dünnschichttransistors Q3 gebildet.

Dann wird, wie in Fig. 34 dargestellt, die Resistmaske entfernt und danach auf der gesamten Oberfläche mittels eines CVD- Prozesses eine BPSG (Bor-Phosphor-Silikatglas)-Schicht 16 gebildet. Da die Oberfläche der darunter liegenden Schicht abgestuft ist, sind in der Oberfläche der BPSG-Schicht 16 große Stufen gebildet. Deshalb wird zum Einebnen der Oberfläche der BPSG-Schicht 16 eine Wärmebehandlung ausgeführt. Die Wärme behandlung zum Einebnen bzw. Abflachen (der Stufen) wird in einer Wasserdampfatmosphäre bei einer Temperatur im Bereich von 850°C bis 900°C beispielsweise für etwa 20-30 Minuten ausgeführt. Die Wärmebehandlung bewirkt, daß die Oberfläche des erweichten BPSG ein Rückfließen (Reflow) zeigt und damit eingeebnet wird.

Bei einem solchen Einebnungsschritt diffundiert jedoch Sauerstoff aus der Atmosphäre in die BPSG-Schicht und erreicht die Ober fläche der polykristallinen Siliziumschicht 15 im Dünnschicht transistor, wo er eine Oxidationsreaktion mit dem die polykri stalline Siliziumschicht bildenden Silizium bewirkt. Dies hat zur Folge, daß auf der Oberfläche der polykristallinen Siliziumschicht 15 eine Siliziumoxidschicht 22 gebildet wird. Wenn die Silizium oxidschicht 22 gebildet wird, nimmt die Dicke der polykristallinen Siliziumschicht 15 ab, und im schlimmsten Falle wird das polykri stalline Silizium ganz umgesetzt bzw. verbraucht. Außerdem findet eine solche Oxidation in der polykristallinen Siliziumschicht 15 im allgemeinen nicht gleichförmig auf der gesamten Oberfläche eines Wafers statt, so daß sie dazu führt, daß die polykristalline Siliziumschicht in verschiedenen Dünnschichttransistoren eine unterschiedliche Dicke aufweist. Wenn die Dicke der polykristal linen Siliziumschicht 15 verringert ist, steigt der Widerstand insbesondere in den Source-/Drain-Gebieten 15b, 15b und dem Verbindungsabschnitt mit diesen an. Weiter hat die ungleichförmige Dicke der polykristallinen Siliziumschicht 15 auf der Oberfläche des Wafers zur Folge, daß sich die (Bauelement-)Charakteristiken der jeweiligen Transistoren unterscheiden. Wenn andererseits die Bedingungen bei der Wärmebehandlung zur Einebnung gemildert werden, um das beschriebene Problem, das durch die Wärmebehandlung zum Einebnen des zweiten Zwischenschichtisolierfilms 16 hervorgerufen wird, zu lösen, wird die Ebenheit der Oberfläche des zweiten Zwischenschichtisolierfilms 16 schlechter. Dies führt zur Bildung großer Stufen auf der Oberfläche der Verbindung, die auf dem zweiten Zwischenschichtisolierfilm 16 gebildet ist. Im Ergebnis dessen wird das Strukturieren bzw. Mustern der Verbin dungsschicht schwierig, die Genauigkeit des Verbindungsmusters sinkt, und im Extremfall kommt es zu Unterbrechungen der Verbindungsschicht.

Es ist Aufgabe der Erfindung, eine Halbleitereinrichtung und ein Verfahren zur Herstellung einer Halbleitereinrichtung, bei denen eine Verringerung der Dicke einer Siliziumschicht in einem Dünnschichttransistor im Herstellungsverfahren verhindert werden kann, zu schaffen.

Die Aufgabe wird durch die Halbleitereinrichtung nach den Patentansprüchen 1, 2 sowie das Verfahren nach den Patentansprüchen 9, 10 gelöst. Vorteilhafte Ausführungsformen sind in den Unteransprüchen beschrieben.

Eine Halbleitereinrichtung nach einer Ausführungsform enthält eine erste, auf einem Halbleitersubstrat gebildete Isolierschicht und einen auf der Oberfläche der ersten Isolierschicht gebildeten Dünnschichttransistor. Der Dünnschichttransistor weist eine Gate elektrodenschicht und eine darauf mit einer dazwischenliegenden zweiten Isolierschicht gebildete Siliziumschicht, ein in der Siliziumschicht in einer Stellung gegenüber der Gateelektro denschicht gebildetes Kanalgebiet und ein zu beiden Seiten des Kanalgebietes gebildetes Paar von Störstellengebieten auf. Eine Oxidationsverhinderungsschicht ist auf dem Dünnschichttransistor so gebildet, daß sie mindestens den oberen Teil des Dünnschicht transistors bedeckt und verhindert, daß die Siliziumschicht im Dünnschichttransistor oxidiert wird, indem sie das Eindringen von Sauerstoff in den Dünnschichttransistor verhindert.

Ein Verfahren zur Herstellung einer Halbleitereinrichtung entspre chend einer weiteren Ausführungsform beinhaltet die folgenden Schritte:
Zuerst wird auf der Oberfläche eines Halbleitersubstrates eine erste Isolierschicht gebildet. Dann wird auf der Oberfläche der ersten Isolierschicht eine leitende Schicht gebildet und gemustert, um eine Gateelektrode zu bilden. Dann wird auf der Oberfläche der Gateelektrode eine zweite Isolierschicht gebildet. Auf der Oberfläche der zweiten Isolierschicht und auf der ersten Isolierschicht wird eine Silizium schicht gebildet. Dann wird in der Siliziumschicht ein Paar von Störstellengebiete auf beiden Seiten der zweiten Isolierschicht gebildet, und eine Oxidationsverhinderungs schicht wird auf der Oberfläche der Siliziumschicht gebildet.

Ein Verfahren zur Herstellung einer Halbleitereinrichtung nach einem weiteren Aspekt der Erfindung weist die folgenden Schritte auf:
Zuerst wird auf der Oberfläche eines Halbleitersubstrates eine erste Isolierschicht gebildet. Dann wird auf der Oberfläche der ersten Isolierschicht eine Siliziumschicht gebildet. Eine zweite Isolierschicht wird auf der Oberfläche der Siliziumschicht gebildet. Dann wird auf der Oberfläche der zweiten Isolierschicht eine leitende Schicht gebildet und gemustert, um eine Gateelektrode zu bilden. Dann wird in der Siliziumschicht getrennt voneinander ein Paar von Störstellengebieten auf beiden Seiten der Gateelektrode gebildet. Dann wird auf den Oberflächen der Siliziumschicht und der Gateelektrode eine Oxidationsverhinderungsschicht gebildet.

Gemäß der Erfindung wird auf einem Dünnschichttransistor eine Oxidationsverhinderungsschicht gebildet. In dem Falle, daß der Dünnschichttransistor, der unterhalb der Oxidationsverhinderungs schicht gebildet ist, während eines Herstellungsschrittes der Halbleitereinrichtung einer oxidierenden Atmosphäre ausgesetzt wird, dient die Oxydationsverhinderungsschicht dazu, den Eintritt von Sauerstoff aus der Atmosphäre in die Oxidationsverhinde rungsschicht bis hin zum Dünnschichttransistor, insbesondere bis zur Siliziumschicht, zu verhindern. Als Material für die Oxidationsverhinderungsschicht werden polykristallines Silizium, amorphes Silizium, Refraktärmetallsilizide, Siliziumnitrid o. ä. verwendet. Wenn polykristallines oder amorphes Silizium o. ä. verwendet werden, reagiert Sauerstoff in der Atmosphäre mit Silizium in der Schicht, wodurch eine Oxidschicht erzeugt wird, die den Hinzutritt von Sauerstoff zur Siliziumschicht im Dünnschichttransistor in der Schicht darunter verhindert. Refraktärmetallsilizide, Siliziumnitrid o. ä. zeichnen sich dadurch aus, daß sie den Durchgang von Sauerstoff durch die Schicht verhindern. Wenn eine Oxidationsverhinderungsschicht aus diesen Materialien gebildet wird, verhindert diese, daß die Dicke der Siliziumschicht im Dünnschichttransistor verringert wird. Außerdem wird es möglich, eine Wärmebehandlung zum Einebnen des Zwischenschichtisolierfilms auszuführen, ohne daß einer möglichen Verringerung der Dicke der Siliziumschicht im Dünnschichttran sistor besonderes Augenmerk zu schenken ist.

Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine Querschnittsdarstellung, die den Aufbau einer Speicherzelle in einem SRAM nach einer ersten Ausführungsform zeigt,

Fig. 2 eine Draufsicht in der Ebene A in Fig. 1,

Fig. 3 eine Draufsicht in der Ebene B in Fig. 1,

Fig. 4 eine Draufsicht in der Ebene C in Fig. 1,

Fig. 5 bis 15 Querschnittsdarstellungen, die aufeinanderfol gend Schritte bei der Herstellung der in Fig. 1 gezeigten Speicherzelle eines SRAM zeigen,

Fig. 16 eine Querschnittsdarstellung, die den Aufbau einer Speicherzelle in einem SRAM nach einer zweiten Ausführungsform zeigt,

Fig. 17 eine Querschnittsdarstellung, die die in Fig. 16 dargestellte Speicherzelle in einem charak teristischen Schritt des Herstellungsverfahrens zeigt,

Fig. 18 eine Querschnittsdarstellung, die den Aufbau ei ner Speicherzelle in einem SRAM nach einer dritten Ausführungsform zeigt,

Fig. 19 und 20 Querschnittsdarstellungen der in Fig. 18 ge zeigten Speicherzelle im ersten bzw. zweiten Schritt eines charakteristischen Herstellungs verfahrens,

Fig. 21 eine Querschnittsdarstellung, die den Aufbau einer Speicherzelle in einem SRAM nach einer vierten Ausführungsform zeigt,

Fig. 22 bis 24 Querschnittsdarstellungen, die die in Fig. 21 gezeigte Speicherzelle im ersten bis dritten Schritt eines charakteristischen Herstellungs verfahrens zeigen,

Fig. 25 eine Querschnittsdarstellung, die den Aufbau einer Speicherzelle in einem SRAM nach einer fünften Ausführungsform zeigt,

Fig. 26 bis 28 Querschnittsdarstellungen, die die in Fig. 25 dargestellte Speicherzelle im ersten bis drit ten Schritt eines charakteristischen Herstel lungsverfahrens zeigen,

Fig. 29 eine Querschnittsdarstellung, die den Aufbau einer Speicherzelle in einem SRAM nach einer sechsten Ausführungsform zeigt,

Fig. 30 eine Querschnittsdarstellung der in Fig. 29 gezeigten Speicherzelle in einem charakte ristischen Herstellungsschritt,

Fig. 31 eine Querschnittsdarstellung des Aufbaus einer herkömmlichen Speicherzelle in in einem SRAM,

Fig. 32 ein Ersatzschaltbild der in Fig. 31 dargestell ten Speicherzelle eines SRAM und

Fig. 33 und 34 Querschnittsdarstellungen der in Fig. 31 ge zeigten Speicherzelle im ersten und zweiten Schritt des Haupt-Herstellungsverfahrens.

Die in den Fig. 1 bis 4 dargestellte Speicherzelle eines SRAM hat denselben Aufbau wie diejenige mit dem in Fig. 32 dargestell ten Ersatzschaltbild, und der in Fig. 1 dargestellte Querschnitt zeigt typischerweise einen Treiber-MOS-Transistor Q2, einen Transfer-MOS-Transistor Q6 und einen Last-Dünnschicht-Transistor Q3. Der Aufbau der Ebenen in Fig. 2 und 4 zeigt typischerweise die beiden Treiber-MOS-Transistoren Q2 und Q4 und die beiden Last- Dünnschichttransistoren Q1 und Q3, und die MOS-Transistoren Q5 und Q6 sind nicht dargestellt. Der Aufbau des in Fig. 1 dargestellten Treiber-MOS-Transistors Q2 und Transfer-MOS-Transistors Q6 entsprechen nicht völlig den in den Fig. 2 bis 4 dargestellten Aufbauten bzw. Strukturen, und in Fig. 1 ist der Aufbau der MOS- Transistoren schematisch dargestellt, um deren Eigenarten darzustellen. Wie die Fig. 1 bis 4 zeigen, sind auf einer Hauptoberfläche eines Siliziumsubstrates 1 zwei Treiber-MOS- Transistoren Q2 und Q4 und zwei Transfer-MOS-Transistoren Q5 und Q6 gebildet. Jeder der MOS-Transistoren Q2, Q4, Q5 und Q6 enthält eine Gateelektrode (6a, 6b, . . .), die auf der Oberfläche einer Gateisolierschicht (5a, 5b, . . .) gebildet ist, und ein Paar von Source-/Drain-Gebieten (7a, 9a, 7b, 9b, . . .). Die Source-/Drain- Gebiete haben den sogenannten LDD (schwach dotierte Drain)-Aufbau mit Störstellengebieten 7a und 7b niedriger Konzentration und Störstellengebieten 9a, 9b hoher Konzentration. Die Oberflächen der MOS-Transistoren Q2, Q4 . . . Q6 sind mit einem ersten Zwischen schichtisolierfilm 12 bedeckt. Zwei Last-Dünnschichttransistoren Q1 und Q3 sind auf der Oberfläche des ersten Zwischenschicht isolierfilms 12 gebildet. Jeder der Last-Dünnschichttransistoren Q1 und Q3 enthält eine aus polykristallinem Silizium gebildete Gateelektrode 13, eine die Oberfläche der Gateelektrode 13 bedeckende Gateisolierschicht 14 und eine sich auf den Oberflächen der Gateisolierschicht 14 und des ersten Zwischenschichtisolier films 12 erstreckende Siliziumschicht 15. Die Siliziumschicht 15 ist aus polykristallinem Silizium, einkristallinem Silizium o.a. gebildet. Ein Kanalgebiet 15a des Dünnschichttransistors ist in der Siliziumschicht 15 in der Gateelektrode 13 gegenüberliegender Lage gebildet. Die aus p-Störstellengebieten gebildeten Source- /Drain-Gebiete 15b, 15b sind auf beiden Seiten des Kanalgebietes 15a gebildet. Das Paar Störstellengebiete 15b, 15b dient auch als Verbindungsschicht-Gebiet. Normalerweise ist die Siliziumschicht 15 mit einer Dicke im Bereich von etwa 20 bis etwa 50 nm gebildet.

Im folgenden wird unter Bezugnahme auf die Fig. 2 bis 4 und 32 die Verbindung bzw. Schaltung der in der Speicherzelle enthaltenen Transistoren beschrieben. Die Gateelektrode 6a des Treiber-MOS- Transistors Q4 ist über einen Kontaktabschnitt C1 mit dem Source- /Drain-Gebiet des Last-Dünnschichttransistors Q1 und zudem über einen Kontakt C3 mit der Gateelektrode 13 des Last-Dünnschicht transistors Q3 verbunden. Die Gateelektrode 13 des Last-Dünn schichttransistors Q1 ist über den Kontakt C2 mit dem Source- /Drain-Gebiet des Last-Dünnschichttransistors verbunden. Die Si liziumschichten 15 in den Last-Dünnschichttransistoren Q1 und Q3 sind zusammenhängend als dieselbe Schicht gebildet.

Wie wiederum hauptsächlich Fig. 1 zeigt, sind die Oberflächen der Last-Dünnschichttransistoren Q1 und Q3 mit einem dritten Zwischen schichtisolierfilm 26 bedeckt. Auf der Oberfläche des dritten Zwischenschichtisolierfilms 26 ist eine Oxidationsverhinderungs schicht 23 gebildet. Wie in Fig. 4 gezeigt, ist die Oxidations verhinderungsschicht 23 so strukturiert, daß sie in der Ebene etwa die gleiche Gestalt wie die Siliziumschicht 15 in den Last-Dünn schichttransistoren Q1 und Q3 aufweist, und so gebildet, daß sie die Oberfläche der Siliziumschicht vollständig bedeckt. Als Oxida tionsverhinderungsschicht 23 wird eine leitende Schicht aus poly kristallinem Silizium, amorphem Silizium, einem Refraktärmetall silizid o. ä. oder eine Isolierschicht - etwa eine Siliziumnitrid schicht - verwendet. Wenn polykristallines Silizium, amorphes Silizium o. ä. verwendet werden, wird in der Schicht Silizium mit dem aus der Atmosphäre gelieferten Sauerstoff zusammengebracht, wodurch ein Oxid gebildet wird, das ein Eindringen des Sauerstoffs in die unteren Schichten verhindert. Wenn eine Siliziumnitrid schicht verwendet wird, weist diese Schicht eine hohe Oxidations beständigkeit auf und wirkt dahingehend, daß sie das Hindurch treten von Sauerstoff verhindert. Die Beziehung zwischen der Gestalt der Oxidationsverhinderungsschicht 23 und der Gestalt der Siliziumschicht 15, die durch die Oxidationsverhinderungsschicht zu schützen ist, ist wie folgt: Wenn die Oxidationsverhinde rungsschicht 23 so gebildet wird, daß die Siliziumschicht 15 in einem Gebiet enthalten ist, das die Oxidationsverhinderungsschicht 23 bedeckt, ist es möglich, eine Reaktion der Oberfläche der Siliziumschicht 15 mit aus der Atmosphäre geliefertem Sauerstoff, d. h. eine Oxidationsreaktion, zu verhindern. Daher kann die Oxidationsverhinderungsschicht 23 in jeder beliebigen Gestalt in Übereinstimmung mit einem zu schützenden Gebiet gebildet werden. Wenn beispielsweise nur das Kanalgebiet 15a und die Source-/Drain- Gebiete 15b, 15b zu schützen sind, ist es unnötig, das mit den Source-/Drain-Gebieten 15b, 15b zusammenhängende Verbindungsgebiet zu bedecken, und wenn nur das Verbindungsgebiet der Silizium schicht 15 zu schützen ist, ist es unnötig, den oberen Teil des Dünnschichttransistors zu bedecken. Außerdem kann, wenn nötig, die Oxidationsverhinderungsschicht 23 auf der gesamten Oberfläche des Substrates mit Ausnahme der Kontaktabschnitte gebildet werden.

Ein dicker zweiter Zwischenschichtisolierfilm 16 wird auf der Oberfläche der Oxidationsverhinderungsschicht 23 gebildet. Der zweite Zwischenschichtisolierfilm wird z. B. aus BPSG gebildet. Eine Aluminium-Verbindungsschicht 20 wird auf der Oberfläche des zweiten Zwischenschichtisolierfilms 16 über einer Barrieremetall schicht 19 gebildet. Eine Passivierungsschicht 21 wird auf der Oberfläche der Aluminium-Verbindungsschicht 20 gebildet.

Im folgenden wird ein Verfahren zur Herstellung der in Fig. 1 gezeigten Speicherzelle eines SRAM beschrieben.

Zuerst werden, wie Fig. 5 zeigt, elementisolierende Oxidschichten 4 an vorbestimmten Stellen auf einer Hauptoberfläche eines Silizium substrates 1 unter Nutzung eines LOCOS (lokale Oxidation von Silizium)-Verfahrens gebildet. Dann wird auf der Hauptoberfläche des Siliziumsubstrates 1 unter Anwendung eines thermischen Oxida tionsverfahrens o. ä. eine Gateisolierschicht 5 gebildet.

Dann wird, wie Fig. 6 zeigt, auf der gesamten Oberfläche eine polykristalline Siliziumschicht 6 gebildet. Dann wird auf der Oberfläche der polykristallinen Siliziumschicht 6 ein Resist muster 22 mit vorbestimmter Gestalt gebildet.

Dann wird, wie Fig. 7 zeigt, die polykristalline Siliziumschicht 6 unter Anwendung des Resistmuster 22 als Maske gemustert bzw. strukturiert, um die Gateelektrode 6a und 6b zu bilden. Dann werden n-Störstellen mit niedriger Konzentration in das Silizium substrat 1 unter Verwendung der Gateelektroden 6a und 6b als Maske implantiert, um Störstellengebiete 7a, 7b niedriger Konzentration zu bilden. Dann wird auf der gesamten Oberfläche eine Isolier schicht gebildet, und ein anisotropes Ätzen wird ausgeführt, um Seitenwand-Isolierschichten 8a und 8b auf den Seitenwänden bzw. -kanten der Gateelektroden 6a und 6b zu bilden. In die Oberfläche des Siliziumsubstrates 1 werden unter Nutzung der Gateelektroden 6a und 6b und der Seitenwand-Isolierschichten 8a und 8b als Masken Störstellen mit hoher Konzentration ionenimplantiert, um Stör stellengebiete 9a und 9b hoher Konzentration zu bilden. Mit diesem Schritt wird die sogenannte LDD-Struktur fertiggestellt.

Dann wird, wie Fig. 8 zeigt, auf der gesamten Oberfläche unter Nutzung eines CVD-Verfahrens o. ä. ein erster Zwischenschichtiso lierfilm 12a gebildet. Auf der Oberfläche des Störstellengebietes 9b wird eine Öffnung ausgebildet. Dann wird eine Kontaktelektrode 11, die durch die Öffnung mit dem Störstellengebiet 9b hoher Konzen tration zu verbinden ist, gebildet.

Dann wird, wie Fig. 9 zeigt, auf der Oberfläche des Zwischen schichtisolierfilms 12a ein Zwischenschichtisolierfilm 12b gebildet. Auf der Oberfläche des Zwischenschichtisolierfilms 12b wird beispielsweise unter Anwendung eines CVD-Schrittes eine poly kristalline Siliziumschicht gebildet und in eine vorbestimmte Gestalt gemustert, um die Gateelektrode 13 eines Dünnschichttran sistors zu bilden. Dann wird, wie in Fig. 10 gezeigt, auf der gesamten Oberfläche unter Nutzung von z. B. einem CVD-Schritt eine Gateisolierschicht 14 gebildet. Dann wird durch einen photolitho graphischen und einen Ätzprozeß eine bis zur Oberfläche der Kon takelektrode 11 reichende Öffnung gebildet.

Dann wird, wie Fig. 11 zeigt, eine Siliziumschicht 15 aus poly kristallinem oder amorphem Silizium mittels eines CVD-Prozesses auf der gesamten Oberfläche mit einer Dicke im Bereich von etwa 20 nm bis etwa 50 nm gebildet.

Dann wird, wie Fig. 12 zeigt, ein Resistmuster 24 gebildet, das ein vorbestimmtes Gebiet bedeckt, und n-Störstellenionen, z. B. Borionen 27, werden unter Anwendung des Resistmusters 24 als Maske in die Siliziumschicht 15 implantiert. Durch die Ionenimplantation werden die Source-/Drain-Gebiete 15b, 15b gebildet.

Dann wird, wie in Fig. 13 gezeigt, das Resistmuster 24 entfernt und danach auf der gesamten Oberfläche durch einen CVD-Prozeß ein dritter Zwischenschichtisolierfilm - z. B. eine Siliziumoxidschicht - mit einer Dicke im Bereich von etwa 100 nm bis etwa 200 nm ge bildet. Dann wird auf der Oberfläche des dritten Zwischenschicht isolierfilms 26 eine Oxidationsverhinderungsschicht 23 gebildet. Zur Bildung der Oxidationsverhinderungsschicht werden die oben an gegebenen Materialien verwendet. Wenn eine Siliziumnitridschicht verwendet wird, wird die Schicht mit einer Dicke von mindestens 50 A gebildet. Dies hängt damit zusammen, daß es vorkommen kann, daß mit der Siliziumnitridschicht der Effekt des Aufhaltens des Sauer stoffs nicht erreicht werden kann, wenn deren Dicke zu gering ist.

Danach wird, wie Fig. 14 zeigt, die Oxidationsverhinderungs schicht 23 in eine vorbestimmte Gestalt gemustert, und dann wird auf die gesamte Oberfläche BPSG 16 mit einer Dicke von etwa 1 um abgeschieden. Dann wird in einer Naßoxidations-Atmosphäre bei einer Temperatur im Bereich von 850°C bis 900°C für etwa 20 bis 30 Minuten eine Hochtemperatur-Wärmebehandlung ausgeführt. Dies bewirkt, daß die Oberfläche des BPSG rückfließt und damit einge ebnet wird. Zu dieser Zeit bedeckt, wie oben beschrieben, die Oxidationsverhinderungsschicht 23 die Oberfläche der Silizium schicht 15, so daß verhindert wird, daß die Oberfläche der Sili ziumschicht 15 oxidiert und in eine Siliziumoxydschicht umge wandelt wird, was zur unerwünschten Verringerung der Dicke der Siliziumschicht 15 führen würde.

Dann wird, wie Fig. 15 zeigt, in einem vorbestimmten Gebiet im Zwischenschichtisolierfilm 16 ein Kontaktloch gebildet, und eine Barrieremetallschicht 19 und eine Aluminium-Verbindungsschicht 20 werden gebildet. Damit wird eine Speicherzelle eines SRAM fertig gestellt.

Im folgenden wird eine zweite Ausführungsform der Erfindung be schrieben. Die in Fig. 16 dargestellte zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, daß es zwischen der Siliziumschicht 15 in einem Dünnschichttransistor Q3 und der Oxidationsverhinderungsschicht 23 keinen Zwischenschicht isolierfilm gibt. Genauer gesagt, ist die Oxidationsverhinderungs schicht 23 so gebildet, daß sie direkt die Oberfläche der Sili ziumschicht 15 bedeckt. In diesem Falle ist es nötig, die Oxi dationsverhinderungsschicht 23 unter Verwendung eines Materials mit isolierenden Eigenschaften - etwa als eine Siliziumnitrid schicht - zu bilden, oder eine Isolierschicht, wie eine Silizium nitridschicht, mindestens in demjenigen Gebiet vorzusehen, das in Kontakt mit der Oberfläche der Siliziumschicht 15 steht. Die Gestalt der Oxidationsverhinderungsschicht 23 ist dieselbe wie im Falle der ersten Ausführungsform.

Fig. 17 ist eine Querschnittsdarstellung, die einen Teil eines Verfahrens zur Herstellung einer Speicherzelle nach der zweiten Ausführungsform illustriert. Der in Fig. 17 gezeigte Schritt ersetzt den in Fig. 13 für die erste Ausführungsform gezeigten Schritt. Nach Bildung der Source-/Drain-Gebiete 15b, 15b in der Siliziumschicht 15 im Dünnschichttransistor wird auf der Ober fläche der Siliziumschicht 15 eine Oxidationsverhinderungsschicht 23 gebildet. Im folgenden wird eine dritte Ausführungsform be schrieben. Bei der in Fig. 18 dargestellten dritten Ausführungs form ist die Oxidationsverhinderungsschicht 23 in Kontakt mit den Oberflächen der Störstellengebiete 15b, 15b in der Silizium schicht 15 und auf der Oberfläche des Kanalgebietes 15a über einer Isolierschicht 28 gebildet. Dementsprechend wird ein Material mit isolierenden Eigenschaften - wie etwa Siliziumnitrid - zur Bildung der Oxidationsverhinderungsschicht 23 mindestens in den Teilen, die in Kontakt mit den Störstellengebieten 15b, 15b stehen, verwendet. Die auf dem Kanalgebiet 15a in der Siliziumschicht 15 gebildete Isolierschicht 28 ist z. B. eine Siliziumoxidschicht und wird in dem im folgenden beschriebenen Herstellungsschritt verwendet.

Wie Fig. 19 zeigt, wird die Isolierschicht 28 als Maskenschicht verwendet, wenn Störstellenionen in die Siliziumschicht 15 implantiert werden. Dann wird, wie in Fig. 20 gezeigt, unter Beibehalten der Isolierschicht 28 auf der Oberfläche die Oxida tionsverhinderungsschicht 23 gebildet.

Nachfolgend wird eine vierte Ausführungsform beschrieben. Wie Fig. 21 zeigt, unterscheidet sich die vierte Ausführungsform von der ersten Ausführungsform dadurch, daß eine Gateelektrode 13 eines Dünnschichttransistors entsprechend der vierten Ausführungs form über der Siliziumschicht 15 gebildet ist. Gestalt, Material usw. der Oxidationsverhinderungsschicht 23 sind dieselben wie im Falle der ersten Ausführungsform. Außerdem ist eine dritte Isolierschicht 26 zwischen die Oxidationsverhinderungsschicht 23 und die Siliziumschicht 15 im Dünnschichttransistor eingeschoben, so daß es möglich ist, für die Oxidationsverhinderungsschicht 23 ein beliebiges Material ohne Rücksicht auf dessen leitende oder isolierende Eigenschaften anzuwenden.

Die Fig. 22 bis 24 stellen Herstellungsschritte dar, die die in den Fig. 9 bis 13 für das Herstellungsverfahren der ersten Aus führungsform dargestellten Schritte ersetzen können. Wie Fig. 22 zeigt, wird auf der Oberfläche des ersten Zwischenschichtisolier filmes 12 durch einen CVD-Schritt eine Siliziumschicht 15 aus polykristallinem oder amorphem Silizium gebildet. Dann wird die Siliziumschicht 15 durch einen photolithographischen Prozeß und einen Ätzprozeß in eine vorbestimmte Gestalt strukturiert.

Dann wird, wie Fig. 23 zeigt, auf der gesamten Oberfläche eine dünne Gateisolierschicht 14 gebildet. Eine polykristalline Siliziumschicht wird auf der Oberfläche der Gateisolierschicht 14 gebildet und so gemustert, daß eine Gateelektrode eines Dünn schichttransistors entsteht. Dann werden unter Nutzung der Gate elektrode 13 als Maske zur Bildung von Source-/Drain-Gebieten 15b, 15b Störstellen ionenimplantiert.

Dann wird, wie Fig. 24 zeigt, auf der gesamten Oberfläche unter Nutzung beispielsweise eines CVD-Prozesses ein dritter Zwischen schichtisolierfilm 26 abgeschieden. Dann wird auf der Oberfläche des dritten Zwischenschichtisolierfilms 26 eine Oxidationsverhin derungsschicht 23 gebildet. Dann wird die Oxidationsverhinderungs schicht 23 in eine vorbestimmte Gestalt strukturiert.

Im folgenden wird eine fünfte Ausführungsform beschrieben. Die fünfte Ausführungsform unterscheidet sich von der vierten Aus führungsform darin, daß eine Oxidationsverhinderungsschicht 23, die oberhalb einer Gateelektrode 13 im Dünnschichttransistor liegt, in direktem Kontakt mit der Oberfläche der Gateelektrode 13 einer in Fig. 25 dargestellten Speicherzelle gebildet ist. Ins besondere ist es möglich, die Oberfläche der Oxidationverhin derungsschicht 23 durch Entfernen eines dritten Zwischenschicht isolierfilms 26 auf der Gateelektrode 13 einzuebnen. Dadurch wird es möglich, eine auf der Oberfläche der Oxidationsverhinderungs schicht 23 gebildete Verbindungsschicht auf einer ebeneren Ober fläche auszubilden.

Charakteristische Herstellungsschritte der Speicherzelle ent sprechend der fünften Ausführungsform sind in den Fig. 26 bis 28 dargestellt. Speziell wird nach dem in Fig. 23 dargestellten Herstellungsschritt entsprechend der vierten Ausführungsform auf der gesamten Oberfläche - wie in Fig. 26 dargestellt - ein dritter Zwischenschichtisolierfilm 26 gebildet.

Dann wird - wie in Fig. 27 dargestellt - nur ein Teil des dritten Zwischenschichtisolierfilms 26, der auf der Oberfläche der Gate elektrode 13 liegt, durch einen photolithographischen und Ätzpro zeß selektiv entfernt.

Dann wird - wie Fig. 28 zeigt - auf der gesamten Oberfläche eine Oxidationsverhinderungsschicht 23 gebildet und in eine vorbe stimmte Gestalt strukturiert.

Im folgenden wird eine sechste Ausführungsform beschrieben. Eine Speicherzelle entsprechend der sechsten Ausführungsform, wie in Fig. 29 dargestellt, unterscheidet sich von der Speicherzelle ent sprechend der vierten Ausführungsform dadurch, daß die Oxidations verhinderungsschicht 23 direkt in Kontakt mit den Oberflächen der Siliziumschicht 15 gebildet ist. Dementsprechend ist es erforder lich, zur Bildung der Oxidationsverhinderungsschicht 23 mindestens in demjenigen Gebiet, das in Kontakt mit dem Kanalgebiet 13 steht, ein Material mit isolierenden Eigenschaften, wie etwa Silizium nitrid, zu verwenden.

Ein charakteristischer Herstellungsschritt für die sechste Ausfüh rungsform ist in Fig. 30 dargestellt. Nach dem in Fig. 23 dar gestellten Herstellungsschritt entsprechend der vierten Ausfüh rungsform wird, wie in Fig. 30 gezeigt, auf der gesamten Ober fläche eine Oxidationsverhinderungsschicht 23 gebildet und in eine vorbestimmte Konfiguration gemustert.

Obgleich polykristallines Silizium, amorphes Silizium, Refraktär metallsilizide und Siliziumnitrid als Material für eine Oxida tionsverhinderungsschicht bei der Beschreibung der genannten Aus führungsformen erwähnt wurden, ist die Materialauswahl auf diese nicht begrenzt, und es können auch andere Materialien verwendet werden, die dazu in der Lage sind, den Eintritt von Sauerstoff in die Schicht darunter zu verhindern.

Außerdem kann die Oxidationsverhinderungsschicht entsprechend der Erfindung nicht nur auf Speicherzellen in einem SRAM, sondern sehr breit auf Einrichtungen angewandt werden, bei denen die Ver ringerung der Dicke einer Siliziumschicht in einem Dünnschicht transistor ein Problem darstellt. Wie oben beschrieben, ist bei einer Halbleitereinrichtung entsprechend der Erfindung auf der Oberfläche eines Dünnschichttransistors eine Oxidationsverhinder rungsschicht und darauf ein Zwischenschichtisolierfilm gebildet, und ein Bearbeitungsschritt zum Einebnen mittels einer Hochtempe raturwärmebehandlung wird ausgeführt, womit es möglich wird, eine unerwünschte Verringerung der Dicke der Siliziumschicht im Dünn schichttransistor infolge einer Oxidationsreaktion zu verhindern und eine Halbleitereinrichtung bereitzustellen, bei der die Tran sistorcharakteristiken einheitlich sind und die einen geringen Verbindungswiderstand aufweist. Außerdem wird es möglich, einen Bearbeitungsschritt zum Einebnen bei hoher Temperatur und insge samt ein Verfahren zur Herstellung einer Halbleitereinrichtung auszuführen, bei dem das Einebnen eines Zwischenschichtisolier films, der den Dünnschichttransistor bedeckt, leicht möglich ist.

Claims

1. Halbleitereinrichtung mit Dünnschichttransistor mit einer ersten, auf einem Halbleitersubstrat (1) gebildeten Isolier schicht (12),
einem Dünnschichttransistor (Q3), der eine auf einem Bereich der ersten Isolierschicht (12) gebildete Gateelektrodenschicht (13), eine auf der Gateelektrodenschicht (13) gebildete zweite Isolierschicht (14) und eine auf der zweiten Isolierschicht und der ersten Isolierschicht gebildete Siliziumschicht (15) aufweist, bei dem in der Siliziumschicht (15) gegenüber der Gateelektrodenschicht (13) ein Kanalgebiet (15a) und auf beiden Seiten des Kanalgebietes (15a) ein Paar von Störstellengebieten (15b, 15b) gebildet sind, und
einer oberhalb mindestens eines Teils des Dünnschichttransistors gebildeten Oxidationsverhinderungsschicht (23) zum Verhindern, daß die Siliziumschicht (15) oxidiert wird, indem der Hindurchtritt von Sauerstoff durch die Oxidationsverhinderungsschicht unterbunden wird.

2. Halbleitereinrichtung mit Dünnschichttransistor mit einer ersten, auf einem Halbleitersubstrat (1) gebildeten Isolier schicht (12),
einem Dünnschichttransistor (Q3), der eine auf der Oberfläche der ersten Isolierschicht (12) gebildete Siliziumschicht (15) und eine auf einem Bereich der Siliziumschicht (15) mit einer dazwischenliegenden zweiten Isolierschicht (14) gebildete Gateelektrodenschicht (13) aufweist, bei dem in der Siliziumschicht (15) gegenüber der Gateelektrodenschicht (13) ein Kanalgebiet (15a) und auf beiden Seiten des Kanalgebietes (15a) ein Paar von Störstellengebieten (15b, 15b) gebildet sind, und
einer oberhalb mindestens eines Teils des Dünnschichttransistors gebildeten Oxidationsverhinderungsschicht (23) zum Verhindern, daß die Siliziumschicht (15) oxidiert wird, indem der Hindurchtritt von Sauerstoff durch die Oxidationsverhinderungsschicht unterbunden wird.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Siliziumschicht (15) einen in der gleichen Schicht wie das Paar von Störstellengebieten (15b, 15b) im Dünnschichttransistor gebildeten Verbindungsteil aufweist.

4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekenn zeichnet, daß die Oxidationsverhinderungsschicht (23) in Kontakt mit der Oberfläche der Siliziumschicht (15) gebildet ist.

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Oxidationsverhinderungsschicht (23) so gebildet ist, daß sie die Siliziumschicht (15) mit einer dritten, auf einer Oberfläche der Siliziumschicht gebildeten Isolierschicht (26) dazwischen bedeckt.

6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, da durch gekennzeichnet, daß die Oxidationsverhinderungsschicht (23) eine aus mindestens einem Material aus der Gruppe polykristallines Silizium, amorphes Silizium, Siliziumnitrid und Refraktärmetall silizid gebildete Schicht enthält.

7. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Oxidationsverhinderungsschicht (23) die gesamte Ober fläche der Siliziumschicht (15) bedeckt.

8. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Oxidationsverhinderungsschicht (23) die Oberfläche der Siliziumschicht (15) und die Oberfläche der Gateelektrode (13) bedeckt.

9. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem Dünnschichttransistor, der ein Paar von Störstellengebieten in einer dünnen Siliziumschicht beinhaltet, mit den Schritten:
Bilden einer ersten Isolierschicht (12) auf der Oberfläche eines Halbleitersubstrates (1),
Bilden einer leitenden Schicht (13) auf der Oberfläche der ersten Isolierschicht und Mustern der leitenden Schicht zur Bildung einer Gateelektrode,
Bilden einer zweiten Isolierschicht (14) auf der Oberfläche der Gateelektrode,
Bilden einer Siliziumschicht (15) auf der Oberfläche der zweiten Isolierschicht und auf der ersten Isolierschicht (12),
Bilden eines Paares von Störstellengebieten (15b, 15b) in der Siliziumschicht auf beiden Seiten der zweiten Isolierschicht und
Bilden einer Oxidationsverhinderungsschicht (23) auf der Ober fläche der Siliziumschicht.

10. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem Dünnschichttransistor, der ein Paar von Störstellengebieten in einer dünnen Siliziumschicht beinhaltet, mit den Schritten:
Bilden einer ersten Isolierschicht (12) auf der Oberfläche eines Halbleitersubstrates (1),
Bilden einer Siliziumschicht (15) auf der Oberfläche der ersten Isolierschicht,
Bilden einer zweiten Isolierschicht (14) auf der Oberfläche der Siliziumschicht,
Bilden einer leitenden Schicht (13) auf der Oberfläche der zweiten Isolierschicht und Strukturieren der leitenden Schicht zur Bildung einer Gateelektrode,
Bilden eines Paares von Störstellengebieten (15b, 15b) voneinander getrennt in der Siliziumschicht auf beiden Seiten der Gateelektrode, und
Bilden einer Oxidationsverhinderungsschicht (23) auf den Ober flächen der Siliziumschicht und der Gateelektrode.

11. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Oxidationsverhin derungsschicht (23) aus mindestens einem Material aus der aus polykristallinem Silizium, amorphem Silizium, Siliziumnitrid und Refraktärmetallsilizid bestehenden Gruppe gebildet ist.

12. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die Oxidations verhinderungsschicht (23) so gemustert ist, daß sie oberhalb der gesamten Oberfläche der Siliziumschicht (15) gebildet ist.

13. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 9 bis 12, gekennzeichnet durch die Schritte:
Bilden eines Zwischenschichtisolierfilms (16) auf der Oberfläche der Oxidationsverhinderungsschicht (23) und
Erwärmen des Zwischenschichtisolierfilms zum Einebnen der Ober fläche des Zwischenschichtisolierfilms.

14. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 9 bis 13, gekennzeichnet durch den Schritt des Bildens einer dritten Isolierschicht (26) zwischen der Sili ziumschicht und der Oxidationsverhinderungsschicht.

15. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Bildens des Paares von Störstellengebieten in der Siliziumschicht die Schritte:
Bilden einer dritten Isolierschicht (28) in einer vorbestimmten Lage auf der Oberfläche der Siliziumschicht (15) und
Implantieren von Störstellenionen in die Siliziumschicht unter Nutzung der dritten Isolierschicht als Maske zur Bildung des Paares von Störstellengebieten beinhaltet, wobei die Oxidationsverhinderungsschicht (23) auf der Oberfläche der Siliziumschicht und auf der Oberfläche der dritten Isolierschicht gebildet wird.

16. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 10 bis 13, gekennzeichnet durch die Ausfüh rung des Schrittes des Bilden einer dritten Isolierschicht auf den Oberflächen der Siliziumschicht und der Gateelektrode nach dem Schritt des Bildens von Störstellengebieten in der Silizium schicht und vor dem Schritt des Bildens der Oxidationsverhin derungsschicht (23).

17. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 16, gekennzeichnet durch die Ausfüh rung der Schritte eines partiellen Ätzens der dritten Isolier schicht zum Freilegen der oberen Oberfläche der Gateelektrode (13) und des Bildens der Oxidationsverhinderungsschicht (23) auf der Oberfläche der dritten Isolierschicht und auf der freigelegten oberen Oberfläche der Gateelektrode nach der Bildung der dritten Isolierschicht (26).