KR20170126398A - 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치 - Google Patents

반도체 장치 및 상기 반도체 장치를 갖는 표시 장치 Download PDF

Info

Publication number
KR20170126398A
KR20170126398A KR1020170053303A KR20170053303A KR20170126398A KR 20170126398 A KR20170126398 A KR 20170126398A KR 1020170053303 A KR1020170053303 A KR 1020170053303A KR 20170053303 A KR20170053303 A KR 20170053303A KR 20170126398 A KR20170126398 A KR 20170126398A
Authority
KR
South Korea
Prior art keywords
film
oxide semiconductor
insulating film
semiconductor film
conductive film
Prior art date
Application number
KR1020170053303A
Other languages
English (en)
Inventor
？페이 야마자키
šœ페이 야마자키
야스타카 나카자와
야스하루 호사카
겐이치 오카자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20170126398A publication Critical patent/KR20170126398A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Abstract

본 발명은 산화물 반도체막을 갖는 트랜지스터에서, 전계 효과 이동도를 향상시킴과 동시에 신뢰성을 향상시킨다.
게이트 전극, 게이트 전극 위의 절연막, 절연막 위의 산화물 반도체막, 및 산화물 반도체막 위의 한 쌍의 전극을 갖고, 산화물 반도체막은 제 1 산화물 반도체막, 및 제 1 산화물 반도체막 위의 제 2 산화물 반도체막을 갖고, 제 1 산화물 반도체막은 In 산화물 또는 In-Zn 산화물이고, 제 2 산화물 반도체막은 In-M-Zn 산화물(M은 Al, Ga, 또는 Y)이며, In, M, 및 Zn의 원자 수의 총합에 대하여 In 원자의 수가 40% 이상 50% 이하인 영역 및 M 원자의 수가 5% 이상 30% 이하인 영역을 갖는다.

Description

반도체 장치 및 상기 반도체 장치를 갖는 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE INCLUDING THE SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 산화물 반도체막을 갖는 반도체 장치에 관한 것이다. 또는, 본 발명의 일 형태는 상기 반도체 장치를 갖는 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술 분야는, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그들의 구동 방법, 또는 그들의 제조 방법에 관한 것이다.
또한, 본 명세서 등에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
트랜지스터에 적용할 수 있는 반도체 재료로서 산화물 반도체가 주목을 받고 있다. 예를 들어, 특허문헌 1에는, 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층 중 채널이 되는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 또한 인듐의 비율을 갈륨의 비율보다 크게 함으로써, 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시되어 있다.
또한, 비특허문헌 1에는, 인듐, 갈륨, 및 아연을 갖는 산화물 반도체는, In1-xGa1+xO3(ZnO)m(x는 -1≤x≤1을 만족시키는 수, m은 자연수)으로 나타내어지는 상동 계열(homologous series)을 갖는 것에 대하여 개시되어 있다. 또한, 비특허문헌 1에는, 상동 계열의 고용역(solid solution range)에 대하여 개시되어 있다. 예를 들어, m=1인 경우의 상동 계열의 고용역은 x가 -0.33 내지 0.08인 범위이고, m=2인 경우의 상동 계열의 고용역은 x가 -0.68 내지 0.32인 범위이다.
일본국 특개 2014-7399호 공보
M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃" J. Solid State Chem, 1991, Vol. 93, pp.298-315
산화물 반도체막을 채널 영역에 사용하는 트랜지스터로서는, 전계 효과 이동도가 높은 것이 바람직하다. 그러나, 트랜지스터의 전계 효과 이동도를 높이면, 트랜지스터의 특성이 노멀리 온 특성이 되기 쉽다는 문제가 있다. 또한, 노멀리 온이란, 게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 상태를 말한다.
또한, 산화물 반도체막을 채널 영역에 사용하는 트랜지스터에서, 산화물 반도체막 중에 형성되는 산소 결손은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 예를 들어, 산화물 반도체막 중에 산소 결손이 형성되면, 상기 산소 결손에 수소가 결합되어, 캐리어 공급원이 된다. 산화물 반도체막 중에 캐리어 공급원이 생성되면, 산화물 반도체막을 갖는 트랜지스터의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트가 발생한다.
예를 들어, 산화물 반도체막 중에 산소 결손이 지나치게 많으면, 트랜지스터의 문턱 전압이 마이너스 측으로 시프트되어 노멀리 온 특성이 된다. 따라서, 산화물 반도체막 중, 특히, 채널 영역에서는, 산소 결손이 적거나, 또는 노멀리 온 특성이 되지 않을 정도의 산소 결손량인 것이 바람직하다.
상기 문제를 감안하여, 본 발명의 일 형태는 산화물 반도체막을 갖는 트랜지스터에서, 전계 효과 이동도를 향상시킴과 동시에 신뢰성을 향상시키는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 산화물 반도체막을 갖는 트랜지스터에서, 전기 특성의 변동을 억제함과 동시에 신뢰성을 향상시키는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비전력이 저감된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 상기 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 과제 모두를 해결할 필요는 없다. 상기 이외의 과제는 명세서 등의 기재로부터 저절로 명확해지는 것이며, 명세서 등의 기재로부터 상기 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 산화물 반도체막을 갖는 반도체 장치이고, 반도체 장치는 게이트 전극, 게이트 전극 위의 절연막, 절연막 위의 산화물 반도체막, 및 산화물 반도체막 위의 한 쌍의 전극을 갖고, 산화물 반도체막은 제 1 산화물 반도체막, 및 제 1 산화물 반도체막 위의 제 2 산화물 반도체막을 갖고, 제 1 산화물 반도체막은 In 산화물 또는 In-Zn 산화물이고, 제 2 산화물 반도체막은 In-M-Zn 산화물(M은 Al, Ga, 또는 Y)이며, In, M, 및 Zn의 원자 수의 총합에 대하여 In 원자의 수가 40% 이상 50% 이하인 영역 및 M 원자의 수가 5% 이상 30% 이하인 영역을 갖는 반도체 장치이다.
상기 형태에서, 제 2 산화물 반도체막은 한 쌍의 전극과 접촉되는 영역에서, 시트 저항이 1×102Ω/□ 이상 1×106Ω/□ 미만인 영역을 가지면 바람직하다.
또한, 상기 형태에서, 산화물 반도체막의 결정 구조를 XRD 분석에 의하여 측정한 경우에, 제 1 산화물 반도체막에서는 2θ=31° 근방에 피크가 관찰되지 않지만, 제 2 산화물 반도체막에서는 관찰되는 것이 바람직하다.
또한, 상기 형태에서, 제 1 산화물 반도체막은 M을 포함하지 않는 영역을 가지면 바람직하다.
또한, 상기 형태에서, In:M:Zn의 원자수비가 x:y:z이고 x가 4일 때, 제 2 산화물 반도체막은 y가 1.5 이상 2.5 이하이고, z가 2 이상 4 이하인 영역을 가지면 바람직하다. 또한, 상기 형태에서, In, M, 및 Zn의 원자수비는 In:M:Zn=4:2:3 근방이면 바람직하다.
또한, 상기 형태에서, In:M:Zn의 원자수비가 x:y:z이고 x가 5일 때, 제 2 산화물 반도체막은 y가 0.5 이상 1.5 이하이고, z가 5 이상 7 이하인 영역을 가지면 바람직하다. 또한, 상기 형태에서, In, M, 및 Zn의 원자수비는 In:M:Zn=5:1:6 근방이면 바람직하다.
또한, 본 발명의 다른 일 형태는 상기 형태 중 어느 하나에 기재된 반도체 장치 및 표시 소자를 갖는 표시 장치이다. 또한, 본 발명의 다른 일 형태는 상기 표시 장치 및 터치 센서를 갖는 표시 모듈이다. 또한, 본 발명의 다른 일 형태는 상기 형태 중 어느 하나에 기재된 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈, 및 조작 키 또는 배터리를 갖는 전자 기기이다.
본 발명의 일 형태에 의하여, 산화물 반도체막을 갖는 트랜지스터에서, 전계 효과 이동도를 향상시킴과 동시에 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의하여, 산화물 반도체막을 갖는 트랜지스터에서, 전기 특성의 변동을 억제함과 동시에 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의하여, 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 신규 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 2는 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 3은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 4는 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 5는 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 6은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 7은 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 8은 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 9는 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 10은 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 11은 산화물 반도체막 중으로 확산되는 산소 또는 과잉 산소의 확산 경로를 도시한 개념도.
도 12는 산화물 반도체막의 원자수비의 범위를 설명하기 위한 도면.
도 13은 산화물 반도체막의 적층 구조의 밴드도.
도 14는 표시 장치의 일 형태를 도시한 상면도.
도 15는 표시 장치의 일 형태를 도시한 단면도.
도 16은 표시 장치의 일 형태를 도시한 단면도.
도 17은 표시 장치의 일 형태를 도시한 단면도.
도 18은 표시 장치의 일 형태를 도시한 단면도.
도 19는 표시 장치의 일 형태를 도시한 단면도.
도 20은 표시 장치의 일 형태를 도시한 단면도.
도 21은 반도체 장치의 상면 및 단면을 설명하기 위한 도면.
도 22는 반도체 장치의 단면을 설명하기 위한 도면.
도 23은 표시 패널의 구성예를 설명하기 위한 도면.
도 24는 표시 패널의 구성예를 설명하기 위한 도면.
도 25는 표시 장치를 설명하기 위한 블록도 및 회로도.
도 26은 표시 모듈을 설명하기 위한 도면.
도 27은 전자 기기를 설명하기 위한 도면.
도 28은 전자 기기를 설명하기 위한 도면.
도 29는 평가용 샘플의 일 형태를 설명하기 위한 상면도 및 단면도.
도 30은 평가용 샘플의 시트 저항을 설명하기 위한 도면.
이하, 실시형태에 대하여 도면을 참조하여 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은, 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시한 형상 또는 값 등에 한정되지 않는다.
또한, 본 명세서에서 사용되는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이고, 수적으로 한정하는 것은 아님을 부기한다.
또한, 본 명세서에서, "위에", "아래에" 등의 배치를 나타내는 어구는 구성끼리의 위치 관계를, 도면을 참조하여 설명하기 위하여, 편의상 사용된다. 또한, 구성끼리의 위치 관계는, 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서, 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서 트랜지스터란, 게이트, 드레인, 및 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 채널 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한, 본 명세서 등에서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 이 때문에, 본 명세서 등에서는, 소스나 드레인이라는 용어는 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서, "전기적으로 접속"에는, "어떠한 전기적 작용을 갖는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 갖는 것"은 접속 대상 사이에서 전기 신호를 주고받고 할 수 있는 것이면 특별한 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 다른 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하인 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하인 경우도 그 범주에 포함된다.
또한, 본 명세서 등에서, "막"이라는 용어와 "층"이라는 용어는, 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서, 특별히 언급이 없는 한, 오프 전류란, 트랜지스터가 오프 상태("비도통 상태", "차단 상태"라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급이 없는 한, n채널형 트랜지스터인 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태, p채널형 트랜지스터인 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류란, 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태일 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 전류가 I 이하이다"란 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다. 트랜지스터의 오프 전류는, 소정의 Vgs일 때의 오프 상태, 소정의 범위 내의 Vgs일 때의 오프 상태, 또는 충분히 저감된 오프 전류가 얻어지는 Vgs일 때의 오프 상태, 등에서의 오프 전류를 가리키는 경우가 있다.
일례로서, 문턱 전압(Vth)이 0.5V이고, Vgs가 0.5V일 때의 드레인 전류가 1×10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1×10-22A인 n채널형 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때, 또는 Vgs가 -0.5V 내지 -0.8V의 범위일 때 1×10-19A 이하이기 때문에, "상기 트랜지스터의 오프 전류는 1×10-19A 이하이다"라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에, "상기 트랜지스터의 오프 전류는 1×10-22A 이하이다"라고 하는 경우가 있다.
또한, 본 명세서 등에서는, 채널 폭(W)을 갖는 트랜지스터의 오프 전류를, 채널 폭(W)당을 흐르는 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어, 1μm)당을 흐르는 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이의 차원을 갖는 단위(예를 들어, A/μm)로 나타내어지는 경우가 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 본 명세서에서, 오프 전류는 특별히 언급이 없는 한, 실온, 60, 85℃, 95, 또는 125일 때의 오프 전류를 나타내는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5 내지 35 중 어느 하나의 온도)일 때의 오프 전류를 나타내는 경우가 있다. "트랜지스터의 오프 전류가 I 이하이다"란, 실온, 60, 85℃, 95, 125, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 온도, 또는, 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5 내지 35 중 어느 하나의 온도)일 때의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압 "Vds"에 의존하는 경우가 있다. 본 명세서에서 오프 전류는, 특별히 언급이 없는 한, Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 나타내는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 오프 전류를 나타내는 경우가 있다. "트랜지스터의 오프 전류가 I 이하이다"란, Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
상기 오프 전류의 설명에서, 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류는, 트랜지스터가 오프 상태일 때의 소스를 흐르는 전류를 말하는 경우도 있다.
또한, 본 명세서 등에서는 오프 전류와 동일한 의미로 누설 전류라고 기재하는 경우가 있다. 또한, 본 명세서 등에서, 오프 전류란, 예를 들어, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 가리키는 경우가 있다.
또한, 본 명세서 등에서, 트랜지스터의 문턱 전압이란, 트랜지스터에 채널이 형성되었을 때의 게이트 전압(Vg)을 가리킨다. 구체적으로는, 트랜지스터의 문턱 전압이란, 게이트 전압(Vg)을 가로축, 드레인 전류(Id)의 평방근을 세로축으로 플롯한 곡선(Vg-√Id 특성)에서, 최대 기울기인 접선을 외삽한 경우의 직선과, 드레인 전류(Id)의 평방근이 0(Id가 0A)인 경우의 교점에서의 게이트 전압(Vg)을 가리키는 경우가 있다. 또는, 트랜지스터의 문턱 전압이란, 채널 길이를 L, 채널 폭을 W로 하고, Id[A]×L[μm]/W[μm]의 값이 1×10-9[A]가 되는 게이트 전압(Vg)을 가리키는 경우가 있다.
또한, 본 명세서 등에서, "반도체"라고 표기한 경우라도, 예를 들어, 도전성이 충분히 낮은 경우에는, "절연체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"는 경계가 애매하여 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 "반도체"는 "절연체"로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 "절연체"는 "반도체"로 바꿔 말할 수 있는 경우가 있다. 또는, 본 명세서 등에 기재된 "절연체"를 "반절연체"로 바꿔 말할 수 있는 경우가 있다.
또한, 본 명세서 등에서, "반도체"라고 표기한 경우라도, 예를 들어, 도전성이 충분히 높은 경우에는, "도전체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "도전체"는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 "반도체"는 "도전체"로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 "도전체"는 "반도체"로 바꿔 말할 수 있는 경우가 있다.
또한, 본 명세서 등에서 반도체의 불순물이란, 반도체막을 구성하는 주성분 이외를 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 포함됨으로써, 반도체에서의 DOS(Density of States)의 형성이나 캐리어 이동도의 저하나 결정성의 저하 등이 발생하는 경우가 있다. 반도체가 산화물 반도체를 갖는 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어, 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 14 족 원소, 제 15 족 원소, 주성분 이외의 전이 금속(transition metal) 등이 있으며, 특히, 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들어, 수소 등의 불순물의 혼입에 의하여 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘을 갖는 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어, 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등이 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치 및 반도체 장치의 제작 방법에 대하여, 도 1 내지 도 11을 참조하여 설명한다.
<1-1. 반도체 장치의 구성예 1>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100)의 상면도이고, 도 1의 (B)는 도 1의 (A)에 도시된 일점쇄선(X1-X2) 사이에서의 절단면의 단면도에 상당하고, 도 1의 (C)는 도 1의 (A)에 도시된 일점쇄선(Y1-Y2) 사이에서의 절단면의 단면도에 상당한다. 또한, 도 1의 (A)에서는, 번잡해지는 것을 피하기 위하여, 트랜지스터(100)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하였다. 또한, 일점쇄선(X1-X2) 방향을 채널 길이 방향, 일점쇄선(Y1-Y2) 방향을 채널 폭 방향이라고 호칭하는 경우가 있다. 또한, 트랜지스터의 상면도에서는, 이후의 도면에서도 도 1의 (A)와 마찬가지로, 구성 요소의 일부를 생략하여 도시한 경우가 있다.
트랜지스터(100)는 기판(102) 위의 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 도전막(112a), 및 산화물 반도체막(108) 위의 도전막(112b)을 갖는다. 또한, 트랜지스터(100) 위, 구체적으로는, 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위에는 절연막(114), 절연막(114) 위의 절연막(116), 및 절연막(116) 위의 절연막(118)이 형성된다.
또한, 트랜지스터(100)는 소위 채널 에치형의 트랜지스터이다.
또한, 산화물 반도체막(108)은 절연막(106) 위의 산화물 반도체막(108_1), 및 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2)을 갖는다. 또한, 산화물 반도체막(108_1)은 In 산화물 또는 In-Zn 산화물을 갖는다. 또한, 산화물 반도체막(108_2)은 In-M-Zn 산화물(M은 Al, Ga, 또는 Y)을 갖는다.
또한, 산화물 반도체막(108_2)은 In, M, 및 Zn의 원자 수의 총합에 대하여 In 원자의 수가 40% 이상 50% 이하인 영역 및 M 원자의 수가 5% 이상 30% 이하인 영역을 갖는다. 산화물 반도체막(108_2)을 상기 영역을 갖는 구성으로 함으로써, 결정성을 높이고, 또한 캐리어 밀도를 높일 수 있다.
구체적으로는, 산화물 반도체막(108_2)의 In, M, 및 Zn의 원자수비를 In:M:Zn=4:2:3 근방 또는 In:M:Zn=5:1:6 근방으로 하면 바람직하다. 여기서, 4:2:3 근방이란 In:M:Zn의 원자수비가 x:y:z이고 x가 4일 때, y가 1.5 이상 2.5 이하이고, z가 2 이상 4 이하이다. 또한, 5:1:6 근방이란 In:M:Zn의 원자수비가 x:y:z이고 x가 5일 때, y가 0.5 이상 1.5 이하이고, z가 5 이상 7 이하이다.
또한, 산화물 반도체막(108_2)은 도전막(112a), 도전막(112b)과 접촉되는 영역에서, 시트 저항이 1×102Ω/□ 이상 1×106Ω/□ 미만인 영역을 가지면 바람직하다. 상기 영역을 갖는 산화물 반도체막(108_2)으로 함으로써, 도전막(112a), 도전막(112b)과의 접촉 저항을 저감할 수 있다.
또한, 산화물 반도체막(108_1)은, 특히, In-Zn 산화물이면 바람직하다. 상기 In-Zn 산화물로서는, 원자수비가 In:Zn=2:3인 산화물 타깃을 사용하여 형성할 수 있다. 또한, 산화물 반도체막(108_1)의 원자수비로서는, In:Zn=2:3 근방이면 바람직하다. 또한, 산화물 반도체막(108_1)은 산화물 반도체막(108_2)이 갖는 M(예를 들어, Ga)을 포함하지 않는 영역을 가지면 바람직하다.
산화물 반도체막(108_1) 중에 Ga이 포함되면, 상기 Ga과 산소의 결합력이 높기 때문에, 산화물 반도체막(108_1) 중의 산소 결손의 생성을 억제할 수 있다. 따라서, 산화물 반도체막(108_1)을 사용한 트랜지스터의 안정성을 높일 수 있다. 한편, 산화물 반도체막(108_1) 중에 Ga이 포함되면, 산화물 반도체막(108_1)을 사용한 트랜지스터의 온 전류 및 전계 효과 이동도가 저하되는 경우가 있다. 따라서, 트랜지스터의 온 전류 및 전계 효과 이동도를 향상시키고자 하는 경우에는, 산화물 반도체막(108_1)이 Ga을 포함하지 않는 구성으로 하는 것이 적합하다.
또한, 산화물 반도체막(108_1)은 In 또는 Zn 이외에, Sn, W, 및 Hf 중으로부터 선택된 하나 또는 복수가 포함되어도 좋다. 대표적으로는, In-Sn 산화물(ITO라고도 함), In-Sn-Zn 산화물, In-Hf 산화물, In-Hf-Zn 산화물, In-W 산화물, In-W-Zn 산화물 등을 들 수 있다.
Sn, W, 및 Hf은 In 및 Zn보다 산소와의 결합력이 높다. 따라서, 산화물 반도체막(108_1)이 Sn, W, 및 Hf 중으로부터 선택된 하나 또는 복수를 포함하는 구성으로 함으로써, Ga 대신에 산소 결손의 생성을 억제할 수 있다. 또한, Sn, W, 및 Hf은 In 및 Ga보다 원자가가 많다. 구체적으로는, In 및 Ga이 3가인 것에 대하여, Sn 및 Hf은 4가이고, W은 4가 또는 6가이다. 산화물 반도체막(108_1) 중에 In 및 Ga보다 원자가가 많은 원소를 사용함으로써, 상기 원소가 도너원이 되어, 산화물 반도체막(108_1)의 캐리어 밀도가 높아지는 경우가 있다. 이와 같이, 산화물 반도체막(108_1)이 In 및 Ga보다 원자가가 많은 원소를 가짐으로써, 산소 결손의 생성을 억제하고, 또한 트랜지스터의 온 전류 및 전계 효과 이동도를 향상시킬 수 있다.
또한, 산화물 반도체막(108_1)은 In 산화물, In-Zn 산화물, In-Sn 산화물, In-Sn-Zn 산화물, In-Hf 산화물, In-Hf-Zn 산화물, In-W 산화물, 또는 In-W-Zn 산화물 중에 Si을 갖는 구성으로 하여도 좋다. 산화물 반도체막(108_1)이 Si을 갖는 구성으로 함으로써, 산화물 반도체막(108_1)에 형성될 수 있는, 산소 결손의 생성을 더 억제할 수 있다. 다만, 산화물 반도체막(108_1) 중의 Si의 함유량이 많아지면, 예를 들어, 산화물 반도체막(108_1) 중의 Si의 함유량이 10atomic% 이상이 되면, 산화물 반도체막(108_1) 중의 결함 준위 밀도가 증가되는 경우가 있다. 따라서, 산화물 반도체막(108_1)이 Si을 갖는 구성인 경우, Si의 함유량은 10atomic% 미만인 것이 바람직하고, 5atomic% 미만인 것이 더 바람직하다. 또한, 산화물 반도체막(108_1)이 Si을 갖는 구성으로서는, 대표적으로는, In-Si 산화물, In-Zn-Si 산화물, In-Sn-Si 산화물(ITSO라고도 함) 등을 들 수 있다.
산화물 반도체막(108_1)을 상기 구성으로 함으로써, 트랜지스터(100)의 전계 효과 이동도를 높일 수 있다. 구체적으로는, 트랜지스터(100)의 전계 효과 이동도가 50cm2/Vs를 초과할 수 있고, 더 바람직하게는 트랜지스터(100)의 전계 효과 이동도가 100cm2/Vs를 초과할 수 있다.
예를 들어, 상기 전계 효과 이동도가 높은 트랜지스터를, 게이트 신호를 생성하는 게이트 드라이버에 사용함으로써, 베젤 폭이 좁은 (슬림 베젤이라고도 함) 표시 장치를 제공할 수 있다. 또한, 상기 전계 효과 이동도가 높은 트랜지스터를, 표시 장치가 갖는 신호선으로부터의 신호의 공급을 수행하는 소스 드라이버(특히, 소스 드라이버가 갖는 시프트 레지스터의 출력 단자와 접속되는 디멀티플렉서)에 사용함으로써, 표시 장치와 접속되는 배선수가 적은 표시 장치를 제공할 수 있다.
또한, 산화물 반도체막(108_1)의 결정 구조는 특히 한정되지 않는다. 산화물 반도체막(108_1)은 단결정 구조 또는 비단결정 구조 중 어느 한쪽 또는 양쪽이어도 좋다.
비단결정 구조는 예를 들어, 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 및 비정질 구조를 포함한다. 또한, 결정 구조로서는, 빅스비아이트(bixbyite)형의 결정 구조, 층상 결정 구조 등을 들 수 있다. 또한, 빅스비아이트형의 결정 구조 및 층상 결정 구조 양쪽을 포함하는 혼정 구조로 하여도 좋다.
또한, 산화물 반도체막(108_2)은 층상 결정 구조, 특히, c축 배향성을 갖는 결정 구조를 가지면 적합하다. 바꿔 말하면, 산화물 반도체막(108_2)은 CAAC-OS이면 적합하다.
예를 들어, 산화물 반도체막(108_1)을 비정질 구조 또는 미결정 구조로 하고, 산화물 반도체막(108_2)을 c축 배향성을 갖는 결정 구조로 하면 적합하다. 바꿔 말하면, 산화물 반도체막(108_1)은 산화물 반도체막(108_2)보다 결정성이 낮은 영역을 갖는다. 또한, 산화물 반도체막(108)의 결정성은, 예를 들어, X선 회절(XRD: X-Ray Diffraction)을 사용하여 분석하거나, 또는 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용하여 분석함으로써 해석할 수 있다.
예를 들어, 산화물 반도체막(108)의 결정 구조를 XRD 분석에 의하여 측정한 경우에, 산화물 반도체막(108_1)에서는 2θ=31° 근방에 피크가 관찰되지 않지만, 산화물 반도체막(108_2)에서는 관찰된다.
산화물 반도체막(108_1)이 결정성이 낮은 영역을 갖는 경우, 이하의 우수한 효과를 갖는다.
우선, 산화물 반도체막(108) 중에 형성될 수 있는 산소 결손에 대하여 설명한다.
산화물 반도체막(108)에 형성되는 산소 결손은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 예를 들어, 산화물 반도체막(108) 중에 산소 결손이 형성되면, 상기 산소 결손에 수소가 결합되어, 캐리어 공급원이 된다. 산화물 반도체막(108) 중에 캐리어 공급원이 생성되면, 산화물 반도체막(108)을 갖는 트랜지스터(100)의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트가 발생한다. 따라서, 산화물 반도체막(108)에서는, 산소 결손이 적을수록 바람직하다.
따라서, 본 발명의 일 형태는, 산화물 반도체막(108) 근방의 절연막, 구체적으로는, 산화물 반도체막(108) 상방에 형성되는 절연막(114), 절연막(116)이 과잉 산소를 포함하는 구성이다. 절연막(114), 절연막(116)으로부터 산화물 반도체막(108)으로 산소 또는 과잉 산소를 이동시킴으로써, 산화물 반도체막 중의 산소 결손을 저감할 수 있다.
여기서, 도 11의 (A), 도 11의 (B)를 사용하여 산화물 반도체막(108) 중으로 확산되는 산소 또는 과잉 산소의 경로에 대하여 설명한다. 도 11의 (A), 도 11의 (B)는 산화물 반도체막(108) 중으로 확산되는 산소 또는 과잉 산소의 확산 경로를 도시한 개념도이고, 도 11의 (A)는 채널 길이 방향의 개념도이고, 도 11의 (B)는 채널 폭 방향의 개념도이다.
절연막(114), 절연막(116)이 갖는 산소 또는 과잉 산소는 상방 측으로부터, 즉, 산화물 반도체막(108_2)을 통과하여 산화물 반도체막(108_1)으로 확산된다(도 11의 (A), 도 11의 (B)에 도시된 Route 1).
또는, 절연막(114), 절연막(116)이 갖는 산소 또는 과잉 산소는 산화물 반도체막(108_1) 및 산화물 반도체막(108_2) 각각의 측면으로부터 산화물 반도체막(108) 중으로 확산된다(도 11의 (B)에 도시된 Route 2).
예를 들어, 도 11의 (A), 도 11의 (B)에 도시된 Route 1의 경우, 산화물 반도체막(108_2)의 결정성이 높은 경우, 산소 또는 과잉 산소의 확산을 저해하는 경우가 있다. 한편, 도 11의 (B)에 도시된 Route 2의 경우, 산화물 반도체막(108_1) 및 산화물 반도체막(108_2) 각각의 측면으로부터, 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)으로 산소 또는 과잉 산소를 확산시킬 수 있다.
또한, 도 11의 (B)에 도시된 Route 2의 경우, 산화물 반도체막(108_1)은 결정성이 산화물 반도체막(108_2)의 결정성보다 낮은 영역을 갖기 때문에, 상기 영역이 과잉 산소의 확산 경로가 되어, 산화물 반도체막(108_1)보다 결정성이 높은 산화물 반도체막(108_2)으로도 과잉 산소를 확산시킬 수 있다. 또한, 도 11의 (A), 도 11의 (B) 중에는 도시되지 않았지만, 절연막(106)이 산소 또는 과잉 산소를 갖는 경우, 절연막(106)으로부터도 산화물 반도체막(108) 중으로 산소 또는 과잉 산소가 확산될 수 있다.
이와 같이, 본 발명의 일 형태에 따른 반도체 장치에서는, 결정 구조가 상이한 산화물 반도체막의 적층 구조로 하고, 결정성이 낮은 영역을 과잉 산소의 확산 경로로 함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 산화물 반도체막(108)을 결정성이 낮은 산화물 반도체막만으로 구성하는 경우, 백 채널 측, 즉 산화물 반도체막(108_2)에 상당하는 영역에 불순물(예를 들어, 수소 또는 수분 등)의 부착, 또는 불순물의 혼입으로 인하여, 신뢰성이 저하되는 경우가 있다.
산화물 반도체막(108)에 혼입되는 수소 또는 수분 등의 불순물은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 따라서, 산화물 반도체막(108)에서는, 수소 또는 수분 등의 불순물이 적을수록 바람직하다.
따라서, 본 발명의 일 형태에서, 산화물 반도체막의 상층의 산화물 반도체막의 결정성을 높임으로써, 산화물 반도체막(108)에 혼입될 수 있는 불순물을 억제할 수 있다. 특히, 산화물 반도체막(108_2)의 결정성을 높임으로써, 도전막(112a), 도전막(112b)을 가공할 때의 대미지를 억제할 수 있다. 산화물 반도체막(108)의 표면, 즉, 산화물 반도체막(108_2)의 표면은, 도전막(112a), 도전막(112b)을 가공할 때의 에천트 또는 에칭 가스에 노출된다. 그러나, 산화물 반도체막(108_2)은 결정성이 높은 영역을 갖기 때문에, 결정성이 낮은 산화물 반도체막(108_1)과 비교하여 에칭 내성이 우수하다. 따라서, 산화물 반도체막(108_2)은 에칭 스토퍼로서 기능한다.
또한, 산화물 반도체막(108)으로서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 부른다. 또한, 산화물 반도체막 중의 볼순물로서는, 대표적으로는, 물, 수소 등을 들 수 있다. 또한, 본 명세서 등에서, 산화물 반도체막 중으로부터 물 및 산소를 저감 또는 제거하는 것을 탈수화, 탈수소화라고 나타내는 경우가 있다. 또한, 산화물 반도체막에 산소를 첨가하는 것을 가(加)산소화라고 나타내는 경우가 있고, 가산소화되고, 또한 화학량론적 조성보다 과잉의 산소를 갖는 상태를 과(過)산소화 상태라고 나타내는 경우가 있다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 작고, 채널 폭(W)이 1×106μm이고, 채널 길이(L)가 10μm의 소자라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V 내지 10V인 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다.
또한, 산화물 반도체막(108_1)은 산화물 반도체막(108_2)보다 결정성이 낮은 영역을 가짐으로써, 캐리어 밀도가 높아지는 경우가 있다. 또한, 산화물 반도체막(108_1)은 In 산화물 또는 In-Zn 산화물이기 때문에, 캐리어 밀도를 높일 수 있다.
산화물 반도체막(108_1)의 캐리어 밀도가 높아지면, 산화물 반도체막(108_1)의 전도대에 대하여 페르미 준위가 상대적으로 높아지는 경우가 있다. 이로써, 산화물 반도체막(108_1)의 전도대 하단이 낮아지고, 산화물 반도체막(108_1)의 전도대 하단과, 게이트 절연막(여기서는 절연막(106)) 중에 형성될 수 있는 트랩 준위와의 에너지 차이가 커지는 경우가 있다. 상기 에너지 차이가 커짐으로써, 게이트 절연막 중에 트랩되는 전하가 적어져, 트랜지스터의 문턱 전압의 변동을 작게 할 수 있는 경우가 있다. 또한, 산화물 반도체막(108_1)의 캐리어 밀도가 높아지면, 산화물 반도체막(108)의 전계 효과 이동도를 높일 수 있다.
또한, 도 1의 (A), 도 1의 (B), 도 1의 (C)에 도시된 트랜지스터(100)에서, 절연막(106)은 트랜지스터(100)의 게이트 절연막으로서의 기능을 갖고, 절연막(114), 절연막(116), 절연막(118)은 트랜지스터(100)의 보호 절연막으로서의 기능을 갖는다. 또한, 트랜지스터(100)에서, 도전막(104)은 게이트 전극으로서의 기능을 갖고, 도전막(112a)은 소스 전극으로서의 기능을 갖고, 도전막(112b)은 드레인 전극으로서의 기능을 갖는다. 또한, 본 명세서 등에서, 절연막(106)을 제 1 절연막이라고 호칭하고, 절연막(114), 절연막(116)을 제 2 절연막이라고 호칭하고, 절연막(118)을 제 3 절연막이라고 호칭하는 경우가 있다.
<1-2. 반도체 장치의 구성 요소>
다음에, 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 상세히 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만, 적어도, 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판 및 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다. 또한, 기판(102)으로서 유리 기판을 사용하는 경우, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×등의 대면적 기판을 사용함으로써, 대형의 표시 장치를 제작할 수 있다.
또한, 기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(100)를 형성하여도 좋다. 또는, 기판(102)과 트랜지스터(100) 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리하여, 다른 기판에 전재(轉載)하는데 사용할 수 있다. 이때, 트랜지스터(100)는 내열성이 떨어지는 기판이나 가요성의 기판에도 전재할 수 있다.
[도전막]
게이트 전극으로서 기능하는 도전막(104), 소스 전극으로서 기능하는 도전막(112a), 드레인 전극으로서 기능하는 도전막(112b)으로서는, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 코발트(Co) 중으로부터 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한, 도전막(104), 도전막(112a), 도전막(112b)에는, 인듐 및 주석을 갖는 산화물(In-Sn 산화물), 인듐 및 텅스텐을 갖는 산화물(In-W 산화물), 인듐, 텅스텐, 및 아연을 갖는 산화물(In-W-Zn 산화물), 인듐 및 타이타늄을 갖는 산화물(In-Ti 산화물), 인듐, 타이타늄, 및 주석을 갖는 산화물(In-Ti-Sn 산화물), 인듐 및 아연을 갖는 산화물(In-Zn 산화물), 인듐, 주석, 및 실리콘을 갖는 산화물(In-Sn-Si 산화물), 인듐, 갈륨, 및 아연을 갖는 산화물(In-Ga-Zn 산화물) 등의 산화물 도전체 또는 산화물 반도체를 적용할 수도 있다.
여기서 산화물 도전체에 대하여 설명한다. 본 명세서 등에서 산화물 도전체를 OC(Oxide Conductor)라고 호칭하여도 좋다. 산화물 도전체로서는, 예를 들어, 산화물 반도체에 산소 결손을 형성하고, 상기 산소 결손에 수소를 첨가하면 전도대 근방에 도너 준위가 형성된다. 그 결과, 산화물 반도체는 도전성이 높아져 도전체화된다. 도전체화된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로, 산화물 반도체는 에너지 갭이 크기 때문에, 가시광에 대하여 투광성을 갖는다. 한편, 산화물 도전체는 전도대 근방에 도너 준위를 갖는 산화물 반도체이다. 따라서, 산화물 도전체는 도너 준위에 의한 흡수의 영향이 작고, 가시광에 대하여 산화물 반도체와 동일한 정도의 투광성을 갖는다.
또한, 도전막(104), 도전막(112a), 도전막(112b)에는 Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써, 웨트 에칭 프로세스로 가공할 수 있기 때문에, 제조 비용을 억제할 수 있다.
또한, 도전막(112a), 도전막(112b)에는 상술한 금속 원소 중에서도 특히, 구리, 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중으로부터 선택되는 어느 하나 또는 복수를 가지면 적합하다. 특히, 도전막(112a), 도전막(112b)으로서는 질화 탄탈럼막을 사용하면 적합하다. 상기 질화 탄탈럼막은 도전성을 갖고, 또한 구리 또는 수소에 대하여 높은 배리어성을 갖는다. 또한, 질화 탄탈럼막은 그 자체로부터의 수소 방출이 더 적기 때문에, 산화물 반도체막(108)과 접촉되는 도전막, 또는 산화물 반도체막(108) 근방의 도전막으로서 가장 적합하게 사용할 수 있다. 또한, 도전막(112a), 도전막(112b)으로서 구리막을 사용하면, 도전막(112a), 도전막(112b)의 저항을 낮게 할 수 있기 때문에 적합하다.
또한, 도전막(112a), 도전막(112b)을 무전해 도금법에 의하여 형성할 수 있다. 상기 무전해 도금법에 의하여 형성할 수 있는 재료로서는, 예를 들어, Cu, Ni, Al, Au, Sn, Co, Ag, 및 Pd 중으로부터 선택되는 어느 하나 또는 복수를 사용할 수 있다. 특히, Cu 또는 Ag을 사용하면, 도전막의 저항을 낮게 할 수 있기 때문에 적합하다.
[게이트 절연막으로서 기능하는 절연막]
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(106)으로서는, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced Chemical Vapor Deposition)법, 스퍼터링법 등에 의하여, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 1종류 이상 포함하는 절연층을 사용할 수 있다. 또한, 절연막(106)을 2층 또는 3층 이상의 적층 구조로 하여도 좋다.
또한, 트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접촉되는 절연막(106)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 산소를 과잉으로 포함하는 영역(과잉 산소 영역)을 갖는 것이 더 바람직하다. 바꿔 말하면, 절연막(106)은 산소를 방출할 수 있는 절연막이다. 또한, 절연막(106)에 과잉 산소 영역을 제공하기 위해서는, 예를 들어, 산소 분위기하에서 절연막(106)을 형성하거나, 또는 성막 후의 절연막(106)을 산소 분위기하에서 가열 처리하면 좋다.
또한, 절연막(106)으로서 산화 하프늄을 사용하는 경우, 이하의 효과를 나타낸다. 산화 하프늄은 산화 실리콘이나 산화질화 실리콘과 비교하여 비유전율이 높다. 따라서, 산화 실리콘을 사용하는 경우와 비교하여 절연막(106)의 막 두께를 크게 할 수 있기 때문에, 터널 전류로 인한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄과 비교하여 높은 비유전율을 구비한다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다.
또한, 본 실시형태에서는, 절연막(106)으로서 질화 실리콘막과 산화 실리콘막의 적층막을 형성한다. 질화 실리콘막은 산화 실리콘막과 비교하여 비유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 얻는데 필요한 막 두께가 크기 때문에, 트랜지스터(100)의 게이트 절연막으로서 질화 실리콘막을 포함함으로써 절연막을 후막화(厚膜化)할 수 있다. 따라서, 트랜지스터(100)의 절연 내압의 저하를 억제하고, 또한 절연 내압을 향상시켜, 트랜지스터(100)의 정전 파괴를 억제할 수 있다.
[산화물 반도체막]
산화물 반도체막(108)으로서는, 상술한 재료를 사용할 수 있다.
산화물 반도체막(108_1)이 In-Zn 산화물인 경우, In-Zn 산화물을 성막하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥Zn을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:Zn=1:1, In:Zn=4:1 등을 들 수 있다. 다만, 이들에 한정되지 않고, In＜Zn을 만족시키는 스퍼터링 타깃을 사용하여 산화물 반도체막(108_1)을 형성하여도 좋다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:Zn=2:3 등을 들 수 있다.
산화물 반도체막(108_2)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In>M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5 등을 들 수 있다.
또한, 산화물 반도체막(108_2)이 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서는 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용하면 바람직하다. 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용함으로써, 결정성을 갖는 산화물 반도체막(108_2)을 형성하기 쉬워진다. 또한, 성막되는 산화물 반도체막(108_2)의 원자수비는 상기의 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어, 산화물 반도체막(108_2)에 사용되는 스퍼터링 타깃의 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 경우, 성막되는 산화물 반도체막(108)의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이 되는 경우가 있다.
또한, 산화물 반도체막(108_2)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터(100)의 오프 전류를 저감할 수 있다.
[보호 절연막으로서 기능하는 절연막 1]
절연막(114), 절연막(116)은 트랜지스터(100)의 보호 절연막으로서의 기능을 갖는다. 또한, 절연막(114), 절연막(116)은 산화물 반도체막(108)에 산소를 공급하는 기능을 갖는다. 즉, 절연막(114), 절연막(116)은 산소를 갖는다. 또한, 절연막(114)은 산소를 투과시킬 수 있는 절연막이다. 또한, 절연막(114)은 나중에 형성되는 절연막(116)을 형성할 때의, 산화물 반도체막(108)으로의 대미지 완화막으로서도 기능한다.
절연막(114)으로서는, 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하인 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연막(114)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여, 실리콘의 댕글링 본드(dangling bond)에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이는 절연막(114)에 포함되는 결함 밀도가 높으면, 상기 결함에 산소가 결합되어, 절연막(114)에서의 산소의 투과성이 감소되기 때문이다.
또한, 절연막(114)에서는 외부로부터 절연막(114)에 침입된 모든 산소가 절연막(114)의 외부로 이동하지는 않고, 절연막(114)에 잔존하는 산소도 있다. 또한, 절연막(114)에 산소가 침입됨과 동시에, 절연막(114)에 포함되는 산소가 절연막(114)의 외부로 이동함으로써, 절연막(114)에서 산소의 이동이 발생하는 경우도 있다. 절연막(114)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(114)을 통하여, 절연막(114) 위에 제공되는 절연막(116)으로부터 이탈되는 산소를 산화물 반도체막(108)으로 이동시킬 수 있다.
또한, 절연막(114)은 질소 산화물에 기인하는 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는, 산화물 반도체막의 가전자대 상단의 에너지(Ev_os)와 산화물 반도체막의 전도대 하단의 에너지(Ec_os) 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화질화 실리콘막, 또는 질소산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화질화 실리콘막은 승온 탈리 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로 암모니아의 방출량이 1×1018cm-3 이상 5×1019cm-3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50 이상 650 이하, 바람직하게는 50 이상 550 이하의 가열 처리에 의한 방출량으로 한다.
질소 산화물(NOx; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(114) 등에 준위를 형성한다. 상기 준위는 산화물 반도체막(108)의 에너지 갭 내에 위치한다. 그 때문에, 질소 산화물이 절연막(114) 및 산화물 반도체막(108)의 계면으로 확산되면, 상기 준위가 절연막(114) 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연막(114) 및 산화물 반도체막(108) 계면 근방에 잔존하기 때문에, 트랜지스터의 문턱 전압을 플러스 방향으로 시프트시킨다.
또한, 질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은 가열 처리에서 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소 산화물이 저감된다. 이 때문에, 절연막(114) 및 산화물 반도체막(108)의 계면에서 전자가 트랩되기 어렵다.
절연막(114)으로서, 상기 산화물 절연막을 사용함으로써, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있고, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 절연막(114)은, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300 이상 350 미만의 가열 처리에 의하여, 100K 이하의 ESR 측정으로 얻어진 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿 폭, 및 제 2 시그널 및 제 3 시그널의 스플릿 폭은 X 밴드의 ESR 측정에서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계가 1×1018spins/cm3 미만이며, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 100K 이하의 ESR 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계는 질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인하는 시그널의 스핀 밀도의 합계에 상당한다. 질소 산화물의 대표예로서는, 일산화질소, 이산화질소 등이 있다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계가 낮을수록, 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다.
또한, 상기 산화물 절연막은 SIMS로 측정되는 질소 농도가 6×1020atoms/cm3 이하이다.
기판 온도가 220 이상 350 이하이고, 실레인 및 일산화이질소를 사용한 PECVD법을 사용하여 상기 산화물 절연막을 형성함으로써 치밀하고, 또한 경도가 높은 막을 형성할 수 있다.
절연막(116)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막이다. 상기 산화물 절연막은 가열에 의하여 산소의 일부가 탈리된다. 또한, 상기 산화물 절연막은 TDS에서 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 영역을 갖는다. 또한, 상기 산소의 방출량은 TDS에서의 가열 처리의 온도가 50 이상 650 이하, 또는 50 이상 550 이하인 범위에서의 총량이다. 또한, 상기 산소의 방출량은 TDS에서의 산소 원자로 환산한 총량이다.
절연막(116)으로서는, 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연막(116)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 또한, 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 절연막(116)은 절연막(114)과 비교하여 산화물 반도체막(108)으로부터 떨어져 있기 때문에, 절연막(114)보다 결함 밀도가 많아도 좋다.
또한, 절연막(114), 절연막(116)은 동일한 종류의 재료의 절연막을 사용할 수 있기 때문에, 절연막(114)과 절연막(116)의 계면을 명확히 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막(114)과 절연막(116)의 계면은 파선으로 도시하였다. 또한, 본 실시형태에서는, 절연막(114)과 절연막(116)의 2층 구조에 대하여 설명하였지만, 이에 한정되지 않고, 예를 들어, 절연막(114)의 단층 구조 또는 3층 이상의 적층 구조로 하여도 좋다.
[보호 절연막으로서 기능하는 절연막 2]
절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다.
절연막(118)은 수소 및 질소 중 어느 한쪽 또는 양쪽을 갖는다. 또는, 절연막(118)은 질소 및 실리콘을 갖는다. 또한, 절연막(118)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터의 산소의 외부로의 확산, 절연막(114), 절연막(116)에 포함되는 산소의 외부로의 확산, 및 외부로부터 산화물 반도체막(108)으로의 수소, 물 등의 침입을 방지할 수 있다.
절연막(118)으로서는 예를 들어, 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막으로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다.
또한, 상술한 도전막, 절연막, 산화물 반도체막 등의 다양한 막은, 스퍼터링법이나 PECVD법에 의하여 형성할 수 있지만, 다른 방법, 예를 들어, 열 CVD(Chemical Vapor Deposition)법에 의하여 형성하여도 좋다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)법 등을 들 수 있다.
열 CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에, 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 갖는다. 또한, 열 CVD법으로서는, 원료 가스를 체임버 내에 보내고, 체임버 내를 대기압 또는 감압하로 하고, 기판 위에 막을 퇴적시키면 좋다.
또한, ALD법으로서는, 원료 가스를 체임버 내에 보내고, 체임버 내를 대기압 또는 감압하로 하고, 기판 위에 막을 퇴적시키면 좋다.
<1-3. 반도체 장치의 구성예 2>
다음에, 도 1의 (A), 도 1의 (B), 도 1의 (C)에 도시된 트랜지스터(100)의 변형예에 대하여, 도 2 내지 도 6을 사용하여 설명한다.
도 2의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100A)의 상면도이고, 도 2의 (B)는 도 2의 (A)에 도시된 일점쇄선(X1-X2) 사이에서의 절단면의 단면도에 상당하고, 도 2의 (C)는 도 2의 (A)에 도시된 일점쇄선(Y1-Y2) 사이에서의 절단면의 단면도에 상당한다.
도 2의 (A), 도 2의 (B), 도 2의 (C)에 도시된 트랜지스터(100A)는 소위 채널 보호형의 트랜지스터 구조이다. 이와 같이, 본 발명의 일 형태에 따른 반도체 장치는 채널 에치형 및 채널 보호형 양쪽의 트랜지스터 구조로 할 수 있다.
또한, 트랜지스터(100A)에서, 절연막(114), 절연막(116)은 개구부(141a), 개구부(141b)를 갖는다. 또한, 개구부(141a), 개구부(141b)를 통하여 산화물 반도체막(108)과 도전막(112a), 도전막(112b)이 접속된다. 또한, 도전막(112a), 도전막(112b) 위에 절연막(118)이 형성된다. 또한, 절연막(114), 절연막(116)은 소위 채널 보호막으로서의 기능을 갖는다. 또한, 트랜지스터(100A)의 그 이외의 구성은 상술한 트랜지스터(100)와 마찬가지이고, 마찬가지의 효과를 나타낸다.
또한, 도 3의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100B)의 상면도이고, 도 3의 (B)는 도 3의 (A)에 도시된 일점쇄선(X1-X2) 사이에서의 절단면의 단면도에 상당하고, 도 3의 (C)는 도 3의 (A)에 도시된 일점쇄선(Y1-Y2) 사이에서의 절단면의 단면도에 상당한다.
트랜지스터(100B)는 기판(102) 위의 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 도전막(112a), 산화물 반도체막(108) 위의 도전막(112b), 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(116) 위의 도전막(120a), 절연막(116) 위의 도전막(120b), 절연막(116), 도전막(120a), 및 도전막(120b) 위의 절연막(118)을 갖는다.
또한, 절연막(114), 절연막(116)은 개구부(142a)를 갖는다. 또한, 절연막(106), 절연막(114), 절연막(116)은 개구부(142b)를 갖는다. 도전막(120a)은 개구부(142b)를 통하여 도전막(104)과 전기적으로 접속된다. 또한, 도전막(120b)은 개구부(142a)를 통하여 도전막(112b)과 전기적으로 접속된다.
또한, 트랜지스터(100B)에서, 절연막(106)은 트랜지스터(100B)의 제 1 게이트 절연막으로서의 기능을 갖고, 절연막(114), 절연막(116)은 트랜지스터(100B)의 제 2 게이트 절연막으로서의 기능을 갖고, 절연막(118)은 트랜지스터(100B)의 보호 절연막으로서의 기능을 갖는다. 또한, 트랜지스터(100B)에서, 도전막(104)은 제 1 게이트 전극으로서의 기능을 갖고, 도전막(112a)은 소스 전극으로서의 기능을 갖고, 도전막(112b)은 드레인 전극으로서의 기능을 갖는다. 또한, 트랜지스터(100B)에서, 도전막(120a)은 제 2 게이트 전극으로서의 기능을 갖고, 도전막(120b)은 표시 장치의 화소 전극으로서의 기능을 갖는다.
또한, 도 3의 (C)에 도시된 바와 같이, 도전막(120a)은 개구부(142b)를 통하여 도전막(104)과 전기적으로 접속된다. 따라서, 도전막(104)과 도전막(120a)에는 동일한 전위가 공급된다.
또한, 도 3의 (C)에 도시된 바와 같이, 산화물 반도체막(108)은 도전막(104) 및 도전막(120a)과 대향하도록 위치하고, 2개의 게이트 전극으로서 기능하는 도전막에 끼워진다. 도전막(120a)의 채널 길이 방향의 길이 및 도전막(120a)의 채널 폭 방향의 길이는 각각 산화물 반도체막(108)의 채널 길이 방향의 길이 및 산화물 반도체막(108)의 채널 폭 방향의 길이보다 길고, 산화물 반도체막(108) 전체는 절연막(114), 절연막(116)을 개재(介在)하여 도전막(120a)으로 덮인다.
바꿔 말하면, 도전막(104) 및 도전막(120a)은 절연막(106), 절연막(114), 절연막(116)에 제공되는 개구부에서 접속되고, 또한 산화물 반도체막(108)의 측단부보다 외측에 위치하는 영역을 갖는다.
이러한 구성을 가짐으로써, 트랜지스터(100B)에 포함되는 산화물 반도체막(108)을 도전막(104) 및 도전막(120a)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(100B)와 같이, 채널 영역이 형성되는 산화물 반도체막을 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 Surrounded Channel(S-Channel) 구조라고 부를 수 있다.
트랜지스터(100B)는 S-Channel 구조를 갖기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여 채널을 유발시키기 위한 전계를 효과적으로 산화물 반도체막(108)에 인가할 수 있기 때문에, 트랜지스터(100B)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻을 수 있다. 또한, 온 전류를 높일 수 있기 때문에, 트랜지스터(100B)를 미세화할 수 있다. 또한, 산화물 반도체막(108)은, 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120a)에 의하여 둘러싸인 구조를 갖기 때문에, 산화물 반도체막(108)의 기계적 강도를 높일 수 있다.
또한, 도전막(120a), 도전막(120b)으로서는, 상술한 도전막(104), 도전막(112a), 도전막(112b)에 열거한 재료와 마찬가지의 재료를 사용할 수 있다. 특히, 도전막(120a), 도전막(120b)으로서는 산화물 도전막(OC)이 바람직하다. 도전막(120a), 도전막(120b)에 산화물 도전막을 사용함으로써, 절연막(114), 절연막(116) 중에 산소를 첨가할 수 있다.
또한, 트랜지스터(100B)의 그 이외의 구성은 상술한 트랜지스터(100)와 마찬가지이고, 마찬가지의 효과를 나타낸다.
또한, 도 4의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100C)의 상면도이고, 도 4의 (B)는 도 4의 (A)에 도시된 일점쇄선(X1-X2) 사이에서의 절단면의 단면도에 상당하고, 도 4의 (C)는 도 4의 (A)에 도시된 일점쇄선(Y1-Y2) 사이에서의 절단면의 단면도에 상당한다.
트랜지스터(100C)는 상술한 트랜지스터(100B)가 갖는 도전막(112a), 도전막(112b)을 3층의 적층 구조로 한 구성이다.
트랜지스터(100C)가 갖는 도전막(112a)은 도전막(112a_1), 도전막(112a_1) 위의 도전막(112a_2), 및 도전막(112a_2) 위의 도전막(112a_3)을 갖는다. 또한, 트랜지스터(100C)가 갖는 도전막(112b)은 도전막(112b_1), 도전막(112b_1) 위의 도전막(112b_2), 및 도전막(112b_2) 위의 도전막(112b_3)을 갖는다.
예를 들어, 도전막(112a_1), 도전막(112b_1), 도전막(112a_3), 및 도전막(112b_3)으로서는, 타이타늄, 텅스텐, 탄탈럼, 몰리브데넘, 인듐, 갈륨, 주석, 및 아연 중으로부터 선택되는 어느 하나 또는 복수를 가지면 적합하다. 또한, 도전막(112a_2) 및 도전막(112b_2)으로서는, 구리, 알루미늄, 및 은 중으로부터 선택되는 어느 하나 또는 복수를 가지면 적합하다.
더 구체적으로는, 도전막(112a_1), 도전막(112b_1), 도전막(112a_3), 및 도전막(112b_3)에 In-Sn 산화물 또는 In-Zn 산화물을 사용하고, 도전막(112a_2) 및 도전막(112b_2)에 구리를 사용할 수 있다.
상기 구성으로 함으로써, 도전막(112a), 도전막(112b)의 배선 저항을 낮게 하고, 또한 산화물 반도체막(108)으로의 구리의 확산을 억제할 수 있기 때문에 적합하다. 또한, 상기 구성으로 함으로써, 도전막(112b)과 도전막(120b)의 접촉 저항을 낮게 할 수 있기 때문에 적합하다. 또한, 트랜지스터(100C)의 그 이외의 구성은 상술한 트랜지스터(100)와 마찬가지이고, 마찬가지의 효과를 나타낸다.
또한, 도 5의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100D)의 상면도이고, 도 5의 (B)는 도 5의 (A)에 도시된 일점쇄선(X1-X2) 사이에서의 절단면의 단면도에 상당하고, 도 5의 (C)는 도 5의 (A)에 도시된 일점쇄선(Y1-Y2) 사이에서의 절단면의 단면도에 상당한다.
트랜지스터(100D)는 상술한 트랜지스터(100B)가 갖는 도전막(112a), 도전막(112b)을 3층의 적층 구조로 한 구성이다. 또한, 트랜지스터(100D)는 상술한 트랜지스터(100C)가 갖는 도전막(112a), 도전막(112b)과 도전막(112a), 도전막(112b)의 형상이 상이하다.
트랜지스터(100D)가 갖는 도전막(112a)은 도전막(112a_1), 도전막(112a_1) 위의 도전막(112a_2), 및 도전막(112a_2) 위의 도전막(112a_3)을 갖는다. 또한, 트랜지스터(100D)가 갖는 도전막(112b)은 도전막(112b_1), 도전막(112b_1) 위의 도전막(112b_2), 및 도전막(112b_2) 위의 도전막(112b_3)을 갖는다. 또한, 도전막(112a_1), 도전막(112a_2), 도전막(112a_3), 도전막(112b_1), 도전막(112b_2), 및 도전막(112b_3)으로서는 상술한 재료를 사용할 수 있다.
또한, 도전막(112a_1)의 단부는 도전막(112a_2)의 단부보다 외측에 위치하는 영역을 갖고, 도전막(112a_3)은 도전막(112a_2)의 상면 및 측면을 덮고, 또한 도전막(112a_1)과 접촉되는 영역을 갖는다. 또한, 도전막(112b_1)의 단부는 도전막(112b_2)의 단부보다 외측에 위치하는 영역을 갖고, 도전막(112b_3)은 도전막(112b_2)의 상면 및 측면을 덮고, 또한 도전막(112b_1)과 접촉되는 영역을 갖는다.
상기 구성으로 함으로써, 도전막(112a), 도전막(112b)의 배선 저항을 낮게 하고, 또한 산화물 반도체막(108)으로의 구리의 확산을 억제할 수 있기 때문에 적합하다. 또한, 상술한 트랜지스터(100C)보다 트랜지스터(100D)에 나타낸 구조로 하는 것이 구리의 확산을 적합하게 억제할 수 있다. 또한, 상기 구성으로 함으로써, 도전막(112b), 도전막(120b)의 접촉 저항을 낮게 할 수 있기 때문에 적합하다. 또한, 트랜지스터(100D)의 그 이외의 구성은 상술한 트랜지스터(100)와 마찬가지이고, 마찬가지의 효과를 나타낸다.
또한, 도 6의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100E)의 상면도이고, 도 6의 (B)는 도 6의 (A)에 도시된 일점쇄선(X1-X2) 사이에서의 절단면의 단면도에 상당하고, 도 6의 (C)는 도 6의 (A)에 도시된 일점쇄선(Y1-Y2) 사이에서의 절단면의 단면도에 상당한다.
트랜지스터(100E)는 상술한 트랜지스터(100D)와 도전막(120a), 도전막(120b)의 위치가 상이하다. 구체적으로는, 트랜지스터(100E)의 도전막(120a), 도전막(120b)은 절연막(118) 위에 위치한다. 또한, 트랜지스터(100E)의 그 이외의 구성은 상술한 트랜지스터(100D)와 마찬가지이고, 마찬가지의 효과를 나타낸다.
또한, 본 실시형태에 따른 트랜지스터는 상기 구조의 트랜지스터를 각각 자유로이 조합할 수 있다.
<1-4. 반도체 장치의 제작 방법>
다음에, 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100B)의 제작 방법에 대하여, 도 7 내지 도 10을 사용하여 설명한다.
또한, 도 7의 (A) 내지 도 7의 (C), 도 8의 (A) 내지 도 8의 (C), 도 9의 (A) 내지 도 9의 (C), 및 도 10의 (A) 및 도 10의 (B)는 반도체 장치의 제작 방법을 설명하기 위한 단면도이다. 또한, 도 7의 (A) 내지 도 7의 (C), 도 8의 (A) 내지 도 8의 (C), 도 9의 (A) 내지 도 9의 (C), 및 도 10의 (A) 및 도 10의 (B)에서, 왼쪽이 채널 길이 방향의 단면도이고, 오른쪽이 채널 폭 방향의 단면도이다.
우선, 기판(102) 위에 도전막을 형성하고, 상기 도전막을 리소그래피 공정 및 에칭 공정을 수행하여 가공하고, 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 다음에, 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106)을 형성한다(도 7의 (A) 참조).
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 제 1 게이트 전극으로서 기능하는 도전막(104)으로서, 두께 50nm의 타이타늄막 및 두께 200nm의 구리막을 각각 스퍼터링법에 의하여 형성한다. 또한, 절연막(106)으로서 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화질화 실리콘막을 PECVD법에 의하여 형성한다.
또한, 상기 질화 실리콘막은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막을 갖는 3층 적층 구조이다. 상기 3층 적층 구조의 일례로서는 이하와 같이 형성할 수 있다.
제 1 질화 실리콘막으로서는, 예를 들어, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PE-CVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써, 두께가 50nm가 되도록 형성하면 좋다.
제 2 질화 실리콘막으로서는, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써, 두께가 300nm가 되도록 형성하면 좋다.
제 3 질화 실리콘막으로서는, 유량 200sccm의 실레인, 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써, 두께가 50nm가 되도록 형성하면 좋다.
또한, 상기 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막을 형성할 때의 기판 온도는 350 이하로 할 수 있다.
질화 실리콘막을 상술한 3층의 적층 구조로 함으로써, 예를 들어, 도전막(104)에 구리를 포함하는 도전막을 사용하는 경우에 이하의 효과를 나타낸다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 갖고, 게이트 절연막으로서 기능하는 절연막의 내압을 향상시킬 수 있다. 제 3 질화 실리콘막은 제 3 질화 실리콘막으로부터의 수소 방출이 적고, 또한, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
다음에, 절연막(106) 위에 산화물 반도체막(108_1_0)을 형성한다(도 7의 (B) 참조).
또한, 도 7의 (B)는 절연막(106) 위에 산화물 반도체막(108_1_0)을 형성할 때의 성막 장치 내부의 단면 모식도이다. 도 7의 (B)에는, 성막 장치로서 스퍼터링 장치를 사용하고, 상기 스퍼터링 장치 내부에 설치된 타깃(191), 및 타깃(191) 하방에 형성되는 플라스마(192)가 모식적으로 도시되었다.
또한, 도 7의 (B)에서, 절연막(106)에 첨가되는 산소 또는 과잉 산소를 모식적으로 파선의 화살표로 나타낸다. 예를 들어, 산화물 반도체막(108_1_0)을 성막할 때에 산소 가스를 사용하는 경우, 절연막(106) 중에 적합하게 산소를 첨가할 수 있다.
산화물 반도체막(108_1_0)의 두께로서는 1nm 이상 25nm 이하, 바람직하게는 5nm 이상 20nm 이하로 하면 좋다. 또한, 산화물 반도체막(108_1_0)은 불활성 가스(대표적으로는, Ar 가스) 및 산소 가스 중 어느 한쪽 또는 양쪽을 사용하여 형성된다. 또한, 산화물 반도체막(108_1_0)을 형성할 때의 성막 가스 전체에 차지하는 산소 가스의 비율(이하, 산소 유량비라고도 함)로서는, 0% 이상 30% 미만, 바람직하게는 5% 이상 15% 이하이다.
상기 범위의 산소 유량비로 산화물 반도체막(108_1_0)을 형성함으로써, 산화물 반도체막(108_1_0)의 결정성을 낮게 할 수 있다.
본 실시형태에서, 산화물 반도체막(108_1_0)의 형성 조건으로서는, In-Zn 금속 산화물 타깃(In:Zn=2:3[원자수비])을 사용하여 스퍼터링법에 의하여 형성한다. 또한, 산화물 반도체막(108_1_0)을 형성할 때의 기판 온도를 실온으로 하고, 성막 가스로서 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 사용한다(산소 유량비 10%).
다음에, 산화물 반도체막(108_1_0) 위에 산화물 반도체막(108_2_0)을 형성한다(도 7의 (C) 참조).
또한, 도 7의 (C)는 산화물 반도체막(108_1_0) 위에 산화물 반도체막(108_2_0)을 형성할 때의 성막 장치 내부의 단면 모식도이다. 도 7의 (C)에는, 성막 장치로서 스퍼터링 장치를 사용하고, 상기 스퍼터링 장치 내부에 설치된 타깃(193), 및 타깃(193) 하방에 형성되는 플라스마(194)가 모식적으로 도시되었다.
또한, 도 7의 (C)에서, 산화물 반도체막(108_1_0)에 첨가되는 산소 또는 과잉 산소를 모식적으로 파선의 화살표로 나타낸다. 예를 들어, 산화물 반도체막(108_2_0)을 성막할 때에 산소 가스를 사용하는 경우, 산화물 반도체막(108_1_0) 중에 적합하게 산소를 첨가할 수 있다.
또한, 산화물 반도체막(108_2_0)의 두께로서는 20nm 이상 100nm 이하, 바람직하게는 20nm 이상 50nm 이하로 하면 좋다. 또한, 산화물 반도체막(108_2_0)을 형성할 때에 산소 가스를 포함하는 분위기에서 플라스마를 방전시키면 적합하다. 산소 가스를 포함하는 분위기에서 플라스마를 방전시킬 때에 산화물 반도체막(108_2_0)의 피형성면이 되는 산화물 반도체막(108_1_0) 중에 산소가 첨가된다. 또한, 산화물 반도체막(108_2_0)을 형성할 때의 산소 유량비로서는, 30% 이상 100% 이하, 바람직하게는 50% 이상 100% 이하, 더 바람직하게는 70% 이상 100% 이하이다.
상기 범위의 산소 유량비로 산화물 반도체막(108_2_0)을 형성함으로써, 산화물 반도체막(108_2_0)의 결정성을 높일 수 있다.
본 실시형태에서, 산화물 반도체막(108_2_0)의 형성 조건으로서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법에 의하여 형성한다. 또한, 산화물 반도체막(108_2_0)을 형성할 때의 기판 온도를 실온으로 하고, 성막 가스로서 유량 200sccm의 산소 가스를 사용한다(산소 유량비 100%).
또한, 상술한 바와 같이, 산화물 반도체막(108_2_0)의 형성 조건으로서는, 산화물 반도체막(108_1_0)보다 산소 유량비를 높이면 바람직하다. 바꿔 말하면, 산화물 반도체막(108_1_0)은 산화물 반도체막(108_2_0)보다 낮은 산소 분압으로 형성되면 바람직하다.
산화물 반도체막(108_1_0) 및 산화물 반도체막(108_2_0)을 성막할 때의 산소 유량비를 변경함으로써, 결정성이 상이한 적층막을 형성할 수 있다.
또한, 산화물 반도체막(108_1_0) 및 산화물 반도체막(108_2_0)을 형성할 때의 기판 온도로서는, 실온(25℃) 이상 200℃ 이하, 바람직하게는 실온 이상 130℃ 이하로 하면 좋다. 기판 온도를 상기 범위로 함으로써, 대면적의 유리 기판(예를 들어, 상술한 제 8 세대 내지 제 10 세대의 유리 기판)을 사용하는 경우에 적합하다. 특히, 산화물 반도체막(108_1_0) 및 산화물 반도체막(108_2_0)을 성막할 때에서의 기판 온도를 실온으로 함으로써, 기판의 휨 또는 왜곡을 억제할 수 있다.
또한, 산화물 반도체막(108_2_0)의 결정성을 높이고자 하는 경우에는, 산화물 반도체막(108_2_0)을 형성할 때의 기판 온도를 높이면(예를 들어, 100℃ 이상 200℃ 이하, 바람직하게는 130℃) 바람직하다.
또한, 산화물 반도체막(108_1_0) 및 산화물 반도체막(108_2_0)을 진공 중에서 연속적으로 형성함으로써, 각 계면에 불순물이 들어가지 않기 때문에 더 적합하다.
또한, 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서 사용되는 산소 가스나 아르곤 가스는 이슬점이 -40 이하, 바람직하게는 -80 이하, 더 바람직하게는 -100 이하, 더욱 바람직하게는 -120 이하까지 고순도화된 가스를 사용함으로써, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한, 스퍼터링법으로 산화물 반도체막을 형성하는 경우, 스퍼터링 장치에서의 체임버는, 산화물 반도체막의 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오펌프(cryopump)와 같은 흡착식 진공 배기 펌프를 사용하여, 고진공(5×10-7Pa로부터 1×10-4Pa 정도까지)에 배기하는 것이 바람직하다. 특히, 스퍼터링 장치가 대기할 때에서의, 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1×10-4Pa 이하, 바람직하게는 5×10-5Pa 이하로 하는 것이 바람직하다.
다음에, 산화물 반도체막(108_1_0) 및 산화물 반도체막(108_2_0)을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(108_1) 및 섬 형상의 산화물 반도체막(108_2)을 형성한다. 또한, 본 실시형태에서는, 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)에 의하여, 섬 형상의 산화물 반도체막(108)이 구성된다(도 8의 (A) 참조).
또한, 산화물 반도체막(108)을 형성한 후에 가열 처리(이하, 제 1 가열 처리로 함)를 수행하면 적합하다. 제 1 가열 처리에 의하여, 산화물 반도체막(108)에 포함되는 수소, 물 등을 저감할 수 있다. 또한, 수소, 물 등의 저감을 목적으로 한 가열 처리는 산화물 반도체막(108)을 섬 형상으로 가공하기 전에 수행하여도 좋다. 또한, 제 1 가열 처리는 산화물 반도체막의 고순도화 처리의 하나이다.
제 1 가열 처리로서는, 예를 들어, 150 이상 기판의 왜곡점 미만, 바람직하게는 200 이상 450 이하, 더 바람직하게는 250 이상 350 이하로 한다.
또한, 제 1 가열 처리는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여 기판의 왜곡점 이상의 온도에서 가열 처리를 수행할 수 있다. 그 때문에, 가열 시간을 단축할 수 있다. 또한, 제 1 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에, 수소, 물 등이 포함되지 않는 것이 바람직하다. 또한, 질소 또는 희가스 분위기에서 가열 처리한 후, 산소 또는 초건조 공기 분위기에서 가열하여도 좋다. 이 결과, 산화물 반도체막 중에 포함되는 수소, 물 등을 탈리시킴과 동시에, 산화물 반도체막 중에 산소를 공급할 수 있다. 이 결과, 산화물 반도체막 중에 포함되는 산소 결손을 저감할 수 있다.
다음에, 절연막(106) 및 산화물 반도체막(108) 위에 도전막(112)을 형성한다(도 8의 (B) 참조).
본 실시형태에서는, 도전막(112)으로서 두께 30nm의 타이타늄막, 두께 200nm의 구리막, 및 두께 10nm의 타이타늄막을 각각 순차적으로 스퍼터링법에 의하여 성막한다.
다음에, 도전막(112)을 원하는 형상으로 가공함으로써, 섬 형상의 도전막(112a) 및 섬 형상의 도전막(112b)을 형성한다(도 8의 (C) 참조).
또한, 본 실시형태에서는, 웨트 에칭 장치를 사용하여 도전막(112)을 가공한다. 다만, 도전막(112)의 가공 방법으로서는, 이에 한정되지 않고, 예를 들어, 드라이 에칭 장치를 사용하여도 좋다.
또한, 도전막(112a), 도전막(112b)의 형성 후에, 산화물 반도체막(108)(더 구체적으로는, 산화물 반도체막(108_2))의 표면(백 채널 측)을 세정하여도 좋다. 상기 세정 방법으로서는, 예를 들어, 인산 등의 약액을 사용한 세정을 들 수 있다. 인산 등의 약액을 사용하여 세정을 수행함으로써, 산화물 반도체막(108_2)의 표면에 부착된 불순물(예를 들어, 도전막(112a), 도전막(112b)에 포함되는 원소 등)을 제거할 수 있다. 또한, 상기 세정을 반드시 수행할 필요는 없고, 경우에 따라서는 세정을 수행하지 않아도 된다.
또한, 도전막(112a), 도전막(112b)을 형성하는 공정 및 세정 공정 중 어느 한쪽 또는 양쪽에서, 산화물 반도체막(108)의 도전막(112a), 도전막(112b)으로부터 노출된 영역이 얇아지는 경우가 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서는, 도전막(112a), 도전막(112b)으로부터 노출된 영역, 즉, 산화물 반도체막(108_2)은 결정성이 높아진 산화물 반도체막이다. 결정성이 높은 산화물 반도체막은 불순물, 특히, 도전막(112a), 도전막(112b)에 사용되는 구성 원소가 막 중으로 확산되기 어려운 구성이다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 도 8의 (C)에서, 도전막(112a), 도전막(112b)으로부터 노출된 산화물 반도체막(108)의 표면, 즉 산화물 반도체막(108_2)의 표면에 오목부가 형성되는 경우에 대하여 예시하였지만, 이에 한정되지 않고, 도전막(112a), 도전막(112b)으로부터 노출된 산화물 반도체막(108)의 표면은 오목부를 갖지 않아도 된다.
다음에, 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위에 절연막(114) 및 절연막(116)을 형성한다(도 9의 (A) 참조).
또한, 절연막(114)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 하나 이상을 조절하고, 절연막(116)을 연속적으로 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분 유래의 불순물 농도를 저감할 수 있다.
예를 들어, 절연막(114)으로서 PECVD법을 사용하여, 산화질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실레인, 다이실레인, 트라이실레인, 플루오린화 실레인 등이 있다. 산화성 기체로서는 일산화이질소, 이산화질소 등이 있다. 또한, 상기 퇴적성 기체의 유량에 대하여 산화성 기체의 유량을 20배 이상 500배 이하, 바람직하게는 40배 이상 100배 이하로 한다.
본 실시형태에서는, 절연막(114)으로서, 기판(102)을 유지하는 온도를 220로 하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로 하고, 처리실 내의 압력을 20Pa로 하고, 평행 평판 전극에 공급되는 고주파 전력을 13.56MHz, 100W(전력 밀도로서는 1.6×10-2W/cm2)로 하는 PECVD법을 사용하여, 산화질화 실리콘막을 형성한다.
절연막(116)으로서는, PECVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180 이상 350 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에서, 산화 실리콘막 또는 산화질화 실리콘막을 형성한다.
절연막(116)의 성막 조건으로서, 상기 압력의 반응실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라스마 중에서 원료 가스의 분해 효율이 높아져, 산소 라디칼이 증가되고, 원료 가스의 산화가 진행되기 때문에, 절연막(116) 중에서의 산소 함유량이 화학량론적 조성보다 많아진다. 한편, 기판 온도가 상기 온도 범위 내에서 형성된 막에서는, 실리콘과 산소 사이의 결합력이 약하기 때문에, 후의 공정의 가열 처리에 의하여 막 중의 산소의 일부가 탈리된다. 이 결과, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의하여 산소의 일부가 탈리되는 산화물 절연막을 형성할 수 있다.
또한, 절연막(116)의 형성 공정에서, 절연막(114)이 산화물 반도체막(108)의 보호막이 된다. 따라서, 산화물 반도체막(108)으로의 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한, 절연막(116)의 성막 조건에서, 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가함으로써, 절연막(116)의 결함량을 저감할 수 있다. 대표적으로는, ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 바람직하게는 1.5×1017spins/cm3 이하인 결함량이 적은 산화물 절연막을 형성할 수 있다. 이 결과, 트랜지스터(100)의 신뢰성을 높일 수 있다.
또한, 절연막(114), 절연막(116)을 성막한 후에, 가열 처리(이하, 제 2 가열 처리로 함)를 수행하면 적합하다. 제 2 가열 처리에 의하여, 절연막(114), 절연막(116)에 포함되는 질소 산화물을 저감할 수 있다. 또는, 제 2 가열 처리에 의하여, 절연막(114), 절연막(116)에 포함되는 산소의 일부를 산화물 반도체막(108)으로 이동시켜, 산화물 반도체막(108)에 포함되는 산소 결손을 저감할 수 있다.
제 2 가열 처리의 온도는, 대표적으로는, 400 미만, 바람직하게는 375 미만, 더 바람직하게는 150 이상 350 이하로 한다. 제 2 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에, 수소, 물 등이 포함되지 않는 것이 바람직하다. 상기 가열 처리에는, 전기로, RTA 등을 사용할 수 있다.
다음에, 절연막(114), 절연막(116)의 원하는 영역에 개구부(142a), 개구부(142b)를 형성한다(도 9의 (B) 참조).
본 실시형태에서는, 개구부(142a), 개구부(142b)를 드라이 에칭 장치를 사용하여 형성한다. 또한, 개구부(142a)는 도전막(112b)에 도달되고, 개구부(142b)는 도전막(104)에 도달된다.
다음에, 절연막(116) 위에 도전막(120)을 형성한다(도 9의 (C) 참조).
또한, 도 9의 (C)는, 절연막(116) 위에 도전막(120)을 형성할 때의 성막 장치 내부의 단면 모식도이다. 도 9의 (C)에서는, 성막 장치로서 스퍼터링 장치를 사용하고, 상기 스퍼터링 장치 내부에 설치된 타깃(195), 및 타깃(195) 하방에 형성되는 플라스마(196)가 모식적으로 도시되었다.
우선, 도전막(120)을 형성할 때에, 산소 가스를 포함하는 분위기에서 플라스마를 방전시킨다. 이때, 도전막(120)의 피형성면이 되는 절연막(116) 중에 산소가 첨가된다. 또한, 도전막(120)을 형성할 때에, 산소 가스 이외에, 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다.
산소 가스는, 적어도 도전막(120)을 형성할 때에 포함되면 좋고, 도전막(120)을 형성할 때의 성막 가스 전체에 차지하는 산소 가스 비율은, 0%보다 크고 100% 이하, 바람직하게는 10% 이상 100% 이하, 더 바람직하게는 30% 이상 100% 이하이다.
또한, 도 9의 (C)에서, 절연막(116)에 첨가되는 산소 또는 과잉 산소를 모식적으로 파선의 화살표로 나타낸다.
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여, 스퍼터링법에 의하여 도전막(120)을 형성한다.
또한, 본 실시형태에서는, 도전막(120)을 성막할 때에 절연막(116)에 산소를 첨가하는 방법에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 도전막(120)을 형성한 후에, 절연막(116)에 산소를 더 첨가하여도 좋다.
절연막(116)에 산소를 첨가하는 방법으로서는, 예를 들어, 인듐, 주석, 및 실리콘을 갖는 산화물(In-Sn-Si 산화물, ITSO라고도 함) 타깃(In2O3:SnO2:SiO2=85:10:5[중량%])을 사용하여 막 두께 5nm의 ITSO막을 형성하면 좋다. 이 경우, ITSO막의 막 두께로서는, 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하로 하면, 적합하게 산소를 투과시키고, 또한 산소의 방출을 억제할 수 있기 때문에 바람직하다. 그 후, ITSO막을 통과시켜 절연막(116)에 산소를 첨가한다. 산소의 첨가 방법으로서는 이온 도핑법, 이온 주입법, 플라스마 처리법 등을 들 수 있다. 또한, 산소를 첨가할 때에, 기판 측에 바이어스 전압을 인가함으로써 효과적으로 산소를 절연막(116)에 첨가할 수 있다. 상기 바이어스 전압으로서는, 예를 들어, 애싱 장치를 사용하여 상기 애싱 장치의 기판 측에 인가되는 바이어스 전압의 전력 밀도를 1W/cm2 이상 5W/cm2 이하로 하면 좋다. 또한, 산소를 첨가할 때의 기판 온도로서는, 실온 이상 300 이하, 바람직하게는 100 이상 250 이하로 함으로써, 절연막(116)에 효율적으로 산소를 첨가할 수 있다.
다음에, 도전막(120)을 원하는 형상으로 가공함으로써, 섬 형상의 도전막(120a) 및 섬 형상의 도전막(120b)을 형성한다(도 10의 (A) 참조).
본 실시형태에서는 웨트 에칭 장치를 사용하여 도전막(120)을 가공한다.
다음에, 절연막(116), 도전막(120a), 및 도전막(120b) 위에 절연막(118)을 형성한다(도 10의 (B) 참조).
절연막(118)은 수소 및 질소 중 어느 한쪽 또는 양쪽을 갖는다. 절연막(118)으로서는, 예를 들어, 질화 실리콘막을 사용하면 적합하다. 또한, 절연막(118)으로서는, 예를 들어, 스퍼터링법 또는 PECVD법을 사용하여 형성할 수 있다. 예를 들어, 절연막(118)을 PECVD법으로 성막하는 경우, 기판 온도는 400 미만, 바람직하게는 375 미만, 더 바람직하게는 180 이상 350 이하이다. 절연막(118)을 성막하는 경우의 기판 온도를 상술한 범위로 함으로써, 치밀한 막을 형성할 수 있기 때문에 바람직하다. 또한, 절연막(118)을 성막하는 경우의 기판 온도를 상술한 범위로 함으로써, 절연막(114), 절연막(116) 중의 산소 또는 과잉 산소를 산화물 반도체막(108)으로 이동시킬 수 있다.
또한, 절연막(118)으로서 PECVD법에 의하여 질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소와 비교하여 소량의 암모니아를 사용함으로써, 플라스마 중에서 암모니아가 해리되어, 활성종이 발생한다. 상기 활성종이 실리콘을 포함하는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되어, 실리콘 및 수소의 결합이 적고, 결함이 적고, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 기체 및 질소의 분해가 진행되지 않고, 실리콘 및 수소 결합이 잔존하여, 결함이 증대되고, 또한 엉성한 질화 실리콘막이 형성된다. 그러므로, 원료 가스에서, 암모니아에 대한 질소의 유량비를 5배 이상 50배 이하, 10배 이상 50배 이하로 하는 것이 바람직하다.
본 실시형태에서는, PECVD 장치를 사용하여, 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여 절연막(118)으로서 두께 50nm의 질화 실리콘막을 형성한다. 유량은 실레인이 50sccm, 질소가 5000sccm이며, 암모니아가 100sccm이다. 처리실의 압력을 100Pa, 기판 온도를 350로 하고, 27.12MHz의 고주파 전원을 사용하여, 1000W의 고주파 전력을 평행 평판 전극에 공급한다. PECVD 장치는 전극 면적이 6000cm2인 평행 평판형의 PECVD 장치이며, 공급된 전력을 단위 면적당 전력(전력 밀도)으로 환산하면 1.7×10-1W/cm2이다.
또한, 도전막(120a), 도전막(120b)으로서, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 도전막을 형성한 경우, 절연막(118)이 형성됨으로써, 절연막(118)이 갖는 수소 및 질소 중 어느 한쪽 또는 양쪽이 도전막(120a), 도전막(120b) 중에 침입되는 경우가 있다. 이 경우, 도전막(120a), 도전막(120b) 중의 산소 결손과, 산소 및 질소 중 어느 한쪽 또는 양쪽이 결합함으로써, 도전막(120a), 도전막(120b)의 저항이 낮아지는 경우가 있다.
또한, 절연막(118)의 형성 후에, 상술한 제 1 가열 처리 및 제 2 가열 처리와 동등한 가열 처리(이하, 제 3 가열 처리로 함)를 수행하여도 좋다.
제 3 가열 처리를 수행함으로써, 절연막(116)이 갖는 산소가 산화물 반도체막(108) 중으로 이동하여 산화물 반도체막(108) 중의 산소 결손을 보전한다.
이상의 공정으로, 도 3의 (A), 도 3의 (B), 도 3의 (C)에 도시된 트랜지스터(100B)를 제작할 수 있다.
또한, 도 1의 (A), 도 1의 (B), 도 1의 (C)에 도시된 트랜지스터(100)로서는, 도 9의 (A)에 도시된 공정을 수행한 후에 절연막(118)을 형성함으로써 제작할 수 있다. 또한, 도 2의 (A), 도 2의 (B), 도 2의 (C)에 도시된 트랜지스터(100A)로서는, 도전막(112a), 도전막(112b)과, 절연막(114), 절연막(116)의 형성 순서를 변경하고, 또한 절연막(114), 절연막(116)에 개구부(141a), 개구부(141b)를 형성하는 공정을 추가함으로써 제작할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 산화물 반도체막에 대하여, 도 12 및 도 13을 사용하여 설명한다.
<2-1. 산화물 반도체막>
이하에서, 본 발명의 일 형태에 따른 산화물 반도체막에 대하여 설명한다.
본 발명의 일 형태에 따른 산화물 반도체막은 제 1 산화물 반도체막, 및 제 1 산화물 반도체막 위의 제 2 산화물 반도체막을 갖는다.
제 1 산화물 반도체막은 In 산화물 또는 In-Zn 산화물이 바람직하다. 특히, 인듐 및 아연을 포함하는 In-Zn 산화물이 바람직하다.
또한, 제 2 산화물 반도체막은 In-M-Zn 산화물(M은 Al, Ga, 또는 Y)이 바람직하다. 또한, M으로서는, 상기 원소에 더하여, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 탄탈럼, 또는 마그네슘 등으로부터 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
<2-2. 산화물 반도체막의 구조>
산화물 반도체막은 단결정 산화물 반도체막과, 그 이외의 비단결정 산화물 반도체막으로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체막, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous-like Oxide Semiconductor), 및 비정질 산화물 반도체막 등이 있다.
CAAC-OS는 c축 배향성을 갖고, 또한, a-b면 방향에서 복수의 나노 결정이 연결되어, 왜곡을 갖는 결정 구조가 된다. 또한, 왜곡이란 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이에서 격자 배열의 방향이 변화된 부분을 가리킨다.
나노 결정은 육각형을 기본으로 하지만, 정육각형상에 한정되지 않고, 비정육각형상인 경우가 있다. 또한, 왜곡에서, 오각형 및 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한, CAAC-OS에서, 왜곡 근방에서도, 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉, 격자 배열의 왜곡에 의하여, 결정립계의 형성이 억제되는 것을 알 수 있다. 이는 CAAC-OS가 a-b면 방향에서 원자 배열의 배열이 조밀하지 않은 것이나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 왜곡을 허용할 수 있기 때문이라고 생각된다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히, 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그 때문에, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체막과 구별이 되지 않는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체막 사이의 구조를 갖는 산화물 반도체막이다. a-like OS는 공동 또는 저밀도 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체막은 다양한 구조를 취하며 각각이 상이한 특성을 갖는다. 본 발명의 일 형태에 따른 산화물 반도체막은 비정질 산화물 반도체막, 다결정 산화물 반도체막, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
또한, 제 1 산화물 반도체막이 In-Zn 산화물인 경우, 상기 In-Zn 산화물은 인듐 및 산소를 갖는 층(이하, In 층), 및 아연 및 산소를 갖는 층(이하, Zn 층)이 적층된 층상 결정 구조(층상 구조라고도 함)를 갖는다.
또는, 제 1 산화물 반도체막이 In 산화물 또는 In-Zn 산화물인 경우, In 산화물 및 In-Zn 산화물은 빅스비아이트형의 결정 구조를 갖는다.
또한, 제 2 산화물 반도체막이 In-M-Zn 산화물인 경우, 상기 In-M-Zn 산화물은 인듐 및 산소를 갖는 층(이하, In 층)과, 원소 M, 아연, 및 산소를 갖는 층(이하, (M, Zn) 층)이 적층된 층상 구조를 갖는다. 또한, 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn) 층의 원소 M이 인듐과 치환된 경우, (In, M, Zn) 층으로 나타낼 수도 있다. 또한, In 층의 인듐이 원소 M과 치환된 경우, (In, M) 층으로 나타낼 수도 있다.
<2-3. 산화물 반도체막의 원자수비>
다음에, 도 12의 (A), 도 12의 (B), 및 도 12의 (C)를 사용하여 본 발명의 일 형태에 따른 산화물 반도체막이 갖는 각 원소의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 도 12의 (A), 도 12의 (B), 및 도 12의 (C)에서는, 산소의 원자수비에 대해서 기재하지 않는다. 또한, 산화물 반도체막이 갖는 인듐, 원소 M, 및 아연의 원자수비의 각각의 항을 [In], [M], 및 [Zn]으로 한다.
도 12의 (A), 도 12의 (B), 및 도 12의 (C)에서 파선은 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):1(-1≤α≤1)이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):2가 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):3이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):4가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):5가 되는 라인을 나타낸다.
또한, 일점쇄선은 원자수비가 [In]:[M]:[Zn]=5:1:β(β≥0)가 되는 라인, 원자수비가 [In]:[M]:[Zn]=2:1:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:1:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:2:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:3:β가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=1:4:β가 되는 라인을 나타낸다.
또한, 도 12의 (A), 도 12의 (B), 및 도 12의 (C)에 도시된 [In]:[M]:[Zn]=0:2:1의 원자수비 및 그 근방값의 산화물 반도체막은 스피넬형의 결정 구조를 취하기 쉽다.
또한, 산화물 반도체막 중에 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어, 원자수비가 [In]:[M]:[Zn]=0:2:1의 근방값인 경우, 스피넬형의 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 또한, 원자수비가 [In]:[M]:[Zn]=1:0:0의 근방값인 경우, 빅스비아이트형의 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 산화물 반도체막 중에 복수의 상이 공존하는 경우, 상이한 결정 구조 사이에서 결정립계가 형성되는 경우가 있다.
도 12의 (A)에 도시된 영역(A)은 산화물 반도체막이 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 도시한 것이다.
또한, 영역(A)은 [In]:[M]:[Zn]=1:0:0와 [In]:[M]:[Zn]=0:0:1을 연결하는 라인 위도 포함한다.
인듐의 함유율을 높임으로써, 산화물 반도체막의 캐리어 이동도(전자 이동도)를 높일 수 있다. 따라서, 인듐의 함유율이 높은 산화물 반도체막은 인듐의 함유율이 낮은 산화물 반도체막과 비교하여 캐리어 이동도가 높아진다.
한편, 산화물 반도체막 중의 인듐 및 아연의 함유율이 낮아지면, 캐리어 이동도가 낮아진다. 따라서, 원자수비가 [In]:[M]:[Zn]=0:1:0인 경우 및 그 근방값인 경우(예를 들어, 도 12의 (C)에 도시된 영역(C))에는, 절연성이 높아진다.
따라서, 본 발명의 일 형태에 따른 산화물 반도체막은 도 12의 (A)의 영역(A)에 나타내어진 원자수비를 갖는 것이 바람직하다. 영역(A)에 나타내어진 원자수비를 가짐으로써, 캐리어 이동도가 높은 산화물 반도체막으로 할 수 있다.
특히, 제 1 산화물 반도체막이 In 산화물 또는 In-Zn 산화물인 경우, 도 12의 (A)에 도시된 흰 원으로 나타내는 원자수비가 [In]:[M]:[Zn]=1:0:0, [In]:[M]:[Zn]=4:0:1, [In]:[M]:[Zn]=1:0:1, 또는 [In]:[M]:[Zn]=2:0:3으로 나타내어지는 원자수비이면 바람직하다.
특히, 제 1 산화물 반도체막을, [In]:[M]:[Zn]=4:0:1과 [In]:[M]:[Zn]=2:0:3을 연결하는 라인 위의 원자수비로 함으로써, 캐리어 이동도를 높이기 때문에 적합하다.
또한, 제 2 산화물 반도체막이 In-M-Zn 산화물인 경우, 도 12의 (A)의 영역(A)에 나타내어진 범위 중에서도, 도 12의 (B)에 도시된 영역(B)의 범위가 바람직하다. 도 12의 (B)에 도시된 영역(B)에서는, CAAC-OS가 되기 쉽고, 캐리어 이동도도 높은, 우수한 산화물 반도체막을 얻을 수 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 발생하기 어렵다고 할 수 있다. 또한, 불순물의 혼입이나 결함의 생성 등에 의하여 산화물 반도체막의 결정성은 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 갖는 산화물 반도체막은 물리적 성질이 안정된다. 그 때문에, CAAC-OS를 갖는 산화물 반도체막은 열에 강하며, 신뢰성이 높다.
상술한 바와 같이, CAAC-OS를 갖는 산화물 반도체막은 신뢰성이 높기 때문에, 예를 들어, 트랜지스터의 백 채널 측에 위치하는 산화물 반도체막으로서 적합하게 사용할 수 있다.
또한, 영역(B)은 [In]:[M]:[Zn]=4:2:3 내지 4.1 및 그 근방값을 포함한다. 이 근방값에는 예를 들어, [In]:[M]:[Zn]=5:3:4가 포함된다. 또한, 영역(B)은 [In]:[M]:[Zn]=5:1:6 및 그 근방값, 및 [In]:[M]:[Zn]=5:1:7 및 그 근방값을 포함한다.
또한, 산화물 반도체막이 갖는 성질은 원자수비에 따라 일의적으로 정해지지 않는다. 동일한 원자수비이어도 형성 조건에 따라 산화물 반도체막의 성질이 상이한 경우가 있다. 예를 들어, 산화물 반도체막을 스퍼터링 장치로 성막하는 경우, 타깃의 원자수비로부터 벗어난 원자수비의 막이 형성된다. 또한, 성막할 때의 기판 온도에 따라서는, 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다. 따라서, 도시된 영역은 산화물 반도체막이 특정한 특성을 갖는 경향이 있는 원자수비를 나타내는 영역이고, 영역(A) 내지 영역(C)의 경계는 엄밀하지 않다.
<2-4. 산화물 반도체막을 갖는 트랜지스터>
이어서, 상기 산화물 반도체막을 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체막을 트랜지스터에 사용함으로써, 결정립계에서의 캐리어 산란 등을 감소시킬 수 있기 때문에, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 트랜지스터에는, 캐리어 밀도가 낮은 산화물 반도체막을 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮게 하는 경우에는 산화물 반도체막 중의 불순물 농도를 낮게 하여 결함 준위 밀도를 낮게 하면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 산화물 반도체막은 캐리어 밀도가, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체막의 트랩 준위에 포획된 전하는 소실하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 작용하는 경우가 있다. 그 때문에, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정시키기 위해서는, 산화물 반도체막 중의 불순물 농도를 저감하는 것이 유효하다. 또한, 산화물 반도체막 중의 불순물 농도를 저감하기 위해서는, 근접하는 막 중의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<2-5. 산화물 반도체막 중에서의 불순물>
다음에, 산화물 반도체막 중에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체막에서, 제 14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막에서 결함 준위가 형성된다. 이 때문에, 산화물 반도체막에서의 실리콘이나 탄소의 농도와, 산화물 반도체막과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 이 때문에, 산화물 반도체막 중의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체막 중의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체막에서 질소가 포함되면, 캐리어인 전자가 발생하여 캐리어 밀도가 증가되기 때문에, n형화되기 쉽다. 이 결과, 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에서, 질소는 가능한 한 저감되는 것이 바람직하다. 예를 들어, SIMS에 의하여 얻어지는 산화물 반도체막 중의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 수소가 상기 산소 결손에 침입됨으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 이 때문에, 산화물 반도체막 중의 수소는 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 산화물 반도체막에서, SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체막을 트랜지스터의 채널 영역에 사용함으로써, 안정적인 전기 특성을 부여할 수 있다.
<2-6. 밴드도>
이어서, 상술한 산화물 반도체막을 2층의 적층 구조, 또는 3층의 적층 구조로 한 경우에 대하여 설명한다.
산화물 반도체막(S1), 산화물 반도체막(S2), 및 산화물 반도체막(S3)의 적층 구조, 및 적층 구조와 접촉되는 절연막의 밴드도, 산화물 반도체막(S2)과 산화물 반도체막(S3)의 적층 구조, 및 적층 구조와 접촉되는 절연막의 밴드도, 및 산화물 반도체막(S1)과 산화물 반도체막(S2)의 적층 구조, 및 적층 구조와 접촉되는 절연막의 밴드도에 대하여, 도 13을 사용하여 설명한다.
도 13의 (A)는 절연막(I1), 산화물 반도체막(S1), 산화물 반도체막(S2), 산화물 반도체막(S3), 및 절연막(I2)을 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 도 13의 (B)는 절연막(I1), 산화물 반도체막(S2), 산화물 반도체막(S3), 및 절연막(I2)을 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 도 13의 (C)는 절연막(I1), 산화물 반도체막(S1), 산화물 반도체막(S2), 및 절연막(I2)을 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 밴드도는 용이하게 이해하기 위하여 절연막(I1), 산화물 반도체막(S1), 산화물 반도체막(S2), 산화물 반도체막(S3), 및 절연막(I2)의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
산화물 반도체막(S1), 산화물 반도체막(S3)의 전도대 하단의 에너지 준위는 산화물 반도체막(S2)의 전도대 하단의 에너지 준위보다 진공 준위에 가깝고, 대표적으로는, 산화물 반도체막(S2)의 전도대 하단의 에너지 준위와, 산화물 반도체막(S1), 산화물 반도체막(S3)의 전도대 하단의 에너지 준위의 차이가 0.15eV 이상 또는 0.5eV 이상이고, 또한 2eV 이하 또는 1eV 이하인 것이 바람직하다. 즉, 산화물 반도체막(S1), 산화물 반도체막(S3)의 전자 친화력과, 산화물 반도체막(S2)의 전자 친화력의 차이가 0.15eV 이상 또는 0.5eV 이상이고, 또한 2eV 이하 또는 1eV 이하인 것이 바람직하다.
도 13의 (A), 도 13의 (B), 및 도 13의 (C)에 도시된 바와 같이, 산화물 반도체막(S1), 산화물 반도체막(S2), 산화물 반도체막(S3)에서, 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이러한 밴드도를 갖기 위해서는, 산화물 반도체막(S1)과 산화물 반도체막(S2)의 계면, 또는 산화물 반도체막(S2)과 산화물 반도체막(S3)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하면 좋다.
구체적으로는, 산화물 반도체막(S1)과 산화물 반도체막(S2), 산화물 반도체막(S2)과 산화물 반도체막(S3)이, 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물 반도체막(S2)이 In-Ga-Zn 산화물 반도체막인 경우, 산화물 반도체막(S1), 산화물 반도체막(S3)으로서, In-Ga-Zn 산화물 반도체막, Ga-Zn 산화물 반도체막, 산화 갈륨 등을 사용하면 좋다.
이때, 캐리어의 경로는 주로 산화물 반도체막(S2)이 된다. 산화물 반도체막(S1)과 산화물 반도체막(S2)의 계면, 및 산화물 반도체막(S2)과 산화물 반도체막(S3)의 계면에서의 결함 준위 밀도를 낮게 할 수 있기 때문에, 계면 산란으로 인한 캐리어 전도로의 영향이 작고, 높은 온 전류를 얻을 수 있다.
트랩 준위에 전자가 포획됨으로써, 포획된 전자는 고정 전하와 같이 작용하기 때문에, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다. 산화물 반도체막(S1), 산화물 반도체막(S3)을 제공함으로써, 트랩 준위를 산화물 반도체막(S2)으로부터 멀리할 수 있다. 상기 구성으로 함으로써, 트랜지스터의 문턱 전압이 플러스 방향으로 시프트되는 것을 방지할 수 있다.
산화물 반도체막(S1), 산화물 반도체막(S3)은, 산화물 반도체막(S2)과 비교하여, 도전율이 충분히 낮은 재료를 사용한다. 이때, 산화물 반도체막(S2), 산화물 반도체막(S2)과 산화물 반도체막(S1)의 계면, 및 산화물 반도체막(S2)과 산화물 반도체막(S3)의 계면이 주로 채널 영역으로서 기능한다. 예를 들어, 산화물 반도체막(S1), 산화물 반도체막(S3)에는 도 12의 (C)에서, 절연성이 높아지는 영역(C)에 나타내어진 원자수비의 산화물 반도체막을 사용하면 좋다. 또한, 도 12의 (C)에 도시된 영역(C)은 [In]:[M]:[Zn]=0:1:0 및 그 근방값, [In]:[M]:[Zn]=1:3:2 및 그 근방값, 및 [In]:[M]:[Zn]=1:3:4 및 그 근방값인 원자수비를 나타낸 것이다.
특히, 산화물 반도체막(S2)으로서 영역(A)에 나타내어진 원자수비를 갖는 산화물 반도체막을 사용하는 경우, 산화물 반도체막(S1) 및 산화물 반도체막(S3)에는 [M]/[In]이 1 이상, 바람직하게는 2 이상인 산화물 반도체막을 사용하는 것이 바람직하다. 또한, 산화물 반도체막(S3)으로서 충분히 높은 절연성을 얻을 수 있는 [M]/([Zn]+[In])이 1 이상인 산화물 반도체막을 사용하는 것이 적합하다.
또한, 본 실시형태에 나타내는 구성은 다른 실시형태 또는 실시예에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태에서 예시된 트랜지스터를 갖는 표시 장치의 일례에 대하여, 도 14 내지 도 20을 사용하여 이하에서 설명한다.
도 14는 표시 장치의 일례를 도시한 상면도이다. 도 14에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702), 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706), 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 밀봉재(712), 제 1 기판(701)에 대향하도록 제공되는 제 2 기판(705)을 갖는다. 또한, 제 1 기판(701)과 제 2 기판(705)은 밀봉재(712)에 의하여 밀봉된다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 밀봉재(712), 및 제 2 기판(705)에 의하여 밀봉된다. 또한, 도 14에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한, 표시 장치(700)에는 제 1 기판(701) 위의, 밀봉재(712)에 의하여 둘러싸인 영역과는 상이한 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 각각 전기적으로 접속되는 FPC(Flexible printed circuit) 단자부(708)가 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 각각 접속되어 있다. FPC(716)에 의하여 공급되는 각종 신호 등은 신호선(710)을 통하여, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
또한, 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수 제공하여도 좋다. 또한, 표시 장치(700)로서는, 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)와 동일한 제 1 기판(701)에 형성하는 예를 나타내지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을, 제 1 기판(701)에 형성하는 구성으로 하여도 좋다. 또한, 별도로 형성된 구동 회로 기판의 접속 방법은 특히 한정되지 않고, COG(Chip On Glass) 방식, 와이어 본딩 방식 등을 사용할 수 있다.
또한, 표시 장치(700)가 갖는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 갖고, 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터를 적용할 수 있다.
또한, 표시 장치(700)는 다양한 소자를 가질 수 있다. 상기 소자의 일례로서는, 예를 들어, 일렉트로루미네선스(EL) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, LED 등), 발광 트랜지스터 소자(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크 소자, 전기 영동 소자, 일렉트로웨팅 소자, 플라스마 디스플레이 패널(PDP), MEMS(micro electro mechanical systems) 디스플레이(예를 들어, 그레이팅 라이트 밸브(GLV), 디지털 마이크로 미러 디바이스(DMD), 디지털 마이크로 셔터(DMS) 소자, IMOD(interferometric modulator display) 소자 등), 압전 세라믹 디스플레이 등을 들 수 있다.
또한, EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED(Surface-conduction Electron-emitter Display)방식 평면형 디스플레이 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 소자 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하기 위해서는, 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전체가 알루미늄, 은 등을 갖도록 하면 좋다. 또한, 그 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비전력을 더 저감할 수 있다.
또한, 표시 장치(700)에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에, 화소에서 제어되는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, R의 화소, G의 화소, B의 화소, 및 W(백색)의 화소의 4화소로부터 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 따라, 상이한 2색을 선택하여 구성하여도 좋다. 또는, RGB에, 황색, 시안, 마젠타 등을 1색 이상 추가하여도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 개시되는 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 백라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색 발광(W)을 사용하여 표시 장치를 풀 컬러 표시시키기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은 예를 들어, 적색(R), 녹색(G), 청색(B), 황색(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우와 비교하여 색 재현성을 높일 수 있다. 이때, 착색층을 갖는 영역 및 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시를 수행할 때에, 착색층에 의한 휘도의 저하를 적게 할 수 있어, 소비전력을 20% 내지 30% 정도 저감할 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀 컬러 표시하는 경우, R, G, B, Y, W를 각각의 발광색을 갖는 소자로부터 발광시켜도 좋다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다 소비전력을 더 저감할 수 있는 경우가 있다.
또한, 컬러화 방식으로서는, 상술한 백색 발광으로부터의 발광의 일부를 컬러 필터를 통과시킴으로써 적색, 녹색, 청색으로 변환하는 방식(컬러 필터 방식) 이외에, 적색, 녹색, 청색의 발광을 각각 사용하는 방식(3색 방식), 또는 청색 발광으로부터의 발광의 일부를 적색이나 녹색으로 변환하는 방식(색 변환 방식, 퀀텀닷(quantum dot) 방식)을 적용하여도 좋다.
본 실시형태에서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여, 도 15 및 도 17을 사용하여 설명한다. 또한, 도 15는 도 14에 도시된 일점쇄선(Q-R)에서의 단면도이며, 표시 소자로서 액정 소자를 사용한 구성이다. 또한, 도 17은 도 14에 도시된 일점쇄선(Q-R)에서의 단면도이며, 표시 소자로서 EL 소자를 사용한 구성이다.
우선 도 15 및 도 17에 도시된 공통 부분에 대하여 설명하고, 그 다음에 상이한 부분에 대하여 이하에서 설명한다.
<3-1. 표시 장치의 공통 부분에 관한 설명>
도 15 및 도 17에 도시된 표시 장치(700)는 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 갖는다. 또한, 리드 배선부(711)는 신호선(710)을 갖는다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 갖는다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다.
트랜지스터(750) 및 트랜지스터(752)는 상술한 트랜지스터(100D)와 마찬가지의 구성이다. 또한, 트랜지스터(750) 및 트랜지스터(752)의 구성에 대해서는, 상기 실시형태에 나타낸 것 이외의 트랜지스터를 사용하여도 좋다.
본 실시형태에서 사용되는 트랜지스터는 고순도화되어, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는다. 상기 트랜지스터는 오프 전류를 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 그러므로, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용되는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속으로 구동할 수 있다. 예를 들어, 이와 같이 고속으로 구동할 수 있는 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용되는 드라이버 트랜지스터를 동일한 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다. 또한, 화소부에서도, 고속으로 구동할 수 있는 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 트랜지스터(750)가 갖는 제 1 게이트 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 하부 전극, 및 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 상부 전극을 갖는다. 또한, 하부 전극과 상부 전극 사이에는, 트랜지스터(750)가 갖는 제 1 게이트 절연막으로서 기능하는 절연막과 동일한 절연막을 형성하는 공정을 거쳐 형성되는 절연막이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 개재된 적층형의 구조이다.
또한, 도 15 및 도 17에서, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에, 평탄화 절연막(770)이 제공된다.
평탄화 절연막(770)으로서는, 폴리이미드 수지, 아크릴 수지, 폴리이미드아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 에폭시 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(770)을 형성하여도 좋다. 또한, 평탄화 절연막(770)을 제공하지 않는 구성으로 하여도 좋다.
또한, 도 15 및 도 17에서는, 화소부(702)가 갖는 트랜지스터(750)와, 소스 드라이버 회로부(704)가 갖는 트랜지스터(752)에 동일한 구조의 트랜지스터를 사용하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 화소부(702)와 소스 드라이버 회로부(704)에는 상이한 트랜지스터를 사용하여도 좋다. 구체적으로는, 화소부(702)에 스태거형의 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 실시형태 1에 나타낸 역 스태거형의 트랜지스터를 사용하는 구성, 또는 화소부(702)에 실시형태 1에 나타낸 역 스태거형의 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 스태거형의 트랜지스터를 사용하는 구성 등을 들 수 있다. 또한, 상기 소스 드라이버 회로부(704)를 게이트 드라이버 회로부로 바꿔 읽어도 좋다.
또한, 신호선(710)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 신호선(710)으로서, 예를 들어, 구리 원소를 포함하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적고, 대화면에서 표시할 수 있다.
또한, FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 갖는다. 또한, 접속 전극(760)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 또한, 접속 전극(760)은 이방성 도전막(780)을 통하여, FPC(716)가 갖는 단자와 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들어, 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서 가요성을 갖는 기판을 사용하여도 좋다. 상기 가요성을 갖는 기판으로서는, 예를 들어, 플라스틱 기판 등을 들 수 있다.
또한, 제 1 기판(701)과 제 2 기판(705) 사이에는, 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 주상의 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서 구상의 스페이서를 사용하여도 좋다.
또한, 제 2 기판(705) 측에는 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)과 접촉되는 절연막(734)이 제공된다.
<3-2. 액정 소자를 사용하는 표시 장치의 구성예>
도 15에 도시된 표시 장치(700)는 액정 소자(775)를 갖는다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 갖는다. 도전막(774)은 제 2 기판(705) 측에 제공되며, 대향 전극으로서의 기능을 갖는다. 도 15에 도시된 표시 장치(700)는, 도전막(772) 및 도전막(774)에 인가되는 전압에 의하여, 액정층(776)의 배향 상태가 변화됨으로써 광의 투과, 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막과 전기적으로 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고, 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 또한, 도전막(772)은 반사 전극으로서의 기능을 갖는다. 도 15에 도시된 표시 장치(700)는, 외광을 이용하여 도전막(772)으로 광을 반사하고 착색막(736)을 통하여 표시하는, 소위 반사형의 컬러 액정 표시 장치이다.
도전막(772)으로서는, 가시광에서 투광성이 있는 도전막, 또는 가시광에서 반사성이 있는 도전막을 사용할 수 있다. 가시광에서 투광성이 있는 도전막으로서는, 예를 들어, 인듐(In), 아연(Zn), 주석(Sn) 중으로부터 선택된 1종류를 포함하는 재료를 사용하면 좋다. 가시광에서 반사성이 있는 도전막으로서는, 예를 들어, 알루미늄 또는 은을 포함하는 재료를 사용하면 좋다. 본 실시형태에서는, 도전막(772)으로서, 가시광에서 반사성이 있는 도전막을 사용한다.
또한, 도 15에서는, 도전막(772)을 트랜지스터(750)의 드레인 전극으로서 기능하는 도전막과 접속되는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 도 16에 도시된 바와 같이, 접속 전극으로서 기능하는 도전막(777)을 사이에 끼워지고 트랜지스터(750)의 드레인 전극으로서 기능하는 도전막과 도전막(772)을 전기적으로 접속시키는 구성으로 하여도 좋다. 또한, 트랜지스터(750)의 제 2 게이트 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되기 때문에, 제조 공정을 증가시키지 않고, 도전막(777)을 형성할 수 있다.
또한, 도 15에 도시된 표시 장치(700)는 반사형의 컬러 액정 표시 장치에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 가시광에서 투광성이 있는 도전막을 사용함으로써, 도전막(772)을 투과형의 컬러 액정 표시 장치로 하여도 좋다. 또는, 반사형의 컬러 액정 표시 장치와 투과형의 컬러 액정 표시 장치를 조합한, 소위 반투과형의 컬러 액정 표시 장치로 하여도 좋다.
여기서, 투과형의 컬러 액정 표시 장치의 일례를 도 18에 도시하였다. 도 18은 도 14에 도시된 일정쇄선(Q-R)에서의 단면도이고, 표시 소자로서 액정 소자를 사용한 구성이다. 또한, 도 18에 도시된 표시 장치(700)는, 액정 소자의 구동 방식으로서 횡전계 방식(예를 들어, FFS 모드)을 사용하는 구성의 일례이다. 도 18에 도시된 구성의 경우, 화소 전극으로서 기능하는 도전막(772) 위에 절연막(773)이 제공되고, 절연막(773) 위에 도전막(774)이 제공된다. 이 경우, 도전막(774)은 공통 전극(코먼 전극이라고도 함)으로서의 기능을 갖고, 절연막(773)을 통하여 도전막(772)과 도전막(774) 사이에 발생하는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다.
또한, 도 15 및 도 18에 도시하지 않았지만, 도전막(772) 및 도전막(774) 중 어느 한쪽 또는 양쪽에, 액정층(776)과 접촉되는 측에 각각 배향막을 제공하는 구성으로 하여도 좋다. 또한, 도 15 및 도 18에 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭 상, 스멕틱 상, 큐빅 상, 키랄 네마틱 상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이고, 콜레스테릭 액정의 온도가 증가되면서 콜레스테릭 상이 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여 수중량％ 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하다. 또한, 배향막을 제공하지 않아도 되고 러빙 처리도 불필요하기 때문에, 러빙 처리에 의하여 발생되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 또한, 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
또한, 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들어, 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지를 들 수 있지만, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
<3-3. 발광 소자를 사용하는 표시 장치>
도 17에 도시된 표시 장치(700)는 발광 소자(782)를 갖는다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 갖는다. 도 17에 도시된 표시 장치(700)는, 발광 소자(782)가 갖는 EL층(786)으로부터의 발광에 의하여, 화상을 표시할 수 있다. 또한, EL층(786)은 유기 화합물 또는 퀀텀닷 등의 무기 화합물을 갖는다.
유기 화합물에 사용할 수 있는 재료로서는, 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한, 퀀텀닷에 사용할 수 있는 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 쉘형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다. 또한, 12족 및 16족, 13족 및 15족, 또는 14족 및 16족의 원소군을 포함하는 재료를 사용하여도 좋다. 또는, 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 알루미늄(Al) 등의 원소를 갖는 퀀텀닷 재료를 사용하여도 좋다.
또한, 도 17에 도시된 표시 장치(700)에는 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조이다. 따라서, 도전막(788)은 투광성을 기지며, EL층(786)이 발하는 광을 투과시킨다. 또한, 본 실시형태에서는 톱 이미션 구조에 대하여 예시하지만, 이에 한정되지 않는다. 예를 들어, 도전막(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전막(772) 측 및 도전막(788) 측의 양쪽으로 광을 사출하는 듀얼 이미션 구조에도 적용할 수 있다.
또한, 발광 소자(782)와 중첩되는 위치에 착색막(736)이 제공되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 제공된다. 또한, 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한, 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한, 도 17에 도시된 표시 장치(700)에서는 착색막(736)을 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, EL층(786)을 구분 도포 방식에 의하여 형성하는 경우에는, 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
<3-4. 표시 장치에 입출력 장치를 제공하는 구성예>
또한, 도 17 및 도 18에 도시된 표시 장치(700)에 입출력 장치를 제공하여도 좋다. 상기 입출력 장치로서는, 예를 들어, 터치 패널 등을 들 수 있다.
도 17 및 도 18에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성을 도 19 및 도 20에 도시하였다.
도 19는 도 17에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성의 단면도이고, 도 20은 도 18에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성의 단면도이다.
우선, 도 19 및 도 20에 도시된 터치 패널(791)에 대하여 이하에서 설명한다.
도 19 및 도 20에 도시된 터치 패널(791)은 기판(705)과 착색막(736) 사이에 제공되는 소위 인셀형의 터치 패널이다. 터치 패널(791)은 차광막(738) 및 착색막(736)을 형성하기 전에, 기판(705) 측에 형성하면 좋다.
또한, 터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 갖는다. 예를 들어, 손가락이나 스타일러스 등의 피검지체가 근접함으로써, 전극(793)과 전극(794)의 상호 용량의 변화를 검지할 수 있다
또한, 도 19 및 도 20에 도시된 트랜지스터(750) 상방에서는, 전극(793)과 전극(794)의 교차부를 명시하였다. 전극(796)은 절연막(795)에 제공된 개구부를 통하여, 전극(794)을 끼우는 2개의 전극(793)과 전기적으로 접속된다. 또한, 도 19 및 도 20에서는, 전극(796)이 제공되는 영역을 화소부(702)에 제공하는 구성을 예시하였지만, 이에 한정되지 않고, 예를 들어, 소스 드라이버 회로부(704)에 형성하여도 좋다.
전극(793) 및 전극(794)은 차광막(738)과 중첩되는 영역에 제공된다. 또한, 도 19에 도시된 바와 같이, 전극(793)은 발광 소자(782)와 중첩되지 않도록 제공되면 바람직하다. 또한, 도 20에 도시된 바와 같이, 전극(793)은 액정 소자(775)와 중첩되지 않도록 제공되면 바람직하다. 바꿔 말하면, 전극(793)은 발광 소자(782) 및 액정 소자(775)와 중첩되는 영역에 개구부를 갖는다. 즉, 전극(793)은 메시 형상을 갖는다. 이러한 구성으로 함으로써, 전극(793)은 발광 소자(782)가 사출하는 광을 차단하지 않는 구성으로 할 수 있다. 또는, 전극(793)은 액정 소자(775)를 투과하는 광을 차단하지 않는 구성으로 할 수 있다. 따라서, 터치 패널(791)을 배치하는 것에 의한 휘도의 저하가 매우 적기 때문에, 시인성이 높고, 또한 소비전력이 저감된 표시 장치를 실현할 수 있다. 또한, 전극(794)도 마찬가지의 구성으로 하면 좋다.
또한, 전극(793) 및 전극(794)이 발광 소자(782)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광의 투과율이 낮은 금속 재료를 사용할 수 있다. 또는, 전극(793) 및 전극(794)이 액정 소자(775)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광의 투과율이 낮은 금속 재료를 사용할 수 있다.
그 때문에, 가시광의 투과율이 높은 산화물 재료를 사용한 전극과 비교하여, 전극(793) 및 전극(794)의 저항을 낮게 할 수 있어, 터치 패널의 센서 감도를 향상시킬 수 있다.
예를 들어, 전극(793), 전극(794), 전극(796)에는 도전성 나노 와이어를 사용하여도 좋다. 상기 나노 와이어는 직경의 평균값이 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하의 크기로 하면 좋다. 또한, 상기 나노 와이어로서는, Ag 나노 와이어, Cu 나노 와이어, 또는 Al 나노 와이어 등의 금속 나노 와이어, 또는 카본 나노 튜브 등을 사용하면 좋다. 예를 들어, 전극(793), 전극(794), 전극(796) 중 어느 하나 또는 전부에 Ag 나노 와이어를 사용하는 경우, 가시광에서의 광 투과율을 89% 이상, 시트 저항값을 40Ω/□ 이상 100Ω/□ 이하로 할 수 있다.
또한, 도 19 및 도 20에서는, 인셀형의 터치 패널의 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 표시 장치(700) 위에 형성되는 소위 온셀형의 터치 패널이나, 표시 장치(700)에 접착시켜 사용되는 소위 아웃셀형의 터치 패널로 하여도 좋다.
이와 같이, 본 발명의 일 형태에 따른 표시 장치는 다양한 형태의 터치 패널과 조합하여 사용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 대하여, 도 21 및 도 22를 참조하여 설명한다.
<4-1. 반도체 장치의 구성예>
도 21의 (A)는 본 발명의 일 형태에 따른 반도체 장치(190)의 상면도이고, 도 21의 (B)는 도 21의 (A)에 도시된 일점쇄선(A1-A2) 사이에서의 절단면의 단면도에 상당한다. 또한, 도 21의 (B)는 트랜지스터(Tr1)의 채널 길이(L) 방향의 단면 및 트랜지스터(Tr2)의 채널 길이(L) 방향의 단면을 포함한다. 또한, 도 22는 도 21의 (A)에 도시된 일점쇄선(B1-B2) 사이에서의 절단면의 단면도에 상당한다. 또한, 도 22는 트랜지스터(Tr1)의 채널 폭(W) 방향의 단면을 포함한다.
또한, 도 21의 (A)에서는, 번잡해지는 것을 피하기 위하여, 반도체 장치(190)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등) 및 구성 요소의 부호의 일부를 생략하여 도시하였다. 또한, 반도체 장치의 상면도에서는, 이후의 도면에서도 도 21의 (A)와 마찬가지로, 구성 요소의 일부 및 구성 요소의 부호의 일부를 생략하여 도시한 경우가 있다.
도 21의 (A), 도 21의 (B)에 도시된 반도체 장치(190)는 트랜지스터(Tr1), 및 트랜지스터(Tr1)와 적어도 일부가 서로 중첩되는 트랜지스터(Tr2)를 갖는다. 또한, 트랜지스터(Tr1) 및 트랜지스터(Tr2)는 양쪽 모두 보텀 게이트 구조의 트랜지스터이다.
예를 들어, 트랜지스터(Tr1)와 트랜지스터(Tr2)의 적어도 일부가 서로 중첩되는 영역을 제공함으로써, 트랜지스터의 배치 면적을 축소시킬 수 있다.
트랜지스터(Tr1)는 기판(102) 위의 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 도전막(112a), 산화물 반도체막(108) 위의 도전막(112b), 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위의 절연막(114), 절연막(114) 위의 절연막(116), 및 절연막(116) 위의 도전막(122c)을 갖는다.
또한, 트랜지스터(Tr2)는 도전막(112b), 도전막(112b) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(116) 위의 산화물 반도체막(128), 산화물 반도체막(128) 위의 도전막(122a), 산화물 반도체막(128) 위의 도전막(122b), 산화물 반도체막(128), 도전막(122a), 및 도전막(122b) 위의 절연막(124), 절연막(124) 위의 절연막(126), 및 절연막(126) 위의 도전막(130)을 갖는다. 또한, 도전막(130)은 절연막(124), 절연막(126)에 제공된 개구부(182)를 통하여 도전막(122a)과 접속된다.
또한, 도 21의 (A), 도 21의 (B)에 도시된 바와 같이, 산화물 반도체막(108)과 산화물 반도체막(128)은 서로 중첩되는 영역을 갖는다. 또한, 도 21의 (A), 도 21의 (B)에 도시된 바와 같이, 트랜지스터(Tr1)의 산화물 반도체막(108)에 형성되는 채녈 영역과, 트랜지스터(Tr2)의 산화물 반도체막(128)에 형성되는 채녈 영역은 서로 중첩되지 않는 것이 적합하다.
트랜지스터(Tr1)의 채녈 영역과 트랜지스터(Tr2)의 채녈 영역이 서로 중첩되는 경우, 어느 한쪽의 트랜지스터가 동작할 때에 다른 쪽에 영향을 미치는 경우가 있다. 이 영향을 회피하기 위하여, 트랜지스터(Tr1)와 트랜지스터(Tr2) 사이의 간격을 크게 하는 구성, 또는 트랜지스터(Tr1)와 트랜지스터(Tr2) 사이에 도전막을 제공하는 구성 등을 들 수 있다. 그러나, 전자의 구성의 경우, 반도체 장치가 두꺼워지기 때문에, 예를 들어, 반도체 장치(190)를 플렉시블 기판 등에 형성하는 경우, 굽힘성 등이 문제가 되는 경우가 있다. 또한, 후자의 구성의 경우, 도전막을 형성하는 공정의 증가, 및 전자의 구성의 경우와 마찬가지로 반도체 장치가 두꺼워지기 때문에 문제가 되는 경우가 있다.
한편, 본 발명의 일 형태에 따른 반도체 장치(190)에서는, 트랜지스터(Tr1)와 트랜지스터(Tr2)를 중첩시켜 배치하고, 또한 각 트랜지스터의 채널 영역을 중첩시키지 않고 제공한다. 또한, 채널 영역이 형성되는 산화물 반도체막의 일부를 중첩시켜 배치함으로써, 트랜지스터의 배치 면적을 적합하게 축소시킬 수 있다.
또한, 산화물 반도체막(108) 및 산화물 반도체막(128)은 각각 In, M(M은 Al. Ga, 또는 Y), 및 Zn을 갖는다. 예를 들어, 산화물 반도체막(108) 및 산화물 반도체막(128)으로서는, 각각 In의 원자수비가 M의 원자수비보다 많은 영역을 가지면 바람직하다. 다만, 본 발명의 일 형태에 따른 반도체 장치는, 이에 한정되지 않고, In의 원자수비가 M의 원자수비보다 적은 영역을 갖는 구성, 또는 In의 원자수비가 M의 원자수비와 동일한 영역을 갖는 구성으로 하여도 좋다.
또한, 산화물 반도체막(108)과 산화물 반도체막(128)은 조성이 동일하면 바람직하고, 또는 조성이 실질적으로 동일하면 바람직하다. 산화물 반도체막(108)과 산화물 반도체막(128)의 조성을 동일하게 함으로써, 제조 비용을 저감할 수 있다. 다만, 본 발명의 일 형태에 따른 반도체 장치는 이에 한정되지 않고, 산화물 반도체막(108)과 산화물 반도체막(128)의 조성을 상이하게 하여도 좋다.
또한, 도 21의 (A), 도 21의 (B)에 도시된 반도체 장치(190)는 표시 장치의 화소 회로에 적합하게 사용할 수 있고, 도 21의 (A), 도 21의 (B)에 도시된 바와 같은 배치로 함으로써, 표시 장치의 화소 밀도를 높일 수 있다. 예를 들어, 표시 장치의 화소 밀도가 1000ppi(pixel per inch)를 초과하는 경우, 또는 표시 장치의 화소 밀도가 2000ppi를 초과하는 경우에도, 도 21의 (A), 도 21의 (B)에 도시된 바와 같은 배치로 함으로써, 화소의 개구율을 높일 수 있다. 또한, ppi는 1인치당 화소수를 나타내는 단위이다.
또한, 도 21의 (A), 도 21의 (B)에 도시된 반도체 장치(190)를 표시 장치의 화소에 적용하는 경우, 예를 들어, 트랜지스터의 채널 길이(L) 및 채널 폭(W), 또는 트랜지스터와 접속되는 배선 및 전극의 선 폭 등을 비교적 크게 할 수 있다. 예를 들어, 트랜지스터(Tr1)와 트랜지스터(Tr2)를 동일한 평면 위에 배치하는 경우와 비교하여, 도 21의 (A), 도 21의 (B)에 도시된 바와 같이, 트랜지스터(Tr1)와 트랜지스터(Tr2)의 적어도 일부를 중첩시켜 배치함으로써, 선 폭 등을 크게 할 수 있기 때문에, 가공 치수의 편차를 저감할 수 있다.
또한, 트랜지스터(Tr1) 및 트랜지스터(Tr2)에는, 도전막 및 절연막 중 어느 한쪽 또는 양쪽을 공통적으로 사용할 수 있기 때문에, 마스크 개수 또는 공정수를 삭감할 수 있다.
예를 들어, 트랜지스터(Tr1)에서, 도전막(104)이 제 1 게이트 전극으로서 기능하고, 도전막(112a)이 소스 전극으로서 기능하고, 도전막(112b)이 드레인 전극으로서 기능하고, 도전막(122c)이 제 2 게이트 전극으로서 기능한다. 또한, 트랜지스터(Tr1)에서, 절연막(106)이 제 1 게이트 절연막으로서 기능하고, 절연막(114), 절연막(116)이 제 2 게이트 절연막으로서 기능한다. 또한, 트랜지스터(Tr2)에서, 도전막(112b)이 제 1 게이트 전극으로서 기능하고, 도전막(122a)이 소스 전극으로서 기능하고, 도전막(122b)이 드레인 전극으로서 기능하고, 도전막(130)이 제 2 게이트 전극으로서 기능한다. 또한, 트랜지스터(Tr2)에서, 절연막(114), 절연막(116)이 제 1 게이트 절연막으로서 기능하고, 절연막(124), 절연막(126)이 제 2 게이트 절연막으로서 기능한다.
또한, 본 명세서 등에서, 절연막(106)을 제 1 절연막이라고, 절연막(114), 절연막(116)을 제 2 절연막이라고, 절연막(124), 절연막(126)을 제 3 절연막이라고 각각 호칭하는 경우가 있다.
또한, 도전막(130) 위에는, 절연막(134), 및 절연막(134) 위의 절연막(136)이 제공된다. 또한, 절연막(134), 절연막(136)에는, 도전막(130)에 도달되는 개구부(184)가 제공된다. 또한, 절연막(136) 위에는 도전막(138)이 제공된다. 또한, 도전막(138)은 개구부(184)를 통하여 도전막(130)과 접속된다.
또한, 도전막(138) 위에는, 절연막(140), EL층(142), 및 도전막(144)이 제공된다. 절연막(140)은 도전막(138)의 측단부의 일부를 덮고, 인접되는 화소 사이에서의 도전막(138)의 단락을 방지하는 기능을 갖는다. 또한, EL층(142)은 발광하는 기능을 갖는다. 또한, 도전막(138), EL층(142), 및 도전막(144)에 의하여 발광 소자(160)가 구성된다. 도전막(138)은 발광 소자(160)의 한쪽의 전극으로서 기능하고, 도전막(144)은 발광 소자(160)의 다른 쪽의 전극으로서 기능한다.
이상과 같이, 본 발명의 일 형태에 따른 반도체 장치는 복수의 트랜지스터를 적층 구조로 하여 트랜지스터의 설치 면적을 축소시킨다. 또한, 복수의 트랜지스터에 절연막 및 도전막 중 어느 한쪽 또는 양쪽을 공통적으로 사용함으로써, 마스크 개수 또는 공정수를 삭감할 수 있다.
또한, 도 21의 (A), 도 21의 (B)에 도시된 바와 같이, 트랜지스터(Tr1) 및 트랜지스터(Tr2)는 각각 게이트 전극을 2개 갖는 구성이다.
여기서, 게이트 전극을 2개 갖는 구성의 효과에 대하여, 도 21의 (A), 도 21의 (B), 및 도 22를 사용하여 설명한다.
도 22에 도시된 바와 같이, 제 2 게이트 전극으로서 기능하는 도전막(122c)은, 개구부(181)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)과 전기적으로 접속된다. 따라서, 도전막(104)과 도전막(122c)에는 동일한 전위가 공급된다. 또한, 도 22에 도시된 바와 같이, 산화물 반도체막(108)은 도전막(104) 및 도전막(122c)과 대향하도록 위치하고, 2개의 게이트 전극으로서 기능하는 도전막에 끼워진다. 도전막(104) 및 도전막(122c)의 채널 폭 방향의 길이는 각각 산화물 반도체막(108)의 채널 폭 방향의 길이보다 길고, 산화물 반도체막(108) 전체는 절연막(106), 절연막(114), 절연막(116)을 개재하여 도전막(104) 및 도전막(122c)에 의하여 덮여 있다.
바꿔 말하면, 도전막(104) 및 도전막(122c)은 절연막(106), 절연막(114), 절연막(116)에 제공되는 개구부(181)에서 접속되고, 또한 산화물 반도체막(108)의 측단부보다 외측에 위치하는 영역을 갖는다. 이러한 구성으로 함으로써, 트랜지스터(Tr1)에 포함되는 산화물 반도체막(108)을 도전막(104)과 도전막(122c)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 즉, 트랜지스터(Tr1)는 S-Channel 구조를 갖는다.
또한, 상기 설명에서는, 제 1 게이트 전극과 제 2 게이트 전극을 접속시키는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 도 21의 (B)에 도시된 트랜지스터(Tr2)와 같이, 제 2 게이트 전극으로서 기능하는 도전막(130)을 트랜지스터(Tr2)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(122a)과 전기적으로 접속시키는 구성으로 하여도 좋다.
<4-2. 반도체 장치의 구성 요소>
다음에, 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 상세히 설명한다. 또한, 실시형태 1에 나타낸 구성과 마찬가지의 구성에 대해서는 동일한 부호를 붙이고, 그 상세한 설명에 대해서는 생략한다.
[도전막]
도전막(122a), 도전막(122b), 도전막(122c), 도전막(130), 도전막(138), 및 도전막(144)으로서는, 도전막(104), 도전막(112a), 도전막(112b), 도전막(120a), 및 도전막(120b)과 마찬가지의 재료를 사용할 수 있다.
또한, 도전막(122a), 도전막(122b), 도전막(122c), 도전막(130), 도전막(138), 및 도전막(144)에는, 인듐 및 주석을 갖는 산화물, 텅스텐 및 인듐을 갖는 산화물, 텅스텐, 인듐, 및 아연을 갖는 산화물, 타이타늄 및 인듐을 갖는 산화물, 타이타늄, 인듐, 및 주석을 갖는 산화물, 인듐 및 아연을 갖는 산화물, 실리콘, 인듐, 및 주석을 갖는 산화물, 인듐, 갈륨, 및 아연을 갖는 산화물 등의 산화물 도전체(OC)를 적용할 수도 있다.
특히, 도전막(130)에는 상술한 산화물 도전체(OC)를 적합하게 사용할 수 있다.
[절연막]
절연막(124), 절연막(126), 및 절연막(134)으로서는, 절연막(106), 절연막(114), 및 절연막(116)과 마찬가지의 재료를 사용할 수 있다.
또한, 산화물 반도체막(108) 및 산화물 반도체막(128) 중 어느 한쪽 또는 양쪽과 접촉되는 절연막으로서는, 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 포함하는 영역(과잉 산소 영역)을 갖는 것이 더 바람직하다. 바꿔 말하면, 과잉 산소 영역을 갖는 산화물 절연막은 산소를 방출할 수 있는 절연막이다.
또한, 상술한 과잉 산소 영역을 갖는 산화물 절연막으로서는, 예를 들어, 산소 분위기하에서 절연막을 형성함으로써, 성막 후의 절연막에 산소 분위기하에서 가열 처리를 수행함으로써, 또는 성막 후의 절연막 중에 산소를 첨가함으로써 형성하면 좋다. 성막 후의 절연막 중에 산소를 첨가하는 방법으로서는 플라스마 처리가 바람직하다.
또한, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 게이트 절연막으로서 기능하는 절연막에는, 질화 실리콘을 사용하여도 좋다. 게이트 절연막으로서 기능하는 절연막에 질화 실리콘을 사용하는 경우, 이하의 효과를 나타낸다. 질화 실리콘은 산화 실리콘과 비교하여 비유전율이 높고, 산화 실리콘과 동등한 정전 용량을 얻는 데 필요한 막 두께가 크기 때문에, 절연막을 후막화할 수 있다. 따라서, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 절연 내압의 저하를 억제하고, 또한 절연 내압을 향상시켜, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 정전 파괴를 억제할 수 있다.
또한, 절연막(114), 절연막(116), 절연막(124), 절연막(126)은 산화물 반도체막(108) 및 산화물 반도체막(128) 중 어느 한쪽 또는 양쪽에 산소를 공급하는 기능을 갖는다. 즉, 절연막(114), 절연막(116), 절연막(124), 절연막(126)은 산소를 갖는다. 또한, 절연막(114), 절연막(124)은 산소를 투과시킬 수 있는 절연막이다. 또한, 절연막(114)은 나중에 형성되는 절연막(116)을 형성할 때의 산화물 반도체막(108)으로의 대미지 완화막으로서도 기능하고, 절연막(124)은 나중에 형성되는 절연막(126)을 형성할 때의 산화물 반도체막(128)으로의 대미지 완화막으로서도 기능한다.
절연막(114), 절연막(124)으로서는 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하인 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연막(114), 절연막(124)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이는 절연막(114), 절연막(124)에 포함되는 결함 밀도가 높으면, 결함에 산소가 결합되어 절연막(114), 절연막(124)에서의 산소의 투과량이 감소되기 때문이다.
또한, 절연막(114), 절연막(124)은, 질소 산화물에 기인하는 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는, 산화물 반도체막의 가전자대 상단의 에너지(Ev_os)와 산화물 반도체막의 전도대 하단의 에너지(Ec_os) 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화질화 실리콘막 또는 질소산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화질화 실리콘막은 승온 탈리 가스 분석법(TDS)에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는, 암모니아의 방출량이 1×1018cm-3 이상 5×1019cm-3 이하이다. 또한, 상기 암모니아의 방출량은 TDS에서의 가열 처리의 온도가 50 이상 650 이하, 또는 50 이상 550 이하의 범위에서의 총량이다. 또한, 상기 암모니아의 방출량은 TDS에서의 암모니아 분자로 환산한 총량이다.
절연막(134)은 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 보호 절연막으로서의 기능을 갖는다.
절연막(134)은 수소 및 질소 중 어느 한쪽 또는 양쪽을 갖는다. 또는, 절연막(134)은 질소 및 실리콘을 갖는다. 또한, 절연막(134)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹할 수 있는 기능을 갖는다. 절연막(134)을 제공함으로써, 산화물 반도체막(108) 및 산화물 반도체막(128)으로부터의 산소의 외부로의 확산, 절연막(114), 절연막(116), 절연막(124), 절연막(126)에 포함되는 산소의 외부로의 확산, 및 외부로부터 산화물 반도체막(108), 산화물 반도체막(128)으로의 수소, 물 등의 침입을 방지할 수 있다.
절연막(134)으로서는, 예를 들어, 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다.
절연막(136) 및 절연막(140)은 트랜지스터 등에 기인하는 요철 등을 평탄화시키는 기능을 갖는다. 절연막(136) 및 절연막(140)으로서는, 절연성이면 좋고, 무기 재료 또는 유기 재료를 사용하여 형성된다. 상기 무기 재료로서는, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 질화 알루미늄막 등을 들 수 있다. 상기 유기 재료로서는, 예를 들어, 아크릴 수지 또는 폴리이미드 수지 등의 감광성의 수지 재료를 들 수 있다.
[산화물 반도체막]
산화물 반도체막(128)으로서는, 산화물 반도체막(108)과 마찬가지의 재료를 사용할 수 있다.
[EL층]
EL층(142)은 발광하는 기능을 갖고, 적어도 발광층을 갖는다. 또한, EL층(142)은 상기 발광층 이외에 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층 등의 기능층을 갖는다. EL층(142)에는, 저분자 화합물 및 고분자 화합물을 사용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 사용한 표시 장치의 표시부 등에 사용할 수 있는 표시 패널의 일례에 대하여, 도 23 및 도 24를 사용하여 설명한다. 이하에서 예시되는 표시 패널은 반사형의 액정 소자 및 발광 소자 양쪽을 갖고, 투과 모드 및 반사 모드 양쪽의 표시를 수행할 수 있는 표시 패널이다.
<5-1. 표시 패널의 구성예>
도 23은 본 발명의 일 형태에 따른 표시 패널(600)의 사시 개략도이다. 표시 패널(600)은 기판(651)과 기판(661)이 접착된 구성을 갖는다. 도 23에서는 기판(661)을 파선으로 명시하였다.
표시 패널(600)은 표시부(662), 회로(659), 배선(666) 등을 갖는다. 기판(651)에는, 예를 들어, 회로(659), 배선(666), 및 화소 전극으로서 기능하는 도전막(663) 등이 제공된다. 또한, 도 23에서는 기판(651) 위에 IC(673) 및 FPC(672)가 실장되는 예를 도시하였다. 그 때문에, 도 23에 도시된 구성은 표시 패널(600)과 FPC(672) 및 IC(673)를 갖는 표시 모듈이라고도 할 수 있다.
회로(659)는, 예를 들어, 주사선 구동 회로로서 기능하는 회로를 사용할 수 있다.
배선(666)은 표시부나 회로(659)에 신호나 전력을 공급하는 기능을 갖는다. 상기 신호나 전력은 FPC(672)를 통하여 외부로부터, 또는 IC(673)로부터 배선(666)에 입력된다.
또한, 도 23에는 COG(Chip On Glass) 방식 등에 의하여 기판(651)에 IC(673)가 제공되는 예를 도시하였다. IC(673)는, 예를 들어, 주사선 구동 회로 또는 신호선 구동 회로 등으로서의 기능을 갖는 IC를 적용할 수 있다. 또한, 표시 패널(600)이 주사선 구동 회로 및 신호선 구동 회로로서 기능하는 회로를 구비하는 경우나, 주사선 구동 회로나 신호선 구동 회로로서 기능하는 회로를 외부에 제공하고, FPC(672)를 통하여 표시 패널(600)을 구동하기 위한 신호를 입력하는 경우 등에는 IC(673)를 제공하지 않는 구성으로 하여도 좋다. 또한, COF(Chip On Film) 방식 등에 의하여, IC(673)를 FPC(672)에 실장하여도 좋다.
도 23에는, 표시부(662)의 일부의 확대도를 도시하였다. 표시부(662)에는 복수의 표시 소자가 갖는 도전막(663)이 매트릭스 형상으로 배치되어 있다. 도전막(663)은 가시광을 반사하는 기능을 갖고, 후술하는 액정 소자(640)의 반사 전극으로서 기능한다.
또한, 도 23에 도시된 바와 같이, 도전막(663)은 개구를 갖는다. 또한, 도전막(663)보다 기판(651) 측에 발광 소자(660)를 갖는다. 발광 소자(660)로부터의 광은 도전막(663)의 개구를 통하여 기판(661) 측에 사출된다.
<5-2. 단면 구성예>
도 23에서 예시된 표시 패널의 FPC(672)를 포함하는 영역의 일부, 회로(659)를 포함하는 영역의 일부, 및 표시부(662)를 포함하는 영역의 일부를 각각 절단하였을 때의 단면의 일례를 도 24에 도시하였다.
표시 패널은 기판(651)과 기판(661) 사이에 절연막(620)을 갖는다. 또한, 기판(651)과 절연막(620) 사이에 발광 소자(660), 트랜지스터(601), 트랜지스터(605), 트랜지스터(606), 착색층(634) 등을 갖는다. 또한, 절연막(620)과 기판(661) 사이에, 액정 소자(640), 착색층(631) 등을 갖는다. 또한, 기판(661)과 절연막(620)은 접착층(641)을 개재하여 접착되고, 기판(651)과 절연막(620)은 접착층(642)을 개재하여 접착된다.
트랜지스터(606)는 액정 소자(640)와 전기적으로 접속되고, 트랜지스터(605)는 발광 소자(660)와 전기적으로 접속된다. 트랜지스터(605) 및 트랜지스터(606)는 양쪽 모두 절연막(620)의 기판(651) 측의 면 위에 형성되기 때문에, 이들을 동일한 공정을 사용하여 제작할 수 있다.
기판(661)에는 착색층(631), 차광막(632), 절연막(621), 및 액정 소자(640)의 공통 전극으로서 기능하는 도전막(613), 배향막(633b), 절연막(617) 등이 제공된다. 절연막(617)은 액정 소자(640)의 셀 갭을 유지하기 위한 스페이서로서 기능한다.
절연막(620)의 기판(651) 측에는, 절연막(681), 절연막(682), 절연막(683), 절연막(684), 절연막(685) 등의 절연층이 제공된다. 절연막(681)은 그 일부가 각 트랜지스터의 게이트 절연층으로서 기능한다. 절연막(682), 절연막(683), 및 절연막(684)은 각 트랜지스터를 덮어 제공된다. 또한, 절연막(684)을 덮어 절연막(685)이 제공된다. 절연막(684) 및 절연막(685)은 평탄화층으로서의 기능을 갖는다. 또한, 여기서는 트랜지스터 등을 덮는 절연층으로서 절연막(682), 절연막(683), 절연막(684)의 3층을 갖는 경우에 대하여 도시하였지만, 이에 한정되지 않고 4층 이상이어도 좋고, 단층 또는 2층이어도 좋다. 또한, 평탄화층으로서 기능하는 절연막(684)은 불필요하면 제공하지 않아도 된다.
또한, 트랜지스터(601), 트랜지스터(605), 및 트랜지스터(606)는 일부가 게이트로서 기능하는 도전막(654), 일부가 소스 또는 드레인으로서 기능하는 도전막(652), 반도체막(653)을 갖는다. 여기서는, 동일한 도전막을 가공하여 얻어지는 복수의 층에 동일한 해칭 패턴을 붙인다.
액정 소자(640)는 반사형의 액정 소자이다. 액정 소자(640)는 도전막(635), 액정층(612), 도전막(613)이 적층된 적층 구조를 갖는다. 또한, 도전막(635)의 기판(651) 측과 접촉되어 가시광을 반사하는 도전막(663)이 제공된다. 도전막(663)은 개구(655)를 갖는다. 또한, 도전막(635) 및 도전막(613)은 가시광을 투과시키는 재료를 포함한다. 또한, 액정층(612)과 도전막(635) 사이에 배향막(633a)이 제공되고, 액정층(612)과 도전막(613) 사이에 배향막(633b)이 제공된다. 또한, 기판(661) 외측 면에 편광판(656)을 갖는다.
액정 소자(640)에서, 도전막(663)은 가시광을 반사하는 기능을 갖고, 도전막(613)은 가시광을 투과시키는 기능을 갖는다. 기판(661) 측으로부터 입사된 광은 편광판(656)에 의하여 편광되고, 도전막(613), 액정층(612)을 투과하고 도전막(663)에서 반사된다. 그리고, 액정층(612) 및 도전막(613)을 다시 투과하고 편광판(656)에 도달된다. 이때, 도전막(663)과 도전막(613) 사이에 인가되는 전압에 의하여 액정의 배향을 제어하여 광의 광학 변조를 제어할 수 있다. 즉, 편광판(656)을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한, 착색층(631)에 의하여 특정한 파장 영역 이외의 광이 흡수됨으로써, 추출되는 광은, 예를 들어, 적색을 나타내는 광이 된다.
발광 소자(660)는 보텀 이미션형의 발광 소자이다. 발광 소자(660)는 절연막(620) 측으로부터 도전막(643), EL층(644), 및 도전막(645b)의 순서로 적층된 적층 구조를 갖는다. 또한, 도전막(645b)을 덮어 도전막(645a)이 제공된다. 도전막(645b)은 가시광을 반사하는 재료를 포함하고, 도전막(643) 및 도전막(645a)은 가시광을 투과시키는 재료를 포함한다. 발광 소자(660)가 발하는 광은 착색층(634), 절연막(620), 개구(655), 도전막(613) 등을 통하여 기판(661) 측에 사출된다.
여기서, 도 24에 도시된 바와 같이, 개구(655)에는 가시광을 투과시키는 도전막(635)이 제공되는 것이 바람직하다. 이로써, 개구(655)와 중첩되는 영역에서도 그 이외의 영역과 마찬가지로 액정층(612)이 배향되기 때문에, 이들 영역의 경계부에서 액정의 배향 불량이 발생되어, 의도하지 않은 광이 누설되는 것을 억제할 수 있다.
여기서, 기판(661) 외측 면에 배치되는 편광판(656)으로서 직선 편광판을 사용하여도 좋지만, 원 편광판을 사용할 수도 있다. 원 편광판으로서는, 예를 들어, 직선 편광판과 1/4파장 위상차판을 적층한 것을 사용할 수 있다. 이로써, 외광 반사를 억제할 수 있다. 또한, 편광판의 종류에 따라, 액정 소자(640)에 사용되는 액정 소자의 셀 갭, 배향, 구동 전압 등을 조정함으로써, 원하는 콘트라스트가 실현되도록 하면 좋다.
또한, 도전막(643)의 단부를 덮는 절연막(646)과 접촉되어 절연막(647)이 제공된다. 절연막(647)은 절연막(620)과 기판(651)이 필요 이상으로 접근하는 것을 억제하는 스페이서로서의 기능을 갖는다. 또한, EL층(644)이나 도전막(645a)을 차폐 마스크(메탈 마스크)를 사용하여 형성하는 경우에는, 상기 차폐 마스크가 피형성면과 접촉되는 것을 억제하기 위한 스페이서로서의 기능을 가져도 좋다. 또한, 절연막(647)은 불필요하면 제공하지 않아도 된다.
트랜지스터(605)의 소스 및 드레인 중 한쪽은 도전막(648)을 통하여 발광 소자(660)의 도전막(643)과 전기적으로 접속된다.
트랜지스터(606)의 소스 및 드레인 중 한쪽은 접속부(607)를 통하여 도전막(663)과 전기적으로 접속된다. 도전막(663)과 도전막(635)은 접촉되어 제공되고, 이들은 전기적으로 접속된다. 여기서, 접속부(607)는 절연막(620)의 양면에 제공되는 도전층끼리를, 절연막(620)에 제공된 개구를 통하여 서로 접속하는 부분이다.
기판(651)과 기판(661)이 중첩되지 않는 영역에는 접속부(604)가 제공된다. 접속부(604)는 접속층(649)을 통하여 FPC(672)와 전기적으로 접속된다. 접속부(604)는 접속부(607)와 마찬가지의 구성을 갖는다. 접속부(604)의 상면은 도전막(635)과 동일한 도전막을 가공하여 얻어진 도전층이 노출된다. 이로써, 접속층(649)을 통하여 접속부(604)와 FPC(672)를 전기적으로 접속할 수 있다.
접착층(641)이 제공되는 일부의 영역에는 접속부(687)가 제공된다. 접속부(687)에서 도전막(635)과 동일한 도전막을 가공하여 얻어진 도전층과, 도전막(613)의 일부가 접속체(686)에 의하여 전기적으로 접속된다. 따라서, 기판(661) 측에 형성된 도전막(613)에, 기판(651) 측과 접속된 FPC(672)로부터 입력되는 신호 또는 전위를 접속부(687)를 통하여 공급할 수 있다.
접속체(686)로서는, 예를 들어, 도전성 입자를 사용할 수 있다. 도전성 입자로서는, 유기 수지 또는 실리카 등의 입자의 표면을 금속 재료로 피복한 것을 사용할 수 있다. 금속 재료로서 니켈이나 금을 사용하면, 접촉 저항을 저감할 수 있기 때문에 바람직하다. 또한, 니켈을 금으로 더 피복하는 등, 2종류 이상의 금속 재료를 층상으로 피복시킨 입자를 사용하는 것이 바람직하다. 또한, 접속체(686)로서 탄성 변형 또는 소성 변형하는 재료를 사용하는 것이 바람직하다. 이때 도전성 입자인 접속체(686)는 도 24에 도시된 바와 같이, 상하 방향으로 찌부러진 형상이 되는 경우가 있다. 이로써, 접속체(686)와, 이와 전기적으로 접속되는 도전층의 접촉 면적이 증대되어, 접촉 저항을 저감할 수 있을 뿐만 아니라, 접속 불량 등의 문제 발생을 억제할 수 있다.
접속체(686)는 접착층(641)으로 덮이도록 배치되는 것이 바람직하다. 예를 들어, 경화 전의 접착층(641)에 접속체(686)를 분산시켜 두면 좋다.
도 24에는, 회로(659)의 예로서 트랜지스터(601)가 제공되는 예를 도시하였다.
도 24에서는, 트랜지스터(601) 및 트랜지스터(605)의 예로서, 채널이 형성되는 반도체막(653)을 2개의 게이트로 개재하는 구성이 적용된다. 한쪽의 게이트는 도전막(654)에 의하여 구성되고, 다른 쪽의 게이트는 절연막(682)을 개재하여 반도체막(653)과 중첩되는 도전막(623)에 의하여 구성된다. 이러한 구성으로 함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다. 이때, 2개의 게이트를 접속하고, 이들에 동일한 신호를 공급함으로써 트랜지스터를 구동하여도 좋다. 이러한 트랜지스터는 다른 트랜지스터와 비교하여 전계 효과 이동도를 높일 수 있고, 온 전류를 증대시킬 수 있다. 그 결과, 고속으로 구동할 수 있는 회로를 제작할 수 있다. 또한, 회로부의 점유 면적을 축소할 수 있다. 온 전류가 큰 트랜지스터를 적용함으로써, 표시 패널을 대형화 또는 고정밀화하였을 때에 배선수가 증대되더라도 각 배선에서의 신호 지연을 저감할 수 있고 표시 불균일을 억제할 수 있다.
또한, 회로(659)가 갖는 트랜지스터와 표시부(662)가 갖는 트랜지스터는 동일한 구조이어도 좋다. 또한, 회로(659)가 갖는 복수의 트랜지스터는 모두 동일한 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다. 또한, 표시부(662)가 갖는 복수의 트랜지스터는 모두 동일한 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다.
각 트랜지스터를 덮는 절연막(682) 및 절연막(683) 중 적어도 한쪽은, 물이나 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 즉, 절연막(682) 또는 절연막(683)은 배리어막으로서 기능시킬 수 있다. 이러한 구성으로 함으로써, 트랜지스터에 대하여 외부로부터 불순물이 확산되는 것을 효과적으로 억제할 수 있어, 신뢰성이 높은 표시 패널을 실현할 수 있다.
기판(661) 측에서, 착색층(631), 차광막(632)을 덮어 절연막(621)이 제공된다. 절연막(621)은 평탄화층으로서의 기능을 가져도 좋다. 절연막(621)에 의하여 도전막(613)의 표면을 실질적으로 평탄하게 할 수 있기 때문에, 액정층(612)의 배향 상태를 균일하게 할 수 있다.
표시 패널(600)의 제작 방법의 일례에 대하여 설명한다. 예를 들어, 박리층을 갖는 지지 기판 위에 도전막(635), 도전막(663), 절연막(620)을 이 순서대로 형성하고, 그 후, 트랜지스터(605), 트랜지스터(606), 발광 소자(660) 등을 형성한 후, 접착층(642)을 사용하여 기판(651)과 지지 기판을 접착시킨다. 그 후, 박리층과 절연막(620), 및 박리층과 도전막(635)의 각각의 계면에서 박리함으로써 지지 기판 및 박리층을 제거한다. 또한, 이와 별도로 착색층(631), 차광막(632), 도전막(613) 등을 미리 형성한 기판(661)을 준비한다. 그리고, 기판(651) 또는 기판(661)에 액정을 적하하고, 접착층(641)에 의하여 기판(651)과 기판(661)을 접착시킴으로써 표시 패널(600)을 제작할 수 있다.
박리층으로서는, 절연막(620)과 도전막(635)의 계면에서 박리가 발생되는 재료를 적절히 선택할 수 있다. 특히, 박리층으로서 텅스텐 등의 고융점 금속 재료를 포함하는 층과 상기 금속 재료의 산화물을 포함하는 층을 적층하여 사용하고, 박리층 위의 절연막(620)으로서, 질화 실리콘이나 산화질화 실리콘, 질화산화 실리콘 등을 복수 적층한 층을 사용하는 것이 바람직하다. 박리층에 고융점 금속 재료를 사용하면, 이보다 나중에 형성되는 층의 형성 온도를 높일 수 있어, 불순물 농도가 저감되고 신뢰성이 높은 표시 패널을 실현할 수 있다.
도전막(635)으로서는, 금속 산화물, 금속 질화물, 또는 저저항화된 산화물 반도체 등의 산화물 또는 질화물을 사용하는 것이 바람직하다. 산화물 반도체를 사용하는 경우에는, 수소, 붕소, 인, 질소, 및 그 이외의 불순물의 농도, 및 산소 결손량의 적어도 하나가 트랜지스터에 사용되는 반도체층과 비교하여 높인 재료를 도전막(635)에 사용하면 좋다.
<5-3. 각 구성 요소에 대하여>
이하에서는, 상술한 각 구성 요소에 대하여 설명한다. 또한, 상기 실시형태에 나타낸 기능과 마찬가지의 기능을 갖는 구성에 대한 설명은 생략한다.
[접착층]
접착층으로서는, 자외선 경화형 등의 광 경화형 접착제, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제를 사용할 수 있다. 이들 접착제로서는, 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, EVA(에틸렌바이닐아세테이트) 수지 등을 들 수 있다. 특히, 에폭시 수지 등의 투습성이 낮은 재료가 바람직하다. 또한, 2액 혼합형의 수지를 사용하여도 좋다. 또한, 접착 시트 등을 사용하여도 좋다.
또한, 상기 수지에 건조제를 포함하여도 좋다. 예를 들어, 알칼리 토금속의 산화물(산화 칼슘이나 산화 바륨 등)과 같이, 화학 흡착에 의하여 수분을 흡착하는 물질을 사용할 수 있다. 또는, 제올라이트나 실리카 겔 등과 같이 물리 흡착에 의하여 수분을 흡착하는 물질을 사용하여도 좋다. 건조제가 포함되면, 수분 등의 불순물이 소자에 침입하는 것을 억제할 수 있어, 표시 패널의 신뢰성이 향상되기 때문에 바람직하다.
또한, 상기 수지에 굴절률이 높은 필러나 광 산란 부재를 혼합함으로써, 광 취출 효율을 향상시킬 수 있다. 예를 들어, 산화 타이타늄, 산화 바륨, 제올라이트, 지르코늄 등을 사용할 수 있다.
[접속층]
접속층으로서는, 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나, 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
[착색층]
착색층에 사용할 수 있는 재료로서는, 금속 재료, 수지 재료, 안료, 또는 염료가 포함된 수지 재료 등을 들 수 있다.
[차광층]
차광층에 사용할 수 있는 재료로서는, 카본 블랙, 타이타늄 블랙, 금속, 금속 산화물, 복수의 금속 산화물의 고용체를 포함하는 복합 산화물 등을 들 수 있다. 차광층은 수지 재료를 포함하는 막이어도 좋고, 금속 등 무기 재료의 박막이어도 좋다. 또한, 차광층에, 착색층의 재료를 포함하는 막의 적층막을 사용할 수도 있다. 예를 들어, 어떤 색의 광을 투과시키는 착색층에 사용되는 재료를 포함하는 막과, 다른 색의 광을 투과시키는 착색층에 사용되는 재료를 포함하는 막의 적층 구조를 사용할 수 있다. 착색층과 차광층의 재료를 공통화함으로써, 장치를 공통화할 수 있는 이외에 공정을 간략화할 수 있기 때문에 바람직하다.
이상이 각 구성 요소에 대한 설명이다.
<5-4. 제작 방법예>
여기서는, 가요성을 갖는 기판을 사용한 표시 패널의 제작 방법의 예에 대하여 설명한다.
여기서는, 표시 소자, 회로, 배선, 전극, 착색층이나 차광층 등의 광학 부재, 및 절연층 등이 포함되는 층을 합쳐 소자층이라고 부르기로 한다. 예를 들어, 소자층은 표시 소자를 포함하고, 표시 소자 이외에 표시 소자와 전기적으로 접속되는 배선, 화소나 회로에 사용되는 트랜지스터 등의 소자를 구비하여도 좋다.
또한, 여기서는, 표시 소자가 완성된(제작 공정이 종료된) 단계에서, 소자층을 지지하고, 가요성을 갖는 부재를 기판이라고 부르기로 한다. 예를 들어, 기판에는, 두께가 10nm 이상 300nm 이하인, 매우 얇은 필름 등도 포함된다.
가요성을 갖고, 절연 표면을 구비하는 기판 위에 소자층을 형성하는 방법으로서는, 대표적으로는, 이하에 드는 2개의 방법이 있다. 한쪽은 기판 위에 직접 소자층을 형성하는 방법이다. 다른 쪽은 기판과는 상이한 지지 기판 위에 소자층을 형성한 후, 소자층과 지지 기판을 박리하고, 소자층을 기판으로 전치하는 방법이다. 또한, 여기서는 상세히 설명하지 않지만, 상기 2개의 방법에 더하여, 가요성을 갖지 않는 기판 위에 소자층을 형성하고, 상기 기판을 연마 등에 의하여 얇게 함으로써 가요성을 갖게 하는 방법도 있다.
기판을 구성하는 재료가 소자층의 형성 공정에서 가해지는 열에 대하여 내열성을 갖는 경우에는, 기판 위에 직접 소자층을 형성하면, 공정이 간략화되기 때문에 바람직하다. 이때, 기판을 지지 기판에 고정한 상태에서 소자층을 형성하면, 장치 내, 및 장치 사이에서의 반송이 용이해지기 때문에 바람직하다.
또한, 소자층을 지지 기판 위에 형성한 후에, 기판으로 전치하는 방법을 사용하는 경우, 우선 지지 기판 위에 박리층과 절연층을 적층하고, 상기 절연층 위에 소자층을 형성한다. 이어서, 지지 기판과 소자층 사이에서 박리하고 소자층을 기판으로 전치한다. 이때 지지 기판과 박리층의 계면, 박리층과 절연층의 계면, 또는 박리층 중에서 박리가 발생되도록 재료를 선택하면 좋다. 이 방법으로는, 지지 기판이나 박리층에 내열성이 높은 재료를 사용함으로써, 소자층을 형성할 때의 온도의 상한을 높일 수 있어, 신뢰성이 더 높은 소자를 갖는 소자층을 형성할 수 있기 때문에 바람직하다.
예를 들어, 박리층으로서 텅스텐 등의 고융점 금속 재료를 포함하는 층과 상기 금속 재료의 산화물을 포함하는 층을 적층하여 사용하고, 박리층 위의 절연층으로서, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘 등을 복수 적층한 층을 사용하는 것이 바람직하다.
소자층과 지지 기판을 박리하는 방법으로서는, 기계적인 힘을 가하는 것, 박리층을 에칭하는 것, 또는 박리 계면에 액체를 침투시키는 것 등을 일례로서 들 수 있다. 또는, 박리 계면을 형성하는 2층의 열 팽창률의 차이를 이용하여 가열 또는 냉각함으로써 박리를 수행하여도 좋다.
또한, 지지 기판과 절연층의 계면에서 박리할 수 있는 경우에는 박리층을 제공하지 않아도 된다.
예를 들어, 지지 기판으로서 유리를 사용하고, 절연층으로서 폴리이미드 등의 유기 수지를 사용할 수 있다. 이때, 레이저 광 등을 사용하여 유기 수지의 일부를 국소적으로 가열하는 것, 또는 예리한 부재에 의하여 물리적으로 유기 수지의 일부를 절단 또는 관통하는 것 등에 의하여 박리의 기점을 형성하고, 유리와 유기 수지의 계면에서 박리를 수행하여도 좋다. 또한, 상기 유기 수지로서는, 감광성 재료를 사용하면, 개구부 등의 형상을 용이하게 제작할 수 있기 때문에 적합하다. 또한, 상기 레이저 광으로서는, 가시광선부터 자외선까지의 파장 영역의 광인 것이 바람직하다. 예를 들어, 파장이 200nm 이상 400nm 이하인 광, 바람직하게는 파장이 250nm 이상 350nm 이하인 광을 사용할 수 있다. 특히, 파장 308nm의 엑시머 레이저를 사용하면 생산성이 우수하기 때문에 바람직하다. 또한, Nd:YAG 레이저의 제 3 고조파인 파장 355nm의 UV 레이저 등의 고체 UV 레이저(반도체 UV 레이저라고도 함)를 사용하여도 좋다.
또는, 지지 기판과, 유기 수지로 이루어지는 절연층 사이에 발열층을 제공하고, 상기 발열층을 가열함으로써 상기 발열층과 절연층의 계면에서 박리를 수행하여도 좋다. 발열층으로서는, 전류를 흘림으로써 발열하는 재료, 광을 흡수함으로써 발열하는 재료, 자기장을 인가함으로써 발열하는 재료 등 다양한 재료를 사용할 수 있다. 예를 들어, 발열층으로서는, 반도체, 금속, 절연체로부터 선택하여 사용할 수 있다.
또한, 상술한 방법에서, 유기 수지로 이루어지는 절연층은 박리 후에 기판으로서 사용할 수 있다.
이상이 가요성을 갖는 표시 패널을 제작하는 방법에 대한 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 갖는 표시 장치에 대하여, 도 25를 사용하여 설명한다.
<6. 표시 장치의 회로 구성>
도 25의 (A)에 도시된 표시 장치는, 표시 소자의 화소를 갖는 영역(이하, 화소부(502)라고 함), 화소부(502) 외측에 배치되며 화소를 구동하기 위한 회로를 갖는 회로부(이하, 구동 회로부(504)라고 함), 소자의 보호 기능을 갖는 회로(이하, 보호 회로(506)라고 함), 및 단자부(507)를 갖는다. 또한, 보호 회로(506)는 제공하지 않는 구성으로 하여도 좋다.
구동 회로부(504)의 일부 또는 전부는 화소부(502)와 동일한 기판 위에 형성되는 것이 바람직하다. 이로써, 부품 수나 단자수를 저감할 수 있다. 구동 회로부(504)의 일부 또는 전부가 화소부(502)와 동일한 기판 위에 형성되지 않은 경우에는, 구동 회로부(504)의 일부 또는 전부는 COG나 TAB(Tape Automated Bonding)에 의하여 실장할 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)에 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로(501)라고 함)를 갖고, 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 갖는다.
게이트 드라이버(504a)는 시프트 레지스터 등을 갖는다. 게이트 드라이버(504a)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호가 입력되어 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는 스타트 펄스 신호, 클록 신호 등이 입력되어 펄스 신호를 출력한다. 게이트 드라이버(504a)는 주사 신호가 공급되는 배선(이하, 주사선(GL_1) 내지 주사선(GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 게이트 드라이버(504a)를 복수 제공하여, 복수의 게이트 드라이버(504a)에 의하여, 주사선(GL_1) 내지 주사선(GL_X)을 분할하여 제어하여도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 다만, 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급할 수도 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 갖는다. 소스 드라이버(504b)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호 이외에, 데이터 신호의 바탕이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는 화상 신호를 바탕으로 화소 회로(501)에 기록되는 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 스타트 펄스, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 데이터 신호가 공급되는 배선(이하, 데이터선(DL_1) 내지 데이터선(DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 다만, 이에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급할 수도 있다.
소스 드라이버(504b)는 예를 들어, 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한, 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
복수의 화소 회로(501) 각각은, 주사 신호가 공급되는 복수의 주사선(GL) 중 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여 데이터 신호가 입력된다. 또한, 복수의 화소 회로(501) 각각은 게이트 드라이버(504a)에 의하여 데이터 신호의 데이터의 기록 및 유지가 제어된다. 예를 들어, m행 n열째의 화소 회로(501)는 주사선(GL_m)(m은 X 이하의 자연수)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)(n은 Y 이하의 자연수)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 25의 (A)에 도시된 보호 회로(506)는 예를 들어, 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL)과 접속된다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL)과 접속된다. 또는, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선과 접속할 수 있다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선과 접속할 수 있다. 또한, 단자부(507)란 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 화상 신호를 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는 보호 회로가 접속되는 배선에 일정한 범위 외의 전위가 공급되었을 때에, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 25의 (A)에 도시된 바와 같이, 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 제공함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 다만, 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어, 게이트 드라이버(504a)와 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)와 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는, 단자부(507)와 보호 회로(506)를 접속한 구성으로 할 수도 있다.
또한, 도 25의 (A)에는 게이트 드라이버(504a) 및 소스 드라이버(504b)에 의하여 구동 회로부(504)를 형성하는 예를 도시하였지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로가 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 하여도 좋다.
또한, 도 25의 (A)에 도시된 복수의 화소 회로(501)는, 예를 들어, 도 25의 (B)에 도시된 구성으로 할 수 있다.
도 25의 (B)에 도시된 화소 회로(501)는, 액정 소자(570), 트랜지스터(550), 및 용량 소자(560)를 갖는다. 트랜지스터(550)에 상기 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한, 복수의 화소 회로(501) 각각이 갖는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통의 전위(코먼 전위)를 공급하여도 좋다. 또한, 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
예를 들어, 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 이외에 ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
m행 n열째의 화소 회로(501)에서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)과 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽과 전기적으로 접속된다. 또한, 트랜지스터(550)의 게이트 전극은 주사선(GL_m)과 전기적으로 접속된다. 트랜지스터(550)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하, 전위 공급선(VL))과 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽과 전기적으로 접속된다. 또한, 전위 공급선(VL)의 전위의 값은 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어, 도 25의 (B)의 화소 회로(501)를 갖는 표시 장치에서는, 예를 들어, 도 25의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(550)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이를 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
또한, 도 25의 (A)에 도시된 복수의 화소 회로(501)는, 예를 들어, 도 25의 (C)에 도시된 구성으로 할 수 있다.
또한, 도 25의 (C)에 도시된 화소 회로(501)는 트랜지스터(552), 트랜지스터(554), 용량 소자(562), 및 발광 소자(572)를 갖는다. 트랜지스터(552) 및 트랜지스터(554) 중 어느 한쪽 또는 양쪽에 상기 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호가 공급되는 배선(이하, 데이터선(DL_n)이라고 함)과 전기적으로 접속된다. 또한, 트랜지스터(552)의 게이트 전극은 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)과 전기적으로 접속된다.
트랜지스터(552)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)과 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다.
발광 소자(572)의 양극 및 음극 중 한쪽은 전위 공급선(VL_b)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어, 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 발광 소자(572)로서는, 이에 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 사용하여도 좋다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다.
예를 들어, 도 25의 (C)의 화소 회로(501)를 갖는 표시 장치에서는, 도 25의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이를 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 갖는 표시 모듈 및 전자 기기에 대하여, 도 26 내지 도 28을 사용하여 설명한다.
<7-1. 표시 모듈>
도 26에 도시된 표시 모듈(7000)은 상부 커버(7001)와 하부 커버(7002) 사이에, FPC(7003)와 접속된 터치 패널(7004), FPC(7005)와 접속된 표시 패널(7006), 백라이트(7007), 프레임(7009), 프린트 기판(7010), 배터리(7011)를 갖는다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 표시 패널(7006)에 사용할 수 있다.
상부 커버(7001) 및 하부 커버(7002)는 터치 패널(7004) 및 표시 패널(7006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(7004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(7006)에 중첩시켜 사용할 수 있다. 또한, 표시 패널(7006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 부가할 수도 있다. 또한, 표시 패널(7006)의 각 화소 내에 광 센서를 제공하고, 광학식 터치 패널로 할 수도 있다.
백라이트(7007)는 광원(7008)을 갖는다. 또한, 도 26에서, 백라이트(7007) 위에 광원(7008)을 배치하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 백라이트(7007)의 단부에 광원(7008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 하여도 좋다. 또한, 유기 EL 소자 등의 자발광형의 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에는, 백라이트(7007)를 제공하지 않는 구성으로 하여도 좋다.
프레임(7009)은 표시 패널(7006)의 보호 기능 이외에, 프린트 기판(7010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 갖는다. 또한, 프레임(7009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(7010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도로 제공된 배터리(7011)에 의한 전원이어도 좋다. 배터리(7011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
또한, 표시 모듈(7000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
<7-2. 전자 기기 1>
다음에, 도 27의 (A) 내지 도 27의 (E)에 전자 기기의 일례를 도시하였다.
도 27의 (A)는 파인더(8100)를 장착한 상태의 카메라(8000)의 외관을 도시한 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 갖는다. 또한, 카메라(8000)에는 착탈할 수 있는 렌즈(8006)가 장착된다.
여기서는 카메라(8000)로서, 렌즈(8006)를 하우징(8001)으로부터 떼어 교환하할 수 있는 구성으로 하였지만, 렌즈(8006)와 하우징이 일체로 되어 있어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누름으로써 촬상할 수 있다. 또한, 표시부(8002)는 터치 패널로서의 기능을 가지며, 표시부(8002)를 터치함으로써 촬상할 수도 있다.
카메라(8000)의 하우징(8001)은 전극을 갖는 마운트를 갖고, 파인더(8100) 이외에 스트로브 장치 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 갖는다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트를 갖고, 파인더(8100)를 카메라(8000)에 장착할 수 있다. 또한, 상기 마운트는 전극을 갖고, 상기 전극을 통하여 카메라(8000)로부터 수신된 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼으로서의 기능을 갖는다. 버튼(8103)에 의하여, 표시부(8102)의 표시의 온/오프를 전환할 수 있다.
카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에, 본 발명의 일 형태에 따른 표시 장치를 적용할 수 있다.
또한, 도 27의 (A)에서는 카메라(8000) 및 파인더(8100)를 다른 전자 기기로 하고, 이들을 착탈할 수 있는 구성으로 하였지만, 카메라(8000)의 하우징(8001)에 표시 장치를 구비하는 파인더가 내장되어도 좋다.
도 27의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 도시한 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 갖는다. 또한, 장착부(8201)에는, 배터리(8206)가 내장된다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 구비하며, 수신된 화상 데이터 등의 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한, 본체(8203)에 제공된 카메라로 사용자의 안구나 눈꺼풀의 움직임을 파악하여, 그 정보를 바탕으로 사용자의 시점(視点)의 좌표를 산출함으로써, 사용자의 시점을 입력 수단으로서 사용할 수 있다.
또한, 장착부(8201)에는, 사용자에 접촉되는 위치에 복수의 전극이 제공되어도 좋다. 본체(8203)는 사용자의 안구의 움직임에 따라 전극에 흐르는 전류를 검지함으로써, 사용자의 시점을 인식하는 기능을 가져도 좋다. 또한, 상기 전극에 흐르는 전류를 검지함으로써, 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한, 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능을 가져도 좋다. 또한, 사용자의 두부(頭部)의 움직임 등을 검출하여, 표시부(8204)에 표시되는 영상을 그 움직임에 맞추어 변화시켜도 좋다.
표시부(8204)에 본 발명의 일 형태에 따른 표시 장치를 적용할 수 있다.
도 27의 (C), 도 27의 (D), 도 27의 (E)는 헤드 마운트 디스플레이(8300)의 외관을 도시한 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드 형상의 고정구(8304), 및 한 쌍의 렌즈(8305)를 갖는다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한, 표시부(8302)를 만곡하게 배치시키면 적합하다. 표시부(8302)를 만곡하게 배치함으로써, 사용자가 높은 임장감을 느낄 수 있다. 또한, 본 실시형태에서는, 표시부(8302)를 하나 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않고, 예를 들어, 표시부(8302)를 2개 제공하는 구성으로 하여도 좋다. 이 경우, 사용자의 한쪽 눈에 하나의 표시부가 배치되는 구성으로 하면, 시차를 사용한 3차원 표시 등을 수행할 수도 있다.
또한, 표시부(8302)에 본 발명의 일 형태에 따른 표시 장치를 적용할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 갖는 표시 장치는, 선명도가 매우 높기 때문에, 도 27의 (E)와 같이, 렌즈(8305)를 사용하여 확대하더라도 사용자에게 화소가 시인되지 않고, 더 현실감이 높은 영상을 표시할 수 있다.
<7-3. 전자 기기 2>
다음에, 도 27의 (A) 내지 도 27의 (E)에 도시된 전자 기기와 상이한 전자 기기의 일례를 도 28의 (A) 내지 도 28의 (G)에 도시하였다.
도 28의 (A) 내지 도 28의 (G)에 도시된 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 갖는다.
도 28의 (A) 내지 도 28의 (G)에 도시된 전자 기기는 다양한 기능을 갖는다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 28의 (A) 내지 도 28의 (G)에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 또한, 도 28의 (A) 내지 도 28의 (G)에는 도시되지 않았지만, 전자 기기는 복수의 표시부를 갖는 구성으로 하여도 좋다. 또한, 상기 전자 기기에 카메라 등을 제공하여, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영된 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영된 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 28의 (A) 내지 도 28의 (G)에 도시된 전자 기기의 상세한 사항에 대하여 이하에서 설명한다.
도 28의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 예를 들어, 50인치 이상 또는 100인치 이상의 대화면의 표시부(9001)를 제공할 수 있다.
도 28의 (B)는 휴대 정보 단말(9101)을 도시한 사시도이다. 휴대 정보 단말(9101)은, 예를 들어, 전화기, 수첩 또는 정보 열람 장치 등으로부터 선택된 하나 또는 복수의 기능을 갖는다. 구체적으로는, 스마트폰으로서 사용할 수 있다. 또한, 휴대 정보 단말(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한, 휴대 정보 단말(9101)은 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타내는 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한, 정보(9051)의 일례로서는, 전자 메일이나 SNS(소셜·네트워킹·서비스)나 전화 등의 착신을 알리는 표시, 전자 메일이나 SNS 등의 제목, 전자 메일이나 SNS 등의 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는, 정보(9051)가 표시되는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 28의 (C)는 휴대 정보 단말(9102)을 도시한 사시도이다. 휴대 정보 단말(9102)은 표시부(9001)의 3개의 면 이상에 정보를 표시하는 기능을 갖는다. 여기서는, 정보(9052), 정보(9053), 정보(9054)가 각각 상이한 면에 표시되는 예를 도시한하였다. 예를 들어, 휴대 정보 단말(9102)의 사용자는, 양복의 가슴 포켓에 휴대 정보 단말(9102)을 수납한 상태에서, 그 표시(여기서는 정보(9053))를 확인할 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말(9102)의 상방으로부터 관찰할 수 있는 위치에 표시한다. 사용자는 휴대 정보 단말(9102)을 포켓으로부터 꺼내지 않고, 표시를 확인하고, 전화를 받을지 여부를 판단할 수 있다.
도 28의 (D)는 손목시계형의 휴대 정보 단말(9200)을 도시한 사시도이다. 휴대 정보 단말(9200)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 또한, 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 수행할 수 있다. 또한, 휴대 정보 단말(9200)은 통신 규격된 근거리 무선 통신을 실행할 수 있다. 예를 들어, 무선 통신할 수 있는 헤드셋과 상호 통신함으로써, 핸즈프리로 통화할 수도 있다. 또한, 휴대 정보 단말(9200)은 접속 단자(9006)를 갖고, 다른 정보 단말과 커넥터를 통하여 직접 데이터의 주고받기를 수행할 수 있다. 또한, 접속 단자(9006)를 통하여 충전을 수행할 수도 있다. 또한, 충전 동작은 접속 단자(9006)를 통하지 않고 무선 급전에 의하여 수행하여도 좋다.
도 28의 (E), 도 28의 (F), 도 28의 (G)는 접을 수 있는 휴대 정보 단말(9201)을 도시한 사시도이다. 또한, 도 28의 (E)는 휴대 정보 단말(9201)을 전개한 상태의 사시도이고, 도 28의 (F)는 휴대 정보 단말(9201)을 전개한 상태 및 접은 상태 중 어느 한쪽으로부터 다른 쪽으로 변화하는 도중의 상태의 사시도이고, 도 28의 (G)는 휴대 정보 단말(9201)을 접은 상태의 사시도이다. 휴대 정보 단말(9201)은 접힌 상태에서는 가반성이 우수하고, 전개된 상태에서는 이음매가 없고 넓은 표시 영역에 의하여 표시의 일람성이 우수하다. 휴대 정보 단말(9201)이 갖는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 지지되어 있다. 힌지(9055)를 이용하여 2개의 하우징(9000) 사이를 굴곡시킴으로써, 휴대 정보 단말(9201)을 전개한 상태로부터 접은 상태로 가역적으로 변형시킬 수 있다. 예를 들어, 휴대 정보 단말(9201)은 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태에서 설명된 전자 기기는, 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 다만, 본 발명의 일 형태에 따른 반도체 장치는 표시부를 갖지 않는 전자 기기에도 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재된 다른 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는, 산화물 반도체막이 형성된 평가용 샘플을 제작하고, 상기 평가용 샘플의 시트 저항을 측정하였다.
<1. 평가용 샘플의 구조>
우선, 평가용 샘플의 구조에 대하여, 도 29의 (A), 도 29의 (B)를 사용하여 설명한다.
도 29의 (A)는 평가용 샘플(450)의 상면도이고, 도 29의 (B)는 도 29의 (A)에 도시된 일점쇄선(M-N) 사이에서의 절단면의 단면도에 상당한다.
평가용 샘플(450)은 기판(402) 위의 도전막(404a), 기판(402) 위의 도전막(404b), 기판(402), 도전막(404a), 및 도전막(404b)을 덮는 절연막(406), 절연막(406) 위의 절연막(407), 절연막(407) 위의 산화물 도전막(409), 및 절연막(407) 및 산화물 도전막(409) 위의 절연막(418)을 갖는다. 또한, 절연막(406), 절연막(407)에는 도전막(404a)에 도달되는 개구부(444a), 및 도전막(404b)에 도달되는 개구부(444b)가 제공된다. 또한, 절연막(418)에는 산화물 도전막(409)에 도달되는 개구부(446a), 개구부(446b)가 제공된다. 또한, 개구부(444a)에서 도전막(404a)과 산화물 도전막(409)이 접속되고, 개구부(444b)에서 도전막(404b)과 산화물 도전막(409)이 접속된다.
본 실시예에서는, 도 29의 (A), 도 29의 (B)의 평가용 샘플(450)에 상당하는 시료를 제작하고, 산화물 도전막(409)의 시트 저항을 평가하였다. 또한, 본 실시예에서는, 산화물 도전막(409)의 조성이 상이한 3개의 시료(Sample A1 내지 Sample A3)를 제작하고 평가를 수행하였다.
또한, Sample A1 내지 Sample A3으로서는, 각각 산화물 도전막(409)의 크기를 W/L=10μm/1500μm로 하였다. 또한, Sample A1 및 Sample A3은 본 발명의 일 형태에 따른 시료이고, Sample A2는 비교용 시료이다.
<2. 시료의 제작 방법>
다음에, 상기 3개의 시료(Sample A1 내지 Sample A3)의 제작 방법에 대하여 설명한다.
우선, 기판(402) 위에, 도전막(404a), 도전막(404b)을 형성하였다. 기판(402)으로서는 유리 기판을 사용하였다. 또한, 도전막(404a), 도전막(404b)으로서는, 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 스퍼터링 장치를 사용하여 형성하였다.
다음에, 기판(402), 도전막(404a), 및 도전막(404b) 위에 절연막(406), 절연막(407)을 형성하였다. 절연막(406)으로서는, 두께 30nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성하였다. 또한, 절연막(407)으로서는, 두께 400nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
다음에, 가열 처리를 수행하였다. 상기 가열 처리로서는, 질소 분위기하에서 350℃에서 1시간의 가열 처리로 하였다.
다음에, 절연막(407) 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭함으로써, 도전막(404a), 도전막(404b)에 도달되는 개구부(444a), 개구부(444b)를 형성하였다. 개구부(444a), 개구부(444b)의 형성 방법으로서는, 드라이 에칭 장치를 사용하였다. 또한, 개구부(444a), 개구부(444b)의 형성 후, 레지스트 마스크를 제거하였다.
다음에, 개구부(444a), 개구부(444b)를 덮도록 절연막(407) 위에 산화물 반도체막(나중의 산화물 도전막(409))을 형성하였다. 또한, Sample A1 내지 Sample A3에서, 각각 산화물 반도체막의 형성 조건이 상이하다.
[Sample A1]
Sample A1의 산화물 반도체막에서는 두께 100nm의 In-Sn-Si 산화물(이하, ITSO라고도 함)을 스퍼터링법에 의하여 형성하였다. 또한, Sample A1의 In-Sn-Si 산화물의 타깃의 조성으로서는, 중량비로 In:Sn:Si=85:10:5로 하였다.
[Sample A2]
Sample A2의 산화물 반도체막에서는 두께 100nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. 또한, Sample A2의 In-Ga-Zn 산화물의 타깃의 조성으로서는, 원자수비로 In:Ga:Zn=1:1:1.2로 하였다.
[Sample A3]
Sample A3의 산화물 반도체막에서는 두께 100nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. 또한, Sample A3의 In-Ga-Zn 산화물의 타깃의 조성으로서는, 원자수비로 In:Ga:Zn=4:2:4.1로 하였다.
다음에, 산화물 반도체막을 섬 형상으로 가공한 후, 절연막(407) 및 섬 형상의 산화물 반도체막 위에 절연막(418)을 형성하였다. 절연막(418)으로서는, 두께 100nm의 질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
또한, 절연막(418)을 형성함으로써, 절연막(418) 중의 수소가 산화물 반도체막에 침입되어, 산화물 반도체막이 산화물 도전막(409)이 된다.
다음에, 절연막(418) 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭함으로써, 산화물 도전막(409)에 도달되는 개구부(446a), 개구부(446b)를 형성하였다. 개구부(446a), 개구부(446b)의 형성 방법으로서는, 드라이 에칭 장치를 사용하였다. 또한, 개구부(446a), 개구부(446b)의 형성 후, 레지스트 마스크를 제거하였다.
이상의 공정을 거쳐 Sample A1 내지 Sample A3을 제작하였다.
<3. 시트 저항의 평가>
다음에, 상기에서 제작한 Sample A1 내지 Sample A3의 시트 저항의 측정을 수행하였다. Sample A1 내지 Sample A3의 시트 저항의 측정 결과를 도 30에 나타내었다.
도 30에 나타낸 결과로부터, Sample A1의 시트 저항은 1.3×102Ω/□이었다. 또한, Sample A2의 시트 저항은 7.9×107Ω/□이었다. 또한, Sample A3의 시트 저항은 3.4×102Ω/□이었다.
이와 같이, Sample A1의 시트 저항값이 가장 낮고, 다음에 Sample A3, Sample A2의 순서로 시트 저항이 낮은 결과이었다. Sample A2 및 Sample A3은 양쪽 In-Ga-Zn 산화물을 사용하여 산화물 도전막(409)을 형성한다. Sample A3과 Sample A2를 비교하면, In-Ga-Zn 산화물의 조성을 변경함으로써, 시트 저항이 5자릿수 이상 상이한 것을 알 수 있다.
예를 들어, Sample A1 또는 Sample A3의 산화물 도전막(409)을 도 1에 도시된 트랜지스터(100)의 산화물 반도체막(108_2)에 적용함으로써, 한 쌍의 전극(도전막(112a) 및 도전막(112b))의 접촉 저항을 낮게 하는 것이 시사된다.
또한, 한 쌍의 전극과 산화물 반도체막(108)이 접촉되지 않는 영역(채널 영역)에서는, 절연막(114), 절연막(116)으로부터 과잉 산소가 공급된다. 따라서, 도 1에 도시된 산화물 반도체막(108)으로서 상술한 산화물 도전막(409)을 사용한 경우, 채널 영역의 저항을 충분히 높이고, 또한 한 쌍의 전극과 산화물 반도체막(108)의 접촉 저항을 충분히 낮게 할 수 있다.
본 실시예는 적어도 그 일부를 본 명세서 중에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100: 트랜지스터
100A: 트랜지스터
100B: 트랜지스터
100C: 트랜지스터
100D: 트랜지스터
100E: 트랜지스터
102: 기판
104: 도전막
106: 절연막
108: 산화물 반도체막
108_1: 산화물 반도체막
108_1_0: 산화물 반도체막
108_2: 산화물 반도체막
108_2_0: 산화물 반도체막
112: 도전막
112a: 도전막
112a_1: 도전막
112a_2: 도전막
112a_3: 도전막
112b: 도전막
112b_1: 도전막
112b_2: 도전막
112b_3: 도전막
114: 절연막
116: 절연막
118: 절연막
120: 도전막
120a: 도전막
120b: 도전막
122a: 도전막
122b: 도전막
122c: 도전막
124: 절연막
126: 절연막
128: 산화물 반도체막
130: 도전막
134: 절연막
136: 절연막
138: 도전막
140: 절연막
141a: 개구부
141b: 개구부
142: EL층
142a: 개구부
142b: 개구부
144: 도전막
160: 발광 소자
181: 개구부
182: 개구부
184: 개구부
190: 반도체 장치
191: 타깃
192: 플라스마
193: 타깃
194: 플라스마
195: 타깃
196: 플라스마
402: 기판
404a: 도전막
404b: 도전막
406: 절연막
407: 절연막
409: 산화물 도전막
418: 절연막
444a: 개구부
444b: 개구부
446a: 개구부
446b: 개구부
450: 평가용 샘플
501: 화소 회로
502: 화소부
504: 구동 회로부
504a: 게이트 드라이버
504b: 소스 드라이버
506: 보호 회로
507: 단자부
550: 트랜지스터
552: 트랜지스터
554: 트랜지스터
560: 용량 소자
562: 용량 소자
570: 액정 소자
572: 발광 소자
600: 표시 패널
601: 트랜지스터
604: 접속부
605: 트랜지스터
606: 트랜지스터
607: 접속부
612: 액정층
613: 도전막
617: 절연막
620: 절연막
621: 절연막
623: 도전막
631: 착색층
632: 차광막
633a: 배향막
633b: 배향막
634: 착색층
635: 도전막
640: 액정 소자
641: 접착층
642: 접착층
643: 도전막
644: EL층
645a: 도전막
645b: 도전막
646: 절연막
647: 절연막
648: 도전막
649: 접속층
651: 기판
652: 도전막
653: 반도체막
654: 도전막
655: 개구
656: 편광판
659: 회로
660: 발광 소자
661: 기판
662: 표시부
663: 도전막
666: 배선
672: FPC
673: IC
681: 절연막
682: 절연막
683: 절연막
684: 절연막
685: 절연막
686: 접속체
687: 접속부
700: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 밀봉재
716: FPC
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
770: 평탄화 절연막
772: 도전막
773: 절연막
774: 도전막
775: 액정 소자
776: 액정층
777: 도전막
778: 구조체
780: 이방성 도전막
782: 발광 소자
786: EL층
788: 도전막
790: 용량 소자
791: 터치 패널
792: 절연막
793: 전극
794: 전극
795: 절연막
796: 전극
797: 절연막
6651: 기판
7000: 표시 모듈
7001: 상부 커버
7002: 하부 커버
7003: FPC
7004: 터치 패널
7005: FPC
7006: 표시 패널
7007: 백라이트
7008: 광원
7009: 프레임
7010: 프린트 기판
7011: 배터리
8000: 카메라
8001: 하우징
8002: 표시부
8003: 조작 버튼
8004: 셔터 버튼
8006: 렌즈
8100: 파인더
8101: 하우징
8102: 표시부
8103: 버튼
8200: 헤드 마운트 디스플레이
8201: 장착부
8202: 렌즈
8203: 본체
8204: 표시부
8205: 케이블
8206: 배터리
8300: 헤드 마운트 디스플레이
8301: 하우징
8302: 표시부
8304: 고정구
8305: 렌즈
9000: 하우징
9001: 표시부
9003: 스피커
9005: 조작 키
9006: 접속 단자
9007: 센서
9008: 마이크로폰
9050: 조작 버튼
9051: 정보
9052: 정보
9053: 정보
9054: 정보
9055: 힌지
9100: 텔레비전 장치
9101: 휴대 정보 단말
9102: 휴대 정보 단말
9200: 휴대 정보 단말
9201: 휴대 정보 단말

Claims (10)

  1. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 절연막;
    상기 절연막 위의 산화물 반도체막; 및
    상기 산화물 반도체막 위의 한 쌍의 전극을 포함하고,
    상기 산화물 반도체막은 제 1 산화물 반도체막, 및 상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막은 In 산화물 또는 In-Zn 산화물이고,
    상기 제 2 산화물 반도체막은 In-M-Zn 산화물이고,
    M은 Al, Ga, 또는 Y이고,
    상기 제 2 산화물 반도체막은 상기 In 원자, 상기 M 원자, 및 상기 Zn 원자의 수의 총합에 대하여 상기 In 원자의 수가 40% 이상 50% 이하인 영역, 및 상기 In 원자, 상기 M 원자, 및 상기 Zn 원자의 수의 총합에 대하여 상기 M 원자의 수가 5% 이상 30% 이하인 영역을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 산화물 반도체막은 상기 한 쌍의 전극과 접촉되는 영역에서 시트 저항이 1×102Ω/□ 이상 1×106Ω/□ 미만인 영역을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막의 결정 구조가 XRD 분석에 의하여 측정될 때, 상기 제 1 산화물 반도체막에서는 2θ=31° 근방에 피크가 관찰되지 않지만, 상기 제 2 산화물 반도체막에서는 관찰되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막은 상기 M을 포함하지 않는 영역을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    In:M:Zn의 원자수비가 x:y:z이고 x가 4일 때, 상기 제 2 산화물 반도체막은 y가 1.5 이상 2.5 이하이고, z가 2 이상 4 이하인 영역을 포함하는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 In:M:Zn의 원자수비가 4:2:3 또는 4:2:3의 근방인, 반도체 장치.
  7. 제 1 항에 있어서,
    In:M:Zn의 원자수비가 x:y:z이고 x가 5일 때, 상기 제 2 산화물 반도체막은 y가 0.5 이상 1.5 이하이고, z가 5 이상 7 이하인 영역을 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 In:M:Zn의 원자수비가 5:1:6 또는 5:1:6의 근방인, 반도체 장치.
  9. 표시 장치로서,
    제 1 항에 따른 반도체 장치; 및
    표시 소자를 포함하는, 표시 장치.
  10. 전자 기기로서,
    제 9 항에 따른 표시 장치; 및
    조작 키 또는 배터리를 포함하는, 전자 기기.
KR1020170053303A 2016-05-09 2017-04-26 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치 KR20170126398A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2016-094012 2016-05-09
JP2016094012 2016-05-09

Publications (1)

Publication Number Publication Date
KR20170126398A true KR20170126398A (ko) 2017-11-17

Family

ID=60244135

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170053303A KR20170126398A (ko) 2016-05-09 2017-04-26 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치

Country Status (4)

Country Link
US (1) US10504924B2 (ko)
JP (1) JP2017204641A (ko)
KR (1) KR20170126398A (ko)
CN (1) CN107359202B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11349006B2 (en) 2018-03-02 2022-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252362B (zh) * 2016-08-31 2019-07-12 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
US10952642B2 (en) * 2017-11-09 2021-03-23 Amorepacific Corporation Strain sensor unit and skin sensor module comprising the same
US11733574B2 (en) 2018-01-05 2023-08-22 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
KR20220104148A (ko) * 2020-05-11 2022-07-26 어플라이드 머티어리얼스, 인코포레이티드 기판 상에 박막 트랜지스터의 층들을 증착하는 방법 및 스퍼터 증착 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI659474B (zh) 2008-10-31 2019-05-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI474408B (zh) 2008-12-26 2015-02-21 Semiconductor Energy Lab 半導體裝置及其製造方法
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
JP5723262B2 (ja) * 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP5052693B1 (ja) * 2011-08-12 2012-10-17 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
KR102225396B1 (ko) * 2012-01-25 2021-03-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20130207111A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
JP5795551B2 (ja) * 2012-05-14 2015-10-14 富士フイルム株式会社 電界効果型トランジスタの製造方法
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014024808A1 (en) * 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI644437B (zh) * 2012-09-14 2018-12-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9246011B2 (en) * 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102370239B1 (ko) * 2012-12-28 2022-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN111524967A (zh) 2014-02-21 2020-08-11 株式会社半导体能源研究所 半导体膜、晶体管、半导体装置、显示装置以及电子设备
JP2016027629A (ja) * 2014-06-23 2016-02-18 株式会社半導体エネルギー研究所 半導体装置、モジュールおよび電子機器
US9722090B2 (en) * 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
KR102334986B1 (ko) * 2014-12-09 2021-12-06 엘지디스플레이 주식회사 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법
WO2017029576A1 (en) * 2015-08-19 2017-02-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2017168283A1 (ja) 2016-04-01 2017-10-05 株式会社半導体エネルギー研究所 複合酸化物半導体、当該複合酸化物半導体を用いた半導体装置、当該半導体装置を有する表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11349006B2 (en) 2018-03-02 2022-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof

Also Published As

Publication number Publication date
US20170323908A1 (en) 2017-11-09
CN107359202B (zh) 2022-03-11
JP2017204641A (ja) 2017-11-16
CN107359202A (zh) 2017-11-17
US10504924B2 (en) 2019-12-10

Similar Documents

Publication Publication Date Title
JP7342090B2 (ja) トランジスタの作製方法
TWI541904B (zh) 半導體裝置的製造方法
JP2020043362A (ja) 半導体装置
TWI523238B (zh) 半導體裝置
CN107359202B (zh) 半导体装置及包括该半导体装置的显示装置
KR20180062373A (ko) 표시 장치, 표시 모듈, 및 전자 기기
TW201036163A (en) Semiconductor device
JP2019024105A (ja) 半導体装置の作製方法
TW201133785A (en) Semiconductor device and method for manufacturing the same
TW201131781A (en) Semiconductor device
KR20150138070A (ko) 반도체 장치, 상기 반도체 장치를 갖는 표시 장치
JP7016630B2 (ja) 半導体装置
KR102480052B1 (ko) 트랜지스터
WO2018100465A1 (ja) 半導体装置
KR20190035799A (ko) 표시 장치 및 전자 기기
JP7293426B2 (ja) トランジスタ
JP2015119174A (ja) 半導体装置及び表示装置
TWI832145B (zh) 半導體裝置及包括該半導體裝置的顯示裝置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application