KR20150138070A - 반도체 장치, 상기 반도체 장치를 갖는 표시 장치 - Google Patents

반도체 장치, 상기 반도체 장치를 갖는 표시 장치 Download PDF

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KR20150138070A
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쥬니치 고에즈카
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다이스케 구로사키
유키노리 시마
토시미츠 오보나이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

[과제]
산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치에 있어서, 전기 특성의 변동을 억제하는 동시에, 신뢰성을 향상시킨다.
[해결수단]
트랜지스터를 갖는 반도체 장치로서, 트랜지스터는 채널 영역에 산화물 반도체막을 갖고, 트랜지스터의 드레인 전류-게이트 전압 특성에서의, 로그로 나타내지는 드레인 전류의 최대 기울기의 접선과 1×10-12A의 축과의 교점의 게이트 전압을 시프트값으로 한 경우, 산화물 반도체막에 대하여, 산화물 반도체막의 밴드갭 이상의 에너지로 광을 조사했을 때에, 광 조사시의 시프트값으로부터 광 조사 전의 시프트값의 차분이 -1V 이상 0.5V 이하이다.

Description

반도체 장치, 상기 반도체 장치를 갖는 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 일 형태는, 산화물 반도체막을 사용한 반도체 장치 및 상기 반도체 장치를 사용한 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기의 기술 분야에 한정되지 않는다. 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 그것들의 구동 방법, 또는 그것들의 제조 방법에 관한 것이다.
또한, 본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 갖고 있는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(전계 효과 트랜지스터(FET), 또는 박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘을 대표로 하는 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다(예를 들어, 특허문헌 1).
또한, 채널을 형성하는 산화물 반도체층의 하지 절연층에, 가열에 의해 산소를 방출하는 절연층을 사용하여, 상기 산화물 반도체층의 산소 결손을 저감하는 반도체 장치가 개시되어 있다(예를 들어, 특허문헌 2).
또한, 산화물 반도체층 위에 산화물 절연층을 형성하고, 산화물 절연층을 통과하여 산소를 도입(첨가)하고, 가열 처리를 수행하고, 상기 산소 도입 및 상기 가열 처리에 의해, 수소, 수분, 수산기를 갖는 화합물, 또는 수소화물 등의 불순물을 산화물 반도체층으로부터 배제하여, 산화물 반도체층을 고순도화하는 반도체 장치의 제작 방법이 개시되어 있다(예를 들어, 특허문헌 3).
일본국 특개 2006-165529호 공보 일본국 특개 2012-009836호 공보 일본국 특개 2011-199272호 공보
산화물 반도체막을 채널 영역에 사용하여 트랜지스터를 제작할 경우, 산화물 반도체막 중의 채널 영역에 형성되는 산소 결손은, 트랜지스터 특성에 영향을 주기 때문에 문제가 된다. 예를 들어, 산화물 반도체막 중의 채널 영역에 산소 결손이 형성되면, 상기 산소 결손에 수소가 결합되어, 캐리어 공급원이 된다. 산화물 반도체막 중의 채널 영역에 캐리어 공급원이 생성되면, 산화물 반도체막을 갖는 트랜지스터의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트가 생긴다. 또한, 트랜지스터마다 전기 특성의 편차가 생긴다는 문제가 있다. 따라서, 산화물 반도체막의 채널 영역에 있어서는, 산소 결손이 적을수록 바람직하다.
상기 문제를 감안하여, 본 발명의 일 형태는, 산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치에 있어서, 전기 특성의 변동을 억제하는 동시에, 신뢰성을 향상시키는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 소비 전력이 저감된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 상기 반도체 장치를 갖는 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 상기 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 과제의 모두를 해결할 필요는 없다. 상기 이외의 과제는 명세서 등의 기재로부터 저절로 명확해지는 것이며, 명세서 등의 기재로부터 상기 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는 채널 영역에 산화물 반도체막을 갖고, 트랜지스터의 드레인 전류-게이트 전압 특성에서의, 로그(대수(對數))로 나타내지는 드레인 전류의 최대 기울기의 접선과 1×10-12A의 축과의 교점의 게이트 전압을 시프트값(Shift값이라고도 함)으로 한 경우, 산화물 반도체막에 대하여, 산화물 반도체막의 밴드갭 이상의 에너지로 광 조사했을 때에, 광 조사시의 시프트값으로부터 광 조사 전의 시프트값의 차분이 -1V 이상 0.5V 이하인 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는 채널 영역에 산화물 반도체막을 갖고, 트랜지스터의 드레인 전류-게이트 전압 특성에서의, 로그로 나타내지는 드레인 전류의 최대 기울기의 접선과 1×10-12A의 축과의 교점의 게이트 전압을 시프트값으로 한 경우, 산화물 반도체막에 대하여, 2.8eV 이상 3.0eV 이하의 에너지로 광 조사했을 때에, 광 조사시의 시프트값으로부터 광 조사 전의 시프트값의 차분이 -1V 이상 0.5V 이하인 것을 특징으로 하는 반도체 장치이다.
상기 각 구성에 있어서, 산화물 반도체막은 In과, Zn과, M(M은, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 가지면 바람직하다. 또한, 상기 각 구성에 있어서, 산화물 반도체막은 In과, Zn과, Ga를 가지면 바람직하다. 또한, 상기 각 구성에 있어서, 산화물 반도체막은 결정부를 갖고, 결정부는 c축 배향성을 가지면 바람직하다. 또한, 상기 각 구성에 있어서, 산화물 반도체막은 상동(homologous) 구조를 갖고, 또한 In의 함유량이 Ga의 함유량보다도 많으면 바람직하다. 또한, 상기 각 구성에 있어서, 산화물 반도체막은 5nm 이상 50nm 이하의 막 두께를 갖는 영역을 가지면 바람직하다.
또한, 상기 각 구성에 있어서, 트랜지스터는, 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 게이트 절연막과, 제 1 게이트 절연막 위의 산화물 반도체막과, 산화물 반도체막에 전기적으로 접속되는 소스 전극과, 산화물 반도체막에 전기적으로 접속되는 드레인 전극과, 산화물 반도체막, 소스 전극, 및 드레인 전극 위의 제 2 게이트 절연막과, 제 2 게이트 절연막 위의 제 2 게이트 전극을 가지면 바람직하다.
또한, 본 발명의 다른 일 형태는 상기 각 구성에 어느 하나에 기재된 반도체 장치와 표시 소자를 갖는 표시 장치이다. 또한, 본 발명의 다른 일 형태는 상기 표시 장치와 터치 센서를 갖는 표시 모듈이다. 또한, 본 발명의 다른 일 형태는 상기 각 구성에 어느 하나에 기재된 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈과, 조작 키 또는 배터리를 갖는 전자 기기이다.
본 발명의 일 형태에 의해, 산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치에 있어서, 전기 특성의 변동을 억제하는 동시에, 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의해, 소비 전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의해, 상기 반도체 장치를 갖는 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 광 조사에 의한 트랜지스터의 시프트값의 변동을 설명한 도면.
도 2는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 3은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 4는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 5는 반도체 장치의 일 형태를 도시한 단면도.
도 6은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 7은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 8은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 9는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 10은 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 11은 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 12는 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS의 단면 모식도.
도 13은 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM상.
도 14는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명한 도면.
도 15는 CAAC-OS의 전자 회절 패턴을 도시한 도면.
도 16은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시한 도면.
도 17은 표시 장치의 일 형태를 도시한 상면도.
도 18은 표시 장치의 일 형태를 도시한 단면도.
도 19는 표시 장치의 일 형태를 도시한 단면도.
도 20은 표시 장치를 설명한 블럭도 및 회로도.
도 21은 표시 모듈을 설명한 도면.
도 22는 전자 기기를 설명한 도면.
도 23은 광 조사에서의, 트랜지스터의 ID-VG 특성을 설명한 도면.
도 24는 광 조사에서의, 트랜지스터의 ID-VG 특성을 설명한 도면.
도 25는 광 조사에서의, 트랜지스터의 ID-VG 특성을 설명한 도면.
도 26은 광 조사에서의, 트랜지스터의 ID-VG 특성을 설명한 도면.
도 27은 광 조사에 의한, 트랜지스터의 시프트값의 변동을 설명한 도면.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 다른 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시된 형상 또는 값 등에 한정되지 않는다.
또한, 본 명세서에서 채용하는 「제 1」, 「제 2」, 「제 3」 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것이 아님을 부기한다.
또한, 본 명세서에 있어서, 「위에」, 「아래에」 등의 배치를 나타내는 어구는, 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위해서 편의상 사용하고 있다. 또한, 구성끼리의 위치 관계는, 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절하게 바꿔 말할 수 있다.
또한, 본 명세서 등에 있어서, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 갖고 있고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은, 다른 극성의 트랜지스터를 채용할 경우나, 회로 동작에 있어서 전류의 방향이 변화될 경우 등에는 바뀌는 경우가 있다. 이 때문에, 본 명세서 등에 있어서는, 소스나 드레인의 용어는 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기에서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이면 특별히 제한을 받지 않는다. 예를 들어, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에 있어서, 산화 질화 실리콘막이란, 그 조성으로서 질소보다도 산소의 함유량이 많은 막을 가리키고, 질화 산화 실리콘막이란, 그 조성으로서 산소보다도 질소의 함유량이 많은 막을 가리킨다.
또한, 본 명세서 등에 있어서, 도면을 사용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면 간에서도 공통적으로 사용한다.
또한, 본 명세서 등에 있어서, 「평행」이란, 두개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 포함된다. 또한, 「대략 평행」이란, 두개의 직선이 -30°이상 30°이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 두개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다. 또한, 「대략 수직」이란, 두개의 직선이 60°이상 120°이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서 등에 있어서, 「막」이란 용어와 「층」이란 용어는 경우에 따라서는, 또는, 상황에 따라 서로 바꿀 수 있다. 예를 들어, 「도전층」이란 용어를 「도전막」이란 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어, 「절연막」이란 용어를 「절연층」이란 용어로 변경할 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치 및 반도체 장치의 제작 방법에 대하여, 도 1 내지 도 11을 참조하여 설명한다.
<반도체 장치의 구성예 1>
도 2의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이고, 도 2의 (B)는 도 2의 (A)에 도시된 일점 쇄선 X1-X2간에서의 절단면의 단면도에 상당하고, 도 2의 (C)는 도 2의 (A)에 도시된 일점 쇄선 Y1-Y2간에서의 절단면의 단면도에 상당한다. 또한, 도 2의 (A)에서, 번잡해지는 것을 피하기 위하여, 트랜지스터(100)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하고 있다. 또한, 일점 쇄선 X1-X2 방향을 채널 길이 방향, 일점 쇄선 Y1-Y2 방향을 채널 폭 방향이라고 호칭하는 경우가 있다. 또한, 트랜지스터의 상면도에서는, 이후의 도면에서도 도 2의 (A)와 마찬가지로, 구성 요소의 일부를 생략하여 도시하는 경우가 있다.
트랜지스터(100)는, 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)과, 산화물 반도체막(108), 및 도전막(112a, 112b) 위의 절연막(114)과, 절연막(114) 위의 절연막(116)과, 절연막(116) 위의 절연막(118)과, 절연막(118) 위의 도전막(120a, 120b)을 갖는다. 또한, 도전막(120a)은 절연막(114, 116, 118)에 제공되는 개구부(142c)를 통하여 도전막(112b)과 전기적으로 접속된다.
또한, 절연막(106) 및 절연막(107)은 트랜지스터(100)의 제 1 게이트 절연막으로서의 기능을 갖는다. 또한, 절연막(114) 및 절연막(116)은 산소를 갖고, 산화물 반도체막(108) 중에 산소를 공급하는 기능을 갖는다. 또한, 절연막(114, 116, 118)은 트랜지스터(100)의 제 2 게이트 절연막으로서의 기능을 갖는다. 또한, 절연막(118)은 트랜지스터(100) 중에 들어가는 불순물을 억제하는 보호 절연막으로서의 기능을 갖는다. 또한, 도전막(120a)은 예를 들어, 표시 장치에 사용하는 화소 전극으로서의 기능을 갖는다. 또한, 도전막(120b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
또한, 도 2의 (C)에 도시된 바와 같이 도전막(120b)은, 절연막(106, 107, 114, 116, 118)에 제공되는 개구부(142a, 142b)에서 제 1 게이트 전극으로서 기능하는 도전막(104)과 전기적으로 접속된다. 따라서, 도전막(120b)과 도전막(104)에는 같은 전위가 공급된다.
트랜지스터(100)가 갖는 산화물 반도체막(108)은, 산소 결손이 형성되면 캐리어인 전자가 생겨, 노멀리 온 특성이 되기 쉽다. 따라서, 산화물 반도체막(108) 중의 산소 결손을 줄이는 것이, 안정된 트랜지스터 특성을 얻는 데 있어서 바람직하다. 본 발명의 일 형태의 트랜지스터의 구성에 있어서는, 산화물 반도체막(108) 위의 절연막, 여기에서는, 산화물 반도체막(108) 위의 절연막(114)에 과잉의 산소를 도입함으로써, 절연막(114)으로부터 산화물 반도체막(108) 중으로 산소를 이동시켜, 산화물 반도체막(108) 중의 산소 결손을 보충한다. 또는, 산화물 반도체막(108) 위의 절연막(116)에 과잉의 산소를 도입함으로써, 절연막(116)으로부터 절연막(114)을 통하여, 산화물 반도체막(108) 중으로 산소를 이동시켜, 산화물 반도체막(108) 중의 산소 결손을 보충한다. 또는, 산화물 반도체막(108) 위의 절연막(114) 및 절연막(116)에 과잉의 산소를 도입함으로써, 절연막(114) 및 절연막(116)의 양쪽으로부터 산화물 반도체막(108) 중으로 산소를 이동시켜, 산화물 반도체막(108) 중의 산소 결손을 보충한다.
또한, 절연막(114, 116)으로서는, 화학양론적 조성보다도 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 보다 바람직하다. 달리 말하면, 절연막(114, 116)은 산소를 방출할 수 있는 절연막인 것이 바람직하다. 또한, 절연막(114, 116)에 산소 과잉 영역을 제공하기 위해서는 예를 들어, 성막 후의 절연막(114, 116)에 산소를 도입하여, 산소 과잉 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한, 산화물 반도체막(108)은 In과 Zn을 갖는다. 금속(M)(M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd, 또는 Hf)을 추가로 갖고 있어도 좋다. 대표적으로는, 산화물 반도체막(108)으로서는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물을 사용할 수 있다. 특히, 산화물 반도체막(108)으로서는 In-M-Zn 산화물을 사용하면 바람직하다.
또한, 산화물 반도체막(108)은 In과, Ga를 가지면 바람직하다. 이 경우, 산화물 반도체막(108)은 상동 구조를 갖고, 또한 In의 함유량이 Ga의 함유량보다도 많으면 바람직하다. In의 함유량이 Ga의 함유량보다도 많은 산화물 반도체막(108)으로 함으로써, 트랜지스터(100)의 전계 효과 이동도(단순히 이동도, 또는 μFE라고 말하는 경우가 있음)를 높게 할 수 있다. 구체적으로는, 트랜지스터(100)의 전계 효과 이동도가 10㎠/Vs를 초과하는 것이 가능해진다.
예를 들어, 상기의 전계 효과 이동도가 높은 트랜지스터를, 게이트 신호를 생성하는 게이트 드라이버(특히, 게이트 드라이버가 갖는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용함으로써, 액자 폭이 좁은(협액자라고도 함) 반도체 장치 또는 표시 장치를 제공할 수 있다.
한편으로, In의 함유량이 Ga의 함유량보다도 많은 산화물 반도체막(108)으로 한 경우, 광 조사시에 트랜지스터(100)의 전기 특성이 변동되기 쉽다. 구체적으로는, 트랜지스터(100)의 채널 영역에 산화물 반도체막(108)을 사용하면, 가시광 또는 자외광이 산화물 반도체막(108)에 조사됨으로써, 트랜지스터(100)의 전기 특성이 변동되는 경우가 있다.
하지만, 본 발명의 일 형태의 반도체 장치에 있어서는, 산화물 반도체막(108)의 막 두께가 5nm 이상 50nm 이하, 바람직하게는 5nm 이상 35nm 이하, 더욱 바람직하게는 5nm 이상 20nm 이하이다. 달리 말하면, 산화물 반도체막(108)은 5nm 이상 50nm 이하의 막 두께를 갖는 영역을 갖는다.
산화물 반도체막(108)의 막 두께를 상기 범위로 함으로써, 광 조사시에서의 산화물 반도체막(108)의 광 흡수량을 저감할 수 있다. 따라서, 광 조사에서의 트랜지스터(100)의 전기 특성의 변동을 억제할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치에 있어서는, 절연막(114) 또는 절연막(116) 중에 과잉의 산소를 함유하는 구성 때문에, 광 조사에서의 트랜지스터(100)의 전기 특성의 변동을 더욱 억제할 수 있다.
여기에서, 광 조사에 의한 트랜지스터(100)의 전기 특성의 변동에 대하여, 도 1을 사용하여 설명한다.
도 1은, 트랜지스터(100)의 전기 특성 중 하나인 시프트값의 광 조사에 의한 변동을 설명한 도면이다. 또한, 도 1에 있어서, 세로축이 ΔShift(V)를, 가로축이 조사 에너지(eV)를 각각 나타낸다.
또한, 시프트값이란, 트랜지스터(100)의 드레인 전류(ID)-게이트 전압(VG) 특성에서의, 로그로 나타내지는 드레인 전류(ID)의 최대 기울기의 접선과 1×10-12A의 축과의 교점의 게이트 전압(VG)이다. 또한, ΔShift란, 시프트값의 변동량을 나타내고 있고, 광 조사시의 시프트값으로부터 광 조사 전의 시프트값(즉, 초기의 시프트값)을 차분한 수치이다.
도 1에 도시된 결과는, 트랜지스터(100)의 산화물 반도체막(108)으로서는, 두께 20nm의 In-Ga-Zn 산화물을 사용했을 때의 ΔShift이다. 상기 In-Ga-Zn 산화물로서는, 다결정 금속 산화물 타깃(In:Ga:Zn=3:1:2[원자%])을 사용하여 스퍼터링 장치로 형성하였다. 또한, 산화물 반도체막(108)의 밴드갭은 2.8eV이다. 또한, 트랜지스터(100)의 채널 길이(L길이), 및 트랜지스터의 채널 폭(W길이)은 각각 6㎛, 50㎛로 하였다.
또한, 트랜지스터(100)의 도전막(104) 및 도전막(120b)에 인가하는 전압(VBG)으로서는, -15V에서 +20V까지 0.25V의 스텝으로 인가하였다. 또한, 소스 전극으로서 기능하는 도전막(112a)에 인가하는 전압(VS)은 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막(112b)에 인가하는 전압(VD)은 10V로 하였다.
또한, 광 조사 조건으로서는, 분광 감도 측정기를 사용하여, 50μW/㎠의 광 강도로, 400nm 이상 495nm 이하의 파장, 즉 2.5eV 이상 3.1eV 이하로, 산화물 반도체막(108)의 위쪽, 여기에서는, 절연막(114) 측에서 광을 조사하였다.
도 1에 도시된 바와 같이, 산화물 반도체막(108)의 밴드갭 이상의 조사 에너지, 구체적으로는 2.8eV 이상이고, 트랜지스터(100)의 ΔShift의 값이 -1V 이상 0.5eV 이하인 것이 확인되었다. 또한, 산화물 반도체막(108)의 밴드갭 이상의 조사 에너지란, 2.8eV 이상, 또는 2.8eV 이상 3.1eV 이하, 또는 2.8eV 이상 3.0eV 이하이다.
이와 같이, 본 발명의 일 형태의 반도체 장치에 있어서는, 산화물 반도체막(108)의 막 두께가 5nm 이상 50nm 이하이고, 또한 절연막(114) 또는 절연막(116) 중에 과잉의 산소를 함유하는 구성 때문에, 광 조사에서의 트랜지스터(100)의 전기 특성의 변동을 억제할 수 있다. 따라서, 광 조사에서의 전기 특성의 변동이 억제된, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 절연막(114, 116)이 갖는 산소는 열처리에 의해 산화물 반도체막(108)으로 확산된다. 예를 들어, 승온 탈리 가스 분석법(TDS(Thermal Desorption Spectroscopy))으로 절연막(114, 116) 중의 산소 분자의 방출량을 측정할 수 있다.
이상과 같이, 산화물 반도체막(108) 위에 절연막(114, 116)을 제공함으로써, 절연막(114, 116) 중의 산소를 산화물 반도체막(108)으로 이동시켜, 산화물 반도체막(108) 중에 형성되는 산소 결손을 보충하는 것이 가능해진다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 도 2의 (B)에 도시된 바와 같이, 산화물 반도체막(108)은, 제 1 게이트 전극으로서 기능하는 도전막(104)과, 제 2 게이트 전극으로서 기능하는 도전막(120b)의 각각과 대향하도록 위치하고, 이것들의 도전막에 끼여 있다. 도전막(120b)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이는, 산화물 반도체막(108)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다도 각각 길고, 산화물 반도체막(108)의 전체는 절연막(114, 116, 118)을 개재하여 도전막(120b)으로 덮여 있다. 또한, 도전막(120b)과 도전막(104)은, 절연막(106, 107, 114, 116, 118)에 제공되는 개구부(142a, 142b)에서 접속되기 때문에, 산화물 반도체막(108)의 채널 폭 방향으로 연신하는 측면은 도전막(120b)과 대향하고 있다.
달리 말하면, 도전막(104) 및 도전막(120b)은, 절연막(106, 107, 114, 116, 118)에 제공되는 개구부에서 접속하는 동시에, 절연막(106, 107, 114, 116, 118)을 개재하여 산화물 반도체막(108)을 둘러싸는 구성이다.
이러한 구성을 가짐으로써, 트랜지스터(100)에 포함되는 산화물 반도체막(108)을, 도전막(104) 및 도전막(120b)의 전계에 의해 전기적으로 둘러쌀 수 있다. 트랜지스터(100)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의해, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다.
트랜지스터(100)는 s-channel 구조를 갖기 때문에, 도전막(104)에 의해 채널을 유도시키기 위한 전계를 효과적으로 산화물 반도체막(108)에 인가할 수 있기 때문에, 트랜지스터(100)의 전류 구동 능력이 향상되고, 높은 온 전류 특성을 얻을 수 있게 된다. 또한, 온 전류를 높게 할 수 있으므로, 트랜지스터(100)를 미세화할 수 있게 된다. 또한, 트랜지스터(100)는, 도전막(104) 및 도전막(120b)에 의해 둘러싸인 구조를 갖기 때문에, 트랜지스터(100)의 기계적 강도를 높일 수 있다.
이하에, 본 실시형태의 반도체 장치에 포함되는 그 밖의 구성 요소에 대하여 상세하게 설명한다.
<기판>
기판(102)의 재질 등에 큰 제한은 없지만, 적어도, 이후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용해도 좋다. 또한, 실리콘이나 탄화 실리콘을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하며, 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용해도 좋다. 또한, 기판(102)으로서 유리 기판을 사용할 경우, 제 6 세대(1500mm×1850mm), 제 7 세대 (1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 대면적 기판을 사용함으로써, 대형의 표시 장치를 제작할 수 있다.
또한, 기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(100)를 형성해도 좋다. 또는, 기판(102)과 트랜지스터(100) 사이에 박리층을 형성해도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리하여, 다른 기판에 옮겨 놓는데에 사용할 수 있다. 그때, 트랜지스터(100)는 내열성이 떨어지는 기판이나 가요성의 기판에도 옮겨 놓을 수 있다.
<제 1 게이트 전극, 소스 전극, 및 드레인 전극>
제 1 게이트 전극으로서 기능하는 도전막(104), 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)으로서는, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 코발트(Co)로부터 선택된 금속 원소,또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한, 도전막(104, 112a, 112b)은 단층 구조로도, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼 막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막과, 그 타이타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 타이타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수를 조합한 합금막, 또는 질화막을 사용해도 좋다.
또한, 도전막(104, 112a, 112b)에는, 인듐 주석 산화물(이하 ITO라고도 함), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다.
또한, 도전막(104, 112a, 112b)에는, Cu-X 합금막(X는, Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용해도 좋다. Cu-X 합금막을 사용함으로써, 웨트 에칭 프로세스로 가공할 수 있으므로, 제조 비용을 억제하는 것이 가능해진다.
<제 1 게이트 절연막>
트랜지스터(100)의 제 1 게이트 절연막으로서 기능하는 절연막(106, 107)으로서는, 플라즈마 화학 기상 퇴적(PECVD: (Plasma Enhanced Chemical Vapor Deposition))법, 스퍼터링법 등에 의해, 산화 실리콘막, 산화 질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막 및 산화 네오디뮴막을 1종 이상 포함하는 절연층을 각각 사용할 수 있다. 또한, 절연막(106, 107)의 적층 구조로 하지 않고, 상술한 재료로부터 선택된 단층의 절연막, 또는 3층 이상의 절연막을 사용해도 좋다.
또한, 절연막(106)은, 산소의 투과를 억제하는 차단막으로서의 기능을 갖는다. 예를 들어, 절연막(107, 114, 116) 및/또는 산화물 반도체막(108) 중에 과잉의 산소를 공급할 경우에 있어서, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한, 산화물 반도체막(108)과 접하는 절연막(107)은 산화물 절연막인 것이 바람직하고, 화학양론적 조성보다도 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 보다 바람직하다. 달리 말하면, 절연막(107)은 산소를 방출할 수 있는 절연막이다.
또한, 절연막(107)에 산소 과잉 영역을 제공하기 위해서는 예를 들어, 산소분위기 하에서 절연막(107)을 형성하면 좋다. 또는, 성막 후의 절연막(107)에 산소를 도입하여, 산소 과잉 영역을 형성해도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한, 절연막(107)으로서 산화 하프늄을 사용할 경우, 이하의 효과를 나타낸다. 산화 하프늄은 산화 실리콘이나 산화 질화 실리콘에 비하여 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우에 비하여 절연막(107)의 막 두께를 크게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄에 비하여 높은 비유전율을 구비한다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는, 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이것들에 한정되지 않는다.
또한, 본 실시형태에서는, 절연막(106)으로서 질화 실리콘막을 형성하고, 절연막(107)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은 산화 실리콘막에 비하여 비유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 얻는데에 필요한 막 두께가 크기 때문에, 트랜지스터(100)의 게이트 절연막으로서, 질화 실리콘막을 포함함으로써 절연막을 물리적으로 후막(厚膜)화할 수 있다. 따라서, 트랜지스터(100)의 절연 내압의 저하를 억제하고, 또한 절연 내압을 향상시켜서, 트랜지스터(100)의 정전 파괴를 억제할 수 있다.
<산화물 반도체막>
산화물 반도체막(108)으로서는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물을 사용할 수 있다. 특히, 산화물 반도체막(108)으로서는 In-M-Zn 산화물을 사용하면 바람직하다.
산화물 반도체막(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1이 바람직하다. 또한, 산화물 반도체막(108)이 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서는, 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용하면 바람직하다. 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용함으로써, 결정성을 갖는 산화물 반도체막(108)을 형성하기 쉬워진다. 또한, 성막되는 산화물 반도체막(108)의 원자수비는 각각, 상기의 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40% 정도 변동하는 경우가 있다. 예를 들어, 스퍼터링 타깃으로서, 원자수비가 In:Ga:Zn=4:2:4.1을 사용하는 경우, 성막되는 산화물 반도체막(108)의 원자수비는 In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
또한, 산화물 반도체막(108)이 In-M-Zn 산화물막일 때, Zn 및 O를 제외한 In과 M의 원자수 비율은 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더욱 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다.
또한, 산화물 반도체막(108)은 에너지갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 이와 같이, 에너지갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터(100)의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체막(108)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(108)은, 캐리어 밀도가 8×1011/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 더욱 바람직하게는 1×1010/㎤ 미만이고, 1×10-9/㎤ 이상으로 한다.
또한, 이것들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 산화물 반도체막(108)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막(108)으로서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써 더욱 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 또는, 진성, 또는 실질적으로 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함.)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저히 작고, 채널 폭이 1×106㎛로 채널 길이(L)가 10㎛인 소자라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V~10V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다.
따라서, 상기 고순도 진성, 또는 실질적으로 고순도 진성의 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 산화물 반도체막의 트랩 준위에 포획된 전하는, 소실될 때까지 요하는 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리금속, 또는 알칼리 토금속 등이 있다.
산화물 반도체막에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되는 동시에, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 이 때문에, 산화물 반도체막(108)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(108)에 있어서, SIMS 분석에 의해 얻어지는 수소 농도를, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 5×1018atoms/㎤ 이하, 바람직하게는 1×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하, 더욱 바람직하게는 1×1016atoms/㎤ 이하로 한다.
산화물 반도체막(108)에 있어서, 제 14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(108)에서 산소 결손이 증가하여, n형화된다. 이 때문에, 산화물 반도체막(108), 또는 다른 막과의 계면에서의 실리콘이나 탄소의 농도(SIMS 분석에 의해 얻어지는 농도)를, 2×1018atoms/㎤ 이하, 바람직하게는 2×1017atoms/㎤ 이하로 한다.
또한, 산화물 반도체막(108)에 있어서, SIMS 분석에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/㎤ 이하, 바람직하게는 2×1016atoms/㎤ 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대해버리는 경우가 있다. 따라서, 산화물 반도체막(108)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(108)에 질소가 포함되어 있으면, 캐리어인 전자가 생겨서, 캐리어 밀도가 증가하고, n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직한데, 예를 들어, SIMS 분석에 의해 얻어지는 질소 농도는 5×1018atoms/㎤ 이하로 하는 것이 바람직하다.
또한, 산화물 반도체막(108)은 예를 들어 비단결정 구조라도 좋다. 비단결정 구조는 예를 들어, 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
산화물 반도체막(108)은 예를 들어 비정질 구조라도 좋다. 비정질 구조의 산화물 반도체막은 예를 들어, 원자 배열이 무질서하며, 결정 성분을 갖지 않는다. 또는, 비정질 구조의 산화물막은 예를 들어, 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 산화물 반도체막(108)이, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 2종 이상을 갖는 단층 막, 또는 이 막이 적층된 구조라도 좋다.
<제 2 게이트 절연막으로서 기능하는 절연막>
절연막(114, 116)은 산화물 반도체막(108)에 산소를 공급하는 기능을 갖는다. 또한, 절연막(118)은 트랜지스터(100)의 보호 절연막으로서의 기능을 갖는다. 또한, 절연막(114, 116)은 산소를 갖는다. 또한, 절연막(114)은 산소를 투과할 수 있는 절연막이다. 또한, 절연막(114)은 나중에 형성하는 절연막(116)을 형성할 때의, 산화물 반도체막(108)에 대한 대미지 완화막으로서도 기능한다.
절연막(114)으로서는 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘, 산화 질화 실리콘 등을 사용할 수 있다.
또한, 절연막(114)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호에 대응하는 스핀 밀도가 3×1017spins/㎤ 이하인 것이 바람직하다. 이것은, 절연막(114)에 포함되는 결함 밀도가 많으면, 상기 결함에 산소가 결합해 버려, 절연막(114)에서의 산소의 투과량이 감소해 버린다.
또한, 외부로부터 절연막(114)에 들어온 산소가 모두 절연막(114)의 외부로 이동하지 않고, 절연막(114)에 머무르는 산소도 있다. 또한, 절연막(114)에 산소가 들어가는 동시에, 절연막(114)에 포함되어 있던 산소가 절연막(114)의 외부로 이동함으로써, 절연막(114)에서 산소의 이동이 생기는 경우도 있다. 절연막(114)으로서 산소를 투과할 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 제공되는, 절연막(116)으로부터 탈리되는 산소를, 절연막(114)을 통하여 산화물 반도체막(108)으로 이동시킬 수 있다.
또한, 절연막(114)은, 산화물 반도체막의 가전자대의 상단의 에너지(Ev _os)와 전도대의 하단의 에너지(Ec _os) 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. Ev _os와 Ec _os 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화 질화 실리콘막, 또는 질소 산화물의 방출량이 적은 산화 질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화 질화 실리콘막은, 승온 탈리 가스분석법에 있어서, 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이며, 대표적으로는, 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하에서의 암모니아의 방출량이 1×1018개/㎤ 이상 5×1019개/㎤ 이하이다.
질소 산화물(NOx, x는 1 또는 2), 대표적으로는 NO2 또는 NO는 절연막(114) 등에 준위를 형성한다. 상기 준위는 산화물 반도체막(108)의 에너지갭 내에 위치한다. 따라서, 질소 산화물이 절연막(114) 및 산화물 반도체막(108)의 계면에 확산하면, 상기 준위가 절연막(114)측에서 전자를 트랩한다. 이 결과, 트랩된 전자가, 절연막(114) 및 산화물 반도체막(108) 계면 근방에 머물기 때문에, 트랜지스터의 문턱 전압을 플러스 방향으로 시프트시켜 버린다.
또한, 질소 산화물은, 가열 처리에 있어서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은, 가열 처리에 있어서 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소 산화물이 저감된다. 이 때문에, 절연막(114) 및 산화물 반도체막(108)의 계면에서 전자가 트랩되기 어렵다.
절연막(114)으로서, Ev _os와 Ec _os 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막을 사용함으로써, 트랜지스터의 문턱 전압의 시프트를 저감하는 것이 가능하며, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 기판 변형점 미만의 가열 처리에 의해, 절연막(114)은, 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하의 제 1 시그널, g값이 2.001이상 2.003 이하의 제 2 시그널, 및 g값이 1.964 이상 1.966 이하의 제 3 시그널을 부여한다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿 폭, 및 제 2 시그널 및 제 3 시그널의 스플릿 폭은, X밴드의 ESR 측정에서 약 5mT이다. 또한, 제 1 시그널, 제 2 시그널, 및 제 3 시그널을 부여하는 스핀 밀도의 합계가 1×1018spins/㎤ 미만이며, 대표적으로는 1×1017spins/㎤ 이상 1×1018spins/㎤ 미만이다.
상술한 제 1 시그널, 제 2 시그널, 및 제 3 시그널은 질소 산화물에 기인한 시그널에 상당한다. 즉, 제 1 시그널, 제 2 시그널, 및 제 3 시그널을 부여하는 스핀 밀도의 합계가 적을수록, 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다.
또한, Ev _os와 Ec _os 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막은, SIMS로 측정되는 질소 농도가 6×1020atoms/㎤ 이하이다.
기판 온도가 220℃ 이상, 또는 280℃ 이상, 또는 350℃ 이상이고, 실레인 및 일산화이질소를 사용한 PECVD법을 사용하여, Ev _os와 Ec _os 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막을 형성함으로써, 치밀하며, 또한 경도가 높은 막을 형성할 수 있다.
절연막(116)은, 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 절연막은, 가열에 의해 산소의 일부가 탈리된다. 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 절연막은, 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하에서의 TDS 분석에서, 산소 원자로 환산했을 때의 산소의 탈리량이 1.0×1019atoms/㎤ 이상, 또는 3.0×1020atoms/㎤이상인 산화물 절연막이다.
절연막(116)으로서는 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘, 산화 질화 실리콘 등을 사용할 수 있다.
또한, 절연막(116)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호에 대응하는 스핀 밀도가 1.5×1018spins/㎤ 미만이 바람직하고, 1×1018spins/㎤ 이하인 것이 더욱 바람직하다. 또한, 절연막(116)은 절연막(114)과 비교하여 산화물 반도체막(108)에서 떨어져 있기 때문에, 절연막(114)보다 결함 밀도가 많아도 좋다.
또한, 절연막(114, 116)은, 동종 재료의 절연막을 사용할 수 있으므로, 절연막(114)과 절연막(116)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에서는, 절연막(114)과 절연막(116)의 계면은 파선으로 도시하고 있다. 또한, 본 실시형태에서는, 절연막(114)과 절연막(116)의 2층 구조에 대하여 설명하였지만, 이것에 한정되지 않고, 예를 들어, 절연막(116)을 제공하지 않고, 절연막(114)의 단층 구조로 해도 좋다.
절연막(118)은 질소를 갖는다. 또한, 절연막(118)은 질소 및 실리콘을 갖는다. 또한, 절연막(118)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단할 수 있는 기능을 갖는다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터의 산소의 외부로의 확산과, 절연막(114, 116)에 포함되는 산소의 외부로의 확산과, 외부에서 산화물 반도체막(108)으로의 수소, 물 등의 유입을 방지할 수 있다. 절연막(118)으로서는 예를 들어, 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막으로서는, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한, 질화물 절연막 대신에, 산소, 수소, 물 등의 차단 효과를 갖는 산화물 절연막을 제공해도 좋다. 이러한 산화물 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
또한, 상기 기재의, 도전막, 절연막, 산화물 반도체막 등의 막은 스퍼터링법이나 PECVD법에 의해 형성할 수 있지만, 다른 방법, 예를 들어, 열 CVD(Chemical Vapor Deposition)법, 또는 ALD(Atomic Layer Deposition)법에 의해 형성해도 좋다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법을 들 수 있다.
열 CVD법은, 플라즈마를 사용하지 않는 성막 방법이므로, 플라즈마 대미지에 의해 결함이 생성되는 경우가 없다는 이점을 갖는다.
열 CVD법은, 원료 가스와 산화제를 동시에 챔버 안으로 보내어, 챔버 안을 대기압 또는 감압 하로 하고, 기판 근방 또는 기판 위에서 반응시켜서 기판 위에 퇴적시킴으로써 성막을 수행해도 좋다.
또한, ALD법은 챔버 안을 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스를 챔버에 도입·반응시키고, 이것을 반복함으로써 성막을 수행한다. 원료 가스와 함께 불활성 가스(아르곤, 또는 질소 등)를 캐리어 가스로서 도입해도 좋다. 예를 들어 2종류 이상의 원료 가스를 차례로 챔버에 공급해도 좋다. 그때, 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스의 반응 후, 불활성 가스를 도입하고, 제 2 원료 가스를 도입한다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입해도 좋다. 제 1 원료 가스가 기판의 표면에 흡착·반응하여 제 1 층을 성막하고, 나중에 도입되는 제 2 원료 가스가 흡착·반응하고, 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입을 반복하는 횟수에 의해 조절할 수 있으므로, 정밀한 막 두께 조절이 가능하여, 미세한 FET를 제작할 경우에 적합하다.
MOCVD법 등의 열 CVD법은, 상기 기재의 도전막, 절연막, 산화물 반도체막, 금속 산화막 등의 막을 형성할 수 있고, 예를 들어, In-Ga-Zn-O막을 성막할 경우에는, 트리메틸인듐(In(CH3)3), 트리메틸갈륨(Ga(CH3)3), 및 디메틸아연을 사용한다 (Zn(CH3)2). 이들 조합에 한정되지 않고, 트리메틸갈륨 대신에 트리에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 디메틸아연 대신에 디에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화 하프늄막을 형성할 경우에는, 용매와 하프늄 전구체를 포함하는 액체(하프늄 알콕시드나, 테트라키스디메틸아미드하프늄(TDMAH, Hf[N(CH3)2]4)이나 테트라키스(에틸메틸아미드)하프늄 등의 하프늄아미드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화 알루미늄막을 형성할 경우에는, 용매와 알루미늄 전구체를 포함하는 액체(트리메틸알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 다른 재료로서는, 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화 실리콘막을 형성할 경우에는, 헥사클로로다이실레인을 피성막면에 흡착시켜, 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 이용하는 성막 장치에 의해 텅스텐막을 성막할 경우에는, WF6 가스와 B2H6 가스를 순차 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 사용하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용해도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 성막할 경우에는, In(CH3)3 가스와 O3 가스를 사용하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 사용하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2와 O3 가스를 사용하여 ZnO층을 형성한다. 또한, 이들 층의 순번은 이 예에 한정되지 않는다. 또한, 이들 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성해도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용해도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 편이 바람직하다.
<반도체 장치의 구성예 2>
다음에, 도 2에 도시된 트랜지스터(100)와 다른 구성예에 대하여, 도 3을 사용하여 설명한다. 또한, 앞에 설명한 기능과 같은 기능을 가질 경우에는, 해치 패턴을 동일하게 하고, 특히 부호를 붙이지 않는 경우가 있다.
도 3의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(140)의 상면도이고, 도 3의 (B)는 도 3의 (A)에 도시된 일점 쇄선 X1-X2간에서의 절단면의 단면도에 상당하고, 도 3의 (C)는 도 3의 (A)에 도시된 일점 쇄선 Y1-Y2간에서의 절단면의 단면도에 상당한다.
트랜지스터(140)는 앞에 기재한 트랜지스터(100)와 비교하여, 개구부(142b)가 제공되어 있지 않은 점이 다르다. 그 이외의 구성에 대해서는, 트랜지스터(100)와 동일하며, 상세한 설명은 생략한다.
도 3의 (A), (C)에 도시된 바와 같이, 개구부(142a)를 제공하고, 제 1 게이트 전극으로서 기능하는 도전막(104)과, 제 2 게이트 전극으로서 기능하는 도전막(120b)을 전기적으로 접속해도 좋다.
<반도체 장치의 구성예 3>
다음에, 도 2에 도시된 트랜지스터(100)와 다른 구성예에 대하여, 도 4를 사용하여 설명한다. 또한, 앞에 설명한 기능과 같은 기능을 가질 경우에는, 해치 패턴을 동일하게 하고, 특히 부호를 붙이지 않는 경우가 있다.
도 4의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(160)의 상면도이고, 도 4의 (B)는 도 4의 (A)에 도시된 일점 쇄선 X1-X2간에서의 절단면의 단면도에 상당하고, 도 4의 (C)는 도 4의 (A)에 도시된 일점 쇄선 Y1-Y2간에서의 절단면의 단면도에 상당한다.
트랜지스터(160)는 앞에 기재한 트랜지스터(100)와 비교하여, 개구부(142a, 142b)가 제공되어 있지 않은 점이 다르다. 그 이외의 구성에 대해서는 트랜지스터(100)와 동일하여, 상세한 설명은 생략한다.
도 4의 (A), (C)에 도시된 구성으로 하는 경우, 도전막(104)과 도전막(120b)에는 각각 다른 전위를 공급할 수 있다.
<반도체 장치의 구성예 4>
다음에, 도 2에 도시된 트랜지스터(100)와 다른 구성예에 대하여, 도 5를 사용하여 설명한다. 또한, 앞에 설명한 기능과 같은 기능을 가질 경우에는, 해치 패턴을 동일하게 하고, 특히 부호를 붙이지 않는 경우가 있다.
도 5의 (A)는 트랜지스터(100A)의 채널 길이 방향의 단면도이며, 도 5의 (B)는 트랜지스터(100A)의 채널 폭 방향의 단면도이다. 또한, 도 5의 (C)는 트랜지스터(140A)의 채널 길이 방향의 단면도이며, 도 5의 (D)는 트랜지스터(140A)의 채널 폭 방향의 단면도이다. 또한, 도 5의 (E)는 트랜지스터(160A)의 채널 길이 방향의 단면도이며, 도 5의 (F)는 트랜지스터(160A)의 채널 폭 방향의 단면도이다. 또한, 트랜지스터(100A, 140A, 160A)의 상면도에 대해서는, 각각 도 2의 (A)에 도시된 상면도, 도 3의 (A)에 도시된 상면도, 및 도 4의 (A)에 도시된 상면도와 동일하므로, 여기에서의 기재는 생략한다.
트랜지스터(100A, 140A, 160A)는 각각, 앞에 기재한 트랜지스터(100, 140, 160)의 변형예이며, 트랜지스터(100, 140, 160) 위, 구체적으로는, 절연막(118), 및 도전막(120a, 120b) 위에 절연막(122)이 제공되어 있는 점이 다르다. 그 이외의 구성에 대해서는, 앞에 기재한 트랜지스터(100, 140, 160)와 동일하여, 상세한 설명은 생략한다.
절연막(122)으로서는, 절연막(118)에 사용할 수 있는 재료와 동일한 재료를 사용하여 형성할 수 있다. 또한, 절연막(122)으로서는, 도전막(120b)을 덮고, 도전막(120a)의 일부가 노출되도록 제공하면 좋다. 절연막(122)을 제공하는 구성으로 함으로써, 도전막(120b)을 보호하는 것이 가능해지고, 신뢰성이 높은 반도체 장치로 할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치는, 도 6 내지 도 8에 도시된 트랜지스터(100B), 트랜지스터(100C), 및 트랜지스터(100D)로 해도 좋다. 도 6에 도시된 트랜지스터(100B)는 채널 에치(channel-etched)형이며, 도 7에 도시된 트랜지스터(100C), 및 도 8에 도시된 트랜지스터(100D)는 채널 보호형의 트랜지스터이다. 트랜지스터(100C) 및 트랜지스터(100D)에서는, 절연막(114, 116)에 개구부(141a, 141b)를 제공하고, 절연막(118)에 개구부(143)를 제공하는 구성으로 하면 좋다.
또한, 본 실시형태에 따른 트랜지스터는, 상기 구조의 각각을 자유롭게 조합할 수 있다.
<반도체 장치의 제작 방법 1>
다음에, 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 제작 방법에 대하여, 도 9 내지 도 11을 사용하여 이하 상세하게 설명한다. 또한, 도 9 내지 도 11은, 반도체 장치의 제작 방법을 설명하는 단면도이다. 또한, 도 9의 (A), (C), (E), (G), 도 10의 (A), (C), (E), 및 도 11의 (A), (C), (E), (G)는, 트랜지스터(100)의 제작 도중의 채널 길이 방향의 단면도이며, 도 9의 (B), (D), (F), (H), 도 10의 (B), (D), (F), 및 도 11의 (B), (D), (F), (H)는, 트랜지스터(100)의 제작 도중의 채널 폭 방향의 단면도이다.
상술한 바와 같이, 트랜지스터(100)를 구성하는 막(절연막, 산화물 반도체막, 도전막 등)은 스퍼터링법, CVD법, 진공 증착법, PLD법을 사용하여 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는, 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법, 또는 ALD법이라도 좋다. 열 CVD법의 예로서 MOCVD법을 들 수 있다.
우선, 기판(102) 위에 도전막을 형성하고, 상기 도전막을 리소그래피 공정 및 에칭 공정을 수행하여 가공하고, 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 다음에, 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106, 107)을 형성한다(도 9의 (A), (B) 참조).
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 도전막(104)으로서 두께 100nm의 텅스텐막을 스퍼터링법으로 형성한다.
본 실시형태에서는, PECVD법에 의해, 절연막(106)으로서 두께 400nm의 질화 실리콘막을 형성하고, 절연막(107)으로서 두께 50nm의 산화 질화 실리콘막을 형성한다.
또한, 절연막(106)으로서는, 질화 실리콘막의 적층 구조로 할 수 있다. 구체적으로는, 절연막(106)을 제 1 질화 실리콘막과, 제 2 질화 실리콘막과, 제 3 질화 실리콘막의 3층 적층 구조로 할 수 있다. 상기 3층 적층 구조의 일례로서는, 이하와 같이 형성할 수 있다.
제 1 질화 실리콘막으로서는 예를 들어, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PE-CVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파전원을 사용하여 2000W의 전력을 공급하고, 두께가 50nm가 되도록 형성하면 좋다.
제 2 질화 실리콘막으로서는, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하고, 두께가 300nm가 되도록 형성하면 좋다.
제 3 질화 실리콘막으로서는, 유량 200sccm의 실레인, 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하고, 두께가 50nm가 되도록 형성하면 좋다.
또한, 상기 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 형성시의 기판 온도는 350℃로 할 수 있다.
절연막(106)을, 질화 실리콘막의 3층의 적층 구조로 함으로써, 예를 들어, 도전막(104)에 구리(Cu)를 포함하는 도전막을 사용하는 경우에서 이하의 효과를 나타낸다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 갖고, 게이트 절연막으로서 기능하는 절연막의 내압을 향상시킬 수 있다. 제 3 질화 실리콘막은 수소 방출이 적고, 또한 제 2 질화 실리콘막으로부터의 방출되는 수소의 확산을 억제할 수 있다.
절연막(107)으로서는, 나중에 형성되는 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 산소를 포함하는 절연막으로 형성되면 바람직하다.
다음에, 절연막(107) 위에 산화물 반도체막(108)을 형성한다(도 9의 (C), (D) 참조).
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=3:1:2(원자수비))을 사용하고, 스퍼터링법에 의해 산화물 반도체막을 성막하고, 상기 산화물 반도체막 위에 리소그래피 공정에 의해 마스크를 형성하고, 상기 산화물 반도체막을 원하는 영역으로 가공함으로써 섬 형상의 산화물 반도체막(108)을 형성한다.
산화물 반도체막(108)의 형성 후, 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하의 가열 처리를 수행해도 좋다. 여기에서의 가열 처리는, 산화물 반도체막의 고순도화 처리의 하나이며, 산화물 반도체막(108)에 포함되는 수소, 물 등을 저감할 수 있다. 또한, 가열 처리는 산화물 반도체막(108)을 섬 형상으로 가공하기 전에 수행해도 좋다.
산화물 반도체막(108)에 대한 가열 처리는, 전기로, RTA(rapid thermal anneal) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여 기판의 변형점 이상의 온도에서 열처리를 수행할 수 있다. 따라서, 가열 시간을 단축하는 것이 가능해진다.
또한, 산화물 반도체막(108)에 대한 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 또한, 질소 또는 희가스 분위기에서 가열 처리한 후, 산소 또는 초건조 공기 분위기에서 가열해도 좋다. 이 결과, 산화물 반도체막 중에 포함되는 수소, 물 등을 탈리시키는 동시에, 산화물 반도체막 중에 산소를 공급할 수 있다. 이 결과, 산화물 반도체막 중에 포함되는 산소 결손량을 저감할 수 있다.
또한, 스퍼터링법으로 산화물 반도체막(108)을 형성할 경우, 스퍼터링 가스는, 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 혼합 가스의 경우, 희가스보다도 산소가 많아도 좋다. 또한, 스퍼터링 가스의 고순도화가 바람직하다. 예를 들어, 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하, 보다 바람직하게는 -120℃ 이하로까지 고순도화한 가스를 사용함으로써 산화물 반도체막(108)에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한, 스퍼터링법으로 산화물 반도체막(108)을 형성할 경우, 스퍼터링 장치에서의 챔버는, 산화물 반도체막(108)에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위해 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 사용하여 고진공(5×10-7Pa 내지 1×10-4Pa 정도까지) 배기하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류하지 않도록 해 두는 것이 바람직하다.
다음에, 절연막(107) 및 산화물 반도체막(108) 위에 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 형성한다(도 9의 (E), (F) 참조).
본 실시형태에서는, 도전막(112a, 112b)으로서, 두께 50nm의 텅스텐막과 두께 400nm의 알루미늄막의 적층막을 스퍼터링법에 의해 성막하고, 상기 적층막 위에 리소그래피 공정에 의해 마스크를 형성하고, 상기 적층막을 원하는 영역으로 가공함으로써, 도전막(112a, 112b)을 형성한다. 또한, 본 실시형태에서는, 도전막(112a, 112b)의 2층의 적층 구조로 했지만, 이것에 한정되지 않는다. 예를 들어, 도전막(112a, 112b)으로서, 두께 50nm의 텅스텐막과 두께 400nm의 알루미늄막과 두께 100nm의 타이타늄막의 3층의 적층 구조로 해도 좋다.
다음에, 절연막(107), 산화물 반도체막(108), 및 도전막(112a, 112b)에 부식액(131)을 도포하고, 산화물 반도체막(108)의 표면(백 채널측)을 세정한다(도 9의 (G), (H) 참조).
상기 세정 방법으로서는 예를 들어, 인산 수용액 등의 부식액을 사용한 세정을 들 수 있다. 이로써, 산화물 반도체막(108)의 표면에 부착된 불순물(예를 들어, 도전막(112a, 112b)에 포함되는 원소 등)을 제거할 수 있다. 또한, 도 9의 (G), (H)에 도시된 세정 공정은 반드시 수행할 필요는 없고, 경우에 따라서는 세정 공정을 수행하지 않아도 좋다.
또한, 도전막(112a, 112b)의 형성시, 및/또는 상기 세정 공정에 있어서, 산화물 반도체막(108)의 일부에 오목부가 형성되는 경우가 있다.
다음에, 절연막(107), 산화물 반도체막(108), 및 도전막(112a, 112b) 위에 절연막(114, 116)을 형성한다(도 10의 (A), (B) 참조).
또한, 절연막(114)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 대기에 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 절연막(116)을 연속적으로 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분 유래의 불순물 농도를 저감할 수 있는 동시에, 절연막(114, 116)에 포함되는 산소를 산화물 반도체막(108)에 이동시키는 것이 가능해지고, 산화물 반도체막(108)의 산소 결손량을 저감하는 것이 가능해진다.
예를 들어, 절연막(114)으로서, PECVD법을 사용하여 산화 질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는 일산화이질소, 이산화질소 등이 있다. 또한, 상기의 퇴적성 기체에 대한 산화성 기체를 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 바람직하게는 50Pa 이하로 하는 PECVD법을 사용함으로써, 절연막(114)이 질소를 포함하고, 또한 결함량이 적은 절연막이 된다.
본 실시형태에서는, 절연막(114)으로서, 기판(102)을 유지하는 온도를 220℃로 하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로 하고, 처리실 내의 압력을 20Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 13.56MHz, 100W(전력 밀도로서는 1.6×10-2W/㎠)로 하는 PECVD법을 사용하여, 산화 질화 실리콘막을 형성한다.
절연막(116)으로서는, PECVD 장치의 진공 배기된 처리실 내에 탑재된 기판을 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17W/㎠ 이상 0.5W/㎠ 이하, 더욱 바람직하게는 0.25W/㎠ 이상 0.35W/㎠ 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
절연막(116)의 성막 조건으로서, 상기 압력의 반응실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하여, 원료 가스의 산화가 진행되기 때문에, 절연막(116) 중에서의 산소 함유량이 화학양론적 조성보다도 많아진다. 한편, 기판 온도가 상기 온도에서 형성된 막에서는, 실리콘과 산소의 결합력이 약하기 때문에, 이후 공정의 가열 처리에 의해 막 중의 산소의 일부가 탈리된다. 이 결과, 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하고, 가열에 의해 산소의 일부가 탈리되는 산화물 절연막을 형성할 수 있다.
또한, 절연막(116)의 형성 공정에 있어서, 절연막(114)이 산화물 반도체막(108)의 보호막이 된다. 따라서, 산화물 반도체막(108)에 대한 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한, 절연막(116)의 성막 조건에 있어서, 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가시킴으로써, 절연막(116)의 결함량을 저감시키는 것이 가능하다. 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/㎤ 미만, 또는 3×1017spins/㎤ 이하, 또는 1.5×1017spins/㎤ 이하인 결함량이 적은 산화물 절연층을 형성할 수 있다. 이 결과 트랜지스터의 신뢰성을 높일 수 있다.
또한, 절연막(114, 116)을 형성한 후, 가열 처리를 수행해도 좋다. 상기 가열 처리에 의해, 절연막(114, 116)에 포함되는 질소 산화물을 저감할 수 있다. 또한, 상기 가열 처리에 의해, 절연막(114, 116)에 포함되는 산소의 일부를 산화물 반도체막(108)으로 이동시켜, 산화물 반도체막(108)에 포함되는 산소 결손량을 저감 할 수 있다.
절연막(114, 116)에 대한 가열 처리의 온도는 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다. 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 상기 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다.
본 실시형태에서는, 질소 분위기에서, 350℃, 1시간의 가열 처리를 수행한다.
다음에, 절연막(116) 위에 보호막(117)을 형성한다(도 10의 (C), (D) 참조).
보호막(117)은, 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 또는 몰리브데넘 중에서 선택되는 적어도 하나 이상을 갖는다. 예를 들어, 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금, 상술한 금속 원소를 갖는 금속 산화물, 상술한 금속 원소를 갖는 금속 질화물, 또는 상술한 금속 원소를 갖는 금속 질화 산화물 등의 도전성을 갖는 재료를 사용하여 형성한다.
보호막(117)의 일례로서는, 질화 탄탈럼막, 타이타늄막, 인듐 주석 산화물막, 알루미늄막, 산화물 반도체막(예를 들어, IGZO막(In:Ga:Zn=1:4:5(원자수비)) 등)을 사용할 수 있다. 또한, 보호막(117)으로서는 스퍼터링법을 사용하여 형성할 수 있다. 또한, 보호막(117)의 두께로서는 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하로 하면 바람직하다. 본 실시형태에서는, 보호막(117)으로서, 두께 5nm의 산화 실리콘을 첨가한 인듐 주석 산화물(Indium Tin SiO2 Doped Oxide: 이하 ITSO라고 부름)을 사용한다.
다음에, 보호막(117)을 통하여 절연막(114, 116) 및 산화물 반도체막(108)에 산소(133)를 첨가한다(도 10의 (E), (F) 참조).
보호막(117)을 통하여 절연막(114, 116) 및 산화물 반도체막(108)에 산소(133)를 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 산소(133)를 첨가할 때에, 기판측에 바이어스를 인가함으로써 효과적으로 산소(133)를 절연막(114, 116) 및 산화물 반도체막(108)에 첨가할 수 있다. 상기 바이어스로서는 예를 들어, 전력 밀도를 1W/㎠ 이상 5W/㎠ 이하로 하면 좋다. 절연막(116) 위에 보호막(117)을 제공하여 산소를 첨가함으로써, 보호막(117)이 절연막(116)으로부터 산소가 탈리되는 것을 억제하는 보호막으로서 기능한다. 이 때문에, 절연막(114, 116) 및 산화물 반도체막(108)에 보다 많은 산소를 첨가할 수 있다.
또한, 플라즈마 처리로 산소를 도입할 경우, 마이크로파로 산소를 여기하고, 고밀도의 산소 플라즈마를 발생시킴으로써, 절연막(114, 116)으로의 산소 도입량을 증가시킬 수 있다.
다음에, 보호막(117)을 제거한다(도 11의 (A), (B) 참조).
보호막(117)의 제거 방법으로서는, 드라이 에칭법, 웨트 에칭법, 또는 드라이 에칭법과 웨트 에칭법을 조합하는 방법 등을 들 수 있다. 본 실시형태에서는 웨트 에칭법을 사용하여 보호막(117)을 제거한다. 또한, 본 실시형태에서는 보호막(117)을 제거하는 방법을 예시했지만, 이것에 한정되지 않는다. 예를 들어, 보호막(117)을 제거하지 않고 보호막(117) 위에 절연막(118)을 형성해도 좋다.
다음에, 절연막(116) 위에 절연막(118)을 형성한다(도 11의 (C), (D) 참조).
또한, 절연막(118)의 형성 전, 또는 절연막(118)의 형성 후에 가열 처리를 수행하고, 절연막(114, 116)에 포함되는 과잉 산소를 산화물 반도체막(108) 중에 확산시켜, 산화물 반도체막(108) 중의 산소 결손을 보충할 수 있다. 또는, 절연막(118)을 가열 성막으로 함으로써, 절연막(114, 116)에 포함되는 과잉 산소를 산화물 반도체막(108) 중에 확산시켜, 산화물 반도체막(108) 중의 산소 결손을 보충할 수 있다.
절연막(118)을 PECVD법으로 형성할 경우, 기판 온도는 300℃ 이상 400℃ 이하로, 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 치밀한 막을 형성할 수 있으므로 바람직하다.
예를 들어, 절연막(118)으로서 PECVD법에 의해 질화 실리콘막을 형성할 경우, 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소와 비교하여 소량의 암모니아를 사용함으로써 플라즈마 중에서 암모니아가 해리되고, 활성종이 발생한다. 상기 활성종이, 실리콘을 포함하는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되고, 실리콘 및 수소의 결합이 적고, 결함이 적고, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 기체 및 질소의 분해가 진행되지 않고, 실리콘 및 수소 결합이 잔존하여, 결함이 증대되고 또한 거칠은 질화 실리콘막이 형성되어 버린다. 따라서, 원료 가스에 있어서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하, 10 이상 50 이하로 하는 것이 바람직하다.
본 실시형태에서는 절연막(118)으로서, PECVD 장치를 사용하여, 실레인, 질소, 및 암모니아의 원료 가스로부터, 두께 50nm의 질화 실리콘막을 형성한다. 유량은, 실레인이 50sccm, 질소가 5000sccm이며, 암모니아가 100sccm이다. 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고 27.12MHz의 고주파 전원을 사용하여 1000W의 고주파 전력을 평행 평판 전극에 공급한다. PECVD 장치는 전극 면적이 6000㎠인 평행 평판형의 PECVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력밀도)으로 환산하면 1.7×10-1W/㎠이다.
다음에, 절연막(118) 위에 리소그래피 공정에 의해 마스크를 형성하고, 절연막(114, 116, 118)의 원하는 영역에 개구부(142c)를 형성한다. 또한, 절연막(118) 위에 리소그래피 공정에 의해 마스크를 형성하고, 절연막(106, 107, 114, 116, 118)의 원하는 영역에 개구부(142a, 142b)를 형성한다. 또한, 개구부(142c)는 도전막(112b)에 도달하도록 형성된다. 또한, 개구부(142a, 142b)는 각각 도전막(104)에 도달하도록 형성된다(도 11의 (E), (F) 참조)
또한, 개구부(142a, 142b)와 개구부(142c)는 같은 공정으로 형성해도 좋고, 상이한 공정으로 형성해도 좋다. 개구부(142a, 142b)와 개구부(142c)를 같은 공정으로 형성할 경우, 예를 들어, 그레이 톤 마스크 또는 하프 톤 마스크를 사용하여 형성할 수 있다. 또한, 개구부(142a, 142b)를 복수회로 나누어 형성해도 좋다. 예를 들어, 절연막(106, 107)을 가공하고, 그 후, 절연막(114, 116, 118)을 형성·가공한다.
다음에, 개구부(142a, 142b, 142c)를 덮도록 절연막(118) 위에 도전막을 형성하고, 상기 도전막을 원하는 형상으로 가공함으로써, 도전막(120a, 120b)을 형성한다(도 11의 (G), (H) 참조).
도전막(120a, 120b)으로서는, 예를 들어, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함하는 재료를 사용할 수 있다. 특히, 도전막(120a, 120b)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, ITO, 인듐 아연 산화물, ITSO 등의 투광성을 갖는 도전성 재료를 사용할 수 있다. 본 실시형태에서는, 막 두께 110nm의 ITSO막을 스퍼터링법으로 형성한다.
이상의 공정으로 도 2에 도시된 트랜지스터(100)를 제작할 수 있다.
또한, 도 3에 도시된 트랜지스터(140), 및 도 4에 도시된 트랜지스터(160)로서는, 도 11의 (F)에 도시된 개구부(142a, 142b)의 형성시에 개구 마스크의 형상을 바꿈으로써 제작할 수 있다. 또한, 도 5에 도시된 트랜지스터(100A, 140A, 160A)로서는, 도 11의 (G), (H)에 도시된 공정 후에, 추가로, 도전막(120a, 120b) 및 절연막(118) 위에 절연막(122)을 형성함으로써 제작할 수 있다.
이상, 본 실시형태에서 기재된 구성, 방법은 다른 실시형태에서 기재된 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 포함되는 산화물 반도체의 구조와 성질에 대하여 상세하게 설명한다.
<산화물 반도체의 구조>
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나눌 수 있다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), 유사 비정질 산화물 반도체(a-like OS: amorphous like Oxide Semiconductor), 비정질 산화물 반도체(a-OS) 등이 있다.
또한 다른 관점에서는, 산화물 반도체는 a-OS와 그 이외의 결정성 산화물 반도체로 나눌 수 있다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는 일반적으로, 준안정 상태에서 고정화되어 있지 않은 것, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합 각도가 고정되어 있지 않고, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않는 구조라고 바꿔 말할 수도 있다.
거꾸로 생각하면, 본질적으로 안정된 산화물 반도체의 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소(微小) 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라고 부를 수는 없다. 다만, a-like OS는, 미소 영역에서 주기 구조를 갖지만, 공동(void라고도 함.)을 가져, 불안정한 구조이다. 따라서, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
CAAC-OS는, c축 배향한 복수의 결정부(펠릿이라고도 함.)를 갖는 산화물 반도체의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함.)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함.)를 명확하게 확인할 수 없다. 그 때문에, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의해 관찰한 CAAC-OS에 대하여 설명한다. 도 12의 (A)에, 시료면과 대략 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 도시한다. 고분해능 TEM상의 관찰에는 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라고 부른다. Cs 보정 고분해능 TEM상의 취득은 예를 들어, 니혼 덴시 가부시키가이샤 제조 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 수행할 수 있다.
도 12의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM상을 도 12의 (B)에 도시한다. 도 12의 (B)로부터, 펠릿에 있어서, 금속 원자가 층상으로 배열하고 있음을 확인할 수 있다. 금속 원자의 각 층의 배열은 CAAC-OS의 막을 형성하는 면(피형성면이라고도 함.) 또는 상면의 요철을 반영하고 있고, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
도 12의 (B)에 도시된 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다.
도 12의 (C)는 특징적인 원자 배열을 보조선으로 나타낸 것이다. 도 12의 (B) 및 도 12의 (C)로부터, 펠릿 하나의 크기는 1nm 이상의 것이나, 3nm 이상의 것이 있고, 펠릿과 펠릿의 기울기에 의해 생기는 틈의 크기는 0.8nm 정도인 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
여기에서, Cs 보정 고분해능 TEM상을 바탕으로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 나타내면, 벽돌 또는 블록이 겹쳐 쌓인 것 같은 구조가 된다(도 12의 (D) 참조.). 도 12의 (C)에서 관찰된 펠릿과 펠릿 사이에서 기울기가 생기고 있는 부분은 도 12의 (D)에 도시된 영역(5161)에 상당한다.
또한, 도 13의 (A)에, 시료면과 대략 수직인 방향에서 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 도시하였다. 도 13의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을 각각 도 13의 (B), 도 13의 (C) 및 도 13의 (D)에 도시하였다. 도 13의 (B), 도 13의 (C) 및 도 13의 (D)로부터, 펠릿은 금속 원자가 삼각형상, 사각형상 또는 육각형상으로 배열하고 있는 것을 확인할 수 있다. 하지만, 다른 펠릿 사이에서 금속 원자의 배열에 규칙성은 보이지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의해 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 아웃-오브-플레인(out-of-plane)법에 의한 구조 해석을 수행하면, 도 14의 (A)에 도시된 바와 같이 회절각(2θ)이 31°에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속 되는 것으로부터, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31°의 피크 외에, 2θ가 36°에서도 피크가 나타나는 경우가 있다. 2θ가 36°의 피크는, CAAC-OS 중의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. c축 배향성이 매우 높은 경우에는, out-of-plane법에 의한 구조 해석에서는, 2θ가 31°에 피크를 나타내고, 2θ가 36°에 피크를 나타내지 않는다.
한편, CAAC-OS에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 인-플레인(in-plane)법에 의한 구조 해석을 수행하면, 2θ가 56°에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56°에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 수행해도, 도 14의 (B)에 도시된 바와 같이 명료한 피크는 드러나지 않는다.
이에 대하여 InGaZnO4의 단결정 산화물 반도체이면, 2θ를 56°에 고정하여 φ스캔한 경우, 도 14의 (C)에 도시된 바와 같이 (110)면과 등가의 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의해 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 시료면에 평행하게 프로브 직경이 300nm의 전자선을 입사시키면, 도 15의 (A)에 도시된 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함.)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있음을 알 수 있다. 한편, 같은 시료에 대하여, 시료면에 수직으로 프로브 직경이 300nm의 전자선을 입사시켰을 때의 회절 패턴을 도 15의 (B)에 도시하였다. 도 15의 (B)로부터 링 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 15의 (B)에서의 제 1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 15의 (B)에서의 제 2 링은 (110)면 등에 기인한다고 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의해 저하되는 경우가 있기 때문에, 거꾸로 생각하면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러뜨리고, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경 (또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러뜨리고, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 빛이나 열 등에 의해 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 중의 산소 결손은 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
이 때문에, 불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 매우 낮다. 구체적으로는, 8×1011/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 더욱 바람직하게는 1×1010/㎤ 미만이고, 1×10-9/㎤ 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 그와 같은 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
nc-OS는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기인 것이 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 부르는 경우가 있다. nc-OS는 예를 들어, 고분해능 TEM상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿에 상당한다고도 할 수 있다. 따라서, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는, 미소 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 다른 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그 때문에, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는, a-like OS나 a-OS와 구별이 되지 않는 경우가 있다. 예를 들어, nc-OS에 대하여, 펠릿보다도 큰 직경의 X선을 사용한 경우, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대하여, 펠릿보다도 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절을 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 수행하면, 원주상으로 분포된 복수의 스폿이 관측되는 경우가 있다. 또한, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정) 사이에서는 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는 a-OS보다도 규칙성이 높은 산화물 반도체이다. 그 때문에, nc-OS는 a-like OS나 a-OS보다도 결함 준위 밀도가 낮아진다. 다만, nc-OS는 다른 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그 때문에, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는 nc-OS와 a-OS 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는 고분해능 TEM상에 있어서 공동(void)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 갖는다.
공동을 갖기 때문에, a-like OS는 nc-OS나 CAAC-OS와 비교하여 불안정한 구조이다. 예를 들어 a-like OS는 전자 조사에 의해 모폴로지(morphology)가 변화된다. 구체적으로는 도 16에 도시된 바와 같이, In-Ga-Zn 산화물의 a-like OS(시료A)에 대하여 전자선을 조사하면, 그 조사량의 증가와 함께, 고분해능 단면 TEM에 의해 어림잡아진 결정부의 평균 크기가 커진다. 이에 대하여 같은 산화물의 nc-OS(시료 B)나 CAAC-OS(시료 C)에서는 전자선을 조사해도 눈에 띄는 변화는 관측되지 않는다.
또한, 공동을 갖기 때문에, a-like OS는 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 같은 조성의 단결정의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성의 단결정의 밀도의 92.3% 이상 100% 미만이 된다. 단결정의 밀도의 78% 미만이 되는 산화물 반도체는 성막하는 것 자체가 곤란하다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/㎤가 된다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/㎤ 이상 5.9g/㎤ 미만이 된다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/㎤ 이상 6.3g/㎤ 미만이 된다.
또한, 같은 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써, 원하는 조성에서의 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 다른 단결정을 조합하는 비율에 대하여, 가중 평균을 사용하여 어림잡으면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
이상과 같이, 산화물 반도체는 다양한 구조를 취하며, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, a-OS, a-like OS, nc-OS, CAAC-OS 중 2종 이상을 갖는 적층막이라도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 앞의 실시형태에서 예시한 트랜지스터를 갖는 표시 장치의 일례에 대하여, 도 17 내지 도 19를 사용하여 이하에 설명한다.
도 17은, 표시 장치의 일례를 도시한 상면도이다. 도 17에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 씰재(712)와, 제 1 기판(701)에 대향하도록 제공된 제 2 기판(705)을 갖는다. 또한, 제 1 기판(701)과 제 2 기판(705)은 씰재(712)에 의해 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701)과 씰재(712)와 제 2 기판(705)에 의해 밀봉되어 있다. 또한, 도 17에는 도시되지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한, 표시 장치(700)는, 제 1 기판(701) 위의 씰재(712)에 의해 둘러싸여 있는 영역과는 다른 영역에, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706)와 각각 전기적으로 접속되는 FPC 단자부(708)(FPC: Flexible printed circuit)가 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의해 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 각각 접속되어 있다. FPC(716)에 의해 공급되는 각종 신호 등은 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 공급된다.
또한, 표시 장치(700)에 복수의 게이트 드라이버 회로부(706)를 형성해도 좋다. 또한, 표시 장치(700)로서는, 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 화소부(702)와 같은 제 1 기판(701)에 형성하고 있는 예를 기재하고 있지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성해도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성해도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 제 1 기판(701)에 실장하는 구성으로 하여도 좋다. 또한, 별도 형성한 구동 회로 기판의 접속 방법은 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한, 표시 장치(700)가 갖는 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 갖고 있고, 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
또한, 표시 장치(700)는 여러 가지 소자를 가질 수 있다. 상기 소자의 일례로서는 예를 들어, 일렉트로 루미네선스(EL) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, LED 등), 발광 트랜지스터 소자(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크 소자, 전기 영동 소자, 일렉트로웨팅 소자, 플라즈마 디스플레이(PDP), MEMS(micro electro mechanical system) 디스플레이(예를 들어, 그레이팅 라이트 밸브(GLV), 디지털 마이크로 미러 디바이스(DMD), 디지털 마이크로 셔터(DMS) 소자, 간섭 변조기 디스플레이(IMOD) 소자 등), 압전 세라믹 디스플레이 등, 전기 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 갖는 것이 있다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 전계 방출 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 소자 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부, 또는, 전부가 반사 전극으로서의 기능을 가지도록 하면 좋다. 예를 들어, 화소 전극의 일부, 또는, 전부가 알루미늄, 은 등을 가지도록 하면 좋다. 또한, 그 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공하는 것도 가능하다. 이로써, 소비 전력을 더욱 저감할 수 있다.
또한, 표시 장치(700)에서의 표시 방식은, 순차 방식이나 비월 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색 요소로서는, RGB(R은 빨강, G는 초록, B는 파랑을 나타냄)의 3색으로 한정되지 않는다. 예를 들어, R의 화소와 G의 화소와 B의 화소와 W(백색)의 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 따라서 상이한 2색을 선택하여 구성해도 좋다. 또는 RGB에, 옐로, 시안, 마젠타 등을 1색 이상 추가해도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 다만, 개시하는 발명은 컬러 표시의 표시 장치에 한정되는 것이 아니고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 백라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치를 풀 컬러 표시시키기 위하여, 착색층(컬러 필터라고도 함.)을 사용해도 좋다. 착색층은 예를 들어, 레드(R), 그린(G), 블루(B), 옐로(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우와 비교하여 색의 재현성을 높게 할 수 있다. 이때, 착색층을 갖는 영역과, 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 이용해도 상관없다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시시에, 착색층에 의한 휘도의 저하를 적게 할 수 있고, 소비 전력을 20% 내지 30% 정도 저감할 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀 컬러 표시할 경우, R, G, B, Y, 화이트(W)를 각각의 발광색을 갖는 소자로부터 발광시켜도 상관없다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다도 소비 전력을 더욱 저감할 수 있는 경우가 있다.
본 실시형태에서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여, 도 18 및 도 19를 사용하여 설명한다. 또한, 도 18은 도 17에 도시된 일점 쇄선 Q-R에서의 단면도이며, 표시 소자로서 액정 소자를 사용한 구성이다. 또한, 도 19는 도 17에 도시된 일점 쇄선 Q-R에서의 단면도이며, 표시 소자로서 EL 소자를 사용한 구성이다.
우선, 도 18 및 도 19에 도시된 공통 부분에 대하여 우선 설명하고, 다음에 다른 부분에 대하여 이하에서 설명한다.
<표시 장치의 공통 부분에 관한 설명>
도 18 및 도 19에 도시된 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 갖는다. 또한, 리드 배선부(711)는 신호선(710)을 갖는다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 갖는다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다.
트랜지스터(750) 및 트랜지스터(752)에는 앞에 기재한 트랜지스터를 사용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는, 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는다. 상기 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 수를 삭감할 수 있다. 또한, 화소부에서도, 고속 구동이 가능한 트랜지스터를 사용함으로써 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 한 쌍의 전극 간에 유전체를 갖는 구조이다. 보다 상세하게는, 용량 소자(790)의 한쪽의 전극으로서는, 트랜지스터(750)의 게이트 전극으로서 기능하는 도전막과 동일 공정으로 형성된 도전막을 사용하고, 용량 소자(790)의 다른 쪽의 전극으로서는, 트랜지스터(750)의 소스 전극 및 드레인 전극으로서 기능하는 도전막을 사용한다. 또한, 한 쌍의 전극 간에 협지되는 유전체로서는 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 사용한다.
또한, 도 18 및 도 19에 있어서, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에, 절연막(764, 766, 768), 및 평탄화 절연막(770)이 제공되어 있다.
절연막(764, 766, 768)으로서는, 각각 앞의 실시형태에 기재된 절연막(114, 116, 118)과, 같은 재료 및 제작 방법에 의해 형성할 수 있다. 또한, 평탄화 절연막(770)으로서는, 폴리이미드 수지, 아크릴 수지, 폴리이미드 아미드 수지, 벤조사이클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(770)을 형성해도 좋다. 또한, 평탄화 절연막(770)을 제공하지 않는 구성으로 해도 좋다.
또한, 신호선(710)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정으로 형성된다. 또한, 신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극과 다른 공정으로 형성된 도전막, 예를 들어 게이트 전극으로서 기능하는 도전막으로 해도 좋다. 신호선(710)으로서, 예를 들어, 구리 원소를 포함하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적고, 대화면에서의 표시가 가능해진다.
또한, FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 갖는다. 또한, 접속 전극(760)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정으로 형성된다. 또한, 접속 전극(760)은, FPC(716)가 갖는 단자와 이방성 도전막(780)을 통하여 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는 예를 들어 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서 가요성을 갖는 기판을 사용해도 좋다. 상기 가요성을 갖는 기판으로서는 예를 들어 플라스틱 기판 등을 들 수 있다.
또한, 제 1 기판(701)과 제 2 기판(705)의 사이에는 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻을 수 있는 기둥형상의 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서, 구형상의 스페이서를 사용하여도 좋다. 또한, 본 실시형태에서는, 구조체(778)를 제 1 기판(701)측에 제공하는 구성에 대하여 예시했지만, 이것에 한정되지 않는다. 예를 들어, 제 2 기판(705)측에 구조체(778)를 제공하는 구성, 또는 제 1 기판(701) 및 제 2 기판(705) 양쪽에 구조체(778)를 제공하는 구성으로 해도 좋다.
또한, 제 2 기판(705)측에는, 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접하는 절연막(734)이 제공된다.
<표시 소자로서 액정 소자를 사용하는 표시 장치의 구성예>
도 18에 도시된 표시 장치(700)는 액정 소자(775)를 갖는다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 갖는다. 도전막(774)은 제 2 기판(705)측에 제공되고, 대향 전극으로서의 기능을 갖는다. 도 18에 도시된 표시 장치(700)는 도전막(772)과 도전막(774)에 인가되는 전압에 의해, 액정층(776)의 배향 상태가 바뀜으로써 빛의 투과, 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되어 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 또한, 도전막(772)은 반사 전극으로서의 기능을 갖는다. 도 18에 도시된 표시 장치(700)는 외광을 이용하여 도전막(772)으로 빛을 반사하여 착색막(736)을 통하여 표시하는, 소위 반사형의 컬러 액정 표시 장치이다.
도전막(772)으로서는, 가시광에 있어서 투광성이 있는 도전막, 또는 가시광에 있어서 반사성이 있는 도전막을 사용할 수 있다. 가시광에 있어서 투광성이 있는 도전막으로서는 예를 들어, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함하는 재료를 사용하면 좋다. 가시광에 있어서 반사성이 있는 도전막으로서는 예를 들어, 알루미늄, 또는 은을 포함하는 재료를 사용하면 좋다. 본 실시형태에서는, 도전막(772)으로서, 가시광에 있어서 반사성이 있는 도전막을 사용한다.
또한, 도전막(772)으로서, 가시광에 있어서 반사성이 있는 도전막을 사용할 경우, 상기 도전막을 적층 구조로 해도 좋다. 예를 들어, 하층에 막 두께 100nm의 알루미늄막을 형성하고, 상층에 두께 30nm의 은 합금막(예를 들어, 은, 팔라듐, 및 구리를 포함하는 합금막)을 형성한다. 상술한 구조로 함으로써, 이하의 우수한 효과를 나타낸다.
(1) 하지막(여기에서는, 평탄화 절연막(770))과 도전막(772)의 밀착성을 향상시킬 수 있다. (2) 부식액에 의해 알루미늄막과 은 합금막을 일괄하여 에칭하는 것이 가능하다. (3) 도전막(772)의 단면 형상을 양호한 형상(예를 들어, 테이퍼 형상)으로 할 수 있다. (3)의 이유로서는, 알루미늄막은, 은 합금막보다도 부식액에 의한 에칭 속도가 느리거나, 또는 은 합금막의 에칭 후, 알루미늄막이 노출된 경우에, 은 합금막보다도 비(卑;less noble)의 금속, 달리 말하면 이온화 경향이 높은 금속인 알루미늄으로 전자를 뽑아 내기 위하여, 은 합금막의 에칭이 억제되어, 알루미늄막의 에칭의 진행이 빨라지기 때문이다.
또한, 도 18에 도시된 표시 장치(700)에서는, 화소부(702)의 평탄화 절연막(770)의 일부에 요철이 제공되어 있다. 평탄화 절연막(770)은 수지 등으로 형성할 수 있다. 또한, 반사 전극으로서 기능하는 도전막(772)은 상기 요철에 따라 형성된다. 따라서, 외광이 도전막(772)에 입사한 경우에서, 도전막(772)의 표면에서 빛을 난반사하는 것이 가능해지고, 시인성을 향상시킬 수 있다.
또한, 도 18에 도시된 표시 장치(700)는 반사형의 컬러 액정 표시 장치에 대하여 예시했지만, 이것에 한정되지 않는데, 예를 들어, 도전막(772)을 가시광에 있어서 투광성이 있는 도전막을 사용함으로써 투과형의 컬러 액정 표시 장치로 해도 좋다. 투과형의 컬러 액정 표시 장치의 경우, 평탄화 절연막(770)에 제공되는 요철에 대해서는, 제공하지 않는 구성으로 해도 좋다.
또한, 도 18에서 도시되지 않았지만, 도전막(772, 774)의 액정층(776)과 접하는 측에 각각 배향막을 제공하는 구성으로 해도 좋다. 또한, 도 18에서 도시되지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공해도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 사용해도 좋다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용해도 좋다.
액정층(776)에는 서모트로픽 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 액정은 저분자 액정, 고분자 액정, 또는 고분자 분산형 액정이라도 좋다. 이들 액정 재료는 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 채용할 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온하면, 콜레스테릭상에서 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위하여 수중량%의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 짧다. 또한, 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 배향 처리가 불필요하다. 또한, 블루상을 나타내는 액정을 사용한 경우, 액정 소자의 시야각 의존성이 작다. 또한 배향막을 제공하지 않아도 좋으므로 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
또한, 표시 소자로서 액정 소자를 사용할 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 수직 배향 모드로서는 몇개인가 들 수 있는데, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다.
<표시 소자로서 발광 소자를 사용하는 표시 장치>
도 19에 도시된 표시 장치(700)는 발광 소자(782)를 갖는다. 발광 소자(782)는 도전막(784), EL층(786), 및 도전막(788)을 갖는다. 도 19에 도시된 표시 장치(700)는 발광 소자(782)가 갖는 EL층(786)이 발광함으로써, 화상을 표시할 수 있다.
또한, 도전막(784)은 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은 평탄화 절연막(770) 위에 형성되어 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 도전막(784)으로서는, 가시광에 있어서 투광성이 있는 도전막, 또는 가시광에 있어서 반사성이 있는 도전막을 사용할 수 있다. 가시광에 있어서 투광성이 있는 도전막으로서는 예를 들어, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함하는 재료를 사용하면 좋다. 가시광에 있어서 반사성이 있는 도전막으로서는 예를 들어, 알루미늄, 또는 은을 포함하는 재료를 사용하면 좋다.
또한, 도 19에 도시된 표시 장치(700)에는, 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(784)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조이다. 따라서, 도전막(788)은 투광성을 갖고, EL층(786)이 발하는 빛을 투과한다. 또한, 본 실시형태에서는, 톱 이미션 구조에 대하여 예시하지만, 이것에 한정되지 않는다. 예를 들어, 도전막(784)측에 빛을 사출하는 보텀 이미션 구조나, 도전막(784) 및 도전막(788)의 양쪽에 빛을 사출하는 듀얼 이미션 구조에도 적용할 수 있다.
또한, 발광 소자(782)와 겹치는 위치에 착색막(736)이 제공되고, 절연막(730)과 겹치는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광 막(738)이 제공되어 있다. 또한, 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한, 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한, 도 19에 도시된 표시 장치(700)에서는, 착색막(736)을 제공하는 구성에 대하여 예시했지만, 이것에 한정되지 않는다. 예를 들어, EL층(786)을 구분하여 형성하는 방식으로 형성할 경우에는, 착색막(736)을 제공하지 않는 구성으로 해도 좋다.
본 실시형태에서 기재된 구성은 다른 실시형태에서 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치에 대하여 도 20을 사용하여 설명한다.
도 20의 (A)에 도시된 표시 장치는, 표시 소자의 화소를 갖는 영역(이하, 화소부(502)라고 함)과, 화소부(502)의 외측에 배치되고, 화소를 구동하기 위한 회로를 갖는 회로부(이하, 구동 회로부(504)라고 함)와, 소자의 보호 기능을 갖는 회로 (이하, 보호 회로(506)라고 함)와, 단자부(507)를 갖는다. 또한, 보호 회로(506)는 제공하지 않는 구성으로 해도 좋다.
구동 회로부(504)의 일부, 또는 전부는 화소부(502)와 동일 기판 위에 형성되어 있는 것이 바람직하다. 이로써, 부품 수나 단자 수를 줄일 수 있다. 구동 회로부(504)의 일부, 또는 전부가 화소부(502)와 동일 기판 위에 형성되어 있지 않은 경우에는 구동 회로부(504)의 일부, 또는 전부는 COG나 TAB(Tape Automated Bonding)에 의해 실장할 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)에 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로(501)라고 함)를 갖고, 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 갖는다.
게이트 드라이버(504a)는 시프트 레지스터 등을 갖는다. 게이트 드라이버(504a)는 단자부(507)를 통하여 시프트 레지스터를 구동하기 위한 신호가 입력되어, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는 스타트 펄스 신호, 클록 신호 등이 입력되어, 펄스 신호를 출력한다. 게이트 드라이버(504a)는 주사 신호가 공급되는 배선(이하, 주사선 GL_1 내지 GL_X라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 복수의 게이트 드라이버(504a)를 제공하고, 복수의 게이트 드라이버(504a)에 의해, 주사선 GL_1 내지 GL_X를 분할하여 제어해도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 다만, 이것에 한정되지 않고, 게이트 드라이버(504a)는 별도의 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는 시프트 레지스터 등을 갖는다. 소스 드라이버(504b)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호원이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는, 화상신호를 바탕으로 화소 회로(501)에 기록하는 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 스타트 펄스, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 데이터 신호가 공급되는 배선(이하, 데이터선 DL_1 내지 DL_Y라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 다만, 이것에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다.
복수의 화소 회로(501)의 각각은, 주사 신호가 공급되는 복수의 주사선(GL) 중 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여 데이터 신호가 입력된다. 또한, 복수의 화소 회로(501)의 각각은, 게이트 드라이버(504a)에 의해 데이터 신호의 데이터의 기록 및 유지가 제어된다. 예를 들어, m행 n열째의 화소 회로(501)는 주사선(GL_m)(m은 X 이하의 자연수)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)(n은 Y 이하의 자연수)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 20의 (A)에 도시된 보호 회로(506)는 예를 들어, 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL)에 접속된다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속할 수 있다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속할 수 있다. 또한, 단자부(507)는 외부의 회로로부터 표시 장치에 전원 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는, 자신이 접속하는 배선에 일정한 범위 외의 전위가 공급되었을 때에, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 20의 (A)에 도시된 바와 같이, 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 제공함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의해 발생하는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 다만, 보호 회로(506)의 구성은 이것에 한정되지 않고, 예를 들어, 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는, 단자부(507)에 보호 회로(506)를 접속한 구성으로 할 수도 있다.
또한, 도 20의 (A)에서는, 게이트 드라이버(504a)와 소스 드라이버(504b)에 의해 구동 회로부(504)를 형성하고 있는 예를 도시하고 있지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도 준비된 소스 드라이버 회로가 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 하여도 좋다.
또한, 도 20의 (A)에 도시된 복수의 화소 회로(501)는 예를 들어, 도 20의 (B)에 도시된 구성으로 할 수 있다.
도 20의 (B)에 도시된 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와 용량 소자(560)를 갖는다. 트랜지스터(550)에 앞의 실시형태에서 기재된 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극의 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 의해 배향 상태가 설정된다. 또한, 복수의 화소 회로(501)의 각각이 갖는 액정 소자(570)의 한 쌍의 전극의 한쪽에 공통의 전위(코먼 전위)를 공급해도 좋다. 또한, 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극의 한쪽에 다른 전위를 공급해도 좋다.
예를 들어, 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN(Super-twisted Nematic) 모드, VA 모드, ASM 모드, OCB 모드, FLC 모드, AFLC 모드, MVA 모드, PVA 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용해도 좋다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이것에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 여러 가지 것을 사용할 수 있다.
m행 n열째의 화소 회로(501)에서, 트랜지스터(550)의 소스 전극 또는 드레인 전극의 한쪽은 데이터선(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
용량 소자(560)의 한 쌍의 전극의 한쪽은 전위가 공급되는 배선(이하, 전위공급선(VL))에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다. 또한, 전위 공급선(VL)의 전위의 값은 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
도 20의 (B)의 화소 회로(501)를 갖는 표시 장치에서는, 도 20의 (A)에 도시된 게이트 드라이버(504a)에 의해 각 행의 화소 회로(501)를 순차 선택하고, 트랜지스터(550)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 차례로 수행함으로써 화상을 표시할 수 있다.
또한, 도 20의 (A)에 도시된 복수의 화소 회로(501)는 예를 들어, 도 20의 (C)에 도시된 구성으로 할 수 있다.
또한, 도 20의 (C)에 도시된 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 갖는다. 트랜지스터(552) 및 트랜지스터(554)의 어느 한쪽 또는 양쪽에 앞의 실시형태에 기재된 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극의 한쪽은 데이터 신호가 공급되는 배선(이하, 신호선(DL_n)이라고 함)에 전기적으로 접속된다. 또한, 트랜지스터(552)의 게이트 전극은 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
용량 소자(562)의 한 쌍의 전극의 한쪽은 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(554)의 소스 전극 및 드레인 전극의 한쪽은 전위 공급선(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 음극 및 양극의 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극의 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 일렉트로 루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 발광 소자(572)로서는 이것에 한정되지 않고, 무기 재료로 이루어진 무기 EL 소자를 사용해도 좋다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b)의 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다.
도 20의 (C)의 화소 회로(501)를 갖는 표시 장치에서는 예를 들어, 도 20의 (A)에 도시된 게이트 드라이버(504a)에 의해 각 행의 화소 회로(501)를 순차 선택하고, 트랜지스터(552)를 온 상태로 해서 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 차례로 수행함으로써, 화상을 표시할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 모듈 및 전자 기기에 대하여, 도 21 및 도 22를 사용하여 설명한다.
도 21에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다.
본 발명의 일 형태의 반도체 장치는 예를 들어, 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 갖게 하도록 하는 것도 가능하다. 또한, 표시 패널(8006)의 각 화소 내에 광센서를 제공하여, 광학식의 터치 패널로 하는 것도 가능하다.
백라이트(8007)는 광원(8008)을 갖는다. 또한, 도 21에 있어서, 백라이트(8007) 위에 광원(8008)을 배치하는 구성에 대하여 예시했지만, 이것에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)을 배치하여, 추가로 광확산판을 사용하는 구성으로 해도 좋다. 또한, 유기 EL 소자 등의 자발광형의 발광 소자를 사용할 경우, 또는 반사형 패널 등의 경우에서는, 백라이트(8007)를 제공하지 않는 구성으로 해도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한 프레임(8009)은 방열판으로서의 기능을 갖고 있어도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이라도 좋고, 별도 제공한 배터리(8011)에 의한 전원이라도 좋다. 배터리(8011)는 상용 전원을 사용할 경우에는 생략 가능하다.
또한, 표시 모듈(8000)은 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
도 22는 전자 기기를 도시한 도면이다. 이들 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치,또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(9008) 등을 가질 수 있다.
도 22에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 여러 가지 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 22에 도시된 전자 기기가 가질 수 있는 기능은 이것들에 한정되지 않고, 다양한 기능을 가질 수 있다. 또한, 도 22에는 도시되어 있지 않지만, 전자 기기에는 복수의 표시부를 갖는 구성으로 해도 좋다. 또한, 상기 전자 기기에 카메라 등을 제공하여, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 갖고 있어도 좋다.
도 22에 도시된 전자 기기의 상세사항에 대하여 이하에 설명한다.
도 22의 (A)는 휴대 정보 단말(9100)을 도시한 사시도다. 휴대 정보 단말(9100)이 갖는 표시부(9001)는 가요성을 갖는다. 따라서, 만곡한 하우징(9000)의 만곡면을 따라 표시부(9001)를 삽입할 수 있다. 또한, 표시부(9001)는 터치 센서를 구비하여, 손가락이나 스타일러스 등으로 화면에 터치함으로써 조작할 수 있다. 예를 들어, 표시부(9001)에 표시된 아이콘에 접촉함으로써 어플리케이션을 기동할 수 있다.
도 22의 (B)는 휴대 정보 단말(9101)을 도시한 사시도다. 휴대 정보 단말(9101)은 예를 들어 전화기, 수첩 또는 정보 열람 장치 등으로부터 선택된 하나 또는 복수의 기능을 갖는다. 구체적으로는 스마트폰으로서 사용할 수 있다. 또한, 휴대 정보 단말(9101)은 스피커(9003), 접속 단자(9006), 센서(9007) 등을 생략하여 도시하고 있지만, 도 22의 (A)에 도시된 휴대 정보 단말(9100)과 같은 위치에 제공할 수 있다. 또한, 휴대 정보 단말(9101)은 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한, 정보(9051)의 일례로서는, 전자 메일이나 SNS(소셜 네트워킹 서비스)나 전화 등의 착신을 알리는 표시, 전자 메일이나 SNS 등의 제목, 전자 메일이나 SNS 등의 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는, 정보(9051)가 표시되어 있는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시해도 좋다.
도 22의 (C)는 휴대 정보 단말(9102)을 도시한 사시도다. 휴대 정보 단말(9102)은 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 갖는다. 여기에서는, 정보(9052), 정보(9053), 정보(9054)가 각각 다른 면에 표시되어 있는 예를 기재한다. 예를 들어, 휴대 정보 단말(9102)의 사용자는 양복의 가슴 포켓에 휴대 정보 단말(9102)을 수납한 상태에서, 그 표시(여기에서는 정보(9053))를 확인할 수 있다. 구체적으로는, 착신된 전화의 발신자의 전화번호 또는 성명 등을, 휴대 정보 단말(9102)의 위쪽에서 관찰할 수 있는 위치에 표시한다. 사용자는 휴대 정보 단말(9102)을 포켓에서 꺼내지 않고 표시를 확인하여, 전화를 받을 것인지 여부를 판단할 수 있다.
도 22의 (D)는 손목 시계형의 휴대 정보 단말(9200)을 도시한 사시도다. 휴대 정보 단말(9200)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 어플리케이션을 실행할 수 있다. 또한, 표시부(9001)는 그 표시면이 만곡하게 제공되어, 만곡한 표시면을 따라 표시할 수 있다. 또한, 휴대 정보 단말(9200)은 통신 규격된 근거리 무선 통신을 실행할 수 있다. 예를 들어 무선 통신 가능한 헤드셋과 상호 통신함으로써, 핸즈 프리로 통화할 수도 있다. 또한, 휴대 정보 단말(9200)은 접속 단자(9006)를 갖고, 다른 정보단말과 커넥터를 통하여 직접 데이터를 주고 받을 수 있다. 또한 접속 단자(9006)를 통하여 충전을 할 수도 있다. 또한, 충전 동작은 접속 단자(9006)를 통하지 않고 무선 급전으로 수행해도 좋다.
도 22의 (E), (F), (G)는 폴더식 휴대 정보 단말(9201)을 도시한 사시도다. 또한, 도 22의 (E)가 휴대 정보 단말(9201)을 전개한 상태의 사시도이고, 도 22의 (F)가 휴대 정보 단말(9201)을 전개한 상태 또는 접은 상태의 한쪽에서 다른 쪽으로 변화되는 도중의 상태의 사시도이고, 도 22의 (G)가 휴대 정보 단말(9201)을 접은 상태의 사시도다. 휴대 정보 단말(9201)은 접은 상태에서는 휴대성이 뛰어나고, 전개한 상태에서는 이음매가 없는 넓은 표시 영역에 의해 표시의 일람성이 뛰어나다. 휴대 정보 단말(9201)이 갖는 표시부(9001)는 힌지(9055)에 의해 연결된 3개의 하우징(9000)으로 지지되어 있다. 힌지(9055)를 개재하여 2개의 하우징(9000) 간을 굴곡시킴으로써, 휴대 정보 단말(9201)을 전개한 상태에서 접은 상태로 가역적으로 변형시킬 수 있다. 예를 들어, 휴대 정보 단말(9201)은 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태에서 기술한 전자 기기는 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 다만, 본 발명의 일 형태의 반도체 장치는 표시부를 갖지 않는 전자 기기에도 적용할 수 있다. 또한, 본 실시형태에서 기술한 전자 기기의 표시부는 가요성을 갖고, 만곡한 표시면을 따라 표시할 수 있는 구성, 또는 접을 수 있는 표시부의 구성에 대하여 예시하였지만, 이것에 한정되지 않고, 가요성을 갖지 않고, 평면부에 표시하는 구성으로 해도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
[실시예]
본 실시예에서는, 도 2에 도시된 트랜지스터(100)에 상당하는 트랜지스터를 제작하여, 상기 트랜지스터의 광 조사에 의한 ID-VG 특성의 변동을 평가하였다. 본 실시예에서는, 이하에 기재된 시료 A1 내지 A3, 및 시료 B1을 제작하여 평가하였다. 또한, 시료 A1 내지 시료 A3, 및 시료 B1은 각각 채널 길이 L=6㎛, 채널 폭 W=50㎛의 트랜지스터의 사이즈로 하였다.
본 실시예에서 제작한 시료에 대하여 이하에 설명한다. 또한, 이하의 설명에서, 도 2에 도시된 트랜지스터(100)에 부기한 부호를 사용하여 설명한다.
<시료 A1 내지 시료 A3의 제작 방법>
우선, 기판(102) 위에 도전막(104)을 형성하였다. 기판(102)으로서는 유리 기판을 사용하였다. 또한, 도전막(104)으로서는 두께 100nm의 텅스텐막을, 스퍼터링 장치를 사용하여 형성하였다.
다음에, 기판(102) 및 도전막(104) 위에 절연막(106, 107)을 형성하였다. 절연막(106)으로서는 두께 400nm의 질화 실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(107)으로서는 두께 50nm의 산화 질화 실리콘막을, PECVD 장치를 사용하여 형성하였다.
다음에, 절연막(107) 위에 산화물 반도체막(108)을 형성하였다. 산화물 반도체막(108)으로서는, 스퍼터링 장치를 사용하여 IGZO막을 형성하였다. 또한, 산화물 반도체막(108)의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스와, 유량 100sccm의 산소 가스를 챔버 안에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=3:1:2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
또한, 시료 A1, 시료 A2, 및 시료 A3은 산화물 반도체막(108)의 막 두께가 각각 다르다. 구체적으로는, 시료 A1, 시료 A2, 및 시료 A3의 산화물 반도체막(108)의 막 두께는 각각 20nm, 35nm, 50nm로 하였다.
다음에, 질소 분위기 하에서 450℃ 1시간, 계속해서 질소와 산소의 혼합 가스 분위기 하에서 450℃ 1시간 가열함으로써 제 1 열처리를 수행하였다.
다음에, 절연막(107) 및 산화물 반도체막(108) 위에 도전막(112a, 112b)을 형성하였다. 도전막(112a, 112b)으로서는 두께 50nm의 텅스텐막과, 두께 400nm의 알루미늄막과, 두께 100nm의 타이타늄막을, 스퍼터링 장치를 사용하여 진공 중에서 연속해서 형성하였다.
다음에, 절연막(107), 산화물 반도체막(108), 및 도전막(112a, 112b) 위에 절연막(114) 및 절연막(116)을 형성하였다. 절연막(114)으로서는 두께 30nm의 산화 질화 실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(116)으로서는, 두께 400nm의 산화 질화 실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(114) 및 절연막(116)으로서는 PECVD 장치에 의해 진공 중에서 연속해서 형성하였다.
절연막(114)의 성막 조건으로서는, 기판 온도를 220℃로 하고, 유량 50sccm의 실레인 가스와, 유량 2000sccm의 일산화이질소 가스를 챔버 안에 도입하여, 압력을 20Pa로 하고 PECVD 장치 내에 설치된 평행 평판의 전극 간에 100W의 RF 전력을 공급하여 성막하였다. 또한, 절연막(116)의 성막 조건으로서는, 기판 온도를 220℃로 하고 유량 160sccm의 실레인 가스와, 유량 4000sccm의 일산화이질소 가스를 챔버 안에 도입하고, 압력을 200Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극 간에 1500W의 RF 전력을 공급하여 성막하였다.
다음에, 질소 가스 분위기 하, 350℃ 1시간으로 제 2 열처리를 수행하였다.
다음에, 절연막(116) 위에 보호막(117)을 형성하였다. 보호막(117)으로서는, 두께 5nm의 ITSO막을, 스퍼터링 장치를 사용하여 형성하였다. 상기 ITSO막의 성막 조건으로서는, 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤 가스와, 유량 5sccm의 산소 가스를 챔버 안에 도입하고, 압력을 0.15Pa로 하고, 스퍼터링 장치 내에 설치된 금속 산화물 타깃(In2O3:SnO2:SiO2=85:10:5[중량%])에 1000W의 DC 전력을 공급하여 성막하였다.
다음에, 보호막(117)을 통하여, 산화물 반도체막(108), 및 절연막(114, 116)에 산소 첨가 처리를 수행하였다. 상기 산소 첨가 처리로서는, 애싱(ashing) 장치를 사용하고, 기판 온도를 40℃로 하고, 유량 250sccm의 산소 가스를 챔버 안에 도입하고, 압력을 15Pa로 하고, 기판측에 바이어스가 인가되도록, 애싱 장치 내에 설치된 평행 평판의 전극 간에 4500W의 RF 전력을 600sec 공급하였다.
다음에, 보호막(117) 위에 절연막(118)을 형성하였다. 절연막(118)으로서는 두께 100nm의 질화 실리콘막을, PECVD 장치를 사용하여 형성하였다.
다음에, 제 3 열처리를 질소 가스 분위기 하에서 250℃ 1시간으로 수행하였다.
<시료 B1의 제작 방법>
시료 B1로서는, 앞에 기재된 시료 A1과 비교하여, 이하의 공정이 다르다. 그 이외의 공정에 대해서는, 시료 A1과 동일하게 제작하였다.
시료 B1로서는, 제 2 열처리 종료 후에, 보호막(117)의 형성, 및 산소 첨가 처리를 수행하지 않고, 절연막(116) 위에 절연막(118)을 형성하였다.
이상의 공정에서 본 실시예의 시료 A1 내지 A3, 및 시료 B1을 제작하였다.
다음에, 상기 제작한 시료 A1 내지 A3, 및 시료 B1의 광 조사에서의 ID-VG 특성 결과를 도 23 내지 도 26에 도시하였다. 또한, 도 23은 시료 A1의 ID-VG 특성 결과이고, 도 24는 시료 A2의 ID-VG 특성 결과이고, 도 25는 시료 A3의 ID-VG 특성 결과이며, 도 26은 시료 B1의 ID-VG 특성 결과이다. 또한, 도 23 내지 도 26에서, 세로축이 ID(A)를, 가로축이 VG(V)를 각각 나타낸다.
광 조사에서의 ID-VG 특성은, 50μW/㎠의 강도의 빛을 400nm 이상 495nm 이하, 즉, 2.5eV 이상 3.1eV 이하의 범위의 빛을 조사하면서 측정하였다. 구체적으로는, 이하의 파장의 빛을 차례로 조사하였다. 495nm(2.51eV), 475nm(2.61eV), 460nm(2.70eV), 455nm(2.73eV), 450nm(2.76eV), 445nm(2.79eV), 440nm(2.82eV), 430nm(2.88eV), 420nm(2.95eV), 415nm(2.99eV), 400nm(3.10eV). 따라서, 시료 A1 내지 A3, 및 시료 B1의 ID-VG 특성은, 상기 11포인트의 측정 데이터와, 암(暗) 상태에서의 측정 데이터의 합계 12포인트의 데이터가 된다. 또한, 도 23 내지 도 2 6에 도시된 ID-VG 특성 결과는 상기 12포인트의 데이터를 겹쳐서 표시하고 있다.
또한, 트랜지스터(100)의 제 1 게이트 전극으로서 기능하는 도전막(104)에 인가하는 전압(VG), 및 제 2 게이트 전극으로서 기능하는 도전막(120b)에 인가하는 전압(VBG)으로서는, -15V 내지 +20V까지 0.25V의 스텝으로 인가하였다. 또한, 소스 전극으로서 기능하는 도전막(112a)에 인가하는 전압(VS)은 0V(common)로 하고, 드레인 전극으로서 기능하는 도전막(112b)에 인가하는 전압(VD)은 10V로 하였다.
또한, 상기 시료 A1 내지 A3의 ΔShift의 측정 결과를 도 27의 (A)에 도시하였다. 또한, 상기 시료 A1과 시료 B1의 ΔShift의 측정 결과를 도 27의 (B)에 도시하였다. 또한, 도 27에서, 세로축이 ΔShift(V)를, 가로축이 조사 에너지(eV)를 각각 나타낸다.
도 23 내지 도 27에 도시된 결과로부터, 산화물 반도체막(108)의 막 두께를 얇게 한 시료 A1의 ΔShift의 변동량이 적은 것을 확인할 수 있었다. 또한, 시료 A1과 시료 B1을 비교한 경우, 산소 첨가 처리를 수행한 시료 A1 쪽이 ΔShift의 변동량이 적은 것을 확인할 수 있었다. 또한, 본 실시예에서 제작한 시료 A1 내지 시료 A3, 및 시료 B1은 높은 전계 효과 이동도를 갖는 것을 확인할 수 있었다.
이상에 기재된 결과로부터, 본 발명의 일 형태의 트랜지스터는, 광 조사에 의한 특성 변동이 적고, 또한 전계 효과 이동도가 높은 반도체 장치인 것을 확인할 수 있었다.
이상, 본 실시예에 기재된 구성은 다른 실시형태와 적절히 조합하여 사용할 수 있다.
100: 트랜지스터
100A: 트랜지스터
100B: 트랜지스터
100C: 트랜지스터
100D: 트랜지스터
102: 기판
104: 도전막
106: 절연막
107: 절연막
108: 산화물 반도체막
112a: 도전막
112b: 도전막
114: 절연막
116: 절연막
117: 보호막
118: 절연막
120a: 도전막
120b: 도전막
122: 절연막
131: 부식액
133: 산소
140: 트랜지스터
140A: 트랜지스터
141a: 개구부
14lb: 개구부
142a: 개구부
142b: 개구부
142c: 개구부
143: 개구부
160: 트랜지스터
160A: 트랜지스터
501: 화소 회로
502: 화소부
504: 구동 회로부
504a: 게이트 드라이버
504b: 소스 드라이버
506: 보호 회로
507: 단자부
550: 트랜지스터
552: 트랜지스터
554: 트랜지스터
560: 용량 소자
562: 용량 소자
570: 액정 소자
572: 발광 소자
700: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 씰재
716: FPC
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
764: 절연막
766: 절연막
768: 절연막
770: 평탄화 절연막
772: 도전막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
782: 발광 소자
784: 도전막
786: EL층
788: 도전막
790: 용량 소자
5100: 펠릿
5120: 기판
5161: 영역
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백라이트
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리
9000: 하우징
9001: 표시부
9003: 스피커
9005: 조작 키
9006: 접속 단자
9007: 센서
9008: 마이크로폰
9050: 조작 버튼
9051: 정보
9052: 정보
9053: 정보
9054: 정보
9055: 힌지
9100: 휴대 정보 단말
9101: 휴대 정보 단말
9102: 휴대 정보 단말
9200: 휴대 정보 단말
9201: 휴대 정보 단말

Claims (20)

  1. 반도체 장치에 있어서:
    채널 영역에 산화물 반도체막을 포함하는 트랜지스터를 포함하고,
    광 조사 전의 시프트값으로부터 광 조사 하의 시프트값으로의 변화는 -1V 이상 0.5V 이하이고, 상기 시프트값은 상기 트랜지스터의 드레인 전류-게이트 전압 특성에서 대수(對數) 표현의 드레인 전류의 최대 기울기의 접선과 1×10-12A의 축과의 교점에서 상기 트랜지스터의 게이트 전압이고, 상기 광 조사는 상기 산화물 반도체막의 밴드갭 이상의 에너지를 갖는 광으로 상기 산화물 반도체막 상에 수행되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막은 In, Zn, 및 M을 포함하고, M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 및 Hf로부터 선택되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막은 In, Zn 및 Ga를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화물 반도체막은 c축 배향성을 갖는 결정부를 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체막은 상동(homologous) 구조를 갖고,
    상기 산화물 반도체막 내에서 In의 함유량은 Ga의 함유량보다도 많은, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 산화물 반도체막의 두께는 5nm 이상 50nm 이하인, 반도체 장치.
  7. 제 1 항에 따른 상기 반도체 장치를 포함하는 표시 장치.
  8. 표시 모듈에 있어서:
    제 7 항에 따른 상기 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
  9. 전자 기기에 있어서:
    제 1 항에 따른 상기 반도체 장치; 및
    배터리를 포함하는, 전자 기기.
  10. 반도체 장치에 있어서:
    채널 영역에 산화물 반도체막을 포함하는 트랜지스터를 포함하고,
    광 조사 전의 시프트값으로부터 광 조사 하의 시프트값으로의 변화는 -1V 이상 0.5V 이하이고, 상기 시프트값은 상기 트랜지스터의 드레인 전류-게이트 전압 특성에서 대수(對數) 표현의 드레인 전류의 최대 기울기의 접선과 1×10-12A의 축과의 교점에서 상기 트랜지스터의 게이트 전압이고, 상기 광 조사는 2.8eV 이상 3.0eV 이하의 에너지를 갖는 광으로 상기 산화물 반도체막 상에 수행되는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 산화물 반도체막은 In, Zn, 및 M을 포함하고, M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 및 Hf로부터 선택되는, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 산화물 반도체막은 In, Zn, 및 Ga를 포함하는, 반도체 장치.
  13. 제 10 항에 있어서,
    상기 산화물 반도체막은 c축 배향성을 갖는 결정부를 포함하는, 반도체 장치.
  14. 제 10 항에 있어서,
    상기 산화물 반도체막은 상동(homologous) 구조를 갖고,
    상기 산화물 반도체막 내에서 In의 함유량은 Ga의 함유량보다도 많은, 반도체 장치.
  15. 제 10 항에 있어서,
    상기 산화물 반도체막의 두께는 5nm 이상 50nm 이하인, 반도체 장치.
  16. 제 10 항에 따른 상기 반도체 장치를 포함하는 표시 장치.
  17. 표시 모듈에 있어서:
    제 16 항에 따른 상기 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
  18. 전자 기기에 있어서:
    제 10 항에 따른 상기 반도체 장치; 및
    배터리를 포함하는, 전자 기기.
  19. 반도체 장치를 제작하는 방법에 있어서:
    제 1 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극 위에 제 1 게이트 절연막을 형성하는 단계;
    상기 제 1 게이트 절연막 위에 산화물 반도체막을 형성하는 단계로서, 상기 산화물 반도체막은 5nm 이상 20nm 이하의 두께를 갖는, 상기 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 위에 제 2 게이트 절연막을 형성하는 단계;
    상기 제 2 게이트 절연막 위에 보호막을 형성하는 단계로서, 상기 보호막은 인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈, 및 몰리브덴으로부터 선택된 금속의 산화물을 포함하는, 상기 보호막을 형성하는 단계;
    상기 보호막을 통해 상기 제 2 게이트 절연막에 산소를 첨가하는 단계;
    상기 제 2 게이트 절연막 위에 절연막을 형성하는 단계; 및
    상기 절연막 위에 제 2 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치를 제작하는 방법.
  20. 제 19 항에 있어서,
    상기 산소를 첨가하는 단계 이후 및 상기 절연막을 형성하는 단계 이전에 상기 보호막을 제거하는 단계를 더 포함하는, 반도체 장치를 제작하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017139459A (ja) * 2016-01-28 2017-08-10 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、モジュールおよび電子機器とその作製方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
US9722090B2 (en) 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN115332356A (zh) * 2016-04-13 2022-11-11 株式会社半导体能源研究所 半导体装置及包括该半导体装置的显示装置
JP6902024B2 (ja) * 2016-04-22 2021-07-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE102016209949A1 (de) * 2016-06-07 2017-12-07 Robert Bosch Gmbh Vorrichtung und Verfahren zum Projizieren eines Lichtmusters
KR102384624B1 (ko) * 2016-10-21 2022-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6562896B2 (ja) * 2016-12-22 2019-08-21 三菱電機株式会社 半導体装置の評価装置およびそれを用いた半導体装置の評価方法
US11069796B2 (en) 2018-08-09 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
JP2010153802A (ja) * 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP5606680B2 (ja) 2009-01-19 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法及び電気光学装置の製造方法
US8278657B2 (en) * 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
JP2011071476A (ja) * 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
WO2011068033A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011102203A1 (en) 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device using the same
KR102011259B1 (ko) 2010-02-26 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN103500709B (zh) 2010-04-23 2015-09-23 株式会社半导体能源研究所 半导体装置的制造方法
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145467A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI541782B (zh) 2010-07-02 2016-07-11 半導體能源研究所股份有限公司 液晶顯示裝置
JP5864163B2 (ja) * 2010-08-27 2016-02-17 株式会社半導体エネルギー研究所 半導体装置の設計方法
JP5723262B2 (ja) * 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP2013153118A (ja) * 2011-03-09 2013-08-08 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
JP5947099B2 (ja) * 2011-05-20 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5869265B2 (ja) * 2011-09-05 2016-02-24 リコー電子デバイス株式会社 Ｄｃ−ｄｃコンバータ回路の制御回路及びｄｃ−ｄｃコンバータ回路
WO2013042562A1 (en) * 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI605590B (zh) * 2011-09-29 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
JP6204036B2 (ja) * 2012-03-16 2017-09-27 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法
JP5901420B2 (ja) 2012-05-14 2016-04-13 富士フイルム株式会社 薄膜トランジスタの製造方法
KR102358093B1 (ko) * 2012-06-29 2022-02-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2014089444A (ja) * 2012-10-05 2014-05-15 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
JP2014082388A (ja) 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP5722293B2 (ja) 2012-10-19 2015-05-20 株式会社神戸製鋼所 薄膜トランジスタ
JP2015195327A (ja) 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
TWI624936B (zh) 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置
WO2015128774A1 (en) 2014-02-28 2015-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US9887291B2 (en) 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
KR102318728B1 (ko) 2014-04-18 2021-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 이를 가지는 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017139459A (ja) * 2016-01-28 2017-08-10 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、モジュールおよび電子機器とその作製方法

Also Published As

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