JP2017139459A - 半導体装置、半導体ウエハ、モジュールおよび電子機器とその作製方法 - Google Patents

半導体装置、半導体ウエハ、モジュールおよび電子機器とその作製方法 Download PDF

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Abstract

【課題】安定した電気特性を有するトランジスタを有する半導体装置を提供する。【解決手段】第１の絶縁体と、第１の絶縁体上のトランジスタと、トランジスタ上の第２の絶縁体と、第２の絶縁体上の第３の絶縁体と、を有し、トランジスタは、酸化物半導体を有し、第２の絶縁体は、昇温脱離ガス分析を行った場合に、第２の絶縁体の膜の表面温度が５０℃から５００℃の範囲において、酸素分子に換算しての酸素の脱離量が、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、かつ、１×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２未満であるような特性を有し、第２の絶縁体は、酸素と窒素とシリコンとを有する半導体装置。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、半導体装置、発光装置、表示装置、電子機器、照明装置、及びそれらの作製方法に関する。特に、本発明の一態様は、有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ、以下ＥＬとも記す）現象を利用した発光装置とその作製方法に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路を部品として搭載した電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。電気光学装置、半導体回路および電子機器は半導体装置を有する場合がある。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
酸化物半導体を用いたトランジスタは、アモルファスシリコンを用いたトランジスタよりも動作が速く、多結晶シリコンを用いたトランジスタよりも製造が容易であるものの、電気的特性が変動しやすく信頼性が低いという問題点が知られている。例えば、バイアス−熱ストレス試験（ＢＴ試験）前後において、トランジスタのしきい値電圧は変動してしまうことがある。
特開２０１２−２５７１８７号公報
本発明の一態様は、酸化物半導体を用いた半導体装置の信頼性を向上することを目的とする。また、酸化物半導体を用いたトランジスタはノーマリーオンの特性になりやすく、駆動回路内に適切に動作する論理回路を設けることが難しいという問題がある。そこで、本発明の一態様は、酸化物半導体を用いたトランジスタにおいて、ノーマリーオフの特性を得ることを目的とする。
また、信頼性の高いトランジスタを提供することを課題の一とする。または、非導通状態において極めてリーク電流が抑制されたトランジスタを提供することを課題の一とする。
または、信頼性の高い半導体装置を提供することを課題の一とする。または、生産性の高い半導体装置を提供することを課題の一とする。または、歩留まりの高い半導体装置を提供することを課題の一とする。または、占有面積の小さい半導体装置を提供することを課題の一とする。
または、集積度の高い半導体装置を提供することを課題の一とする。または、動作速度の速い半導体装置を提供することを課題の一とする。または、消費電力の小さい半導体装置を提供することを課題の一とする。
または、新規な半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、第１の絶縁体と、第１の絶縁体上のトランジスタと、トランジスタ上の第２の絶縁体と、第２の絶縁体上の第３の絶縁体と、を有し、トランジスタは、酸化物半導体を有し、第２の絶縁体は、昇温脱離ガス分析を行った場合に、第２の絶縁体の膜の表面温度が５０℃から５００℃の範囲において、酸素分子に換算しての酸素の脱離量が、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、かつ、１×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２未満であるような特性を有し、第２の絶縁体は、酸素と窒素とシリコンとを有することを特徴とする半導体装置である。
（２）
本発明の一態様は、第３の絶縁体の膜厚は、１ｎｍ以上、５ｎｍ未満である部分を有することを特徴とする（１）に記載の半導体装置。
（３）
本発明の一態様は、第３の絶縁体は、金属と酸素とを含むことを特徴とする（１）または（２）に記載の半導体装置である。
（４）
本発明の一態様は、（１）乃至（３）のいずれか一に記載の半導体装置およびプリント基板を有することを特徴とするモジュールである。
（５）
本発明の一態様は、（１）乃至（３）のいずれか一に記載の半導体装置、（４）に記載のモジュール、およびスピーカーまたは操作キーを有することを特徴とする電子機器である。
（６）
本発明の一態様は、（１）乃至（３）のいずれか一に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウエハである。
（７）
本発明の一態様は、基板上に、第１の絶縁体を形成し、第１の絶縁体上に、酸化物半導体を有するトランジスタを形成し、トランジスタ上に、第２の絶縁体を形成し、第２の絶縁体上に、第３の絶縁体を形成し、第３の絶縁体に酸素を有するプラズマ処理を行うことで、プラズマ中の酸素を過剰酸素として第３の絶縁体中に添加し、熱処理を行うことで、過剰酸素を第２の絶縁体を介して酸化物半導体に移動させることを特徴とする半導体装置の作製方法である。
（８）
本発明の一態様は、モジュールの作製方法であって、モジュールは、（７）に記載の半導体装置の作製方法を用いて作製された半導体装置、およびプリント基板を有することを特徴とするモジュールの作製方法である。
（９）
本発明の一態様は、電子機器の作製方法であって、電子機器は、（７）に記載の半導体装置の作製方法を用いて作製された半導体装置、（８）に記載のモジュールの作製方法を用いて作製されたモジュール、およびスピーカーまたは操作キーを有することを特徴とする電子機器の作製方法である。
酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
または、新規な半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
実施の形態に係る、半導体装置の断面構造を説明する図。 実施の形態に係る、半導体装置の断面構造を説明する図。 実施の形態に係る、半導体装置の断面構造を説明する図。 実施の形態に係る、半導体装置の断面構造を説明する図。 実施の形態に係る、半導体装置の断面構造を説明する図。 実施の形態に係る、トランジスタの上面図および断面構造を説明する図。 実施の形態に係る、トランジスタの上面図および断面構造を説明する図。 実施の形態に係る、トランジスタの上面図および断面構造を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の回路図。 本発明に係る酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る撮像装置を示す平面図。 本発明の一態様に係る撮像装置の画素を示す平面図。 本発明の一態様に係る撮像装置を示す断面図。 本発明の一態様に係る撮像装置を示す断面図。 本発明の一態様に係る、半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る、半導体装置を示す回路図および断面図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するためのグラフおよび回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するためのブロック図、回路図および波形図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る半導体ウエハの上面図。 本発明の一態様に係る電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 実施の形態に係る、半導体装置の断面構造を説明する図。 実施例１のＴＤＳ分析結果のグラフ。 実施例１のＴＤＳ分析結果のグラフ。 実施例１のＴＤＳ分析結果のグラフ。 実施例２のＳＩＭＳ分析結果のグラフ。 実施例２のＳＩＭＳ分析結果のグラフ。 実施例２のＳＩＭＳ分析結果のグラフ。 実施例２のＳＩＭＳ分析結果のグラフ。 実施例２のＥＳＲ測定結果のグラフ。 実施例２のＥＳＲ測定結果のグラフ。 実施例２のＥＳＲ測定結果のまとめのグラフ。 実施例３のＳＩＭＳ分析結果のグラフ。 実施の形態に係る、半導体装置の断面構造を説明する図。 実施の形態に係る、トランジスタの上面図および断面構造を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器は、半導体装置を有する場合がある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、半導体装置の一形態を、図１乃至図５、図１９および図５０を用いて説明する。
［構成例］
本発明の一態様である半導体装置（記憶装置）の一例を図１乃至図５、および図１９に示す。なお、図１９（Ａ）は、図１乃至図３を回路図で表したものである。図４、および図５は、図１乃至図３に示す半導体装置が形成される領域の端部を示す。
＜半導体装置の回路構成１＞
図１乃至図３、および図１９（Ａ）に示す半導体装置は、トランジスタ３００と、トランジスタ２００、および容量素子１００を有している。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを半導体装置（記憶装置）に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ない半導体装置（記憶装置）とすることが可能となるため、消費電力を十分に低減することができる。
図１９（Ａ）において、第１の配線３００１はトランジスタ３００のソースと電気的に接続され、第２の配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、第３の配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ２００のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、第５の配線３００５は容量素子１００の電極の他方と電気的に接続されている。
図１９（Ａ）に示す半導体装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
また、図１９（Ａ）に示す半導体装置をマトリクス状に配置することで、記憶装置（メモリセルアレイ）を構成することができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、メモリセルアレイがＮＯＲ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を非導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードＦＧに与えられた電荷によらずトランジスタ３００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を、情報を読み出さないメモリセルと接続される第５の配線３００５に与えればよい。または、例えば、メモリセルアレイがＮＡＮＤ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を導通状態にすることで、所望のメモリセルの情報をのみ読み出すことができる。この場合、ノードＦＧに与えられた電荷によらずトランジスタ３００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を、情報を読み出さないメモリセルと接続される第５の配線３００５に与えればよい。
＜半導体装置の回路構成２＞
図１９（Ｂ）に示す半導体装置は、トランジスタ３００を有さない点で図１９（Ａ）に示した半導体装置と異なる。この場合も図１９（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図１９（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ２００が導通状態になると、浮遊状態である第３の配線３００３と容量素子１００とが導通し、第３の配線３００３と容量素子１００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子１００の電極の一方の電位（または容量素子１００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子１００の電極の一方の電位をＶ、容量素子１００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子１００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記のトランジスタ３００を用い、上記のランジスタ２００を駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリとは異なり書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜半導体装置の構造１＞
本発明の一態様の半導体装置は、図１に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
トランジスタ３００は、基板３０１、導電体３０６、絶縁体３０４、基板３０１の一部からなる半導体領域３０２、およびソース領域またはドレイン領域として機能する低抵抗領域３０８ａ、および低抵抗領域３０８ｂを有する。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３０２のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３０８ａ、および低抵抗領域３０８ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３０８ａ、および低抵抗領域３０８ｂは、半導体領域３０２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３０６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
また、図１に示すトランジスタ３００はチャネルが形成される半導体領域３０２（基板３０１の一部）が凸形状を有する。また、半導体領域３０２の側面および上面を、絶縁体３０４を介して、導電体３０６が覆うように設けられている。なお、導電体３０６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図１に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、図２に示すようにトランジスタ３００の構成を、プレーナ型として設けてもよい。また、図１９（Ｂ）に示す回路構成とする場合、トランジスタ３００を設けなくともよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能する。絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２４には、例えば、基板３０１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも比誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、または／およびトランジスタ２００と電気的に接続する導電体３２８、導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。なお、後述するが、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６、および導電体３５８が形成されている。導電体３５６、および導電体３５８は、プラグ、または配線としての機能を有する。なお導電体３５６、および導電体３５８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６、および導電体３５８は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４上には、絶縁体３５５、絶縁体２１０、絶縁体２１２、および絶縁体２１４が、順に積層して設けられている。絶縁体３５５、絶縁体２１０、絶縁体２１２、および絶縁体２１４のいずれかまたは全部に、酸素や水素に対してバリア性のある物質を用いることが好ましい。
絶縁体２１０には、例えば、基板３０１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、例えば、絶縁体２１２、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
絶縁体２１４上には、絶縁体２１６を設ける。絶縁体２１６は、絶縁体３２０と同様の材料を用いることができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、絶縁体２１２、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体２１４の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００の構造は、図６乃至図８を用いて、後述する。また、図１に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ２００を導電体２１８が無い構成としてもよい（図６２参照。）。
トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。つまり、絶縁体２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００の酸素欠損を低減することで、信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析において、酸化物の膜の表面温度が５０℃から５００℃の範囲において、酸素分子に換算しての酸素の脱離量が、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、１×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２未満である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
絶縁体２８０上には、絶縁体２８２、絶縁体２８４、および絶縁体１０２が順に積層して設けられている。また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、絶縁体２８４、および絶縁体１０２には、導電体２４４等が埋め込まれている。なお、導電体２４４は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２４４は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
絶縁体２８２、絶縁体２８４および絶縁体１０２のいずれか、または全部に、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。また、絶縁体２８４には、絶縁体２１２と同様の材料を用いることができる。また、絶縁体１０２には、絶縁体２１０と同様の絶縁体を用いることができる。
例えば、絶縁体２８２、および絶縁体２８４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、絶縁体２８２の膜厚は１ｎｍ以上、５ｎｍ未満とすることが好ましい。絶縁体２８２の膜厚を１ｎｍ以上、５ｎｍ未満とすることで、絶縁体２８２中および絶縁体２８２と絶縁体２８０と、の界面近傍には、化学量論的組成を満たす酸素よりも多くの酸素が導入され、過剰酸素領域が効率よく形成される。
絶縁体１０２には、容量素子１００が設けられる領域から、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
従って、トランジスタ２００、および過剰酸素領域を含む絶縁体２８０を、絶縁体２１０、絶縁体２１２、および絶縁体２１４の積層構造と、絶縁体２８２、絶縁体２８４、および絶縁体１０２の積層構造により挟む構成とすることができる。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８４、および絶縁体１０２は、酸素、または、水素、および水などの不純物の拡散を抑制するバリア性を有する。
以上のような構成とすることで絶縁体２８０、およびトランジスタ２００から放出された酸素が、容量素子１００、またはトランジスタ３００が形成されている層へ拡散することを抑制することができる。または、絶縁体２８２よりも上方の層、および絶縁体２１４よりも下方の層から、水素、および水等の不純物が、トランジスタ２００へ、拡散することを抑制することができる。
つまり、絶縁体２８０の過剰酸素領域から酸素を、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給でき、酸素欠損を低減することができる。また、トランジスタ２００におけるチャネルが形成される酸化物に、不純物により酸素欠損が形成されることを防止することができる。よって、トランジスタ２００におけるチャネルが形成される酸化物を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
ここで、図４にスクライブライン近傍の断面図を示す。
例えば、図４（Ａ）に示すように、トランジスタ２００を有するメモリセルの外縁に設けられるスクライブライン（図中１点鎖線で示す）と重なる領域近傍において、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０に開口を設ける。また、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０の側面を覆うように、絶縁体２８２、絶縁体２８４、および絶縁体１０２を設ける。従って、該開口において、絶縁体２１４と絶縁体２８２とが接し、絶縁体２１０、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８４、および絶縁体１０２の積層構造となる。このとき、絶縁体２１４と絶縁体２８２とを同材料及び同方法を用いて形成することで、密着性が高い積層構造となる。
当該構造により、絶縁体２１０、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８４、および絶縁体１０２で、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０を包み込むことができる。絶縁体２１０、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８４、および絶縁体１０２は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体装置をスクライブしても、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０の側面から、水素又は水が浸入して、トランジスタ２００に拡散することを防ぐことができる。
また、当該構造により、絶縁体２８０の過剰酸素が絶縁体２８２、および絶縁体２１４の外部に拡散することを防ぐことができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給される。当該過剰酸素により、トランジスタ２００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
また、例えば、図４（Ｂ）に示すように、スクライブライン（図中１点鎖線で示す）と重なる領域近傍において、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０に開口を設ける。また、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０の側面を覆うように、絶縁体２８２、および絶縁体２８４を設ける。さらに、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８４に開口を設け、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８４の側面を覆うように、絶縁体１０２を設ける。
つまり、開口において、絶縁体２１４と絶縁体２８２が接する。さらに、その外側では、絶縁体２１０と絶縁体１０２とが接する。このとき、絶縁体２１４と絶縁体２８２とを同材料及び同方法を用いて形成することで、密着性が高い積層構造となる。また、絶縁体２１０と絶縁体１０２とを同材料及び同方法を用いて形成することで、密着性が高い積層構造となる。
当該構造により、トランジスタ２００と絶縁体２８０とを、厳重に密封することができる。従って、トランジスタ２００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
絶縁体２８４の上方には、容量素子１００、および導電体１２４が設けられている（図１参照）。容量素子１００は、絶縁体１０２上に設けられ、導電体１１２と、絶縁体１１４と、導電体１１６とを有する。なお、導電体１２４は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
導電体１１２は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
なお、導電体１２４は、容量素子の電極として機能する導電体１１２と同様の材料を用いて設けることができる。
導電体１２４、および導電体１１２上に、絶縁体１１４を設ける。絶縁体１１４には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。
例えば、絶縁体１１４を積層構造とする場合、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いて、積層構造を設けることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
導電体１１２上に、絶縁体１１４を介して、導電体１１６を設ける。なお、導電体１１６は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
例えば、図１に示すように、絶縁体１１４を、導電体１１２の上面および側面を覆うように設ける。さらに、導電体１１６を、絶縁体１１４を介して、導電体１１２の上面および側面を覆うように設ける。当該構成とすることで、導電体１１６は、導電体１１２の側面と、絶縁体１１４を介して対向する。つまり、導電体１１２の側面においても、容量として機能するため、容量素子の上面における投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。
導電体１１６、および絶縁体１１４上には、絶縁体１２０、および絶縁体１２２が順に積層して設けられている。また、絶縁体１２０、および絶縁体１１４には導電体１２６が埋め込まれている。また、絶縁体１２２には、導電体１２８が埋め込まれている。なお、導電体１２６、および導電体１２８は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体１２６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
絶縁体１２０、および絶縁体１２２は、絶縁体３２０と同様の材料を用いて設けることができる。また、容量素子１００を覆う絶縁体１２０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
以上が構成例についての説明である。
本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
＜変形例１＞
また、本実施の形態の変形例として、図２に示すように、絶縁体２１０を設けなくともよい。また、絶縁体１０２に替えて、絶縁体１０３を用いてもよい。絶縁体１０３は、絶縁体３２６と同様に絶縁体１０２よりも、誘電率が低いことが好ましい。例えば、絶縁体１０３の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体１０３の比誘電率は、絶縁体１０２の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ２００、および過剰酸素領域を含む絶縁体２８０を、絶縁体２１２、および絶縁体２１４の積層構造と、絶縁体２８２、および絶縁体２８４の積層構造により挟む構成とすることができる。また、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８４は、酸素、または、水素、および水などの不純物の拡散を抑制するバリア性を有する。
従って、絶縁体２８０、およびトランジスタ２００から放出された酸素が、容量素子１００、またはトランジスタ３００が形成されている層へ拡散することを抑制することができる。または、絶縁体２８２よりも上方の層、および絶縁体２１４よりも下方の層から、水素、および水等の不純物が、トランジスタ２００へ、拡散することを抑制することができる。
つまり、絶縁体２８０の過剰酸素領域から酸素を、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給でき、酸素欠損を低減することができる。また、トランジスタ２００におけるチャネルが形成される酸化物が不純物により、酸素欠損が形成されることを防止することができる。よって、トランジスタ２００におけるチャネルが形成される酸化物を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
また、本変形例における、スクライブライン近傍の断面図を図５（Ａ）に示す。
例えば、図５（Ａ）に示すように、スクライブライン（図中１点鎖線で示す）と重なる領域近傍において、絶縁体２１４と絶縁体２８２とが接し、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８４の積層構造となる。このとき、絶縁体２１４と絶縁体２８２とを同材料及び同方法を用いて形成することで、密着性が高い積層構造となる。
当該構造により、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８４で、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０を包み込むことができる。絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８４は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体装置をスクライブしても、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０の側面から、水素又は水が浸入して、トランジスタ２００に拡散することを防ぐことができる。
また、当該構造により、絶縁体２８０の過剰酸素が絶縁体２８２、および絶縁体２１４の外部に拡散することを防ぐことができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
＜変形例２＞
また、本実施の形態の変形例として、図３に示すように、絶縁体２１２、絶縁体２１４、および絶縁体２８４を設けなくともよい。
また、トランジスタ２００、および過剰酸素領域を含む絶縁体２８０を、絶縁体２１０と、絶縁体２８２、および絶縁体１０２の積層構造と、により挟む構成とすることができる。また、絶縁体２１０、絶縁体２８２、および絶縁体１０２は、酸素、または、水素、および水などの不純物の拡散を抑制するバリア性を有する。
従って、絶縁体２８０、およびトランジスタ２００から放出された酸素が、容量素子１００、またはトランジスタ３００が形成されている層へ拡散することを抑制することができる。または、絶縁体２８２よりも上方の層、および絶縁体２１０よりも下方の層から、水素、および水等の不純物が、トランジスタ２００へ、拡散することを抑制することができる。
つまり、絶縁体２８０の過剰酸素領域から酸素を、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給でき、酸素欠損を低減することができる。また、トランジスタ２００におけるチャネルが形成される酸化物が不純物により、酸素欠損が形成されることを防止することができる。よって、トランジスタ２００におけるチャネルが形成される酸化物を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
また、本変形例における、スクライブライン近傍の断面図を図５（Ｂ）に示す。
例えば、図５（Ｂ）に示すように、スクライブライン（図中１点鎖線で示す）と重なる領域近傍において、絶縁体２１０と絶縁体２８２とが接し、絶縁体２１０、絶縁体２８２、および絶縁体１０２の積層構造となる。
当該構造により、絶縁体２１０、絶縁体２８２、および絶縁体１０２で、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０を包み込むことができる。絶縁体２１０、絶縁体２８２、および絶縁体１０２は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体装置をスクライブしても、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０の側面から、水素又は水が浸入して、トランジスタ２００に拡散することを防ぐことができる。
また、当該構造により、絶縁体２８０の過剰酸素が絶縁体２８２、および絶縁体２１０の外部に拡散することを防ぐことができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
＜変形例３＞
また、本実施の形態の変形例として、図５０に示すように、トランジスタ３００をトランジスタ２００と同じ構成としてもよい。トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。つまり、トランジスタ３００をトランジスタ２００と同じ構成とすることで、オフ電流が小さいため長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ない半導体装置（記憶装置）とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ３００をトランジスタ２００と同じ構成する場合は、絶縁体３２４は絶縁体２８２と同様の材料を用いることが好ましい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、トランジスタの一形態を、図６乃至図８を用いて説明する。
＜トランジスタ構造１＞
以下では、本発明の一態様に係るトランジスタの一例について説明する。図６（Ａ）、図６（Ｂ）、および図６（Ｃ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図６（Ａ）は上面図であり、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図６（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００は、基板上に作製しても良い。例えば、基板上に絶縁体２１４を形成する構成としてもよい。
基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。
トランジスタ２００は、ゲート電極として機能する導電体２０５、および導電体２６０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４と、および絶縁体２５０と、チャネルが形成される領域を有する酸化物２３０と、ソースまたはドレインの一方として機能する導電体２４０ａおよび導電体２４１ａと、ソースまたはドレインの他方として機能する導電体２４０ｂおよび導電体２４１ｂと、絶縁体２７０と、過剰酸素を有する絶縁体２８０と、を有する。
また、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。なお、トランジスタ２００をオンさせると、主として酸化物２３０ｂに電流が流れる（チャネルが形成される）。一方、酸化物２３０ａおよび酸化物２３０ｃは、酸化物２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
なお、図６に示すトランジスタにおいて、図１に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
導電体２０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図６では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物２３０への水素の拡散を抑制することができる。
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００を構成する酸化物に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２２と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
絶縁体２２０及び絶縁体２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体２２２を有することで、特定の条件で絶縁体２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体２２２が負に帯電する場合がある。
例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ２００を構成する酸化物から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。
絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウエハ処理）の終了後、あるいは、ウエハダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
なお、絶縁体２２０と絶縁体２２４とを酸化シリコン、絶縁体２２２を酸化ハフニウムで構成する場合、絶縁体２２０および絶縁体２２４は、ＣＶＤ法、またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成し、絶縁体２２２は、スパッタリング法で形成してもよい。なお、絶縁体２２２の形成に、スパッタリング法を用いることで、絶縁体２２２が低温で結晶化しやすく、生じる固定電荷量が大きい場合がある。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
また、絶縁体２２２には、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、トランジスタ２００を構成する酸化物からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。
酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）等の金属酸化物で形成される。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
以下に、本発明に係る酸化物２３０について説明する。
酸化物２３０に用いる酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２０には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図２０に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。
図２０（Ａ）および図２０（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図２１に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２１は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２１に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２１に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
一方、酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図２０（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２０（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図２０（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物をトランジスタに用いる場合について説明する。
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物中における各不純物の影響について説明する。
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
続いて、該酸化物を２層構造、または３層構造とした場合について述べる。酸化物Ｓ１、酸化物Ｓ２、および酸化物Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物Ｓ２および酸化物Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、について、図２２を用いて説明する。
図２２（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２２（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位と、酸化物Ｓ１、酸化物Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物Ｓ１、酸化物Ｓ３の電子親和力よりも、酸化物Ｓ２の電子親和力が大きく、酸化物Ｓ１、酸化物Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図２２（Ａ）、および図２２（Ｂ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、または酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、および酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、および酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図２０（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図２０（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１および酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２５０として、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減することができる。
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ２００は、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、図６に示すトランジスタにおいて、酸化物２３０と導電体２６０の間に、絶縁体２５０の他にバリア膜を設けてもよい。もしくは、酸化物２３０ｃに酸素および水素に対するバリア性があるものを用いてもよい。
例えば、過剰酸素を含む絶縁膜を酸化物２３０に接して設け、さらに酸素および水素に対するバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物２３０への水素等の不純物の侵入を防ぐことができる。
導電体２４０ａ、及び導電体２４１ａと、導電体２４０ｂ、および導電体２４１ｂとは、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体２４０ａ、導電体２４１ａと、導電体２４０ｂ、及び導電体２４１ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図６では２層構造を示したが、単層構造または３層以上の積層構造としてもよい。
例えば、導電体２４０ａおよび導電体２４０ｂに、チタン膜を用いて、導電体２４１ａ、および導電体２４１ａにアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、ゲート電極としての機能を有する導電体２６０ａ、及び導電体２６０ｂは、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
例えば、導電体２６０ａにアルミニウムを用い、導電体２６０ｂにチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
または、導電体２６０と絶縁体２５０の間に、金属酸化物を配しても良い。該金属酸化物は、例えば、酸化アルミニウムとすることで導電体２６０から絶縁体２５０へ窒素の拡散をブロックすることができて好ましい。絶縁体２５０への窒素の拡散をブロックすることで、ゲート絶縁体としての機能を有する絶縁体２５０中のＮＯｘの生成を防止することが出来る。ＮＯｘはゲート絶縁体中に電子捕獲準位を形成することがあり、トランジスタの信頼性低下の原因の一つとなることがある。
導電体２６０を覆うように、絶縁体２７０を設けてもよい。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止するため、絶縁体２７０は、酸素に対してバリア性を有する物質を用いる。
例えば、絶縁体２７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体２７０は、導電体２６０の酸化を防止する程度に設けられていればよい。例えば、絶縁体２７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下とする。
従って、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物２３０へと供給することができる。
また、当該構造は、酸化物２３０ｂにおいて、チャネルが形成される領域を、ゲート電極としての機能を有する導電体２６０の電界によって、電気的に取り囲むことができる構造（ｓ−ｃｈａｎｎｅｌ構造と呼ぶ）を有する為、絶縁体２５０を介して、導電体２６０と対向する酸化物２３０ｂの領域全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができる。また、チャネルが形成される領域に全周から電圧が印加されるため、リーク電流が抑制されたトランジスタを提供することができる。
また、トランジスタ２００は、ゲート電極として機能する導電体２０５、および導電体２６０のうち、導電体２０５がない構成としてもよい（図６３（Ａ）、（Ｂ）および（Ｃ）参照。）。
＜トランジスタ構造２＞
図７には、トランジスタ２００に適応できる構造の一例を示す。図７（Ａ）はトランジスタ２００の上面図である。なお、図の明瞭化のため、図７（Ａ）において一部の膜は省略されている。また、図７（Ｂ）は、図７（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図７（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図７に示すトランジスタ２００において、図６に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
トランジスタ２００は、基板上に作製しても良い。例えば、基板上に絶縁体２１４を形成する構成としてもよい。
図７に示す構造は、絶縁体２８０に形成された開口部に、酸化物２３０ｃ、絶縁体２５０、導電体２６０が形成されている。また、導電体２４０ａ、導電体２４０ｂ、導電体２４１ａ、および導電体２４１ｂの一方の端部と、絶縁体２８０に形成された開口部の端部が一致している。さらに、導電体２４０ａ、導電体２４０ｂ、導電体２４１ａ、および導電体２４１ｂの三方の端部が、酸化物２３０ａ、２３０ｂの端部の一部と一致している。従って、導電体２４０ａ、導電体２４０ｂ、導電体２４１ａ、および導電体２４１ｂは、酸化物２３０ａ、２３０ｂまたは絶縁体２８０の開口部と、同時に整形することができる。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
または、導電体２６０と絶縁体２５０の間に、金属酸化物を配しても良い。該金属酸化物は、例えば、酸化アルミニウムとすることで導電体２６０から絶縁体２５０へ窒素の拡散をブロックすることができて好ましい。絶縁体２５０への窒素の拡散をブロックすることで、ゲート絶縁体としての機能を有する絶縁体２５０中のＮＯｘの生成を防止することが出来る。ＮＯｘはゲート絶縁体中に電子捕獲準位を形成することがあり、トランジスタの信頼性低下の原因の一つとなることがある。
さらに、図７に示すトランジスタ２００は、導電体２４０ａ、導電体２４０ｂ、導電体２４１ａ、および導電体２４１ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ２００を提供することができる。
＜トランジスタ構造３＞
図８には、トランジスタ２００に適応できる構造の一例を示す。図８（Ａ）はトランジスタ２００の上面図である。なお、図の明瞭化のため、図８（Ａ）において一部の膜は省略されている。また、図８（Ｂ）は、図８（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図８（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図８に示すトランジスタ２００において、図６に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
トランジスタ２００は、基板上に作製しても良い。例えば、基板上に絶縁体２１４を形成する構成としてもよい。
基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。
図８に示す構造は、酸化物２３０に、ソース領域またはドレイン領域の一方として機能する領域２４５ａ、およびソース領域またはドレイン領域の他方として機能する領域２４５ｂとが設けられている。当該領域は、導電体２６０をマスクとしてホウ素、リン、アルゴンなどの不純物を酸化物２３０に添加することによって形成することができる。また、絶縁体２８０を窒化珪素膜などの水素を含む絶縁体とすることで、水素を酸化物２３０の一部に拡散させることで形成することができる。そのため、マスクまたは工程を削減することができる。また、歩留まりや生産性を向上させることができる。
または、導電体２６０と絶縁体２５０の間に、金属酸化物を配しても良い。該金属酸化物は、例えば、酸化アルミニウムとすることで導電体２６０から絶縁体２５０へ窒素の拡散をブロックすることができて好ましい。絶縁体２５０への窒素の拡散をブロックすることで、ゲート絶縁体としての機能を有する絶縁体２５０中のＮＯｘの生成を防止することが出来る。ＮＯｘはゲート絶縁体中に電子捕獲準位を形成することがあり、トランジスタの信頼性低下の原因の一つとなることがある。
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記構成例で示した半導体装置の作製方法の一例について、図９乃至図１８を用いて説明する。
＜半導体装置の作製方法＞
まず、基板３０１を準備する。基板３０１としては、半導体基板を用いる。例えば、単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板などを用いることができる。また、基板３０１として、ＳＯＩ基板を用いてもよい。以下では、基板３０１として単結晶シリコンを用いた場合について説明する。
続いて、基板３０１に素子分離層を形成する。素子分離層はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成すればよい。
なお、同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、基板３０１の一部にｎウェルまたはｐウェルを形成してもよい。例えば、ｎ型の基板３０１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェルを形成し、同一基板上にｎ型のトランジスタとｐ型のトランジスタを形成してもよい。
続いて、基板３０１上に絶縁体３０４となる絶縁体を形成する。例えば、表面窒化処理後に酸化処理を行い、シリコンと窒化シリコン界面を酸化して酸化窒化シリコン膜を形成してもよい。例えばＮＨ３雰囲気中で７００℃にて熱窒化シリコン膜を表面に形成後に酸素ラジカル酸化を行うことで酸化窒化シリコン膜が得られる。
当該絶縁体は、スパッタリング法、ＣＶＤ法、熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜することにより形成してもよい。
続いて、導電体３０６となる導電膜を成膜する。導電膜としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。なお、導電体３０６の仕事関数を定めることで、トランジスタ３００のしきい値電圧を調整することができるため、導電膜の材料は、トランジスタ３００に求められる特性に応じて、適宜選択するとよい。
導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて、当該導電膜上にリソグラフィ法等を用いてレジストマスクを形成し、当該導電膜の不要な部分を除去する。その後、レジストマスクを除去することにより、導電体３０６を形成することができる。
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、リソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、リソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下方の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上方に設けられるレジストマスクの厚さのばらつきを低減できる。また、特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
導電体３０６の形成後、導電体３０６の側面を覆うサイドウォールを形成してもよい。サイドウォールは、導電体３０６の厚さよりも厚い絶縁体を成膜した後に、異方性エッチングを施し、導電体３０６の側面部分のみ当該絶縁体を残存させることにより形成できる。
サイドウォールの形成時に絶縁体３０４となる絶縁体も同時にエッチングされることにより、導電体３０６およびサイドウォールの下部に絶縁体３０４が形成される。または、導電体３０６を形成した後に導電体３０６、または導電体３０６を加工するためのレジストマスクをエッチングマスクとして当該絶縁体をエッチングすることにより絶縁体３０４を形成してもよい。この場合、導電体３０６の下部に絶縁体３０４が形成される。または、当該絶縁体に対してエッチングによる加工を行わずに、そのまま絶縁体３０４として用いることもできる。
続いて、基板３０１の導電体３０６（およびサイドウォール）が設けられていない領域にリンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を添加する。
続いて、絶縁体３２０を形成した後、上述した導電性を付与する元素の活性化のための加熱処理を行う。
絶縁体３２０は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。また、酸素と水素を含む窒化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を多くすることができるため好ましい。また、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いることもできる。
絶縁体３２０は、例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下にて、例えば、４００℃以上でかつ基板の歪み点未満で行うことができる。
この段階でトランジスタ３００が形成される。なお、図１９（Ｂ）に示す回路構成とする場合、トランジスタ３００を設けなくともよい。その場合、基板として使用することができる基板に大きな制限はない。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムヒ素、インジウムガリウムヒ素からなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＧＯＩ（Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板として用いてもよい。
また、基板として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを直接作製してもよいし、他の作製基板にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体を含むトランジスタとの間に剥離層を設けるとよい。
続いて、絶縁体３２０上に絶縁体３２２を形成する。絶縁体３２２は、絶縁体３２０と同様の材料および方法で作製することができる。また、絶縁体３２２の上面を、ＣＭＰ法等を用いて、平坦化を行う（図９（Ａ））。
続いて、絶縁体３２０、および絶縁体３２２に、リソグラフィ法などを用いて、低抵抗領域３０８ａ、低抵抗領域３０８ｂおよび導電体３０６等に達する開口部を形成する（図９（Ｂ））。その後、開口部を埋めるように導電膜を形成する（図９（Ｃ））。導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
続いて、絶縁体３２２の上面が露出するように該導電膜に平坦化処理を施すことにより、導電体３２８ａ、導電体３２８ｂ、および導電体３２８ｃ等を形成する（図１０（Ａ））。なお、図中の矢印は、ＣＭＰ処理を表す。また、明細書中、及び図中において、導電体３２８ａ、導電体３２８ｂ、および導電体３２８ｃは、プラグ、または配線としての機能を有し、まとめて導電体３２８と付記する場合もある。なお、本明細書中において、プラグ、または配線としての機能を有する場合は、同様に取り扱うものとする。
続いて、絶縁体３２０上に、ダマシン法などを用いて導電体３３０ａ、導電体３３０ｂ、および導電体３３０ｃを形成する（図１０（Ｂ））。
絶縁体３２４、および絶縁体３２６は絶縁体３２０と同様の材料および方法で作製することができる。
絶縁体３２４には、例えば、基板３０１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。
また、絶縁体３２６は、誘電率が低い絶縁体（Ｌｏｗ−ｋ材料）であることが好ましい。例えば、ＣＶＤ法で形成した酸化シリコンを用いることができる。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、導電体３３０となる導電膜は、導電体３２８と同様の材料および方法で作製することができる。
なお、導電体３３０を積層構造とする場合、絶縁体３２４と接する導電体として、窒化タンタルなどの、酸素、水素、または水に対してバリア性を有する導電体を用いることが好ましい。例えば、バリア性を有する窒化タンタルは、基板温度２５０℃、塩素を含まない成膜ガスを用いて、ＡＬＤ法により成膜することができる。ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える導電体を形成することができる。また、酸素、水素、または水に対してバリア性を有する絶縁体３２４と、酸素、水素、または水に対してバリア性を有する導電体が接することで、より強固に酸素、水素、または水の拡散を抑制することができる。
次に、絶縁体３５２、絶縁体３５４、絶縁体３５５、導電体３５８ａ、導電体３５８ｂ、および導電体３５８ｃを形成する（図１０（Ｃ））。絶縁体３５２、および絶縁体３５４は絶縁体３２０と同様の材料および方法で作製することができる。また、導電体３５８はデュアルダマシン法などを用いて、導電体３２８と同様の材料を用いることができる。
次に、トランジスタ２００を形成する。
絶縁体２１０を形成した後、水素または酸素に対してバリア性を有する絶縁体２１２、および絶縁体２１４を形成する。絶縁体２１０、絶縁体２１２、及び絶縁体２１４は、絶縁体３２０と同様の材料および方法で作製することができる。
例えば、絶縁体２１０には、基板３０１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。
また、絶縁体２１２は、例えば、水素に対するバリア性を有する膜の一例として、ＡＬＤ法で形成した酸化アルミニウムを用いることができる。ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁体を形成することができる。
また、絶縁体２１４は、例えば、水素に対するバリア性を有する膜の一例として、スパッタリング法で形成した酸化アルミニウムを用いることができる。
続いて、絶縁体２１４上に絶縁体２１６を形成する。絶縁体２１６は、絶縁体２１０と同様の材料および方法で作製することができる（図１１（Ａ））。
次に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６の積層構造において、導電体３５８ａ、導電体３５８ｂ、および導電体３５８ｃ等と重畳する領域に、凹部を形成する（図１１（Ｂ））。なお、該凹部は、少なくとも難エッチング材料を用いた絶縁体に開口部が形成される程度の深さを有することが好ましい。ここで、難エッチング材料とは、金属酸化物などのエッチングが困難な材料を指す。難エッチング材料である金属酸化膜の代表例としては、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、及びそれらを含むシリケート（ＨｆＳｉｘＯｙ，ＺｒＳｉｘＯｙ等）、並びにそれらの二以上を含む複合酸化物（Ｈｆ１‐ｘＡｌｘＯｙ，Ｚｒ１‐ｘＡｌｘＯｙ等）がある。
続いて、絶縁体３５５、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６の積層構造に、導電体３５８ａ、導電体３５８ｂ、および導電体３５８ｃに達する開口部と、配線が形成される溝とを形成する。（図１２（Ａ））。
その後、開口部および溝を埋めるように導電膜を形成する（図１２（Ｂ））。導電膜の形成は、導電体３２８と同様の材料および方法で作製することができる。続いて、導電膜に平坦化処理を施すことにより、絶縁体２１６の上面を露出させ、導電体２１８ａ、導電体２１８ｂ、導電体２１８ｃ、および導電体２０５を形成する（図１３（Ａ））。なお、図中の矢印は、ＣＭＰ処理を表す。
次に、絶縁体２２０、絶縁体２２２、および絶縁体２２４を形成する。
絶縁体２２０、絶縁体２２２、および絶縁体２２４は、絶縁体３２０と同様の材料および方法で作製することができる。特に、絶縁体２２２には、酸化ハフニウムなどのｈｉｇｈ−ｋ材料を用いることが好ましい。
続いて、酸化物２３０ａとなる酸化物と、酸化物２３０ｂとなる酸化物を順に成膜する。当該酸化物は、大気に触れさせることなく連続して成膜することが好ましい。
酸化物２３０ｂとなる酸化物を成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、酸化物２３０ｂとなる酸化物を成膜した直後に行ってもよいし、酸化物２３０ｂとなる酸化物を加工して島状の酸化物２３０ｂを形成した後に行ってもよい。加熱処理により、酸化物２３０ａの下方に形成された絶縁体から、酸化物２３０ａ、および酸化物２３０ｂに酸素が供給され、酸化物中の酸素欠損を低減することができる。
その後、酸化物２３０ｂとなる酸化物上に、導電体２４０ａ、および導電体２４０ｂとなる導電膜を形成する。続いて、上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後、導電膜をマスクとして酸化物の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の酸化物２３０ａ、島状の酸化物２３０ｂ、および島状の導電体の積層構造を形成することができる。
次に、島状の導電膜上に上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体２４０ａ、および導電体２４０ｂを形成する。
続いて、酸化物２３０ｃとなる酸化物、絶縁体２５０となる絶縁体、および導電体２６０となる導電膜を順に成膜する。例えば、導電体２６０となる導電膜は、ＡＬＤ法により形成した窒化タンタルと、導電率が大きいタングステンを積層して用いることができる。当該導電膜を成膜する際に、塩素を含まない成膜ガスを用いて、形成することが好ましい。酸素、水素、及び水に対してバリア性を有する窒化タンタルを絶縁体２５０と接して形成することで、絶縁体２５０に拡散された過剰酸素により、タングステンが酸化することを防止することができる。
続いて、当該導電膜上に、上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去することで、導電体２６０を形成する。
次に、絶縁体２５０となる絶縁体、および導電体２６０上に絶縁体２７０となる絶縁体を形成する。絶縁体２７０となる絶縁体は、水素および酸素に対するバリア性を有する材料を用いることが好ましい。続いて、当該絶縁体上に上記と同様の方法によりレジストマスクを形成し、絶縁体２７０となる絶縁体、絶縁体２５０となる絶縁体、および酸化物２３０ｃとなる酸化物の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、トランジスタ２００が形成される。
次に、絶縁体２８０を形成する。絶縁体２８０は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。また、絶縁体２８０となる絶縁体を形成した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい（図１３（Ｂ））。
なお、絶縁体２８０に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体２８０の成膜を行えばよい。または、成膜後の絶縁体２８０に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
次に、絶縁体２８０上に絶縁体２８２を成膜する。絶縁体２８２は、ＡＬＤ法により成膜することが好ましい。ＡＬＤ法は、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法は、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。
絶縁体２８２は、ＡＬＤ法によって、酸化アルミニウムを膜厚１ｎｍ以上、５ｎｍ未満で形成することが好ましい。
続いて、絶縁体２８０に、絶縁体２８２を介して、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入し、酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理を、絶縁体２８２を介して行うことで、絶縁体２８０を保護した状態で、過剰酸素領域を形成することができる（図１４）。なお、図中の矢印は酸素導入処理を示す。
代表的な酸素プラズマ処理は、酸素ガスのグロー放電プラズマで生成されたラジカルで酸化物半導体の表面を処理することであるが、プラズマを生成するガスとしては酸素のみでなく、酸素ガスと希ガスの混合ガスであってもよい。例えば、２５０℃以上４００℃以下、好ましくは３００℃以上４００℃以下の温度で、酸化性ガスを含む雰囲気、または減圧状態で行えばよい。また、酸素導入処理として、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。
酸素プラズマ処理により、絶縁体２８０、およびトランジスタ２００の酸化物２３０が、脱水化、または脱水素化されるとともに、絶縁体２８０に過剰な酸素を導入することで、過剰酸素領域を形成することができる。また、脱水化、または脱水素化された酸化物２３０には、酸素欠損が生じ、低抵抗化する。一方で、絶縁体２８０の過剰な酸素により、酸化物２３０の酸素欠損が補填される。従って、酸素プラズマ処理により、絶縁体２８０、および酸化物２３０の酸素欠損を補填しながら、不純物である水素、または水を除去することができる。したがって、トランジスタ２００の電気特性の向上および、電気特性のばらつきを軽減することができる。
プラズマ処理に使用する装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）装置を用いることができる。平行平板型電極を有する容量結合型プラズマ装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なる高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有する装置を用いることができる。高密度プラズマ源を有する装置としては、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）装置、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ装置、ヘリコン波プラズマ（ＨＷＰ：Ｈｅｌｉｃｏｎ Ｗａｖｅ Ｐｌａｓｍａ）装置、表面波プラズマ（ＳＷＰ：Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）装置またはマグネトロンプラズマ（Ｍａｇｎｅｔｒｏｎ Ｐｌａｓｍａ）装置などを用いることができる。
以上の工程を行うことで、絶縁体２８２中および絶縁体２８２と絶縁体２８０と、の界面近傍には、化学量論的組成を満たす酸素よりも多くの酸素が導入され、過剰酸素領域が形成される。該過剰酸素は、絶縁体２８２をＡＬＤ法によって、酸化アルミニウムを膜厚１ｎｍ以上、５ｎｍ未満で形成することによって、絶縁体２８２中および絶縁体２８２と絶縁体２８０と、の界面近傍に効率よく形成することができる。
続いて、加熱処理を行う。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３５０℃以上４００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる（図１５）。なお、図中の矢印は加熱処理を示す。
加熱処理により、絶縁体２８２中および絶縁体２８２と絶縁体２８０と、の界面近傍に導入された過剰酸素は、絶縁体２８０中を拡散する。ここで、絶縁体２８０は、酸素に対するバリア性を有する絶縁体２８２、および絶縁体２１０により、包まれている。従って、絶縁体２８０に導入された過剰酸素は、外部に放出されることを防ぎ、効率的に酸化物２３０へ供給される。
また、加熱処理により、絶縁体２８０の水素が移動し、絶縁体２８２に取り込まれる。絶縁体２８２に取り込まれた水素は、絶縁体２８２中の酸素と反応することで、水が生成する場合がある。生成された水は、絶縁体２８２上から放出される。従って、絶縁体２８０の不純物としての水素、及び水を低減することができる。なお、絶縁体２８２に酸化アルミニウムを用いている場合、絶縁体２８２が触媒として機能していると考えられる。
酸化物２３０へ供給された酸素は、酸化物２３０中の酸素欠損を補償する。従って、トランジスタ２００におけるチャネルが形成される酸化物を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
また、酸素導入処理と加熱処理は、過剰酸素領域が十分に形成される、または酸素導入処理によるダメージで絶縁体２８２のバリア性が破壊されない程度に、複数回、繰り返してもよい。
ここで、絶縁体２８２のバリア性が弱くなった、または破壊された場合、絶縁体２８４を形成したのち、酸素導入処理と加熱処理を行ってもよい。酸素導入処理を、絶縁体２８２、および絶縁体２８４を介して行うことで、絶縁体２８０を保護した状態で、過剰酸素領域を形成することができる。
なお、絶縁体２８４として、例えば、バリア性を有する酸化アルミニウム膜を、ＡＬＤ法により形成することが好ましい。ＡＬＤ法を用いることで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁体を形成することができる。
また、絶縁体２８２に、緻密な膜質の絶縁体２８４を積層することで、絶縁体２８０に導入した過剰酸素を、トランジスタ２００側に、効果的に封じ込めることができる（図１６）。
次に、容量素子１００を形成する。まず、絶縁体２８４上に、絶縁体１０２を形成する。絶縁体１０２は、絶縁体２１０と同様の材料および方法で作製することができる。
例えば、絶縁体１０２には、容量素子１００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。
次に、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、および絶縁体２８４に、導電体２１８ａ、導電体２１８ｂ、導電体２１８ｃ、導電体２４０ａ、および導電体２４０ｂ等に達する開口部を形成する。
その後、開口部を埋めるように導電膜を形成し、導電膜に平坦化処理を施すことにより、絶縁体１０２の上面を露出させ、導電体２４４ａ、導電体２４４ｂ、導電体２４４ｃ、導電体２４４ｄ、および導電体２４４ｅを形成する。なお、導電膜の形成は、導電体３２８と同様の材料および方法で作製することができる（図１７）。
なお、導電体２４４を積層構造とする場合、絶縁体１０４と接する導電体として、窒化タンタルなどの、酸素、水素、または水に対してバリア性を有する導電体を、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える導電体を形成することができる。また、酸素、水素、または水に対してバリア性を有する絶縁体１０４と、酸素、水素、または水に対してバリア性を有する導電体２４４が接することで、より強固に酸素、水素、または水の拡散を抑制することができる。
次に、絶縁体１０２上に導電体１１２、および導電体１２８を形成する。なお、導電体１１２と、導電体１２８と、は同様の材料および方法で作製することができる。導電体１１２、および導電体１２８を形成するときに、絶縁体１０２の上面を、絶縁体１１４の膜厚よりも大きく除去することが好ましい。例えば、オーバーエッチング処理とすることで、絶縁体１０２の一部も同時に除去することができる。また、オーバーエッチング処理により、導電体１１２等を形成することで、エッチング残渣を残すことなくエッチングすることができる。
また、当該エッチング処理の途中で、エッチングガスの種類を切り替えることにより、効率よく絶縁体１０２の一部を除去することができる。
また、例えば、導電体１１２を形成した後、導電体１１２をハードマスクとして、絶縁体１０２の一部を除去してもよい。
また、導電体１１２を形成した後、導電体１１２の表面を、クリーニング処理してもよい。クリーニング処理をすることで、エッチング残渣等を除去することができる。
続いて、導電体１１２の側面、および上面を覆う絶縁体１１４を成膜する。絶縁体１１４には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。
例えば、酸化アルミニウムなどのｈｉｇｈ−ｋ材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料の積層構造とすることが好ましい。当該構成により、容量素子１００は、ｈｉｇｈ−ｋ材料により十分な容量を確保でき、絶縁耐力が大きい材料により絶縁耐力が向上するため、容量素子１００の静電破壊を抑制し、容量素子１００の信頼性を向上させることができる。
続いて、絶縁体１１４上に導電体１１６を形成する。なお、導電体１１６の形成は、導電体１１２と同様の材料および方法で作製することができる。
導電体１１６は、絶縁体１１４を介して、導電体１１２の側面および上面を覆うように設けられることが好ましい。当該構成により、導電体１１２の側面は、絶縁体１１４を介して、導電体１１６と対向する。従って、投影面積当たりの容量が大きな容量素子を形成することができる。
続いて、容量素子１００を覆う絶縁体１２０を成膜する。絶縁体１２０となる絶縁体は、絶縁体３２０等と同様の材料および方法により形成することができる。
絶縁体１２０上に、導電体１２８ａ、導電体１２８ｂ、導電体１２８ｃ、および導電体１２８ｄを形成する。導電体１２８は、導電体３２８と同様の材料及び作製方法を用いて形成すればよい。
続いて、絶縁体１２０上に、絶縁体１２２を成膜する（図１８）。絶縁体１２２となる絶縁体は、絶縁体１２２等と同様の材料および方法により形成することができる。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
上記工程を経て作製することにより、酸化物半導体を有するトランジスタを用いた半導体装置は、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する酸化物半導体について、図２３乃至図２７を用いて以下説明を行う。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２３（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２３（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２３（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２３（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２３（Ｅ）に示す。図２３（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２３（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２３（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図２４（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図２４（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図２４（Ｂ）および図２４（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２４（Ｄ）および図２４（Ｅ）は、それぞれ図２４（Ｂ）および図２４（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２４（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図２４（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図２４（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２５（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２５（Ｂ）に示す。図２５（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２５（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図２５（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図２６に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２６（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２６（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２６（Ａ）および図２６（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２７は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２７より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２７より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２７より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成および実施例と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
図２８に示す半導体装置４０００は、ＣＰＵコア４００１、パワーマネージメントユニット４２０１および周辺回路４２０２を有する。パワーマネージメントユニット４２０１は、パワーコントローラ４００２、およびパワースイッチ４００３を有する。周辺回路４２０２は、キャッシュメモリを有するキャッシュ４００４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）４００５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）４００６を有する。ＣＰＵコア４００１は、データバス４２０３、制御装置４００７、ＰＣ（プログラムカウンタ）４００８、パイプラインレジスタ４００９、パイプラインレジスタ４１００、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）４１０１、及びレジスタファイル４１０２を有する。ＣＰＵコア４００１と、キャッシュ４００４等の周辺回路４２０２とのデータのやり取りは、データバス４２０３を介して行われる。
半導体装置（セル）は、パワーコントローラ４００２、制御装置４００７をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置４０００を提供できる。また、消費電力低減することが可能な半導体装置４０００を提供できる。また、動作速度を向上することが可能な半導体装置４０００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置４０００を提供できる。
半導体装置（セル）に、ｐチャネル型Ｓｉトランジスタと、先の実施の形態に記載の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタとを用い、該半導体装置（セル）を半導体装置４０００に適用することで、小型の半導体装置４０００を提供できる。また、消費電力低減することが可能な半導体装置４０００を提供できる。また、動作速度を向上することが可能な半導体装置４０００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
制御装置４００７は、ＰＣ４００８、パイプラインレジスタ４００９、パイプラインレジスタ４１００、ＡＬＵ４１０１、レジスタファイル４１０２、キャッシュ４００４、バスインターフェース４００５、デバッグインターフェース４００６、及びパワーコントローラ４００２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ４１０１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
キャッシュ４００４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ４００８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２８では図示していないが、キャッシュ４００４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
パイプラインレジスタ４００９は、命令データを一時的に記憶する機能を有するレジスタである。
レジスタファイル４１０２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ４１０１の演算処理の結果得られたデータ、などを記憶することができる。
パイプラインレジスタ４１００は、ＡＬＵ４１０１の演算処理に利用するデータ、またはＡＬＵ４１０１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
バスインターフェース４００５は、半導体装置４０００と半導体装置４０００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース４００６は、デバッグの制御を行うための命令を半導体装置４０００に入力するための信号の経路としての機能を有する。
パワースイッチ４００３は、半導体装置４０００が有する、パワーコントローラ４００２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ４００３によって電源電圧の供給の有無が制御される。また、パワーコントローラ４００２はパワースイッチ４００３の動作を制御する機能を有する。
上記構成を有する半導体装置４０００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
まず、ＣＰＵコア４００１が、電源電圧の供給を停止するタイミングを、パワーコントローラ４００２のレジスタに設定する。次いで、ＣＰＵコア４００１からパワーコントローラ４００２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置４０００内に含まれる各種レジスタとキャッシュ４００４が、データの退避を開始する。次いで、半導体装置４０００が有するパワーコントローラ４００２以外の各種回路への電源電圧の供給が、パワースイッチ４００３により停止される。次いで、割込み信号がパワーコントローラ４００２に入力されることで、半導体装置４０００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ４００２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ４００４が、データの復帰を開始する。次いで、制御装置４００７における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
パワーゲーティングを行う場合、ＣＰＵコア４００１や周辺回路４２０２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。
ＣＰＵコア４００１や周辺回路４２０２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ）。また、ＳＲＡＭセルがセル内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ）。バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは長期間電源供給なしに情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは短期間のデータ退避および復帰が可能となる場合がある。
バックアップ可能なフリップフロップ回路の例について、図２９を用いて説明する。
図２９に示す半導体装置５０００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置５０００は、第１の記憶回路５００１と、第２の記憶回路５００２と、第３の記憶回路５００３と、読み出し回路５００４と、を有する。半導体装置５０００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置５０００の構成例について説明するものとする。
第１の記憶回路５００１は、半導体装置５０００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置５０００に電源電圧が供給されている期間において、第１の記憶回路５００１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路５００１は、半導体装置５０００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路５００１は、揮発性の記憶回路と呼ぶことができる。
第２の記憶回路５００２は、第１の記憶回路５００１に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。第３の記憶回路５００３は、第２の記憶回路５００２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。読み出し回路５００４は、第２の記憶回路５００２または第３の記憶回路５００３に保持されたデータを読み出して第１の記憶回路５００１に記憶する（あるいは復帰する）機能を有する。
特に、第３の記憶回路５００３は、半導体装置５０００に電源電圧が供給されてない期間においても、第２の記憶回路５００２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。
図２９に示すように、第２の記憶回路５００２はトランジスタ５１０２と容量素子５１０９とを有する。第３の記憶回路５００３はトランジスタ５１０３と、トランジスタ５１０５と、容量素子５２００とを有する。読み出し回路５００４はトランジスタ５１００と、トランジスタ５１０８と、トランジスタ５００９と、トランジスタ５１０７と、を有する。
トランジスタ５１０２は、第１の記憶回路５００１に保持されているデータに応じた電荷を、容量素子５１０９に充放電する機能を有する。トランジスタ５１０２は、第１の記憶回路５００１に保持されているデータに応じた電荷を容量素子５１０９に対して高速に充放電できることが望ましい。具体的には、トランジスタ５１０２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。
トランジスタ５１０３は、容量素子５１０９に保持されている電荷に従って導通状態または非導通状態が選択される。トランジスタ５１０５は、トランジスタ５１０３が導通状態であるときに、配線５４０４の電位に応じた電荷を容量素子５２００に充放電する機能を有する。トランジスタ５１０５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ５１０５が、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。
各素子の接続関係を具体的に説明すると、トランジスタ５１０２のソース及びドレインの一方は、第１の記憶回路５００１に接続されている。トランジスタ５１０２のソース及びドレインの他方は、容量素子５１０９の一方の電極、トランジスタ５１０３のゲート、及びトランジスタ５１０８のゲートに接続されている。容量素子５１０９の他方の電極は、配線５４０２に接続されている。トランジスタ５１０３のソース及びドレインの一方は、配線５４０４に接続されている。トランジスタ５１０３のソース及びドレインの他方は、トランジスタ５１０５のソース及びドレインの一方に接続されている。トランジスタ５１０５のソース及びドレインの他方は、容量素子５２００の一方の電極、及びトランジスタ５１００のゲートに接続されている。容量素子５２００の他方の電極は、配線５４０３に接続されている。トランジスタ５１００のソース及びドレインの一方は、配線５４０１に接続されている。トランジスタ５１００のソース及びドレインの他方は、トランジスタ５１０８のソース及びドレインの一方に接続されている。トランジスタ５１０８のソース及びドレインの他方は、トランジスタ５００９のソース及びドレインの一方に接続されている。トランジスタ５００９のソース及びドレインの他方は、トランジスタ５１０７のソース及びドレインの一方、及び第１の記憶回路５００１に接続されている。トランジスタ５１０７のソース及びドレインの他方は、配線５４００に接続されている。また、図２９においては、トランジスタ５００９のゲートは、トランジスタ５１０７のゲートと接続されているが、トランジスタ５００９のゲートは、必ずしもトランジスタ５１０７のゲートと接続されていなくてもよい。
トランジスタ５１０５に先の実施の形態で例示したトランジスタを適用することができる。トランジスタ５１０５のオフ電流が小さいために、半導体装置５０００は、長期間電源供給なしに情報を保持することができる。トランジスタ５１０５のスイッチング特性が良好であるために、半導体装置５０００は、高速のバックアップとリカバリを行うことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成および実施例と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した撮像装置の一例について説明する。
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図３０（Ａ）は、本発明の一態様に係る撮像装置６００の例を示す平面図である。撮像装置６００は、画素部６１０と、画素部６１０を駆動するための周辺回路６６０と、周辺回路６７０、周辺回路６８０と、周辺回路６９０と、を有する。画素部６１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素６１１を有する。周辺回路６６０、周辺回路６７０、周辺回路６８０および周辺回路６９０は、それぞれ複数の画素６１１に接続し、複数の画素６１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路６６０、周辺回路６７０、周辺回路６８０および周辺回路６９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路６６０は周辺回路の一部といえる。
また、撮像装置６００は、光源６９１を有することが好ましい。光源６９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部６１０を形成する基板上に形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路６６０、周辺回路６７０、周辺回路６８０および周辺回路６９０のいずれか一以上を省略してもよい。
また、図３０（Ｂ）に示すように、撮像装置６００が有する画素部６１０において、画素６１１を傾けて配置してもよい。画素６１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置６００における撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置６００が有する１つの画素６１１を複数の副画素６１２で構成し、それぞれの副画素６１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図３１（Ａ）は、カラー画像を取得するための画素６１１の一例を示す平面図である。図３１（Ａ）に示す画素６１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた副画素６１２（以下、「副画素６１２Ｒ」ともいう）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた副画素６１２（以下、「副画素６１２Ｇ」ともいう）および青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素６１２（以下、「副画素６１２Ｂ」ともいう）を有する。副画素６１２は、フォトセンサとして機能させることができる。
副画素６１２（副画素６１２Ｒ、副画素６１２Ｇ、および副画素６１２Ｂ）は、配線６３１、配線６４７、配線６４８、配線６４９、配線６５０と電気的に接続される。また、副画素６１２Ｒ、副画素６１２Ｇ、および副画素６１２Ｂは、それぞれが独立した配線６５３に接続している。また、本明細書等において、例えばｎ行目の画素６１１に接続された配線６４８、配線６４９、および配線６５０を、それぞれ配線６４８［ｎ］、配線６４９［ｎ］、および配線６５０［ｎ］と記載する。また、例えばｍ列目の画素６１１に接続された配線６５３を、配線６５３［ｍ］と記載する。なお、図３１（Ａ）において、ｍ列目の画素６１１が有する副画素６１２Ｒに接続する配線６５３を配線６５３［ｍ］Ｒ、副画素６１２Ｇに接続する配線６５３を配線６５３［ｍ］Ｇ、および副画素６１２Ｂに接続する配線６５３を配線６５３［ｍ］Ｂと記載している。副画素６１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置６００は、隣接する画素６１１の、同じ波長域の光を透過するカラーフィルタが設けられた副画素６１２同士がスイッチを介して電気的に接続する構成を有する。図３１（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素６１１が有する副画素６１２と、該画素６１１に隣接するｎ＋１行ｍ列に配置された画素６１１が有する副画素６１２の接続例を示す。図３１（Ｂ）において、ｎ行ｍ列に配置された副画素６１２Ｒと、ｎ＋１行ｍ列に配置された副画素６１２Ｒがスイッチ６０１を介して接続されている。また、ｎ行ｍ列に配置された副画素６１２Ｇと、ｎ＋１行ｍ列に配置された副画素６１２Ｇがスイッチ６０２を介して接続されている。また、ｎ行ｍ列に配置された副画素６１２Ｂと、ｎ＋１行ｍ列に配置された副画素６１２Ｂがスイッチ６０３を介して接続されている。
なお、副画素６１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンタ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素６１１に３種類の異なる波長域の光を検出する副画素６１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素６１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素６１２を有する画素６１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンタ（Ｍ）の光を透過するカラーフィルタが設けられた副画素６１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素６１２を有する画素６１１を用いてもよい。１つの画素６１１に４種類の異なる波長域の光を検出する副画素６１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図３１（Ａ）において、赤の波長域の光を検出する副画素６１２、緑の波長域の光を検出する副画素６１２、および青の波長域の光を検出する副画素６１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素６１１に設ける副画素６１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する副画素６１２を２つ以上設けることで、冗長性を高め、撮像装置６００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置６００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素６１１にレンズを設けてもよい。ここで、図３２の断面図を用いて、画素６１１、フィルタ６５４、レンズ６５５の配置例を説明する。レンズ６５５を設けることで、副画素６１２中に設けられた光電変換素子が入射光を効率よく受光することができる。具体的には、図３２（Ａ）に示すように、画素６１１に形成したレンズ６５５、フィルタ６５４（フィルタ６５４Ｒ、フィルタ６５４Ｇおよびフィルタ６５４Ｂ）、および画素回路６３０等を通して光６５６を光電変換素子６２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光６５６の一部が配線６５７の一部によって遮光されてしまうことがある。したがって、図３２（Ｂ）に示すように光電変換素子６２０側にレンズ６５５およびフィルタ６５４を配置して、光電変換素子６２０が光６５６を効率良く受光させる構造が好ましい。光電変換素子６２０側から光６５６を光電変換素子６２０に入射させることで、検出感度の高い撮像装置６００を提供することができる。
図３２に示す光電変換素子６２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子６２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子６２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子６２０を実現できる。
ここで、撮像装置６００が有する１つの画素６１１は、図３１に示す副画素６１２に加えて、第１のフィルタを有する副画素６１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。各トランジスタは上記実施の形態に示すものと同様のトランジスタを用いることができる。
図３３は、撮像装置を構成する素子の断面図である。図３３に示す撮像装置は、シリコン基板６０５に設けられたシリコンを用いたトランジスタ６５１、トランジスタ６５１上に積層して配置された酸化物半導体を用いたトランジスタ６５２およびトランジスタ６５８、ならびにシリコン基板６０５に設けられたフォトダイオード６６５を含む。各トランジスタおよびフォトダイオード６６５は、種々のプラグ６７５および配線６７１と電気的な接続を有する。また、フォトダイオード６６５のアノード６６１は、低抵抗領域６６３を介してプラグ６７５と電気的に接続を有する。
また撮像装置は、シリコン基板６０５に設けられたトランジスタ６５１およびフォトダイオード６６５を有する層６１５と、層６１５と接して設けられ、配線６７１を有する層６２５と、層６２５と接して設けられ、トランジスタ６５２およびトランジスタ６５８を有する層６３５と、層６３５と接して設けられ、配線６７２および配線６７３を有する層６４０を備えている。
なお図３３の断面図の一例では、シリコン基板６０５において、トランジスタ６５１が形成された面とは逆側の面にフォトダイオード６６５の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード６６５の受光面をトランジスタ６５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層６１５を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層６１５を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なお、シリコン基板６０５は、ＳＯＩ基板であってもよい。また、シリコン基板６０５に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ６５１およびフォトダイオード６６５を有する層６１５と、トランジスタ６５２およびトランジスタ６５８を有する層６３５と、の間には絶縁体６８５が設けられる。ただし、絶縁体６８５の位置は限定されない。また、絶縁体６８５の下に絶縁体６７９が設けられ、絶縁体６８５の上に絶縁体６８１が設けられる。
絶縁体６７９乃至絶縁体６８５に設けられた開口に、導電体６９１ａ乃至導電体６９１ｅが設けられている。導電体６９１ａ、導電体６９１ｂおよび導電体６９１ｅは、プラグおよび配線として機能する。また、導電体６９１ｃは、トランジスタ６５８のバックゲートとして機能する。また、導電体６９１ｄは、トランジスタ６５２のバックゲートとして機能する。
トランジスタ６５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ６５１の信頼性を向上させる効果がある。一方、トランジスタ６５２およびトランジスタ６５８などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ６５２およびトランジスタ６５８などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体６８５を設けることが好ましい。絶縁体６８５より下層に水素を閉じ込めることで、トランジスタ６５１の信頼性が向上させることができる。さらに、絶縁体６８５より下層から、絶縁体６８５より上層に水素が拡散することを抑制できるため、トランジスタ６５２およびトランジスタ６５８などの信頼性を向上させることができる。さらに、導電体６９１ａ、導電体６９１ｂおよび導電体６９１ｅが形成されることにより、絶縁体６８５に形成されているビアホールを通じて上層に水素が拡散することも抑制できるため、トランジスタ６５２およびトランジスタ６５８などの信頼性を向上させることができる。
また、図３３の断面図において、層６１５に設けるフォトダイオード６６５と、層６３５に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、撮像装置の一部または全部を湾曲させてもよい。撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した表示装置について、図３４および図３５を用いて説明する。
＜表示装置の構成＞
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図３４は、本発明の一態様に係るＥＬ表示装置の一例である。図３４（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図３４（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図３４（Ｃ）は、図３４（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
図３４（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図３４（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図３４（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図３４（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
図３４（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７６０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７６０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図３４（Ｃ）は、図３４（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図３４（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０５と、導電体７０５が埋め込まれた絶縁体７０１、絶縁体７０１上の絶縁体７０２と、絶縁体７０２上の半導体７０３と、半導体７０３上の導電体７０７ａおよび導電体７０７ｂと、半導体７０３上の絶縁体７０６と、絶縁体７０６上の導電体７０４を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図３４（Ｃ）に示す構造と異なる構造であっても構わない。
したがって、図３４（Ｃ）に示すトランジスタ７４１において、導電体７０４および導電体７０５はゲート電極としての機能を有し、絶縁体７０２および絶縁体７０６はゲート絶縁体としての機能を有し、導電体７０７ａおよび導電体７０７ｂはソース電極またはドレイン電極としての機能を有する。なお、半導体７０３は、光が当たることで電気特性が変動する場合がある。したがって、導電体７０５、導電体７０４のいずれか一以上が遮光性を有すると好ましい。
なお、トランジスタ７４１上には、過剰酸素領域を有する絶縁体７０９を有する。また、トランジスタ７４１は、バリア性を有する絶縁体７１０、および絶縁体７０８の間に設ける構造である。
図３４（Ｃ）には、容量素子７４２として、絶縁体７１０上の導電体７１４ｃと、導電体７１４ｃ上の絶縁体７１４ｂと、絶縁体７１４ｂ上の導電体７１４ａと、を有する構造を示す。
容量素子７４２において、導電体７１４ａは一方の電極として機能し、導電体７１４ｃは他方の電極として機能する。
図３４（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図３４（Ｃ）は表示品位の高いＥＬ表示装置である。
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、絶縁体７１６および絶縁体７２０は、トランジスタ７４１のソースとして機能する領域７０５ａに達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続している。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図３５（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図３５に示す画素は、トランジスタ７５１と、容量素子７６２と、一対の電極間に液晶の充填された素子（液晶素子）７６３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７６５に電気的に接続され、ゲートが走査線７６４に電気的に接続されている。
容量素子７６２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７６３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７６２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７６３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図３４（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応する液晶表示装置の断面図を図３５（Ｂ）に示す。図３５（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７６２は、容量素子７４２についての記載を参照する。なお、図３５（Ｂ）には、図３４（Ｃ）の容量素子７４２に対応した容量素子７６２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７６２に保持された電荷がリークしにくく、長期間に渡って液晶素子７６３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７６２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７６２上には、絶縁体７２１が配置される。ここで、絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
なお、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定されず、駆動方法として様々なものを用いることができる。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成および実施例と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを適用可能な回路構成の一例について、図３６乃至図３９を用いて説明する。
図３６（Ａ）にインバータの回路図を示す。インバータ８００は、入力端子ＩＮに与える信号の論理を反転した信号を出力端子ＯＵＴに出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
図３６（Ｂ）に、インバータ８００の一例を示す。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型トランジスタで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
なおＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子と、ソースまたはドレインの他方として機能する第２端子を有する。
ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。
ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
図３６（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである。図３６（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０の閾値電圧の変化について示している。
信号ＳＢＧはＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０の閾値電圧を制御することができる。
信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
前述の説明を可視化するために、図３６（Ａ）には、トランジスタの電気特性の一つである、Ｖｇ−Ｉｄカーブを示す。
上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図３７（Ａ）中の破線８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図３７（Ａ）中の実線８４１で表される曲線にシフトさせることができる。図３７（Ａ）に示すように、ＯＳトランジスタ８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、閾値電圧をプラスシフトあるいはマイナスシフトさせることができる。
閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができる。図３７（Ｂ）には、この状態を可視化して示す。図３７（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
図３７（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状態とすることができるため、図３６（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
また、閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができる。図３７（Ｃ）には、この状態を可視化して示す。図３７（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
図３７（Ｃ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れやすい状態とすることができるため、図３６（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。
なお、信号ＳＢＧによるＯＳトランジスタ８１０の閾値電圧の制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図３６（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。また、図３６（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。
なお図３６（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図３８（Ａ）に示す。
図３４（Ａ）では、図３６（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
図３８（Ａ）の動作について、図３８（Ｂ）のタイミングチャートを用いて説明する。
ＯＳトランジスタ８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧに閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、ノードＮＢＧを非常にフローティング状態に近い状態にして、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
なお図３６（Ｂ）および図３８（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図３９（Ａ）に示す。
図３９（Ａ）では、図３６（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続さえる。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
図３９（Ａ）の動作について、図３９（Ｂ）のタイミングチャートを用いて説明する。図３９（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、およびＯＳトランジスタ８１０の閾値電圧の変化について示している。
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ８１０の閾値電圧を制御する信号とすることができる。したがって、図３６（Ａ）乃至（Ｃ）で説明したように、ＯＳトランジスタ８１０の閾値電圧を制御できる。例えば、図３９（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧を急峻に下降させることができる。
また図３９（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。入力端子ＩＮに与える信号によってＯＳトランジスタの閾値電圧を制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成および実施例と適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する複数の回路を有する半導体装置の一例について、図４０乃至図４６を用いて説明する。
図４０（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
図４０（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図４０（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
図４０（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図４０（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態にできる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
図４０（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図４０（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
図４０（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１２を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図４０（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
なお電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
また図４１（Ａ）、（Ｂ）には、図４０（Ｄ）、（Ｅ）の変形例を示す。
図４１（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
図４１（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
また図４２（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図４２（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
また図４２（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図４２（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
なお上述した電圧生成回路９０３の回路構成は、図４２（Ａ）で示す回路図の構成に限らない。電圧生成回路９０３の変形例を図４３（Ａ）乃至（Ｃ）、図４４（Ａ）、（Ｂ）に示す。
図４３（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図４３（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また図４３（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図４３（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また図４３（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図４３（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
また図４４（Ａ）に示す電圧生成回路９０３Ｄは、図４２（Ａ）に示す電圧生成回路９０３のダイオードＤ１乃至Ｄ５をダイオード接続したトランジスタＭ１６乃至Ｍ２０に置き換えた構成に相当する。図４４（Ａ）に示す電圧生成回路９０３Ｄは、トランジスタＭ１６乃至Ｍ２０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また図４４（Ｂ）に示す電圧生成回路９０３Ｅは、図４４（Ａ）に示す電圧生成回路９０３ＤのトランジスタＭ１６乃至Ｍ２０を、バックゲートを有するトランジスタＭ２１乃至Ｍ２５に置き換えた構成に相当する。図４４（Ｂ）に示す電圧生成回路９０３Ｅは、バックゲートにゲートと同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
なお電圧生成回路９０３の変形例は、図４２（Ｂ）に示した電圧生成回路９０５にも適用可能である。この場合の回路図の構成を図４５（Ａ）乃至（Ｃ）、図４６（Ａ）、（Ｂ）に示す。図４５（Ａ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの３倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。また図４５（Ｂ）に示す電圧生成回路９０５Ｂは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの２倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。
図４５（Ａ）乃至（Ｃ）、図４６（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅでは、図４３（Ａ）乃至（Ｃ）、図４４（Ａ）、（Ｂ）に示す電圧生成回路９０３Ａ乃至９０３Ｅにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成に相当する。図４５（Ａ）乃至（Ｃ）、図４６（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅは、電圧生成回路９０３Ａ乃至９０３Ｅと同様に、効率的に電圧ＶＳＳから電圧ＶＮＥＧへの降圧を図ることができる。
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類を削減できる。
本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。
（実施の形態１０）
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４７に示す。
図４７（Ａ）は携帯型ゲーム機であり、筐体１９０１、筐体１９０２、表示部１９０３、表示部１９０４、マイクロフォン１９０５、スピーカー１９０６、操作キー１９０７、スタイラス１９０８等を有する。なお、図４７（Ａ）に示した携帯型ゲーム機は、２つの表示部１９０３と表示部１９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図４７（Ｂ）は携帯データ端末であり、第１筐体１９１１、第２筐体１９１２、第１表示部１９１３、第２表示部１９１４、接続部１９１５、操作キー１９１６等を有する。第１表示部１９１３は第１筐体１９１１に設けられており、第２表示部１９１４は第２筐体１９１２に設けられている。そして、第１筐体１９１１と第２筐体１９１２とは、接続部１９１５により接続されており、第１筐体１９１１と第２筐体１９１２の間の角度は、接続部１９１５により変更が可能である。第１表示部１９１３における映像を、接続部１９１５における第１筐体１９１１と第２筐体１９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部１９１３および第２表示部１９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図４７（Ｃ）はノート型パーソナルコンピュータであり、筐体１９２１、表示部１９２２、キーボード１９２３、ポインティングデバイス１９２４等を有する。
図４７（Ｄ）は電気冷凍冷蔵庫であり、筐体１９３１、冷蔵室用扉１９３２、冷凍室用扉１９３３等を有する。
図４７（Ｅ）はビデオカメラであり、第１筐体１９４１、第２筐体１９４２、表示部１９４３、操作キー１９４４、レンズ１９４５、接続部１９４６等を有する。操作キー１９４４およびレンズ１９４５は第１筐体１９４１に設けられており、表示部１９４３は第２筐体１９４２に設けられている。そして、第１筐体１９４１と第２筐体１９４２とは、接続部１９４６により接続されており、第１筐体１９４１と第２筐体１９４２の間の角度は、接続部１９４６により変更が可能である。表示部１９４３における映像を、接続部１９４６における第１筐体１９４１と第２筐体１９４２との間の角度にしたがって切り替える構成としてもよい。
図４７（Ｆ）は自動車であり、車体１９５１、車輪１９５２、ダッシュボード１９５３、ライト１９５４等を有する。
本実施の形態に示す構成は、他の実施の形態に示す構成および実施例と適宜組み合わせて用いることができる。
（実施の形態１１）
本実施の形態においては、本発明の一態様に係る半導体ウエハ、チップおよび電子部品について説明する。
＜半導体ウエハ、チップ＞
図４８（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置や、ＣＰＵ、ＲＦタグ、またはイメージセンサなどを設けることができる。
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図４８（Ｂ）にチップ７１５の拡大図を示す。
また、分離領域７１３に導電層や半導体層を設けてもよい。分離領域７１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域７１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
分離領域７１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
＜電子部品＞
チップ７１５を電子部品に適用する例について、図４９を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図４９（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
次に、素子基板を複数のチップ（チップ７１５）に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する（ステップＳ７２９）。
また、完成した電子部品の斜視模式図を図４９（Ｂ）に示す。図４９（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図４９（Ｂ）に示す電子部品７５０は、リード７５５および半導体装置７５３を示している。半導体装置７５３としては、上記実施の形態に示した半導体装置などを用いることができる。
図４９（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
本実施の形態に示す構成は、他の実施の形態に示す構成および実施例と適宜組み合わせて用いることができる。
なお、以上の実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソース領域、ドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施例では、ＡＬＤ法により成膜した酸化アルミニウム膜上に、プラズマ処理を行い、該酸化アルミニウム膜を介して酸化シリコン膜に酸素を導入した試料のＴＤＳ分析を行った。
試料は、単結晶シリコンウエハ上に、熱酸化法により酸化シリコン膜を１００ｎｍの膜厚で形成した。次に、該酸化膜上にＡＬＤ法により酸化アルミニウム膜を、試料１乃至５は、１ｎｍの膜厚で成膜し、試料６乃至９は、３ｎｍの膜厚で成膜した。
次に、各試料にプラズマ処理を行った。プラズマ処理は、高密度プラズマ源を有するプラズマ酸化窒化装置を用いた。プラズマ処理条件は、アルゴン（流量９００ｓｃｃｍ）と酸素（流量４０ｓｃｃｍ）を用いて、反応室の圧力を６６６．６５Ｐａに保ち、マイクロ波電源電力（４０００Ｗ）を印加し、試料を配置する基板ステージの温度は４００℃に設定した。各試料のプラズマ処理時間を変更した。試料１は１０ｓｅｃ、試料２は３０ｓｅｃ、試料３および６は６０ｓｅｃ、試料４および７は１８０ｓｅｃ、試料５および８は３００ｓｅｃ、試料９は６００ｓｅｃとした。
次に、全ての試料の酸化アルミニウム膜をウエットエッチング法によって除去した。ウエットエッチングは、硝酸、酢酸およびリン酸の混合液を用いた。
次に、各試料のＴＤＳ分析を行った。ＴＤＳ分析条件は、昇温ヒーター温度を、測定開始時は５０℃、測定終了時は９５０℃に設定し、昇温速度は３２℃／ｍｉｎとした。試料の膜の表面温度は、測定開始時は約５０℃で、測定終了時は約５４０℃であった。測定開始時の試料室の圧力は、１．５×１０−７Ｐａであった。
各試料のＴＤＳ分析結果を示す。図５１および図５２は、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出強度の温度依存性を示している。図５１（Ａ）乃至（Ｅ）は試料１乃至５に対応し、図５２（Ａ）乃至（Ｄ）は、試料６乃至９に対応する。酸化アルミニウム膜の膜厚１ｎｍの試料１乃至５においては、概ね２５０℃以上２８５℃未満に放出ピーク強度を有し、その強度はプラズマ処理時間に依存しないことが解った。一方、酸化アルミニウム膜の膜厚３ｎｍの試料６乃至９においては、概ね２２０℃以上２９０℃未満に放出ピーク強度を有し、その強度はプラズマ処理時間に明確に依存していることが解る。即ち、プラズマ処理時間を長くすることで、放出のピーク強度が大きくなる傾向が見られた。
図５３（Ａ）および（Ｂ）に、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出量のプラズマ処理時間依存性を示す。図５３（Ａ）は、酸化アルミニウム膜の膜厚１ｎｍにおける放出量のプラズマ処理時間依存性のグラフであり、放出量のプラズマ処理時間依存性は見られない。プラズマ処理時間を１０ｓｅｃ以上行うことで、放出量は、約２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２放出された。一方、図５３（Ｂ）は、酸化アルミニウム膜の膜厚３ｎｍにおける放出量のプラズマ処理時間依存性のグラフであり、放出量のプラズマ処理時間依存性が明確に見られた。即ち、プラズマ処理時間を長くすることで、放出量が大きくなる傾向が見られた。放出量は、プラズマ処理時間６０ｓｅｃにおいて約５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２、プラズマ処理時間６００ｓｅｃにおいて約４．５×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２であった。
これらのことより、プラズマ処理を行うことによって、酸素をＡＬＤ法で成膜した酸化アルミニウム膜を介して酸化シリコン膜中または、表面近傍に過剰酸素として導入されることを確認した。また、酸化アルミニウム膜の膜厚３ｎｍにおいては、プラズマ処理時間依存性を有しており、プラズマ処理時間を長くすることでより多くの酸素を過剰酸素として、酸化シリコン膜中または表面近傍に導入されることを確認した。
本実施例では、Ｉｎ−Ｇａ−Ｚｎ酸化物を有する試料にプラズマ処理を行い、ＳＩＭＳ分析および電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）法を用いた分析を行った。
試料は、石英基板上にスパッタ法を用いて、第１のＩｎ−Ｇａ−Ｚｎ酸化物を成膜し、第１のＩｎ−Ｇａ−Ｚｎ酸化物上にスパッタ法を用いて、第２のＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。
次に、電気炉を用いて、窒素雰囲気において５５０℃の温度で１時間の熱処理を行った後に酸素雰囲気において５５０℃の温度で１時間の熱処理を行った。
次に、第２のＩｎ−Ｇａ−Ｚｎ酸化物上に、試料ＡおよびＣは、ＣＶＤ法によって第１の成膜条件で酸化窒化シリコン膜を１３ｎｍの膜厚で成膜し、試料ＢおよびＤは、ＣＶＤ法によって第２の成膜条件で酸化窒化シリコン膜を１３ｎｍの膜厚で成膜した。
次に試料ＡおよびＢは、ＡＬＤ法によって、酸化アルミニウム膜を１ｎｍの膜厚で成膜し、試料ＣおよびＤはＡＬＤ法によって、酸化アルミニウム膜を３ｎｍの膜厚で成膜した。
次に、試料Ａ、Ｂ、ＣおよびＤをそれぞれ、８つに分断した。即ち、試料Ａは、試料Ａ−１乃至Ａ−８に、試料Ｂは、試料Ｂ−１乃至Ｂ−８に、試料Ｃは、試料Ｃ−１乃至Ｃ−８に、試料Ｄは、試料Ｄ−１乃至Ｄ−８に分断した。
次に、各試料にプラズマ処理を行った。プラズマ処理は、高密度プラズマ源を有するプラズマ酸化窒化装置を用いた。プラズマ処理条件は、アルゴン（流量９００ｓｃｃｍ）と酸素（流量４０ｓｃｃｍ）を用いて、反応室の圧力を６６６．６５Ｐａに保ち、マイクロ波電源電力（４０００Ｗ）を印加し、試料を配置する基板ステージの温度は４００℃に設定した。各試料のプラズマ処理時間を変更した。
試料Ａ−１、Ａ−５、Ｂ−１、Ｂ−５、Ｃ−１、Ｃ−５、Ｄ−１およびＤ−５は、プラズマ処理を行わなかった。試料Ａ−２、Ａ−６、Ｂ−２、Ｂ−６、Ｃ−２、Ｃ−６、Ｄ−２およびＤ−６は、プラズマ処理を６０ｓｅｃ行い、試料Ａ−３、Ａ−７、Ｂ−３、Ｂ−７、Ｃ−３、Ｃ−７、Ｄ−３およびＤ−７は、プラズマ処理を３００ｓｅｃ行い、試料Ａ−４、Ａ−８、Ｂ−４、Ｂ−８、Ｃ−４、Ｃ−８、Ｄ−４およびＤ−８は、プラズマ処理を６００ｓｅｃ行った。
次に、試料Ａ−１乃至Ａ−４、Ｂ−１乃至Ｂ−４、Ｃ−１乃至Ｃ−４、Ｄ−１乃至Ｄ−４の第２のＩｎ−Ｇａ−Ｚｎ酸化物中の水素濃度のＳＩＭＳ分析を行った。図５４（Ａ）は、試料Ａ−１乃至Ａ−４のＳＩＭＳ分析結果であり、図５４（Ｂ）は、Ｂ−１乃至Ｂ−４のＳＩＭＳ分析結果であり、図５５（Ａ）は、Ｃ−１乃至Ｃ−４のＳＩＭＳ分析結果であり、図５５（Ｂ）は、Ｄ−１乃至Ｄ−４のＳＩＭＳ分析結果である。
水素濃度のＳＩＭＳ分析の結果をまとめる。まずは、プラズマ処理を行っていない試料Ａ−１、Ｂ−１、Ｃ−１およびＤ−１の第２のＩｎ−Ｇａ−Ｚｎ酸化物中の水素濃度について比較する。第１の成膜条件で酸化窒化シリコン膜を成膜した試料Ａ−１およびＣ−１の方が、第２の成膜条件で酸化窒化シリコン膜を成膜した試料Ｂ−１およびＤ−１よりも水素濃度が高いことがわかった。また、酸化アルミニウム膜の膜厚による第２のＩｎ−Ｇａ−Ｚｎ酸化物中の水素濃度の違いは見られなかった。
次に、プラズマ処理を行った試料について第２のＩｎ−Ｇａ−Ｚｎ酸化物中の水素濃度について比較する。全ての試料において、第２のＩｎ−Ｇａ−Ｚｎ酸化物中の水素濃度が低減されていることを確認した。また、第２のＩｎ−Ｇａ−Ｚｎ酸化物中の水素濃度のプラズマ処理時間依存性は明確には確認されなかったが、プラズマ処理６０ｓｅｃを行った試料の第２のＩｎ−Ｇａ−Ｚｎ酸化物の深さ約２０ｎｍより深い膜中における水素濃度は、試料Ｃ−２を除き、低い濃度となった。
次に、第２のＩｎ−Ｇａ−Ｚｎ酸化物中のフッ素濃度のＳＩＭＳ分析の結果をまとめる。図５６（Ａ）は、試料Ａ−１乃至Ａ−４のＳＩＭＳ分析結果であり、図５６（Ｂ）は、Ｂ−１乃至Ｂ−４のＳＩＭＳ分析結果であり、図５７（Ａ）は、Ｃ−１乃至Ｃ−４のＳＩＭＳ分析結果であり、図５７（Ｂ）は、Ｄ−１乃至Ｄ−４のＳＩＭＳ分析結果である。まずは、プラズマ処理を行っていない試料Ａ−１、Ｂ−１、Ｃ−１およびＤ−１の第２のＩｎ−Ｇａ−Ｚｎ酸化物中のフッ素濃度について比較する。第２の成膜条件で酸化窒化シリコン膜を成膜し、酸化アルミニウム膜の膜厚を１ｎｍとした試料Ｂ−１のフッ素濃度が他の試料を比較して若干高いことがわかった。
次に、プラズマ処理を行った試料について第２のＩｎ−Ｇａ−Ｚｎ酸化物中のフッ素濃度について比較する。全ての試料において、第２のＩｎ−Ｇａ−Ｚｎ酸化物中のフッ素濃度が若干低減されていることを確認した。また、フッ素濃度のプラズマ処理時間依存性は確認されなかった。
以上ＳＩＭＳ分析の結果、プラズマ処理を行うことにより、第２のＩｎ−Ｇａ−Ｚｎ酸化物中の水素濃度およびフッ素濃度を低減することができることを確認した。
次に、試料Ａ−５乃至Ａ−８、Ｂ−５乃至Ｂ−８、Ｃ−５乃至Ｃ−８、Ｄ−５乃至Ｄ−８のＥＳＲ法による分析を行った。第２のＩｎ−Ｇａ−Ｚｎ酸化物中の酸素欠損（Ｖｏ）に水素原子がトラップされた状態（ＶｏＨと呼ぶ）の存在量に対応する、ｇ値が１．９３付近（１．８９以上１．９６以下の範囲）のシグナルを計測した。
ＥＳＲ測定条件としては、測定温度を室温とし、９．１８ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、尚、ｇ値が１．９３付近のスピン密度の測定下限は、１．１０×１０１７ｓｐｉｎｓ／ｃｍ３である。
図５８に酸化アルミニウム膜の膜厚１ｎｍの各試料のＥＳＲスペクトルを示す。図５９には酸化アルミニウム膜の膜厚３ｎｍの各試料のＥＳＲスペクトルを示す。尚、試料Ａ−１およびＣ−１のＥＳＲスペクトルはブロードとなりｇ値が１．９３付近のスピン密度を計測することができなかったが、ＶｏＨは存在していると思われる。
図６０は、ＥＳＲスペクトルから求めたスピン密度のプラズマ処理時間依存性のグラフである。上述のようにプラズマ処理を行わず、かつ第１の成膜条件で酸化窒化シリコン膜を成膜した試料Ａ−１およびＣ−１は、ＥＳＲスペクトルがブロードとなったためにスピン密度の計測はできなかったが、プラズマ処理を行わず、かつ第２の成膜条件で酸化窒化シリコン膜を成膜した試料Ｂ−１およびＤ−１は、約６×１０１８ｓｐｉｎｓ／ｃｍ３のスピン密度が計測された。プラズマ処理を行った試料は、試料Ｂ−２でわずかにスピン密度が計測されたが、それ以外の試料のスピン密度は、測定下限以下となった。このことより、第２のＩｎ−Ｇａ−Ｚｎ酸化物上に酸化窒化シリコン膜を成膜することで、第２のＩｎ−Ｇａ−Ｚｎ酸化物にプラズマダメージなどを与えて第２のＩｎ−Ｇａ−Ｚｎ酸化物中にＶｏＨが発生し、酸化窒化シリコン膜と酸化窒化シリコン膜上の酸化アルミニウム膜を介してプラズマ処理を行うことで、酸素を酸化アルミニウム膜および酸化窒化シリコン膜を通して、第２のＩｎ−Ｇａ−Ｚｎ酸化物へ導入し、ＶｏＨを修復したと考えられる。即ち、該プラズマ処理は加酸素化能力を有することを確認した。
本実施例では、ＡＬＤ法により成膜した酸化アルミニウム膜上に、酸素同位体（１８Ｏ）を用いたプラズマ処理を行い、該酸化アルミニウム膜を介して酸化シリコン膜に酸素を導入した試料のＳＩＭＳ分析を行った。
試料は、単結晶シリコンウエハ上に、熱酸化法により酸化シリコン膜を１００ｎｍの膜厚で形成した。次に、該酸化膜上にＡＬＤ法により酸化アルミニウム膜を、試料Ｅ乃至Ｇには、１ｎｍの膜厚で成膜し、試料Ｈ乃至Ｊには、３ｎｍの膜厚で成膜した。
次に、各試料にプラズマ処理を行った。プラズマ処理は、高密度プラズマ源を有するプラズマ酸化窒化装置を用いた。プラズマ処理条件は、アルゴン（流量９００ｓｃｃｍ）と酸素同位体（１８Ｏ）（流量４０ｓｃｃｍ）を用いて、反応室内の圧力を６６６．６５Ｐａに保ち、マイクロ波電源電力（４０００Ｗ）を印加し、試料を配置する基板ステージの温度は４００℃に設定した。各試料のプラズマ処理時間を変更した。試料ＥおよびＨはプラズマ処理は行わず、試料ＦおよびＩは６０ｓｅｃ、試料ＧおよびＪは３００ｓｅｃとした。
図６１（Ａ）は、酸化アルミニウム膜の膜厚が１ｎｍの試料の酸素同位体（１８Ｏ）の深さ方向の濃度プロファイルを示し、図６１（Ｂ）は、酸化アルミニウム膜の膜厚が３ｎｍの試料の酸素同位体（１８Ｏ）の深さ方向の濃度プロファイルを示す。これらの結果より、酸素同位体１８Ｏは、プラズマ処理によって、酸化アルミニウム膜を介して酸化シリコン膜中に導入されていることを確認した。酸素同位体１８Ｏ濃度は、プラズマ処理時間に依存し、プラズマ処理時間が長い方が高い濃度となった。また、酸化アルミニウム膜の膜厚が３ｎｍの試料よりも酸化アルミニウム膜の膜厚が１ｎｍの試料の方が酸素同位体１８Ｏ濃度が高いことを確認した。
実施例１では、ＴＤＳ分析によって、プラズマ処理による酸素導入を確認することができたが、本実施例では、酸素同位体１８Ｏを用いてプラズマ処理を行うことで、酸化シリコン膜中へ酸素が導入されていることを確認することができた。
１００ 容量素子
１０２ 絶縁体
１０３ 絶縁体
１０４ 絶縁体
１１２ 導電体
１１４ 絶縁体
１１６ 導電体
１２０ 絶縁体
１２２ 絶縁体
１２４ 導電体
１２６ 導電体
１２８ 導電体
１２８ａ 導電体
１２８ｂ 導電体
１２８ｃ 導電体
１２８ｄ 導電体
２００ トランジスタ
２０５ 導電体
２０５ａ 導電体
２０５ｂ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２１８ａ 導電体
２１８ｂ 導電体
２１８ｃ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０ｂ 酸化物
２３０ｃ 酸化物
２４０ａ 導電体
２４０ｂ 導電体
２４１ａ 導電体
２４１ｂ 導電体
２４４ 導電体
２４４ａ 導電体
２４４ｂ 導電体
２４４ｃ 導電体
２４４ｄ 導電体
２４４ｅ 導電体
２４５ａ 領域
２４５ｂ 領域
２５０ 絶縁体
２６０ 導電体
２６０ａ 導電体
２６０ｂ 導電体
２７０ 絶縁体
２８０ 絶縁体
２８２ 絶縁体
２８４ 絶縁体
３００ トランジスタ
３０１ 基板
３０２ 半導体領域
３０４ 絶縁体
３０６ 導電体
３０８ａ 低抵抗領域
３０８ｂ 低抵抗領域
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３２８ａ 導電体
３２８ｂ 導電体
３２８ｃ 導電体
３３０ 導電体
３３０ａ 導電体
３３０ｂ 導電体
３３０ｃ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５５ 絶縁体
３５６ 導電体
３５８ 導電体
３５８ａ 導電体
３５８ｂ 導電体
３５８ｃ 導電体
６００ 撮像装置
６０１ スイッチ
６０２ スイッチ
６０３ スイッチ
６０５ シリコン基板
６１０ 画素部
６１１ 画素
６１２ 副画素
６１２Ｂ 副画素
６１２Ｇ 副画素
６１２Ｒ 副画素
６１５ 層
６２０ 光電変換素子
６２５ 層
６３０ 画素回路
６３１ 配線
６３５ 層
６４０ 層
６４７ 配線
６４８ 配線
６４９ 配線
６５０ 配線
６５１ トランジスタ
６５２ トランジスタ
６５３ 配線
６５４ フィルタ
６５４Ｂ フィルタ
６５４Ｇ フィルタ
６５４Ｒ フィルタ
６５５ レンズ
６５６ 光
６５７ 配線
６５８ トランジスタ
６６０ 周辺回路
６６１ アノード
６６３ 低抵抗領域
６６５ フォトダイオード
６７０ 周辺回路
６７１ 配線
６７２ 配線
６７３ 配線
６７５ プラグ
６７９ 絶縁体
６８０ 周辺回路
６８１ 絶縁体
６８５ 絶縁体
６９０ 周辺回路
６９１ 光源
６９１ａ 導電体
６９１ｂ 導電体
６９１ｃ 導電体
６９１ｄ 導電体
６９１ｅ 導電体
７００ 基板
７０１ 絶縁体
７０２ 絶縁体
７０３ 半導体
７０４ 導電体
７０５ 導電体
７０５ａ 領域
７０６ 絶縁体
７０７ａ 導電体
７０７ｂ 導電体
７０８ 絶縁体
７０９ 絶縁体
７１０ 絶縁体
７１１ 基板
７１２ 回路領域
７１３ 分離領域
７１４ 分離線
７１４ａ 導電体
７１４ｂ 絶縁体
７１４ｃ 導電体
７１５ チップ
７１６ 絶縁体
７１９ 発光素子
７２０ 絶縁体
７２１ 絶縁体
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 電子部品
７５１ トランジスタ
７５２ プリント基板
７５３ 半導体装置
７５４ 実装基板
７５５ リード
７６０ 基板
７６２ 容量素子
７６３ 液晶素子
７６４ 走査線
７６５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
８００ インバータ
８１０ ＯＳトランジスタ
８２０ ＯＳトランジスタ
８３１ 信号波形
８３２ 信号波形
８４０ 破線
８４１ 実線
８５０ ＯＳトランジスタ
８６０ ＣＭＯＳインバータ
９００ 半導体装置
９０１ 電源回路
９０２ 回路
９０３ 電圧生成回路
９０３Ａ 電圧生成回路
９０３Ｂ 電圧生成回路
９０３Ｃ 電圧生成回路
９０３Ｄ 電圧生成回路
９０３Ｅ 電圧生成回路
９０４ 回路
９０５ 電圧生成回路
９０５Ａ 電圧生成回路
９０５Ｅ 電圧生成回路
９０６ 回路
９１１ トランジスタ
９１２ トランジスタ
９１２Ａ トランジスタ
９１２Ｂ トランジスタ
９２１ 制御回路
９２２ トランジスタ
１９０１ 筐体
１９０２ 筐体
１９０３ 表示部
１９０４ 表示部
１９０５ マイクロフォン
１９０６ スピーカー
１９０７ 操作キー
１９０８ スタイラス
１９１１ 筐体
１９１２ 筐体
１９１３ 表示部
１９１４ 表示部
１９１５ 接続部
１９１６ 操作キー
１９２１ 筐体
１９２２ 表示部
１９２３ キーボード
１９２４ ポインティングデバイス
１９３１ 筐体
１９３２ 冷蔵室用扉
１９３３ 冷凍室用扉
１９４１ 筐体
１９４２ 筐体
１９４３ 表示部
１９４４ 操作キー
１９４５ レンズ
１９４６ 接続部
１９５１ 車体
１９５２ 車輪
１９５３ ダッシュボード
１９５４ ライト
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
４０００ 半導体装置
４００１ ＣＰＵコア
４００２ パワーコントローラ
４００３ パワースイッチ
４００４ キャッシュ
４００５ バスインターフェース
４００６ デバッグインターフェース
４００７ 制御装置
４００８ ＰＣ
４００９ パイプラインレジスタ
４１００ パイプラインレジスタ
４１０１ ＡＬＵ
４１０２ レジスタファイル
４２０１ パワーマネージメントユニット
４２０２ 周辺回路
４２０３ データバス
５０００ 半導体装置
５００１ 記憶回路
５００２ 記憶回路
５００３ 記憶回路
５００４ 回路
５００９ トランジスタ
５１００ トランジスタ
５１０２ トランジスタ
５１０３ トランジスタ
５１０５ トランジスタ
５１０７ トランジスタ
５１０８ トランジスタ
５１０９ 容量素子
５２００ 容量素子
５４００ 配線
５４０１ 配線
５４０２ 配線
５４０３ 配線
５４０４ 配線

Claims (9)

  1. 第１の絶縁体と、
    前記第１の絶縁体上のトランジスタと、
    前記トランジスタ上の第２の絶縁体と、
    前記第２の絶縁体上の第３の絶縁体と、を有し、
    前記トランジスタは、酸化物半導体を有し、
    前記第２の絶縁体は、昇温脱離ガス分析を行った場合に、前記第２の絶縁体の膜の表面温度が５０℃から５００℃の範囲において、酸素分子に換算しての酸素の脱離量が、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、かつ、１×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２未満であるような特性を有し、
    前記第２の絶縁体は、酸素と窒素とシリコンとを有することを特徴とする半導体装置。
  2. 前記第３の絶縁体の膜厚は、１ｎｍ以上、５ｎｍ未満である部分を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第３の絶縁体は、金属と酸素を含むことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 請求項１乃至請求項３のいずれか一に記載の半導体装置およびプリント基板を有することを特徴とするモジュール。
  5. 請求項１乃至請求項３のいずれか一に記載の半導体装置、請求項４に記載のモジュール、およびスピーカーまたは操作キーを有することを特徴とする電子機器。
  6. 請求項１乃至請求項３のいずれか一に記載の半導体装置を複数個有し、
    ダイシング用の領域を有する半導体ウエハ。
  7. 第１の絶縁体を形成し、
    前記第１の絶縁体上に、酸化物半導体を有するトランジスタを形成し、
    前記トランジスタ上に、第２の絶縁体を形成し、
    前記第２の絶縁体上に、第３の絶縁体を形成し、
    前記第３の絶縁体に酸素を有するプラズマ処理を行うことで、前記プラズマ中の酸素を過剰酸素として前記第３の絶縁体中に添加し、
    熱処理を行うことで、前記過剰酸素を前記第２の絶縁体を介して前記酸化物半導体に移動させることを特徴とする半導体装置の作製方法。
  8. モジュールの作製方法であって、
    前記モジュールは、請求項７に記載の半導体装置の作製方法を用いて作製された半導体装置、およびプリント基板を有することを特徴とするモジュールの作製方法。
  9. 電子機器の作製方法であって、
    前記電子機器は、請求項７に記載の半導体装置の作製方法を用いて作製された半導体装置、請求項８に記載のモジュールの作製方法を用いて作製されたモジュール、およびスピーカーまたは操作キーを有することを特徴とする電子機器の作製方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019096856A (ja) * 2017-11-17 2019-06-20 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020084400A1 (ja) * 2018-10-26 2020-04-30 株式会社半導体エネルギー研究所 金属酸化物の作製方法、半導体装置の作製方法
JP2020120116A (ja) * 2019-01-25 2020-08-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US10916621B2 (en) 2017-09-11 2021-02-09 Panasonic Intellectual Property Management Co., Ltd. Capacitor including first electrode, second electrode, and dielectric layer, image sensor, and method for producing capacitor
WO2023189491A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017137864A1 (en) 2016-02-12 2017-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6968567B2 (ja) 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2018047492A1 (ja) * 2016-09-07 2018-03-15 ソニーセミコンダクタソリューションズ株式会社 表示装置及び電子機器
JP2019033134A (ja) * 2017-08-04 2019-02-28 株式会社ディスコ ウエーハ生成方法
US11355082B2 (en) 2018-02-01 2022-06-07 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US11849572B2 (en) * 2019-01-14 2023-12-19 Intel Corporation 3D 1T1C stacked DRAM structure and method to fabricate
US20220173246A1 (en) * 2019-03-15 2022-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011243973A (ja) * 2010-04-23 2011-12-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US20150014681A1 (en) * 2013-07-12 2015-01-15 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
US20150054548A1 (en) * 2013-08-26 2015-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US20150053973A1 (en) * 2013-08-23 2015-02-26 Semiconductor Energy Laboratory Co., Ltd. Capacitor and Semiconductor Device
JP2015213165A (ja) * 2014-04-18 2015-11-26 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
US20150348998A1 (en) * 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device and Display Device Including the Same
US20150348909A1 (en) * 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device

Family Cites Families (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101747158B1 (ko) 2009-11-06 2017-06-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
WO2012017843A1 (en) 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9006733B2 (en) 2012-01-26 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
TWI562361B (en) 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9859114B2 (en) 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
JP6168795B2 (ja) 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2013236068A (ja) 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US9349418B2 (en) * 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US10361290B2 (en) 2014-03-14 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising adding oxygen to buffer film and insulating film
JP6399386B2 (ja) * 2014-07-02 2018-10-03 株式会社リコー 電気機械変換部材の製造方法、液滴吐出ヘッドの製造方法及び画像形成装置の製造方法
KR102273052B1 (ko) * 2015-01-26 2021-07-06 삼성디스플레이 주식회사 디스플레이 제조 방법
JP2016225602A (ja) 2015-03-17 2016-12-28 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011243973A (ja) * 2010-04-23 2011-12-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US20150014681A1 (en) * 2013-07-12 2015-01-15 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
JP2015034979A (ja) * 2013-07-12 2015-02-19 株式会社半導体エネルギー研究所 表示装置および表示装置の作製方法
JP2015179810A (ja) * 2013-08-23 2015-10-08 株式会社半導体エネルギー研究所 容量素子及び半導体装置
US20150053973A1 (en) * 2013-08-23 2015-02-26 Semiconductor Energy Laboratory Co., Ltd. Capacitor and Semiconductor Device
KR20150022676A (ko) * 2013-08-23 2015-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
JP2015064921A (ja) * 2013-08-26 2015-04-09 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US20150054548A1 (en) * 2013-08-26 2015-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2015213165A (ja) * 2014-04-18 2015-11-26 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
US20150348998A1 (en) * 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device and Display Device Including the Same
US20150348909A1 (en) * 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
KR20150138070A (ko) * 2014-05-30 2015-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 갖는 표시 장치
KR20150137988A (ko) * 2014-05-30 2015-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법, 및 전자 기기
JP2016006867A (ja) * 2014-05-30 2016-01-14 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
JP2016006857A (ja) * 2014-05-30 2016-01-14 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、並びに電子機器

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10916621B2 (en) 2017-09-11 2021-02-09 Panasonic Intellectual Property Management Co., Ltd. Capacitor including first electrode, second electrode, and dielectric layer, image sensor, and method for producing capacitor
JP2019096856A (ja) * 2017-11-17 2019-06-20 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7229669B2 (ja) 2017-11-17 2023-02-28 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020084400A1 (ja) * 2018-10-26 2020-04-30 株式会社半導体エネルギー研究所 金属酸化物の作製方法、半導体装置の作製方法
JPWO2020084400A1 (ja) * 2018-10-26 2021-11-18 株式会社半導体エネルギー研究所 金属酸化物の作製方法、半導体装置の作製方法
JP7512204B2 (ja) 2018-10-26 2024-07-08 株式会社半導体エネルギー研究所 金属酸化物の作製方法
JP2020120116A (ja) * 2019-01-25 2020-08-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7566468B2 (ja) 2019-01-25 2024-10-15 株式会社半導体エネルギー研究所 半導体装置
WO2023189491A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 半導体装置

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