JP2011243973A - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP2011243973A
JP2011243973A JP2011094985A JP2011094985A JP2011243973A JP 2011243973 A JP2011243973 A JP 2011243973A JP 2011094985 A JP2011094985 A JP 2011094985A JP 2011094985 A JP2011094985 A JP 2011094985A JP 2011243973 A JP2011243973 A JP 2011243973A
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
oxygen
insulating film
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011094985A
Other languages
English (en)
Other versions
JP2011243973A5 (ja
JP5844993B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011094985A priority Critical patent/JP5844993B2/ja
Publication of JP2011243973A publication Critical patent/JP2011243973A/ja
Publication of JP2011243973A5 publication Critical patent/JP2011243973A5/ja
Application granted granted Critical
Publication of JP5844993B2 publication Critical patent/JP5844993B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02565Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02631Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化することを目的の一とする。
【解決手段】酸化物半導体膜を有するボトムゲート構造のトランジスタの作製工程において、熱処理による脱水化または脱水素化処理、及び酸素ドープ処理を行う。酸素ドープ処理されたゲート絶縁膜、熱処理による脱水化または脱水素化処理された酸化物半導体膜を有するトランジスタは、バイアス−熱ストレス試験(BT試験)前後においてもトランジスタのしきい値電圧の変化量が低減できており、信頼性の高いトランジスタとすることができる。
【選択図】図1

Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、電子キャリア濃度が1018/cm未満であるインジウム(In)、ガリウム(Ga)、及び亜鉛(Zn)を含む非晶質酸化物を用いたトランジスタが開示されている(特許文献1参照。)。
特開2006−165528号公報
しかし、酸化物半導体はデバイス作製工程において、電子供与体を形成する水素や水分の混入などが生じると、その電気伝導度が変化する恐れがある。このような現象は、酸化物半導体を用いたトランジスタにとって電気的特性の変動要因となる。
このような問題に鑑み、酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化することを目的の一とする。
酸化物半導体膜を有するトランジスタの作製工程において、熱処理による脱水化または脱水素化処理、及び酸素ドープ処理を行う。本明細書に開示する発明においては、酸素ドープ処理を少なくともゲート絶縁膜に行う。
本明細書で開示する発明の構成の一形態は、ゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し、ゲート絶縁膜に酸素ドープ処理を行って、ゲート絶縁膜に酸素原子を供給し、ゲート絶縁膜上のゲート電極層と重畳する領域に酸化物半導体膜を形成し、酸化物半導体膜に熱処理を行って、酸化物半導体膜中の水素原子を除去し、酸化物半導体膜と電気的に接続するソース電極層及びドレイン電極層を形成し、酸化物半導体膜、ソース電極層及びドレイン電極層上に酸化物半導体膜に接して絶縁膜を形成する半導体装置の作製方法である。
なお、上記の「酸素ドープ」とは、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
酸化物半導体膜を有するトランジスタの作製工程において、酸素ドープ処理を行うことによって、積層するゲート絶縁膜の膜中(バルク中)、酸化物半導体膜の膜中(バルク中)、絶縁膜の膜中(バルク中)、ゲート絶縁膜と酸化物半導体膜の界面、酸化物半導体膜と絶縁膜との界面において、少なくとも1ヶ所以上、該膜の化学量論比をこえる酸素が存在する酸素過剰領域を設けることができる。酸素の量は好ましくは化学量論比の1倍を超えて4倍まで(4倍未満)、より好ましくは、1倍を超えて2倍まで(2倍未満)である。化学量論比を超える酸素過剰な酸化物とは、例えば、InGaZnSiAlMg(a,b,c,d,e,f,g≧0(a,b,c,d,e,f,gは0以上))で表される酸化物の場合、2g>3a+3b+2c+4d+3e+2f(gは1.5a+1.5b+c+2d+1.5e+fより大きい)、である。なお、酸素ドープ処理によって添加された酸素は、酸化物半導体の格子間に存在する場合もある。
また、上記酸素過剰領域を、積層するゲート絶縁膜、酸化物半導体膜、及び絶縁膜において2ヶ所以上に設けてもよい。例えば作製工程において、酸素ドープ処理を行うことによって、ゲート絶縁膜と酸化物半導体膜の界面、酸化物半導体膜の膜中(バルク中)、及び酸化物半導体膜と絶縁膜との界面にそれぞれ酸素過剰領域を設けることができる。
なお、欠陥(酸素欠損)のない酸化物半導体であれば、化学量論比に一致した量の酸素が含まれていれば良いが、トランジスタのしきい値電圧の変動を抑えるなどの信頼性を確保するためには、酸化物半導体には、化学量論比を超える量の酸素が含まれていることが好ましい。同様に、欠陥(酸素欠損)のない酸化物半導体であれば、下地膜を酸素過剰の絶縁膜とする必要はないが、トランジスタのしきい値電圧の変動を抑えるなどの信頼性を確保するためには、酸化物半導体層に酸素欠損の状態は生じ得ることを考慮して、下地膜を酸素過剰の絶縁膜とすることが好ましい。
また、酸化物半導体膜には熱処理による脱水化または脱水素化処理を行い、酸化物半導体膜中の水素原子または水などの水素原子を含む不純物を除去し、酸化物半導体膜を高純度化する。なお、酸素ドープ処理により添加される酸素の量は、脱水化または脱水素化処理により高純度化された酸化物半導体膜中の水素の量より多くなるようにする。上記積層するゲート絶縁膜、酸化物半導体膜、及び絶縁膜の少なくとも一部において酸素が多ければ、それが拡散し、他の不安定要素の原因の水素と反応することにより水素を固定(非可動イオン化)する。すなわち、信頼性上の不安定性を減らす(又は十分に低減する)ことができる。また、酸素を過剰とすることで酸素欠損に起因するしきい値電圧Vthのばらつき、しきい値電圧のシフトΔVthを低減することができる。
ここで、上述の「酸素プラズマドープ」処理によって、バルク中に酸素が添加される様子を示す。なお、酸素を一成分として含む酸化物半導体膜中に酸素ドープ処理を行う場合、一般に、酸素濃度の増減を確認することは困難である。よって、ここでは、シリコンウエハを用いて、酸素ドープ処理の効果を確認した。
酸素ドープ処理は、誘導結合プラズマ(ICP:Inductively Coupled Plasma)方式を用いて行った。その条件は、ICP電力800W、RFバイアス電力300Wまたは0W、圧力1.5Pa、酸素ガス流量75sccm、基板温度70℃である。図15に、SIMS(Secondary Ion Mass Spectrometry)分析によるシリコンウエハの深さ方向の酸素濃度プロファイルを示す。図15において、縦軸は酸素濃度を示し、横軸はシリコンウエハ表面からの深さを示す。
図15より、RFバイアス電力が0Wの場合および300Wの場合のいずれにおいても、酸素が添加されていることが確認できる。また、RFバイアス電力300Wの場合は、RFバイアス電力0Wの場合と比較して、酸素がより深く添加されることが確認できる。
次に、酸素ドープ処理を行う前と、酸素ドープを行った後のシリコンウエハの断面をSTEM(Scanning Transmission Electron Microscopy)で観察した結果を図16に示す。図16(A)は、酸素ドープ処理を行う前のSTEM像であり、図16(B)は、上述のRFバイアス電力300Wの条件で酸素ドープ処理を行った後のSTEM像である。図16(B)に示すように、酸素ドープを行うことによって、シリコンウエハに酸素高ドープ領域が形成されていることが確認できる。
以上のように、シリコンウエハに対して酸素ドープを行うことで、シリコンウエハに酸素が添加されることが示された。この結果により、酸化物半導体膜に対して酸素ドープを行うことによっても、酸化物半導体膜に酸素を当然に添加できることが理解できる。
開示する発明の一態様である上述の構成の効果は、次のように考えると理解が容易である。ただし、以下の説明は、あくまでも一考察に過ぎないことを付記する。
ゲート電極にプラスの電圧を印加すると、酸化物半導体膜のゲート電極側からバックチャネル側(ゲート絶縁膜と反対側)へ電界が発生するため、酸化物半導体膜中に存在するプラスの電荷を有する水素イオンがバックチャネル側へ移動して、酸化物半導体膜と絶縁膜との界面のうち酸化物半導体膜側へと蓄積する。蓄積した水素イオンから絶縁膜中の電荷捕獲中心(水素原子、水、あるいは汚染物等)へプラスの電荷が移動することによって、酸化物半導体膜のバックチャネル側にはマイナスの電荷が蓄積される。すなわち、トランジスタのバックチャネル側に寄生チャネルが発生して、しきい値電圧がマイナス側にシフトし、トランジスタがノーマリーオンの傾向を示す。
上記の通り、絶縁膜中の水素または水等の電荷捕獲中心がプラスの電荷を捕獲し、絶縁膜中へプラスの電荷が移動することによってトランジスタの電気的特性が変動するため、トランジスタの電気的特性の変動を抑制するためには、絶縁膜中にこれらの電荷捕獲中心が存在しない、またはその含有量が少ないことが重要である。したがって、絶縁膜の成膜には、成膜時に水素含有量が少ないスパッタ法を用いるのが望ましい。スパッタ法により成膜された絶縁膜は、その膜中に電荷捕獲中心が存在しない、または少なく、CVD法等によって成膜した場合と比較してプラスの電荷の移動がおきにくい。よって、トランジスタのしきい値電圧のシフトを抑制し、トランジスタをノーマリーオフとすることができる。
また、ゲート電極にマイナスの電圧を印加すると、バックチャネル側からゲート電極側へ電界が発生するため、酸化物半導体膜中に存在する水素イオンがゲート絶縁膜側へ移動して、酸化物半導体膜とゲート絶縁膜との界面のうち酸化物半導体膜側へと蓄積する。また、これによりトランジスタのしきい値電圧はマイナス側へシフトする。
なお、電圧を0として放置すると、電荷捕獲中心からプラスの電荷が解放され、トランジスタのしきい値電圧がプラス側へシフトして、初期状態に戻る、または、場合によっては初期状態よりもプラス側へシフトする。この現象は、酸化物半導体膜中に移動しやすいイオンが存在していることを示唆しており、最も小さい原子である水素が最も移動しやすいイオンとなると考察することができる。
なお、ボトムゲート型のトランジスタにおいては、ゲート絶縁膜上に酸化物半導体膜を形成した後、熱処理を行うことで、酸化物半導体膜に含まれる水または水素を除去すると同時に、ゲート絶縁膜中に含まれる水または水素をも除去することができる。よって、ゲート絶縁膜中には、酸化物半導体膜中を移動してきたプラスの電荷を捕獲するための電荷捕獲中心が少ない。このように、酸化物半導体膜への脱水化または脱水素化のための熱処理は、酸化物半導体膜に加えて、酸化物半導体膜の下層に存在するゲート絶縁膜に対しても行われるため、ボトムゲート型のトランジスタにおいては、ゲート絶縁膜はプラズマCVD法等のCVD法を用いて成膜されていても構わない。
また、酸化物半導体膜が光を吸収することによって、光エネルギーによって酸化物半導体膜中の金属元素(M)と水素原子(H)との結合(M−H結合とも表記する)が切れる。なお、波長が400nm前後の光エネルギーと、金属元素及び水素原子の結合エネルギーと、は概略一致している。酸化物半導体膜中の金属元素と水素原子との結合が切れたトランジスタに負のゲートバイアスを加えると、金属元素から脱離した水素イオンがゲート電極側に引き寄せられるため電荷の分布が変化し、トランジスタのしきい値電圧はマイナス側にシフトして、ノーマリーオンの傾向を示す。
なお、トランジスタへの光照射と負のゲートバイアスの印加によってゲート絶縁膜界面に移動した水素イオンは、電圧の印加を停止すると元に戻る。これは、酸化物半導体膜中のイオンの移動の代表的な例として理解できる。
このような、電圧印加による電気的特性の変動(BT劣化)または光照射による電気的特性の変動(光劣化)への対策は、酸化物半導体膜から水素原子または水などの水素原子を含む不純物を徹底的に排除し、酸化物半導体膜を高純度化することが最も重要である。電荷密度が1015cm−3、つまり、単位面積あたりの電荷が1010cm−2の場合、その電荷はトランジスタ特性に影響しないまたは影響するとしてもごく僅かである。よって、電荷密度は1015cm−3以下であることが望ましい。仮に、酸化物半導体膜に含まれる水素のうち、10%の水素が酸化物半導体膜中を移動する場合、水素の濃度は1016cm−3以下であることが望ましい。さらに、デバイス完成後に水素が外部より侵入するのを防ぐために、スパッタ法によって成膜した窒化シリコン膜をパッシベーション膜として用い、トランジスタを覆うのが好ましい。
さらに、酸化物半導体膜中に含まれる水素に対して、過剰な酸素をドープする((水素原子の数)<<(酸素ラジカルの数)または、(酸素イオンの数)とする)ことで、酸化物半導体膜から水素または水を排除することができる。具体的には、高周波(RF)を用いて酸素をプラズマ化し、基板バイアスを大きくして、酸素ラジカル、酸素イオンを基板上の酸化物半導体膜へドープまたは添加し、酸化物半導体膜中では残存する水素よりも酸素を多くする。酸素の電気陰性度は3.0と、電気陰性度が約2.0である酸化物半導体膜中の金属(Zn、Ga、In)よりも大きいため、水素に対して酸素を過剰に含有させることで、M−H結合(M−H基)より水素原子を奪い、OH基を形成する。なお、このOH基は、Mと結合してM−O−H基を形成しうる。
なお、酸化物半導体膜の酸素の含有量が、化学量論比よりも過剰となるように酸素をドープするのがより好ましい。例えば、酸化物半導体膜としてIn−Ga−Zn−O系酸化物半導体膜を用いる場合、理想的な単結晶の比率はInGaZnOであるから、酸素のドープなどによってOの値を、化学量論比の1倍を超えて2倍まで(2倍未満)とするのがより好ましい。よって、酸化物半導体膜において酸素の含有量は水素の含有量より大きくなる。
例えば、酸化物半導体膜としてIn−Ga−Zn−O系酸化物半導体膜を用いる場合、酸素のドープなどによって酸素の比率を化学量論比の1倍を超えて2倍まで(2倍未満)とするのがより好ましい。例えば、理想的なIn−Ga−Zn−O系酸化物半導体の単結晶の化学量論比はIn:Ga:Zn:O=1:1:1:4であるから、組成がInGaZnOで表される酸化物半導体薄膜において、Xは4を超えて8未満とするのがより好ましい。
光エネルギーやBTストレスによって、M−H結合から水素イオンが脱離して劣化の原因となるが、上述のドープによって酸素を注入する場合、注入された酸素が水素イオンと結合してOH基となる。OH基は、結合エネルギーが大きいため、トランジスタに光照射やBTストレスが加えられても水素イオンを放出せず、また、水素イオンより質量も大きいため、酸化物半導体膜中を移動しにくい。よって、酸素のドープに起因して形成されるOH基は、トランジスタの劣化の原因にならないか、または劣化の原因を減らすことができる。
なお、酸化物半導体膜の膜厚を大きくする程、トランジスタのしきい値電圧のばらつきが大きくなる傾向が確認されている。これは、酸化物半導体膜中の酸素欠陥がしきい値電圧の変動の一因であり、膜厚が大きくなるほど酸素欠陥が増加するためと推測できる。本発明の一態様に係るトランジスタにおいて酸化物半導体膜に酸素をドープする工程は、酸化物半導体膜からの水素または水の排除のみでなく、膜中の酸素欠陥の補填に対しても有効である。よって、本発明の一態様に係るトランジスタは、しきい値電圧のばらつきも制御することができる。
また、酸化物半導体膜を挟んで、酸化物半導体膜と同種の成分でなる金属酸化物膜を設ける構成も、電気的特性の変動防止に効果的である。酸化物半導体膜と同種の成分でなる金属酸化物膜として、具体的には、酸化物半導体膜の構成元素(成分元素)から選択される一または複数の金属元素の酸化物を含む膜を用いるのが好ましい。このような材料は酸化物半導体膜との相性が良く、酸化物半導体膜を挟んで該金属酸化物膜を設けることで、酸化物半導体膜との界面の状態を良好に保つことができる。つまり、上述の材料を用いた金属酸化物膜を、酸化物半導体膜と接する絶縁膜として設けることで、該金属酸化物膜と酸化物半導体膜との界面及びその近傍への水素イオンの蓄積を抑制または防止することができる。したがって、酸化物半導体膜を挟んで、例えば酸化シリコン膜等の酸化物半導体膜とは異なる成分でなる絶縁膜を設けた場合と比較して、トランジスタのしきい値電圧に影響を与える酸化物半導体膜界面の水素濃度を十分に低減することができる。
なお、該金属酸化物膜としては、酸化ガリウム膜を用いるのが好ましい。酸化ガリウムは、バンドギャップ(Eg)が大きいので、酸化ガリウム膜によって酸化物半導体膜を挟むことで、酸化物半導体膜と金属酸化物膜との界面において、エネルギー障壁が形成され、その界面においてキャリアの移動は妨げられる。したがって、キャリアは酸化物半導体から金属酸化物に移動することなく、酸化物半導体膜中を移動する。一方、水素イオンは、酸化物半導体と金属酸化物との界面を通過して、金属酸化物と絶縁膜との界面付近に蓄積する。仮に絶縁膜との界面近傍に水素イオンが蓄積されたとしても、金属酸化物膜としての酸化ガリウム膜にはキャリアが流れうる寄生チャネルが形成されないため、トランジスタのしきい値電圧への影響を与えない、またはその影響が極めて少ない。なお、酸化ガリウムとIn−Ga−Zn−O系の材料を接触させた場合のエネルギー障壁は、伝導帯側で約0.8eVとなり、価電子帯側で約0.9eVとなる。
開示する発明の一態様に係るトランジスタは、酸素ドープ処理によって、酸化物半導体膜に接するゲート絶縁膜中、酸化物半導体膜中、またはこれらの界面近傍の少なくともいずれか一に酸素の含有量を増大させることを技術思想とするものである。
酸化物半導体膜としてインジウムを含む酸化物半導体材料を用いる場合、インジウムと酸素の結合力は比較的弱いため、酸化物半導体膜に接するゲート絶縁膜にシリコン等のより酸素との結合力が強い材料が含まれる場合に、熱処理によって酸化物半導体膜中の酸素が引き抜かれてしまい、酸化物半導体膜の界面近傍に酸素欠損が形成される恐れがある。しかしながら、開示する発明の一態様に係るトランジスタは、酸化物半導体膜と接するゲート絶縁膜に過剰な酸素を供給することで、酸化物半導体膜からの酸素の引き抜きによる酸素欠損の形成を抑制することができる。
ここで、トランジスタの作製工程において酸素ドープ処理を行った後では、酸化物半導体膜または酸化物半導体膜に接するゲート絶縁膜に含有される、化学量論比より過剰な酸素の量が各層において異なる場合がある。過剰な酸素の量が異なる状態では、各層の酸素の化学ポテンシャルが異なり、化学ポテンシャルの相違はトランジスタの作製工程における熱処理等で、平衡状態へ近づく、または平衡状態となると考えられる。したがって、ゲート絶縁膜への酸素ドープ処理後には、熱処理を行うことがより好ましい。酸素ドープ処理後の熱処理によって、ゲート絶縁膜に過剰に供給された酸素を拡散させ、十分な量の酸素を酸化物半導体膜に供給することが可能である。以下では、平衡状態における酸素の分布について検討する。
ある温度T、圧力Pでの平衡状態とは、全系のギブスの自由エネルギーGが最小となる状態であり、以下の式(1)で表される。
式(1)において、G(1)、G(2)、G(3)は、各層のギブスの自由エネルギーを表す。また、N、N、Nは粒子数を表し、a、b、cは粒子の種類を表す。粒子aがi層からj層へδN (j)だけ移動した場合、ギブスの自由エネルギーの変化は、以下の式(2)のようになる。
ここでδGが0、すなわち以下の式(3)が成り立つとき、系が平衡状態となる。
ギブスの自由エネルギーの粒子数微分は、化学ポテンシャルに相当するので、平衡状態において、粒子の化学ポテンシャルが全ての層で等しくなる。
つまり、具体的には、酸化物半導体膜と比較して該酸化物半導体膜と接するゲート絶縁膜に酸素が過剰に含まれている場合、酸化物半導体膜では酸素の化学ポテンシャルが相対的に小さく、ゲート絶縁膜では化学ポテンシャルが相対的に大きい状態となっている。
そして、トランジスタの作製工程において熱処理を行うことにより、系全体(ここでは、酸化物半導体膜と、それに接するゲート絶縁膜)が十分高温になり、原子の層内及び層間の拡散が起こるようになると、化学ポテンシャルが同じになるように酸素の移動が起こる。すなわち、ゲート絶縁膜の酸素が酸化物半導体膜に移動することで、ゲート絶縁膜の化学ポテンシャルが小さくなり、酸化物半導体膜の化学ポテンシャルが大きくなる。
したがって、酸素ドープ処理によってゲート絶縁膜に過剰に供給された酸素は、その後の熱処理によって系全体を平衡状態とすることで、拡散し、酸化物半導体膜へ酸素が供給される。上述のように、酸化物半導体膜に供給された酸素は、水素イオンと結合してOH基となり、トランジスタの劣化の原因にならないか、または劣化の原因を減らすことができる。また、酸化物半導体膜に酸素を供給することは、膜中の酸素欠陥の補填に対しても有効である。
熱処理による脱水化または脱水素化処理及び酸素ドープ処理された酸化物半導体膜を有するトランジスタは、バイアス−熱ストレス試験(BT試験)前後においてもトランジスタのしきい値電圧の変化量が低減できており、信頼性の高いトランジスタとすることができる。
よって、安定した電気特性を有するトランジスタを作製することができる。
また、本発明の一形態は、電気特性が良好で信頼性のよいトランジスタを有する半導体装置を作製することができる。
半導体装置の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。 電子機器を示す図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 本発明の一態様を示すプラズマ装置の上面図及び断面図である。 SIMSの測定結果を示す図である。 断面STEM像を説明する図である。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
(実施の形態1)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図1乃至図3を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。
図1に、半導体装置の例として、ボトムゲート型のトランジスタの断面図及び平面図を示す。図1(A)は平面図であり、図1(B)及び図1(C)は、図1(A)におけるA−B断面及びC−D断面に係る断面図である。なお、図1(A)においては、ゲート絶縁膜402を省略している。
図1(A)(B)(C)に示すトランジスタ410は、絶縁表面を有する基板400上に、ゲート電極層401、ゲート絶縁膜402、酸化物半導体膜403、ソース電極層405a、及びドレイン電極層405bを含む。
トランジスタ410の作製工程において、ゲート絶縁膜402に酸素ドープ処理を行い、かつ酸化物半導体膜403に熱処理による脱水化または脱水素化処理を行う。
なお、酸素ドープ処理とは、酸素ラジカルまたは酸素原子、酸素イオンをゲート絶縁膜の表面及びバルクへ添加することである。特に、酸素をプラズマ化することにより、上記酸素ラジカルまたは酸素原子、酸素イオンをゲート絶縁膜の表面及びバルク膜中に添加することを酸素プラズマドープ処理ともいう。なお、酸素ドープ処理時にはゲート絶縁膜が形成される基板にバイアスを印加すると好ましい。
なお、トランジスタ410上には、さらに絶縁物が設けられていても良い。また、ソース電極層405aやドレイン電極層405bと配線とを電気的に接続させるために、ゲート絶縁膜402などには開口が形成されていても良い。また、酸化物半導体膜403の上方に、さらに、第2のゲート電極を有していても良い。なお、酸化物半導体膜403は島状に加工されていることが望ましいが、島状に加工されていなくても良い。
図2(A)乃至(E)にトランジスタ410の作製方法の一例を示す。
まず、絶縁表面を有する基板400上に導電膜を形成した後、第1のフォトリソグラフィ工程によりゲート電極層401を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板400として用いてもよい。
また、基板400として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性基板上に酸化物半導体膜を含むトランジスタを直接作製してもよいし、他の作製基板に酸化物半導体膜を含むトランジスタを作製し、その後作製基板から剥離して可撓性基板に転置してもよい。なお、作製基板から剥離して、可撓性基板に転置するために、作製基板と酸化物半導体膜を含むトランジスタとの間に剥離層を設けるとよい。
下地膜となる絶縁膜を基板400とゲート電極層401との間に設けてもよい。下地膜は、基板400からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
また、ゲート電極層401は、プラズマCVD法又はスパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極層401上にゲート絶縁膜402を形成する(図2(A)参照。)。ゲート絶縁膜402は、プラズマCVD法又はスパッタリング法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて単層で又は積層して形成することができる。
なお、ゲート絶縁膜402には、後に形成される酸化物半導体膜と同種の成分でなる絶縁材料を用いると特に好ましい。このような材料は酸化物半導体膜との相性が良く、これをゲート絶縁膜402に用いることで、酸化物半導体膜との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体膜と同種の成分」とは、酸化物半導体膜の構成元素から選択される一または複数の元素を含むことを意味する。例えば、酸化物半導体膜がIn−Ga−Zn系の酸化物半導体材料によって構成される場合、同種の成分でなる絶縁材料としては酸化ガリウムなどがある。
また、ゲート絶縁膜402を積層構造とする場合には、酸化物半導体膜と同種の成分でなる絶縁材料でなる膜(以下、膜a)と、膜aの成分材料とは異なる材料を含む膜(以下、膜b)との積層構造とするとなお良い。膜aと膜bとを酸化物半導体膜側から順に積層した構造とすることで、電荷は膜aと膜bとの界面の電荷捕獲中心に優先的に捕獲される(酸化物半導体膜と膜aとの界面との比較)ため、酸化物半導体膜の界面での電荷捕獲を十分に抑制することができるようになり、半導体装置の信頼性が向上するためである。
図3(B)にゲート絶縁膜を積層構造としたトランジスタ460を示す。トランジスタ460はゲート電極層401上に第1のゲート絶縁膜402a、第2のゲート絶縁膜402bが積層され、第2のゲート絶縁膜402b上に酸化物半導体膜403が形成されている。トランジスタ460において、酸化物半導体膜403と接する第2のゲート絶縁膜402bを酸化物半導体膜403と同種の成分でなる絶縁材料でなる膜(膜a)とし、第2のゲート絶縁膜402bの下方に形成される第1のゲート絶縁膜402aを第2のゲート絶縁膜402bの成分材料とは異なる材料を含む膜(膜b)で形成する。
例えば、酸化物半導体膜403としてIn−Ga−Zn系の酸化物半導体膜を用いる場合、第2のゲート絶縁膜402bとして酸化ガリウム膜を用い、第1のゲート絶縁膜402aとして酸化シリコン膜を用いることができる。また、酸化物半導体膜403と接して上方に形成される絶縁膜407にも酸化物半導体膜と同種の成分でなる絶縁材料でなる膜を用いることが好ましい。酸化物半導体膜403に接して下方及び上方に酸化物半導体膜と同種の成分でなる絶縁材料でなる膜を設けることによって、該膜で酸化物半導体膜403を囲うことができる。酸化物半導体膜403と接して下方及び上方に酸化物半導体膜と同種の成分でなる絶縁材料でなる膜(膜a)を設け、さらに該膜aの外側に膜aの成分材料とは異なる材料を含む膜(膜b)を設けることによって、酸化物半導体膜403の下方及び上方において電荷が膜aと膜bとの界面の電荷捕獲中心に優先的に捕獲され、より効果的に酸化物半導体膜の界面での電荷捕獲を十分に抑制することができるようになり、半導体装置の信頼性が向上する。
また、μ波(例えば周波数2.45GHz)を用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので、ゲート絶縁膜402の形成に用いると好ましい。高純度化された酸化物半導体と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
また、成膜後の熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
次に、ゲート絶縁膜402に酸素ドープ処理を行う。ゲート絶縁膜402に酸素ドープ処理を行うことにより、酸素421をゲート絶縁膜402に供給して、酸化物半導体膜403、酸化物半導体膜中、又はゲート絶縁膜402中及び該界面近傍に酸素を含有させることができる(図2(B)参照。)。この場合、酸素の含有量は、ゲート絶縁膜402の化学量論比を超える程度、好ましくは、化学量論比の1倍を超えて4倍まで(1倍より大きく4倍未満)、より好ましくは1倍を超えて2倍まで(1倍より大きく2倍未満)とする。あるいは、酸素の含有量は、単結晶の場合の酸素の量をYとして、Yを超える程度、好ましくは、Yを超えて4Yまで、より好ましくはYを超えて2Yまでとすることもできる。あるいは、酸素の含有量は、酸素ドープ処理を行わない場合の絶縁膜中の酸素の量Zを基準として、Zを超える程度、好ましくは、Zを超えて4Zまで、より好ましくはZを超えて2Zまでとすることもできる。ドープされる酸素421は、酸素ラジカル、酸素原子、及び/又は酸素イオンを含む。
例えば、組成がGaO(x>0)で表現される酸化物絶縁膜を用いる場合、酸化ガリウムの化学量論比はGaO=1:1.5であるので、xが1.5を超えて6まで含まれる酸素過剰領域を有する酸化物絶縁膜を形成する。また、例えば、組成がSiO(x>0)で表現される酸化物絶縁膜を用いる場合、酸化シリコンの化学量論比はSiO=1:2であるので、xが2を超えて8まで含まれる酸素過剰領域を有する酸化物絶縁膜を形成する。なお、このような酸素過剰領域は、ゲート絶縁膜の一部(界面も含む)に存在していればよい。よって、ゲート絶縁膜において酸素の含有量は水素の含有量より大きくなる。
なお、ゲート絶縁膜として用いることのできる酸化物絶縁膜において、酸素は主たる成分材料の一つである。このため、酸化物絶縁膜中の酸素濃度を、SIMS(Secondary Ion Mass Spectroscopy)などの方法を用いて、正確に見積もることは難しい。つまり、酸化物絶縁膜に酸素が意図的に添加されたか否かを判別することは困難であるといえる。
ところで、酸素には17Oや18Oといった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の0.037%、0.204%程度であることが知られている。つまり、酸化物絶縁膜中におけるこれら同位体の濃度は、SIMSなどの方法によって見積もることができる程度になるから、これらの濃度を測定することで、酸化物絶縁膜中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定することで、酸化物絶縁膜に意図的に酸素が添加されたか否かを判別しても良い。
例えば、18Oの濃度を基準に用いると、酸素が添加された領域における酸素の同位体の濃度D1(18O)と、酸素が添加されていない領域における酸素の同位体の濃度D2(18O)との間には、D1(18O)>D2(18O)が成立する。
酸素ドープは、酸素を含むガスを用いてラジカル発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、マスクに対してアッシングを行うための装置などを用いて酸素421を発生させ、ゲート絶縁膜402を処理することができる。
また、酸素ドープ処理を行ったゲート絶縁膜402に熱処理(温度150℃〜470℃)を行ってもよい。熱処理により、酸素421とゲート絶縁膜402との間で反応して生成された水、水酸化物をゲート絶縁膜402から除去することができる。熱処理は、窒素、酸素、超乾燥空気(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気は、水、水素などが含まれず高純度化されていることが好ましい。
また、ゲート絶縁膜402、ゲート絶縁膜402上に形成される酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層401が形成された基板400、又はゲート絶縁膜402までが形成された基板400を予備加熱し、基板400に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁膜407の成膜前に、ソース電極層405a及びドレイン電極層405bまで形成した基板400にも同様に行ってもよい。
次いで、ゲート絶縁膜402上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜を形成する。
酸化物半導体膜に用いる酸化物半導体としては、四元系金属酸化物であるIn−Sn−Ga−Zn−O系酸化物半導体や、三元系金属酸化物であるIn−Ga−Zn−O系酸化物半導体、In−Sn−Zn−O系酸化物半導体、In−Al−Zn−O系酸化物半導体、Sn−Ga−Zn−O系酸化物半導体、Al−Ga−Zn−O系酸化物半導体、Sn−Al−Zn−O系酸化物半導体や、二元系金属酸化物であるIn−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、Al−Zn−O系酸化物半導体、Zn−Mg−O系酸化物半導体、Sn−Mg−O系酸化物半導体、In−Mg−O系酸化物半導体や、In−Ga−O系酸化物半導体の材料、In−O系酸化物半導体、Sn−O系酸化物半導体、Zn−O系酸化物半導体などを用いることができる。また、上記酸化物半導体にSiOを含んでもよい。ここで、例えば、In−Ga−Zn−O系酸化物半導体とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物膜、という意味であり、その化学量論比はとくに問わない。また、InとGaとZn以外の元素を含んでもよい。
また、酸化物半導体膜は、化学式InMO(ZnO)(m>0)で表記される薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。
酸化物半導体膜に用いる酸化物半導体としては、インジウムを含む酸化物半導体、インジウム及びガリウムを含む酸化物半導体などを好適に用いることができる。
本実施の形態では、酸化物半導体膜としてIn−Ga−Zn−O系酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタ法により形成することができる。
酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、In:Ga:ZnO=1:1:1[mol数比]の酸化物ターゲットを用い、In−Ga−Zn−O膜を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、In:Ga:ZnO=1:1:2[mol数比]の酸化物ターゲットを用いてもよい。
また、酸化物ターゲットの充填率は90%以上100%以下、好ましくは95%以上99.9%以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜を緻密な膜とすることができる。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持し、基板温度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板400上に酸化物半導体膜を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質(パーティクル、ごみともいう)が軽減でき、膜厚分布も均一となるために好ましい。
次いで、酸化物半導体膜を第2のフォトリソグラフィ工程により島状の酸化物半導体膜441に加工する(図2(C)参照。)。また、島状の酸化物半導体膜441を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁膜402にコンタクトホールを形成する場合、その工程は酸化物半導体膜の加工時に同時に行うことができる。
なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N(関東化学社製)を用いてもよい。
次いで、酸化物半導体膜441に熱処理を行う。この熱処理によって過剰な水素(水や水酸基を含む)を除去(脱水化または脱水素化)し、酸化物半導体膜の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、250℃以上750℃以下、または400℃以上基板の歪み点未満とする。ここでは、熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下450℃において1時間の熱処理を行った後、大気に触れることなく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導体膜403を得る(図2(D)参照。)。
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。
なお、熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
また、熱処理で酸化物半導体膜を加熱した後、同じ炉に高純度の酸素ガス、高純度の二窒化酸素ガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)を導入してもよい。酸素ガスまたは二窒化酸素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは二窒化酸素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガスまたは二窒化酸素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。酸素ガス又は二窒化酸素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜を高純度化及び電気的にI型(真性)化する。
また、酸化物半導体膜の熱処理は、島状の酸化物半導体膜に加工する前の酸化物半導体膜に行うこともできる。その場合には、熱処理後に、加熱装置から基板を取り出し、酸化物半導体膜にフォトリソグラフィ工程を行う。また、熱処理は、酸化物半導体膜成膜後であれば、島状の酸化物半導体膜上にソース電極層及びドレイン電極層を積層させた後で行っても良い。
ゲート絶縁膜402が酸素ドープ処理されており、ゲート絶縁膜402に含まれる酸素は過剰であるので、接して積層される酸化物半導体膜403からの酸素の移動が抑制できる。また、酸素ドープ処理されたゲート絶縁膜402と接して酸化物半導体膜403を積層することで酸化物半導体膜403へゲート絶縁膜402(バルク又は/及び界面)から酸素を供給することができる。ゲート絶縁膜402からの酸化物半導体膜403への酸素の供給は、酸素ドープ処理されたゲート絶縁膜402と酸化物半導体膜403とを接して熱処理することによってより促進される。該熱処理は酸化物半導体膜403の脱水化または脱水素化のための熱処理と兼ねることができる。
また、ゲート絶縁膜402に添加され、酸化物半導体膜403へ供給される酸素421の少なくとも一部は酸素の未結合手を酸化物半導体中で有することが好ましい。未結合手を有することにより、膜中に残存しうる水素と結合して、水素を固定化(非可動イオン化)することができるためである。
以上の工程で高純度化し、電気的にI型(真性)化された酸化物半導体膜403を得る。
次いで、ゲート絶縁膜402、及び酸化物半導体膜403上に、ソース電極層及びドレイン電極層(これと同じ層で形成される配線を含む)となる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ合金(In―SnO、ITOと略記する)、酸化インジウム酸化亜鉛合金(In―ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層405a、ドレイン電極層405bを形成した後、レジストマスクを除去する。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
なお、導電膜のエッチングの際に、酸化物半導体膜403がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体膜403を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体膜441は一部のみがエッチングされ、溝部(凹部)を有する酸化物半導体膜となることもある。
本実施の形態では、導電膜としてTi膜を用い、酸化物半導体膜403にはIn−Ga−Zn−O系酸化物半導体を用いたので、エッチャントとしてアンモニア過水(アンモニア、水、過酸化水素水の混合液)を用いる。
高純度化された酸化物半導体膜403中にはキャリアが極めて少ない(ゼロに近い)。
以上の工程でトランジスタ410が形成される(図2(E)参照。)。トランジスタ410は、水素、水分、水酸基又は水素化物(水素化合物ともいう)などの不純物を酸化物半導体膜より意図的に排除し、高純度化された酸化物半導体膜403を含むトランジスタである。よって、トランジスタ410は、電気的特性変動が抑制されており、電気的に安定である。
また、図3(A)のように酸化物半導体膜403、ソース電極層405a及びドレイン電極層405b上に絶縁膜407、絶縁膜409を形成されたトランジスタ440としてもよい。
絶縁膜407は、少なくとも1nm以上の膜厚とし、スパッタ法など、絶縁膜407に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁膜407に水素が含まれると、その水素の酸化物半導体膜への侵入、又は水素による酸化物半導体膜中の酸素の引き抜き、が生じ酸化物半導体膜のバックチャネルが低抵抗化(N型化)してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜407はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
絶縁膜407としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜を用いることができる。
本実施の形態では、絶縁膜407として膜厚200nmの酸化ガリウム膜を、スパッタリング法を用いて成膜する。
なお、絶縁膜407には、ゲート絶縁膜402と同様に、酸化物半導体膜403と同種の成分でなる絶縁材料を用いると特に好ましい。このような材料は酸化物半導体膜との相性が良く、これを、絶縁膜407に用いることで、酸化物半導体膜との界面の状態を良好に保つことができるからである。例えば、酸化物半導体膜がIn−Ga−Zn−O系の酸化物半導体材料によって構成される場合、同種の成分でなる絶縁材料としては酸化ガリウムなどがある。
また、絶縁膜407を積層構造とする場合には、酸化物半導体膜と同種の成分でなる絶縁材料でなる膜(以下、膜a)と、膜aの成分材料とは異なる材料を含む膜(以下、膜b)との積層構造とするとなお良い。膜aと膜bとを酸化物半導体膜側から順に積層した構造とすることで、電荷は膜aと膜bとの界面の電荷捕獲中心に優先的に捕獲される(酸化物半導体膜と膜aとの界面との比較)ため、酸化物半導体膜の界面での電荷捕獲を十分に抑制することができるようになり、半導体装置の信頼性が向上するためである。
例えば、絶縁膜407として酸化物半導体膜403側から酸化ガリウム膜と酸化シリコン膜との積層、又は酸化ガリウム膜と窒化シリコン膜との積層などを好適に用いることができる。
酸化シリコン膜としては、成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の形態では100℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタ法により酸化シリコンを形成することができる。
酸化物半導体膜の成膜時と同様に、絶縁膜407の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ(クライオポンプなど)を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜407に含まれる不純物の濃度を低減できる。また、絶縁膜407の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
絶縁膜407を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
上述の絶縁膜407の形成後には、熱処理を行うのが望ましい。熱処理の温度は、250℃以上700℃以下、好ましくは450℃以上600℃以下、または基板の歪み点未満とする。
熱処理は、窒素、酸素、超乾燥空気(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気には、水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、酸素、または希ガスの純度は、6N(99.9999%)以上(即ち不純物濃度を1ppm以下)とするのが好ましく、7N(99.99999%)以上(即ち不純物濃度を0.1ppm以下)とすると、より好ましい。
また、酸化物半導体膜と酸素を含む絶縁膜407とを接した状態で熱処理を行うと、酸素を含む絶縁膜407より酸素をさらに酸化物半導体膜へ供給することができる。
絶縁膜407上にさらに水分や水素などの不純物が酸化物半導体膜403に再混入しないように、またゲート絶縁膜402、酸化物半導体膜403、絶縁膜407及び該界面より酸素が放出されないようにブロックする保護絶縁層として絶縁膜409を形成することが好ましい。絶縁膜409としては、無機絶縁膜を用い、窒化シリコン膜、酸化アルミニウム膜などを用いればよい。例えば、RFスパッタ法を用いて窒化シリコン膜を形成する。RFスパッタ法は、量産性がよいため、絶縁膜409の成膜方法として好ましい。
絶縁膜409の形成後、熱処理を行ってもよい。例えば、大気中、100℃以上200℃以下、1時間以上30時間以下での熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。
また、図3(C)(D)に酸素ドープ処理により酸素過剰領域を有するトランジスタの他の構成を示す。
図3(C)に示すトランジスタ420は、チャネル保護型(チャネルストップ型ともいう)と呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいう。
トランジスタ420は、絶縁表面を有する基板400上に、ゲート電極層401、ゲート絶縁膜402、酸化物半導体膜403、酸化物半導体膜403のチャネル形成領域を覆うチャネル保護層として機能する絶縁層427、ソース電極層405a、及びドレイン電極層405bを含む。また、トランジスタ420を覆い、絶縁膜409が形成されている。
図3(D)に示すトランジスタ430はボトムゲート型のトランジスタであり、絶縁表面を有する基板である基板400上に、ゲート電極層401、ゲート絶縁膜402、ソース電極層405a、ドレイン電極層405b、及び酸化物半導体膜403を含む。また、トランジスタ430を覆い、酸化物半導体膜403に接する絶縁膜407が設けられている。絶縁膜407上にはさらに絶縁膜409が形成されている。
トランジスタ430においては、ゲート絶縁膜402は基板400及びゲート電極層401上に接して設けられ、ゲート絶縁膜402上にソース電極層405a、ドレイン電極層405bが接して設けられている。そして、ゲート絶縁膜402、及びソース電極層405a、ドレイン電極層405b上に酸化物半導体膜403が設けられている。
本実施の形態を用いて作製した、高純度化された酸化物半導体膜403を用いたトランジスタ410、420、430、440は、オフ状態における電流値(オフ電流値)を低くすることができる。
また、酸素ドープ処理され、酸素過剰領域を有するトランジスタは、バイアス−熱ストレス試験(BT試験)前後においてもトランジスタのしきい値電圧の変化量が低減できており、信頼性の高いトランジスタとすることができる。
また、酸化物半導体膜403を用いたトランジスタ410、420、430、440は、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、高純度化された酸化物半導体膜を含むトランジスタによって、同一基板上に駆動回路部または画素部を作り分けて作製することができるため、半導体装置の部品点数を削減することができる。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
(実施の形態2)
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図4及び図5を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。実施の形態1と同一部分又は同様な機能を有する部分、及び工程は、実施の形態1と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
図4(A)乃至(F)及び図5(A)乃至(C)にトランジスタ450の作製方法の一例を示す。本実施の形態では、トランジスタ450の作製工程において酸素ドープ処理を複数回行う。
まず、絶縁表面を有する基板400上に導電膜を形成した後、第1のフォトリソグラフィ工程によりゲート電極層401を形成する。
次いで、ゲート電極層401上にゲート絶縁膜402を形成する(図4(A)参照。)。
次に、ゲート絶縁膜402に酸素ドープ処理を行う。ゲート絶縁膜402に酸素ドープ処理を行うことにより、酸素421aをゲート絶縁膜402に供給して、ゲート絶縁膜402中及び該界面近傍に酸素を含有させることができる(図4(B)参照。)。この場合、酸素の含有量は、ゲート絶縁膜402の化学量論比を超える程度、好ましくは、化学量論比の1倍を超えて4倍まで(1倍より大きく4倍未満)、より好ましくは1倍を超えて2倍まで(1倍より大きく2倍未満)とする。あるいは、酸素の含有量は、ゲート絶縁膜402を構成する材料が単結晶の場合の酸素の量をYとして、Yを超える程度、好ましくは、Yを超えて4Yまで、より好ましくはYを超えて2Yまでとすることもできる。あるいは、酸素の含有量は、酸素ドープ処理を行わない場合のゲート絶縁膜中の酸素の量Zを基準として、Zを超える程度、好ましくは、Zを超えて4Zまで、より好ましくはZを超えて2Zまでとすることもできる。ドープされる酸素421aは、酸素ラジカル、酸素原子、及び/又は酸素イオンを含む。
例えば、組成がGaO(x>0)で表現される酸化物絶縁膜を用いる場合、酸化ガリウムの化学量論比はGaO=1:1.5であるので、xが1.5を超えて6まで含まれる酸素過剰領域を有する酸化物絶縁膜を形成する。また、例えば、組成がSiO(x>0)で表現される酸化物絶縁膜を用いる場合、酸化シリコンの化学量論比はSiO=1:2であるので、xが2を超えて8まで含まれる酸素過剰領域を有する酸化物絶縁膜を形成する。なお、このような酸素過剰領域は、ゲート絶縁膜の一部(界面も含む)に存在していればよい。よって、ゲート絶縁膜において酸素の含有量は水素の含有量より大きくなる。
酸素ドープは、酸素を含むガスを用いてラジカル発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、マスクに対してアッシングを行うための装置などを用いて酸素421aを発生させ、ゲート絶縁膜402を処理することができる。
また、酸素ドープ処理を行ったゲート絶縁膜402に熱処理(温度150℃〜470℃)を行ってもよい。熱処理により、酸素421aとゲート絶縁膜402との間で反応して生成された水、水酸化物をゲート絶縁膜402から除去することができる。熱処理は、窒素、酸素、超乾燥空気(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気は、水、水素などが含まれず高純度化されていることが好ましい。
また、ゲート絶縁膜402、ゲート絶縁膜402上に形成される酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層401が形成された基板400、又はゲート絶縁膜402までが形成された基板400を予備加熱し、基板400に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁膜407の成膜前に、ソース電極層405a及びドレイン電極層405bまで形成した基板400にも同様に行ってもよい。
次いで、ゲート絶縁膜402上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜を形成する。
本実施の形態では、酸化物半導体膜としてIn−Ga−Zn−O系酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタ法により形成することができる。
酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、In:Ga:ZnO=1:1:1[mol数比]の酸化物ターゲットを用い、In−Ga−Zn−O膜を成膜することができる。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質(パーティクル、ごみともいう)が軽減でき、膜厚分布も均一となるために好ましい。
次いで、酸化物半導体膜を第2のフォトリソグラフィ工程により島状の酸化物半導体膜441に加工する(図4(C)参照。)。
次いで、酸化物半導体膜441に熱処理を行う。この熱処理によって過剰な水素(水や水酸基を含む)を除去(脱水化または脱水素化)し、酸化物半導体膜の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、250℃以上750℃以下、または400℃以上基板の歪み点未満とする。ここでは、熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下450℃において1時間の熱処理を行った後、大気に触れることなく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導体膜403を得る(図4(D)参照。)。
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。
例えば、熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。
また、酸化物半導体膜の熱処理は、島状の酸化物半導体膜に加工する前の酸化物半導体膜に行うこともできる。その場合には、熱処理後に、加熱装置から基板を取り出し、酸化物半導体膜にフォトリソグラフィ工程を行う。また、熱処理は、酸化物半導体膜成膜後であれば、島状の酸化物半導体膜上にソース電極層及びドレイン電極層を積層させた後で行っても良い。
次に、脱水化または脱水素化された酸化物半導体膜403に酸素ドープ処理を行う。酸化物半導体膜403に酸素ドープ処理を行うことにより、酸素421bを酸化物半導体膜403に供給して、酸化物半導体膜403中、又は酸化物半導体膜中403及び該界面近傍に酸素を含有させる(図4(E)参照。)。この場合、酸素の含有量は、酸化物半導体膜403の化学量論比を超える程度、好ましくは、化学量論比の1倍を超えて2倍まで(1倍より大きく2倍未満)とする。あるいは、酸素の含有量は、酸化物半導体膜403を構成する材料が単結晶の場合の酸素の量をYとして、Yを超える程度、好ましくは、Yを超えて2Yまでとすることもできる。あるいは、酸素の含有量は、酸素ドープ処理を行わない場合の酸化物半導体膜中の酸素の量Zを基準として、Zを超える程度、好ましくはZを超えて2Zまでとすることもできる。酸素の含有量を多くしすぎると、水素吸蔵合金(水素貯蔵合金)のように、かえって酸化物半導体膜403が水素を取り込んでしまう恐れがあるためである。ドープされる酸素421bは、酸素ラジカル、酸素原子、及び/又は酸素イオンを含む。
例えば、単結晶構造がInGaO(ZnO)(m>0)で表現される材料の場合、酸化物半導体膜403の組成はInGaZnOで表されるから、例えば、m=1(InGaZnO)であれば、xは4を超えて8まで、また、m=2(InGaZn)であれば、xは5を超えて10まで、が許容される。なお、このような酸素過剰領域は、酸化物半導体膜の一部(界面も含む)に存在していればよい。よって、酸化物半導体膜において酸素の含有量は水素の含有量より大きくなる。
なお、酸化物半導体膜において、酸素は主たる成分材料の一つである。このため、酸化物半導体膜中の酸素濃度を、SIMS(Secondary Ion Mass Spectroscopy(Spectrometry))などの方法を用いて、正確に見積もることは難しい。つまり、酸化物半導体膜に酸素が意図的に添加されたか否かを判別することは困難であるといえる。
ところで、酸素には17Oや18Oといった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の0.037%、0.204%程度であることが知られている。つまり、酸化物半導体膜中におけるこれら同位体の濃度は、SIMSなどの方法によって見積もることができる程度になるから、これらの濃度を測定することで、酸化物半導体膜中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定することで、酸化物半導体膜に意図的に酸素が添加されたか否かを判別しても良い。
例えば、18Oの濃度を基準に用いると、酸素が添加された領域における酸素の同位体の濃度D1(18O)と、酸素が添加されていない領域における酸素の同位体の濃度D2(O18)との間には、D1(18O)>D2(18O)が成立する。
また、酸化物半導体膜に添加される(含まれる)酸素421bの少なくとも一部は酸素の未結合手を酸化物半導体中で有することが好ましい。未結合手を有することにより、膜中に残存しうる水素と結合して、水素を固定化(非可動イオン化)することができるためである。
ドープされる酸素(酸素ラジカル、酸素原子、及び/又は酸素イオン)は、酸素を含むガスを用いてラジカル発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素421bを発生させ、酸化物半導体膜403を処理することができる。
なお、酸素の添加をより好適に行うためには、基板には電気的なバイアスを加えておくことが望ましい。
また、酸素ドープ処理を行った酸化物半導体膜403に熱処理(温度150℃〜470℃)を行ってもよい。熱処理により、酸素421bと酸化物半導体膜403との間で反応して生成された水、水酸化物を酸化物半導体膜403から除去することができる。熱処理は、窒素、酸素、超乾燥空気(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気は、水、水素などが含まれず高純度化されていることが好ましい。
以上の工程で高純度化し、電気的にI型(真性)化された酸化物半導体膜403を得る。
ゲート絶縁膜402が酸素ドープ処理されており、ゲート絶縁膜402に含まれる酸素は過剰であるので、積層する酸化物半導体膜403からの酸素の移動が抑制できる。また、酸素ドープ処理されたゲート絶縁膜402と接して酸化物半導体膜403を積層することで酸化物半導体膜403へゲート絶縁膜402(バルク又は/及び界面)から酸素を供給することができる。ゲート絶縁膜402からの酸化物半導体膜403への酸素の供給は、酸素ドープ処理されたゲート絶縁膜402と酸化物半導体膜403とを接して熱処理することによってより促進される。
また、ゲート絶縁膜402に添加され、酸化物半導体膜403へ供給される酸素421aの少なくとも一部は酸素の未結合手を酸化物半導体中で有することが好ましい。未結合手を有することにより、膜中に残存しうる水素と結合して、水素を固定化(非可動イオン化)することができるためである。
また、酸化物半導体膜への酸素ドープ処理は、熱処理後であれば、島状の酸化物半導体膜への加工前の酸化物半導体膜に行ってもよいし、島状の酸化物半導体膜上にソース電極層及びドレイン電極層を積層させた後で行ってもよい。
次いで、ゲート絶縁膜402、及び酸化物半導体膜403上に、ソース電極層及びドレイン電極層(これと同じ層で形成される配線を含む)となる導電膜を形成する。
第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層405a、ドレイン電極層405bを形成した後、レジストマスクを除去する(図4(F)参照。)。
なお、導電膜のエッチングの際に、酸化物半導体膜403がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体膜403を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体膜441は一部のみがエッチングされ、溝部(凹部)を有する酸化物半導体膜となることもある。
本実施の形態では、導電膜としてTi膜を用い、酸化物半導体膜403にはIn−Ga−Zn−O系酸化物半導体を用いたので、エッチャントとしてアンモニア過水(アンモニア、水、過酸化水素水の混合液)を用いる。
高純度化された酸化物半導体膜403中にはキャリアが極めて少ない(ゼロに近い)。
次に酸化物半導体膜403、ソース電極層405a及びドレイン電極層405b上に絶縁膜407を形成する(図5(A)参照。)。
絶縁膜407は、少なくとも1nm以上の膜厚とし、スパッタ法など、絶縁膜407に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。
絶縁膜407としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜を用いることができる。
なお、絶縁膜407には、ゲート絶縁膜402と同様に、酸化物半導体膜403と同種の成分でなる絶縁材料を用いると特に好ましい。このような材料は酸化物半導体膜との相性が良く、これを、絶縁膜407に用いることで、酸化物半導体膜との界面の状態を良好に保つことができるからである。例えば、酸化物半導体膜がIn−Ga−Zn−O系の酸化物半導体材料によって構成される場合、同種の成分でなる絶縁材料としては酸化ガリウムなどがある。
上述の絶縁膜407の形成後には、熱処理を行うのが望ましい。熱処理の温度は、250℃以上700℃以下、好ましくは450℃以上600℃以下、または基板の歪み点未満とする。
熱処理は、窒素、酸素、超乾燥空気(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気には、水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、酸素、または希ガスの純度は、6N(99.9999%)以上(即ち不純物濃度を1ppm以下)とするのが好ましく、7N(99.99999%)以上(即ち不純物濃度を0.1ppm以下)とすると、より好ましい。
また、酸化物半導体膜と酸素を含む絶縁膜407とを接した状態で熱処理を行うと、酸素を含む絶縁膜407より酸素をさらに酸化物半導体膜へ供給することができる。
次に、絶縁膜407に酸素ドープ処理を行う。絶縁膜407に酸素ドープ処理を行うことにより、酸素421cを絶縁膜407に供給して、酸化物半導体膜403中、又はゲート絶縁膜402中及び該界面近傍に酸素を含有させる(図5(B)参照。)。この場合、酸素の含有量は、絶縁膜407の化学量論比を超える程度、好ましくは、化学量論比の1倍を超えて4倍まで(1倍より大きく4倍未満)、より好ましくは1倍を超えて2倍まで(1倍より大きく2倍未満)とする。あるいは、酸素の含有量は、絶縁膜407を構成する材料が単結晶の場合の酸素の量をYとして、Yを超える程度、好ましくは、Yを超えて4Yまで、より好ましくはYを超えて2Yまでとすることもできる。あるいは、酸素の含有量は、酸素ドープ処理を行わない場合の絶縁膜中の酸素の量Zを基準として、Zを超える程度、好ましくは、Zを超えて4Zまで、より好ましくはZを超えて2Zまでとすることもできる。ドープされる酸素421cは、酸素ラジカル、酸素原子、及び/又は酸素イオンを含む。
例えば、組成がGaO(x>0)で表現される酸化物絶縁膜を用いる場合、酸化ガリウムの化学量論比はGaO=1:1.5であるので、xが1.5を超えて6まで含まれる酸素過剰領域を有する絶縁膜を形成する。また、例えば、組成がSiO(x>0)で表現される酸化物絶縁膜を用いる場合、酸化シリコンの化学量論比はSiO=1:2であるので、xが2を超えて8まで含まれる酸素過剰領域を有する絶縁膜を形成する。なお、このような酸素過剰領域は、絶縁膜の一部(界面も含む)に存在していればよい。よって、絶縁膜において酸素の含有量は水素の含有量より大きくなる。
また、絶縁膜407に添加される(含まれる)酸素421cの少なくとも一部は酸素の未結合手を酸化物半導体中で有することが好ましい。未結合手を有することにより、膜中に残存しうる水素と結合して、水素を固定化(非可動イオン化)することができるためである。
ドープされる酸素(酸素ラジカル、酸素原子、及び/又は酸素イオン)は、酸素を含むガスを用いてラジカル発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素421cを発生させ、絶縁膜407を処理することができる。
また、酸素ドープ処理を行った絶縁膜407に熱処理(温度150℃〜470℃)を行ってもよい。熱処理により、酸素421cと絶縁膜407との間で反応して生成された水、水酸化物を絶縁膜407から除去することができる。熱処理は、窒素、酸素、超乾燥空気(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気は、水、水素などが含まれず高純度化されていることが好ましい。
絶縁膜407上にさらに水分や水素などの不純物が酸化物半導体膜403に再混入しないように、これらが外部から侵入することをブロックする保護絶縁層として絶縁膜409を形成することが好ましい。絶縁膜409としては、無機絶縁膜を用い、窒化シリコン膜、酸化アルミニウム膜などを用いればよい。例えば、RFスパッタリング法を用いて窒化シリコン膜を形成する。RFスパッタリング法は、量産性がよいため、絶縁膜409の成膜方法として好ましい。
絶縁膜の形成後、熱処理を行ってもよい。例えば、大気中、100℃以上200℃以下、1時間以上30時間以下での熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。
以上の工程でトランジスタ450が形成される(図5(C)参照。)。トランジスタ450は、水素、水分、水酸基又は水素化物(水素化合物ともいう)などの不純物を酸化物半導体膜より意図的に排除し、高純度化された酸化物半導体膜403を含むトランジスタである。よって、トランジスタ450は、電気的特性変動が抑制されており、電気的に安定である。
本実施の形態を用いて作製した、高純度化された酸化物半導体膜403を用いたトランジスタ450は、オフ状態における電流値(オフ電流値)を、低くすることができる。
このように酸素ドープ処理は、ゲート絶縁膜402の他、酸化物半導体膜403、絶縁膜407に対しても行うことができる。酸素ドープ処理は、酸化物半導体膜403及び絶縁膜407両方に対してそれぞれ行ってもよいし、どちらか一方に対してのみ行ってもよい。
また、酸素ドープ処理を行った後、熱処理(温度150℃〜470℃)を行ってもよい。熱処理は、窒素、酸素、超乾燥空気(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の露点が−60℃以下、好ましくは−80℃以下)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気は、水、水素などが含まれず高純度化されていることが好ましい。
該熱処理によって、酸素ドープ処理を行ったゲート絶縁膜402から酸化物半導体膜403へ酸素をより効果的に供給することができる。
また、酸素ドープ処理された酸化物半導体膜を有するトランジスタは、バイアス−熱ストレス試験(BT試験)前後においてもトランジスタのしきい値電圧の変化量が低減できており、信頼性の高いトランジスタとすることができる。
また、酸化物半導体膜403を用いたトランジスタ450は、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、高純度化された酸化物半導体膜を含むトランジスタによって、同一基板上に駆動回路部または画素部を作り分けて作製することができるため、半導体装置の部品点数を削減することができる。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
(実施の形態3)
本実施の形態では、半導体装置の他の一形態を図13を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
本実施の形態では、トランジスタのソース電極層又は/及びドレイン電極層に導電層(配線層や画素電極層など)を接続する構成の一例を示す。なお、本実施の形態は、実施の形態1又は実施の形態2で示したトランジスタにも適用できる。
図13(A)に示すように、トランジスタ470は、絶縁表面を有する基板400上に、ゲート電極層401、ゲート絶縁膜402、酸化物半導体膜403、ソース電極層405a、ドレイン電極層405bを含む。
実施の形態2で示したように、トランジスタ470の作製工程においても、ゲート絶縁膜402の他に、脱水化または脱水素化処理として熱処理を行った酸化物半導体膜403にも酸素ドープ処理を行う。本実施の形態のトランジスタ470は脱水素化処理として熱処理を行った酸化物半導体膜403上にソース電極層405a、ドレイン電極層405bを形成した後、酸素ドープ処理を行う例である。
この酸素ドープ処理において、酸素ラジカルまたは酸素原子、酸素イオンは酸化物半導体膜403の他、ソース電極層405a、ドレイン電極層405bへも到達し、照射(表面付近に導入)される。よって、図13(A)に示すように酸素ラジカルまたは酸素原子、酸素イオンが照射されたソース電極層405a、ドレイン電極層405b表面は酸化され、絶縁膜407の間に酸化金属領域404a、404bが形成される場合がある。酸化金属領域404a、404bは膜の形状となる場合もある。
次に、トランジスタ470上に、絶縁膜407、及び絶縁膜409を順に積層する(図13(B)参照。)。
図13(B)のような場合、絶縁膜409上に、ソース電極層405a及びドレイン電極層405bに接続する導電層を形成するための開口455a、455bは、抵抗の高い酸化金属領域404a、404bも除去し、抵抗の低いソース電極層405a及びドレイン電極層405bが露出するまで形成することが好ましい(図13(C)参照。)。開口455a、455bは絶縁膜409、絶縁膜407、酸化金属領域404a、404bの一部を除去して形成する。ソース電極層405a及びドレイン電極層405bは一部を除去されることによって凹部を有する形状となる。ソース電極層405a及びドレイン電極層405bにおいて、該凹部の底面に露出する領域の酸素濃度は、ソース電極層405a及びドレイン電極層405b表面の酸化金属領域404a、404bの酸素濃度より低い。
例えば、ソース電極層405a、ドレイン電極層405b表面に形成された酸化金属領域404a、404bを除去するために、開口455a、455bにおいて、ソース電極層405a、ドレイン電極層405bは表面より該膜厚の2分の1以下(好ましくは3分の1以下)の膜厚分を除去すればよい。
次に、開口455a、455bにおいて露出されたソース電極層405a及びドレイン電極層405bに接するように導電層456a、456bを形成する(図13(D)参照。)導電層456a、456bは抵抗の高い酸化金属領域404a、404bを介さずに、直接抵抗の低いソース電極層405a及びドレイン電極層405bと接して設けられるために、良好な電気的接続(コンタクト)を行うことができる。
導電層456a、456bの上に保護層としてトランジスタ470を覆う絶縁膜を形成してもよい。さらに絶縁膜を覆うことで、開口455a、455b部分より水素、水分などの不純物が酸化物半導体膜403へ侵入することを防止することができる。
以上のように、トランジスタの良好な電気的接続及び安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
(実施の形態4)
本実施の形態では、酸素ドープ処理に用いることができるプラズマ装置(アッシング装置とも呼ぶ)の例を説明する。なお、この装置は、例えば第5世代以降の大型のガラス基板などに対応することができる点で、イオン注入装置などよりも工業的に適している。
図14(A)は、枚葉式マルチチャンバー設備の上面図の一例を示す。図14(B)は、酸素ドープを行うプラズマ装置(アッシング装置とも呼ぶ)の断面図の一例を示す。
図14(A)に示す枚葉式マルチチャンバー設備は、図14(B)に示すプラズマ装置10を3つ有し、被処理基板を収容するカセットポート14を3つ有する基板供給室11や、ロードロック室12や、搬送室13などを有している。基板供給室11に供給された基板は、ロードロック室12と搬送室13を介してプラズマ装置10内の真空チャンバー15に搬送されて酸素ドープが行われる。酸素ドープが終了した基板は、プラズマ装置10からロードロック室12と搬送室13を介して基板供給室に搬送される。なお、基板供給室11及び搬送室13には、被処理基板を搬送するための搬送ロボットがそれぞれ配置されている。
図14(B)を参照すると、プラズマ装置10は、真空チャンバー15を備える。真空チャンバー15の上部には、複数のガス吹き出し口と、プラズマ発生源であるICPコイル16(誘導結合プラズマコイル)が配置されている。
ガス吹き出し口は、プラズマ装置10の上面から見て中央部分に12個配置されている。それぞれのガス吹き出し口は、酸素ガスを供給するためのガス供給源とガス流路17を介して接続されており、ガス供給源は、マスフローコントローラ等を備え、所望の流量(0より多く1000sccm以下)でガス流路17に対して酸素ガスを供給することができる。ガス供給源から供給される酸素ガスは、ガス流路17から12個のガス吹き出し口を介して真空チャンバー15内に供給される。
ICPコイル16は、複数本の帯状の導体を螺旋状に配置してなる。各導体の一端は、インピーダンス調整のためのマッチング回路を介して第1の高周波電源18(13.56MHz)に電気的に接続され、他端は接地されている。
真空チャンバーの下部には、下部電極として機能する基板ステージ19が配置されている。基板ステージ19に設けられた静電チャックなどにより、基板ステージ上に被処理基板20が着脱可能に保持される。基板ステージ19には、加熱機構としてヒータ、冷却機構としてHeガス流路を備えている。基板ステージは、基板バイアス電圧印加用の第2の高周波電源21(3.2MHz)に接続されている。
また、真空チャンバー15には、排気口が設けられ、自動圧力制御弁22(automatic pressure control valve、APCとも呼ぶ。)が備えられる。APCはターボ分子ポンプ23に接続され、さらにターボ分子ポンプ23を介してドライポンプ24に接続される。APCは真空チャンバー内の圧力制御を行い、ターボ分子ポンプ23及びドライポンプ24は、真空チャンバー15内を減圧する。
次に、図14(B)に示す真空チャンバー15内にプラズマを発生させ、被処理基板20に設けられている酸化物半導体膜またはゲート絶縁膜に酸素ドープを行う一例を示す。
まず、ターボ分子ポンプ23及びドライポンプ24などを作動させて、真空チャンバー15内を所望の圧力に保持した後、被処理基板20を真空チャンバー15内の基板ステージに設置する。なお、基板ステージに保持する被処理基板20には少なくとも酸化物半導体膜またはゲート絶縁膜を備えるものとする。本実施の形態では、真空チャンバー15内の圧力を1.33Paに保持する。なお、酸素ガスをガス吹き出し口から真空チャンバー15内に供給する流量を250sccmに設定する。
次いで、第1の高周波電源18からICPコイル16に高周波電力を印加し、プラズマを発生させる。そして、プラズマを発生させた状態を一定時間(30秒以上600秒以下)維持する。なお、ICPコイル16に印加する高周波電力は、1kW以上10kW以下とする。本実施の形態では、6000Wとする。この際、第2の高周波電源21から基板ステージに基板バイアス電力を印加してもよい。本実施の形態では1000Wとする。
本実施の形態では、プラズマを発生させた状態を60秒維持した後、被処理基板20を真空チャンバー15から搬出する。こうして、被処理基板20に設けられている酸化物半導体膜またはゲート絶縁膜に酸素ドープを行うことができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態5)
実施の形態1乃至3のいずれかで一例を示したトランジスタを用いて表示機能を有する半導体装置(表示装置ともいう)を作製することができる。また、トランジスタを含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図12(A)において、第1の基板4001上に設けられた画素部4002を囲むようにして、シール材4005が設けられ、第2の基板4006によって封止されている。図12(A)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された走査線駆動回路4004、信号線駆動回路4003が実装されている。また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPC(Flexible printed circuit)4018a、4018bから供給されている。
図12(B)(C)において、第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、表示素子と共に封止されている。図12(B)(C)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。図12(B)(C)においては、別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。
また図12(B)(C)においては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG(Chip On Glass)方法、ワイヤボンディング方法、或いはTAB(Tape Automated Bonding)方法などを用いることができる。図12(A)は、COG方法により信号線駆動回路4003、走査線駆動回路4004を実装する例であり、図12(B)は、COG方法により信号線駆動回路4003を実装する例であり、図12(C)は、TAB方法により信号線駆動回路4003を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPCもしくはTABテープもしくはTCPが取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
また第1の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、実施の形態1乃至3のいずれかで一例を示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子(液晶表示素子ともいう)、発光素子(発光表示素子ともいう)、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electro Luminescence)素子、有機EL素子等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図6乃至図8を用いて説明する。図6乃至図8は、図12(B)のM−Nにおける断面図に相当する。
図6乃至図8で示すように、半導体装置は接続端子電極4015及び端子電極4016を有しており、接続端子電極4015及び端子電極4016はFPC4018が有する端子と異方性導電膜4019を介して、電気的に接続されている。
接続端子電極4015は、第1の電極層4030と同じ導電膜から形成され、端子電極4016は、トランジスタ4010、4011のソース電極及びドレイン電極と同じ導電膜で形成されている。
また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、トランジスタを複数有しており、図6乃至図8では、画素部4002に含まれるトランジスタ4010と、走査線駆動回路4004に含まれるトランジスタ4011とを例示している。図6では、トランジスタ4010、4011上には絶縁膜4020、絶縁膜4024が設けられ、図7及び図8ではさらに、絶縁層4021が設けられている。なお、絶縁膜4023は下地膜として機能する絶縁膜である。
本実施の形態では、トランジスタ4010、トランジスタ4011として、実施の形態1乃至3のいずれかで示したトランジスタを適用することができる。トランジスタ4010、トランジスタ4011は、電気的特性変動が抑制されており、電気的に安定である。よって、図6乃至図8で示す本実施の形態の半導体装置として信頼性の高い半導体装置を提供することができる。
また、本実施の形態では、絶縁層上において駆動回路用のトランジスタ4011の酸化物半導体膜のチャネル形成領域と重なる位置には導電層が設けられている。導電層を酸化物半導体膜のチャネル形成領域と重なる位置に設けることによって、BT試験前後におけるトランジスタ4011のしきい値電圧の変化量をさらに低減することができる。また、導電層は、電位がトランジスタ4011のゲート電極と同じでもよいし、異なっていても良く、第2のゲート電極として機能させることもできる。また、導電層の電位がGND、0V、或いはフローティング状態であってもよい。
また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部(トランジスタを含む回路部)に作用しないようにする機能(特に静電気に対する静電遮蔽機能)も有する。導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。
画素部4002に設けられたトランジスタ4010は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
図6に表示素子として液晶素子を用いた液晶表示装置の例を示す。図6において、表示素子である液晶素子4013は、第1の電極層4030、第2の電極層4031、及び液晶層4008を含む。なお、液晶層4008を挟持するように配向膜として機能する絶縁膜4032、4033が設けられている。第2の電極層4031は第2の基板4006側に設けられ、第1の電極層4030と第2の電極層4031とは液晶層4008を介して積層する構成となっている。
また4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層4008の膜厚(セルギャップ)を制御するために設けられている。なおスペーサの形状は、柱状に限定されるものではなく、例えば、球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量%以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗率は、1×10Ω・cm以上であり、好ましくは1×1011Ω・cm以上であり、さらに好ましくは1×1012Ω・cm以上である。なお、本明細書における固有抵抗率の値は、20℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。高純度の酸化物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して1/3以下、好ましくは1/5以下の容量の大きさを有する保持容量を設ければ充分である。
本実施の形態で用いる高純度化された酸化物半導体膜を用いたトランジスタは、オフ状態における電流値(オフ電流値)を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いる高純度化された酸化物半導体膜を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することができるため、液晶表示装置の部品点数を削減することができる。
液晶表示装置には、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向(VA)モードを採用した透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、MVA(Multi−Domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASVモードなどを用いることができる。また、画素(ピクセル)をいくつかの領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス(遮光層)、偏光部材、位相差部材、反射防止部材などの光学部材(光学基板)などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、バックライトとして複数の発光ダイオード(LED)を用いて、時間分割表示方式(フィールドシーケンシャル駆動方式)を行うことも可能である。フィールドシーケンシャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うことができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、RGB(Rは赤、Gは緑、Bは青を表す)の三色に限定されない。例えば、RGBW(Wは白を表す)、又はRGBに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図7に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子4513は、画素部4002に設けられたトランジスタ4010と電気的に接続している。なお発光素子4513の構成は、第1の電極層4030、電界発光層4511、第2の電極層4031の積層構造であるが、示した構成に限定されない。発光素子4513から取り出す光の方向などに合わせて、発光素子4513の構成は適宜変えることができる。
隔壁4510は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第1の電極層4030上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層4511は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子4513に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4031及び隔壁4510上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、DLC膜等を形成することができる。また、第1の基板4001、第2の基板4006、及びシール材4005によって封止された空間には充填材4514が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
充填材4514としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能である。電子ペーパーは、電気泳動表示装置(電気泳動ディスプレイ)とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第1の粒子と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第1の粒子または第2の粒子は染料を含み、電界がない場合において移動しないものである。また、第1の粒子の色と第2の粒子の色は異なるもの(無色を含む)とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第1の粒子および第2の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
図8に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。図8の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
トランジスタ4010と接続する第1の電極層4030と、第2の基板4006に設けられた第2の電極層4031との間には黒色領域4615a及び白色領域4615bを有し、周りに液体で満たされているキャビティ4612を含む球形粒子4613が設けられており、球形粒子4613の周囲は樹脂等の充填材4614で充填されている。第2の電極層4031が共通電極(対向電極)に相当する。第2の電極層4031は、共通電位線と電気的に接続される。
なお、図6乃至図8において、第1の基板4001、第2の基板4006としては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
絶縁膜4020は、酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁膜4020の作製方法に特に限定はなく、例えば、プラズマCVD法やスパッタリング法などの成膜方法を用いて作製することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法が好適である。
絶縁膜4024は、スパッタ法を用いて、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよく、トランジスタの保護膜として機能する。
絶縁層4021は、無機絶縁材料又は有機絶縁材料を用いて形成することができる。なお、アクリル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いると、平坦化絶縁膜として好適である。また上記有機絶縁材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
絶縁層4021の形成法は、特に限定されず、その材料に応じて、スパッタリング法、スピンコート法、ディッピング法、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ロールコーティング、カーテンコーティング、ナイフコーティング等を用いることができる。
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対して透光性とする。
表示素子に電圧を印加する第1の電極層及び第2の電極層(画素電極層、共通電極層、対向電極層などともいう)においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第1の電極層4030、第2の電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第1の電極層4030、第2の電極層4031はタングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、白金(Pt)、アルミニウム(Al)、銅(Cu)、銀(Ag)等の金属、又はその合金、若しくはその窒化物から一つ、又は複数種を用いて形成することができる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態1乃至3のいずれかで示したトランジスタを適用することで、信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態6)
実施の形態1乃至3のいずれかで一例を示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
図9(A)に、イメージセンサ機能を有する半導体装置の一例を示す。図9(A)はフォトセンサの等価回路であり、図9(B)はフォトセンサの一部を示す断面図である。
フォトダイオード602は、一方の電極がフォトダイオードリセット信号線658に、他方の電極がトランジスタ640のゲートに電気的に接続されている。トランジスタ640は、ソース又はドレインの一方がフォトセンサ基準信号線672に、ソース又はドレインの他方がトランジスタ656のソース又はドレインの一方に電気的に接続されている。トランジスタ656は、ゲートがゲート信号線659に、ソース又はドレインの他方がフォトセンサ出力信号線671に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体膜を用いるトランジスタと明確に判明できるように、酸化物半導体膜を用いるトランジスタの記号には「OS」と記載している。図9(A)において、トランジスタ640、トランジスタ656は酸化物半導体膜を用いるトランジスタである。
図9(B)は、フォトセンサにおけるフォトダイオード602及びトランジスタ640に示す断面図であり、絶縁表面を有する基板601(TFT基板)上に、センサとして機能するフォトダイオード602及びトランジスタ640が設けられている。フォトダイオード602、トランジスタ640の上には接着層608を用いて基板613が設けられている。
トランジスタ640上には絶縁膜631、保護絶縁膜632、第1の層間絶縁層633、第2の層間絶縁層634が設けられている。フォトダイオード602は、第1の層間絶縁層633上に設けられ、第1の層間絶縁層633上に形成した電極層641と、第2の層間絶縁層634上に設けられた電極層642との間に、第1の層間絶縁層633側から順に第1半導体層606a、第2半導体層606b、及び第3半導体層606cを積層した構造を有している。
本実施の形態では、トランジスタ640として、実施の形態1乃至3のいずれかで示したトランジスタを適用することができる。トランジスタ640、トランジスタ656は、電気的特性変動が抑制されており、電気的に安定であるため、図9で示す本実施の形態の半導体装置として信頼性の高い半導体装置を提供することができる。
電極層641は、第2の層間絶縁層634上に形成された導電層643と電気的に接続し、電極層642は電極層644を介してゲート電極645と電気的に接続している。ゲート電極645は、トランジスタ640のゲート電極と電気的に接続しており、フォトダイオード602はトランジスタ640と電気的に接続している。
ここでは、第1半導体層606aとしてp型の導電型を有する半導体層と、第2半導体層606bとして高抵抗な半導体層(I型半導体層)、第3半導体層606cとしてn型の導電型を有する半導体層を積層するpin型のフォトダイオードを例示している。
第1半導体層606aはp型半導体層であり、p型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第1半導体層606aの形成には13族の不純物元素(例えばボロン(B))を含む半導体材料ガスを用いて、プラズマCVD法により形成する。半導体材料ガスとしてはシラン(SiH)を用いればよい。または、Si、SiHCl、SiHCl、SiCl、SiF等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、LPCVD法、気相成長法、又はスパッタリング法等を用いればよい。第1半導体層606aの膜厚は10nm以上50nm以下となるよう形成することが好ましい。
第2半導体層606bは、I型半導体層(真性半導体層)であり、アモルファスシリコン膜により形成する。第2半導体層606bの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマCVD法により形成する。半導体材料ガスとしては、シラン(SiH)を用いればよい。または、Si、SiHCl、SiHCl、SiCl、SiF等を用いてもよい。第2半導体層606bの形成は、LPCVD法、気相成長法、スパッタリング法等により行っても良い。第2半導体層606bの膜厚は200nm以上1000nm以下となるように形成することが好ましい。
第3半導体層606cは、n型半導体層であり、n型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第3半導体層606cの形成には、15族の不純物元素(例えばリン(P))を含む半導体材料ガスを用いて、プラズマCVD法により形成する。半導体材料ガスとしてはシラン(SiH)を用いればよい。または、Si、SiHCl、SiHCl、SiCl、SiF等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、LPCVD法、気相成長法、又はスパッタリング法等を用いればよい。第3半導体層606cの膜厚は20nm以上200nm以下となるよう形成することが好ましい。
また、第1半導体層606a、第2半導体層606b、及び第3半導体層606cは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶(セミアモルファス(Semi Amorphous Semiconductor:SAS)半導体を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す520cm−1よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す520cm−1とアモルファスシリコンを示す480cm−1の間に微結晶シリコンのラマンスペクトルのピークがある。また、ダングリングボンドを終端するため水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
この微結晶半導体膜は、周波数が数十MHz〜数百MHzの高周波プラズマCVD法、または周波数が1GHz以上のマイクロ波プラズマCVD装置により形成することができる。代表的には、SiH、Si、SiHCl、SiHCl、SiCl、SiFなどを水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を5倍以上200倍以下、好ましくは50倍以上150倍以下、更に好ましくは100倍とする。さらには、シリコンを含む気体中に、CH、C等の炭化物気体、GeH、GeF等のゲルマニウム化気体、F等を混入させてもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、pin型のフォトダイオードはp型の半導体層側を受光面とする方がよい特性を示す。ここでは、pin型のフォトダイオードが形成されている基板601の面からフォトダイオード602が受ける光622を電気信号に変換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側からの光は外乱光となるため、電極層642は遮光性を有する導電膜を用いるとよい。また、n型の半導体層側を受光面として用いることもできる。
第1の層間絶縁層633、第2の層間絶縁層634としては、表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層が好ましい。第1の層間絶縁層633、第2の層間絶縁層634としては、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等の単層、又は積層を用いることができる。
絶縁膜631、保護絶縁膜632、第1の層間絶縁層633、第2の層間絶縁層634としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、スピンコート法、ディッピング法、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ロールコーティング、カーテンコーティング、ナイフコーティング等を用いて形成することができる。
フォトダイオード602に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
トランジスタ640として、実施の形態1乃至3のいずれかで一例を示したトランジスタを用いることができる。水素、水分、水酸基又は水素化物(水素化合物ともいう)などの不純物を意図的に排除することで高純度化され、また、酸素ドープ処理により酸素を過剰に含有する酸化物半導体膜を含むトランジスタは、トランジスタの電気的特性変動が抑制されており、電気的に安定である。よって、信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態7)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した液晶表示装置を具備する電子機器の例について説明する。
図10(A)は電子書籍(E−bookともいう)であり、筐体9630、表示部9631、操作キー9632、太陽電池9633、充放電制御回路9634を有することができる。図10(A)に示した電子書籍は、様々な情報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有することができる。なお、図10(A)では充放電制御回路9634の一例としてバッテリー9635、DCDCコンバータ(以下、コンバータと略記)9636を有する構成について示している。上記他の実施の形態のいずれかで示した半導体装置を表示部9631に適用することにより、信頼性の高い電子書籍とすることができる。
図10(A)に示す構成とすることにより、表示部9631として半透過型、又は反射型の液晶表示装置を用いる場合、比較的明るい状況下での使用も予想され、太陽電池9633による発電、及びバッテリー9635での充電を効率よく行うことができ、好適である。なお太陽電池9633は、筐体9630の空きスペース(表面や裏面)に適宜設けることができるため、効率的なバッテリー9635の充電を行う構成とすることができるため好適である。なおバッテリー9635としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また図10(A)に示す充放電制御回路9634の構成、及び動作について図10(B)にブロック図を示し説明する。図10(B)には、太陽電池9633、バッテリー9635、コンバータ9636、コンバータ9637、スイッチSW1乃至SW3、表示部9631について示しており、バッテリー9635、コンバータ9636、コンバータ9637、スイッチSW1乃至SW3が充放電制御回路9634に対応する箇所となる。
まず外光により太陽電池9633により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー9635を充電するための電圧となるようコンバータ9636で昇圧または降圧がなされる。そして、表示部9631の動作に太陽電池9633からの電力が用いられる際にはスイッチSW1をオンにし、コンバータ9637で表示部9631に必要な電圧に昇圧または降圧をすることとなる。また、表示部9631での表示を行わない際には、SW1をオフにし、SW2をオンにしてバッテリー9635の充電を行う構成とすればよい。
次いで外光により太陽電池9633により発電がされない場合の動作の例について説明する。バッテリー9635に蓄電された電力は、スイッチSW3をオンにすることでコンバータ9637により昇圧または降圧がなされる。そして、表示部9631の動作にバッテリー9635からの電力が用いられることとなる。
なお太陽電池9633については、充電手段の一例として示したが、他の手段によるバッテリー9635の充電を行う構成であってもよい。また他の充電手段を組み合わせて行う構成としてもよい。
図11(A)は、ノート型のパーソナルコンピュータであり、本体3001、筐体3002、表示部3003、キーボード3004などによって構成されている。上記他の実施の形態のいずれかで示した半導体装置を表示部3003に適用することにより、信頼性の高いノート型のパーソナルコンピュータとすることができる。
図11(B)は、携帯情報端末(PDA)であり、本体3021には表示部3023と、外部インターフェイス3025と、操作ボタン3024等が設けられている。また操作用の付属品としてスタイラス3022がある。上記他の実施の形態のいずれかで示した半導体装置を表示部3023に適用することにより、より信頼性の高い携帯情報端末(PDA)とすることができる。
図11(C)は、電子書籍の一例を示している。例えば、電子書籍2700は、筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み込まれている。表示部2705および表示部2707は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部(図11(C)では表示部2705)に文章を表示し、左側の表示部(図11(C)では表示部2707)に画像を表示することができる。上記他の実施の形態のいずれかで示した半導体装置を表示部2705、表示部2707に適用することにより、信頼性の高い電子書籍2700とすることができる。
また、図11(C)では、筐体2701に操作部などを備えた例を示している。例えば、筐体2701において、電源2721、操作キー2723、スピーカー2725などを備えている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子など)、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図11(D)は、携帯電話であり、筐体2800及び筐体2801の二つの筐体で構成されている。筐体2801には、表示パネル2802、スピーカー2803、マイクロフォン2804、ポインティングデバイス2806、カメラ用レンズ2807、外部接続端子2808などを備えている。また、筐体2800には、携帯電話の充電を行う太陽電池セル2810、外部メモリスロット2811などを備えている。また、アンテナは筐体2801内部に内蔵されている。上記他の実施の形態のいずれかで示した半導体装置を表示パネル2802に適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル2802はタッチパネルを備えており、図11(D)には映像表示されている複数の操作キー2805を点線で示している。なお、太陽電池セル2810で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル2802は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル2802と同一面上にカメラ用レンズ2807を備えているため、テレビ電話が可能である。スピーカー2803及びマイクロフォン2804は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体2800と筐体2801は、スライドし、図11(D)のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子2808はACアダプタ及びUSBケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット2811に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図11(E)は、デジタルビデオカメラであり、本体3051、表示部(A)3057、接眼部3053、操作スイッチ3054、表示部(B)3055、バッテリー3056などによって構成されている。上記他の実施の形態のいずれかで示した半導体装置を表示部(A)3057、表示部(B)3055に適用することにより、信頼性の高いデジタルビデオカメラとすることができる。
図11(F)は、テレビジョン装置の一例を示している。テレビジョン装置9600は、筐体9601に表示部9603が組み込まれている。表示部9603により、映像を表示することが可能である。また、ここでは、スタンド9605により筐体9601を支持した構成を示している。上記他の実施の形態のいずれかで示した半導体装置を表示部9603に適用することにより、信頼性の高いテレビジョン装置9600とすることができる。
テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

Claims (7)

  1. ゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜に酸素ドープ処理を行って、前記ゲート絶縁膜に酸素原子を供給し、
    前記ゲート絶縁膜上の前記ゲート電極層と重畳する領域に酸化物半導体膜を形成し、
    前記酸化物半導体膜に熱処理を行って、前記酸化物半導体膜中の水素原子を除去し、
    前記酸化物半導体膜と電気的に接続するソース電極層及びドレイン電極層を形成し、
    前記酸化物半導体膜、前記ソース電極層及び前記ドレイン電極層上に前記酸化物半導体膜に接して絶縁膜を形成することを特徴とする半導体装置の作製方法。
  2. 化学量論比の1倍を超えて4倍までの比率の酸素原子が含まれるように、前記ゲート絶縁膜に酸素ドープ処理を行う請求項1に記載の半導体装置の作製方法。
  3. 前記ゲート絶縁膜または前記絶縁膜として、前記酸化物半導体膜の成分元素を含む絶縁膜を形成する請求項1又は請求項2に記載の半導体装置の作製方法。
  4. 前記ゲート絶縁膜または前記絶縁膜として、前記酸化物半導体膜の成分元素を含む絶縁膜と、当該絶縁膜の成分元素とは異なる元素を含む膜を形成する請求項1乃至3のいずれか一に記載の半導体装置の作製方法。
  5. 前記ゲート絶縁膜または前記絶縁膜として、酸化ガリウムを含む絶縁膜を形成する請求項1乃至4のいずれか一に記載の半導体装置の作製方法。
  6. 前記ゲート絶縁膜または前記絶縁膜として、酸化ガリウムを含む絶縁膜と、酸化ガリウムとは異なる材料を含む膜を形成する請求項1乃至5のいずれか一に記載の半導体装置の作製方法。
  7. 前記絶縁膜を覆うように、窒素を含有する絶縁膜を形成する請求項1乃至6のいずれか一に記載の半導体装置の作製方法。
JP2011094985A 2010-04-23 2011-04-21 半導体装置の作製方法 Active JP5844993B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011094985A JP5844993B2 (ja) 2010-04-23 2011-04-21 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010100316 2010-04-23
JP2010100316 2010-04-23
JP2011094985A JP5844993B2 (ja) 2010-04-23 2011-04-21 半導体装置の作製方法

Related Child Applications (3)

Application Number Title Priority Date Filing Date
JP2012176191A Division JP5106701B2 (ja) 2010-04-23 2012-08-08 半導体装置の作製方法
JP2014246903A Division JP5923591B2 (ja) 2010-04-23 2014-12-05 半導体装置の作製方法
JP2015227239A Division JP6031582B2 (ja) 2010-04-23 2015-11-20 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2011243973A true JP2011243973A (ja) 2011-12-01
JP2011243973A5 JP2011243973A5 (ja) 2014-05-29
JP5844993B2 JP5844993B2 (ja) 2016-01-20

Family

ID=44816150

Family Applications (9)

Application Number Title Priority Date Filing Date
JP2011094985A Active JP5844993B2 (ja) 2010-04-23 2011-04-21 半導体装置の作製方法
JP2012176191A Active JP5106701B2 (ja) 2010-04-23 2012-08-08 半導体装置の作製方法
JP2014246903A Active JP5923591B2 (ja) 2010-04-23 2014-12-05 半導体装置の作製方法
JP2015227239A Active JP6031582B2 (ja) 2010-04-23 2015-11-20 半導体装置の作製方法
JP2016082635A Active JP6231152B2 (ja) 2010-04-23 2016-04-18 半導体装置の作製方法
JP2017201838A Active JP6370981B2 (ja) 2010-04-23 2017-10-18 半導体装置
JP2018131232A Active JP6611869B2 (ja) 2010-04-23 2018-07-11 半導体装置
JP2019196365A Active JP6870056B2 (ja) 2010-04-23 2019-10-29 半導体装置
JP2021068516A Active JP7167232B2 (ja) 2010-04-23 2021-04-14 半導体装置

Family Applications After (8)

Application Number Title Priority Date Filing Date
JP2012176191A Active JP5106701B2 (ja) 2010-04-23 2012-08-08 半導体装置の作製方法
JP2014246903A Active JP5923591B2 (ja) 2010-04-23 2014-12-05 半導体装置の作製方法
JP2015227239A Active JP6031582B2 (ja) 2010-04-23 2015-11-20 半導体装置の作製方法
JP2016082635A Active JP6231152B2 (ja) 2010-04-23 2016-04-18 半導体装置の作製方法
JP2017201838A Active JP6370981B2 (ja) 2010-04-23 2017-10-18 半導体装置
JP2018131232A Active JP6611869B2 (ja) 2010-04-23 2018-07-11 半導体装置
JP2019196365A Active JP6870056B2 (ja) 2010-04-23 2019-10-29 半導体装置
JP2021068516A Active JP7167232B2 (ja) 2010-04-23 2021-04-14 半導体装置

Country Status (5)

Country Link
US (3) US8945982B2 (ja)
JP (9) JP5844993B2 (ja)
KR (3) KR101877377B1 (ja)
TW (3) TWI524430B (ja)
WO (1) WO2011132625A1 (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011258804A (ja) * 2010-06-10 2011-12-22 Fujifilm Corp 電界効果型トランジスタ及びその製造方法
KR20130071373A (ko) * 2011-12-20 2013-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2013131582A (ja) * 2011-12-20 2013-07-04 Semiconductor Energy Lab Co Ltd 半導体装置
WO2013111756A1 (en) * 2012-01-25 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2013153156A (ja) * 2011-12-27 2013-08-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2013236066A (ja) * 2012-04-13 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR20140050542A (ko) * 2012-10-19 2014-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP2014132646A (ja) * 2012-12-03 2014-07-17 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9184297B2 (en) 2012-07-20 2015-11-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a void portion in an insulation film and method for manufacturing a semiconductor device comprising a void portion in an insulating film
JP2016063225A (ja) * 2014-09-12 2016-04-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2016097936A1 (ja) * 2014-12-18 2016-06-23 株式会社半導体エネルギー研究所 半導体装置、表示装置、表示モジュールおよび電子機器
JP2017139459A (ja) * 2016-01-28 2017-08-10 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、モジュールおよび電子機器とその作製方法
JP2017157848A (ja) * 2011-11-25 2017-09-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2018006766A (ja) * 2012-04-12 2018-01-11 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の製造方法
KR101889020B1 (ko) * 2011-12-19 2018-09-21 엘지디스플레이 주식회사 유기전계 발광소자
JP2020017735A (ja) * 2014-10-28 2020-01-30 株式会社半導体エネルギー研究所 半導体装置の作製方法

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101610606B1 (ko) * 2009-07-03 2016-04-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101974927B1 (ko) 2010-04-23 2019-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR102344452B1 (ko) 2010-04-23 2021-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011142467A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9496405B2 (en) 2010-05-20 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device including step of adding cation to oxide semiconductor layer
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101872927B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105957802A (zh) 2010-05-21 2016-09-21 株式会社半导体能源研究所 半导体装置及其制造方法
KR20130077839A (ko) 2010-05-21 2013-07-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101801960B1 (ko) 2010-07-01 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
EP2657974B1 (en) * 2010-12-20 2017-02-08 Sharp Kabushiki Kaisha Semiconductor device and display device
TWI658516B (zh) * 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
CN105931967B (zh) 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9117920B2 (en) * 2011-05-19 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using oxide semiconductor
US8643008B2 (en) 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102108572B1 (ko) 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
US8772094B2 (en) * 2011-11-25 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102072244B1 (ko) * 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US8748240B2 (en) 2011-12-22 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20130221345A1 (en) 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
US9006024B2 (en) 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20150029000A (ko) * 2012-06-29 2015-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9166021B2 (en) 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2014082388A (ja) 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP6204145B2 (ja) 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
WO2014065343A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN203085533U (zh) * 2012-10-26 2013-07-24 京东方科技集团股份有限公司 阵列基板和显示装置
FR2998580B1 (fr) * 2012-11-26 2016-10-21 Institut De Rech Pour Le Developpement Ird Marqueurs moleculaires et methodes pour l'identification des genotypes de palmier dattier
TWI483298B (zh) * 2012-12-04 2015-05-01 Chunghwa Picture Tubes Ltd 畫素結構的製造方法以及導體結構的製造方法
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI505476B (zh) * 2012-12-27 2015-10-21 E Ink Holdings Inc 薄膜電晶體結構
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
KR102153110B1 (ko) 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
US9099861B2 (en) * 2013-05-23 2015-08-04 Inpaq Technology Co., Ltd. Over-voltage protection device and method for preparing the same
KR102232133B1 (ko) 2013-08-22 2021-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6440457B2 (ja) 2013-11-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
JP6444714B2 (ja) 2013-12-20 2018-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
KR20160126991A (ko) 2014-02-28 2016-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US9818976B2 (en) * 2014-05-13 2017-11-14 Apple Inc. Encapsulation layers with improved reliability
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102337370B1 (ko) * 2014-10-22 2021-12-09 삼성디스플레이 주식회사 반도체 소자 및 반도체 소자의 제조 방법
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
JP6647846B2 (ja) 2014-12-08 2020-02-14 株式会社半導体エネルギー研究所 半導体装置
CN104538405B (zh) * 2015-01-04 2018-02-27 京东方科技集团股份有限公司 一种阵列基板及其制造方法和显示装置
KR102669385B1 (ko) 2015-02-04 2024-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제조 방법, 또는 반도체 장치를 포함하는 표시 장치
JP6758844B2 (ja) 2015-02-13 2020-09-23 株式会社半導体エネルギー研究所 表示装置
US10002970B2 (en) 2015-04-30 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, or display device including the same
KR102549926B1 (ko) * 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
JP6617045B2 (ja) * 2016-02-02 2019-12-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6620674B2 (ja) 2016-05-26 2019-12-18 株式会社オートネットワーク技術研究所 給電制御装置、給電制御方法及びコンピュータプログラム
CN110226219B (zh) * 2017-02-07 2023-12-08 株式会社半导体能源研究所 半导体装置以及半导体装置的制造方法
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
KR102280754B1 (ko) * 2017-08-10 2021-07-21 엘에스엠트론 주식회사 내장형 안테나를 갖는 무선통신칩, 무선통신칩용 내장형 안테나, 및 내장형 안테나를 갖는 무선통신칩의 제조 방법
CN111095513B (zh) 2017-08-18 2023-10-31 应用材料公司 高压高温退火腔室
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN111095524B (zh) 2017-09-12 2023-10-03 应用材料公司 用于使用保护阻挡物层制造半导体结构的设备和方法
CN117936417A (zh) 2017-11-11 2024-04-26 微材料有限责任公司 用于高压处理腔室的气体输送系统
WO2019099255A2 (en) 2017-11-17 2019-05-23 Applied Materials, Inc. Condenser system for high pressure processing system
WO2019173006A1 (en) * 2018-03-09 2019-09-12 Applied Materials, Inc. High pressure annealing process for metal containing materials
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11482600B1 (en) * 2019-09-05 2022-10-25 United States of America as represented by Wright-Patterson the Secretary of the Air Force Alignment-tolerant gallium oxide device
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
US11929421B2 (en) 2020-04-27 2024-03-12 James Dalton Bell Isotope-modified hafnium and semiconductor dielectrics
CN112530978B (zh) * 2020-12-01 2024-02-13 京东方科技集团股份有限公司 开关器件结构及其制备方法、薄膜晶体管膜层、显示面板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201366A (ja) * 2006-01-30 2007-08-09 Canon Inc 電界効果型トランジスタ
JP2009224737A (ja) * 2008-03-19 2009-10-01 Fujifilm Corp 酸化ガリウムを主成分とする金属酸化物からなる絶縁膜およびその製造方法
WO2010002608A2 (en) * 2008-07-02 2010-01-07 Applied Materials, Inc. Thin film transistors using multiple active channel layers
JP2010016163A (ja) * 2008-07-03 2010-01-21 Sony Corp 薄膜トランジスタおよび表示装置
JP2010021520A (ja) * 2008-07-08 2010-01-28 Samsung Mobile Display Co Ltd 薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備える平板表示装置
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法
JP2010062549A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010080947A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法

Family Cites Families (242)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US4566913A (en) * 1984-07-30 1986-01-28 International Business Machines Corporation Rapid thermal annealing of silicon dioxide for reduced electron trapping
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2721157B2 (ja) 1987-03-26 1998-03-04 株式会社東芝 半導体装置
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
DE69120574T2 (de) 1990-03-27 1996-11-28 Toshiba Kawasaki Kk Ohmscher Kontakt-Dünnschichttransistor
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
JPH04226079A (ja) 1990-04-17 1992-08-14 Canon Inc 半導体装置及びその製造方法及びそれを有する電子回路装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05323373A (ja) 1992-05-22 1993-12-07 Fujitsu Ltd 薄膜トランジスタパネルの製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10313114A (ja) * 1997-05-14 1998-11-24 Nec Corp 半導体装置の製造方法
JPH10335325A (ja) 1997-05-29 1998-12-18 Seiko Epson Corp 酸化硅素膜形成方法
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JPH11233780A (ja) 1998-02-16 1999-08-27 Matsushita Electric Ind Co Ltd 半導体素子の製造方法と液晶表示パネル
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4363684B2 (ja) 1998-09-02 2009-11-11 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ基板およびこれを用いた液晶表示装置
JP4581159B2 (ja) 1998-10-08 2010-11-17 ソニー株式会社 半導体装置およびその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TWI286338B (en) 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2001358111A (ja) * 2000-06-12 2001-12-26 Toshiba Corp ウェーハ洗浄方法及び半導体装置の製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4462775B2 (ja) * 2001-03-02 2010-05-12 Nec液晶テクノロジー株式会社 パターン形成方法及びそれを用いた液晶表示装置の製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
CN100399487C (zh) * 2001-04-24 2008-07-02 松下电工株式会社 场致发射型电子源及其制法
WO2006025347A1 (ja) 2004-08-31 2006-03-09 National University Corporation Tohoku University 銅合金及び液晶表示装置
JP2003086604A (ja) 2001-09-10 2003-03-20 Advanced Lcd Technologies Development Center Co Ltd 薄膜半導体装置及びその基板ならびにその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2005515497A (ja) 2002-01-15 2005-05-26 サムスン エレクトロニクス カンパニー リミテッド 表示装置用配線及びその製造方法、その配線を含む薄膜トランジスタアレイ基板及びその製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
TWI281690B (en) 2003-05-09 2007-05-21 Toshiba Corp Pattern forming method, and manufacturing method for semiconductor using the same
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
CN101219401A (zh) 2003-06-20 2008-07-16 松下电器产业株式会社 多孔体及其制造方法
KR100997963B1 (ko) 2003-06-30 2010-12-02 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR100546209B1 (ko) 2003-07-09 2006-01-24 매그나칩 반도체 유한회사 반도체 소자의 구리 배선 형성 방법
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4147585B2 (ja) * 2003-12-25 2008-09-10 日本精機株式会社 基板の脱水方法及び脱水装置
JP4478038B2 (ja) 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
JP2005303003A (ja) * 2004-04-12 2005-10-27 Kobe Steel Ltd 表示デバイスおよびその製法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126730B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
JP5118810B2 (ja) * 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4953580B2 (ja) 2005-03-03 2012-06-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US8318554B2 (en) 2005-04-28 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method of forming gate insulating film for thin film transistors using plasma oxidation
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
KR20070019458A (ko) 2005-08-12 2007-02-15 삼성전자주식회사 배선 및 그 형성 방법과 박막 트랜지스터 기판 및 그 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP2007073561A (ja) 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2007073558A (ja) 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP4870404B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4958253B2 (ja) 2005-09-02 2012-06-20 財団法人高知県産業振興センター 薄膜トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP3614442A3 (en) * 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
EP1935027B1 (en) 2005-10-14 2017-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4781776B2 (ja) * 2005-10-24 2011-09-28 三菱電機株式会社 配線基板、表示装置及び配線基板の製造方法
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP5016831B2 (ja) 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
KR101315282B1 (ko) 2006-04-27 2013-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 사용한 전자기기
JP5135709B2 (ja) 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP2008013848A (ja) 2006-06-08 2008-01-24 Tokyo Electron Ltd 成膜装置及び成膜方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
TWI307171B (en) 2006-07-03 2009-03-01 Au Optronics Corp Method for manufacturing bottom substrate of liquid crystal display device
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
US8338278B2 (en) 2006-12-04 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device with crystallized semiconductor film
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
TWI335064B (en) 2006-12-18 2010-12-21 United Microelectronics Corp Treatment method of semiconductor, method for manufacturing mos and mos structure
JP5352081B2 (ja) 2006-12-20 2013-11-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5465825B2 (ja) 2007-03-26 2014-04-09 出光興産株式会社 半導体装置、半導体装置の製造方法及び表示装置
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7633164B2 (en) 2007-04-10 2009-12-15 Tohoku University Liquid crystal display device and manufacturing method therefor
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US8748879B2 (en) 2007-05-08 2014-06-10 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and a method for producing the same
JP5121299B2 (ja) 2007-05-09 2013-01-16 アルティアム サービシズ リミテッド エルエルシー 液晶表示装置
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ZnO 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
JP5196467B2 (ja) 2007-05-30 2013-05-15 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP2009016782A (ja) 2007-06-04 2009-01-22 Tokyo Electron Ltd 成膜方法及び成膜装置
JP5248063B2 (ja) 2007-08-30 2013-07-31 株式会社日立ハイテクノロジーズ 半導体素子加工方法
JP2009065012A (ja) 2007-09-07 2009-03-26 Konica Minolta Holdings Inc 薄膜トランジスタ
TWI453915B (zh) 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
US8232598B2 (en) 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
TWI425639B (zh) * 2007-10-22 2014-02-01 Au Optronics Corp 一種薄膜電晶體及其製造方法
WO2009060922A1 (en) 2007-11-05 2009-05-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device having the thin film transistor
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US20100295042A1 (en) 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5319961B2 (ja) 2008-05-30 2013-10-16 富士フイルム株式会社 半導体素子の製造方法
KR101510212B1 (ko) * 2008-06-05 2015-04-10 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5510767B2 (ja) 2008-06-19 2014-06-04 出光興産株式会社 薄膜トランジスタおよびその製造方法
JP5430248B2 (ja) 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
TWI473896B (zh) 2008-06-27 2015-02-21 Idemitsu Kosan Co From InGaO 3 (ZnO) crystal phase, and a method for producing the same
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010021170A (ja) 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
KR20100010888A (ko) 2008-07-23 2010-02-02 한국전자통신연구원 Zto 박막의 제조방법, 이를 적용한 박막 트랜지스터 및 박막 트랜지스터의 제조방법
US20100019239A1 (en) 2008-07-23 2010-01-28 Electronics And Telecommunications Research Institute Method of fabricating zto thin film, thin film transistor employing the same, and method of fabricating thin film transistor
JP2010030824A (ja) * 2008-07-28 2010-02-12 Idemitsu Kosan Co Ltd 金属相含有酸化インジウム焼結体及びその製造方法
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5616038B2 (ja) 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI626744B (zh) 2008-07-31 2018-06-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
KR20100023151A (ko) 2008-08-21 2010-03-04 삼성모바일디스플레이주식회사 박막 트랜지스터 및 그 제조방법
JP5501586B2 (ja) 2008-08-22 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP2010062276A (ja) 2008-09-03 2010-03-18 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
JP5339825B2 (ja) 2008-09-09 2013-11-13 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR101681483B1 (ko) * 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101545460B1 (ko) 2008-09-12 2015-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
JP2010070409A (ja) * 2008-09-17 2010-04-02 Idemitsu Kosan Co Ltd 酸化物焼結体の製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101490148B1 (ko) 2008-09-19 2015-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JPWO2010032422A1 (ja) 2008-09-19 2012-02-02 出光興産株式会社 酸化物焼結体及びスパッタリングターゲット
JP2010087300A (ja) 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
JP5552753B2 (ja) 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103730509B (zh) 2008-11-07 2018-03-30 株式会社半导体能源研究所 半导体器件
TWI606595B (zh) 2008-11-07 2017-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
TWI585955B (zh) 2008-11-28 2017-06-01 半導體能源研究所股份有限公司 光感測器及顯示裝置
WO2010071034A1 (en) * 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
JP5066122B2 (ja) 2009-03-23 2012-11-07 株式会社東芝 パターン形成方法
KR101610606B1 (ko) 2009-07-03 2016-04-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5403464B2 (ja) 2009-08-14 2014-01-29 Nltテクノロジー株式会社 薄膜デバイス及びその製造方法
WO2011048959A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101799265B1 (ko) 2009-11-13 2017-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP3550604A1 (en) 2009-12-25 2019-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101913657B1 (ko) 2010-02-26 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
KR102114012B1 (ko) 2010-03-05 2020-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5731244B2 (ja) 2010-03-26 2015-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102822980B (zh) 2010-03-26 2015-12-16 株式会社半导体能源研究所 半导体装置的制造方法
KR20130062919A (ko) 2010-03-26 2013-06-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
US9147768B2 (en) 2010-04-02 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor and a metal oxide film
US9196739B2 (en) 2010-04-02 2015-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor film and metal oxide film
KR102436902B1 (ko) 2010-04-02 2022-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105810752B (zh) 2010-04-02 2019-11-19 株式会社半导体能源研究所 半导体装置
US8884282B2 (en) 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9190522B2 (en) 2010-04-02 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor
WO2011125806A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101974927B1 (ko) 2010-04-23 2019-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR102344452B1 (ko) 2010-04-23 2021-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011135987A1 (en) 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011142467A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201366A (ja) * 2006-01-30 2007-08-09 Canon Inc 電界効果型トランジスタ
JP2009224737A (ja) * 2008-03-19 2009-10-01 Fujifilm Corp 酸化ガリウムを主成分とする金属酸化物からなる絶縁膜およびその製造方法
WO2010002608A2 (en) * 2008-07-02 2010-01-07 Applied Materials, Inc. Thin film transistors using multiple active channel layers
JP2010016163A (ja) * 2008-07-03 2010-01-21 Sony Corp 薄膜トランジスタおよび表示装置
JP2010021520A (ja) * 2008-07-08 2010-01-28 Samsung Mobile Display Co Ltd 薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備える平板表示装置
JP2010062549A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法
JP2010080947A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011258804A (ja) * 2010-06-10 2011-12-22 Fujifilm Corp 電界効果型トランジスタ及びその製造方法
JP2017157848A (ja) * 2011-11-25 2017-09-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101889020B1 (ko) * 2011-12-19 2018-09-21 엘지디스플레이 주식회사 유기전계 발광소자
KR102108573B1 (ko) * 2011-12-20 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20130071373A (ko) * 2011-12-20 2013-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2013131582A (ja) * 2011-12-20 2013-07-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013149967A (ja) * 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013153156A (ja) * 2011-12-27 2013-08-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
WO2013111756A1 (en) * 2012-01-25 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US10243081B2 (en) 2012-01-25 2019-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9293589B2 (en) 2012-01-25 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2018006766A (ja) * 2012-04-12 2018-01-11 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の製造方法
JP2013236066A (ja) * 2012-04-13 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US10153307B2 (en) 2012-04-13 2018-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with reduced electrostatic discharge (ESD) in a manufacturing process
US11515426B2 (en) 2012-07-20 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a void region insulating film
US9780219B2 (en) 2012-07-20 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9548393B2 (en) 2012-07-20 2017-01-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an insulating layer including a void
US9905696B2 (en) 2012-07-20 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10693010B2 (en) 2012-07-20 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11935959B2 (en) 2012-07-20 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film comprising nanocrystal
US9184297B2 (en) 2012-07-20 2015-11-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a void portion in an insulation film and method for manufacturing a semiconductor device comprising a void portion in an insulating film
US10347768B2 (en) 2012-07-20 2019-07-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having insulating film including low-density region
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
KR20140050542A (ko) * 2012-10-19 2014-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP2014132646A (ja) * 2012-12-03 2014-07-17 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9905703B2 (en) 2012-12-03 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2016063225A (ja) * 2014-09-12 2016-04-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2020017735A (ja) * 2014-10-28 2020-01-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11158745B2 (en) 2014-10-28 2021-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US11862454B2 (en) 2014-10-28 2024-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
WO2016097936A1 (ja) * 2014-12-18 2016-06-23 株式会社半導体エネルギー研究所 半導体装置、表示装置、表示モジュールおよび電子機器
JP2017139459A (ja) * 2016-01-28 2017-08-10 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、モジュールおよび電子機器とその作製方法

Also Published As

Publication number Publication date
JP2021121021A (ja) 2021-08-19
TWI524430B (zh) 2016-03-01
JP2020014028A (ja) 2020-01-23
JP2018032869A (ja) 2018-03-01
WO2011132625A1 (en) 2011-10-27
TW201727767A (zh) 2017-08-01
US20110263091A1 (en) 2011-10-27
JP5923591B2 (ja) 2016-05-24
JP2016105476A (ja) 2016-06-09
KR20130055607A (ko) 2013-05-28
JP2015065467A (ja) 2015-04-09
JP2016157967A (ja) 2016-09-01
JP6031582B2 (ja) 2016-11-24
JP6370981B2 (ja) 2018-08-08
US20160322506A1 (en) 2016-11-03
TWI624877B (zh) 2018-05-21
JP2018195834A (ja) 2018-12-06
US9390918B2 (en) 2016-07-12
JP7167232B2 (ja) 2022-11-08
US20150125991A1 (en) 2015-05-07
TW201203388A (en) 2012-01-16
JP6870056B2 (ja) 2021-05-12
TW201611131A (zh) 2016-03-16
JP5844993B2 (ja) 2016-01-20
JP2012253375A (ja) 2012-12-20
TWI587401B (zh) 2017-06-11
KR20130045418A (ko) 2013-05-03
US8945982B2 (en) 2015-02-03
KR101877377B1 (ko) 2018-07-11
JP6611869B2 (ja) 2019-11-27
JP6231152B2 (ja) 2017-11-15
US9978878B2 (en) 2018-05-22
JP5106701B2 (ja) 2012-12-26
KR20170122294A (ko) 2017-11-03

Similar Documents

Publication Publication Date Title
JP6611869B2 (ja) 半導体装置
JP6488271B2 (ja) 半導体装置の作製方法
JP6178363B2 (ja) 半導体装置の作製方法
JP5973596B2 (ja) 半導体装置の作製方法
JP5789403B2 (ja) 半導体装置の作製方法
JP5798364B2 (ja) 半導体装置の作製方法
JP5879044B2 (ja) 半導体装置の作製方法
JP5216883B2 (ja) 半導体装置の作製方法
JP2011258939A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140410

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140410

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150806

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151120

R150 Certificate of patent or registration of utility model

Ref document number: 5844993

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250