JP4581159B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 138
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000012535 impurity Substances 0.000 claims description 121
- 239000000758 substrate Substances 0.000 claims description 96
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 70
- 229910052710 silicon Inorganic materials 0.000 claims description 70
- 239000010703 silicon Substances 0.000 claims description 70
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 53
- 239000003870 refractory metal Substances 0.000 claims description 50
- 229910052757 nitrogen Inorganic materials 0.000 claims description 39
- 239000001301 oxygen Substances 0.000 claims description 38
- 229910052760 oxygen Inorganic materials 0.000 claims description 38
- 229910021332 silicide Inorganic materials 0.000 claims description 34
- 238000005468 ion implantation Methods 0.000 claims description 33
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 33
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 31
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 19
- 229910052796 boron Inorganic materials 0.000 claims description 19
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 83
- 230000015556 catabolic process Effects 0.000 description 29
- 239000004020 conductor Substances 0.000 description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- -1 WSix Chemical compound 0.000 description 20
- 238000000151 deposition Methods 0.000 description 20
- 150000002500 ions Chemical class 0.000 description 20
- 230000008021 deposition Effects 0.000 description 18
- 238000010438 heat treatment Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 16
- 239000000463 material Substances 0.000 description 15
- 230000000694 effects Effects 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 12
- 239000007789 gas Substances 0.000 description 12
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 11
- 239000002356 single layer Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000007772 electrode material Substances 0.000 description 9
- 230000009467 reduction Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 230000001133 acceleration Effects 0.000 description 6
- 230000001186 cumulative effect Effects 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 description 6
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 230000001698 pyrogenic effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000011835 investigation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- XQMTUIZTZJXUFM-UHFFFAOYSA-N tetraethoxy silicate Chemical compound CCOO[Si](OOCC)(OOCC)OOCC XQMTUIZTZJXUFM-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
- H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に基板上に形成された絶縁膜との境界にある導電性材料の仕事関数が、基板材料のエネルギーバンドギャップのほぼ中央であるＭｉｄ−Ｇａｐ近辺に制御された導電層を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
（１）近年の半導体装置においては、基板としてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることによって素子間の完全な分離が容易になってきている。また、かかるＳＯＩ基板を用いると、ＣＭＯＳＴｒ（相補型ＭＯＳトランジスタ）に特有なラッチアップやソフトエラーの制御が可能になることが知られており、比較的早期から、５００ｎｍ程度の厚さのＳｉ活性層を有するＳＯＩ基板を用いて、ＣＭＯＳＴｒが構成されたＬＳＩの高速、高信頼性化の検討が行われてきた。
【０００３】
また最近では、ＳＯＩ基板表面のＳｉ活性層をさらに１００ｎｍ程度まで薄く、かつ、チャネル領域の不純物濃度を比較的低く制御して、ほぼＳｉ活性層全体を空乏化させる（完全空乏型とする。）と、短チャンネル効果の抑制やＭＯＳＴｒ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ）の電流駆動能力の向上等の優れた特性が得られることがわかってきた。
【０００４】
一方、ゲート電極材としては、従来からｎ型不純物がドープされたポリシリコン （ｎ+ Ｐｏｌｙ−Ｓｉ）が多用されている。しかし、ｎ+ Ｐｏｌｙ−Ｓｉをゲート電極材に用いて、ＮＭＯＳＴｒ（ｎチャネルＭＯＳトランジスタ）のＶｔｈ（しきい値電圧）を通常のエンハンスメント・タイプＭＯＳＴｒ（ＭＯＳトランジスタ）の０．５〜１．０Ｖ付近に設定するためには、チャネル領域の不純物濃度を約１０17／ｃｍ3 以上にすることが必要である。
【０００５】
また、完全空乏型のエンハンスメントタイプのＭＯＳＴｒを作成するために、ゲート電極材料として、ｎ+ Ｐｏｌｙ−Ｓｉの代わりにｐ型不純物であるホウ素がドープされたポリシリコン（ｐ+ Ｐｏｌｙ−Ｓｉ）をＮＭＯＳＴｒのゲート電極に用いる方法が検討されている。
【０００６】
このｐ+ Ｐｏｌｙ−ＳｉをＮＭＯＳＴｒのゲート電極に用いる方法においては、チャネル領域に不純物を含ませない（Ｎｏｎ−Ｄｏｐｅ）とすると、Ｖｔｈはほぼ１．０Ｖとなる。そして、Ｖｔｈをさらに低い値にしたい場合には、ＮＭＯＳＴｒのチャネル領域に、ｎ型不純物であるリン（Ｐ+ ）をドープする等のＣｏｕｎｔｅｒ−ｄｏｐｅを行うことが必要であった。しかし、Ｃｏｕｎｔｅｒ−ｄｏｐｅを行う場合には、短チャネル効果を増大させるので、微細化するＬＳＩに対しては好ましくない。
【０００７】
このように、ｎ+ Ｐｏｌｙ−Ｓｉ及びｐ+ ｐｏｌｙ−Ｓｉをゲート電極材料に用いるいずれの場合にも、シリコン活性層を薄膜化した微細構造のＳＯＩ基板を用いる半導体デバイスの作製においては、完全空乏型でかつそのＭＯＳＴｒのＶｔｈを０．５Ｖ程度の適正な値に制御することは極めて困難であった。
【０００８】
また、チャネル領域が部分空乏型のＭＯＳＴｒを作製する場合においても、チャネル領域の不純物濃度をいたずらに上昇させることは、Ｄｒａｉｎ Ｌｅａｋ電流を増加させるため好ましいことではない。
【０００９】
（２）バルク（Ｂｕｌｋ）シリコン基板を用いる半導体デバイスにおいても微細化が進んでいる。Ｂｕｌｋシリコン基板を用いる場合には、ｎ+ ｐｏｌｙ−Ｓｉのみをゲート電極に用い、Ｎ−チャネル、Ｐチャネルとも同時に短チャンネル効果が生じにくい表面チャネル型のＭＯＳＴｒを形成することはできない。そこで、図１２（Ａ）に示すように、ゲート電極の仕事関数を用いてＶｔｈを調整することを目的として、ＮＭＯＳＴｒ（図１２（Ａ）の（ａ））に対しては、ｎ+ Ｐｏｌｙ−Ｓｉ、ＰＭＯＳＴｒ（ｐチャネルＭＯＳトランジスタ）（図１２（Ａ）の（ｂ））に対しては、ｐ+ Ｐｏｌｙ−Ｓｉをそれぞれ用いる、いわゆるＤｕａｌ Ｇａｔｅプロセスが検討されている。
【００１０】
ところがこのＤｕａｌ Ｇａｔｅプロセスにおいても、ＮＭＯＳＴｒ（ａ）とＰＭＯＳＴｒ（ｂ）とで異なるタイプのドーパントのＰｏｌｙ−Ｓｉゲート電極１４ａ及び１４ｂを用いる場合には、図１２（Ａ）の（ｃ）に示すように、ＮＭＯＳＴｒのｎ+ Ｐｏｌｙ−ＳｉゲートとＰＭＯＳＴｒのｐ+ Ｐｏｌｙ−Ｓｉゲートとが接続された部分でゲート電極中のそれぞれの不純物が相互に拡散し（図中、矢印で記す）、それぞれのゲート電極の仕事関数が大きく変動してしまうという問題がある。
【００１１】
この問題は、図１２（Ａ）に示すように、Ｄｕａｌ Ｇａｔｅプロセスで形成したゲート電極を低抵抗化するために、Ｐｏｌｙ−Ｓｉの上層にタングステンポリサイド（Ｗ−Ｐｏｌｙｃｉｄｅ）のシリサイドをさらに形成する場合には、タングステンシリサイド（ＷＳｉｘ）中のドーパントの拡散係数が非常に大きいために特に顕著となる。
【００１２】
なお、図１２（Ａ）中、１１はシリコン基板、１２はフィールド酸化膜、１３はゲート絶縁膜、１４ａはＮＭＯＳトランジスタのゲート電極、１４ｂはＰＭＯＳトランジスタのゲート電極、１４ｃはＮＭＯＳトランジスタ側とＰＭＯＳトランジスタ側のゲート電極の接合部、１５は層間絶縁膜をそれぞれ表している。
【００１３】
（３）このように、ＳＯＩ基板を用いる場合においても、Ｂｕｌｋシリコン基板を用いる場合においても、今後の半導体装置の微細化に対応していくには、タイプの異なるＰｏｌｙ−Ｓｉをゲート電極材に用いることには問題があり、その代わりに、Ｍｉｄ−Ｇａｐ付近に仕事関数を有するゲート電極材を用いることが必要となると考えられている。
【００１４】
本発明において、Ｍｉｄ−Ｇａｐ付近に仕事関数を有するゲート電極材とは、半導体のエネルギーバンドは、電子的に満たされたバンド（充満帯或いは価電子帯）と空のバンド（伝導帯）が禁止帯によってへだてられた構造になっており、この禁止帯の幅（バンドギャップ）の中央付近（Ｍｉｄ−Ｇａｐ付近）とほぼ同じ仕事関数（真空準位とフェルミ準位とのエネルギー差）をもつ導電性材料をいう。
【００１５】
【発明が解決しようとする課題】
かかるＭｉｄ−Ｇａｐ付近に仕事関数を有するゲート電極材のうち、高融点金属シリサイドや高融点金属は、直接ＳｉＯ2 と反応せず、また、ゲート耐圧を顕著には劣化させないので、特に好適な材料として注目され、ゲート電極材としての検討も行われている。
【００１６】
しかしながら、シリコン基板２１上にゲート絶縁膜２３を形成し、さらにその上に、ＷＳｉｘ等の高融点金属シリサイドからなる単層膜２４でゲート電極を形成する場合には、従来のＰｏｌｙ−Ｓｉ（もしくはＷ−Ｐｏｌｙｃｉｄｅ）等のゲート電極を用いた場合と比べて、ゲート絶縁耐圧の低下、またゲート容量の低下が発生してしまうという問題がある（図１２（Ｂ）参照）。なお、図１２（Ｂ）中、２１はシリコン基板、２２はフィールド酸化膜、２３はゲート絶縁膜、２４はＷＳｉｘ単層からなるゲート電極、２５は層間絶縁膜をそれぞれ表す。
【００１７】
ゲート絶縁耐圧が低下することは、より微細化が進みゲート酸化膜が薄膜化する次世代デバイスに好ましいことではない。またゲート容量の低下は、トランジスタの駆動能力の低下等を招き、結果的にデバイスの動作速度を低下させてしまうことになる。
【００１８】
本発明はかかる実状からなされたものであり、少なくとも基板上に形成された絶縁膜（好ましくはゲート酸化膜）との境界近傍において、基板材料（好ましくはシリコン）のエネルギーバンドギャップのＭｉｄ−Ｇａｐ付近の仕事関数を有する導電性材料を用い、かつ、基板上に形成された絶縁膜の絶縁耐圧を劣化させず、また形成後の導電層の容量（ゲート容量）も低下させることなくデバイスの動作速度を維持する導電層（好ましくはゲート電極）を有する半導体装置、及び該半導体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明者は、ＷＳｉｘ等の高融点金属シリサイドからなる単層膜でゲート電極を形成した場合において、ゲート絶縁耐圧の低下やゲート容量の低下は、ゲート電極を形成した後に行われる熱処理工程や、Ａｓ等の不純物がＷＳｉｘ等の高融点金属シリサイド中に取り込まれる結果、ＷＳｉｘ等の高融点金属シリサイドのグレインが成長することに起因することを見出した。
【００２０】
従って、ＷＳｉｘ等の高融点金属シリサイドのグレインが成長を何らかの方法で抑制することができれば、熱処理工程や不純物の導入工程の条件に何ら変更を加えることなく、かつ、ゲート絶縁耐圧の低下やゲート容量の低下を招くことなく、短チャネル効果を抑制し、デバイスの動作速度を維持するゲート電極が得られることが期待される。
【００２１】
本発明者は、鋭意検討した結果、高融点金属シリサイドや高融点金属等の基板材料（シリコン）のエネルギーバンドギャップのＭｉｄ−Ｇａｐ付近の仕事関数を有する導電性材料を用い、該導電性材料にある種の不純物をドープさせることにより、導電性材料のグレイン成長を抑制することができることを見出し、本発明を完成するに至った。
【００２２】
即ち本発明は、第１に、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成され、少なくとも前記絶縁膜と接する部分が、基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料からなる導電層と、前記基板に形成された取り出し電極とを有する半導体装置であって、前記導電性材料は不純物を含有することを特徴とする半導体装置を提供する。
【００２３】
前記第１の発明の半導体装置においては、前記不純物は、前記導電性材料のグレイン成長を抑制する不純物であるのが好ましい。前記不純物としては、より具体的には、酸素、窒素又はホウ素等を用いるのがより好ましい。
【００２４】
また前記導電層は、深さ方向（基板に対して垂直方向）に対して異なる濃度の不純物を含有する基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料、例えば、高融点金属シリサイド層又は高融点金属層を有しているのが好ましく、その深さ方向に対するその中央領域がその上下領域より高い濃度の不純物を含有する基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料、例えば、高融点金属シリサイド層又は高融点金属層を有しているのがより好ましい。
【００２５】
さらに、前記導電層は、２種類以上の不純物を含有しているのがより好ましい。該２種類以上の不純物の少なくとも一つは酸素、窒素又はホウ素であり、該２種類以上の不純物を１×１０19／ｃｍ3 〜１×１０21／ｃｍ3 の濃度でそれぞれ含有しているのがさらに好ましい。
【００２６】
また、前記基板材料は好ましくはシリコンであり、前記導電性材料は高融点金属シリサイド又は高融点金属であるのが好ましい。
【００２７】
前記高融点金属シリサイドとしては、タングステンシリサイド（ＷＳｉｘ）、モリブデンシリサイド（ＭｏＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）及びチタニウムシリサイド（ＴｉＳｉｘ）からなる群から選ばれる一種又は二種以上を好ましく例示できる。
【００２８】
前記高融点金属としては、タングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）からなる群から選ばれる一種又は二種以上を好ましく例示できる。
【００２９】
また、前記取り出し電極としては、例えば、基板に形成されたソース及びドレインが挙げられる。
【００３０】
本発明は、第２に、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、少なくとも前記ゲート絶縁膜と接する部分が、不純物を含有する高融点金属シリサイド層又は不純物を含有する高融点金属層からなるゲート電極と、前記シリコン基板に形成された取り出し電極とを有する半導体装置を提供する。第２の発明は、前記第１の発明の半導体装置をより具体的に特定するものである。
【００３１】
第２の発明において、前記シリコン基板としては、ｎ型シリコン半導体基板、ｐ型シリコン半導体基板、ＳＯＩ基板等を用いることができる。
【００３２】
また、本発明は、第３に、基板上に絶縁膜を形成する工程と、前記絶縁膜上に、基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料からなる導電層を形成する工程と、前記導電層に不純物を導入する工程と、前記基板に取り出し電極を形成する工程とを有する半導体装置の製造方法を提供する。
【００３３】
前記第３の発明において、前記導電層に不純物を導入する工程は、前記導電層にイオン注入法により不純物を導入する工程を有するのが好ましく、前記導電層に前記導電層のグレイン成長を抑制する物質をイオン注入法により導入する工程、及び／又は化学的気相成長法（ＣＶＤ法）により、不純物を含有する導電膜を前記絶縁膜上に形成する工程を有するのがより好ましい。
【００３４】
また、前記導電層に不純物を導入する工程は、前記導電層に深さ方向に不純物濃度が変化するように不純物を導入する工程を有するのが好ましく、前記導電層の深さ方向に対するその中央領域に含まれる不純物濃度が、その上下領域の不純物濃度よりも高くなるように導入する工程を有するのがより好ましい。
【００３５】
前記導電層に不純物を導入する工程は、より具体的には、前記導電層に酸素、窒素又はホウ素を導入する工程を有するのが好ましい。
【００３６】
また、前記導電層に不純物を導入する工程は、前記導電層に２種類以上の不純物を導入する工程を有するのが好ましく、この場合、前記導電層に少なくとも酸素、窒素又はホウ素を導入する工程を有するのがより好ましく、前記導電層に２種類以上の不純物を１×１０19／ｃｍ3 〜１×１０21／ｃｍ3 の濃度でそれぞれ導入する工程を有するのがさらに好ましい。
【００３７】
前記第３の発明においては、前記基板として、ｐ型シリコン半導体基板、ｎ型シリコン半導体基板、ＳＯＩ基板等のシリコン基板を用いるのが好ましい。
【００３８】
また、前記基板上に、前記基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料からなる導電層を形成する工程は、前記基板上に、高融点金属シリサイド層又は高融点金属層を形成する工程を有するのが好ましい。
【００３９】
前記高融点金属シリサイド層を形成する工程は、タングステンシリサイド（ＷＳｉｘ）、モリブデンシリサイド（ＭｏＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）及びチタニウムシリサイド（ＴｉＳｉｘ）からなる群から選ばれる一種又は二種以上からなる層を形成する工程を有するのが好ましい。
【００４０】
また、前記高融点金属層を形成する工程は、タングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）からなる群から選ばれる一種又は二種以上のからなる層を形成する工程を有するのが好ましい。
【００４１】
さらに、本発明は、第４に、シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、シリコンのエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料からなる導電層を形成する工程と、前記導電層に不純物を導入する工程と、前記導電層を加工してゲート電極を形成する工程と、前記シリコン基板に取り出し電極を形成する工程とを有する半導体装置の製造方法を提供する。第４の発明は、前記第３の半導体装置の製造方法の発明をより具体的に特定したものであって、前記第２の発明である半導体装置を製造する方法である。
【００４２】
前記第４の発明において、シリコン基材としては、ｐ型シリコン半導体基板、ｎ型シリコン半導体基板、ＳＯＩ基板等を好ましく用いることができる。
【００４３】
前記第１及び第２の発明の半導体装置は、少なくとも前記絶縁膜（好ましくはゲート絶縁膜）と接する導電層（好ましくはゲート電極）部分が、基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料（好ましくは高融点金属シリサイド又は高融点金属）からなり、該導電性材料が不純物を含有していることを特徴とする。
【００４４】
従って、前記第１及び第２の本発明の半導体装置は、いわゆる短チャネル効果が抑制され、デバイスの動作速度を維持する導電層（ゲート電極）を有する半導体装置となっている。それに加えて、従来問題となっていた、高融点金属シリサイド又は高融点金属膜等の導電性材料のＧｒａｉｎ成長に伴う下層の絶縁膜の耐圧不良、あるいはＭＯＳＴｒにおいては絶縁膜（ゲート絶縁膜）耐圧不良及びゲート容量の低下が抑制された半導体装置となっている。
【００４５】
また、本発明の半導体装置の導電層が、導電性材料が２種類以上の不純物を含有している場合には、１種類の不純物がドープされている場合に比して、導電性材料のグレイン成長をより効果的に抑制することが可能である。従って、より薄い絶縁膜（例えば、膜厚が４ｎｍ程度のゲート絶縁膜）を形成する場合においても、絶縁耐圧の劣化を生じることなく、信頼性に優れた導電層（ゲート電極）を有する半導体装置となっている。
【００４６】
また、第３及び第４の発明の半導体装置の製造方法によれば、その後の熱処理工程や不純物の導入工程の条件に何ら変更を加えることなく、絶縁耐圧の低下やゲート容量の低下を招くことなく、短チャネル効果が抑制され、デバイスの動作速度が維持された導電層（ゲート電極）を有する半導体装置を製造することができる。
【００４７】
さらに、導電層の深さ方向に不均一に、好ましくは、該導電層の深さ方向に対するその中央部が相対的に高濃度、その上下領域が相対的に低濃度となるように不純物を導入することにより、不純物を導入しない場合と同様の絶縁膜界面特性を有するＭＯＳＴｒを形成することができる。従って、本発明の半導体装置の製造方法によれば、半導体デバイスのプロセス設計の自由度が低下することはない。
【００４８】
また、導電層にイオン注入法により不純物の導入を行う工程を有する場合には、正確に制御された加速エネルギー及びドーズ量で、不純物をイオン注入することができる。
【００４９】
従って、本発明によれば、ＬＳＩの集積度を向上させることができ、ＭＯＳＴｒの駆動能力もデザインルールに応じて向上させることができ、デバイスの高速動作が可能となる。
【００５０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
第１の実施の形態
第１の実施の形態は、図１（ａ）に示すようなｐチャネルＭＯＳトランジスタを有する半導体装置である。
図１（ａ）に示す半導体装置は、ｎ型シリコン半導体基板１０１のフィールド酸化膜１０２により区画された領域上に、酸化シリコンからなるゲート酸化膜１０３を有し、更にこのゲート酸化膜１０３上に、厚さ約１００ｎｍのＷＳｉｘ（タングステンシリサイド）膜１０４からなる単層構造のゲート電極を有している。
【００５１】
さらに、ｎ型シリコン半導体基板１０１の該ゲート電極の下部周辺領域には、ｐ型不純物がドープされた不純物拡散領域（ソース・ドレイン領域）１０５が形成され、接続プラグ１０７を介して配線層１０８と電気的に接続されている。そして、ゲート電極の上部は、層間絶縁膜１０６により覆われた構造を有している。
【００５２】
この半導体装置のゲート電極のＷＳｉｘ膜１０４は、Ｄｏｓｅ量で５×１０14／ｃｍ2 （濃度では約５×１０19／ｃｍ3 ）の酸素を含有している。この結果、ＷＳｉｘ膜１０４のＧｒａｉｎ Ｓｉｚｅは、例えば８５０℃、３０分の熱処理の後でも最大約２０ｎｍのサイズに抑制されている。
【００５３】
従って、本実施形態の半導体装置は、絶縁耐圧の低下やゲート容量の低下を招くことなく、短チャネル効果が抑制され、デバイスの動作速度が維持された信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【００５４】
第２実施形態
第２の実施形態は、図１（ｂ）に示すようなｎチャネルＭＯＳトランジスタを有する半導体装置である。図１（ｂ）に示す半導体装置は、前記第１実施形態で示した半導体装置とほぼ同様な構造を有し、ゲート電極は、不純物として酸素を含有するＷＳｉｘ膜２０４単層から形成されてなる。
【００５５】
この半導体装置においては、ＷＳｉｘ膜２０４中の酸素濃度を深さ方向に対して変化させてある。即ち、ＷＳｉｘ膜２０４は、ゲート酸化膜２０３との界面領域（ＷＳｉｘ膜２０４ａ；ゲート酸化膜２０３側から厚さ１０ｎｍ程度の領域）では、酸素濃度が十分低く（約１０17／ｃｍ3 以下）、続いて中央頒域（ＷＳｉｘ膜２０４ｂ：２０４ａ側から厚さ３０ｎｍ程度の領域）では、酸素が例えば約５×１０19／ｃｍ3 の濃度に、さらにその上の領域（ＷＳｉｘ膜２０４ｃ：２０４ｂ側から厚さ６０ｎｍ程度の領域）では、酸素が約１×１０17／ｃｍ3 以下になるような構造を有している。
【００５６】
本実施形態の半導体装置のゲート電極をこのような構造で形成することにより、ＷＳｉｘ膜２０４と下地のゲート酸化膜２０３との界面特性を保持したまま、ＷＳｉｘ膜２０４の少なくともゲート酸化膜２０３と接する近傍のＷＳｉｘ膜２０４ａのＧｒａｉｎ成長を抑制することが可能となる。
【００５７】
即ち、酸素濃度が約５×１０19／ｃｍ3 と比較的高い中央領域（ＷＳｉｘ膜２０４ｂ）は、この酸素の影響でＷＳｉｘのＧｒａｉｎ成長が阻害され、また、酸素濃度の比較的低いゲート酸化膜と接する部分（下部領域）のＷＳｉｘ膜２０４ａにおても、その深さ方向のＧｒａｉｎ成長制限により、Ｇｒａｉｎの成長が抑制されている。
【００５８】
また、ゲート電極の最上層（上部領域）にあるＷＳｉｘ膜２０４ｃの厚さ６０ｎｍの領域は、酸素の不純物濃度も比較的低く（酸素濃度を高める必要はない）、膜厚が比較的厚いのでＧｒａｉｎも比較的大きく約５０ｎｍのサイズに成長するが、この部分でのＷＳｉｘ膜２０４ｃの成長は、ゲート絶縁耐圧の劣化やゲート容量の低下には影響を与えず、ゲート電極の低抵抗化に寄与するのみとなる。
【００５９】
従って、本実施形態のの半導体装置は、短チャネル効果が抑制され、デバイスの動作速度が維持され、かつ、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された極めて信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【００６０】
第３実施形態
第３の実施の形態は、前記第１実施形態の半導体装置と同様な構造を有する半導体装置であり（図示を便宜上省略）、この半導体装置のゲート電極は、酸素の代わりに、ドーズ量で５×１０15／ｃｍ2 （濃度では、５×１０20／ｃｍ3 ）の窒素がドープされたＷＳｉｘ膜の単層からなる。
【００６１】
この場合においても、ＷＳｉｘ膜のＧｒａｉｎ Ｓｉｚｅは、例えば８５０℃、３０分の熱処理の後でも約２０ｎｍ以内のサイズとなっている。
【００６２】
従って、本実施形態の半導体装置は、短チャネル効果が抑制され、デバイスの動作速度が維持され、かつ、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された極めて信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【００６３】
第４実施形態
第４の実施の形態は、図２（ｃ）に示すようなｎチャネルＭＯＳトランジスタを有する半導体装置である。
図２（ｃ）に示す半導体装置は、ｐ型シリコン半導体基板３０１のフィールド酸化膜３０２により区画された領域上に、酸化シリコンからなるゲート酸化膜３０３を有し、更にこのゲート酸化膜３０３上に、厚さ約１００ｎｍのＷＳｉｘ（タングステンシリサイド）膜３０４の単層構造のゲート電極を有している。
【００６４】
この半導体装置は、該ゲート電極の側壁部に側壁保護膜３０６が設けられ、ｐ型シリコン半導体基板３０１の該側壁保護膜３０６の下部周辺領域には、ｎ型不純物がドープされたｎ+ 不純物拡散領域（ソース・ドレイン領域）３０７が形成され、さらに、ｎ+ 不純物拡散領域に隣接したチャネル領域にｎ- 不純物拡散領域３０５を形成したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。このため、ドレイン電界をｎ- 不純物拡散領域３０５に吸収してソース端への影響を抑え、かつ電界強度が軽減されている。
【００６５】
また、ｎ+ 不純物拡散領域３０７は、配線層３１０と接続プラグ３０９を介して電気的に接続されている。そして、ゲート電極の上部は層間絶縁膜３０８により覆われた構造を有している。
【００６６】
この半導体装置のゲート電極のＷＳｉｘ膜３０４中には、Ｄｏｓｅ量で５×１０15／ｃｍ2 （濃度では約５×１０20／ｃｍ3 ）の窒素及び５×１０15／ｃｍ2 （濃度では約５×１０20／ｃｍ3 ）のホウ素が同時にドープされている。
【００６７】
この結果、ＷＳｉｘ膜３０４のＧｒａｉｎ Ｓｉｚｅは、例えば８５０℃、３０分の熱処理の後でも約１５ｎｍ以内のサイズとなっており、窒素のみをドープした場合よりもさらにＷＳｉｘ膜のグレイン成長が抑制されている。
【００６８】
従って、本実施形態の半導体装置は、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された極めて信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【００６９】
第５実施形態
第５の実施の形態は、前記第２実施形態の半導体装置と同様の構造を有するｎチャネルＭＯＳトランジスタを有する半導体装置である（便宜上、図示を省略している。）。
【００７０】
この半導体装置のゲート電極は、不純物として窒素及びホウ素を含有した膜厚１００ｎｍ程度のＷＳｉｘ膜の単層構造からなるゲート電極を有しており、該ＷＳｉｘ膜は、濃度約１×１０19／ｃｍ3 のホウ素を均一に含有しており、また、窒素を深さ方向に対してその濃度を変化させて含有している。
【００７１】
即ち、このＷＳｉｘ膜は、ゲート酸化膜との界面領域（ゲート酸化膜側から厚さ１０ｎｍ程度の第１の領域）では、窒素濃度が十分低く（約１０19／ｃｍ3 以下）、続いて中央頒域（前記第１の領域側から厚さ３０ｎｍ程度の第２の領域）では、窒素が例えば約１×１０21／ｃｍ3 の濃度で含まれ、さらにその上の領域（前記第２の領域側から厚さ６０ｎｍ程度の第３の領域）では、酸素が約１×１０19／ｃｍ3 以下になるように含まれた構造を有している。
【００７２】
本実施形態の半導体装置のゲート電極をこのような構造で形成することにより、ＷＳｉｘ膜と下地のゲート酸化膜との優れた界面特性を保持したままで、ゲート酸化膜と接する近傍における第１の領域のＷＳｉｘ膜のＧｒａｉｎ成長を抑制することが可能となる。
【００７３】
即ち、窒素濃度が約１×１０21／ｃｍ3 と比較的高い中央領域（第２の領域）は、この窒素及びホウ素の影響でＷＳｉｘのＧｒａｉｎ成長が阻害されており、また、窒素濃度の比較的低いゲート酸化膜と接する部分（第１の領域）のＷＳｉｘ膜においても、その膜厚方向のＧｒａｉｎ成長制限により、Ｇｒａｉｎの成長が抑制されている。
【００７４】
また、ゲート電極の最上層（第３の領域）にあるＷＳｉｘ膜の厚さ６０ｎｍの領域は、窒素の不純物濃度も比較的低く（窒素濃度を高める必要がない）、膜厚が比較的厚いのでＧｒａｉｎも比較的大きく（約３０ｎｍ）成長するが、この第３の領域でのＷＳｉｘ膜の成長は、ゲート絶縁耐圧の劣化やゲート容量の低下には影響を与えず、ゲート電極の低抵抗化に寄与するのみとなる。
【００７５】
従って、本実施形態の半導体装置は、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された極めて信頼性の高いＭＯＳトランジスタを有するものとなっている。
【００７６】
以上説明した第１〜第５の実施形態では、ＷＳｉｘ単層からなるゲート電極を有する半導体装置を例にとり本発明を説明した。本発明の半導体装置はこれらに限定されることなく、そのゲート電極は、他の高融点金属シリサイド、例えば、モリブデンシリサイド（ＭｏＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタニウムシリサイド（ＴｉＳｉｘ）や、高融点金属、例えば、タングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）等の導電性材料から形成されていてもよい。
【００７７】
第６実施形態
また、ゲート電極は、これら高融点金属シリサイド又は高融点金属と、ｐ型不純物あるいはｎ型不純物がドープされた導電性ポリシリコン層との積層から形成されていてもよい。第６の実施形態は、かかるゲート電極を有する半導体装置である。
【００７８】
図２（ｄ）に示す半導体装置は、ｎ型シリコン半導体基板４０１のフィールド酸化膜４０２により区画された領域上に、酸化シリコンからなるゲート酸化膜４０３を有し、更にこのゲート酸化膜４０３上に、厚さ約６０ｎｍのＷＳｉｘ膜４０４ａ、及び該ＷＳｉｘ膜４０４ａ上に導電性ポリシリコン層４０４ｂとからなる２層構造のゲート電極を有している。
【００７９】
さらに、ｎ型シリコン半導体基板４０１の該ゲート電極の下部周辺領域には、ｐ型不純物がドープされた不純物拡散領域（ソース・ドレイン領域）４０５が形成され、接続プラグ４０７を介して配線層４０８と電気的に接続されている。そして、ゲート電極の上部は、層間絶縁膜４０６により覆われた構造を有している。
【００８０】
この半導体装置のゲート電極のＷＳｉｘ膜４０４ｂは、ゲート絶縁膜４０３上に接して形成されており、Ｄｏｓｅ量で５×１０14／ｃｍ2 （濃度では約５×１０19／ｃｍ3 ）の酸素を含有している。この結果、ＷＳｉｘ膜４０４ｂのＧｒａｉｎ Ｓｉｚｅは、例えば８５０℃、３０分の熱処理の後でも最大約２０ｎｍのサイズに抑制されている。
【００８１】
従って、本実施形態の半導体装置においても、絶縁耐圧の低下やゲート容量の低下を招くことなく、短チャネル効果が抑制され、デバイスの動作速度が維持された信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【００８２】
上記第６の実施形態では、ＷＳｉｘ膜と導電性ポリシリコンとの積層構造のゲート電極を有する半導体装置を例にとり説明したが、ＷＳｉｘの他の高融点金属シリサイド又は高融点金属と導電性ポリシリコンとの積層体から形成されていてもよい。但し、少なくともゲート絶縁膜との境界部分は、基板材料のＭｉｄ Ｇａｐのほぼ中央の仕事関数を有する導電性材料で形成されている必要がある。
【００８３】
さらに、第１〜第６の実施形態では、導電層がゲート絶縁膜上に形成されたゲート電極である半導体装置について説明しているが、導電層がこれ以外の同様な構造のＭＯＳコンデンサである半導体装置や、不純物が導入された導電層が、シリコン半導体基板に設けられたｐ−ｗｅｌｌ又はｎ−ｗｅｌｌ上に形成されたＭＯＳＴｒ、ＭＯＳコンデンサの電極に用いられた半導体装置であっても良い。
【００８４】
また、第１〜第６の実施形態では、基板としてＢｕｌｋシリコン基板（ｎ型シリコン半導体基板）を用いているが、Ｂｕｌｋシリコン基板（ｐ型シリコン半導体基板）、ＳＯＩ構造の基板であっても良い。
【００８５】
【実施例】
次に、実施例により本発明をさらに詳細に説明する。
なお、以下の実施例における導電層（ＷＳｉｘ膜）の膜厚やＧｒａｉｎ成長を抑制する不純物のドーズ量、注入条件、熱処理の条件等はあくまでその１例であって、形成する半導体装置に応じて適宜設計変更が可能である。
【００８６】
実施例１
本実施例は、前記第１の実施形態の半導体装置の製造方法である。図３（ａ）から図３（ｄ）及び図４（ｅ）から図４（ｈ）に、本実施例により製造されるＭＯＳＴｒの製造工程を示す。
【００８７】
先ず、図３（ａ）に至るまでを説明する。ｐ型シリコン半導体基板１０１上に、例えば９５０℃でウエット酸化するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、フィールド酸化膜１０２を約４００ｎｍの厚さに形成する。
【００８８】
次いで、ソース・ドレイン領域やチャンネル領域となる活性領域の表層部に、しきい値電圧（Ｖｔｈ）調整のためのイオン注入、及びシリコン半導体基板１０１の深部にパンチスルー阻止用の埋め込み層を形成するためのイオン注入を行う（図示を省略）。
【００８９】
続いて、Ｈ2 とＯ2 の混合ガスを用い、８５０℃の温度条件でパイロジェニック酸化を行い、シリコン基板１０１のフィールド酸化膜１０２により区画された領域上に、ゲート酸化膜１０３を、例えば膜厚５ｎｍで形成する。以上のようにして、図３（ａ）に示す構造を得る。
【００９０】
その後、図３（ｂ）に示すように、ゲート電極のＷＳｉｘ膜１０４を約１００ｎｍ堆積する。ＷＳｉｘ（膜）１０４は、ゲート酸化膜１０３に直接堆積しても密着性やゲート耐圧を顕著に劣化させないようにするために、ＳｉＨ2 Ｃｌ2 ＋ＷＦ6 の反応系にて、以下のようなＳｉ Ｒｉｃｈ（ＷＳｉｘ；ｘ＝３．０）の条件で形成を行う。
【００９１】
（ＷＳｉｘ膜１０４の成膜条件）
成膜装置：Ｃｏｌｄ−Ｗａｌｌ型ＬＰ−ＣＶＤ装置
成膜温度：６００℃
成膜圧力：４０Ｐａ
成膜ガス（流量）：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ＝１６０／１．６／１００ｓｃｃｍ
【００９２】
なお、ＷＳｉｘ（ｘは、１〜３の任意の数を表す。）で表されるタングステンシリサイドには、例えば、Ｗ2 Ｓｉ3 ，ＷＳｉ2 ，ＷＳｉ3 等が知られている。
【００９３】
次いで、図３（ｃ）に示すように、ＷＳｉｘ膜１０４のＧｒａｉｎ成長を抑制するために、酸素イオン（Ｏ2 + イオン）を加速エネルギー１５ｋｅＶ、ドーズ量５×１０14／ｃｍ2 の条件で全面にイオン注入する。このときのイオン注入は、Ｏ2 + イオンの飛程はＷＳｉ膜１０４中に存在するように行う。
【００９４】
さらに、図３（ｄ）に示すように、フォトレジスト１０９を全面に塗布し、パターニングを行い、ゲート電極パターンに倣ったゲート電極のレジストパターンを形成する。
【００９５】
次に、図４（ｅ）に示すように、このパターン形成されたレジスト１０９をマスクに、ＷＳｉｘ膜１０４のエッチングを行い、ゲート電極を形成する。
【００９６】
この時のエッチング条件は、例えば、次のようにして行う。
【００９７】
次いで、図４（ｆ）に示すように、レジストマスク１１０及びゲート電極１０４をマスクに、ゲート電極下部周辺領域のｎ型シリコン半導体基板１０１のフィールド酸化膜１０２によって区画された領域に、例えば、ｐ型不純物であるＢＦ2 + を、加速エネルギー約２０ｋｅｖ、ドーズ量３×１０15／ｃｍ2 程度でイオン注入する。その後、Ｎ2 雰囲気中で８５０℃で３０分の加熱処理を行って、不純物の活性化を行うことにより、ｐ型不純物拡散領域（ソース・ドレイン領域）１０５を形成する。
【００９８】
その後、図４（ｇ）に示すように、レジストマスク１１０を除去し、図４（ｈ）に示すように、例えば、Ｏ2 −ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いる減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、層間絶縁膜１０６を全面に堆積させる。
【００９９】
さらに、層間絶縁膜１０６に、ｐ型不純物拡散領域１０５に達するコンタクトホールを開口し、該コンタクトホール中にタングステンやアルミニウム等の金属を埋め込むことによってコンタクトプラグ１１０を形成、アルミニウム等からなる配線層１１１の形成を順次行うことによって、図１（ａ）に示すようなｐチャネルＭＯＳトランジスタを有する半導体装置を製造することができる。
【０１００】
本実施例によれば、Ｄｏｓｅ量で５×１０14／ｃｍ2 （濃度では約５×１０19／ｃｍ3 ）の酸素がドープされてなるゲート電極のＷＳｉｘ膜１０４を、簡便かつ歩留り良く形成することができる。また、このＷＳｉｘ膜１０４のＧｒａｉｎＳｉｚｅは、例えば８５０℃、３０分の熱処理（イオン注入後のアニール）の後でも最大約２０ｎｍのサイズに抑制することができる。従って、ゲート絶縁膜耐圧不良及びゲート容量の低下が抑制された信頼性の高いＭＯＳトランジスタを有する半導体装置を製造することができる。
【０１０１】
実施例２
実施例２は、前記第２実施形態の半導体装置を製造する例である。上述した第１実施例においては、ゲート酸化膜上のＷＳｉｘ膜に酸素イオンを一様にイオン注入しているが、本実施例においては、ゲート電極を構成するるＷＳｉｘ膜に含まれる酸素イオン濃度を深さ方向に変化させるものである。
【０１０２】
先ず、図５（ａ）に示すように、前記第１実施形態と同様にして、ｐ型シリコン半導体基板２０１上に、例えば９５０℃でウエット酸化するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、フィールド酸化膜２０２を約４００ｎｍの厚さに形成する。
【０１０３】
次に、ソース・ドレイン領域やチャンネル領域となる活性領域の表層部に、しきい値電圧（Ｖｔｈ）調整のためのイオン注入、及びシリコン半導体基板２０１の深部にパンチスルー阻止用の埋め込み層を形成するためのイオン注入を行う（図示を省略）。
【０１０４】
続いて、Ｈ2 とＯ2 の混合ガスを用い、８５０℃の温度条件でパイロジェニック酸化を行い、シリコン基板１０１のフィールド酸化膜２０２により区画された領域上に、ゲート酸化膜２０３を、例えば膜厚５ｎｍで形成する。以上のようにして、図５（ａ）に示す構造を得る。
【０１０５】
次いで、図５（ｂ）に示すように、ＳｉＨ2 Ｃｌ2 −ＷＦ6 を用いるＣＶＤ法により、ゲート酸化膜２０３上に厚さ１００ｎｍ堆積させたＷＳｉｘ膜２０４’を形成する。その後、該ＷＳｉｘ膜２０４’に、酸素イオン濃度が膜厚方向（深さ方向）に変化するように酸素イオンのイオン注入を行う。
【０１０６】
イオン注入法は、不純物をイオン注入する際に、イオン注入のエネルギー及びドーズ量を正確に制御することが可能であり、エネルギーを調整することにより、注入される不純物イオンの打ち込み位置を決定することができる（即ち、イオンを注入する側の表面からどの位の深さの位置に不純物イオンが注入されるのかが定まる。）。また、イオン注入のドーズ量を調整することにより、導入される不純物濃度を調整することが可能である。
【０１０７】
本実施例においては、酸素イオン注入を、例えば、次のような条件で行う。
▲１▼酸素イオンを、ＷＳｉｘ膜２０４’のゲート酸化膜と接する部分のゲート酸化膜界面から上方向に約１０ｎｍの範囲に、酸素濃度が１×１０17／ｃｍ3 以下となるようにイオン注入する（ＷＳｉｘ膜２０４ａの形成）。
▲２▼次いで、ＷＳｉ膜２０４’のゲート酸化膜界面から上方向に１０〜４０ｎｍの範囲にある中央領域の厚さ約３０ｎｍのＷＳｉｘ膜に、酸素濃度が約５×１０19／ｃｍ3 となるように、酸素イオンのイオン注入を行う（ＷＳｉｘ膜２０４ｂの形成）。
▲３▼さらに、その上の約６０ｎｍの範囲内にあるＷＳｉｘ膜２０４’に、酸素濃度が約１×１０17／ｃｍ3 以下となるようにイオン注入を行う（ＷＳｉｘ膜２０４ｃの形成）。
【０１０８】
以上のようにして、図５（ｃ）に示すように、酸素濃度が膜厚方向（深さ方向）に変化するように酸素を含有させたＷＳｉｘ膜２０４を得る。
【０１０９】
次に、前記実施例１と同様にして、図示しないフォトレジストを全面に塗布し、パターニングを行い、ゲート電極パターンに倣ったゲート電極のレジストパターンを形成する。さらに、このパターン形成されたレジスト１０９をマスクに、ＷＳｉｘ膜２０４のエッチングを行い、ゲート電極を形成する。以上のようにして、図５（ｄ）に示す構造を得る。
【０１１０】
その後は、前記実施例１と同様なプロセスを経ることにより、図１（ｂ）に示すような半導体装置を製造することができる。
【０１１１】
本実施例によれば、ＷＳｉｘ膜２０４と下地のゲート酸化膜２０３との界面特性を保持したまま、ＷＳｉｘ膜２０４の少なくともゲート酸化膜２０３と接する近傍のＷＳｉｘ膜２０４ａのＧｒａｉｎ成長を抑制することができる。
【０１１２】
即ち、酸素濃度が約５×１０19／ｃｍ3 と比較的高い中央領域（ＷＳｉｘ膜２０４ｂ）は、この酸素の影響でＷＳｉｘのＧｒａｉｎ成長が阻害される。また、酸素濃度の比較的低いゲート酸化膜と接する部分（下部領域）のＷＳｉｘ膜２０４ａにおいても、その膜厚方向のＧｒａｉｎ成長が制限されることにより、Ｇｒａｉｎの成長を抑制できる。
【０１１３】
また、ゲート電極の最上層（上部領域）にあるＷＳｉｘ膜２０４ｃの厚さ６０ｎｍの領域は、酸素の不純物濃度も比較的低く（酸素濃度を高める必要はない）、膜厚が比較的厚いのでＧｒａｉｎも比較的大きく約５０ｎｍのサイズに成長するが、この部分でのＷＳｉｘ膜２０４ｃの成長は、ゲート絶縁耐圧の劣化やゲート容量の低下には影響を与えず、ゲート電極の低抵抗化に寄与するのみとなる。
【０１１４】
従って、本実施例によれば、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された極めて信頼性の高いＭＯＳトランジスタを有する半導体装置を製造することができる。
【０１１５】
実施例３
実施例３は、前記第４実施形態に示した半導体装置を製造する例である。以下、本実施例の半導体装置の製造方法を順を追って、図面を参照しながら説明する。
【０１１６】
先ず、図６（ａ）に示すように、ｎ型シリコン半導体基板３０１上に、例えば９５０℃でウエット酸化するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、フィールド酸化膜３０２を約４００ｎｍの厚さに形成する。
【０１１７】
次に、ソース・ドレイン領域やチャンネル領域となる活性領域の表層部に、しきい値電圧（Ｖｔｈ）調整のためのイオン注入、及びシリコン半導体基板３０１の深部にパンチスルー阻止用の埋め込み層を形成するためのイオン注入を行う（図示を省略）。
【０１１８】
続いて、Ｈ2 とＯ2 の混合ガスを用い、８５０℃の温度条件でパイロジェニック酸化を行い、シリコン基板３０１のフィールド酸化膜３０２により区画された領域上に、ゲート酸化膜３０３を、例えば膜厚４ｎｍで形成する。
【０１１９】
次いで、図６（ｂ）に示すように、ゲート酸化膜３０３上にＷＳｉｘ膜３０４’を厚さ１００ｎｍ程度に成膜する。このＷＳｉｘ膜３０４’は、ゲート酸化膜３０３上に直接堆積させても密着性やゲート耐圧を顕著には劣化させないようにするため、ＳｉＨ2 Ｃｌ2 ＋ＷＦ6 の反応系にて、Ｓｉ Ｒｉｃｈ（ＷＳｉｘ；ｘ＝３．０）の条件にする必要がある。
【０１２０】
次に、ＷＳｉｘ膜に不純物を導入（ドープ）する。不純物の導入は、ＷＳｉｘを堆積させた後、最初に熱処理が印加される前に行われるのが効果的であり、ＷＳｉｘの堆積時に、ｉｎ−ｓｉｔｕでドープさせるのが最も好ましい。本実施例においては、ホウ素をＷＳｉｘの膜厚方向に均一にドープし、窒素をＷＳｉｘ膜を成膜後にドープする。例えば、以下の条件にて、ｉｎ−Ｓｉｔｕでホウ素がドープされたＳｉｘ膜を形成する。
【０１２１】
成膜装置：Ｃｏｌｄ−Ｗａｌｌ型ＬＰ−ＣＶＤ装置
成膜温度：６８０℃
成膜圧力：４０Ｐａ
成膜ガス（流量）：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ｂ2 Ｈ6 ／Ａｒ＝１６０／１．６／０．５／１００ｓｃｃｍ
【０１２２】
次いで、図６（ｃ）に示すように、窒素イオンを、例えば、エネルギー２０ｋｅＶ、ドース量５×１０15／ｃｍ2 の条件で全面にイオン注入する。このとき、窒素イオンの飛程は、ＷＳｉｘ中に存在させる必要がある。
【０１２３】
その後、図６（ｄ）に示すように、ゲート電極のレジストパターン３１１を形成し、図７（ｅ）に示すように、該レジストパターン３１１をマスクに、ＷＳｉｘ膜３０４’を以下のようなエッチング条件で加工して、ゲート電極３０４を形成する。
【０１２４】
【０１２５】
次に、図７（ｆ）に示すように、シリコン基板３０１のフィールド酸化膜３０２で区画された領域のゲート電極下部周辺域に不純物を導入することにより、ｐ型不純物拡散領域３０５を形成する。本実施例ではＰＭＯＳトランジスタを形成するので、ＢＦ2 + イオンを、加速エネルギー約２０ｋｅＶ、ドーズ量３×１０15／ｃｍ2 でイオン注入する。
【０１２６】
この場合において、ＮＭＯＳトランジスタを形成する場合には、ＢＦ2 + イオンの代わりにＡｓのイオン注入を行うことができる。また、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳトランジスタ）のように、同一シリコン基板上に、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを形成する場合には、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを形成する領域で、レジストマスクを用いて異なる導電型の不純物イオンを打ち分ける必要がある。
【０１２７】
次いで、図７（ｇ）に示すように、例えば、Ｏ2 −ＴＥＯＳを用いるＬＰ−ＣＶＤ（減圧ＣＶＤ）法により酸化シリコン膜を堆積させた後、異方性エッチングにより、側壁保護膜３０３を形成する。
【０１２８】
その後、側壁保護膜３０３をマスクに、シリコン基板３０１のフィールド酸化膜３０２で区画された領域のゲート電極下部周辺域に不純物をイオン注入を行う。本実施例では、ＰＭＯＳトランジスタを形成するので、イオン注入の条件としては、例えばＢＦ2 + イオンを、加速エネルギー１０〜３０ｋｅＶ、ドーズ量３×１０15／ｃｍ2 とする。
【０１２９】
この場合において、ＮＭＯＳトランジスタを形成する場合には、ＢＦ2 + イオンの代わりにＡｓのイオン注入を行う。また、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳトランジスタ）のように、同一シリコン基板上に、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを形成する場合には、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを形成する領域で、レジストマスクを用いて異なる導電型の不純物イオンを打ち分ける必要がある。
【０１３０】
さらに、不純物を拡散させた後、Ｎ2 雰囲気下、以下の条件で不純物の活性化を行うことにより、ソース・ドレイン領域３０７を形成する。
（活性化の熱処理条件）
装置：電気炉アニール装置
温度：８５０℃
時間：３０分
【０１３１】
次いで、通常のプロセスにより、酸化シリコン膜−窒化シリコン膜−ＢＰＳＧ（ＮＳＧ）膜の３層からなる層間絶縁膜３０８を形成する。例えば、ＳｉＨ4 とＯ2 の混合ガスを用いた減圧ＣＶＤ法により、温度約４５０℃で膜厚約１００ｎｍの酸化シリコン膜を堆積させ、該酸化シリコン膜上に、例えばＳｉＨ2 Ｃｌ2 とＮＨ3 の混合ガスを用いた減圧ＣＶＤ法により、温度７６０℃で窒化シリコン膜を膜厚約３０〜８０ｎｍ形成し、さらにこの窒化シリコン膜上に、例えばＯ2 とＴＥＰＳの混合ガスを用いた減圧ＣＶＤ法により、温度約７００℃で、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜又はＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を膜厚約２５０ｎｍ形成することにより、３層からなる層間絶縁膜３０８とすることができる。
【０１３２】
その後、層間絶縁膜３０８上にコンタクトホール形成のための図示しないレジストパターンを形成し、該レジストパターンをマスクとして、ＢＰＳＧ（ＮＳＧ）膜、窒化シリコン膜及び酸化シリコン膜を順次異方性エッチングの技術によりエッチングすることにより、ソース・ドレイン領域３０７に達する図示しないコンタクトホールを開口する。次いで、このコンタクトホールに、タングステンを例えばＣＶＤ法により埋め込み接続プラグ３０７を形成し、さらにその上にアルミニウム等からなる配線層３１０を形成する等の工程を経て、図２（ｃ）に示すような半導体装置を製造することができる。
【０１３３】
以上のようにして、ホウ素及び窒素を不純物として含有するＷＳｉｘからなるゲート電極を有する半導体装置を簡便かつ歩留りよく製造することができる。本実施例の半導体装置は、ホウ素及び窒素を不純物として含有するＷＳｉｘから形成されたゲート電極を有しているので、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【０１３４】
特に、本実施例においては、ホウ素をＷＳｉｘ膜を堆積させる際に、ｉｎ−ｓｉｔｕでドープさせているので、イオン注入でドープする場合に比べて深さ方向に濃度が均一になるようにドープすることが可能となる。
【０１３５】
実施例４
実施例４は、前記第５実施形態に示した半導体装置の製造方法の一例である。
先ず、前記実施例３と同様のプロセスを経て、図８（ａ）に示すように、ｎ型シリコン半導体基板５０１のフィールド酸化膜５０２によって分離された領域上にゲート酸化膜５０３を形成する。
【０１３６】
次いで、以下に示す条件を組み合わせることにより、ゲート絶縁膜上に、窒素を含有し、その含有濃度を膜厚方向（深さ方向）に変化させたＷＳｉｘ膜を堆積させる。
【０１３７】
第１ＳＴＥＰ（ＷＳｉｘ膜５０４ａの形成：図８（ｂ））
成膜装置：Ｃｏｌｄ−Ｗａｌｌ型ＬＰ−ＣＶＤ装置
成膜温度：６８０℃
成膜圧力：４０Ｐａ
成膜ガス（流量）：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ｂ2 Ｈ6 ／Ａｒ＝１６０／１．６／０．５／１００ｓｃｃｍ
【０１３８】
第２ＳＴＥＰ（ＷＳｉｘ膜５０４ｂの形成：図８（ｃ））
成膜装置：Ｃｏｌｄ−Ｗａｌｌ型ＬＰ−ＣＶＤ装置
成膜温度：６８０℃
成膜圧力：４０Ｐａ
成膜ガス（流量）：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ｂ2 Ｈ6 ／Ａｒ／ＮＨ3 ＝１６０／１．６／０．５／１００／１．０ｓｃｃｍ
【０１３９】
第３ＳＴＥＰ（ＷＳｉｘ膜５０４ｃの形成：図９（ｄ））
成膜装置：Ｃｏｌｄ−Ｗａｌｌ型ＬＰ−ＣＶＤ装置
成膜温度：６８０℃
成膜圧力：４０Ｐａ
成膜ガス（流量）：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ｂ2 Ｈ6 ／Ａｒ＝１６０／１．６／０．５／１００ｓｃｃｍ
【０１４０】
さらに、ゲート電極形成のための図示しないレジストパターンを形成し、前記実施例３と同様にしてＷＳｉｘ膜５０４ａ，５０４ｂ及び５０４ｃをエッチング加工して、図９（ｅ）に示すようなゲート電極を形成する。
【０１４１】
その後は、各工程の図示を省略しているが、前記実施例３と同様にして、シリコン半導体基板５０１のゲート電極下部周辺領域に、ｐ型不純物をイオン注入法により拡散させた後、加熱処理（アニール）を施すことにより活性化させることによりソース・ドレイン領域５０５を形成し、全面に層間絶縁膜５０６を形成した後、該層間絶縁膜５０６中に、ソース・ドレイン領域５０５に達するコンタクトホールを形成したのち、そこへタングステン等の導電材料を埋め込んでコンタクトプラグ５０７を形成し、その上にアルミニウム等からなる配線層５０８を形成することによって、図９（ｆ）に示すような半導体装置を製造することができる。
【０１４２】
本実施例では、ＷＳｉｘ膜５０４の深さ方向にＷＳｉｘのＧｒａｉｎ成長を阻害する不純物を不均一に導入する方法として、ＣＶＤステップを変化させ（第１ステップ→第２ステップ→第３ステップ）て、不純物Ｐｒｏｆｉｌｅを制御して混入させている。このようにして窒素濃度を深さ方向に変化させてＷＳｉｘ膜を成膜することにより、ＷＳｉｘ膜５０４の中央領域（５０４ｂ）では、ＷＳｉｘのＧｒａｉｎ成長が阻害され、その深さ方向のＧｒａｉｎ成長制限により、その下部領域の熱酸化膜５０３との界面付近（５０４ａ）では、この不純物の混入の影響を受けない状態での密着性や仕事関数をそのまま維持しながら（優れた界面特性を保持しながら）、ＷＳｉｘ膜５０４ａの膜中のＧｒａｉｎ成長を抑制することができる。また、ＷＳｉｘ膜５０４の上層部分（上部領域５０４ｃ）は、不純物の影響を受けずＷＳｉｘ膜のＧｒａｉｎが大きく成長するが、熱酸化膜５０３との界面付近（５０４ａ）にはこの影響を与えず、低抵抗なＷＳｉｘ膜５０４ｃとなっている。
【０１４３】
従って、本実施例の半導体装置は、ゲート絶縁耐圧不良及びゲート容量の低下が抑制された、信頼性の高いＭＯＳトランジスタを有するものである。
【０１４４】
なお、本実施例では、ＣＶＤの各ステップにおけるガス組成にＮＨ3 を加えるか否かにより、ＷＳｉｘ膜中に含まれる窒素濃度を深さ方向に変化させているが、ＮＨ3 の流量を連続的に変化させることにより、連続的にＷＳｉｘ膜中に含まれる窒素濃度を膜厚方向に変化するように、ＷＳｉｘ膜を製膜することも可能である。
【０１４５】
実施例５
本実施例では、シリコン半導体基板上にゲート酸化膜を形成し、さらに、該ゲート酸化膜上にＷＳｉｘ膜を形成した場合に、該ＷＳｉｘ膜中に不純物として窒素の含有量を変化させた場合に、ゲート酸化膜の耐圧特性がどのように変化するかを調べたものである。
【０１４６】
即ち、シリコン半導体基板上に、膜厚４．０ｎｍのゲート酸化膜を形成し、その上に、膜厚７０ｎｍのＷＳｉｘ膜を形成し、さらに、該ＷＳｉｘ膜に所定のドーズ量のＮ2 + イオンをイオン注入法した後、８５０℃で３０分間加熱処理を行った後、ゲート電極をエッチング加工により形成し、そのゲート酸化膜の耐圧特性を調べた。
【０１４７】
結果を図１０にまとめめて示す。図１０中、縦軸は、累積不良率（Ｃｕｍｕｌａｔｉｖｅ Ｆａｉｌｕｒｅ（×１００％））を表し、横軸は、ゲート耐圧（ＴＺＤＢ（Ｖ）；Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）を表す。また、▲１▼のグラフは、窒素イオンをイオン注入しなかった場合、▲２▼は、窒素イオンを５×１０15／ｃｍ2 のドーズ量でイオン注入した場合、▲３▼は、窒素イオンを７．５×１０15／ｃｍ2 のドーズ量でイオン注入した場合、▲４▼は、窒素イオンを１×１０16／ｃｍ2 のドーズ量でイオン注入した場合をそれぞれ示す。
【０１４８】
図１０から、窒素イオンをイオン注入したいずれの場合も、窒素イオンをイオン注入しなかった場合に比べ、優れたゲート耐圧特性が得られることがわかる。
【０１４９】
実施例６
本実施例では、シリコン基板上にゲート酸化膜を形成し、さらに、該ゲート酸化膜上にＷＳｉｘ膜を形成した場合に、該ＷＳｉｘ膜中に不純物として窒素を一様に含有させて、ホウ素の含有量を変化させた場合に、ゲート酸化膜の耐圧特性がどのように変化するかを調べたものである。
【０１５０】
即ち、シリコン半導体基板上に、膜厚４．０ｎｍのゲート酸化膜を形成し、その上に、膜厚７０ｎｍのＷＳｉｘ膜を形成し、さらに、該ＷＳｉｘ膜に、ドーズ量５×１０15／ｃｍ2 のＮ2 + イオンを全面にイオン注入し、さらに、種々のドーズ量でＢ+ イオンをイオン注入した後、８５０℃で３０分間加熱処理を行った後、ゲート電極をエッチング加工により形成し、そのゲート酸化膜の耐圧特性を調べた。
【０１５１】
結果を図１１にまとめて示す。図１１中、縦軸は、累積不良率（Ｃｕｍｕｌａｔｉｖｅ Ｆａｉｌｕｒｅ（×１００％））を表し、横軸は、ゲート耐圧（ＴＺＤＢ（Ｖ）；Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）を表す。また、▲１▼のグラフは、Ｂ+ イオンをイオン注入しなかった場合、▲２▼は、Ｂ+ イオンを１×１０15／ｃｍ2 のドーズ量でイオン注入した場合、▲３▼は、Ｂ+ イオンを３×１０15／ｃｍ2 のドーズ量でイオン注入した場合、▲４▼は、Ｂ+ イオンを５×１０15／ｃｍ2 のドーズ量でイオン注入した場合、▲５▼は、Ｂ+ イオンを５×１０15／ｃｍ2 のドーズ量でイオン注入した場合をそれぞれ示す。
▲４▼と▲５▼は２枚のウェーハを用いて同一条件で行った実験結果である。図１１に示すように、ほぼ同じ結果が得られ、再現性があることがわかった。
【０１５２】
また、図１１から、窒素イオンとＢ+ イオンとをイオン注入したいずれの場合も、窒素イオンのみをイオン注入した場合に比べ、優れたゲート耐圧特性が得られることがわかった。
【０１５３】
【発明の効果】
以上に説明したように、第１及び第２の発明の半導体装置は、少なくとも前記絶縁膜（好ましくはゲート絶縁膜）と接する導電層（好ましくはゲート電極）部分が、基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料（好ましくは高融点金属シリサイド又は高融点金属）からなり、該導電性材料が不純物を含有していることを特徴とする。
【０１５４】
従って、前記第１及び第２の本発明の半導体装置は、いわゆる短チャネル効果が抑制され、デバイスの動作速度を維持する導電層（ゲート電極）を有する半導体装置となっている。それに加えて、従来問題となっていた、高融点金属シリサイド又は高融点金属膜等の導電性材料のＧｒａｉｎ成長に伴う下層の絶縁膜の耐圧不良、あるいはＭＯＳＴｒにおいては絶縁膜（ゲート絶縁膜）耐圧不良及びゲート容量の低下が抑制された半導体装置となっている。
【０１５５】
また、本発明の半導体装置の導電層が、導電性材料が２種類以上の不純物を含有している場合には、１種類の不純物がドープされている場合に比して、導電性材料のグレイン成長をより効果的に抑制することが可能である。従って、より薄い絶縁膜（例えば、膜厚が４ｎｍ程度のゲート絶縁膜）を形成する場合においても、絶縁耐圧の劣化を生じることなく、信頼性に優れた導電層（ゲート電極）を有する半導体装置となっている。
【０１５６】
また、第３及び第４の発明の半導体装置の製造方法によれば、その後の熱処理工程や不純物の導入工程の条件に何ら変更を加えることなく、絶縁耐圧の低下やゲート容量の低下を招くことなく、短チャネル効果が抑制され、デバイスの動作速度が維持された導電層（ゲート電極）を有する半導体装置を製造することができる。
【０１５７】
さらに、導電層の深さ方向に不均一に、好ましくは、該導電層の深さ方向に対するその中央部が相対的に高濃度、その上下領域が相対的に低濃度となるように不純物を導入することにより、不純物を導入しない場合と同様の絶縁膜界面特性を有するＭＯＳＴｒを形成することができる。従って、本発明の半導体装置の製造方法によれば、半導体デバイスのプロセス設計の自由度が低下することはない。
【０１５８】
また、導電層にイオン注入法により不純物の導入を行う工程を有する場合には、正確に制御された加速エネルギー及びドーズ量で、不純物をイオン注入することができる。
【０１５９】
従って、本発明によれば、ＬＳＩの集積度を向上させることができ、ＭＯＳＴｒの駆動能力もデザインルールに応じて向上させることができ、デバイスの高速動作が可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置のＭＯＳトランジスタが形成された領域の構造断面図である。
【図２】図２は、本発明の半導体装置のＭＯＳトランジスタが形成された領域の構造断面図である。
【図３】図３は、本発明の半導体装置の製造方法の主要工程断面図である。
【図４】図４は、本発明の半導体装置の製造方法の主要工程断面図である。
【図５】図５は、本発明の半導体装置の製造方法の主要工程断面図である。
【図６】図６は、本発明の半導体装置の製造方法の主要工程断面図である。
【図７】図７は、本発明の半導体装置の製造方法の主要工程断面図である。
【図８】図８は、本発明の半導体装置の製造方法の主要工程断面図である。
【図９】図９は、本発明の半導体装置の製造方法の主要工程断面図である。
【図１０】図１０は、シリコン基板上にゲート絶縁膜を形成し、さらにその上に、種々の濃度の窒素を含有するＷＳｉｘ膜からなるゲート電極を形成した場合における、ゲート耐圧特性の評価試験結果を表した図であり、縦軸は累積不良率を、横軸はゲート耐圧を表す。
【図１１】図１１は、シリコン基板上にゲート絶縁膜を形成し、さらにその上に、所定濃度の窒素及び種々の濃度のホウ素を含有するＷＳｉｘ膜からなるゲート電極を形成した場合における、ゲート耐圧特性の評価試験結果を表した図であり、縦軸は累積不良率を、横軸はゲート耐圧を表す。
【図１２】図１２は、従来技術の問題点をまとめた概念図であり、（ａ）は、いわゆるＤｕａｌ Ｇａｔｅプロセスの問題点を、（ｂ）は、高融点金属シリサイド単層からなるゲート電極を形成した場合の問題点をそれぞれまとめた概念図である。
【符号の説明】
１１，２１，１０１，２０１，３０１，４０１，５０１…シリコン半導体基板（基板）、１２，２２，１０２，２０２，３０２，４０２，５０２…フィールド酸化膜、１３，２３，１０３，２０３，３０３，４０３，５０３…ゲート酸化膜（絶縁膜）、１４ａ，１４ｂ，１４ｃ，２４，１０４，２０４，３０４，４０４，５０４…ゲート電極（ＷＳｉｘ膜）、２０４ａ，２０４ｂ，２０４ｃ，４０４ａ，４０４ｂ，４０４ｃ，５０４ａ，５０４ｂ，５０４ｃ…不純物を含有するＷＳｉｘ膜、１０４’，２０４’，３０４’…不純物を含有しないＷＳｉｘ膜１０５，２０５，３０７，４０５，５０５…ソース・ドレイン領域、１５，２５，１０６，２０６，３０８，４０６，５０６…層間絶縁膜、１０７，２０７，３０９，４０７，５０７…接続プラグ、１０８，２０８，３１０，４０８，５０８…配線層、１０９，１１０、３１１…レジストパターン、３０５…ｎ- 不純物拡散層、３０６…側壁保護膜
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に基板上に形成された絶縁膜との境界にある導電性材料の仕事関数が、基板材料のエネルギーバンドギャップのほぼ中央であるＭｉｄ−Ｇａｐ近辺に制御された導電層を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
（１）近年の半導体装置においては、基板としてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることによって素子間の完全な分離が容易になってきている。また、かかるＳＯＩ基板を用いると、ＣＭＯＳＴｒ（相補型ＭＯＳトランジスタ）に特有なラッチアップやソフトエラーの制御が可能になることが知られており、比較的早期から、５００ｎｍ程度の厚さのＳｉ活性層を有するＳＯＩ基板を用いて、ＣＭＯＳＴｒが構成されたＬＳＩの高速、高信頼性化の検討が行われてきた。
【０００３】
また最近では、ＳＯＩ基板表面のＳｉ活性層をさらに１００ｎｍ程度まで薄く、かつ、チャネル領域の不純物濃度を比較的低く制御して、ほぼＳｉ活性層全体を空乏化させる（完全空乏型とする。）と、短チャンネル効果の抑制やＭＯＳＴｒ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ）の電流駆動能力の向上等の優れた特性が得られることがわかってきた。
【０００４】
一方、ゲート電極材としては、従来からｎ型不純物がドープされたポリシリコン （ｎ+ Ｐｏｌｙ−Ｓｉ）が多用されている。しかし、ｎ+ Ｐｏｌｙ−Ｓｉをゲート電極材に用いて、ＮＭＯＳＴｒ（ｎチャネルＭＯＳトランジスタ）のＶｔｈ（しきい値電圧）を通常のエンハンスメント・タイプＭＯＳＴｒ（ＭＯＳトランジスタ）の０．５〜１．０Ｖ付近に設定するためには、チャネル領域の不純物濃度を約１０17／ｃｍ3 以上にすることが必要である。
【０００５】
また、完全空乏型のエンハンスメントタイプのＭＯＳＴｒを作成するために、ゲート電極材料として、ｎ+ Ｐｏｌｙ−Ｓｉの代わりにｐ型不純物であるホウ素がドープされたポリシリコン（ｐ+ Ｐｏｌｙ−Ｓｉ）をＮＭＯＳＴｒのゲート電極に用いる方法が検討されている。
【０００６】
このｐ+ Ｐｏｌｙ−ＳｉをＮＭＯＳＴｒのゲート電極に用いる方法においては、チャネル領域に不純物を含ませない（Ｎｏｎ−Ｄｏｐｅ）とすると、Ｖｔｈはほぼ１．０Ｖとなる。そして、Ｖｔｈをさらに低い値にしたい場合には、ＮＭＯＳＴｒのチャネル領域に、ｎ型不純物であるリン（Ｐ+ ）をドープする等のＣｏｕｎｔｅｒ−ｄｏｐｅを行うことが必要であった。しかし、Ｃｏｕｎｔｅｒ−ｄｏｐｅを行う場合には、短チャネル効果を増大させるので、微細化するＬＳＩに対しては好ましくない。
【０００７】
このように、ｎ+ Ｐｏｌｙ−Ｓｉ及びｐ+ ｐｏｌｙ−Ｓｉをゲート電極材料に用いるいずれの場合にも、シリコン活性層を薄膜化した微細構造のＳＯＩ基板を用いる半導体デバイスの作製においては、完全空乏型でかつそのＭＯＳＴｒのＶｔｈを０．５Ｖ程度の適正な値に制御することは極めて困難であった。
【０００８】
また、チャネル領域が部分空乏型のＭＯＳＴｒを作製する場合においても、チャネル領域の不純物濃度をいたずらに上昇させることは、Ｄｒａｉｎ Ｌｅａｋ電流を増加させるため好ましいことではない。
【０００９】
（２）バルク（Ｂｕｌｋ）シリコン基板を用いる半導体デバイスにおいても微細化が進んでいる。Ｂｕｌｋシリコン基板を用いる場合には、ｎ+ ｐｏｌｙ−Ｓｉのみをゲート電極に用い、Ｎ−チャネル、Ｐチャネルとも同時に短チャンネル効果が生じにくい表面チャネル型のＭＯＳＴｒを形成することはできない。そこで、図１２（Ａ）に示すように、ゲート電極の仕事関数を用いてＶｔｈを調整することを目的として、ＮＭＯＳＴｒ（図１２（Ａ）の（ａ））に対しては、ｎ+ Ｐｏｌｙ−Ｓｉ、ＰＭＯＳＴｒ（ｐチャネルＭＯＳトランジスタ）（図１２（Ａ）の（ｂ））に対しては、ｐ+ Ｐｏｌｙ−Ｓｉをそれぞれ用いる、いわゆるＤｕａｌ Ｇａｔｅプロセスが検討されている。
【００１０】
ところがこのＤｕａｌ Ｇａｔｅプロセスにおいても、ＮＭＯＳＴｒ（ａ）とＰＭＯＳＴｒ（ｂ）とで異なるタイプのドーパントのＰｏｌｙ−Ｓｉゲート電極１４ａ及び１４ｂを用いる場合には、図１２（Ａ）の（ｃ）に示すように、ＮＭＯＳＴｒのｎ+ Ｐｏｌｙ−ＳｉゲートとＰＭＯＳＴｒのｐ+ Ｐｏｌｙ−Ｓｉゲートとが接続された部分でゲート電極中のそれぞれの不純物が相互に拡散し（図中、矢印で記す）、それぞれのゲート電極の仕事関数が大きく変動してしまうという問題がある。
【００１１】
この問題は、図１２（Ａ）に示すように、Ｄｕａｌ Ｇａｔｅプロセスで形成したゲート電極を低抵抗化するために、Ｐｏｌｙ−Ｓｉの上層にタングステンポリサイド（Ｗ−Ｐｏｌｙｃｉｄｅ）のシリサイドをさらに形成する場合には、タングステンシリサイド（ＷＳｉｘ）中のドーパントの拡散係数が非常に大きいために特に顕著となる。
【００１２】
なお、図１２（Ａ）中、１１はシリコン基板、１２はフィールド酸化膜、１３はゲート絶縁膜、１４ａはＮＭＯＳトランジスタのゲート電極、１４ｂはＰＭＯＳトランジスタのゲート電極、１４ｃはＮＭＯＳトランジスタ側とＰＭＯＳトランジスタ側のゲート電極の接合部、１５は層間絶縁膜をそれぞれ表している。
【００１３】
（３）このように、ＳＯＩ基板を用いる場合においても、Ｂｕｌｋシリコン基板を用いる場合においても、今後の半導体装置の微細化に対応していくには、タイプの異なるＰｏｌｙ−Ｓｉをゲート電極材に用いることには問題があり、その代わりに、Ｍｉｄ−Ｇａｐ付近に仕事関数を有するゲート電極材を用いることが必要となると考えられている。
【００１４】
本発明において、Ｍｉｄ−Ｇａｐ付近に仕事関数を有するゲート電極材とは、半導体のエネルギーバンドは、電子的に満たされたバンド（充満帯或いは価電子帯）と空のバンド（伝導帯）が禁止帯によってへだてられた構造になっており、この禁止帯の幅（バンドギャップ）の中央付近（Ｍｉｄ−Ｇａｐ付近）とほぼ同じ仕事関数（真空準位とフェルミ準位とのエネルギー差）をもつ導電性材料をいう。
【００１５】
【発明が解決しようとする課題】
かかるＭｉｄ−Ｇａｐ付近に仕事関数を有するゲート電極材のうち、高融点金属シリサイドや高融点金属は、直接ＳｉＯ2 と反応せず、また、ゲート耐圧を顕著には劣化させないので、特に好適な材料として注目され、ゲート電極材としての検討も行われている。
【００１６】
しかしながら、シリコン基板２１上にゲート絶縁膜２３を形成し、さらにその上に、ＷＳｉｘ等の高融点金属シリサイドからなる単層膜２４でゲート電極を形成する場合には、従来のＰｏｌｙ−Ｓｉ（もしくはＷ−Ｐｏｌｙｃｉｄｅ）等のゲート電極を用いた場合と比べて、ゲート絶縁耐圧の低下、またゲート容量の低下が発生してしまうという問題がある（図１２（Ｂ）参照）。なお、図１２（Ｂ）中、２１はシリコン基板、２２はフィールド酸化膜、２３はゲート絶縁膜、２４はＷＳｉｘ単層からなるゲート電極、２５は層間絶縁膜をそれぞれ表す。
【００１７】
ゲート絶縁耐圧が低下することは、より微細化が進みゲート酸化膜が薄膜化する次世代デバイスに好ましいことではない。またゲート容量の低下は、トランジスタの駆動能力の低下等を招き、結果的にデバイスの動作速度を低下させてしまうことになる。
【００１８】
本発明はかかる実状からなされたものであり、少なくとも基板上に形成された絶縁膜（好ましくはゲート酸化膜）との境界近傍において、基板材料（好ましくはシリコン）のエネルギーバンドギャップのＭｉｄ−Ｇａｐ付近の仕事関数を有する導電性材料を用い、かつ、基板上に形成された絶縁膜の絶縁耐圧を劣化させず、また形成後の導電層の容量（ゲート容量）も低下させることなくデバイスの動作速度を維持する導電層（好ましくはゲート電極）を有する半導体装置、及び該半導体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明者は、ＷＳｉｘ等の高融点金属シリサイドからなる単層膜でゲート電極を形成した場合において、ゲート絶縁耐圧の低下やゲート容量の低下は、ゲート電極を形成した後に行われる熱処理工程や、Ａｓ等の不純物がＷＳｉｘ等の高融点金属シリサイド中に取り込まれる結果、ＷＳｉｘ等の高融点金属シリサイドのグレインが成長することに起因することを見出した。
【００２０】
従って、ＷＳｉｘ等の高融点金属シリサイドのグレインが成長を何らかの方法で抑制することができれば、熱処理工程や不純物の導入工程の条件に何ら変更を加えることなく、かつ、ゲート絶縁耐圧の低下やゲート容量の低下を招くことなく、短チャネル効果を抑制し、デバイスの動作速度を維持するゲート電極が得られることが期待される。
【００２１】
本発明者は、鋭意検討した結果、高融点金属シリサイドや高融点金属等の基板材料（シリコン）のエネルギーバンドギャップのＭｉｄ−Ｇａｐ付近の仕事関数を有する導電性材料を用い、該導電性材料にある種の不純物をドープさせることにより、導電性材料のグレイン成長を抑制することができることを見出し、本発明を完成するに至った。
【００２２】
即ち本発明は、第１に、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成され、少なくとも前記絶縁膜と接する部分が、基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料からなる導電層と、前記基板に形成された取り出し電極とを有する半導体装置であって、前記導電性材料は不純物を含有することを特徴とする半導体装置を提供する。
【００２３】
前記第１の発明の半導体装置においては、前記不純物は、前記導電性材料のグレイン成長を抑制する不純物であるのが好ましい。前記不純物としては、より具体的には、酸素、窒素又はホウ素等を用いるのがより好ましい。
【００２４】
また前記導電層は、深さ方向（基板に対して垂直方向）に対して異なる濃度の不純物を含有する基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料、例えば、高融点金属シリサイド層又は高融点金属層を有しているのが好ましく、その深さ方向に対するその中央領域がその上下領域より高い濃度の不純物を含有する基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料、例えば、高融点金属シリサイド層又は高融点金属層を有しているのがより好ましい。
【００２５】
さらに、前記導電層は、２種類以上の不純物を含有しているのがより好ましい。該２種類以上の不純物の少なくとも一つは酸素、窒素又はホウ素であり、該２種類以上の不純物を１×１０19／ｃｍ3 〜１×１０21／ｃｍ3 の濃度でそれぞれ含有しているのがさらに好ましい。
【００２６】
また、前記基板材料は好ましくはシリコンであり、前記導電性材料は高融点金属シリサイド又は高融点金属であるのが好ましい。
【００２７】
前記高融点金属シリサイドとしては、タングステンシリサイド（ＷＳｉｘ）、モリブデンシリサイド（ＭｏＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）及びチタニウムシリサイド（ＴｉＳｉｘ）からなる群から選ばれる一種又は二種以上を好ましく例示できる。
【００２８】
前記高融点金属としては、タングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）からなる群から選ばれる一種又は二種以上を好ましく例示できる。
【００２９】
また、前記取り出し電極としては、例えば、基板に形成されたソース及びドレインが挙げられる。
【００３０】
本発明は、第２に、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、少なくとも前記ゲート絶縁膜と接する部分が、不純物を含有する高融点金属シリサイド層又は不純物を含有する高融点金属層からなるゲート電極と、前記シリコン基板に形成された取り出し電極とを有する半導体装置を提供する。第２の発明は、前記第１の発明の半導体装置をより具体的に特定するものである。
【００３１】
第２の発明において、前記シリコン基板としては、ｎ型シリコン半導体基板、ｐ型シリコン半導体基板、ＳＯＩ基板等を用いることができる。
【００３２】
また、本発明は、第３に、基板上に絶縁膜を形成する工程と、前記絶縁膜上に、基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料からなる導電層を形成する工程と、前記導電層に不純物を導入する工程と、前記基板に取り出し電極を形成する工程とを有する半導体装置の製造方法を提供する。
【００３３】
前記第３の発明において、前記導電層に不純物を導入する工程は、前記導電層にイオン注入法により不純物を導入する工程を有するのが好ましく、前記導電層に前記導電層のグレイン成長を抑制する物質をイオン注入法により導入する工程、及び／又は化学的気相成長法（ＣＶＤ法）により、不純物を含有する導電膜を前記絶縁膜上に形成する工程を有するのがより好ましい。
【００３４】
また、前記導電層に不純物を導入する工程は、前記導電層に深さ方向に不純物濃度が変化するように不純物を導入する工程を有するのが好ましく、前記導電層の深さ方向に対するその中央領域に含まれる不純物濃度が、その上下領域の不純物濃度よりも高くなるように導入する工程を有するのがより好ましい。
【００３５】
前記導電層に不純物を導入する工程は、より具体的には、前記導電層に酸素、窒素又はホウ素を導入する工程を有するのが好ましい。
【００３６】
また、前記導電層に不純物を導入する工程は、前記導電層に２種類以上の不純物を導入する工程を有するのが好ましく、この場合、前記導電層に少なくとも酸素、窒素又はホウ素を導入する工程を有するのがより好ましく、前記導電層に２種類以上の不純物を１×１０19／ｃｍ3 〜１×１０21／ｃｍ3 の濃度でそれぞれ導入する工程を有するのがさらに好ましい。
【００３７】
前記第３の発明においては、前記基板として、ｐ型シリコン半導体基板、ｎ型シリコン半導体基板、ＳＯＩ基板等のシリコン基板を用いるのが好ましい。
【００３８】
また、前記基板上に、前記基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料からなる導電層を形成する工程は、前記基板上に、高融点金属シリサイド層又は高融点金属層を形成する工程を有するのが好ましい。
【００３９】
前記高融点金属シリサイド層を形成する工程は、タングステンシリサイド（ＷＳｉｘ）、モリブデンシリサイド（ＭｏＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）及びチタニウムシリサイド（ＴｉＳｉｘ）からなる群から選ばれる一種又は二種以上からなる層を形成する工程を有するのが好ましい。
【００４０】
また、前記高融点金属層を形成する工程は、タングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）からなる群から選ばれる一種又は二種以上のからなる層を形成する工程を有するのが好ましい。
【００４１】
さらに、本発明は、第４に、シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、シリコンのエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料からなる導電層を形成する工程と、前記導電層に不純物を導入する工程と、前記導電層を加工してゲート電極を形成する工程と、前記シリコン基板に取り出し電極を形成する工程とを有する半導体装置の製造方法を提供する。第４の発明は、前記第３の半導体装置の製造方法の発明をより具体的に特定したものであって、前記第２の発明である半導体装置を製造する方法である。
【００４２】
前記第４の発明において、シリコン基材としては、ｐ型シリコン半導体基板、ｎ型シリコン半導体基板、ＳＯＩ基板等を好ましく用いることができる。
【００４３】
前記第１及び第２の発明の半導体装置は、少なくとも前記絶縁膜（好ましくはゲート絶縁膜）と接する導電層（好ましくはゲート電極）部分が、基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料（好ましくは高融点金属シリサイド又は高融点金属）からなり、該導電性材料が不純物を含有していることを特徴とする。
【００４４】
従って、前記第１及び第２の本発明の半導体装置は、いわゆる短チャネル効果が抑制され、デバイスの動作速度を維持する導電層（ゲート電極）を有する半導体装置となっている。それに加えて、従来問題となっていた、高融点金属シリサイド又は高融点金属膜等の導電性材料のＧｒａｉｎ成長に伴う下層の絶縁膜の耐圧不良、あるいはＭＯＳＴｒにおいては絶縁膜（ゲート絶縁膜）耐圧不良及びゲート容量の低下が抑制された半導体装置となっている。
【００４５】
また、本発明の半導体装置の導電層が、導電性材料が２種類以上の不純物を含有している場合には、１種類の不純物がドープされている場合に比して、導電性材料のグレイン成長をより効果的に抑制することが可能である。従って、より薄い絶縁膜（例えば、膜厚が４ｎｍ程度のゲート絶縁膜）を形成する場合においても、絶縁耐圧の劣化を生じることなく、信頼性に優れた導電層（ゲート電極）を有する半導体装置となっている。
【００４６】
また、第３及び第４の発明の半導体装置の製造方法によれば、その後の熱処理工程や不純物の導入工程の条件に何ら変更を加えることなく、絶縁耐圧の低下やゲート容量の低下を招くことなく、短チャネル効果が抑制され、デバイスの動作速度が維持された導電層（ゲート電極）を有する半導体装置を製造することができる。
【００４７】
さらに、導電層の深さ方向に不均一に、好ましくは、該導電層の深さ方向に対するその中央部が相対的に高濃度、その上下領域が相対的に低濃度となるように不純物を導入することにより、不純物を導入しない場合と同様の絶縁膜界面特性を有するＭＯＳＴｒを形成することができる。従って、本発明の半導体装置の製造方法によれば、半導体デバイスのプロセス設計の自由度が低下することはない。
【００４８】
また、導電層にイオン注入法により不純物の導入を行う工程を有する場合には、正確に制御された加速エネルギー及びドーズ量で、不純物をイオン注入することができる。
【００４９】
従って、本発明によれば、ＬＳＩの集積度を向上させることができ、ＭＯＳＴｒの駆動能力もデザインルールに応じて向上させることができ、デバイスの高速動作が可能となる。
【００５０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
第１の実施の形態
第１の実施の形態は、図１（ａ）に示すようなｐチャネルＭＯＳトランジスタを有する半導体装置である。
図１（ａ）に示す半導体装置は、ｎ型シリコン半導体基板１０１のフィールド酸化膜１０２により区画された領域上に、酸化シリコンからなるゲート酸化膜１０３を有し、更にこのゲート酸化膜１０３上に、厚さ約１００ｎｍのＷＳｉｘ（タングステンシリサイド）膜１０４からなる単層構造のゲート電極を有している。
【００５１】
さらに、ｎ型シリコン半導体基板１０１の該ゲート電極の下部周辺領域には、ｐ型不純物がドープされた不純物拡散領域（ソース・ドレイン領域）１０５が形成され、接続プラグ１０７を介して配線層１０８と電気的に接続されている。そして、ゲート電極の上部は、層間絶縁膜１０６により覆われた構造を有している。
【００５２】
この半導体装置のゲート電極のＷＳｉｘ膜１０４は、Ｄｏｓｅ量で５×１０14／ｃｍ2 （濃度では約５×１０19／ｃｍ3 ）の酸素を含有している。この結果、ＷＳｉｘ膜１０４のＧｒａｉｎ Ｓｉｚｅは、例えば８５０℃、３０分の熱処理の後でも最大約２０ｎｍのサイズに抑制されている。
【００５３】
従って、本実施形態の半導体装置は、絶縁耐圧の低下やゲート容量の低下を招くことなく、短チャネル効果が抑制され、デバイスの動作速度が維持された信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【００５４】
第２実施形態
第２の実施形態は、図１（ｂ）に示すようなｎチャネルＭＯＳトランジスタを有する半導体装置である。図１（ｂ）に示す半導体装置は、前記第１実施形態で示した半導体装置とほぼ同様な構造を有し、ゲート電極は、不純物として酸素を含有するＷＳｉｘ膜２０４単層から形成されてなる。
【００５５】
この半導体装置においては、ＷＳｉｘ膜２０４中の酸素濃度を深さ方向に対して変化させてある。即ち、ＷＳｉｘ膜２０４は、ゲート酸化膜２０３との界面領域（ＷＳｉｘ膜２０４ａ；ゲート酸化膜２０３側から厚さ１０ｎｍ程度の領域）では、酸素濃度が十分低く（約１０17／ｃｍ3 以下）、続いて中央頒域（ＷＳｉｘ膜２０４ｂ：２０４ａ側から厚さ３０ｎｍ程度の領域）では、酸素が例えば約５×１０19／ｃｍ3 の濃度に、さらにその上の領域（ＷＳｉｘ膜２０４ｃ：２０４ｂ側から厚さ６０ｎｍ程度の領域）では、酸素が約１×１０17／ｃｍ3 以下になるような構造を有している。
【００５６】
本実施形態の半導体装置のゲート電極をこのような構造で形成することにより、ＷＳｉｘ膜２０４と下地のゲート酸化膜２０３との界面特性を保持したまま、ＷＳｉｘ膜２０４の少なくともゲート酸化膜２０３と接する近傍のＷＳｉｘ膜２０４ａのＧｒａｉｎ成長を抑制することが可能となる。
【００５７】
即ち、酸素濃度が約５×１０19／ｃｍ3 と比較的高い中央領域（ＷＳｉｘ膜２０４ｂ）は、この酸素の影響でＷＳｉｘのＧｒａｉｎ成長が阻害され、また、酸素濃度の比較的低いゲート酸化膜と接する部分（下部領域）のＷＳｉｘ膜２０４ａにおても、その深さ方向のＧｒａｉｎ成長制限により、Ｇｒａｉｎの成長が抑制されている。
【００５８】
また、ゲート電極の最上層（上部領域）にあるＷＳｉｘ膜２０４ｃの厚さ６０ｎｍの領域は、酸素の不純物濃度も比較的低く（酸素濃度を高める必要はない）、膜厚が比較的厚いのでＧｒａｉｎも比較的大きく約５０ｎｍのサイズに成長するが、この部分でのＷＳｉｘ膜２０４ｃの成長は、ゲート絶縁耐圧の劣化やゲート容量の低下には影響を与えず、ゲート電極の低抵抗化に寄与するのみとなる。
【００５９】
従って、本実施形態のの半導体装置は、短チャネル効果が抑制され、デバイスの動作速度が維持され、かつ、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された極めて信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【００６０】
第３実施形態
第３の実施の形態は、前記第１実施形態の半導体装置と同様な構造を有する半導体装置であり（図示を便宜上省略）、この半導体装置のゲート電極は、酸素の代わりに、ドーズ量で５×１０15／ｃｍ2 （濃度では、５×１０20／ｃｍ3 ）の窒素がドープされたＷＳｉｘ膜の単層からなる。
【００６１】
この場合においても、ＷＳｉｘ膜のＧｒａｉｎ Ｓｉｚｅは、例えば８５０℃、３０分の熱処理の後でも約２０ｎｍ以内のサイズとなっている。
【００６２】
従って、本実施形態の半導体装置は、短チャネル効果が抑制され、デバイスの動作速度が維持され、かつ、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された極めて信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【００６３】
第４実施形態
第４の実施の形態は、図２（ｃ）に示すようなｎチャネルＭＯＳトランジスタを有する半導体装置である。
図２（ｃ）に示す半導体装置は、ｐ型シリコン半導体基板３０１のフィールド酸化膜３０２により区画された領域上に、酸化シリコンからなるゲート酸化膜３０３を有し、更にこのゲート酸化膜３０３上に、厚さ約１００ｎｍのＷＳｉｘ（タングステンシリサイド）膜３０４の単層構造のゲート電極を有している。
【００６４】
この半導体装置は、該ゲート電極の側壁部に側壁保護膜３０６が設けられ、ｐ型シリコン半導体基板３０１の該側壁保護膜３０６の下部周辺領域には、ｎ型不純物がドープされたｎ+ 不純物拡散領域（ソース・ドレイン領域）３０７が形成され、さらに、ｎ+ 不純物拡散領域に隣接したチャネル領域にｎ- 不純物拡散領域３０５を形成したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。このため、ドレイン電界をｎ- 不純物拡散領域３０５に吸収してソース端への影響を抑え、かつ電界強度が軽減されている。
【００６５】
また、ｎ+ 不純物拡散領域３０７は、配線層３１０と接続プラグ３０９を介して電気的に接続されている。そして、ゲート電極の上部は層間絶縁膜３０８により覆われた構造を有している。
【００６６】
この半導体装置のゲート電極のＷＳｉｘ膜３０４中には、Ｄｏｓｅ量で５×１０15／ｃｍ2 （濃度では約５×１０20／ｃｍ3 ）の窒素及び５×１０15／ｃｍ2 （濃度では約５×１０20／ｃｍ3 ）のホウ素が同時にドープされている。
【００６７】
この結果、ＷＳｉｘ膜３０４のＧｒａｉｎ Ｓｉｚｅは、例えば８５０℃、３０分の熱処理の後でも約１５ｎｍ以内のサイズとなっており、窒素のみをドープした場合よりもさらにＷＳｉｘ膜のグレイン成長が抑制されている。
【００６８】
従って、本実施形態の半導体装置は、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された極めて信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【００６９】
第５実施形態
第５の実施の形態は、前記第２実施形態の半導体装置と同様の構造を有するｎチャネルＭＯＳトランジスタを有する半導体装置である（便宜上、図示を省略している。）。
【００７０】
この半導体装置のゲート電極は、不純物として窒素及びホウ素を含有した膜厚１００ｎｍ程度のＷＳｉｘ膜の単層構造からなるゲート電極を有しており、該ＷＳｉｘ膜は、濃度約１×１０19／ｃｍ3 のホウ素を均一に含有しており、また、窒素を深さ方向に対してその濃度を変化させて含有している。
【００７１】
即ち、このＷＳｉｘ膜は、ゲート酸化膜との界面領域（ゲート酸化膜側から厚さ１０ｎｍ程度の第１の領域）では、窒素濃度が十分低く（約１０19／ｃｍ3 以下）、続いて中央頒域（前記第１の領域側から厚さ３０ｎｍ程度の第２の領域）では、窒素が例えば約１×１０21／ｃｍ3 の濃度で含まれ、さらにその上の領域（前記第２の領域側から厚さ６０ｎｍ程度の第３の領域）では、酸素が約１×１０19／ｃｍ3 以下になるように含まれた構造を有している。
【００７２】
本実施形態の半導体装置のゲート電極をこのような構造で形成することにより、ＷＳｉｘ膜と下地のゲート酸化膜との優れた界面特性を保持したままで、ゲート酸化膜と接する近傍における第１の領域のＷＳｉｘ膜のＧｒａｉｎ成長を抑制することが可能となる。
【００７３】
即ち、窒素濃度が約１×１０21／ｃｍ3 と比較的高い中央領域（第２の領域）は、この窒素及びホウ素の影響でＷＳｉｘのＧｒａｉｎ成長が阻害されており、また、窒素濃度の比較的低いゲート酸化膜と接する部分（第１の領域）のＷＳｉｘ膜においても、その膜厚方向のＧｒａｉｎ成長制限により、Ｇｒａｉｎの成長が抑制されている。
【００７４】
また、ゲート電極の最上層（第３の領域）にあるＷＳｉｘ膜の厚さ６０ｎｍの領域は、窒素の不純物濃度も比較的低く（窒素濃度を高める必要がない）、膜厚が比較的厚いのでＧｒａｉｎも比較的大きく（約３０ｎｍ）成長するが、この第３の領域でのＷＳｉｘ膜の成長は、ゲート絶縁耐圧の劣化やゲート容量の低下には影響を与えず、ゲート電極の低抵抗化に寄与するのみとなる。
【００７５】
従って、本実施形態の半導体装置は、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された極めて信頼性の高いＭＯＳトランジスタを有するものとなっている。
【００７６】
以上説明した第１〜第５の実施形態では、ＷＳｉｘ単層からなるゲート電極を有する半導体装置を例にとり本発明を説明した。本発明の半導体装置はこれらに限定されることなく、そのゲート電極は、他の高融点金属シリサイド、例えば、モリブデンシリサイド（ＭｏＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタニウムシリサイド（ＴｉＳｉｘ）や、高融点金属、例えば、タングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）等の導電性材料から形成されていてもよい。
【００７７】
第６実施形態
また、ゲート電極は、これら高融点金属シリサイド又は高融点金属と、ｐ型不純物あるいはｎ型不純物がドープされた導電性ポリシリコン層との積層から形成されていてもよい。第６の実施形態は、かかるゲート電極を有する半導体装置である。
【００７８】
図２（ｄ）に示す半導体装置は、ｎ型シリコン半導体基板４０１のフィールド酸化膜４０２により区画された領域上に、酸化シリコンからなるゲート酸化膜４０３を有し、更にこのゲート酸化膜４０３上に、厚さ約６０ｎｍのＷＳｉｘ膜４０４ａ、及び該ＷＳｉｘ膜４０４ａ上に導電性ポリシリコン層４０４ｂとからなる２層構造のゲート電極を有している。
【００７９】
さらに、ｎ型シリコン半導体基板４０１の該ゲート電極の下部周辺領域には、ｐ型不純物がドープされた不純物拡散領域（ソース・ドレイン領域）４０５が形成され、接続プラグ４０７を介して配線層４０８と電気的に接続されている。そして、ゲート電極の上部は、層間絶縁膜４０６により覆われた構造を有している。
【００８０】
この半導体装置のゲート電極のＷＳｉｘ膜４０４ｂは、ゲート絶縁膜４０３上に接して形成されており、Ｄｏｓｅ量で５×１０14／ｃｍ2 （濃度では約５×１０19／ｃｍ3 ）の酸素を含有している。この結果、ＷＳｉｘ膜４０４ｂのＧｒａｉｎ Ｓｉｚｅは、例えば８５０℃、３０分の熱処理の後でも最大約２０ｎｍのサイズに抑制されている。
【００８１】
従って、本実施形態の半導体装置においても、絶縁耐圧の低下やゲート容量の低下を招くことなく、短チャネル効果が抑制され、デバイスの動作速度が維持された信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【００８２】
上記第６の実施形態では、ＷＳｉｘ膜と導電性ポリシリコンとの積層構造のゲート電極を有する半導体装置を例にとり説明したが、ＷＳｉｘの他の高融点金属シリサイド又は高融点金属と導電性ポリシリコンとの積層体から形成されていてもよい。但し、少なくともゲート絶縁膜との境界部分は、基板材料のＭｉｄ Ｇａｐのほぼ中央の仕事関数を有する導電性材料で形成されている必要がある。
【００８３】
さらに、第１〜第６の実施形態では、導電層がゲート絶縁膜上に形成されたゲート電極である半導体装置について説明しているが、導電層がこれ以外の同様な構造のＭＯＳコンデンサである半導体装置や、不純物が導入された導電層が、シリコン半導体基板に設けられたｐ−ｗｅｌｌ又はｎ−ｗｅｌｌ上に形成されたＭＯＳＴｒ、ＭＯＳコンデンサの電極に用いられた半導体装置であっても良い。
【００８４】
また、第１〜第６の実施形態では、基板としてＢｕｌｋシリコン基板（ｎ型シリコン半導体基板）を用いているが、Ｂｕｌｋシリコン基板（ｐ型シリコン半導体基板）、ＳＯＩ構造の基板であっても良い。
【００８５】
【実施例】
次に、実施例により本発明をさらに詳細に説明する。
なお、以下の実施例における導電層（ＷＳｉｘ膜）の膜厚やＧｒａｉｎ成長を抑制する不純物のドーズ量、注入条件、熱処理の条件等はあくまでその１例であって、形成する半導体装置に応じて適宜設計変更が可能である。
【００８６】
実施例１
本実施例は、前記第１の実施形態の半導体装置の製造方法である。図３（ａ）から図３（ｄ）及び図４（ｅ）から図４（ｈ）に、本実施例により製造されるＭＯＳＴｒの製造工程を示す。
【００８７】
先ず、図３（ａ）に至るまでを説明する。ｐ型シリコン半導体基板１０１上に、例えば９５０℃でウエット酸化するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、フィールド酸化膜１０２を約４００ｎｍの厚さに形成する。
【００８８】
次いで、ソース・ドレイン領域やチャンネル領域となる活性領域の表層部に、しきい値電圧（Ｖｔｈ）調整のためのイオン注入、及びシリコン半導体基板１０１の深部にパンチスルー阻止用の埋め込み層を形成するためのイオン注入を行う（図示を省略）。
【００８９】
続いて、Ｈ2 とＯ2 の混合ガスを用い、８５０℃の温度条件でパイロジェニック酸化を行い、シリコン基板１０１のフィールド酸化膜１０２により区画された領域上に、ゲート酸化膜１０３を、例えば膜厚５ｎｍで形成する。以上のようにして、図３（ａ）に示す構造を得る。
【００９０】
その後、図３（ｂ）に示すように、ゲート電極のＷＳｉｘ膜１０４を約１００ｎｍ堆積する。ＷＳｉｘ（膜）１０４は、ゲート酸化膜１０３に直接堆積しても密着性やゲート耐圧を顕著に劣化させないようにするために、ＳｉＨ2 Ｃｌ2 ＋ＷＦ6 の反応系にて、以下のようなＳｉ Ｒｉｃｈ（ＷＳｉｘ；ｘ＝３．０）の条件で形成を行う。
【００９１】
（ＷＳｉｘ膜１０４の成膜条件）
成膜装置：Ｃｏｌｄ−Ｗａｌｌ型ＬＰ−ＣＶＤ装置
成膜温度：６００℃
成膜圧力：４０Ｐａ
成膜ガス（流量）：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ＝１６０／１．６／１００ｓｃｃｍ
【００９２】
なお、ＷＳｉｘ（ｘは、１〜３の任意の数を表す。）で表されるタングステンシリサイドには、例えば、Ｗ2 Ｓｉ3 ，ＷＳｉ2 ，ＷＳｉ3 等が知られている。
【００９３】
次いで、図３（ｃ）に示すように、ＷＳｉｘ膜１０４のＧｒａｉｎ成長を抑制するために、酸素イオン（Ｏ2 + イオン）を加速エネルギー１５ｋｅＶ、ドーズ量５×１０14／ｃｍ2 の条件で全面にイオン注入する。このときのイオン注入は、Ｏ2 + イオンの飛程はＷＳｉ膜１０４中に存在するように行う。
【００９４】
さらに、図３（ｄ）に示すように、フォトレジスト１０９を全面に塗布し、パターニングを行い、ゲート電極パターンに倣ったゲート電極のレジストパターンを形成する。
【００９５】
次に、図４（ｅ）に示すように、このパターン形成されたレジスト１０９をマスクに、ＷＳｉｘ膜１０４のエッチングを行い、ゲート電極を形成する。
【００９６】
この時のエッチング条件は、例えば、次のようにして行う。
次いで、図４（ｆ）に示すように、レジストマスク１１０及びゲート電極１０４をマスクに、ゲート電極下部周辺領域のｎ型シリコン半導体基板１０１のフィールド酸化膜１０２によって区画された領域に、例えば、ｐ型不純物であるＢＦ2 + を、加速エネルギー約２０ｋｅｖ、ドーズ量３×１０15／ｃｍ2 程度でイオン注入する。その後、Ｎ2 雰囲気中で８５０℃で３０分の加熱処理を行って、不純物の活性化を行うことにより、ｐ型不純物拡散領域（ソース・ドレイン領域）１０５を形成する。
【００９８】
その後、図４（ｇ）に示すように、レジストマスク１１０を除去し、図４（ｈ）に示すように、例えば、Ｏ2 −ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いる減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、層間絶縁膜１０６を全面に堆積させる。
【００９９】
さらに、層間絶縁膜１０６に、ｐ型不純物拡散領域１０５に達するコンタクトホールを開口し、該コンタクトホール中にタングステンやアルミニウム等の金属を埋め込むことによってコンタクトプラグ１１０を形成、アルミニウム等からなる配線層１１１の形成を順次行うことによって、図１（ａ）に示すようなｐチャネルＭＯＳトランジスタを有する半導体装置を製造することができる。
【０１００】
本実施例によれば、Ｄｏｓｅ量で５×１０14／ｃｍ2 （濃度では約５×１０19／ｃｍ3 ）の酸素がドープされてなるゲート電極のＷＳｉｘ膜１０４を、簡便かつ歩留り良く形成することができる。また、このＷＳｉｘ膜１０４のＧｒａｉｎＳｉｚｅは、例えば８５０℃、３０分の熱処理（イオン注入後のアニール）の後でも最大約２０ｎｍのサイズに抑制することができる。従って、ゲート絶縁膜耐圧不良及びゲート容量の低下が抑制された信頼性の高いＭＯＳトランジスタを有する半導体装置を製造することができる。
【０１０１】
実施例２
実施例２は、前記第２実施形態の半導体装置を製造する例である。上述した第１実施例においては、ゲート酸化膜上のＷＳｉｘ膜に酸素イオンを一様にイオン注入しているが、本実施例においては、ゲート電極を構成するるＷＳｉｘ膜に含まれる酸素イオン濃度を深さ方向に変化させるものである。
【０１０２】
先ず、図５（ａ）に示すように、前記第１実施形態と同様にして、ｐ型シリコン半導体基板２０１上に、例えば９５０℃でウエット酸化するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、フィールド酸化膜２０２を約４００ｎｍの厚さに形成する。
【０１０３】
次に、ソース・ドレイン領域やチャンネル領域となる活性領域の表層部に、しきい値電圧（Ｖｔｈ）調整のためのイオン注入、及びシリコン半導体基板２０１の深部にパンチスルー阻止用の埋め込み層を形成するためのイオン注入を行う（図示を省略）。
【０１０４】
続いて、Ｈ2 とＯ2 の混合ガスを用い、８５０℃の温度条件でパイロジェニック酸化を行い、シリコン基板１０１のフィールド酸化膜２０２により区画された領域上に、ゲート酸化膜２０３を、例えば膜厚５ｎｍで形成する。以上のようにして、図５（ａ）に示す構造を得る。
【０１０５】
次いで、図５（ｂ）に示すように、ＳｉＨ2 Ｃｌ2 −ＷＦ6 を用いるＣＶＤ法により、ゲート酸化膜２０３上に厚さ１００ｎｍ堆積させたＷＳｉｘ膜２０４’を形成する。その後、該ＷＳｉｘ膜２０４’に、酸素イオン濃度が膜厚方向（深さ方向）に変化するように酸素イオンのイオン注入を行う。
【０１０６】
イオン注入法は、不純物をイオン注入する際に、イオン注入のエネルギー及びドーズ量を正確に制御することが可能であり、エネルギーを調整することにより、注入される不純物イオンの打ち込み位置を決定することができる（即ち、イオンを注入する側の表面からどの位の深さの位置に不純物イオンが注入されるのかが定まる。）。また、イオン注入のドーズ量を調整することにより、導入される不純物濃度を調整することが可能である。
【０１０７】
本実施例においては、酸素イオン注入を、例えば、次のような条件で行う。
▲１▼酸素イオンを、ＷＳｉｘ膜２０４’のゲート酸化膜と接する部分のゲート酸化膜界面から上方向に約１０ｎｍの範囲に、酸素濃度が１×１０17／ｃｍ3 以下となるようにイオン注入する（ＷＳｉｘ膜２０４ａの形成）。
▲２▼次いで、ＷＳｉ膜２０４’のゲート酸化膜界面から上方向に１０〜４０ｎｍの範囲にある中央領域の厚さ約３０ｎｍのＷＳｉｘ膜に、酸素濃度が約５×１０19／ｃｍ3 となるように、酸素イオンのイオン注入を行う（ＷＳｉｘ膜２０４ｂの形成）。
▲３▼さらに、その上の約６０ｎｍの範囲内にあるＷＳｉｘ膜２０４’に、酸素濃度が約１×１０17／ｃｍ3 以下となるようにイオン注入を行う（ＷＳｉｘ膜２０４ｃの形成）。
【０１０８】
以上のようにして、図５（ｃ）に示すように、酸素濃度が膜厚方向（深さ方向）に変化するように酸素を含有させたＷＳｉｘ膜２０４を得る。
【０１０９】
次に、前記実施例１と同様にして、図示しないフォトレジストを全面に塗布し、パターニングを行い、ゲート電極パターンに倣ったゲート電極のレジストパターンを形成する。さらに、このパターン形成されたレジスト１０９をマスクに、ＷＳｉｘ膜２０４のエッチングを行い、ゲート電極を形成する。以上のようにして、図５（ｄ）に示す構造を得る。
【０１１０】
その後は、前記実施例１と同様なプロセスを経ることにより、図１（ｂ）に示すような半導体装置を製造することができる。
【０１１１】
本実施例によれば、ＷＳｉｘ膜２０４と下地のゲート酸化膜２０３との界面特性を保持したまま、ＷＳｉｘ膜２０４の少なくともゲート酸化膜２０３と接する近傍のＷＳｉｘ膜２０４ａのＧｒａｉｎ成長を抑制することができる。
【０１１２】
即ち、酸素濃度が約５×１０19／ｃｍ3 と比較的高い中央領域（ＷＳｉｘ膜２０４ｂ）は、この酸素の影響でＷＳｉｘのＧｒａｉｎ成長が阻害される。また、酸素濃度の比較的低いゲート酸化膜と接する部分（下部領域）のＷＳｉｘ膜２０４ａにおいても、その膜厚方向のＧｒａｉｎ成長が制限されることにより、Ｇｒａｉｎの成長を抑制できる。
【０１１３】
また、ゲート電極の最上層（上部領域）にあるＷＳｉｘ膜２０４ｃの厚さ６０ｎｍの領域は、酸素の不純物濃度も比較的低く（酸素濃度を高める必要はない）、膜厚が比較的厚いのでＧｒａｉｎも比較的大きく約５０ｎｍのサイズに成長するが、この部分でのＷＳｉｘ膜２０４ｃの成長は、ゲート絶縁耐圧の劣化やゲート容量の低下には影響を与えず、ゲート電極の低抵抗化に寄与するのみとなる。
【０１１４】
従って、本実施例によれば、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された極めて信頼性の高いＭＯＳトランジスタを有する半導体装置を製造することができる。
【０１１５】
実施例３
実施例３は、前記第４実施形態に示した半導体装置を製造する例である。以下、本実施例の半導体装置の製造方法を順を追って、図面を参照しながら説明する。
【０１１６】
先ず、図６（ａ）に示すように、ｎ型シリコン半導体基板３０１上に、例えば９５０℃でウエット酸化するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、フィールド酸化膜３０２を約４００ｎｍの厚さに形成する。
【０１１７】
次に、ソース・ドレイン領域やチャンネル領域となる活性領域の表層部に、しきい値電圧（Ｖｔｈ）調整のためのイオン注入、及びシリコン半導体基板３０１の深部にパンチスルー阻止用の埋め込み層を形成するためのイオン注入を行う（図示を省略）。
【０１１８】
続いて、Ｈ2 とＯ2 の混合ガスを用い、８５０℃の温度条件でパイロジェニック酸化を行い、シリコン基板３０１のフィールド酸化膜３０２により区画された領域上に、ゲート酸化膜３０３を、例えば膜厚４ｎｍで形成する。
【０１１９】
次いで、図６（ｂ）に示すように、ゲート酸化膜３０３上にＷＳｉｘ膜３０４’を厚さ１００ｎｍ程度に成膜する。このＷＳｉｘ膜３０４’は、ゲート酸化膜３０３上に直接堆積させても密着性やゲート耐圧を顕著には劣化させないようにするため、ＳｉＨ2 Ｃｌ2 ＋ＷＦ6 の反応系にて、Ｓｉ Ｒｉｃｈ（ＷＳｉｘ；ｘ＝３．０）の条件にする必要がある。
【０１２０】
次に、ＷＳｉｘ膜に不純物を導入（ドープ）する。不純物の導入は、ＷＳｉｘを堆積させた後、最初に熱処理が印加される前に行われるのが効果的であり、ＷＳｉｘの堆積時に、ｉｎ−ｓｉｔｕでドープさせるのが最も好ましい。本実施例においては、ホウ素をＷＳｉｘの膜厚方向に均一にドープし、窒素をＷＳｉｘ膜を成膜後にドープする。例えば、以下の条件にて、ｉｎ−Ｓｉｔｕでホウ素がドープされたＳｉｘ膜を形成する。
【０１２１】
成膜装置：Ｃｏｌｄ−Ｗａｌｌ型ＬＰ−ＣＶＤ装置
成膜温度：６８０℃
成膜圧力：４０Ｐａ
成膜ガス（流量）：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ｂ2 Ｈ6 ／Ａｒ＝１６０／１．６／０．５／１００ｓｃｃｍ
【０１２２】
次いで、図６（ｃ）に示すように、窒素イオンを、例えば、エネルギー２０ｋｅＶ、ドース量５×１０15／ｃｍ2 の条件で全面にイオン注入する。このとき、窒素イオンの飛程は、ＷＳｉｘ中に存在させる必要がある。
【０１２３】
その後、図６（ｄ）に示すように、ゲート電極のレジストパターン３１１を形成し、図７（ｅ）に示すように、該レジストパターン３１１をマスクに、ＷＳｉｘ膜３０４’を以下のようなエッチング条件で加工して、ゲート電極３０４を形成する。
【０１２４】
次に、図７（ｆ）に示すように、シリコン基板３０１のフィールド酸化膜３０２で区画された領域のゲート電極下部周辺域に不純物を導入することにより、ｐ型不純物拡散領域３０５を形成する。本実施例ではＰＭＯＳトランジスタを形成するので、ＢＦ2 + イオンを、加速エネルギー約２０ｋｅＶ、ドーズ量３×１０15／ｃｍ2 でイオン注入する。
【０１２６】
この場合において、ＮＭＯＳトランジスタを形成する場合には、ＢＦ2 + イオンの代わりにＡｓのイオン注入を行うことができる。また、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳトランジスタ）のように、同一シリコン基板上に、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを形成する場合には、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを形成する領域で、レジストマスクを用いて異なる導電型の不純物イオンを打ち分ける必要がある。
【０１２７】
次いで、図７（ｇ）に示すように、例えば、Ｏ2 −ＴＥＯＳを用いるＬＰ−ＣＶＤ（減圧ＣＶＤ）法により酸化シリコン膜を堆積させた後、異方性エッチングにより、側壁保護膜３０３を形成する。
【０１２８】
その後、側壁保護膜３０３をマスクに、シリコン基板３０１のフィールド酸化膜３０２で区画された領域のゲート電極下部周辺域に不純物をイオン注入を行う。本実施例では、ＰＭＯＳトランジスタを形成するので、イオン注入の条件としては、例えばＢＦ2 + イオンを、加速エネルギー１０〜３０ｋｅＶ、ドーズ量３×１０15／ｃｍ2 とする。
【０１２９】
この場合において、ＮＭＯＳトランジスタを形成する場合には、ＢＦ2 + イオンの代わりにＡｓのイオン注入を行う。また、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳトランジスタ）のように、同一シリコン基板上に、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを形成する場合には、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを形成する領域で、レジストマスクを用いて異なる導電型の不純物イオンを打ち分ける必要がある。
【０１３０】
さらに、不純物を拡散させた後、Ｎ2 雰囲気下、以下の条件で不純物の活性化を行うことにより、ソース・ドレイン領域３０７を形成する。
（活性化の熱処理条件）
装置：電気炉アニール装置
温度：８５０℃
時間：３０分
【０１３１】
次いで、通常のプロセスにより、酸化シリコン膜−窒化シリコン膜−ＢＰＳＧ（ＮＳＧ）膜の３層からなる層間絶縁膜３０８を形成する。例えば、ＳｉＨ4 とＯ2 の混合ガスを用いた減圧ＣＶＤ法により、温度約４５０℃で膜厚約１００ｎｍの酸化シリコン膜を堆積させ、該酸化シリコン膜上に、例えばＳｉＨ2 Ｃｌ2 とＮＨ3 の混合ガスを用いた減圧ＣＶＤ法により、温度７６０℃で窒化シリコン膜を膜厚約３０〜８０ｎｍ形成し、さらにこの窒化シリコン膜上に、例えばＯ2 とＴＥＰＳの混合ガスを用いた減圧ＣＶＤ法により、温度約７００℃で、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜又はＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を膜厚約２５０ｎｍ形成することにより、３層からなる層間絶縁膜３０８とすることができる。
【０１３２】
その後、層間絶縁膜３０８上にコンタクトホール形成のための図示しないレジストパターンを形成し、該レジストパターンをマスクとして、ＢＰＳＧ（ＮＳＧ）膜、窒化シリコン膜及び酸化シリコン膜を順次異方性エッチングの技術によりエッチングすることにより、ソース・ドレイン領域３０７に達する図示しないコンタクトホールを開口する。次いで、このコンタクトホールに、タングステンを例えばＣＶＤ法により埋め込み接続プラグ３０７を形成し、さらにその上にアルミニウム等からなる配線層３１０を形成する等の工程を経て、図２（ｃ）に示すような半導体装置を製造することができる。
【０１３３】
以上のようにして、ホウ素及び窒素を不純物として含有するＷＳｉｘからなるゲート電極を有する半導体装置を簡便かつ歩留りよく製造することができる。本実施例の半導体装置は、ホウ素及び窒素を不純物として含有するＷＳｉｘから形成されたゲート電極を有しているので、ゲート絶縁膜耐圧不良及びゲート容量の低下がさらに抑制された信頼性の高いＭＯＳトランジスタを有する半導体装置となっている。
【０１３４】
特に、本実施例においては、ホウ素をＷＳｉｘ膜を堆積させる際に、ｉｎ−ｓｉｔｕでドープさせているので、イオン注入でドープする場合に比べて深さ方向に濃度が均一になるようにドープすることが可能となる。
【０１３５】
実施例４
実施例４は、前記第５実施形態に示した半導体装置の製造方法の一例である。
先ず、前記実施例３と同様のプロセスを経て、図８（ａ）に示すように、ｎ型シリコン半導体基板５０１のフィールド酸化膜５０２によって分離された領域上にゲート酸化膜５０３を形成する。
【０１３６】
次いで、以下に示す条件を組み合わせることにより、ゲート絶縁膜上に、窒素を含有し、その含有濃度を膜厚方向（深さ方向）に変化させたＷＳｉｘ膜を堆積させる。
【０１３７】
第１ＳＴＥＰ（ＷＳｉｘ膜５０４ａの形成：図８（ｂ））
成膜装置：Ｃｏｌｄ−Ｗａｌｌ型ＬＰ−ＣＶＤ装置
成膜温度：６８０℃
成膜圧力：４０Ｐａ
成膜ガス（流量）：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ｂ2 Ｈ6 ／Ａｒ＝１６０／１．６／０．５／１００ｓｃｃｍ
【０１３８】
第２ＳＴＥＰ（ＷＳｉｘ膜５０４ｂの形成：図８（ｃ））
成膜装置：Ｃｏｌｄ−Ｗａｌｌ型ＬＰ−ＣＶＤ装置
成膜温度：６８０℃
成膜圧力：４０Ｐａ
成膜ガス（流量）：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ｂ2 Ｈ6 ／Ａｒ／ＮＨ3 ＝１６０／１．６／０．５／１００／１．０ｓｃｃｍ
【０１３９】
第３ＳＴＥＰ（ＷＳｉｘ膜５０４ｃの形成：図９（ｄ））
成膜装置：Ｃｏｌｄ−Ｗａｌｌ型ＬＰ−ＣＶＤ装置
成膜温度：６８０℃
成膜圧力：４０Ｐａ
成膜ガス（流量）：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ｂ2 Ｈ6 ／Ａｒ＝１６０／１．６／０．５／１００ｓｃｃｍ
【０１４０】
さらに、ゲート電極形成のための図示しないレジストパターンを形成し、前記実施例３と同様にしてＷＳｉｘ膜５０４ａ，５０４ｂ及び５０４ｃをエッチング加工して、図９（ｅ）に示すようなゲート電極を形成する。
【０１４１】
その後は、各工程の図示を省略しているが、前記実施例３と同様にして、シリコン半導体基板５０１のゲート電極下部周辺領域に、ｐ型不純物をイオン注入法により拡散させた後、加熱処理（アニール）を施すことにより活性化させることによりソース・ドレイン領域５０５を形成し、全面に層間絶縁膜５０６を形成した後、該層間絶縁膜５０６中に、ソース・ドレイン領域５０５に達するコンタクトホールを形成したのち、そこへタングステン等の導電材料を埋め込んでコンタクトプラグ５０７を形成し、その上にアルミニウム等からなる配線層５０８を形成することによって、図９（ｆ）に示すような半導体装置を製造することができる。
【０１４２】
本実施例では、ＷＳｉｘ膜５０４の深さ方向にＷＳｉｘのＧｒａｉｎ成長を阻害する不純物を不均一に導入する方法として、ＣＶＤステップを変化させ（第１ステップ→第２ステップ→第３ステップ）て、不純物Ｐｒｏｆｉｌｅを制御して混入させている。このようにして窒素濃度を深さ方向に変化させてＷＳｉｘ膜を成膜することにより、ＷＳｉｘ膜５０４の中央領域（５０４ｂ）では、ＷＳｉｘのＧｒａｉｎ成長が阻害され、その深さ方向のＧｒａｉｎ成長制限により、その下部領域の熱酸化膜５０３との界面付近（５０４ａ）では、この不純物の混入の影響を受けない状態での密着性や仕事関数をそのまま維持しながら（優れた界面特性を保持しながら）、ＷＳｉｘ膜５０４ａの膜中のＧｒａｉｎ成長を抑制することができる。また、ＷＳｉｘ膜５０４の上層部分（上部領域５０４ｃ）は、不純物の影響を受けずＷＳｉｘ膜のＧｒａｉｎが大きく成長するが、熱酸化膜５０３との界面付近（５０４ａ）にはこの影響を与えず、低抵抗なＷＳｉｘ膜５０４ｃとなっている。
【０１４３】
従って、本実施例の半導体装置は、ゲート絶縁耐圧不良及びゲート容量の低下が抑制された、信頼性の高いＭＯＳトランジスタを有するものである。
【０１４４】
なお、本実施例では、ＣＶＤの各ステップにおけるガス組成にＮＨ3 を加えるか否かにより、ＷＳｉｘ膜中に含まれる窒素濃度を深さ方向に変化させているが、ＮＨ3 の流量を連続的に変化させることにより、連続的にＷＳｉｘ膜中に含まれる窒素濃度を膜厚方向に変化するように、ＷＳｉｘ膜を製膜することも可能である。
【０１４５】
実施例５
本実施例では、シリコン半導体基板上にゲート酸化膜を形成し、さらに、該ゲート酸化膜上にＷＳｉｘ膜を形成した場合に、該ＷＳｉｘ膜中に不純物として窒素の含有量を変化させた場合に、ゲート酸化膜の耐圧特性がどのように変化するかを調べたものである。
【０１４６】
即ち、シリコン半導体基板上に、膜厚４．０ｎｍのゲート酸化膜を形成し、その上に、膜厚７０ｎｍのＷＳｉｘ膜を形成し、さらに、該ＷＳｉｘ膜に所定のドーズ量のＮ2 + イオンをイオン注入法した後、８５０℃で３０分間加熱処理を行った後、ゲート電極をエッチング加工により形成し、そのゲート酸化膜の耐圧特性を調べた。
【０１４７】
結果を図１０にまとめめて示す。図１０中、縦軸は、累積不良率（Ｃｕｍｕｌａｔｉｖｅ Ｆａｉｌｕｒｅ（×１００％））を表し、横軸は、ゲート耐圧（ＴＺＤＢ（Ｖ）；Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）を表す。また、▲１▼のグラフは、窒素イオンをイオン注入しなかった場合、▲２▼は、窒素イオンを５×１０15／ｃｍ2 のドーズ量でイオン注入した場合、▲３▼は、窒素イオンを７．５×１０15／ｃｍ2 のドーズ量でイオン注入した場合、▲４▼は、窒素イオンを１×１０16／ｃｍ2 のドーズ量でイオン注入した場合をそれぞれ示す。
【０１４８】
図１０から、窒素イオンをイオン注入したいずれの場合も、窒素イオンをイオン注入しなかった場合に比べ、優れたゲート耐圧特性が得られることがわかる。
【０１４９】
実施例６
本実施例では、シリコン基板上にゲート酸化膜を形成し、さらに、該ゲート酸化膜上にＷＳｉｘ膜を形成した場合に、該ＷＳｉｘ膜中に不純物として窒素を一様に含有させて、ホウ素の含有量を変化させた場合に、ゲート酸化膜の耐圧特性がどのように変化するかを調べたものである。
【０１５０】
即ち、シリコン半導体基板上に、膜厚４．０ｎｍのゲート酸化膜を形成し、その上に、膜厚７０ｎｍのＷＳｉｘ膜を形成し、さらに、該ＷＳｉｘ膜に、ドーズ量５×１０15／ｃｍ2 のＮ2 + イオンを全面にイオン注入し、さらに、種々のドーズ量でＢ+ イオンをイオン注入した後、８５０℃で３０分間加熱処理を行った後、ゲート電極をエッチング加工により形成し、そのゲート酸化膜の耐圧特性を調べた。
【０１５１】
結果を図１１にまとめて示す。図１１中、縦軸は、累積不良率（Ｃｕｍｕｌａｔｉｖｅ Ｆａｉｌｕｒｅ（×１００％））を表し、横軸は、ゲート耐圧（ＴＺＤＢ（Ｖ）；Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）を表す。また、▲１▼のグラフは、Ｂ+ イオンをイオン注入しなかった場合、▲２▼は、Ｂ+ イオンを１×１０15／ｃｍ2 のドーズ量でイオン注入した場合、▲３▼は、Ｂ+ イオンを３×１０15／ｃｍ2 のドーズ量でイオン注入した場合、▲４▼は、Ｂ+ イオンを５×１０15／ｃｍ2 のドーズ量でイオン注入した場合、▲５▼は、Ｂ+ イオンを５×１０15／ｃｍ2 のドーズ量でイオン注入した場合をそれぞれ示す。
▲４▼と▲５▼は２枚のウェーハを用いて同一条件で行った実験結果である。図１１に示すように、ほぼ同じ結果が得られ、再現性があることがわかった。
【０１５２】
また、図１１から、窒素イオンとＢ+ イオンとをイオン注入したいずれの場合も、窒素イオンのみをイオン注入した場合に比べ、優れたゲート耐圧特性が得られることがわかった。
【０１５３】
【発明の効果】
以上に説明したように、第１及び第２の発明の半導体装置は、少なくとも前記絶縁膜（好ましくはゲート絶縁膜）と接する導電層（好ましくはゲート電極）部分が、基板材料のエネルギーバンドギャップのほぼ中央付近の仕事関数を有する導電性材料（好ましくは高融点金属シリサイド又は高融点金属）からなり、該導電性材料が不純物を含有していることを特徴とする。
【０１５４】
従って、前記第１及び第２の本発明の半導体装置は、いわゆる短チャネル効果が抑制され、デバイスの動作速度を維持する導電層（ゲート電極）を有する半導体装置となっている。それに加えて、従来問題となっていた、高融点金属シリサイド又は高融点金属膜等の導電性材料のＧｒａｉｎ成長に伴う下層の絶縁膜の耐圧不良、あるいはＭＯＳＴｒにおいては絶縁膜（ゲート絶縁膜）耐圧不良及びゲート容量の低下が抑制された半導体装置となっている。
【０１５５】
また、本発明の半導体装置の導電層が、導電性材料が２種類以上の不純物を含有している場合には、１種類の不純物がドープされている場合に比して、導電性材料のグレイン成長をより効果的に抑制することが可能である。従って、より薄い絶縁膜（例えば、膜厚が４ｎｍ程度のゲート絶縁膜）を形成する場合においても、絶縁耐圧の劣化を生じることなく、信頼性に優れた導電層（ゲート電極）を有する半導体装置となっている。
【０１５６】
また、第３及び第４の発明の半導体装置の製造方法によれば、その後の熱処理工程や不純物の導入工程の条件に何ら変更を加えることなく、絶縁耐圧の低下やゲート容量の低下を招くことなく、短チャネル効果が抑制され、デバイスの動作速度が維持された導電層（ゲート電極）を有する半導体装置を製造することができる。
【０１５７】
さらに、導電層の深さ方向に不均一に、好ましくは、該導電層の深さ方向に対するその中央部が相対的に高濃度、その上下領域が相対的に低濃度となるように不純物を導入することにより、不純物を導入しない場合と同様の絶縁膜界面特性を有するＭＯＳＴｒを形成することができる。従って、本発明の半導体装置の製造方法によれば、半導体デバイスのプロセス設計の自由度が低下することはない。
【０１５８】
また、導電層にイオン注入法により不純物の導入を行う工程を有する場合には、正確に制御された加速エネルギー及びドーズ量で、不純物をイオン注入することができる。
【０１５９】
従って、本発明によれば、ＬＳＩの集積度を向上させることができ、ＭＯＳＴｒの駆動能力もデザインルールに応じて向上させることができ、デバイスの高速動作が可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置のＭＯＳトランジスタが形成された領域の構造断面図である。
【図２】図２は、本発明の半導体装置のＭＯＳトランジスタが形成された領域の構造断面図である。
【図３】図３は、本発明の半導体装置の製造方法の主要工程断面図である。
【図４】図４は、本発明の半導体装置の製造方法の主要工程断面図である。
【図５】図５は、本発明の半導体装置の製造方法の主要工程断面図である。
【図６】図６は、本発明の半導体装置の製造方法の主要工程断面図である。
【図７】図７は、本発明の半導体装置の製造方法の主要工程断面図である。
【図８】図８は、本発明の半導体装置の製造方法の主要工程断面図である。
【図９】図９は、本発明の半導体装置の製造方法の主要工程断面図である。
【図１０】図１０は、シリコン基板上にゲート絶縁膜を形成し、さらにその上に、種々の濃度の窒素を含有するＷＳｉｘ膜からなるゲート電極を形成した場合における、ゲート耐圧特性の評価試験結果を表した図であり、縦軸は累積不良率を、横軸はゲート耐圧を表す。
【図１１】図１１は、シリコン基板上にゲート絶縁膜を形成し、さらにその上に、所定濃度の窒素及び種々の濃度のホウ素を含有するＷＳｉｘ膜からなるゲート電極を形成した場合における、ゲート耐圧特性の評価試験結果を表した図であり、縦軸は累積不良率を、横軸はゲート耐圧を表す。
【図１２】図１２は、従来技術の問題点をまとめた概念図であり、（ａ）は、いわゆるＤｕａｌ Ｇａｔｅプロセスの問題点を、（ｂ）は、高融点金属シリサイド単層からなるゲート電極を形成した場合の問題点をそれぞれまとめた概念図である。
【符号の説明】
１１，２１，１０１，２０１，３０１，４０１，５０１…シリコン半導体基板（基板）、１２，２２，１０２，２０２，３０２，４０２，５０２…フィールド酸化膜、１３，２３，１０３，２０３，３０３，４０３，５０３…ゲート酸化膜（絶縁膜）、１４ａ，１４ｂ，１４ｃ，２４，１０４，２０４，３０４，４０４，５０４…ゲート電極（ＷＳｉｘ膜）、２０４ａ，２０４ｂ，２０４ｃ，４０４ａ，４０４ｂ，４０４ｃ，５０４ａ，５０４ｂ，５０４ｃ…不純物を含有するＷＳｉｘ膜、１０４’，２０４’，３０４’…不純物を含有しないＷＳｉｘ膜１０５，２０５，３０７，４０５，５０５…ソース・ドレイン領域、１５，２５，１０６，２０６，３０８，４０６，５０６…層間絶縁膜、１０７，２０７，３０９，４０７，５０７…接続プラグ、１０８，２０８，３１０，４０８，５０８…配線層、１０９，１１０、３１１…レジストパターン、３０５…ｎ- 不純物拡散層、３０６…側壁保護膜
Claims (8)
- シリコン基板と、
前記シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、少なくとも前記ゲート絶縁膜と接する部分が、シリコンのエネルギーバンドギャップのほぼ中央付近の仕事関数を有する、不純物として酸素、窒素又はホウ素の２種類以上の不純物を高融点金属シリサイド又は高融点金属のグレイン成長を抑制する濃度である１×１０ １９ ／ｃｍ ３ 〜１×１０ ２１ ／ｃｍ ３ の濃度でそれぞれ含有する、高融点金属シリサイド層又は高融点金属層からなるゲート電極と、
前記シリコン基板に接続して形成された電極とを有する
半導体装置。 - 前記高融点金属シリサイド層又は前記高融点金属層は、前記不純物として前記高融点金属シリサイド層又は前記高融点金属層の深さ方向に対して異なる濃度の不純物を含有する
請求項１記載の半導体装置。 - 前記高融点金属シリサイド層又は前記高融点金属層は、前記不純物として前記高融点金属シリサイド層又は前記高融点金属層の深さ方向に対してその中央領域がその上下領域より高い濃度の不純物を含有する
請求項２記載の半導体装置。 - シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する部分が、シリコンのエネルギーバンドギャップのほぼ中央付近の仕事関数を有する高融点金属シリサイド層又は高融点金属層からなる導電層を形成する工程と、
前記導電層に、不純物として酸素、窒素又はホウ素の２種類以上の不純物を高融点金属シリサイド又は高融点金属のグレイン成長を抑制する濃度である１×１０ １９ ／ｃｍ ３ 〜１×１０ ２１ ／ｃｍ ３ の濃度でそれぞれ含有するように導入する工程と、
前記導電層を加工してゲート電極を形成する工程と、
前記シリコン基板に接続する電極を形成する工程とを有する
半導体装置の製造方法。 - 前記導電層に不純物を導入する工程において、前記導電層にイオン注入法により不純物を導入する
請求項４記載の半導体装置の製造方法。 - 前記導電層を形成する工程及び前記導電層に不純物を導入する工程において、前記ゲート絶縁膜上に、化学的気相成長法により前記不純物を含有する導電膜を形成する
請求項４記載の半導体装置の製造方法。 - 前記導電層に不純物を導入する工程において、前記導電層に前記不純物として前記導電層の深さ方向に不純物濃度が変化するように不純物を導入する工程を有する
請求項４〜６のいずれかに記載の半導体装置の製造方法。 - 前記導電層に不純物を導入する工程において、前記導電層に前記不純物として前記導電層の深さ方向の中央領域に含まれる不純物濃度が、その上下領域の不純物濃度よりも高くなるように、不純物を導入する
請求項７記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21931899A JP4581159B2 (ja) | 1998-10-08 | 1999-08-02 | 半導体装置およびその製造方法 |
| US09/413,193 US6417565B1 (en) | 1998-10-08 | 1999-10-05 | Semiconductor device and method for producing same |
| KR1019990043162A KR100730602B1 (ko) | 1998-10-08 | 1999-10-07 | 반도체 장치 및 그 제조 방법 |
| US10/150,974 US20030011035A1 (en) | 1998-10-08 | 2002-05-21 | Semiconductor device and method for producing same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28707798 | 1998-10-08 | ||
| JP10-287077 | 1998-10-08 | ||
| JP21931899A JP4581159B2 (ja) | 1998-10-08 | 1999-08-02 | 半導体装置およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000183329A JP2000183329A (ja) | 2000-06-30 |
| JP2000183329A5 JP2000183329A5 (ja) | 2006-04-27 |
| JP4581159B2 true JP4581159B2 (ja) | 2010-11-17 |
Family
ID=26523049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21931899A Expired - Fee Related JP4581159B2 (ja) | 1998-10-08 | 1999-08-02 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6417565B1 (ja) |
| JP (1) | JP4581159B2 (ja) |
| KR (1) | KR100730602B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6143617A (en) * | 1998-02-23 | 2000-11-07 | Taiwan Semiconductor Manufacturing Company | Composite capacitor electrode for a DRAM cell |
| JP2001244469A (ja) * | 2000-03-02 | 2001-09-07 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR100331861B1 (en) * | 2000-07-21 | 2002-04-09 | Hynix Semiconductor Inc | Method for fabricating gate electrode of semiconductor device |
| KR100447031B1 (ko) * | 2001-03-23 | 2004-09-07 | 삼성전자주식회사 | 텅스텐 실리사이드막의 형성방법 |
| JP3768871B2 (ja) * | 2001-12-18 | 2006-04-19 | 株式会社東芝 | 半導体装置の製造方法 |
| US6762469B2 (en) | 2002-04-19 | 2004-07-13 | International Business Machines Corporation | High performance CMOS device structure with mid-gap metal gate |
| US20040176751A1 (en) * | 2002-08-14 | 2004-09-09 | Endovia Medical, Inc. | Robotic medical instrument system |
| JP2004134705A (ja) * | 2002-10-15 | 2004-04-30 | Jiaotong Univ | 金属酸化膜半導体電界効果トランジスタおよびそのゲート構造 |
| US7323411B1 (en) * | 2003-09-26 | 2008-01-29 | Cypress Semiconductor Corporation | Method of selective tungsten deposition on a silicon surface |
| US20050121733A1 (en) * | 2003-12-09 | 2005-06-09 | Taiwan Semiconductor Manufacturing Co. | Method of forming a semiconductor device with a high dielectric constant material and an offset spacer |
| KR100550345B1 (ko) * | 2004-10-11 | 2006-02-08 | 삼성전자주식회사 | 반도체 장치의 실리사이드막 형성방법 |
| JP4455427B2 (ja) * | 2005-06-29 | 2010-04-21 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP4320405B2 (ja) * | 2007-03-27 | 2009-08-26 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| KR101974927B1 (ko) | 2010-04-23 | 2019-05-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| WO2011132625A1 (en) | 2010-04-23 | 2011-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| WO2011132591A1 (en) * | 2010-04-23 | 2011-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR102344452B1 (ko) | 2010-04-23 | 2021-12-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| US12015066B2 (en) | 2020-06-17 | 2024-06-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Triple layer high-k gate dielectric stack for workfunction engineering |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59108358A (ja) * | 1982-12-13 | 1984-06-22 | Fujitsu Ltd | 半導体装置 |
| JPS6465872A (en) * | 1987-09-05 | 1989-03-13 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0196958A (ja) * | 1987-10-09 | 1989-04-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0198230A (ja) * | 1987-10-09 | 1989-04-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| AU638812B2 (en) * | 1990-04-16 | 1993-07-08 | Digital Equipment Corporation | A method of operating a semiconductor device |
| JP3285934B2 (ja) * | 1991-07-16 | 2002-05-27 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH07263680A (ja) * | 1994-03-24 | 1995-10-13 | Hitachi Ltd | 半導体装置の製造方法 |
| US5952701A (en) * | 1997-08-18 | 1999-09-14 | National Semiconductor Corporation | Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value |
-
1999
- 1999-08-02 JP JP21931899A patent/JP4581159B2/ja not_active Expired - Fee Related
- 1999-10-05 US US09/413,193 patent/US6417565B1/en not_active Expired - Lifetime
- 1999-10-07 KR KR1019990043162A patent/KR100730602B1/ko not_active IP Right Cessation
-
2002
- 2002-05-21 US US10/150,974 patent/US20030011035A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20030011035A1 (en) | 2003-01-16 |
| KR20000028884A (ko) | 2000-05-25 |
| JP2000183329A (ja) | 2000-06-30 |
| US6417565B1 (en) | 2002-07-09 |
| KR100730602B1 (ko) | 2007-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060308 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100712 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100803 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100816 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |