KR102370239B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 산화물 반도체를 포함하는 신뢰성이 높은 반도체 장치를 제공한다. 산화물 반도체층, 산화물 반도체층과 접촉되는 절연층, 산화물 반도체층과 중첩되는 게이트 전극층, 및 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 포함하는 반도체 장치가 제공된다. 산화물 반도체층은 10nm 이하의 사이즈의 결정을 갖는 제 1 영역, 및 제 1 영역을 개재하여 절연층과 중첩되고 c축이 산화물 반도체층의 표면의 법선 벡터에 평행한 방향으로 정렬되는 결정부를 포함하는 제 2 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서에 개시(開示)되는 발명은 물건, 방법, 제작 방법, 프로세스, 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예컨대 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다. 예를 들어, 본 발명은 산화물 반도체를 포함하는 반도체 장치, 산화물 반도체를 포함하는 표시 장치, 또는 산화물 반도체를 포함하는 발광 장치에 관한 것이다.
본 명세서 등에서, "반도체 장치"란 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 말하고, 전기 광학 장치, 반도체 회로, 표시 장치, 발광 장치, 및 전자 기기는 모두 반도체 장치의 범주에 포함된다.
절연 표면을 갖는 기판 위에 형성된 반도체막을 사용하여 트랜지스터를 형성하는 기술이 주목을 모으고 있다. 상기 트랜지스터는, 집적 회로(IC) 및 화상 표시 장치(단순히 표시 장치라고도 함) 등의 전자 기기에 널리 적용된다. 트랜지스터에 적용할 수 있는 반도체막으로서, 실리콘계 반도체 재료가 널리 알려져 있지만, 더구나 기타 재료로서 반도체 특성을 나타내는 금속 산화물(산화물 반도체)이 주목을 모으고 있다.
예를 들어, 특허문헌 1에는 산화물 반도체로서 In, Zn, Ga, Sn 등을 포함하는 비정질 산화물을 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다.
산화물 반도체막을 포함하는 트랜지스터는 트랜지스터 특성을 비교적 쉽게 얻을 수 있지만, 산화물 반도체막은 비정질이 되기 쉽고 물성이 불안정하다. 따라서 이와 같은 트랜지스터의 신뢰성은 확보되기 어렵다.
한편, 결정성 산화물 반도체막을 포함하는 트랜지스터는 비정질 산화물 반도체막을 포함하는 트랜지스터보다 뛰어난 전기 특성 및 높은 신뢰성을 갖는다는 보고가 있다(비특허문헌 1 참조).
일본국 특개 제2006-165529호 공보
Shunpei Yamazaki, Jun Koyama, Yoshitaka Yamamoto, and Kenji Okamoto, "Research, Development, and Application of Crystalline Oxide Semiconductor", SID 2012 DIGEST, pp. 183-186
본 발명의 일 형태에 따른 목적은 산화물 반도체를 포함하는, 신뢰성이 높은 반도체 장치를 제공하는 것이다.
본 발명의 일 형태에 따른 다른 목적은 낮은 오프 상태 전류를 갖는 트랜지스터 등을 제공하는 것이다. 본 발명의 일 형태에 따른 다른 목적은 노멀리 오프 특성을 갖는 트랜지스터 등을 제공하는 것이다. 본 발명의 일 형태에 따른 다른 목적은 문턱 전압이 변동되기 어렵거나 또는 열화되기 어려운 트랜지스터 등을 제공하는 것이다. 본 발명의 일 형태에 따른 다른 목적은 저소비 전력의 반도체 장치 등을 제공하는 것이다. 본 발명의 일 형태에 따른 다른 목적은 눈에 편한 표시 장치 등을 제공하는 것이다. 본 발명의 일 형태에 따른 다른 목적은 투명 반도체층을 포함하는 반도체 장치 등을 제공하는 것이다. 본 발명의 일 형태에 따른 다른 목적은 신규 반도체 장치 등을 제공하는 것이다.
또한, 이들 목적의 기재는 다른 목적의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 모든 목적을 반드시 달성할 필요는 없다. 다른 목적은 명세서, 도면, 청구항 등의 기재로부터 명확해지며, 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
개시되는 발명의 일 형태는, 산화물 반도체층과, 산화물 반도체층에 접촉되는 절연층을 포함하는 반도체 장치다. 상기 산화물 반도체층은 10nm 이하의 사이즈의 결정을 갖는 제 1 영역과, 제 1 영역을 개재(介在)하여 절연층과 중첩되고 c축이 산화물 반도체층의 표면의 법선 벡터에 평행한 방향으로 정렬되는 결정부를 포함하는 제 2 영역을 포함한다. 구체적으로는, 개시되는 발명의 일 형태는, 예컨대 이하의 구조 중 어느 것을 갖는 반도체 장치다.
본 발명의 일 형태는, 산화물 반도체층, 산화물 반도체층에 접촉되는 절연층, 산화물 반도체층과 중첩되는 게이트 전극층, 및 산화물 반도체층에 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 포함하는 반도체 장치다. 상기 산화물 반도체층은 10nm 이하의 사이즈의 결정을 갖는 제 1 영역과, 제 1 영역을 개재하여 절연층과 중첩되고 c축이 산화물 반도체층의 표면의 법선 벡터에 평행한 방향으로 정렬되는 결정부를 포함하는 제 2 영역을 포함한다.
상술한 반도체 장치에서, 제 1 영역 및 제 2 영역에 포함되는 산화물 반도체는 상이한 조성을 가져도 좋다.
본 발명의 다른 일 형태는, 제 1 절연층, 제 1 절연층 위의 산화물 반도체층, 산화물 반도체층 위의 제 2 절연층, 산화물 반도체층과 중첩되는 게이트 전극층, 및 산화물 반도체층에 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 포함하는 반도체 장치다. 상기 산화물 반도체층은 10nm 이하의 사이즈의 결정을 갖는 제 1 영역, 제 1 영역을 개재하여 제 1 절연층과 중첩되고 c축이 산화물 반도체층의 표면의 법선 벡터에 평행한 방향으로 정렬되는 결정부를 포함하는 제 2 영역, 및 제 2 영역과 제 2 절연층 사이에 위치하고 10nm 이하의 사이즈의 결정을 갖는 제 3 영역을 포함한다.
상술한 반도체 장치에서, 제 1 영역 및 제 2 영역에 포함되는 산화물 반도체는 상이한 조성을 가져도 좋고, 제 2 영역 및 제 3 영역에 포함되는 산화물 반도체는 상이한 조성을 가져도 좋다.
상술한 반도체 장치에서, 제 3 영역에서, 원주상으로(circumferentially) 분포된 복수의 스폿은 전자빔의 직경이 1nmφ 이상 10nmφ 이하로 축소된 나노 전자빔 회절에 의하여 관찰되는 경우가 있고, 헤일로 패턴은 전자빔의 직경이 300nmφ 이상인 투과형 전자 현미경을 사용한 제한 시야 전자 회절에 의하여 관찰되는 경우가 있다.
또한, 상술한 반도체 장치에서, 제 1 영역에서, 원주상으로 분포된 복수의 스폿은 전자빔의 직경이 1nmφ 이상 10nmφ 이하로 축소된 나노 전자빔 회절에 의하여 관찰되는 경우가 있고, 헤일로 패턴은 전자빔의 직경이 300nmφ 이하인 투과형 전자 현미경을 사용한 제한 시야 전자 회절에 의하여 관찰되는 경우가 있다.
또한, 상술한 반도체 장치에서, 제 2 영역의 막 밀도는 제 1 영역의 막 밀도보다 높은 것이 바람직하다.
상술한 반도체 장치에서, 채널은 제 2 영역에 형성되는 것이 바람직하다.
본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1의 (A)~(C)는, 각각 본 발명의 일 형태에 따른 반도체 장치의 적층 구조를 예시한 개략도.
도 2의 (A) 및 (B)는 스퍼터링 타깃으로부터 박리되는 스퍼터링 입자를 도시한 개략도.
도 3의 (A), (B1) 및 (B2), 및 (C)는 AC 전원을 사용하여 스퍼터링을 수행할 때의 방전 상태를 설명하는 도면.
도 4는 기판 가열 시에 스퍼터링 입자가 피성막면에 도달되는 상태를 도시한 개략도.
도 5는 실온 성막 시에 스퍼터링 입자가 피성막면에 도달되는 상태를 도시한 개략도.
도 6의 (A) 및 (B)는 각각 본 발명의 일 형태에 따른 산화물 반도체의 결정 구조를 도시한 것.
도 7의 (A) 및 (B)는 스퍼터링 타깃을 제작하기 위한 방법을 예시한 흐름도.
도 8의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 적층 구조를 예시한 개략도 및 그 밴드 구조.
도 9의 (A)~(C)는 각각 일 형태에 따른 트랜지스터의 구조예를 도시한 것.
도 10의 (A)~(D)는 일 형태에 따른 트랜지스터를 제작하기 위한 방법예를 도시한 것.
도 11의 (A) 및 (B)는 각각 일 형태에 따른 트랜지스터의 구조예를 도시한 것.
도 12의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치를 각각 도시한 회로도.
도 13의 (A)~(C)는 본 발명의 일 형태에 따른 반도체 장치의 회로도 및 개념도.
도 14의 (A)~(C)는 일 형태에 따른 표시 패널의 구조를 도시한 것.
도 15는 일 형태에 따른 전자 기기의 블록도.
도 16의 (A)~(D)는 각각 일 형태에 따른 전자 기기의 외관도.
도 17의 (A)~(D)는 나노 결정 산화물 반도체층의 단면 TEM 이미지 및 나노 전자빔 회절 패턴을 나타낸 것.
도 18의 (A) 및 (B)는 나노 결정 산화물 반도체층의 평면 TEM 이미지 및 제한 시야 전자 회절 패턴을 나타낸 도면.
도 19의 (A)~(C)는 전자 회절 강도 분포의 개념도.
도 20은 석영 유리 기판의 나노 전자빔 회절 패턴을 나타낸 것.
도 21은 나노 결정 산화물 반도체층의 나노 전자빔 회절 패턴을 나타낸 것.
도 22의 (A) 및 (B)는 나노 결정 산화물 반도체층의 단면 TEM 이미지를 나타낸 것.
도 23은 나노 결정 산화물 반도체층의 X선 회절 분석 결과를 나타낸 것.
도 24는 계산에 사용된 산화물 반도체층의 결정 구조를 나타낸 것.
도 25의 (A)~(D)는 수소 첨가가 결정 상태에 미치는 영향의 계산 결과를 나타낸 것.
도 26은 동경 분포 함수의 계산 결과를 나타낸 것.
도 27의 (A)~(C)는 나노 전자빔에 의하여 얻어진 산화물 반도체층의 나노 전자빔 회절 패턴을 나타낸 것.
도 28은 산화물 반도체층에 수행된 CPM 측정의 결과를 나타낸 것.
도 29의 (A) 및 (B)는 각각 산화물 반도체층에 수행된 CPM 측정의 결과를 나타낸 것.
본 발명의 실시형태 및 실시예는 첨부 도면을 참조하여 이하에서 자세히 설명된다. 하지만, 본 발명은 이하의 기재에 한정되지 않고, 그 형식 및 양상을 다양하게 변경할 수 있다는 것은, 당업자에 의하여 쉽게 이해된다. 따라서, 본 발명은 실시형태 및 실시예의 기재에 한정되어 해석(解釋)되지 않는다.
또한, 본 명세서에서 설명되는 각 도면에서, 각 구성 요소의 사이즈, 막 두께, 또는 영역은 명료화를 위하여 과장되는 경우가 있다. 따라서, 그 스케일은 도면에 도시된 것에 반드시 한정되지 않는다.
또한, 본 명세서 등에서의 "제 1" 및 "제 2" 등의 서수사는 편의상 사용되는 것이며, 공정 순서, 적층 순서 등을 나타내는 것이 아니다. 또한, 본 명세서 등에서의 서수사는 본 발명을 특정하는 고유의 명칭을 나타내지 않는다.
본 명세서 등에서 "평행"이란 단어는, 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키고, 따라서 각도가 -5° 이상 5° 이하인 경우도 포함된다. 또한, "수직"이란 단어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키고, 따라서 각도가 85° 이상 95° 이하인 경우가 포함된다.
본 명세서 등에서, 삼방정 및 능면체정은 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태에 따른 반도체 장치에 포함되는 산화물 반도체층을 도 1의 (A)~(C)를 참조하여 설명한다.
<산화물 반도체층의 적층 구조>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 적층 구조를 예시한 개략도다. 본 발명의 일 형태에 따른 반도체 장치는 절연층(102)의 상면에 접촉되는 산화물 반도체층(104)을 포함한다.
산화물 반도체층(104)은 제 1 영역(104a)과, 제 1 영역(104a)을 개재하여 절연층(102)과 중첩되는 제 2 영역(104b)을 포함한다.
산화물 반도체층(104)에서, 제 1 영역(104a) 및 제 2 영역(104b) 양쪽은 상이한 결정성을 갖는 결정성 영역이다. 구체적으로는 제 2 영역(104b)의 결정성은 제 1 영역(104a)의 결정성보다 높다.
결정성 산화물 반도체로서, 예컨대 단결정 산화물 반도체, CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정을 포함하는 산화물 반도체(이후, 다결정 산화물 반도체라고 함), 및 미결정(나노 결정이라고도 함)을 포함하는 산화물 반도체(이후, 나노 결정 산화물 반도체라고 함)를 들 수 있다.
본 실시형태에 따른 산화물 반도체층(104)에서, 예컨대 제 1 영역(104a)은, 사이즈가 1nm 이상 10nm 이하인 결정(nanocrystal(nc))을 포함하는 것이 바람직하다.
나노 결정 산화물 반도체막은 비정질 산화물 반도체막보다 막 밀도가 높은 치밀한 막이다. 따라서 산화물 반도체층(104)에서, 나노 결정을 포함하는 제 1 영역(104a)의 결함 상태의 밀도는 비정질 산화물 반도체막보다 낮다.
또한, 본 명세서에서, 비정질 산화물 반도체막은 원자 배열이 무질서하고, 결정 성분이 없다. 미소 영역에서조차 결정부가 존재하지 않고, 막 전체가 비정질인 산화물 반도체막이 이의 전형적인 예다.
제 2 영역(104b)은, c축이 산화물 반도체층(104)이 형성되는 면의 법선 벡터 또는 산화물 반도체층(104)의 표면의 법선 벡터에 평행한 방향으로 정렬되는 결정부를 포함하는 것이 바람직하다. 이와 같은 산화물 반도체막의 일례로서는 CAAC-OS막이 있다.
CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막 중 하나이고, 결정부의 대부분은 각각 한 변이 100nm 미만인 입방체 내에 맞다. 따라서 CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 맞는 경우가 있다. CAAC-OS막의 투과형 전자 현미경(TEM) 이미지에서, 결정부들끼리의 경계, 즉 결정립계는 명확히 관찰되지 않는다. 따라서, CAAC-OS막에서, 결정립계에 기인하는 전자 이동도의 저하는 일어나기 어렵다.
시료면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 TEM 이미지(단면 TEM 이미지)에 따르면, 결정부에서 금속 원자는 층상으로 배열되어 있다. 각 금속 원자층은, CAAC-OS막이 형성되는 표면(이하, CAAC-OS막이 형성되는 표면은 형성면이라고 함) 또는 CAAC-OS막의 상면을 반영한 형태를 가지며 CAAC-OS막의 형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 TEM 이미지(평면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있다. 하지만, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성은 없다.
단면 TEM 이미지 및 평면 TEM 이미지의 결과로부터 CAAC-OS막 중의 결정부에서 배열을 찾을 수 있다.
CAAC-OS막은, X선 회절(XRD: X-Ray Diffraction) 장치에 의하여 구조 해석이 수행된다. 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS막이 out-of-plane법에 의하여 분석되면, 회절각(2θ)이 31° 근방일 때 피크가 자주 나타난다. 이 피크는, InGaZnO4 결정의 (009)면에서 유래되고, 이는 CAAC-OS막에서의 결정이 c축 배열을 갖고, c축이 CAAC-OS막의 형성면 또는 상면에 실질적으로 수직인 방향으로 정렬되는 것을 가리킨다.
한편, X선을 c축에 실질적으로 수직인 방향으로 시료에 입사하는 in-plane법에 의하여 CAAC-OS막이 분석되면, 2θ가 56° 근방일 때 피크가 자주 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래된다. 여기서, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키는 조건하에서 분석(φ 스캔)을 수행한다. 시료가 InGaZnO4의 단결정 산화물 반도체막인 경우, 6개의 피크가 나타난다. 이 6개의 피크는 (110)면과 등가인 결정면에서 유래된다. 한편, CAAC-OS막의 경우, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하더라도 피크는 명료하게 관찰되지 않는다.
상술한 결과에 따르면, c축 배열을 갖는 CAAC-OS막에서, 결정부들 사이에서의 a축 및 b축의 방향이 상이하면서, c축이 형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 정렬된다. 따라서, 단면 TEM 이미지에서 관찰된 층상으로 배열된 각 금속 원자층은, 결정의 a-b면에 평행한 면에 상당한다.
또한, 결정부는, CAAC-OS막의 성막과 동시에 또는 가열 처리 등의 결정화 처리를 통하여 형성된다. 상술한 바와 같이, 결정의 c축은 형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 정렬된다. 따라서, 예컨대 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, c축이 CAAC-OS막의 형성면의 법선 벡터 또는 상면의 법선 벡터에 반드시 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 내의 결정화도는 반드시 균일하지 않아도 된다. 예를 들어, CAAC-OS막을 형성하는 결정 성장이 CAAC-OS막의 상면 근방으로부터 일어나는 경우에는, 상면 근방에서의 결정화도는 형성면 근방보다 높게 되는 경우가 있다. 또한, 불순물이 CAAC-OS막에 첨가될 때에는, 불순물이 첨가된 영역의 결정성이 변화되고, CAAC-OS막에서의 결정화도가 영역에 따라 변동된다.
또한, InGaZnO4 결정을 갖는 CAAC-OS막이 out-of-plane법에 의하여 분석될 때, 31° 근방에서의 2θ의 피크에 더하여, 36° 근방에서 2θ의 피크가 관찰되어도 좋다. 36° 근방에서의 2θ의 피크는 CAAC-OS막의 일부에, c축 배열을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서, 2θ의 피크가 31° 근방에 나타나고, 2θ의 피크가 36° 근방에 나타나지 않는 것이 바람직하다.
CAAC-OS막은, 나노 결정 산화물 반도체막보다 막 밀도가 높은 치밀한 막이다. 따라서 산화물 반도체층(104)에서, CAAC-OS를 포함하는 제 2 영역(104b)의 결함 상태의 밀도는 나노 결정을 포함하는 제 1 영역(104a)보다 낮다.
본 실시형태에서 나타낸 산화물 반도체층(104)은, 결함 상태 밀도가 저감된 산화물 반도체인 나노 결정을 포함하는 제 1 영역(104a)과, 나노 결정 산화물 반도체보다 결함 상태의 밀도가 매우 낮은 산화물 반도체인 CAAC-OS를 포함하는 제 2 영역(104b)을 포함한다.
산화물 반도체층을 포함하는 반도체 장치에서, 신뢰성을 향상시키기 위하여, 채널로서 기능하는 산화물 반도체층 및 그 계면의 결함 상태를 저감할 필요가 있다. 산화물 반도체층을 포함하는 트랜지스터에서, 문턱 전압의 마이너스 방향으로의 변동은, 채널로서 기능하는 산화물 반도체층에서의 산소 빈자리 및 그 계면에서의 산소 빈자리로 인한 결함 상태가 원인으로 특히 일어난다.
따라서 본 실시형태에 나타낸 바와 같이, 결함 상태가 저감된 영역을 포함하는 산화물 반도체층(104)을 트랜지스터에 사용하여, 가시광 또는 자외광의 조사로 인한 상기 트랜지스터의 전기 특성 변동을 억제할 수 있다. 따라서 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
산화물 반도체층(104)이 트랜지스터에 사용되는 경우, 결함 상태가 더 저감된 CAAC-OS를 포함하는 제 2 영역(104b)을 트랜지스터의 주된 전류 경로(채널)에 사용하는 것이 바람직하다. 또한, 제 2 영역(104b)이 트랜지스터의 주된 전류 경로로서 기능하는 경우, 제 1 영역(104a)이 절연층(102)과 제 2 영역(104b) 사이의 계면에 제공된 구조는 채널과 절연층(102) 사이의 계면에서의 결함 상태의 형성을 억제하는 효과를 갖는다.
또한, 제 2 영역(104b)이 산화물 반도체층(104)에서 주된 전류 경로로서 기능하더라도, 제 1 영역(104a)에서도 일정량의 전류가 흐르는 경우가 있다. 본 실시형태에서 나타낸 산화물 반도체층(104)의 제 1 영역(104a)도 결함 상태 밀도가 낮은 나노 결정 산화물 반도체를 포함하기 때문에, 제 1 영역(104a)이 비정질 산화물 반도체를 포함하는 경우에 비하여 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 적층 구조는 도 1의 (A)에 도시된 구조에 한정되지 않는다. 예를 들어, 도 1의 (B)에 도시된 바와 같이, 절연층(106)이 산화물 반도체층(114) 위에 제공되는 구조가 채용되어도 좋다.
도 1의 (B)에서, 절연층(106) 아래의 산화물 반도체층(114)이, CAAC-OS를 포함하는 제 2 영역(114b) 위에 나노 결정을 포함하는 제 1 영역(114a)을 포함한다. 바꿔 말하면 도 1의 (B)에서, 산화물 반도체층(114)은 도 1의 (A)와 마찬가지로 제 1 영역(114a)과, 제 1 영역(114a)을 개재하여 절연층(106)과 중첩되는 제 2 영역(114b)을 포함한다.
또는, 도 1의 (C)에 도시된 바와 같이, 절연층(102) 위의 산화물 반도체층(124)과, 산화물 반도체층(124) 위의 절연층(106)을 포함하는 구조가, 산화물 반도체층(124)이, 나노 결정을 포함하는 제 1 영역(124a), 제 1 영역(124a)을 개재하여 절연층(102)과 중첩되고 CAAC-OS를 포함하는 제 2 영역(124b), 및 제 2 영역(124b)과 절연층(106) 사이에 위치하고 나노 결정을 포함하는 제 3 영역(124c)의 적층 구조를 가져도 좋다.
도 1의 (A)에서의 산화물 반도체층(104)과 마찬가지로 도 1의 (B)에서의 산화물 반도체층(114) 및 도 1의 (C)에서의 산화물 반도체층(124) 각각은, 나노 결정을 포함하는 영역 및 CAAC-OS를 포함하는 영역을 포함하고, 결함 상태가 저감된 산화물 반도체층이다. 따라서 이와 같은 산화물 반도체층을 트랜지스터에 사용하여, 전기 특성의 변동이 억제되고 신뢰성이 높은 트랜지스터를 제공할 수 있다.
또한, 도 1의 (A)에서의 적층 구조와 마찬가지로 도 1의 (B)에서의 적층 구조는, CAAC-OS를 포함하는 제 2 영역(114b)과 절연층(106) 사이에 제공되고 나노 결정을 포함하는 제 1 영역(114a)을 포함한다. 마찬가지로, 도 1의 (C)에서의 적층 구조는 CAAC-OS를 포함하는 제 2 영역(124b)과 절연층(102) 사이에 제공되고 나노 결정을 포함하는 제 1 영역(124a)과, CAAC-OS를 포함하는 제 2 영역(124b)과 절연층(106) 사이에 제공되고 나노 결정을 포함하는 제 3 영역(124c)을 포함한다. 이와 같은 구조에 의하여, 산화물 반도체층(114)을 포함하는 트랜지스터에서 제 2 영역(114b)이 채널로서 기능하는 경우, 산화물 반도체층(114)과 접촉되는 절연층(106)과 채널 사이가 직접 접촉되는 것을 억제할 수 있고, 산화물 반도체층(124)을 포함하는 트랜지스터에서 제 2 영역(124b)이 채널로서 기능하는 경우, 산화물 반도체층(124)과 접촉되는 절연층(106) 또는 절연층(102)과 채널 사이가 직접 접촉되는 것을 억제할 수 있다. 따라서 각 경우에서, 결함 상태가 채널의 계면에 형성되는 것을 방지할 수 있다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 도 1의 (A)에 도시된 산화물 반도체층(104), 도 1의 (B)에 도시된 산화물 반도체층(114), 및 도 1의 (C)에 도시된 산화물 반도체층(124)은 각각 단결정 영역 또는 비정질 영역을 포함하여도 좋다.
예를 들어, 도 1의 (A)에서, 산화물 반도체층(104)은 제 2 영역(104b) 위에 비정질 영역을 포함하여도 좋다. 또는 도 1의 (B)에서, 산화물 반도체층(114)은 제 2 영역(114b) 아래에 비정질 영역을 포함하여도 좋다.
도 1의 (A)에서의 산화물 반도체층(104)에 포함되는 제 1 영역(104a) 및 제 2 영역(104b)은 각각 단층막이 상이한 결정성을 갖는 영역을 포함하는 구조 또는 상이한 결정성을 갖는 막이 적층된 구조를 가져도 좋다. 바꿔 말하면, 본 명세서 등에서 "영역"이라는 단어는, 따로 설명이 없는 한 "층"으로 바꿔 말할 수 있다. 예를 들어, 산화물 반도체층(104)은 나노 결정을 포함하는 제 1 산화물 반도체층 및 CAAC-OS를 포함하는 제 2 산화물 반도체층의 적층 구조를 가져도 좋다.
또한, 산화물 반도체층(104)이 나노 결정을 포함하는 제 1 산화물 반도체층 및 CAAC-OS를 포함하는 제 2 산화물 반도체층의 적층 구조를 갖는 경우, 제 1 산화물 반도체층 및 제 2 산화물 반도체층에 포함되는 금속 원소는 같아도 좋고 상이하여도 좋다. 또는 같은 금속 원소가 포함되는 경우, 이들의 조성은 같아도 좋고 상이하여도 좋다. 산화물 반도체층(114) 및 산화물 반도체층(124)에 대해서도 마찬가지다.
본 실시형태에 나타낸 산화물 반도체층은 각각 절연층과, 주된 전류 경로로서 기능하는 CAAC-OS를 포함하는 영역 사이의 계면에 나노 결정을 포함하는 영역을 포함한다. 따라서, 상기 산화물 반도체층을 포함하는 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에 나타낸 산화물 반도체층은 각각 예컨대 트랜지스터의 활성층에 포함될 수 있지만, 본 발명의 실시형태는 이와 같은 사용에 한정되지 않는다. 본 실시형태에 나타낸 산화물 반도체층은 다양한 소자의 일부로서 포함될 수 있다. 예를 들어, 본 실시형태에 나타낸 산화물 반도체층은 레지스터의 일부로서 포함될 수 있다. 레지스터는 보호 회로에 포함될 수 있다. 또는 예컨대 본 실시형태에 나타낸 산화물 반도체층은 커패시터의 전극의 일부로서 포함될 수 있다. 커패시터는 화소에서의 축적 용량으로서 또는 구동 회로에서의 커패시터로서 포함될 수 있다. 본 실시형태에 나타낸 산화물 반도체층이 트랜지스터, 커패시터, 또는 레지스터에 포함되는 경우, 이들 소자에 포함되는 다른 산화물 반도체층이 동시에 형성되어도 좋다. 이와 같은 경우에는 공정수를 저감할 수 있어 바람직하다. 또한, 본 실시형태에 나타낸 산화물 반도체층이 커패시터 또는 레지스터에 포함되는 경우, 저항 값을 낮추기 위하여 막 내에 수소 등을 도입할 수 있다. 따라서, 본 실시형태에 나타낸 산화물 반도체층의 저항 값은, 질화 실리콘막 등의 수소를 포함하는 막을 본 실시형태에 나타낸 산화물 반도체층에 접촉시킴으로써 낮출 수 있다.
본 실시형태에서 설명한 방법 및 구조는 다른 실시형태들에서 설명하는 방법 및 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서, 실시형태 1에서 설명한 산화물 반도체층에 포함되는 결정부의 막 형성은 도 2의 (A) 및 (B), 도 3의 (A)~(C), 도 4, 도 5, 및 도 6의 (A) 및 (B)를 참조하여 설명한다. 또한, 이하의 모델은 한 고찰에 불과하고 본 발명의 일 형태는 이들에 한정되지 않는다.
<결정부의 막 형성 모델>
도 2의 (A)는, 산화물 반도체층의 성막에서 이온(1001)이 스퍼터링 타깃(1000)에 충돌되어 스퍼터링 타깃(1000)으로부터 스퍼터링 입자(1002)가 박리되는 상태를 도시한 개략도다. 도 2의 (A) 및 (B)는, 육각형의 면이 a-b면에 평행한 육각 기둥 형상을 스퍼터링 입자(1002)가 갖는 경우, 또는 삼각형의 면이 a-b면에 평행한 삼각 기둥 형상을 스퍼터링 입자(1002)가 갖는 경우를 도시한 것이다. 스퍼터링 입자(1002)가 육각 기둥 형상을 갖는 경우, 육각형의 면과 수직인 방향이 c축 방향이다(도 2의 (B) 참조). 또한, 삼각 기둥 형상의 경우도 마찬가지다. 사용되는 산화물 반도체의 종류에 따라 상이하지만 a-b면에 평행한 스퍼터링 입자(1002)의 면의 직경(원지름에 상당)은 1nm 이상 30nm 이하, 또는 1nm 이상 10nm 이하 정도다. 또한, 이온(1001)으로서 산소의 양이온이 사용된다. 산소의 양이온에 더하여 아르곤의 양이온이 사용되어도 좋다. 또한, 아르곤의 양이온 대신에 기타 희가스의 양이온이 사용되어도 좋다.
이온(1001)으로서 산소의 양이온을 사용함으로써, 성막 시의 플라즈마 대미지를 경감할 수 있다. 따라서, 이온(1001)이 스퍼터링 타깃(1000)의 표면에 충돌될 때에, 스퍼터링 타깃(1000)의 결정성 저하를 억제하거나, 또는 스퍼터링 타깃(1000)의 비정질 상태로의 변화를 억제할 수 있다.
박리된 스퍼터링 입자(1002)는 양으로 대전되는 것이 바람직하다. 하지만 스퍼터링 입자(1002)가 양으로 대전되는 타이밍에 특별한 한정은 없다. 구체적으로는, 스퍼터링 입자(1002)가 플라즈마에 노출됨으로써 양으로 대전되는 경우가 있다. 또는, 이온(1001)의 충돌 시에 전하를 받음으로써 스퍼터링 입자(1002)가 양으로 대전되는 경우가 있다. 또는 산소의 양이온인 이온(1001)이 스퍼터링 입자(1002)의 측면, 상면, 또는 저면에 결합됨으로써 스퍼터링 입자(1002)가 양으로 대전되는 경우가 있다.
스퍼터링 입자(1002)에서, 다각형의 면의 각부가 양으로 대전됨으로써 육각형의 면의 양 전하가 서로 반발된다. 따라서 스퍼터링 입자(1002)의 평판 형상을 유지할 수 있다.
스퍼터링 입자(1002)의 다각형의 면의 각부를 양으로 대전하기 위하여 직류(DC) 전원을 사용하는 것이 바람직하다. 또한 고주파(RF) 전원 또는 교류(AC) 전원이 사용될 수도 있다. 또한, RF 전원은 대면적 기판에 성막이 가능한 스퍼터링 장치에 사용하기 어렵다. 또한 이하의 관점에서 AC 전원보다 DC 전원이 바람직하다.
AC 전원에서, 인접한 타깃이 캐소드 전위와 애노드 전위를 교대로 갖는다. 도 3의 (A)에 나타낸 기간(A)에서, 도 3의 (B1)에 도시된 바와 같이, 타깃 1이 캐소드로서 기능하고, 타깃 2가 애노드로서 기능한다. 도 3의 (A)에 나타낸 기간(B)에서, 도 3의 (B2)에 도시된 바와 같이, 타깃 1이 애노드로서 기능하고 타깃 2가 캐소드로서 기능한다. 기간(A)과 기간(B)의 총시간은 20μs~50μs이고 기간(A)과 기간(B)은 일정한 주기로 반복된다.
스퍼터링 입자(1002)가 양으로 대전되는 경우, 스퍼터링 입자(1002)에서의 양 전하가 서로 반발되어, 스퍼터링 입자(1002)의 평판 형상을 유지할 수 있다. 하지만 AC 전원이 사용된 경우, 순간적으로 전계가 인가되지 않는 시간이 있어 스퍼터링 입자(1002)의 전하 중 일부가 소실되고 스퍼터링 입자의 구조가 무너질 수 있다(도 3의 (C) 참조). 따라서 AC 전원보다 DC 전원을 사용하는 것이 바람직하다.
<<CAAC-OS의 성막>>
스퍼터링 입자가 피성막면에 퇴적되는 상태를 도 4를 참조하여 이하에서 설명한다. 또한, 도 4는, 기판이 가열된 상태에서 성막이 수행되는 경우를 도시한 것이다.
도 4에 도시된 바와 같이, 기판이 가열되는 경우에는, 한 스퍼터링 입자(1002)는 다른 스퍼터링 입자(1002)가 아직 퇴적되지 않은 피성막면(1003)의 영역으로 이동하고, 스퍼터링 입자(1002)의 마이그레이션이 일어남으로써 이미 퇴적된 스퍼터링 입자의 옆에 스퍼터링 입자(1002)가 결합된다. 이와 같이, 스퍼터링 입자(1002)는 평판면이 상방을 향하도록 깔린다. 퇴적된 스퍼터링 입자(1002)의 c축은 피성막면(1003)에 수직인 한 방향으로 정렬되어 CAAC-OS막이 얻어진다. 또한, 균일한 막 두께 및 균일한 결정 배향을 갖는 산화물 반도체층은 성막에 의하여 얻어진 산화물막으로 형성된다.
이와 같은 메커니즘에 의하여 얻어진 CAAC-OS막은 비정질 표면, 비정질 절연 표면, 비정질 산화물막 표면상 등이라도 높은 결정성을 갖는다.
<<나노 결정 산화물 반도체의 성막>>
도 5는 기판을 가열하지 않고 성막이 수행되는 경우에, 피성막면에 퇴적되는 스퍼터링 입자의 상태를 도시한 것이다.
도 5에 따르면, 기판을 가열하지 않는 경우(예를 들어, 기판 온도가 실온±50℃, 바람직하게는 실온±10℃), 스퍼터링 입자(1002)가 피성막면(1003)에 불균일하게 떨어진다. 따라서 스퍼터링 입자(1002)가 다른 스퍼터링 입자(1002)가 이미 퇴적되어 있는 영역에도 무질서하게 퇴적된다. 즉, 성막에 의하여 얻어진 산화물 반도체층은 균일한 두께도, 균일한 결정 배향도 갖지 않는다. 이와 같이 하여 얻어진 산화물 반도체층은, 평판 형상의 스퍼터링 입자(1002)의 결정성이 어느 정도 유지되기 때문에 결정부를 포함하는 산화물 반도체층이 된다.
상술한 바와 같이, 스퍼터링 입자(1002)의 a-b면에 평행한 면의 직경이 예컨대 1nm 이상 30nm 이하, 또는 1nm 이상 10nm 이하 정도이고, 퇴적된 산화물 반도체층에 포함되는 결정부가 스퍼터링 입자(1002)보다 작은 경우가 있다. 산화물 반도체층은 예컨대 10nm 이하, 또는 5nm 이하의 사이즈의 결정부를 포함하는 경우가 있고, 이는 나노 결정 산화물 반도체층이다.
나노 결정 산화물 반도체층은 거시적으로 무질서한 원자 배열을 갖는 막과 동등하다. 이 때문에 측정 시료의 넓은 범위에 수행되는(예컨대 스퍼터링 입자(1002)보다 빔 직경이 큰) X선 회절(XRD: X-ray diffraction) 분석에서 배향을 가리키는 피크가 관찰되지 않는 경우가 있다. 또한, 스퍼터링 입자(1002)보다 큰 직경의 전자빔을 사용하여 얻어진 전자 회절 패턴은 헤일로 패턴인 경우가 있다. 이 경우, 예컨대 스퍼터링 입자(1002)보다 매우 작은 빔 직경을 갖는 전자빔에 의하여 나노 결정 산화물 반도체층을 측정함으로써, 얻어진 나노 전자빔 회절 패턴에서는 스폿(휘점(輝点))이 관측될 수 있다.
또한, 피성막면(1003)은 절연성을 갖는 것이 바람직하다. 절연성을 갖는 피성막면(1003)에 의하여, 피성막면(1003) 상에 퇴적된 스퍼터링 입자(1002)는 양 전하를 소실하기 어렵게 된다. 하지만, 스퍼터링 입자(1002)의 성막 속도가 양 전하가 소실되는 속도보다 느린 경우에는 피성막면(1003)이 도전성을 가져도 좋다. 또한, 피성막면(1003)은 비정질 표면 또는 비정질 절연 표면인 것이 바람직하다.
도 6의 (A)는 결정의 a-b면에 평행한 방향으로부터 본 In-Ga-Zn산화물의 결정 구조를 도시한 것이다. 도 6의 (B)는 스퍼터링 동안에 이온이 충돌된 후의 결정 구조를 도시한 것이다.
예를 들어, In-Ga-Zn산화물에 포함되는 결정의 벽개(劈開)는 도 6의 (B)에 도시된 갈륨 원자 및/또는 아연 원자 및 산소 원자를 포함하는 층과, 갈륨 원자 및/또는 아연 원자 및 산소 원자를 포함하는 층과의 사이에서 일어난다. 이는, 상기 층에서 음 전하를 갖는 산소 원자가 서로 근거리에 있기 때문이다. 이와 같이, 벽개면은 a-b면에 평행하다.
즉, In-Ga-Zn산화물의 결정립을 포함한 스퍼터링 타깃의 표면에 이온이 충돌되면, In-Ga-Zn산화물에 포함되는 결정은 결정의 a-b면에 평행한 면을 따라 벽개되고, 상면 및 저면이 a-b면에 평행한 평판 형상의 스퍼터링 입자가 스퍼터링 타깃으로부터 박리된다.
또한, 도 6의 (A) 및 (B)에 도시된 In-Ga-Zn산화물의 결정에서, a-b면에 수직인 방향으로부터 봤을 때, 정삼각형 또는 정육각형으로 금속 원자가 배열되기 때문에, 평판 형상의 결정립은, 120°의 내각을 갖는 정육각형의 면의 육각 기둥 형상을 갖기 쉽다.
<스퍼터링 타깃의 제작 방법>
도 7의 (A) 및 (B)를 참조하여 상술한 스퍼터링 타깃의 제작 방법을 설명한다.
도 7의 (A)에서, 스퍼터링 타깃에 사용되는 복수의 금속 원소를 포함하는 산화물 분말을 제작한다. 먼저, 공정(S101)에서 산화물 분말을 칭량한다.
여기서는 복수의 금속 원소를 포함하는 산화물 분말로서 In, M, 및 Zn을 포함하는 산화물 분말(In-M-Zn산화물 분말이라고도 함)을 얻는 경우에 대하여 기재한다. 구체적으로, 원료로서 InOX산화물 분말, MOY산화물 분말, 및 ZnOZ산화물 분말을 준비한다. 또한, X, Y 및 Z는 각각 임의의 양수이고, 예컨대 X는 1.5, Y는 1.5, Z는 1이다. 상술한 산화물 분말은 일례이고 원하는 조성을 얻기 위하여 산화물 분말을 적절히 선택할 수 있는 것은 말할 나위 없다. 또한, M은 Ga, Sn, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu를 나타낸다. 본 실시형태에서의 예로서 3종류의 산화물 분말을 사용한 경우를 나타내지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 본 실시형태는 4종류 이상의 산화물 분말을 사용한 경우 또는 1종류 또는 2종류의 산화물 분말을 사용한 경우에 적용되어도 좋다.
다음에, InOX산화물 분말, MOY산화물 분말, 및 ZnOZ산화물 분말을 소정의 몰비(molar ratio)로 혼합한다.
예를 들어, InOX산화물 분말, MOY산화물 분말, 및 ZnOZ산화물 분말의 소정의 몰비는 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 1:1:2, 3:1:4, 또는 3:1:2다. 이와 같은 몰비에 의하여, 결정성이 높은 다결정 산화물을 포함하는 스퍼터링 타깃을 나중에 쉽게 얻을 수 있다.
다음에 공정(S102)에서, 소정의 몰비로 혼합된 InOX산화물 분말, MOY산화물 분말, 및 ZnOZ산화물 분말에 대하여 제 1 소성을 수행함으로써 In-M-Zn산화물을 얻는다.
또한, 제 1 소성은 불활성 분위기, 산화성 분위기, 또는 감압하에서, 400℃ 이상 1700℃ 이하, 바람직하게는 900℃ 이상 1500℃ 이하의 온도로 수행된다. 제 1 소성은 예컨대 3분 이상 24시간 이하, 바람직하게는 30분 이상 17시간 이하, 더 바람직하게는 30분 이상 5시간 이하로 수행된다. 제 1 소성을 상술한 조건하에서 수행할 때, 주된 반응 외의 이차적인 반응을 억제할 수 있고, In-M-Zn산화물 분말 중의 불순물 농도를 저감할 수 있다. 따라서 In-M-Zn산화물 분말의 결정성을 높일 수 있다.
제 1 소성은 상이한 온도 및/또는 상이한 분위기로 복수 횟수 수행되어도 좋다. 예를 들어, 먼저 제 1 분위기하에서 제 1 온도로 In-M-Zn산화물 분말을 유지하고 나서, 제 2 분위기하에서 제 2 온도로 유지하여도 좋다. 구체적으로, 제 1 분위기를 불활성 분위기 또는 감압하로 하고 제 2 분위기를 산화성 분위기로 하는 것이 바람직하다. 이것은 제 1 분위기하에서 In-M-Zn산화물 분말에 포함되는 불순물이 저감되면, In-M-Zn산화물에 산소 빈자리가 생기는 경우가 있기 때문이다. 따라서, 얻어진 In-M-Zn산화물에서의 산소 빈자리가 제 2 분위기하에서 저감되는 것이 바람직하다. In-M-Zn산화물에서의 불순물 농도 및 산소 빈자리를 저감함으로써 In-M-Zn산화물 분말의 결정성이 증가될 수 있다.
다음에 공정(S103)에서 In-M-Zn산화물을 분쇄함으로써 In-M-Zn산화물 분말을 얻는다.
In-M-Zn산화물은, a-b면에 평행한 면의 표면 구조의 결정을 높은 비율로 갖는다. 그러므로, 얻어지는 In-M-Zn산화물 분말은 상면 및 저면이 a-b면에 평행한 평판 형상의 결정립을 많이 포함한다. 또한, In-M-Zn산화물은 육방정 또는 삼방정(능면체정)의 결정 구조를 갖는 경우가 많기 때문에, 상술한 평판 형상의 결정립은, 120°의 내각을 각각 갖는, 상면 및 저면이 대략 정육각형인 육각 기둥 형상을 각각 갖는 경우가 많다.
다음에, 얻어진 In-M-Zn산화물 분말의 입경을 공정(S104)에서 확인한다. 여기서, In-M-Zn산화물 분말의 평균 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하로 되어 있는 것을 확인한다. 또한, 공정(S104)을 생략하여도 좋고, 입경 필터를 사용하여 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하인 In-M-Zn산화물 분말만을 선별하여도 좋다. 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하인 In-M-Zn산화물 분말을 선별함으로써 In-M-Zn산화물 분말의 평균 입경을 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하로 확실하게 할 수 있다.
공정(S104)에서 In-M-Zn산화물 분말의 평균 입경이 소정의 사이즈를 초과하는 경우, 절차는 공정(S103)으로 되돌아가서, 다시 In-M-Zn산화물 분말을 분쇄한다.
상술한 바와 같이 하여, 평균 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하인 In-M-Zn산화물 분말을 얻을 수 있다. 또한, 평균 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더 바람직하게는 2μm 이하인 In-M-Zn산화물 분말을 얻음으로써 나중에 제작되는 스퍼터링 타깃에 포함되는 결정립의 입경을 저감시킬 수 있다.
다음에 도 7의 (B)에서, 도 7의 (A)에 나타낸 흐름도에서 얻어진 In-M-Zn산화물 분말을 사용하여 스퍼터링 타깃을 제작한다.
공정(S111)에서, In-M-Zn산화물 분말을 틀 위에 깔아서 성형한다. 여기서 성형이란, 균일한 두께를 얻기 위하여 틀 위에 분말 등을 까는 것을 가리킨다. 구체적으로는, 틀 내에 In-M-Zn산화물 분말을 도입하고 나서, 외부로부터 진동을 가하여 In-M-Zn산화물 분말을 성형한다. 또는 틀 내에 In-M-Zn산화물 분말을 도입하고 나서, 롤러 등을 사용하여 균일한 두께를 얻도록 성형을 수행한다. 또한, 공정(S111)에서, In-M-Zn산화물 분말이 물, 분산제, 및 바인더와 혼합된 슬러리를 성형하여도 좋다. 이 경우, 틀 내에 슬러리를 따른 후, 저면으로부터 틀을 흡인함으로써 성형한다. 그 후, 틀이 흡인된 후의 성형체에 대하여 건조 처리를 수행한다. 성형체에는 균열이 생기기 어렵기 때문에, 건조 처리는 자연 건조가 바람직하다. 그 후, 성형체를 300℃ 이상 700℃ 이하의 온도로 가열 처리하여, 자연 건조로는 제거되지 못하고 남은 수분 등을 제거한다.
a-b면에 평행한 상면 및 저면의 평판 형상의 결정립을 많이 포함하는 In-M-Zn산화물 분말을 틀 위에 깔아서 성형하면, 결정립은, a-b면과 평행한 면이 위를 향하여 배열된다. 그러므로, 얻어진 In-M-Zn산화물 분말을 틀 위에 깔아서 성형함으로써 a-b면에 평행한 면의 표면 구조의 비율을 증가시킬 수 있다. 또한, 틀은 금속 또는 산화물로 형성되면 좋고, 이의 상면 형상은 직사각형 또는 원형이다.
다음에, 공정(S112)에서, In-M-Zn산화물 분말에 제 2 소성을 수행한다. 이 후, 제 2 소성이 수행된 In-M-Zn산화물 분말에 제 1 가압 처리를 수행함으로써 공정(S113)에서 판 형상의 In-M-Zn산화물이 얻어진다. 제 2 소성은 제 1 소성과 마찬가지의 조건하에서 수행된다. 제 2 소성을 수행함으로써 In-M-Zn산화물의 결정성을 증가시킬 수 있다.
또한, 제 1 가압 처리는 In-M-Zn산화물 분말을 가압할 수 있기만 하면 어느 방법으로 수행되어도 좋다. 예를 들어, 틀과 같은 종류의 재료로 형성되는 저울추를 사용할 수 있다. 또는, 압축 공기를 사용하여 고압하에서 In-M-Zn산화물 분말을 가압하여도 좋다. 그 외에 다양한 공지 기술을 사용하여 제 1 가압 처리를 수행할 수 있다. 또한, 제 1 가압 처리는 제 2 소성과 동시에 수행되어도 좋다.
제 1 가압 처리 후에 평탄화 처리를 수행하여도 좋다. 평탄화 처리로서, 화학 기계 연마(CMP: Chemical Mechanical Polishing) 처리 등을 채용할 수 있다.
이와 같이 얻어진 판 형상의 In-M-Zn산화물은 결정성이 높은 다결정 산화물이 된다.
다음에, 공정(S114)에서, 얻어진 판 형상의 In-M-Zn산화물의 두께를 확인한다. 판 형상의 In-M-Zn산화물의 두께가 원하는 두께 미만일 때, 절차가 공정(S111)으로 되돌아가서, In-M-Zn산화물 분말을 판 형상의 In-M-Zn산화물 위에 깔아서 성형한다. 판 형상의 In-M-Zn산화물이 원하는 두께를 가질 때, 상기 판 형상의 In-M-Zn산화물을 스퍼터링 타깃으로서 사용한다. 판 형상의 In-M-Zn산화물의 두께가 원하는 두께 미만인 경우에 대하여 이하에서 기재한다.
다음에, 공정(S112)에서, 판 형상의 In-M-Zn산화물 및 판 형상의 In-M-Zn산화물 위의 In-M-Zn산화물 분말에 제 3 소성을 수행한다. 이 후, 공정(S113)에서, 제 3 소성이 수행된, 판 형상의 In-M-Zn산화물 및 판 형상의 In-M-Zn산화물 위의 In-M-Zn산화물 분말에 제 2 가압 처리를 수행함으로써 두께가 In-M-Zn산화물 분말의 두께만큼 증가된 판 형상의 In-M-Zn산화물이 얻어진다. 두께가 증가된 판 형상의 In-M-Zn산화물은, 판 형상의 In-M-Zn산화물을 종결정으로서 사용하는 결정 성장을 통하여 얻어지기 때문에, 판 형상의 In-M-Zn산화물은 결정성이 높은 다결정 산화물이 된다.
또한, 제 3 소성은 제 2 소성과 마찬가지의 조건하에서 수행된다. 제 2 가압 처리는, 제 1 가압 처리와 마찬가지의 조건하에서 수행된다. 또한, 제 2 가압 처리는 제 3 소성과 동시에 수행되어도 좋다.
공정(S114)에서, 얻어진 판 형상의 In-M-Zn산화물의 두께를 다시 확인한다.
상술한 공정을 통하여, 결정 배열을 향상시키면서, 판 형상의 In-M-Zn산화물의 두께를 서서히 증가시킬 수 있다.
판 형상의 In-M-Zn산화물의 두께를 증가시키는 이들 공정을 n회(n은 자연수) 반복함으로써, 원하는 두께(t)(예컨대 2mm 이상 20mm 이하, 바람직하게는 3mm 이상 20mm 이하)를 갖는 판 형상의 In-M-Zn산화물을 얻을 수 있다. 상기 판 형상의 In-M-Zn산화물을 스퍼터링 타깃으로서 사용한다.
이 후, 평탄화 처리가 수행되어도 좋다.
또한, 얻어진 스퍼터링 타깃에 대하여 제 4 소성이 수행되어도 좋다. 제 4 소성은 제 1 소성과 마찬가지의 조건하에서 수행된다. 제 4 소성을 수행함으로써 결정성이 더 높은 다결정 산화물을 포함하는 스퍼터링 타깃을 얻을 수 있다.
상술한 바와 같이 하여, a-b면에 평행한 벽개면을 갖는 복수의 결정립을 포함하는 다결정 In-Zn산화물을 포함하고, 평균 입경이 작은 스퍼터링 타깃을 제작할 수 있다.
또한, 이와 같이 하여 형성된 스퍼터링 타깃은 고밀도를 가질 수 있다. 스퍼터링 타깃의 밀도가 증가되면 형성되는 막의 밀도도 증가될 수 있다. 구체적으로, 스퍼터링 타깃의 상대 밀도는 90％ 이상, 바람직하게는 95％ 이상, 더 바람직하게는 99％ 이상으로 설정할 수 있다.
본 실시형태에서 설명한 방법 및 구조는 다른 실시형태들에서 설명한 방법 및 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서, 본 발명의 일 형태에 따른 반도체 장치의 적층 구조의 다른 예에 대하여 도 8의 (A) 및 (B)를 참조하여 설명한다. 구체적으로, 본 실시형태에서, 실시형태 1에서 설명한 산화물 반도체층이, 나노 결정을 포함하는 제 1 산화물 반도체층, CAAC-OS를 포함하는 제 2 산화물 반도체층, 및 나노 결정을 포함하는 제 3 산화물 반도체층의 적층 구조를 갖는 경우를 예로서 든다.
도 8의 (A)는 절연층들 사이의 산화물 반도체층의 단면도다. 도 8의 (B)는 도 8의 (A)에서의 선 X1-Y1을 따른 밴드 구조를 나타낸 것이다.
본 실시형태의 적층 구조는 절연층(402)과 절연층(410) 사이에 산화물 반도체층(404)을 포함하고, 산화물 반도체층(404)은, 제 1 산화물 반도체층(404a), 제 2 산화물 반도체층(404b), 및 제 3 산화물 반도체층(404c)을 포함한다.
산화물 반도체층(404)에 포함되는 제 2 산화물 반도체층(404b)으로서, CAAC-OS를 포함하는 산화물 반도체층이 사용된다. 또한, 제 2 산화물 반도체층(404b)으로서, 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)보다 높은 전자 친화력을 갖는 산화물 반도체층이 사용된다. 예를 들어, 제 2 산화물 반도체층(404b)으로서, 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)보다 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하만큼 높은 전자 친화력을 갖는 산화물 반도체층이 사용된다.
또한, 전자 친화력이란 진공 준위와 전도대 하단 사이의 에너지 차이를 가리킨다. 도 8의 (B)에서, 제 1 산화물 반도체층(404a)의 전도대 하단의 에너지는 Ec1, 제 2 산화물 반도체층(404b)의 전도대 하단의 에너지는 Ec2, 제 3 산화물 반도체층(404c)의 전도대 하단의 에너지는 Ec3으로 표기된다. 또한, 제 1 산화물 반도체층(404a)의 가전자대 상단의 에너지는 Ev1, 제 2 산화물 반도체층(404b)의 가전자대 상단의 에너지는 Ev2, 제 3 산화물 반도체층(404c)의 가전자대 상단의 에너지는 Ev3으로 표기된다.
산화물 반도체층(404)에 포함되는, 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c) 중 적어도 하나로서, 나노 결정을 포함하는 산화물 반도체층이 사용된다. 본 실시형태에서, 나노 결정을 포함하는 산화물 반도체층이 제 1 산화물 반도체층(404a)과 제 3 산화물 반도체층(404c)의 양쪽으로서 사용된다.
또한, 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)에, 에너지 갭이 제 2 산화물 반도체층(404b)의 에너지 갭(Eg2)보다 큰 산화물 반도체층이 사용된다. 예를 들어, 제 1 산화물 반도체층(404a)의 에너지 갭(Eg1) 및 제 3 산화물 반도체층(404c)의 에너지 갭(Eg3)은 2.7eV 이상 4.9eV 이하, 바람직하게는 3eV 이상 4.7eV 이하, 더 바람직하게는 3.2eV 이상 4.4eV 이하다. 또한, 제 2 산화물 반도체층(404b)의 에너지 갭(Eg2)은 에너지 갭(Eg1) 및 에너지 갭(Eg3)보다 작고, 예컨대 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하다.
이와 같은 구조에서 게이트 전극층에 전계가 인가되면, 전도대 하단의 에너지가 가장 낮은, 산화물 반도체층(404)의 제 2 산화물 반도체층(404b)이 주된 전류 경로로서 기능한다. 바꿔 말하면, 제 1 산화물 반도체층(404a)이 제 2 산화물 반도체층(404b)과 절연층(402) 사이에 형성되고, 제 3 산화물 반도체층(404c)이 제 2 산화물 반도체층(404b)과 절연층(410) 사이에 형성됨으로써 트랜지스터의 채널이 게이트 절연층에 접촉되지 않는 구조를 얻을 수 있다.
제 2 산화물 반도체층(404b)은, 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)보다 높은 막 밀도 및 낮은 결함 상태 밀도를 갖는다. 따라서, 상기 제 2 산화물 반도체층(404b)에 채널이 형성되는 것에 의하여 결함 상태로 인한 트랜지스터의 전기 특성의 변화를 억제할 수 있어, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 제 2 산화물 반도체층(404b)으로서 캐리어 밀도가 낮은 산화물 반도체층이 사용된다. 예를 들어 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하인 산화물 반도체층이 제 2 산화물 반도체층(404b)으로서 사용된다.
제 2 산화물 반도체층(404b)은 적어도 인듐을 포함한다. 캐리어 이동도(전자 이동도)를 높게 하기 위하여, 제 2 산화물 반도체층(404b)이 적어도 인듐을 포함하는 것이 바람직하다. 인듐에 더하여, 원소 M(알루미늄, 갈륨, 이트륨, 지르코늄, 또는 주석)이 포함되는 것이 바람직하다.
제 1 산화물 반도체층(404a)은 제 2 산화물 반도체층(404b)에 포함되는 원소 중 한 종류 이상을 포함한다. 또한, 제 1 산화물 반도체층(404a)이 제 2 산화물 반도체층(404b)에 포함되는 원소 중 한 종류 이상을 포함하기 때문에, 제 2 산화물 반도체층(404b)과 제 1 산화물 반도체층(404a) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
제 1 산화물 반도체층(404a)은, 예컨대 알루미늄, 타이타늄, 실리콘, 갈륨, 저마늄, 이트륨, 지르코늄, 주석, 란타넘, 세륨, 또는 하프늄을 인듐보다 높은 원자수비로 포함하여도 좋다. 구체적으로, 제 1 산화물 반도체층(404a)에서 상술한 원소 중 어느 것의 원자수비는 인듐의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비다. 상술한 원소는 산화물 반도체층의 에너지 갭을 증가시키는 경우가 있다. 상술한 원소 중 어느 것이 산화물 반도체층에 높은 원자수비로 포함되면, 산화물 반도체층의 전자 친화력을 저감하는 경우가 있다. 상술한 원소 중 어느 것은 인듐보다 산소와 더 강하게 결합되기 때문에, 산화물 반도체층에서의 산소 빈자리의 발생을 억제하는 기능을 갖는다. 상술한 원소는 산화물 반도체층의 불순물을 차폐하거나, 또는 불순물의 확산 계수를 저감하는 경우가 있다. 또한, 제 1 산화물 반도체층(404a)은 상술한 원소 중 어느 것을 제 2 산화물 반도체층(404b)보다 높은 원자수비로 포함한다.
제 3 산화물 반도체층(404c)은 제 2 산화물 반도체층(404b)에 포함되는 원소 중 한 종류 이상을 포함한다. 또한, 제 3 산화물 반도체층(404c)이 제 2 산화물 반도체층(404b)에 포함되는 원소 중 한 종류 이상을 포함하기 때문에, 제 2 산화물 반도체층(404b)과 제 3 산화물 반도체층(404c) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서 캐리어의 움직임이 저해되지 않기 때문에 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
제 3 산화물 반도체층(404c)은, 예컨대 알루미늄, 타이타늄, 실리콘, 갈륨, 저마늄, 이트륨, 지르코늄, 주석, 란타넘, 세륨, 또는 하프늄을 인듐보다 높은 원자수비로 포함하여도 좋다. 구체적으로, 제 3 산화물 반도체층(404c)에서 상술한 원소 중 어느 것의 원자수비는, 인듐의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높다. 또한, 제 3 산화물 반도체층(404c)은 상술한 원소 중 어느 것을 제 2 산화물 반도체층(404b)보다 높은 원자수비로 포함한다.
또한, 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)은 다른 물성을 가져도 같은 물성을 가져도 좋다.
제 1 산화물 반도체층(404a)에 In-M-Zn산화물을 사용하는 경우, Zn 및 산소를 제외하여 생각할 때, In의 비율과 M의 비율은 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상이다. 또한, 제 2 산화물 반도체층(404b)에 In-M-Zn산화물을 사용하는 경우, Zn 및 산소를 제외하여 생각할 때, In의 비율과 M의 비율은 바람직하게는 In이 25atomic％ 이상, M이 75atomic％ 미만, 더 바람직하게는 In이 34atomic％ 이상, M이 66atomic％ 미만이다. 제 3 산화물 반도체층(404c)에 In-M-Zn산화물을 사용하는 경우, Zn 및 산소를 제외하여 생각할 때, In의 비율과 M의 비율은 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상이다.
제 1 산화물 반도체층(404a)의 두께는 5nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하다. 제 2 산화물 반도체층(404b)의 두께는 5nm 이상 200nm 이하, 바람직하게는 5nm 이상 100nm 이하, 더 바람직하게는 5nm 이상 50nm 이하다. 제 3 산화물 반도체층(404c)의 두께는 5nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하다.
제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)은 각각 제 2 산화물 반도체층(404b)에 포함되는 금속 원소 중 한 종류 이상을 포함하기 때문에, 산화물 반도체층(404)은 같은 주성분을 포함하는 층들이 적층된 산화물 적층이라고 할 수도 있다. 같은 주성분을 포함하는 층들이 적층된 산화물 적층은, 층들을 단순히 적층한 구조뿐만 아니라 연속한 에너지 밴드(여기서는 특히 전도대 하단의 에너지가 층들 사이에서 연속적으로 변화되는 U자형을 갖는 웰 구조)를 갖도록 형성된다. 왜냐하면, 층들 사이의 계면에 트랩 중심 또는 재결합 중심 등의 결함 상태를 형성하는 불순물이 혼재되면, 에너지 밴드의 연속성이 없어져, 계면에서 재결합됨으로써 캐리어가 트랩되거나 또는 소멸되기 때문이다.
연속 접합을 형성하기 위하여, 로드록(load lock) 체임버가 제공된 멀티 체임버형 성막 시스템(스퍼터링 장치)을 사용하여 대기에 노출시키지 않고 연속적으로 층들이 적층될 필요가 있다. 산화물 반도체의 불순물로서 작용하는 물 등이 가능한 한 제거되기 위하여, 스퍼터링 장치의 각 체임버는 크라이오 펌프 등의 흡착식 진공 펌프에 의하여 고진공(5×10-7Pa~1×10-4Pa 정도까지)으로 배기될 수 있는 것이 바람직하다. 또는 터보 분자 펌프와 콜드 트랩의 조합이 배기계로부터 체임버 내에 가스가 역류되는 것을 방지하기 위하여 사용되는 것이 바람직하다.
또한, 산화물 반도체층에서의 결함 상태의 원인이 되는 수소 및 산소 빈자리를 저감하고 고순도 진성 산화물 반도체층을 얻기 위하여 체임버의 고진공 배기뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용되는 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 노점을 갖도록 고순도화된 가스가 사용됨으로써, 산화물 반도체 내에 수분 등이 진입하는 것을 가능한 한 방지할 수 있다.
제 2 산화물 반도체층(404b)의 위 및 아래에 제공되는 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)은 각각 배리어층으로서 기능할 수 있고, 산화물 반도체층(404)과 접촉되는 절연층들 각각과 산화물 반도체층(404) 사이의 계면에 형성되는 결함 상태의 악영향이, 트랜지스터의 주된 캐리어 경로로서 기능하는 제 2 산화물 반도체층(404b)에 미치는 것을 억제한다.
예를 들어, 산화물 반도체층 중의 산소 빈자리는, 산화물 반도체의 에너지 갭 내의 깊은 에너지 영역에서 국재 상태로서 나타난다. 이와 같은 국재 상태에 캐리어가 트랩되어, 트랜지스터의 신뢰성이 저하된다. 이 때문에 산화물 반도체층 중의 산소 빈자리를 저감할 필요가 있다. 제 2 산화물 반도체층(404b)의 조성보다 산소 빈자리가 생기기 어려운 조성의 산화물 반도체층이, 산화물 반도체층(404)에서 제 2 산화물 반도체층(404b) 위 및 아래에 이와 접촉되어 제공됨으로써 제 2 산화물 반도체층(404b) 중의 산소 빈자리를 저감할 수 있다.
또한, 제 2 산화물 반도체층(404b)이 상이한 구성 원소를 포함하는 절연층(예컨대 산화 실리콘막을 포함하는 하지 절연층)과 접촉될 때, 2층의 계면에 계면 상태가 형성되는 경우가 있고 상기 계면 상태는 채널을 형성한다. 이 때, 상이한 문턱 전압을 갖는 제 2 트랜지스터가 형성됨에 따라 트랜지스터의 외견상 문턱 전압이 변동되는 경우가 있다. 하지만 산화물 반도체층(404)에서, 제 1 산화물 반도체층(404a)은 제 2 산화물 반도체층(404b)에 포함되는 금속 원소를 한 종류 이상 포함하기 때문에, 제 1 산화물 반도체층(404a)과 제 2 산화물 반도체층(404b) 사이의 계면에 계면 상태가 형성되기 어렵다. 따라서 제 1 산화물 반도체층(404a)에 의하여 문턱 전압 등의 트랜지스터의 전기 특성이 변동되는 것을 저감할 수 있다.
게이트 절연층(여기서는 절연층(410)으로 가정함)과 제 2 산화물 반도체층(404b) 사이의 계면에 채널이 형성되는 경우, 이 계면에서 계면 산란이 일어나고 트랜지스터의 전계 효과 이동도가 떨어진다. 하지만 산화물 반도체층(404)에서 제 3 산화물 반도체층(404c)은 제 2 산화물 반도체층(404b)에 포함되는 금속 원소 중 한 종류 이상을 포함하기 때문에, 캐리어의 산란이 제 2 산화물 반도체층(404b)과 제 3 산화물 반도체층(404c) 사이의 계면에서 일어나기 어려워 트랜지스터의 전계 효과 이동도가 증가될 수 있다.
또한, 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c) 각각은, 산화물 반도체층(404)에 접촉되는 절연층의 구성 원소가 제 2 산화물 반도체층(404b) 내에 진입됨으로 인한 불순물 준위의 형성을 억제하는 배리어층으로서도 기능한다.
예를 들어, 산화물 반도체층(404)에 접촉하는 절연층(402) 및 절연층(410) 각각으로서 실리콘 함유 절연층을 사용하는 경우에, 상기 절연층 내의 실리콘, 또는 절연층에 포함될 수 있는 탄소가 제 1 산화물 반도체층(404a) 또는 제 3 산화물 반도체층(404c)에 계면으로부터 수nm의 깊이에 진입되는 경우가 있다. 산화물 반도체층에 진입되는 실리콘 또는 탄소 등의 불순물이 불순물 준위를 형성한다. 불순물 준위가 도너로서 기능하고 전자를 생성하기 때문에 n형 영역이 산화물 반도체층에 형성되는 경우가 있다.
하지만, 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)의 두께가 수nm보다 크면, 산화물 반도체층에 진입되는 실리콘 또는 탄소 등의 불순물이 제 2 산화물 반도체층(404b)에 도달하지 않기 때문에 불순물 준위의 영향은 억제된다.
여기서, 산화물 반도체층에 포함되는 실리콘 농도는 3×1018/cm3 이하, 바람직하게는 3×1017/cm3 이하다. 또한, 산화물 반도체층에 포함되는 탄소 농도는, 3×1018/cm3 이하, 바람직하게는 3×1017/cm3 이하다. 제 14족 원소인 실리콘 또는 탄소가 제 2 산화물 반도체층(404b) 내에 많이 진입되는 것을 방지하기 위하여, 캐리어 경로로서 기능하는 제 2 산화물 반도체층(404b)을 제 1 산화물 반도체층(404a)과 제 3 산화물 반도체층(404c) 사이에 끼우거나 제 1 산화물 반도체층(404a)과 제 3 산화물 반도체층(404c)에 의해 둘러싸는 것이 특히 바람직하다. 즉, 제 2 산화물 반도체층(404b)에 포함되는 실리콘 농도 및 탄소 농도는 제 1 산화물 반도체층(404a) 및 제 3 산화물 반도체층(404c)보다 낮은 것이 바람직하다.
또한, 산화물 반도체층 중의 불순물 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정할 수 있다.
가령, 수소 또는 수분이 불순물로서 산화물 반도체층에 포함되면, 도너로서 작용하고 n형 영역을 형성할 수 있으므로, 웰형 구조를 달성하기 위하여, 산화물 반도체층(404)의 상부 내에 수소 또는 수분이 외부로부터 진입되는 것을 방지하기 위한 보호 절연층(예컨대 질화 실리콘층)을 제공하는 것이 유용하다.
본 실시형태에서 설명한 방법 및 구조는 다른 실시형태들에서 설명한 방법 및 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서, 실시형태 1 또는 실시형태 3에서 설명한 산화물 반도체층을 포함하는 트랜지스터의 구조예를 도면을 참조하여 설명한다.
<트랜지스터의 구조예>
도 9의 (A)는 트랜지스터(300)의 단면 개략도다. 본 구조예에 예시된 트랜지스터(300)는 보텀 게이트형 트랜지스터다.
트랜지스터(300)는 기판(301) 위에 제공된 게이트 전극층(302), 기판(301) 및 게이트 전극층(302) 위에 제공된 절연층(303), 게이트 전극층(302)과 중첩되도록 절연층(303) 위에 제공된 산화물 반도체층(314), 및 산화물 반도체층(314)의 상면에 접촉되는 소스 전극층(305a) 및 드레인 전극층(305b)을 포함한다. 또한, 절연층(306)은 절연층(303), 산화물 반도체층(314), 소스 전극층(305a), 및 드레인 전극층(305b)을 덮고, 절연층(307)은 절연층(306) 위에 제공된다.
트랜지스터(300)에 포함되는 산화물 반도체층(314)은 산화물 반도체층(314a) 및 산화물 반도체층(314b)의 적층 구조를 갖는다. 또한, 경계는 불명확한 경우가 있기 때문에, 도 9의 (A) 등에서는 산화물 반도체층(314a)과 산화물 반도체층(314b) 사이의 경계를 파선으로 나타낸다.
산화물 반도체층(314a) 및 산화물 반도체층(314b) 양쪽은 상이한 결정성을 갖는 결정성 산화물 반도체층이다. 본 실시형태에서, 산화물 반도체층(314a)에 산화물 반도체층(314b)보다 결함 상태 밀도가 낮고 막질이 높은 산화물 반도체층이 사용된다. 바람직하게는 산화물 반도체층(314a)은 CAAC-OS막이고, 산화물 반도체층(314b)은 나노 결정 산화물 반도체층이다. 바꿔 말하면 본 실시형태에서의 트랜지스터(300)의 산화물 반도체층(314)은 도 1의 (B)를 참조하여 실시형태 1에서 설명한 산화물 반도체층(114)에 상당한다. 트랜지스터(300)의 절연층(306)은 도 1의 (B)를 참조하여 실시형태 1에서 설명한 절연층(106)에 상당한다.
산화물 반도체층(314a)의 재료의 대표적인 예는 In-Ga산화물, In-Zn산화물, 및 In-M-Zn산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf을 나타냄)이다. 산화물 반도체층(314a)에 In-M-Zn산화물을 사용하는 경우, Zn 및 산소를 제외하여 생각할 때, In의 비율과 M의 비율은 바람직하게는 In이 25atomic％ 이상, M이 75atomic％ 미만, 더 바람직하게는 In이 34atomic％ 이상, M이 66atomic％ 미만이다. 또한, 예컨대 산화물 반도체층(314a)은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상의 에너지 갭을 갖는 재료를 사용하여 형성된다.
본 실시형태에서, 산화물 반도체층(314b)은 산화물 반도체층(314a)에 포함되는 금속 원소 중 한 종류 이상을 포함하는 산화물 반도체층을 사용하여 형성된다. 예를 들어, In-M-Zn산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)로 표기되고 산화물 반도체층(314a)보다 높은 원자수비로 M을 포함하는 산화물 반도체층이 사용된다. 구체적으로, 산화물 반도체층(314b)에서의 원소 M의 원자수비는 산화물 반도체층(314a)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비다. 원소 M은 인듐보다 산소와 더 강하게 결합되기 때문에, 산화물 반도체층(314b)은 산소 빈자리가 발생되는 것을 억제하는 기능을 갖는다. 따라서 산소 빈자리를 산화물 반도체층(314a)보다 산화물 반도체층(314b)에 생기기 어렵게 할 수 있다.
산화물 반도체층(314b)으로서, In-M-Zn산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf을 나타냄)이고 전도대 하단이, 산화물 반도체층(314a)으로서 사용되는 산화물 반도체보다 진공 준위에 가까운 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어, 산화물 반도체층(314a)과 산화물 반도체층(314b) 사이의 전도대 하단의 에너지 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하인 것이 바람직하다.
예를 들어, 산화물 반도체층(314b)에 In-M-Zn산화물을 사용하는 경우, Zn 및 산소를 제외하여 생각할 때, In의 비율과 M의 비율은 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상이다.
예를 들어, 산화물 반도체층(314a)으로서 Ga 및 Zn에 대한 In의 원자수비가 1:1:1 또는 3:1:2인 In-Ga-Zn산화물이 사용될 수 있다. 산화물 반도체층(314b)으로서 Ga 및 Zn에 대한 In의 원자수비가 1:3:2, 1:6:4, 또는 1:9:6인 In-Ga-Zn산화물이 사용될 수 있다. 또한, 산화물 반도체층(314a) 및 산화물 반도체층(314b) 각각의 원자수비는, 상기 원자수비에 따라 ±20%의 범위에서 변동되어도 좋다.
하지만, 조성은 상술한 설명에 한정되지 않고, 트랜지스터의 필요한 반도체 특성 및 전기 특성(예컨대 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성을 갖는 재료가 사용되어도 좋다. 또한, 트랜지스터의 필요한 반도체 특성을 얻기 위하여, 산화물 반도체층(314a) 및 산화물 반도체층(314b)의 캐리어 밀도, 불순물 농도, 결함 밀도, 산소에 대한 금속 원소의 원자수비, 원자간 거리, 밀도 등을 적절한 값으로 설정하는 것이 바람직하다.
상술한 구조에서 산화물 반도체층(314)은 2개의 산화물 반도체층들의 적층이지만, 3개 이상의 산화물 반도체층의 적층이라도 좋다.
<<기판(301)>>
재료가 적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 한, 기판(301)의 재료 등에 특별한 제한은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 또는 YSZ(이트리아 안정화 지르코니아) 기판이 기판(301)으로서 사용되어도 좋다. 또는, 실리콘, 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등이 기판(301)으로서 사용될 수 있다. 또는, 반도체 소자가 제공된 이들 기판 중 어느 것이 기판(301)으로서 사용되어도 좋다.
또는, 플라스틱 기판 등의 가요성 기판이 기판(301)으로서 사용되어도 좋고, 이 가요성 기판상에 트랜지스터(300)가 직접 제공되어도 좋다. 또는, 기판(301)과 트랜지스터(300) 사이에 박리층이 제공되어도 좋다. 박리층은, 박리층 위에 트랜지스터의 일부 또는 모두가 형성되고, 기판(301)으로부터 박리되고 다른 기판에 전재(轉載)될 때에 사용될 수 있다. 따라서, 트랜지스터(300)는 낮은 내열성을 갖는 기판 또는 가요성 기판에 전재할 수 있다.
<<게이트 전극층(302)>>
게이트 전극층(302)은 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐으로부터 선택된 금속, 이들 금속 중 어느 것을 구성 요소로서 포함하는 합금, 이들 금속 중 어느 것을 조합하여 포함하는 합금 등을 사용하여 형성될 수 있다. 또한, 망가니즈 및 지르코늄으로부터 선택된 하나 이상이 사용되어도 좋다. 또한, 게이트 전극층(302)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 텅스텐막이 적층된 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막이 적층된 2층 구조, 타이타늄막, 알루미늄막, 타이타늄막이 이 차례로 적층된 3층 구조 등을 들 수 있다. 또는, 알루미늄과, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 금속을 포함하는 합금막, 또는 합금막의 질화막이 사용되어도 좋다.
게이트 전극층(302)은, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여 형성될 수도 있다. 또한, 상술한 투광성 도전 재료 및 상술한 금속을 사용하여 형성된 적층 구조를 가질 수도 있다.
또한, 게이트 전극층(302)과 절연층(303) 사이에 In-Ga-Zn계 산화질화 반도체막, In-Sn계 산화질화 반도체막, In-Ga계 산화질화 반도체막, In-Zn계 산화질화 반도체막, Sn계 산화질화 반도체막, In계 산화질화 반도체막, 금속 질화막(InN 또는 ZnN 등) 등이 제공되어도 좋다. 이들 막 각각은 산화물 반도체의 전자 친화력보다 높은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 가지기 때문에, 산화물 반도체를 포함하는 트랜지스터의 문턱 전압은 양 방향으로 시프트될 수 있다. 따라서 소위 노멀리 오프 특성의 스위칭 소자를 실현할 수 있다. 예를 들어, In-Ga-Zn계 산화질화 반도체막을 사용하는 경우, 적어도 산화물 반도체층(314)보다 높은 질소 농도를 갖는 In-Ga-Zn계 산화질화 반도체막, 구체적으로는 7atomic％ 이상의 질소 농도를 갖는 In-Ga-Zn계 산화질화 반도체막이 사용된다.
<<절연층(303)>>
절연층(303)은 게이트 절연막으로서 기능한다. 산화물 반도체층(314)의 저면과 접촉하는 절연층(303)은 비정질막인 것이 바람직하다.
절연층(303)은, 예컨대 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 갈륨막, Ga-Zn계 금속 산화물막 중 하나 이상을 사용한 단층 구조 또는 적층 구조를 갖도록 형성되어도 좋다.
또한, 트랜지스터의 게이트 누설 전류를 저감하기 위하여 절연층(303)은 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 또는 산화 이트륨 등의 high-k 재료를 사용하여 형성되어도 좋다.
<<소스 전극층(305a) 및 드레인 전극층(305b)>>
소스 전극층(305a) 및 드레인 전극층(305b)은, 도전 재료로서 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 단체 금속, 또는 이들 단체 금속 중 어느 것을 주성분으로서 포함하는 합금을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막이 적층된 2층 구조, 텅스텐막 위에 타이타늄막이 적층된 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막이 형성된 2층 구조, 타이타늄막 또는 질화 타이타늄막, 알루미늄막 또는 구리막, 및 타이타늄막 또는 질화 타이타늄막이 이 차례로 적층된 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막, 알루미늄막 또는 구리막, 및 몰리브데넘막 또는 질화 몰리브데넘막이 이 차례로 적층된 3층 구조 등을 들 수 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료가 사용되어도 좋다.
적어도 산화물 반도체층(314)과 접촉하는 소스 전극층(305a) 및 드레인 전극층(305b)의 영역에, 산소 빈자리를 발생시키기 위하여 산화물 반도체층(314)의 일부로부터 산소를 제거할 수 있는 재료가 사용되는 것이 바람직하다. 산소 빈자리가 생긴 산화물 반도체층(314)의 영역의 캐리어 농도가 증가되어, 이 영역은 n형 영역(n＋층)이 된다. 따라서, 이 영역은 소스 영역 및 드레인 영역으로서 기능할 수 있다. 산소 빈자리를 발생시키기 위하여 산화물 반도체층(314)으로부터 산소를 제거할 수 있는 재료의 예에는 텅스텐 및 타이타늄이 포함된다.
또한, 산화물 반도체층(314)을 형성하기 위한 재료 또는 산화물 반도체층(314)의 두께에 따라 산화물 반도체층(314)의 소스 전극층(305a)과 중첩되는 모든 영역 및 산화물 반도체층(314)의 드레인 전극층(305b)과 중첩되는 모든 영역은 소스 영역 및 드레인 영역으로서 기능하여도 좋다.
소스 영역 및 드레인 영역이 산화물 반도체층(314)에 형성될 때, 산화물 반도체층(314)과 소스 전극층(305a) 및 드레인 전극층(305b) 각각 사이의 접촉 저항은 저감될 수 있다. 따라서 전계 효과 이동도 및 문턱 전압 등의 트랜지스터의 전기 특성을 양호하게 할 수 있다.
<<절연층(306) 및 절연층(307)>>
절연층(306)은 화학량론적 조성에서의 산소보다 높은 비율로 산소를 포함하는 산화물 절연막을 사용하여 형성되는 것이 바람직하다. 화학량론적 조성에서의 산소보다 높은 비율로 산소를 포함하는 산화물 절연막으로부터 가열에 의하여 산소의 일부가 방출된다. 화학량론적 조성에서의 산소보다 높은 비율로 산소를 포함하는 산화물 절연막은 TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산된 산소 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다.
절연층(306)으로서, 산화 실리콘층 또는 산화질화 실리콘층 등의 절연층이 사용될 수 있다.
또한, 절연층(306)은 나중에 절연층(307)을 형성할 때에 산화물 반도체층(314)에 대한 손상을 완화시키는 막으로서도 기능한다.
또한, 절연층(306)과 산화물 반도체층(314) 사이에 산소가 침투되는 산화물막이 제공되어도 좋다.
산소가 침투되는 산화물막으로서, 산화 실리콘층 또는 산화질화 실리콘층 등의 절연층이 사용될 수 있다. 또한, 본 명세서에서, "산화질화 실리콘막"이란 질소보다 산소를 더 포함하는 막을 가리키고, "질화산화 실리콘막"이란 산소보다 질소를 더 포함하는 막을 가리킨다.
절연층(307)은 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막을 사용하여 형성될 수 있다. 절연층(306) 위에 절연층(307)을 제공하는 것은, 산화물 반도체층(314)으로부터의 산소의 외부 확산, 및 외부로부터 산화물 반도체층(314) 내에 수소나 물 등이 진입하는 것을 방지할 수 있다. 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막의 예로서는, 질화 실리콘층, 질화산화 실리콘층, 산화 알루미늄층, 산화질화 알루미늄층, 산화 갈륨층, 산화질화 갈륨층, 산화 이트륨층, 산화질화 이트륨층, 산화 하프늄층, 및 산화질화 하프늄층 등의 절연층이 있다.
또한, 산화물 반도체층(314)의 채널 형성 영역 위에 채널 보호막을 제공할 수도 있다. 소스 전극층(305a)과 산화물 반도체층(314) 사이 및 드레인 전극층(305b)과 산화물 반도체층(314) 사이에 채널 보호막을 제공할 수도 있다. 이와 같은 채널 보호막이 제공되는 경우, 채널 보호 트랜지스터가 얻어진다. 일례로서, 산화 실리콘막 또는 산화질화 실리콘막은 채널 보호막으로서 사용될 수 있다. 산화 실리콘막 또는 산화질화 실리콘막을 형성하는 경우에서, 실리콘을 포함하는 퇴적성 가스 및 산화성 가스가 원료 가스로서 사용되는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예에는, 실레인, 다이실레인, 트라이실레인, 및 불화 실레인이 포함된다. 산화성 가스로서는, 산소, 오존, 일산화 이질소, 및 이산화 질소를 예로서 들 수 있다.
<트랜지스터(300)의 변형예>
트랜지스터(300)와 부분적으로 상이한 트랜지스터의 구조예를 이하에서 설명한다.
<<변형예 1>>
도 9의 (B)는 트랜지스터(310)의 단면 개략도다. 트랜지스터(310)는 산화물 반도체층의 구조에서 트랜지스터(300)와 상이하다.
트랜지스터(310)에서, 산화물 반도체층(304)은 산화물 반도체층(304a) 및 산화물 반도체층(304b)을 포함한다. 나노 결정을 포함하는 산화물 반도체층이 산화물 반도체층(304a)으로서 사용된다. 산화물 반도체층(304a)보다 높은 막질 및 낮은 결함 상태 밀도를 갖는 산화물 반도체층이 산화물 반도체층(304b)으로서 사용된다. CAAC-OS막이 산화물 반도체층(304b)에 사용되는 것이 바람직하다. 바꿔 말하면, 본 실시형태에서의 트랜지스터(310)의 산화물 반도체층(304)은 도 1의 (A)를 참조하여 실시형태 1에서 설명한 산화물 반도체층(104)에 상당한다. 트랜지스터(310)의 절연층(303)은 도 1의 (A)를 참조하여 실시형태 1에서 설명한 절연층(102)에 상당한다.
또한, 트랜지스터(310)는 산화물 반도체층(304)의 구조 외는 트랜지스터(300)와 같은 구조를 갖기 때문에 트랜지스터(300)의 설명을 참조할 수 있다.
<<변형예 2>>
도 9의 (C)는 트랜지스터(320)의 단면 개략도다. 트랜지스터(320)는 산화물 반도체층의 구조에서 트랜지스터(300) 및 트랜지스터(310)와 상이하다.
트랜지스터(320)에 포함되는 산화물 반도체층(324)에서, 산화물 반도체층(324a), 산화물 반도체층(324b), 및 산화물 반도체층(324c)은 이 차례로 적층된다.
산화물 반도체층(324a) 및 산화물 반도체층(324b)은 절연층(303) 위에 적층된다. 산화물 반도체층(324c)은 산화물 반도체층(324b)의 상면, 및 소스 전극층(305a) 및 드레인 전극층(305b)의 상면 및 측면에 접촉하여 제공된다.
나노 결정을 포함하는 산화물 반도체층이 산화물 반도체층(324a) 및 산화물 반도체층(324c) 각각으로서 사용될 수 있다. 산화물 반도체층(324a) 및 산화물 반도체층(324c)보다 높은 막질 및 낮은 결함 상태 밀도를 갖는 산화물 반도체층이 산화물 반도체층(324b)으로서 사용된다. CAAC-OS막이 산화물 반도체층(324b)에 사용되는 것이 바람직하다.
<트랜지스터의 제작 방법예>
다음에 도 9의 (A)에 도시된 트랜지스터(300)의 제작 방법예를 설명한다.
먼저, 도 10의 (A)에 도시된 바와 같이, 기판(301) 위에 게이트 전극층(302)을 형성하고, 게이트 전극층(302) 위에 절연층(303)을 형성한다.
여기서, 기판(301)으로서 유리 기판이 사용된다.
<<게이트 전극층의 형성>>
게이트 전극층(302)의 형성 방법을 이하에서 설명한다. 먼저, 스퍼터링법, CVD법, 증착법 등에 의하여 도전막을 형성하고 나서, 도전막 위에 제 1 포토 마스크를 사용하여 포토리소그래피 공정에 의하여 레지스트 마스크를 형성한다. 다음에, 이 레지스트 마스크를 사용하여 도전막의 일부를 에칭하여 게이트 전극층(302)을 형성한다. 이 후, 레지스트 마스크는 제거된다.
또한, 게이트 전극층(302)은 상술한 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등에 의하여 형성되어도 좋다.
<<게이트 절연층의 형성>>
게이트 절연층으로서 기능하는 절연층(303)은 스퍼터링법, CVD법, 증착법 등에 의하여 형성된다.
절연층(303)이 산화 실리콘막, 산화질화 실리콘막, 또는 산화질화 실리콘막을 사용하여 형성되는 경우에서, 실리콘을 포함하는 퇴적성 가스 및 산화성 가스가 원료 가스로서 사용되는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예에는, 실레인, 다이실레인, 트라이실레인, 및 불화 실레인이 포함된다. 산화성 가스로서는, 산소, 오존, 일산화 이질소, 및 이산화 질소를 예로서 들 수 있다.
절연층(303)으로서 질화 실리콘막을 형성하는 경우, 2단계의 형성 방법을 사용하는 것이 바람직하다. 먼저, 실레인, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 사용한 플라즈마 CVD법에 의하여, 결함이 적은 제 1 질화 실리콘막을 형성한다. 다음에 원료 가스를, 실레인 및 질소의 혼합 가스로 전환함으로써, 수소 농도가 낮고, 수소가 블로킹될 수 있는 제 2 질화 실리콘막을 형성한다. 이와 같은 형성 방법에 의하여, 절연층(303)으로서, 결함이 적고 수소에 대한 블로킹성을 갖는 질화 실리콘막이 형성될 수 있다.
또한, 절연층(303)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법이 채용될 수 있다.
<<산화물 반도체층의 형성>>
다음에 도 10의 (B)에 도시된 바와 같이, 절연층(303) 위에 산화물 반도체층(304)을 형성한다.
산화물 반도체층(314)은 실시형태 2에서 설명한 방법으로 형성될 수 있다. 본 실시형태에서, 먼저, CAAC-OS를 포함하는 산화물 반도체층(314a)을 기판(301)이 가열된 상태에서 형성하고 나서, 산화물 반도체층(314b)을 기판 온도가 실온인 상태에서 형성한다. 다음에 레지스트 마스크를 포토리소그래피 공정에 의하여 포토 마스크를 사용하여 산화물 반도체층(314b) 위에 형성한다. 다음에 상기 레지스트 마스크를 사용하여 섬 형상의 산화물 반도체층(314)을 형성한다. 이 후, 레지스트 마스크는 제거된다.
산화물 반도체층(314a)이 형성될 때, 기판(301)이 가열되는 온도는 150℃ 이상 450℃ 이하가 바람직하고, 200℃ 이상 350℃ 이하가 더 바람직하다. 또한, 기판(301)이 고온으로 유지되는 상태에서 산화물 반도체층을 형성하는 것이, 산화물 반도체층에서의 불순물 농도를 저감하는 데 유효하다.
또한, 막에 포함되는 과잉 수소(물 및 수산기를 포함함)를 제거하기(탈수화 또는 탈수소화하기) 위하여 산화물 반도체층(314)의 형성 후에 이에 대하여 가열 처리가 수행되는 것이 바람직하다. 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만이다. 가열 처리는 감압하, 질소 분위기하 등에서 수행될 수 있다. 이 가열 처리에 의하여, n형 도전성을 부여하는 불순물인 수소가 제거될 수 있다.
또한, 탈수화 또는 탈수소화를 위한 이와 같은 가열 처리는, 가열 처리가 산화물 반도체층의 형성 후에 수행되는 한, 트랜지스터를 제작하는 공정 중 어느 타이밍에 수행되어도 좋다. 또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수회 수행되어도 좋고, 다른 가열 처리로서 기능하여도 좋다.
가열 처리에서, 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 가열 처리 장치 내에 도입되는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는 바람직하게는 6N(99.9999%) 이상, 더 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도가 바람직하게는 1ppm 이하, 더 바람직하게는 0.1ppm 이하)으로 설정한다.
또한, 가열 처리에 의하여 산화물 반도체층(314)을 가열한 후, 가열 온도를 유지, 또는 천천히 냉각하여 상기 온도를 가열 온도로부터 낮추면서 동일한 노 내에 고순도의 산소 가스, 고순도의 일산화 이질소 가스, 또는 초건조 에어(CRDS(cavity ring down laser spectroscopy) 방식의 노점계를 사용한 측정에서 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하)가 도입되어도 좋다. 산소 가스 또는 일산화 이질소 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 가열 처리 장치 내에 도입되는 산소 가스 또는 일산화 이질소 가스의 순도는 바람직하게는 6N 이상, 더 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화 이질소 가스에서의 불순물 농도가 바람직하게는 1ppm 이하, 더 바람직하게는 0.1ppm 이하)이다. 산소 가스 또는 일산화 이질소 가스가, 탈수화 또는 탈수소화를 위한 불순물 제거 공정에 의하여 감소된, 산화물 반도체의 주성분인 산소를 공급하도록 작용됨으로써, 산화물 반도체층은 높은 순도를 가질 수 있고 i형(진성) 산화물 반도체층이 될 수 있다.
또한, 고순도 진성 산화물 반도체를 얻기 위해서는 체임버의 고진공 배기뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용되는 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 노점을 갖도록 고순도화된 가스가 사용됨으로써, 산화물 반도체 내에 수분 등이 진입하는 것을 가능한 한 방지할 수 있다.
탈수화 또는 탈수소화 처리에 의하여, 산화물 반도체의 주성분인 산소가 이탈되어 감소될 수도 있기 때문에, 탈수화 또는 탈수소화 처리가 수행된 산화물 반도체층 내에 산소(산소 라디칼, 산소 원자, 및 산소 이온 중 적어도 하나를 포함함)가 도입되어 층에 산소를 공급하여도 좋다.
탈수화 또는 탈수소화된 산화물 반도체층 내에 산소를 도입(공급)하는 것은 산화물 반도체층을 고순도 및 i형(진성)으로 할 수 있다. 고순도 및 i형(진성) 산화물 반도체를 포함하는 트랜지스터의 전기 특성 변화가 억제되어, 트랜지스터는 전기적으로 안정된다.
<<소스 전극층 및 드레인 전극층의 형성>>
다음에, 도 10의 (C)에 도시된 바와 같이, 소스 전극층(305a) 및 드레인 전극층(305b)을 형성한다.
소스 전극층(305a) 및 드레인 전극층(305b)의 형성 방법을 이하에 설명한다. 먼저, 스퍼터링법, CVD법, 증착법 등에 의하여 도전막을 형성한다. 다음에, 이 도전막 위에 제 3 포토 마스크를 사용하여 포토리소그래피 공정에 의하여 레지스트 마스크를 형성한다. 다음에, 이 레지스트 마스크를 사용하여 도전막의 일부를 에칭하여 소스 전극층(305a) 및 드레인 전극층(305b)을 형성한다. 이 후, 레지스트 마스크는 제거된다.
또한, 도 10의 (C)에 도시된 바와 같이 도전막을 에칭함으로써 산화물 반도체층(304)의 상부가 부분적으로 에칭되어 얇아지는 경우가 있다.
<<절연층의 형성>>
다음에 도 10의 (D)에 도시된 바와 같이, 절연층(306)을 산화물 반도체층(304), 소스 전극층(305a), 및 드레인 전극층(305b) 위에 형성하고, 절연층(306) 위에 절연층(307)을 연속적으로 형성한다.
절연층(306)으로서 산화 실리콘막 또는 산화질화 실리콘막을 형성하는 경우에서, 실리콘을 포함하는 퇴적성 가스 및 산화성 가스가 원료 가스로서 사용되는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예에는, 실레인, 다이실레인, 트라이실레인, 및 불화 실레인이 포함된다. 산화성 가스로서는, 산소, 오존, 일산화 이질소, 및 이산화 질소를 예로서 들 수 있다.
예를 들어, 산화 실리콘막 또는 산화질화 실리콘막은 이하의 조건하에서 형성될 수 있다: 진공 배기된 플라즈마 CVD 장치의 처리실에 놓인 기판은 180℃ 이상 260℃ 이하, 바람직하게는 200℃ 이상 240℃ 이하로 유지되고, 처리실 내에 원료 가스를 도입하여 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력이 공급된다.
막 형성 조건으로서, 상술한 압력을 갖는 처리실에 상술한 파워 밀도를 갖는 고주파 전력이 공급됨으로써, 플라즈마에서의 원료 가스의 분해 효율이 증가되고, 산소 라디칼이 증가되고, 원료 가스의 산화가 촉진되기 때문에, 산화물 절연막의 산소 함유량이 화학량론적 조성보다 높게 된다. 하지만, 실리콘과 산소의 결합력은 상술한 기판 온도 범위에서 약하기 때문에, 가열에 의하여 산소의 일부가 방출된다. 따라서 산화물 절연막은, 화학량론적 조성에서의 산소보다 높은 비율로 산소를 포함하고 가열에 의하여 산소의 일부가 방출되는 산화물 절연막이 되도록 형성될 수 있다.
산화물 반도체층(304)과 절연층(306) 사이에 산화물 절연막이 제공되는 경우, 절연층(306)을 형성하는 공정에서 상기 산화물 절연막이 산화물 반도체층(304)의 보호막으로서 기능한다. 따라서, 산화물 반도체층(304)에 대한 손상이 저감되면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연층(306)이 형성될 수 있다.
예를 들어, 산화물 절연막으로서, 산화 실리콘막 또는 산화질화 실리콘막을 이하의 조건하에서 형성할 수 있다: 진공 배기된 플라즈마 CVD 장치의 처리실에 놓인 기판은 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하의 온도로 유지되고, 처리실 내에 원료 가스를 도입하여 압력을 20Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 제공된 전극에 고주파 전력이 공급된다. 또한, 처리실 내의 압력을 100Pa 이상 250Pa 이하로 설정함으로써, 상기 산화물 절연층이 형성될 때에 산화물 반도체층(304)에 대한 손상을 저감할 수 있다.
산화물 절연막의 원료 가스로서, 실리콘을 포함하는 퇴적성 가스 및 산화성 가스가 사용되는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예에는, 실레인, 다이실레인, 트라이실레인, 및 불화 실레인이 포함된다. 산화성 가스로서는, 산소, 오존, 일산화 이질소, 및 이산화 질소를 예로서 들 수 있다.
절연층(307)은 스퍼터링법, CVD법 등으로 형성될 수 있다.
절연층(307)으로서 질화 실리콘막 또는 질화산화 실리콘막을 형성하는 경우에서, 실리콘을 포함하는 퇴적성 가스, 산화성 가스, 및 질소를 포함하는 가스가 원료 가스로서 사용되는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예에는, 실레인, 다이실레인, 트라이실레인, 및 불화 실레인이 포함된다. 산화성 가스로서는, 산소, 오존, 일산화 이질소, 및 이산화 질소를 예로서 들 수 있다. 질소를 포함하는 가스로서는, 질소 및 암모니아를 예로서 들 수 있다.
상술한 공정을 거쳐 트랜지스터(300)가 형성될 수 있다.
<트랜지스터의 다른 구조예>
본 발명의 일 형태에 따른 산화물 반도체층이 적용될 수 있는 톱 게이트형 트랜지스터의 구조예를 이하에서 설명한다.
또한, 동일한 부호에 의하여 나타내어진, 상술한 것과 같은 구조 또는 기능을 갖는 구성 요소에 대한 기재는 이하 생략한다.
<<구조예>>
도 11의 (A)는 톱 게이트형 트랜지스터(360)의 단면 개략도다.
트랜지스터(360)는 절연층(351)이 제공된 기판(301) 위에 제공된 산화물 반도체층(364), 산화물 반도체층(364)의 상면과 접촉되는 소스 전극층(305a) 및 드레인 전극층(305b), 산화물 반도체층(364), 및 소스 전극층(305a) 및 드레인 전극층(305b) 위에 제공된 절연층(303), 및 산화물 반도체층(364)과 중첩되는 절연층(303) 위에 제공된 게이트 전극층(302)을 포함한다. 또한, 절연층(352)은 절연층(303) 및 게이트 전극층(302)을 덮는다.
본 발명의 일 형태에 따른 산화물 반도체층은 트랜지스터(360)의 산화물 반도체층(364)으로서 사용될 수 있다.
예를 들어, 산화물 반도체층(364)은 산화물 반도체층(364a), 산화물 반도체층(364b), 및 산화물 반도체층(364c)을 포함한다. 여기서, 나노 결정을 포함하는 산화물 반도체층이 산화물 반도체층(364a) 및 산화물 반도체층(364c) 각각으로서 사용된다. 산화물 반도체층(364a) 및 산화물 반도체층(364c)보다 높은 막질 및 낮은 결함 상태 밀도를 갖는 산화물 반도체층이 산화물 반도체층(364b)으로서 사용된다. 바람직하게는 CAAC-OS막이 산화물 반도체층(364b)으로서 사용된다.
절연층(351)은 기판(301)으로부터 산화물 반도체층(364)으로 불순물이 확산되는 것을 억제하는 기능을 갖는다. 예를 들어, 절연층(307)과 같은 구조가 채용될 수 있다. 또한, 절연층(351)은 필요가 없으면 제공될 필요는 없다.
절연층(352)은 절연층(307)과 마찬가지로, 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막을 사용하여 형성될 수 있다. 또한, 절연층(307)은 필요가 없으면 제공될 필요는 없다.
<<변형예>>
트랜지스터(360)와 부분적으로 상이한 트랜지스터의 구조예를 이하에서 설명한다.
도 11의 (B)는 트랜지스터(370)의 단면 개략도다. 트랜지스터(370)는 소스 전극층 및 드레인 전극층의 구조에서 트랜지스터(360)와 상이하다. 구체적으로는 트랜지스터(370)는 소스 전극층(305a) 위에 소스 전극층(306a)이 형성되고, 드레인 전극층(305b) 위에 드레인 전극층(306b)이 형성되는 점에서 트랜지스터(360)와 상이하다.
상술한 바와 같이, 산소 빈자리가 산화물 반도체층에 생길 수 있는 재료가 소스 전극층(305a) 및 드레인 전극층(305b)에 사용되는 경우, 산소 빈자리는 소스 전극층(305a) 또는 드레인 전극층(305b)에 접촉되는 산화물 반도체층의 영역 내 및 영역 주변에 생겨, 상기 영역은 n형이 되고 상기 n형 영역은 트랜지스터의 소스 또는 드레인 영역으로서 기능할 수 있다.
하지만 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 상기 산소 빈자리의 발생에 의하여 형성된 n형 영역이 트랜지스터의 채널 길이 방향으로 연장되는 경우가 있다. 이 경우, 문턱 전압이 변동되거나, 소스 영역과 드레인 영역이 도통되어 트랜지스터의 온/오프 상태가 제어될 수 없는 등의 트랜지스터의 전기 특성에 관한 현상이 나타난다. 따라서, 채널 길이가 매우 짧은 트랜지스터가 형성될 때, 소스 전극층 및 드레인 전극층에 산소와 결합되기 쉬운 도전 재료가 사용되는 것은 바람직하지 않다.
이 때문에, 도 11의 (B)에 L1로서 도시된 소스 전극층(305a)과 드레인 전극층(305b) 사이의 거리는 0.8mm 이상, 바람직하게는 1.0mm 이상으로 설정된다. L1이 0.8μm보다 작으면, 채널 형성 영역에서 생기는 산소 빈자리의 악영향을 배제할 수 없고, 트랜지스터의 전기 특성이 저하될 가능성이 있다. 또한, L1은, 산화물 반도체층(364)과 접촉되고 서로 대향하는 소스 전극층(305a)의 단부와 드레인 전극층(305b)의 단부 사이의 최단 거리라고 생각할 수 있다. 또한, 도 11의 (B)에서, n형 영역은 개략적으로 점선으로 도시된다.
따라서 트랜지스터(370)에서, 소스 전극층(306a)은, 산소와 결합되기 어려운 도전 재료를 사용하여 소스 전극층(305a) 및 산화물 반도체층(364)과 접촉하여 형성된다. 또한, 드레인 전극층(306b)은 산소와 결합되기 어려운 도전 재료를 사용하여 드레인 전극층(305b) 및 산화물 반도체층(364)과 접촉하여 형성된다.
소스 전극층(306a)은 산화물 반도체층(364)과 접촉하여 소스 전극층(305a)의 단부를 넘어 L1 방향으로 연장되고, 드레인 전극층(306b)은 산화물 반도체층(364)과 접촉하여 드레인 전극층(305b)의 단부를 넘어 L1 방향으로 연장된다.
소스 전극층(306a)의 연장부 및 드레인 전극층(306b)의 연장부는 산화물 반도체층(364)(특히, 산화물 반도체층(364c))과 접촉된다. 도 11의 (B)에 도시된 트랜지스터(370)에서, 산화물 반도체층(364)과 접촉되는 소스 전극층(306a)의 연장부 단부와, 산화물 반도체층(364)과 접촉되는 드레인 전극층(306b)의 연장부 단부 사이의 거리는 채널 길이에 상당한다. 상기 채널 길이는 도 11의 (B)에 L2로서 나타낸다.
소스 전극층(306a) 및 드레인 전극층(306b)을 형성하기 위하여 사용되는, 산소와 결합되기 어려운 도전 재료로서, 예컨대 질화 탄탈럼 또는 질화 타이타늄 등의 도전성 질화물, 또는 루테늄이 사용되는 것이 바람직하다. 또한, 산소와 결합되기 어려운 도전 재료는 산소가 확산되기 어려운 재료를 그 범주에 포함한다. 이 도전 재료의 두께는, 바람직하게는 5nm 이상 500nm 이하, 더 바람직하게는 10nm 이상 300nm 이하, 더욱 바람직하게는 10nm 이상 100nm 이하다.
산소와 결합되기 어려운 상술한 도전 재료를 소스 전극층(306a) 및 드레인 전극층(306b)에 사용함으로써, 산화물 반도체층(364)의 채널 형성 영역에서의 산소 빈자리의 발생을 억제할 수 있어, 채널 형성 영역이 n형으로 변화되는 것을 억제할 수 있다. 따라서, 채널 길이가 매우 짧은 트랜지스터라도 양호한 전기 특성을 가질 수 있다. 즉, L2를 L1보다 작게 할 수 있고, 예컨대 L2가 30nm 이하라도 트랜지스터의 양호한 전기 특성을 얻을 수 있다. 또한, 산화물 반도체층(364)에 포함되는 단결정 영역의 폭이 30nm 이상인 경우, 채널 형성 영역의 모든 영역이 채널 길이 방향에서의 단면에서 단결정 산화물 반도체층이 될 수 있다.
또한, 질화 탄탈럼 또는 질화 타이타늄 등의 도전성 질화물은 수소를 흡장(吸藏)할 가능성이 있다. 따라서 도전성 질화물이 산화물 반도체층(364)과 접촉되어 제공될 때, 산화물 반도체층(364) 내의 수소 농도는 저감될 수 있다.
또한, 채널 길이가 매우 짧은 트랜지스터를 형성할 때, 전자빔 노광 등의 세선 처리에 적합한 방법에 의하여 레지스트 마스크를 가공하고 나서, 에칭 처리를 수행함으로써, 소스 전극층(306a) 및 드레인 전극층(306b)을 형성하여도 좋다. 또한, 상기 레지스트 마스크에 포지티브형 레지스트를 사용함으로써, 노광 영역을 최소한으로 할 수 있고 스루풋(throughput)을 향상시킬 수 있다. 상술한 방법에서, 채널 길이가 30nm 이하인 트랜지스터가 형성될 수 있다.
본 실시형태는, 본 명세서에서 설명한 다른 실시형태 중 어느 것과 적절히 조합될 수 있다.
(실시형태 5)
도 12의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 일례로서, 논리 회로인 NOR 회로의 회로도의 예를 도시한 것이다. 도 12의 (B)는 NAND 회로의 회로도다.
도 12의 (A)의 NOR 회로에서, p채널형 트랜지스터(801) 및 p채널형 트랜지스터(802)는 각각의 채널 형성 영역이 산화물 반도체 외의 반도체 재료(예컨대 실리콘)를 사용하여 형성된 트랜지스터이고, n채널형 트랜지스터(803) 및 n채널형 트랜지스터(804) 각각은 산화물 반도체를 포함하고 실시형태 4에서 설명한 트랜지스터의 구조 중 어느 것과 같은 구조를 갖는다.
실리콘 등의 반도체 재료를 포함하는 트랜지스터는 쉽게 고속 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터에는 이 특성 때문에 전하를 오랫동안 유지할 수 있다.
논리 회로를 소형화하기 위하여, n채널형 트랜지스터(803) 및 n채널형 트랜지스터(804)는 p채널형 트랜지스터(801) 및 p채널형 트랜지스터(802) 위에 적층되는 것이 바람직하다. 예를 들어, 트랜지스터(801) 및 트랜지스터(802)는 단결정 실리콘 기판을 사용하여 형성될 수 있고, 트랜지스터(803) 및 트랜지스터(804)는 절연층을 개재하여 트랜지스터(801) 및 트랜지스터(802) 위에 형성될 수 있다.
도 12의 (B)의 NAND 회로에서, p채널형 트랜지스터(811) 및 p채널형 트랜지스터(814)는 각각의 채널 형성 영역이 산화물 반도체 외의 반도체 재료(예컨대 실리콘)를 사용하여 형성된 트랜지스터이고, n채널형 트랜지스터(812) 및 n채널형 트랜지스터(813) 각각은 산화물 반도체층을 포함하고 실시형태 4에서 설명한 트랜지스터의 구조 중 어느 것과 같은 구조를 갖는다.
또한, 도 12의 (B)의 NAND 회로에서, 트랜지스터(812) 및 트랜지스터(813)는 트랜지스터(360)와 같은 구조를 갖고, 제 2 게이트 전극의 전위를 제어하여, 예컨대 전위를 GND로 설정함으로써 트랜지스터(812) 및 트랜지스터(813)의 문턱 전압이 증가되어 트랜지스터를 노멀리 오프로 할 수 있다.
도 12의 (A)의 NOR 회로로서, 논리 회로를 소형화하기 위하여, n채널형 트랜지스터(812) 및 n채널형 트랜지스터(813)는 p채널형 트랜지스터(811) 및 p채널형 트랜지스터(812) 위에 적층되는 것이 바람직하다.
본 실시형태에서의 반도체 장치에 채널 형성 영역에 산화물 반도체를 포함하고 매우 낮은 오프 상태 전류를 갖는 트랜지스터를 적용함으로써, 반도체 장치의 소비 전력을 충분히 저감할 수 있다.
상이한 반도체 재료를 포함하는 반도체 소자를 적층시킴으로써 미세화되고, 및 고집적화되고, 안정적이고 높은 전기 특성을 갖는 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 발명의 일 형태에 따른, 산화물 반도체층을 포함하는 트랜지스터의 구조를 채용함으로써, 신뢰성이 높고, 안정적인 특성의 NOR 회로와 NAND 회로를 제공할 수 있다.
또한, 본 실시형태에서, 실시형태 3에서 설명한 트랜지스터를 포함하는 NOR 회로 및 NAND 회로를 예로서 설명하였지만, 본 발명의 일 형태는 이 회로에 특별히 한정되지 않고, 실시형태 3에서 설명한 트랜지스터를 사용하여 AND 회로, OR 회로 등이 형성될 수 있다.
또는, 본 실시형태 및 다른 실시형태에서 설명한 트랜지스터 중 어느 것과 표시 소자를 조합함으로써 표시 장치를 제작할 수 있다. 예를 들어, 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있고 또한 다양한 소자를 포함할 수 있다. 예를 들어, 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치로서, EL(일렉트로루미네선스) 소자(예컨대 유기물 및 무기물 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예컨대 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류량에 따라 발광하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV), 플라즈마 디스플레이 패널(PDP), 디지털 마이크로미러 디바이스(DMD), 압전 세라믹 디스플레이, 또는 카본 나노 튜브 등 전기 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체가 사용될 수 있다. 또한, EL 소자를 포함하는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 갖는 표시 장치에는 필드 이미션 디스플레이(FED), SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예컨대, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 종이가 포함된다.
본 실시형태에서 설명한 방법 및 구조는 다른 실시형태들에서 설명한 방법 및 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서, 전력이 없을 때에도 저장된 데이터를 유지할 수 있고, 또한 기록 횟수의 제한이 없는, 실시형태 3에서 설명한 트랜지스터를 포함하는 반도체 장치(기억 장치)의 예를 도면을 참조하여 설명한다.
도 13의 (A)는 본 실시형태의 반도체 장치를 도시한 회로도다.
도 13의 (A)에 도시된 트랜지스터(260)로서, 산화물 반도체 외의 반도체 재료(예컨대, 실리콘)를 포함하는 트랜지스터가 사용될 수 있어, 트랜지스터(260)는 쉽게 고속 동작할 수 있다. 또한, 본 발명의 일 형태에 따른 산화물 반도체층을 포함하는, 실시형태 4에서 설명한 트랜지스터와 같은 구조를 트랜지스터(262)에 채용할 수 있어 이 특성 때문에 오랫동안 전하를 유지할 수 있다.
여기서 모든 트랜지스터는 n채널형 트랜지스터이지만, 본 실시형태에서 설명하는 반도체 장치에 사용되는 트랜지스터로서는 p채널형 트랜지스터를 사용할 수 있다.
도 13의 (A)에서, 제 1 배선(1st Line)은 트랜지스터(260)의 소스 전극층에 전기적으로 접속된다. 제 2 배선(2nd Line)은 트랜지스터(260)의 드레인 전극층에 전기적으로 접속된다. 제 3 배선(3rd Line)은 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 한쪽에 전기적으로 접속되고, 제 4 배선(4th Line)은 트랜지스터(262)의 게이트 전극층에 전기적으로 접속된다. 트랜지스터(260)의 게이트 전극층과 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 다른 쪽은 용량 소자(264)의 한쪽 전극에 전기적으로 접속된다. 제 5 배선(5th Line)은 용량 소자(264)의 다른 쪽 전극에 전기적으로 접속된다.
도 13의 (A)에서의 반도체 장치는 트랜지스터(260)의 게이트 전극층의 전위를 유지할 수 있다는 특징을 이용하여, 이하와 같이 데이터의 기록, 저장, 및 판독이 가능하다.
데이터의 기록 및 저장에 대하여 설명한다. 먼저, 제 4 배선의 전위를 트랜지스터(262)가 온되는 전위로 설정하여 트랜지스터(262)는 온이 된다. 따라서, 제 3 배선의 전위가 트랜지스터(260)의 게이트 전극층 및 용량 소자(264)에 공급된다. 즉, 트랜지스터(260)의 게이트 전극층에 소정의 전하가 공급된다(기록). 여기서는, 상이한 전위 레벨을 공급하는 2종의 전하(이하 Low 레벨 전하 및 High 레벨 전하라고 함) 중 하나가 공급된다. 이 후, 제 4 배선의 전위를 트랜지스터(262)가 오프되는 전위로 설정하여, 트랜지스터(262)는 오프된다. 따라서, 트랜지스터(260)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(262)의 오프 상태 전류는 매우 낮기 때문에, 트랜지스터(260)의 게이트 전극층의 전하는 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)가 공급되고 있는 동안, 제 5 배선에 적절한 전위(판독 전위)를 공급함으로써 트랜지스터(260)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선의 전위가 변동된다. 이것은 일반적으로 트랜지스터(260)가 n채널형 트랜지스터라면, 트랜지스터(260)의 게이트 전극층에 High 레벨 전하가 주어지는 경우의 겉보기 문턱 전압(Vth_H)은, 트랜지스터(260)의 게이트 전극층에 Low 레벨 전하가 주어지는 경우의 겉보기 문턱 전압(Vth_L)보다 낮기 때문이다. 여기서, 겉보기 문턱 전압이란, 트랜지스터(260)를 온으로 하기 위하여 필요가 되는 제 5 배선의 전위를 말한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 설정함으로써 트랜지스터(260)의 게이트 전극층에 공급된 전하를 결정할 수 있다. 예를 들어, 기록에서 High 레벨 전하가 공급되는 경우, 제 5 배선의 전위가 V0(>Vth_H)이라면, 트랜지스터(260)는 온된다. 기록에서 Low 레벨 전하가 공급되는 경우, 제 5 배선의 전위가 V0(<Vth_L)이 되더라도 트랜지스터(260)는 오프인 채이다. 따라서, 제 2 배선의 전위에 의하여, 저장된 데이터가 판독될 수 있다.
또한, 메모리 셀이 배열된 경우에, 원하는 메모리 셀의 데이터만이 판독될 수 있을 필요가 있다. 데이터가 판독되지 않는 경우에, 게이트 전극층의 상태에 상관없이 트랜지스터(260)가 오프되는 전위, 즉 Vth_H보다 낮은 전위가 제 5 배선에 공급되어도 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(260)가 온되는 전위, 즉 Vth_L보다 높은 전위가 제 5 배선에 공급되어도 좋다.
도 13의 (B)는 기억 장치의 구조의 일 형태에 따른 다른 예를 도시한 것이다. 도 13의 (B)는 반도체 장치의 회로 구성의 예를 도시한 것이고, 도 13의 (C)는 반도체 장치의 예를 도시한 개념도다. 먼저, 도 13의 (B)에 도시된 반도체 장치에 대하여 설명하고 나서 도 13의 (C)에 도시된 반도체 장치를 설명한다.
도 13의 (B)에 도시된 반도체 장치에서, 비트 라인(BL)은 트랜지스터(262)의 소스 전극 또는 드레인 전극에 전기적으로 접속되고, 워드 라인(WL)은 트랜지스터(262)의 게이트 전극층에 전기적으로 접속되고, 트랜지스터(262)의 소스 전극 또는 드레인 전극은 용량 소자(254)의 제 1 단자에 전기적으로 접속된다.
여기서, 산화물 반도체를 포함하는 트랜지스터(262)는 매우 낮은 오프 상태 전류를 갖는다. 이로써 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)는 트랜지스터(262)를 오프로 함으로써 매우 오랫동안 유지될 수 있다.
다음에 도 13의 (B)에 도시된 반도체 장치(메모리 셀(250))에 데이터를 기록 및 유지함에 대하여 설명한다.
먼저, 워드 라인(WL)의 전위가 트랜지스터(262)가 온되는 전위로 설정되어 트랜지스터(262)가 온된다. 따라서, 비트 라인(BL)의 전위가 용량 소자(254)의 제 1 단자에 공급된다(기록). 이 후, 워드 라인(WL)의 전위가 트랜지스터(262)가 오프되는 전위로 설정되어 트랜지스터(262)가 오프된다. 따라서 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(262)는 매우 낮은 오프 상태 전류를 갖기 때문에 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)는 매우 오랫동안 유지될 수 있다.
다음에, 데이터의 판독에 대하여 설명한다. 트랜지스터(262)가 온될 때, 부유 상태인 비트 라인(BL) 및 용량 소자(254)는 서로 전기적으로 접속되고, 전하는 비트 라인(BL)과 용량 소자(254) 사이에서 재분배된다. 결과적으로 비트 라인(BL)의 전위가 변화된다. 비트 라인(BL)의 전위 변화량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 변동된다.
예를 들어, 전하 재분배 후의 비트 라인(BL)의 전위는 (CB×VB0+C×V)/(CB+C)이고, 여기서 V는 용량 소자(254)의 제 1 단자의 전위, C는 용량 소자(254)의 용량, CB는 비트 라인(BL)의 용량 성분(이하, 비트 라인 용량이라고도 함), VB0은 전하가 재분배되기 전의 비트 라인(BL)의 전위다. 따라서, 메모리 셀(250)이 용량 소자(254)의 제 1 단자의 전위가 V1 및 V0(V1>V0)의 2가지 상태 중 어느 것이라고 가정하면, 전위(V1)를 유지한 경우의 비트 라인(BL)의 전위(=(CB×VB0+C×V1)/(CB+C))가 전위(V0)를 유지한 경우의 비트 라인(BL)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높다는 것을 알 수 있다.
그리고, 비트 라인(BL)의 전위를 소정의 전위와 비교함으로써, 데이터를 판독할 수 있다.
상술한 바와 같이, 도 13의 (B)에 도시된 반도체 장치는 트랜지스터(262)의 오프 상태 전류가 매우 낮기 때문에 용량 소자(254)에 축적된 전하를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 필요 없게 되거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있는 것으로, 소비 전력이 충분히 저감될 수 있다. 또한, 전력이 공급되지 않더라도 저장된 데이터는 오랫동안 유지될 수 있다.
다음에 도 13의 (C)에 도시된 반도체 장치에 대하여 설명한다.
도 13의 (C)에 도시된 반도체 장치는, 상부에 도 13의 (B)에 도시된 메모리 셀(250)을 복수로 포함하는 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 기억 회로로서 포함하고, 하부에 메모리 셀 어레이(251)를 동작시키기 위하여 필요한 주변 회로(253)를 포함한다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)에 전기적으로 접속된다.
도 13의 (C)에 도시된 구조에서, 주변 회로(253)는 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)) 바로 아래에 제공될 수 있다. 따라서 반도체 장치의 사이즈가 저감될 수 있다.
주변 회로(253)에 제공되는 트랜지스터의 반도체 재료는 트랜지스터(262)와 상이한 것이 바람직하다. 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 또는 갈륨 비소가 사용될 수 있으며, 단결정 반도체가 사용되는 것이 바람직하다. 또는 유기 반도체 재료 등이 사용되어도 좋다. 이와 같은 반도체 재료를 포함하는 트랜지스터는 충분히 고속으로 동작할 수 있다. 따라서, 상기 트랜지스터에 의하여 고속 동작이 필요한 다양한 회로(예컨대 논리 회로 및 구동 회로)를 바람직하게 얻을 수 있다.
또한, 도 13의 (C)는 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 반도체 장치를 예로서 도시한 것이지만, 적층되는 메모리 셀 어레이의 개수는 2개에 한정되지 않는다. 3개 이상의 메모리 셀 어레이가 적층되어도 좋다.
본 발명의 일 형태에 따른 산화물 반도체층을 채널 형성 영역에 포함하는 트랜지스터가 트랜지스터(262)로서 사용되면, 저장된 데이터는 오랫동안 유지될 수 있다. 바꿔 말하면, 반도체 기억 장치에서의 리프레시 동작이 필요 없게 되거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있는 것으로, 소비 전력이 충분히 저감될 수 있다.
본 실시형태에서 설명한 방법 및 구조는 다른 실시형태들에서 설명한 방법 및 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서, 도 14의 (A)~(C)를 참조하여 본 발명의 일 형태에 따른 표시 패널의 구조에 대하여 설명한다.
도 14의 (A)는 본 발명의 일 형태에 따른 표시 패널의 상면도다. 도 14의 (B)는 본 발명의 일 형태에 따른 표시 패널의 화소에 액정 소자가 사용되는 경우에 사용될 수 있는 화소 회로를 도시한 회로도다. 도 14의 (C)는 본 발명의 일 형태에 따른 표시 패널의 화소에 유기 EL 소자가 사용되는 경우에 사용될 수 있는 화소 회로를 도시한 회로도다.
화소부에서의 트랜지스터는 실시형태 3에 따라 형성될 수 있다. 또한, 상기 트랜지스터는 n채널형 트랜지스터로서 쉽게 형성될 수 있어, n채널형 트랜지스터를 사용하여 형성될 수 있는 구동 회로의 일부는, 화소부의 트랜지스터와 같은 기판 위에 형성될 수 있다. 이와 같이, 화소부 또는 구동 회로에 실시형태 3에서 설명한 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 14의 (A)는 액티브 매트릭스 표시 장치의 블록도의 예를 도시한 것이다. 표시 장치의 기판(500) 위에, 화소부(501), 제 1 주사선 구동 회로(502), 제 2 주사선 구동 회로(503), 및 신호선 구동 회로(504)가 제공된다. 화소부(501)에는, 신호선 구동 회로(504)로부터 연장된 복수의 신호선 및 제 1 주사선 구동 회로(502) 및 제 2 주사선 구동 회로(503)로부터 연장된 복수의 주사선이 배열된다. 또한 주사선과 신호선이 서로 교차하는 영역 각각에서, 표시 소자를 포함하는 화소가 매트릭스로 제공된다. 표시 장치의 기판(500)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러 또는 컨트롤러 IC라고도 함)에 접속된다.
도 14의 (A)에서, 제 1 주사선 구동 회로(502), 제 2 주사선 구동 회로(503), 및 신호선 구동 회로(504)는, 화소부(501)와 같은 기판(500) 위에 형성된다. 따라서, 외부에 제공되는, 구동 회로 등의 구성 요소수가 감소될 수 있어, 비용의 절감을 달성할 수 있다. 또한, 구동 회로가 기판(500) 외부에 제공되는 경우, 배선이 연장될 필요가 있고, 배선의 접속수가 증가되지만, 구동 회로가 기판(500) 위에 제공되면, 배선의 접속수를 저감할 수 있다. 결과적으로, 신뢰성 또는 수율을 향상시킬 수 있다.
<액정 패널>
도 14의 (B)는 화소의 회로 구성의 예를 도시한 것이다. 여기서는, VA형 액정 표시 패널의 화소에 적용할 수 있는 화소 회로가 도시된다.
이 화소 회로는, 하나의 화소가 복수의 화소 전극층을 포함하는 구조에 적용될 수 있다. 화소 전극층들은 상이한 트랜지스터에 접속되고, 트랜지스터는 상이한 게이트 신호로 구동될 수 있다. 따라서, 멀티 도메인 화소의 개개의 화소 전극층에 인가되는 신호는 독립적으로 제어될 수 있다.
트랜지스터(516)의 게이트 배선(512)과, 트랜지스터(517)의 게이트 배선(513)은 이들에 상이한 게이트 신호가 공급될 수 있도록 분리된다. 한편, 데이터선으로서 기능하는 소스 또는 드레인 전극층(514)은, 트랜지스터(516) 및 트랜지스터(517)에 의하여 공유된다. 트랜지스터(516)와 트랜지스터(517) 각각으로서 실시형태 3에서 설명한 트랜지스터를 적절히 사용할 수 있다. 따라서 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(516)에 전기적으로 접속되는 제 1 화소 전극층과, 트랜지스터(517)에 전기적으로 접속되는 제 2 화소 전극층의 형상에 대하여 설명한다. 제 1 화소 전극층과 제 2 화소 전극층은 슬릿에 의하여 분리되어 있다. 제 1 화소 전극층은 V형으로 넓어지고, 제 2 화소 전극층은 제 1 화소 전극층을 둘러싸도록 제공된다.
트랜지스터(516)의 게이트 전극층은 게이트 배선(512)에 접속되고, 트랜지스터(517)의 게이트 전극층은 게이트 배선(513)에 접속된다. 게이트 배선(512)과 게이트 배선(513)에 상이한 게이트 신호가 공급될 때, 트랜지스터(516)와 트랜지스터(517)의 동작 타이밍은 변화된다. 결과적으로 액정의 배열은 제어될 수 있다.
또한, 축적 용량은, 용량 배선(510), 유전체로서 기능하는 게이트 절연층, 및 제 1 화소 전극층 또는 제 2 화소 전극층에 전기적으로 접속되는 용량 전극을 사용하여 형성되어도 좋다.
멀티 도메인 화소는 제 1 액정 소자(518)와 제 2 액정 소자(519)를 포함한다. 제 1 액정 소자(518)는 제 1 화소 전극층, 대향 전극층, 및 이들 사이의 액정층을 포함한다. 제 2 액정 소자(519)는 제 2 화소 전극층, 대향 전극층, 및 이들 사이의 액정층을 포함한다.
또한, 본 발명의 화소 회로는 도 14의 (B)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 14의 (B)에 도시된 화소에 스위치, 레지스터, 용량 소자, 트랜지스터, 센서, 논리 회로 등이 추가되어도 좋다.
<유기 EL 패널>
도 14의 (C)는 화소의 회로 구성의 다른 예를 도시한 것이다. 여기서는, 유기 EL 소자를 포함하는 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자에서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극의 한쪽으로부터 발광성 유기 화합물을 포함하는 층 내에 전자가 주입되고, 상기 한 쌍의 전극의 다른 쪽으로부터 발광성 유기 화합물을 포함하는 층 내에 정공이 주입되어 전류가 흐른다. 전자 및 정공이 재결합되어, 발광성 유기 화합물이 여기된다. 발광성 유기 화합물이 여기 상태로부터 기저 상태로 돌아감으로써 발광한다. 이와 같은 메커니즘에 의하여 이 발광 소자는 전류 여기형 발광 소자라고 불린다.
도 14의 (C)는 적용 가능한 화소 회로의 예를 도시한 도면이다. 여기서, 하나의 화소는 2개의 n채널형 트랜지스터를 포함한다. 또한, 본 발명의 일 형태에 따른 산화물 반도체층은 n채널형 트랜지스터의 채널 형성 영역에 사용될 수 있다. 또한, 상기 화소 회로에 디지털 시간 계조 구동이 채용될 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 채용하는 화소의 동작에 대하여 설명한다.
화소(520)는, 스위칭 트랜지스터(521), 구동 트랜지스터(522), 발광 소자(524), 및 용량 소자(523)를 포함한다. 스위칭 트랜지스터(521)의 게이트 전극층이 주사선(526)에 접속되고, 스위칭 트랜지스터(521)의 제 1 전극(소스 전극층 및 드레인 전극층 중 하나)은 신호선(525)에 접속되고, 스위칭 트랜지스터(521)의 제 2 전극(소스 전극층 및 드레인 전극층 중 다른 하나)은 구동 트랜지스터(522)의 게이트 전극층에 접속된다. 구동 트랜지스터(522)의 게이트 전극층은 용량 소자(523)를 통하여 전원선(527)에 접속되고, 구동 트랜지스터(522)의 제 1 전극은 전원선(527)에 접속되고, 구동 트랜지스터(522)의 제 2 전극은 발광 소자(524)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(524)의 제 2 전극은 공통 전극(528)에 상당한다. 공통 전극(528)은 공통 전극(528)과 같은 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다.
스위칭 트랜지스터(521)와 구동 트랜지스터(522)로서 실시형태 3에서 설명한 트랜지스터가 적절히 사용될 수 있다. 이와 같이 하여, 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(524)의 제 2 전극(공통 전극(528))의 전위는 저전원 전위로 설정된다. 또한, 저전원 전위는, 전원선(527)에 공급되는 고전원 전위보다 낮다. 예를 들어 저전원 전위는, GND, 0V 등으로 할 수 있다. 고전원 전위 및 저전원 전위가 발광 소자(524)의 순방향 문턱 전압 이상으로 설정되고, 전위들 사이의 차이가 발광 소자(524)에 인가됨으로써 발광 소자(524)에 전류가 공급되어, 발광시킨다. 발광 소자(524)의 순방향 전압은 원하는 휘도가 얻어지는 전압을 가리키고, 적어도 순방향 문턱 전압보다 높다.
또한, 구동 트랜지스터(522)의 게이트 용량은 용량 소자(523)를 대신하여 사용되어도 좋아서 용량 소자(523)는 생략될 수 있다. 구동 트랜지스터(522)의 게이트 용량은 채널 형성 영역과 게이트 전극층 사이에 형성되어도 좋다.
다음에 구동 트랜지스터(522)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동 트랜지스터(522)를 충분히 온 또는 오프로 하기 위하여 비디오 신호가 구동 트랜지스터(522)에 입력된다. 구동 트랜지스터(522)를 선형 영역에서 동작시키기 위하여, 전원선(527)의 전압보다 높은 전압이 구동 트랜지스터(522)의 게이트 전극층에 인가된다. 또한, 전원선 전압에 구동 트랜지스터(522)의 문턱 전압(Vth)을 더한 전압 이상의 전압이 신호선(525)에 인가된다.
아날로그 계조 구동을 수행하는 경우, 발광 소자(524)의 순방향 전압에 구동 트랜지스터(522)의 문턱 전압(Vth)을 더한 전압 이상의 전압이 구동 트랜지스터(522)의 게이트 전극층에 인가된다. 구동 트랜지스터(522)를 포화 영역에서 동작시키는 비디오 신호가 입력되어, 발광 소자(524)에 전류가 공급된다. 구동 트랜지스터(522)를 포화 영역에서 동작시키기 위하여, 전원선(527)의 전위는 구동 트랜지스터(522)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호가 사용될 때, 비디오 신호에 따라 발광 소자(524)에 전류를 공급할 수 있고, 아날로그 계조 구동을 수행할 수 있다.
또한, 본 발명에 따른 화소 회로의 구성은 도 14의 (C)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 14의 (C)에 도시된 화소 회로에 스위치, 레지스터, 용량 소자, 센서, 트랜지스터, 논리 회로 등이 추가되어도 좋다.
본 실시형태에서 설명한 방법 및 구조는 다른 실시형태들에서 설명한 방법 및 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 8)
본 실시형태에서, 본 발명의 일 형태에 따른 산화물 반도체층을 포함하는 반도체 장치 및 전자 기기의 구성을 도 15 및 도 16의 (A)~(D)를 참조하여 설명한다.
도 15는 본 발명의 일 형태에 따른 산화물 반도체층이 적용된 반도체 장치를 포함하는 전자 기기의 블록도다.
도 16의 (A)~(D)는 본 발명의 일 형태에 따른 산화물 반도체층이 적용된 반도체 장치를 각각 포함하는 전자 기기의 외관도다.
도 15에 도시된 전자 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등을 포함한다.
애플리케이션 프로세서(906)는 CPU(907), DSP(908), 및 인터페이스(IF)(909)를 포함한다. 또한, 메모리 회로(912)는 SRAM 또는 DRAM을 포함할 수 있다.
실시형태 3에서 설명한 트랜지스터가 메모리 회로(912)에 적용됨으로써, 데이터를 판독 및 기록할 수 있는, 신뢰성이 높은 전자 기기를 제공할 수 있다.
실시형태 3에서 설명한 트랜지스터가 CPU(907) 또는 DSP(908)에 포함되는 레지스터 등에 적용됨으로써, 데이터를 판독 및 기록할 수 있는, 신뢰성이 높은 전자 기기를 제공할 수 있다.
또한, 실시형태 3에서 설명한 트랜지스터의 오프 상태의 누설 전류가 매우 낮은 경우, 메모리 회로(912)는 저장된 데이터를 오랫동안 유지할 수 있고, 소비 전력을 충분히 저감할 수 있다. 또한, CPU(907) 또는 DSP(908)는 파워 게이팅이 수행되는 기간에, 파워 게이팅 전의 상태를 레지스터 등에 저장할 수 있다.
또한, 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)를 포함한다.
표시부(914)는, 매트릭스로 배열된 복수의 화소를 포함한다. 화소는 화소 회로를 포함하고, 화소 회로는 게이트 드라이버(916)에 전기적으로 접속된다.
실시형태 3에서 설명한 트랜지스터는 화소 회로 또는 게이트 드라이버(916)에 적절히 사용될 수 있다. 따라서, 신뢰성이 높은 디스플레이를 제공할 수 있다.
전자 기기의 예로서는, 텔레비전 세트(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화 또는 휴대 전화 장치라고도 함), 휴대 게임기, 휴대 정보 단말, 음성 재생 장치, 파친코기 등의 대형 게임기 등이 있다.
도 16의 (A)는, 본체(1101), 하우징(1102), 표시부(1103a), 표시부(1103b) 등을 포함하는 휴대 정보 단말을 도시한 것이다. 표시부(1103b)는 터치 패널을 포함한다. 표시부(1103b)에 표시되는 키보드 버튼(1104)을 터치함으로써 화면 조작을 수행할 수 있고 문장을 입력할 수 있다. 표시부(1103a)가 터치 패널로서 기능하여도 좋은 것은 말할 나위 없다. 실시형태 3에서 설명한 트랜지스터를 스위칭 소자로서 사용함으로써 액정 패널 또는 유기 발광 패널이 제작되고, 표시부(1103a) 또는 표시부(1103b)에 적용됨으로써, 신뢰성이 높은 휴대 정보 단말을 제공할 수 있다.
도 16의 (A)에 도시된 휴대 정보 단말은 다양한 데이터(예컨대 정지 화상, 동영상, 및 텍스트 화상)를 표시하는 기능, 달력, 날짜, 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 데이터를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 외부 접속 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등이 상기 하우징의 배면 또는 측면에 제공되어도 좋다.
도 16의 (A)에 도시된 휴대 정보 단말은, 무선으로 데이터를 송수신하여도 좋다. 무선 통신을 통하여, 전자 북 서버로부터 원하는 서적 데이터 등을 구매 및 다운로드할 수 있다.
도 16의 (B)는, 본체(1021)에 표시부(1023), 휴대 음악 플레이어를 귀에 장착시킬 수 있는 고정부(1022), 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등을 포함하는 휴대 음악 플레이어를 도시한 것이다. 실시형태 3에서 설명한 트랜지스터를 스위칭 소자로서 사용함으로써 액정 패널 또는 유기 발광 패널이 제작되고 표시부(1023)에 적용됨으로써, 신뢰성이 높은 휴대 음악 플레이어를 제공할 수 있다.
또한, 도 16의 (B)에 도시된 휴대 음악 플레이어가 안테나, 마이크로폰 기능, 또는 무선 통신 기능을 갖고, 휴대 전화와 함께 사용될 때, 사용자는 자동차 등을 운전하면서 무선으로 핸즈프리의 통화가 가능하다.
도 16의 (C)는 2개의 하우징(하우징(1030) 및 하우징(1031))을 포함하는 휴대 전화를 도시한 것이다. 하우징(1031)은, 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅 디바이스(pointing device)(1036), 카메라 렌즈(1037), 외부 접속 단자(1038) 등을 포함한다. 하우징(1030)에는, 휴대 전화를 충전하기 위한 태양 전지(solar cell)(1040), 외부 메모리 슬롯(1041) 등이 제공된다. 또한, 안테나는 하우징(1031)에 내장된다. 실시형태 3에서 설명한 트랜지스터가 표시 패널(1032)에 적용됨으로써, 신뢰성이 높은 휴대 전화를 제공할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 포함한다. 도 16의 (C)에서, 영상으로서 표시된 복수의 조작 키(1035)는 점선으로 나타낸다. 또한, 태양 전지(1040)로부터 출력되는 전압을, 각 회로를 위하여 충분히 높게 되도록 증가시키는 승압 회로도 포함된다.
예를 들어, 실시형태 3에서 설명한 트랜지스터의 산화물 반도체층이 2μm 이상 50μm 이하의 두께를 가질 때, 승압 회로 등의 전원 회로에 사용되는 파워 트랜지스터가 형성될 수도 있다.
표시 패널(1032)에서, 적용 모드에 따라 표시의 방향이 적절히 변화된다. 또한, 휴대 전화는, 표시 패널(1032)과 동일 표면상에 카메라 렌즈(1037)가 제공되어, 비디오 폰으로서 사용될 수도 있다. 스피커(1033) 및 마이크로폰(1034)은 음성 통화뿐만 아니라, 비디오 폰 통화, 녹음, 및 음향 재생 등에 사용될 수도 있다. 또한, 도 16의 (C)에 도시된 바와 같이 전개된 상태의 하우징(1030)과 하우징(1031)은 슬라이드함으로써 하나가 다른 쪽 위에 겹쳐진 상태로 변화할 수 있다. 따라서 휴대 전화의 사이즈가 저감될 수 있어 휴대 전화를 휴대하기 적합하게 할 수 있다.
외부 접속 단자(1038)는 AC 어댑터, 및 USB 케이블 등의 각종 케이블에 접속될 수 있어, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입함으로써, 대량의 데이터를 저장 및 이동시킬 수 있다.
또한, 상술한 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공되어도 좋다.
도 16의 (D)는 텔레비전 세트의 예를 도시한 것이다. 텔레비전 세트(1050)에서, 표시부(1053)는 하우징(1051)에 탑재된다. 표시부(1053) 상에 영상이 표시될 수 있다. 또한, 하우징(1051)을 지지하기 위한 스탠드(1055)에 CPU가 내장된다. 실시형태 3에서 설명한 트랜지스터가 표시부(1053) 및 CPU에 적용됨으로써, 텔레비전 세트(1050)는 높은 신뢰성을 가질 수 있다.
텔레비전 세트(1050)는 하우징(1051)의 조작 스위치 또는 별개의 리모트 컨트롤러(remote controller)로 조작될 수 있다. 또한, 리모트 컨트롤러는 상기 리모트 컨트롤러로부터 출력되는 데이터를 표시하기 위한 표시부가 제공되어도 좋다.
또한, 텔레비전 세트(1050)에는 수신기, 모뎀 등이 제공된다. 수신기를 사용하여, 텔레비전 세트(1050)는 일반적인 텔레비전 방송을 수신할 수 있다. 또한, 텔레비전 세트(1050)가 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속될 때, 일방향(송신자로부터 수신자로) 또는 양방향(송신자와 수신자 사이 또는 수신자들 사이)의 정보 통신이 수행될 수 있다.
또한, 텔레비전 세트(1050)에는 외부 접속 단자(1054), 기억 매체 녹화 및 재생부(1052), 및 외부 메모리 슬롯이 제공된다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블에 접속될 수 있어, 퍼스널 컴퓨터 등과 데이터 통신이 가능하다. 기억 매체 녹화 및 재생부(1052)에 디스크형 기억 매체가 삽입되고, 기억 매체에 저장된 데이터가 판독될 수 있고 기억 매체로 데이터가 기록될 수 있다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터로서 저장된 화상, 비디오 등은 표시부(1053)에 표시될 수 있다.
또한, 실시형태 3에서 설명한 트랜지스터의 오프 상태의 누설 전류가 매우 낮은 경우, 이 트랜지스터가 외부 메모리(1056) 또는 CPU에 적용되면, 텔레비전 세트(1050)는 고신뢰성과 충분히 저감된 소비 전력을 가질 수 있다.
(실시예 1)
본 실시예에서, 본 발명의 일 형태에 따른 산화물 반도체층에 포함되는 나노 결정에 대하여 나노 결정 산화물 반도체막의 전자 회절 패턴을 사용하여 이하에서 설명한다.
나노 결정 산화물 반도체막의 빔 직경을 10nmφ 이하로 한 전자 회절(나노 전자빔 회절)에 의하여 얻어진 전자 회절 패턴은, 비정질 상태를 가리키는 헤일로 패턴도 아니고, 결정이 특정한 면에 정렬되는 결정 상태를 가리키는, 규칙성을 갖는 스폿에 의한 패턴도 아니다. 즉, 나노 결정 산화물 반도체막은, 전자 회절 패턴이 방향성을 갖지 않는 스폿을 갖는 산화물 반도체막이다.
도 17의 (A)는, 나노 결정 산화물 반도체막의 단면 TEM(Transmission Electron Microscopy) 이미지다. 도 17의 (B)는 도 17의 (A)에서의 포인트 1에서 수행된 나노 전자빔 회절에 의하여 얻어진 전자 회절 패턴을, 도 17의 (C)는 도 17의 (A)에서의 포인트 2에서 수행된 나노 전자빔 회절에 의하여 얻어진 전자 회절 패턴을, 도 17의 (D)는 도 17의 (A)에서의 포인트 3에서 수행된 나노 전자빔 회절에 의하여 얻어진 전자 회절 패턴을 나타낸다.
도 17의 (A)~(D)에서, 석영 유리 기판 위에 두께 50nm로 형성된 In-Ga-Zn계 산화물막의 시료가 나노 결정 산화물 반도체막의 예로서 사용되었다. 도 17의 (A)~(D)에 나타낸 나노 결정 산화물 반도체막은 이하의 조건하에서 형성되었다: In, Ga, 및 Zn을 1:1:1의 원자수비로 포함하는 산화물 타깃이 사용되었고, 분위기는 산소 분위기(유량 45sccm)였고, 압력은 0.4Pa였고, 0.5kW의 직류(DC) 전원이 인가되었고, 기판 온도는 실온이었다. 그리고, 형성된 나노 결정 산화물 반도체막의 폭은 100nm 이하(예컨대 40nm±10nm)로 축소되었고, 단면 TEM 이미지 및 나노 전자빔 회절 패턴이 얻어졌다.
도 17의 (A)는, 투과형 전자 현미경("H-9000 NAR", Hitachi High-Technologies Corporation제)에 의하여 300kV의 가속 전압, 200만배의 배율로 촬영된 나노 결정 산화물 반도체막의 단면 TEM 이미지다. 도 17의 (B)~(D)는 투과형 전자 현미경("HF-2000", Hitachi High-Technologies Corporation제)에 의하여, 200kV의 가속 전압, 약 1nmφ의 빔 직경으로 한, 나노 전자빔 회절에 의하여 얻어진 전자 회절 패턴을 나타낸 것이다. 또한, 약 1nmφ의 빔 직경으로 한 나노 전자빔 회절의 측정 영역은 5nmφ 이상 10nmφ 이하다.
도 17의 (B)에 나타낸 바와 같이, 나노 결정 산화물 반도체막의 나노 전자빔 회절 패턴에서, 원주상으로 배열된 복수의 스폿(휘점)이 관찰된다. 바꿔 말하면 나노 결정 산화물 반도체막의 패턴에서, 원주상(동심원상)으로 분포된 복수의 스폿이 관찰된다거나, 또는 원주상으로 분포된 복수의 스폿이 복수의 동심원을 형성한다고 할 수 있다.
두께 방향에서의 나노 결정 산화물 반도체막의 중앙부를 나타내는 도 17의 (C)에서, 및 나노 결정 산화물 반도체막과 석영 유리 기판 사이의 계면 근방을 나타내는 도 17의 (D)에서, 도 17의 (B)와 같이 원주상으로 분포된 복수의 스폿이 관찰된다. 도 17의 (C)에서, 제 1 원주(메인 스폿으로부터의 거리)까지의 반경은 3.88/nm~4.93/nm이고, 또는 면 간격으로 환산하면 0.203nm~0.257nm다.
도 17의 (B)~(D)에 나타낸 나노 전자빔 회절 패턴은, 나노 결정 산화물 반도체막이 면 방위가 불규칙하고 사이즈가 서로 상이한 복수의 결정부를 포함하는 것을 가리킨다.
도 18의 (A)는 나노 결정 산화물 반도체막의 평면 TEM 이미지다. 도 18의 (B)는, 도 18의 (A)에서의 원으로 둘러싸인 영역에서 수행된 제한 시야 전자 회절에 의하여 얻어진 전자 회절 패턴을 나타낸다.
도 18의 (A) 및 (B)에서, 나노 결정 산화물 반도체막의 예로서, 석영 유리 기판 위에 30nm의 막 두께로 형성된 In-Ga-Zn계 산화물막의 시료가 사용되었다. 도 18의 (A) 및 (B)에 나타낸 나노 결정 산화물 반도체막은 이하의 조건하에서 형성되었다: In, Ga, 및 Zn을 1:1:1의 원자수비로 포함하는 산화물 타깃이 사용되었고, 분위기는 산소 분위기(유량 45sccm)였고, 압력은 0.4Pa였고, 0.5kW의 직류(DC) 전원이 인가되었고, 기판 온도는 실온으로 하였다. 그리고, 시료가 박편화되었고 나노 결정 산화물 반도체막의 평면 TEM 이미지 및 제한 시야 전자 회절 패턴이 얻어졌다.
도 18의 (A)는, 투과형 전자 현미경("H-9000 NAR", Hitachi High-Technologies Corporation제)에 의하여 300kV의 가속 전압, 50만배의 배율로 촬영된 나노 결정 산화물 반도체막의 평면 TEM 이미지다. 도 18의 (B)는 제한 시야 300nmφ로 한 전자 회절에 의하여 얻어진 전자 회절 패턴이다. 또한, 측정 영역은 전자빔의 확장을 고려하면 300nmφ 이상이다.
도 18의 (B)에 나타낸 바와 같이, 나노 전자빔 회절보다 측정 영역이 넓은 제한 시야 전자 회절에 의하여 얻어진 나노 결정 산화물 반도체막의 전자 회절 패턴은 헤일로 패턴이고, 여기서 나노 전자빔 회절에 의하여 관찰된 복수의 스폿은 관찰되지 않는다.
도 19의 (A)~(C)는 도 17의 (B)~(D), 및 도 18의 (B)에 나타낸 전자 회절 패턴에서의 회절 강도 분포를 개념적으로 나타낸 것이다. 도 19의 (A)는 도 17의 (B)~(D)에 나타낸 나노 전자빔 회절 패턴에서의 회절 강도 분포를 나타내는 개념도다. 도 19의 (B)는 도 18의 (B)에 나타낸 제한 시야 전자 회절 패턴에서의 회절 강도 분포를 나타내는 개념도다. 도 19의 (C)는 단결정 구조 또는 다결정 구조의 전자 회절 패턴에서의 회절 강도 분포를 나타내는 개념도다.
도 19의 (A)~(C) 각각에서, 세로축은 스폿 등의 분포를 가리키는 전자 회절 강도(임의 단위)를 나타내고, 가로축은 메인 스폿으로부터의 거리를 나타낸다.
도 19의 (C)에서, 단결정 구조 또는 다결정 구조에는 결정부가 정렬되는 면들 사이의 면 간격(d값)에 따른, 메인 스폿으로부터의 특정한 거리에 피크가 관찰된다.
도 17의 (B)~(D) 각각에 나타낸 바와 같이, 나노 결정 산화물 반도체막의 나노 전자빔 회절 패턴에서 관찰된 복수의 스폿에 의하여 형성된 원주 영역은 비교적 큰 폭을 갖는다. 따라서, 도 19의 (A)는 이산적인 분포를 나타낸다. 또한, 나노 전자빔 회절 패턴에서, 명확하지 않은 스폿에 의하여 형성된 고휘도 영역이 동심원들 사이의 영역에서 관찰된다.
또한, 도 19의 (B)에 나타낸 바와 같이, 나노 결정 산화물 반도체막의 제한 시야 전자 회절 패턴에서의 전자 회절 강도 분포는 연속적이다. 도 19의 (B)는, 도 19의 (A)에 나타낸 전자 회절 강도 분포를 넓게 관찰함으로써 얻어진 결과와 가깝기 때문에, 연속적인 강도 분포는 복수의 스폿이 중첩되어 연결된 것으로부터의 결과라고 고찰될 수 있다.
도 19의 (A)~(C)는, 나노 결정 산화물 반도체막은 면 방위가 불규칙하고 사이즈가 서로 상이한 복수의 결정부를 포함하며, 제한 시야 전자 회절 패턴에서 스폿이 관찰되지 않을 만큼 결정부가 매우 미세하다는 것을 가리킨다.
복수의 스폿이 관찰된 도 17의 (B)~(D)에서, 나노 결정 산화물 반도체막의 폭은 50nm 이하다. 또한, 전자빔의 직경이 1nmφ로 축소되었기 때문에 측정 영역은 5nm 이상 10nm 이하다. 따라서 나노 결정 산화물 반도체막에 포함되는 결정부의 직경은 50nm 이하, 예컨대 10nm 이하 또는 5nm 이하다.
도 20은 석영 유리 기판의 나노 전자빔 회절 패턴을 나타낸 것이다. 측정 조건은 도 17의 (B)~(D)에 나타낸 전자 회절 패턴과 같다.
도 20에 나타낸 바와 같이, 비정질 구조를 갖는 석영 유리 기판의 나노 전자빔 회절 패턴은, 특정 스폿이 없이 휘도가 메인 스폿으로부터 점점 변화되는 헤일로 패턴이다. 이것은, 미세한 영역에서 전자 회절이 수행되더라도, 나노 결정 산화물 반도체막의 패턴에서 관찰되는 것과 같은 원주상으로 분포된 복수의 스폿은 비정질 구조를 갖는 막의 패턴에서 관찰되지 않는 것을 의미한다. 이것은, 도 17의 (B)~(D)에 관찰된 원주상으로 분포된 복수의 스폿이 나노 결정 산화물 반도체막에 특유한 것이라는 것을 가리킨다.
도 21은, 도 17의 (A)에서의 포인트 2에 직경이 약 1nmφ로 축소된 전자빔을 1분간 조사한 후에 얻어진 전자 회절 패턴을 나타낸 것이다.
도 17의 (C)에 나타낸 전자 회절 패턴과 같이, 원주상으로 분포된 복수의 스폿이 도 21에 나타낸 전자 회절 패턴에서 관찰되고, 도 17의 (C)와 큰 차이는 없다. 이것은 도 17의 (C)에 나타낸 전자 회절 패턴에서 관찰된 결정부가 산화물 반도체막의 형성 시에 존재하고, 직경이 감소된 전자빔을 사용한 조사에 의한 것이 아니라는 것을 의미한다.
도 22의 (A) 및 (B)는 도 17의 (A)의 단면 TEM 이미지의 일부를 확대한 도면이다. 도 22의 (A)는, 도 17의 (A)에서의 포인트 1(나노 결정 산화물 반도체막의 표면) 근방이 800만배의 배율로 관찰된 단면 TEM 이미지다. 도 22의 (B)는, 도 17의 (A)에서의 포인트 2(나노 결정 산화물 반도체막의 두께 방향에서의 중앙부) 근방이 800만배의 배율로 관찰된 단면 TEM 이미지다.
도 22의 (A) 및 (B)의 TEM 이미지 각각에 따르면, 나노 결정 산화물 반도체막에서 결정 구조는 명확히 관찰될 수 없다.
도 17의 (A)~(D), 및 도 18의 (A) 및 (B)에 나타낸, 석영 유리 기판 위에 본 실시형태에 따른 나노 결정 산화물 반도체막이 각각 형성된 전자 회절 패턴용 시료는 X선 회절(XRD)에 의하여 분석되었다. 도 23은 out-of-plane법에 의하여 측정된 시료의 XRD 스펙트럼을 나타낸 것이다.
도 23에서, 세로축은 X선 회절 강도(임의 단위)를 나타내고, 가로축은 회절각 2θ(deg.)를 나타낸다. 또한, XRD 스펙트럼은 X선 회절계(D8 ADVANCE, Bruker AXS제)에 의하여 측정되었다.
도 23에 나타낸 바와 같이, 석영에 상당하는 피크는 2θ=20°~23° 근방에 관찰되지만, 나노 결정 산화물 반도체막에 포함되는 결정부에 상당하는 피크는 관찰될 수 없다.
도 22의 (A) 및 (B), 및 도 23의 결과도 나노 결정 산화물 반도체막에 포함되는 결정부가 미세한 것을 가리킨다.
상술한 바와 같이, 본 실시예에 따른 나노 결정 산화물 반도체막의 경우, 배향을 가리키는 피크는 측정 영역이 넓은 X선 회절(XRD) 분석에 의해서는 관찰되지 않고, 측정 영역이 넓은 제한 시야 전자 회절에 의하여 얻어진 전자 회절 패턴은 헤일로 패턴이다. 이것은 본 실시예의 나노 결정 산화물 반도체막이 거시적으로는 무질서한 원자 배열을 갖는 막과 동등하다는 것을 가리킨다. 하지만, 스폿(휘점)은 전자빔의 직경이 충분히 작은(예컨대 10nmφ 이하) 나노 전자빔 회절에 의하여 얻어진 나노 결정 산화물 반도체막의 나노 전자빔 회절 패턴에서 관찰될 수 있다. 따라서 본 실시예에 따른 나노 결정 산화물 반도체막은, 불규칙한 면 방위를 갖는 미세한 결정부(예컨대 직경이 각각 10nm 이하, 5nm 이하, 또는 3nm 이하의 결정부)가 응집되는 막이라고 추측할 수 있다. 미세한 결정부를 포함하는 나노 결정 영역은 두께 방향에서 나노 결정 산화물 반도체막의 모든 영역에 포함된다.
(실시예 2)
본 실시예에서, 산화물 반도체층에서의 불순물의 산화물 반도체층의 결정성에 대한 악영향을 계산하였다.
본 실시예에서, 수소는 산화물 반도체층에 포함되는 불순물로서 상정되고, 산화물 반도체층에 첨가된 수소량과 상기 수소가 첨가된 산화물 반도체층의 질서성 사이의 상관을 제 1 원리 계산에 의하여 계산하였다.
산화물 반도체층으로서 Ga 및 Zn에 대한 In의 원자수비가 1:1:1인 In-Ga-Zn산화물이 사용되었다. 먼저, 도 24에 나타낸 28원자의 구조를 최적화한 후, a축과 b축의 길이를 2배로 하여 112원자를 포함하는 격자가 얻어졌다. 그리고, 112원자를 포함하는 격자에 수소(H)가 첨가된 구조와 112원자를 포함하는 격자에 수소(H)가 첨가되지 않는 구조의 차이가, 각 구조의 온도가 변화되고 각 구조의 각 원자의 운동이 계산됨으로써 조사되었다.
본 실시예에서 수소가 첨가된 구조에서, 4개의 수소 원자(3.45atomic%의 수소 농도) 또는 8개의 수소 원자(6.67atomic%의 수소 농도)가 Ga 및 Zn에 대한 In의 원자수비가 1:1:1인 In-Ga-Zn산화물의 112원자를 포함하는 격자에 첨가되었다. 여기서 첨가된 수소 원자는 완전 결정의 격자에 배열된다.
수소 원자가 첨가되지 않는 구조, 4개의 수소 원자가 첨가된 구조, 및 8개의 수소 원자가 첨가된 구조에 분자 동역학 계산이 수행되었고, 수소가 첨가된 In-Ga-Zn산화물에서의 결합력이 어느 정도 변화되었는지 및 이들 구조는 어느 정도 무질서한지 조사하기 위하여, 동경 분포 함수에 의하여 분석되었다. 계산 조건을 표 1에 나타낸다. 계산에는 "VASP(Vienna Ab-initio Simulation Package)"가 사용되었다.
Figure 112021011453900-pat00001
도 25의 (A)~(D)는 계산 결과를 나타낸 것이다. 도 25의 (A)는 In-Ga-Zn산화물의 초기 결정 구조를 나타낸 것이다. 도 25의 (B)는 온도가 2500K로 설정된 경우에서, 수소 원자가 첨가되지 않는, 5psec 후의 In-Ga-Zn산화물의 결정 구조를 나타낸 것이다. 도 25의 (C)는 온도가 2500K로 설정된 경우에서, 4개의 수소 원자(3.45atomic%의 수소 농도)가 첨가된, 5psec 후의 In-Ga-Zn산화물의 결정 구조를 나타낸 것이다. 도 25의 (D)는 온도가 2500K로 설정된 경우에서, 8개의 수소 원자(6.67atomic%의 수소 농도)가 첨가된, 5psec 후의 In-Ga-Zn산화물의 결정 구조를 나타낸 것이다.
도 25의 (A)~(D)에 따르면, 수소 원자가 첨가되지 않는 구조보다 수소 원자가 첨가된 구조의 결정 구조가 더 무질서하다. 이것은 In-Ga-Zn산화물의 결합력이 수소 첨가로 인하여 낮게 되는 것을 시사한다.
In-Ga-Zn산화물에서의 결합력에 대한 수소 첨가의 효과를 정량적으로 평가하기 위하여, 3psec~5psec 후의 구조에서, 수소 외의 원자인 In, Ga, Zn, 및 O만에 대하여 동경 분포 함수가 계산되었다. 계산 결과를 도 26에 나타낸다.
도 26에서 화살표로 나타낸 바와 같이, 첨가된 수소 원자수가 증가될수록 제 1 피크는 낮아지고, 제 1 피크와 제 2 피크 사이의 골짜기는 얕아진다. 또한, 동경 분포 함수 g(r)는, 어떤 원자로부터 r의 거리에 존재하는 원자의 확률 밀도를 나타내는 함수다. 원자들 사이의 상관이 작아질수록 g(r)는 1에 가까워진다. 따라서 도 26의 결과는 In-Ga-Zn산화물에서의 결합력이 수소의 첨가에 의하여 낮아져서, 구조가 무너지기 쉬워지는 것(무질서)을 나타낸다.
상술한 바와 같이, 산화물 반도체층에서의 불순물(여기서는 수소)의 농도가 높게 되면, 산화물 반도체층의 구조는 무질서해지고 이의 결정성은 낮아진다. 또한, 비정질 구조를 갖는 산화물 반도체층이 불순물(여기서는 수소)을 많이 포함하는 막이라고 할 수 있다.
(실시예 3)
본 실시예에서, 다양한 방법에 의하여, 결정 상태가 상이한 산화물 반도체층들을 비교한 결과에 대하여 설명한다.
먼저, 본 실시예에 사용되는 측정 시료를 제작하는 방법에 대하여 이하에서 설명한다.
<측정 시료 A>
측정 시료 A에 CAAC-OS층이 사용되었다. 측정 시료 A에서, 산화물 반도체층은 이하의 조건하의 스퍼터링법에 의하여 형성되었다: In-Ga-Zn산화물 타깃(Ga 및 Zn에 대한 In의 원자수비는 1:1:1)이 사용되었고, 성막 가스로서 유량 30sccm의 아르곤 가스 및 유량 15sccm의 산소 가스가 사용되었고, 압력은 0.4Pa이었고, 기판 온도는 400℃이었고, 0.5kW의 직류(DC) 전력이 공급되었다. 또한, 기판으로서 유리 기판이 사용되었다. 그리고 산화물 반도체층은 질소 분위기하에서 1시간 동안 450℃로 가열되고 나서, 산소 분위기하에서 1시간 동안 450℃로 가열됨으로써 제 1 산화물 반도체층에 포함되는 수소가 방출되고, 산소가 산화물 반도체층에 공급되었다. CAAC-OS층인 산화물 반도체층을 포함하는 측정 시료 A는 상술한 방법으로 얻어졌다.
또한, 측정 시료 A의 막 밀도는 X선 반사법(XRR)에 의하여 6.3g/cm3으로 측정되었다. 바꿔 말하면 CAAC-OS막은 높은 막 밀도를 갖는 막이다.
<측정 시료 B1 및 측정 시료 B2>
측정 시료 B1 및 측정 시료 B2에는 나노 결정 산화물 반도체층이 사용되었다. 측정 시료 B1에서, 산화물 반도체층은 이하의 조건하의 스퍼터링법에 의하여 형성되었다: In-Ga-Zn산화물 타깃(Ga 및 Zn에 대한 In의 원자수비는 1:1:1)이 사용되었고, 성막 가스로서 유량 30sccm의 아르곤 가스 및 유량 15sccm의 산소 가스가 사용되었고, 압력은 0.4Pa이었고, 기판 온도는 실온이었고, 0.5kW의 직류(DC) 전력이 공급되었다. 또한, 기판으로서 유리 기판이 사용되었고 나노 결정 산화물 반도체층인 산화물 반도체층을 포함하는 측정 시료 B1은 상술한 방법으로 얻어졌다.
측정 시료 B2는 이하와 같이 형성되었다: 측정 시료 B1의 산화물 반도체층과 같은 방법으로 형성되는 산화물 반도체층이, 질소 분위기에서 1시간 동안 450℃로 가열되고 나서, 산화물 반도체층에 포함되는 수소를 방출하기 위한 처리로서 산소 분위기에서 1시간 동안 450℃로 더 가열된 후, 산화물 반도체층에 산소를 공급하기 위한 처리가 수행된다. 측정 시료 B2는 상술한 방법으로 얻어졌다.
또한, 측정 시료 B1 및 측정 시료 B2의 막 밀도는 X선 반사법(XRR)에 의하여 측정되었다. 측정 시료 B1의 막 밀도는 5.9g/cm3이었고, 측정 시료 B2의 막 밀도는 6.1g/cm3이었다.
따라서 가열 처리가 산화물 반도체막의 막 밀도를 증가시킬 수 있다는 것이 확인되었다.
<측정 시료 C>
측정 시료 B1 및 측정 시료 B2보다 수소 함유량이 많은 나노 결정 산화물 반도체층이 측정 시료 C에 사용되었다. 실시예 2에서 설명한 바와 같이, 산화물 반도체층에 수소를 첨가함으로써 산화물 반도체층의 구조는 무질서해지고 이의 결정성은 낮아진다. 따라서 측정 시료 C는 측정 시료 B1 및 측정 시료 B2보다 결정성이 낮은 나노 결정 산화물 반도체층이라고 할 수 있다.
측정 시료 C에서, 산화물 반도체층은 이하의 조건하의 스퍼터링법에 의하여 형성되었다: In-Ga-Zn산화물 타깃(Ga 및 Zn에 대한 In의 원자수비는 1:1:1)이 사용되었고, 성막 가스로서 아르곤과 수소의 혼합 가스(Ar:H2=14.8sccm:0.2sccm)가 사용되었고, 압력은 2.0Pa이었고, 기판 온도는 실온이었고, 200W의 직류(DC) 전력이 공급되었다. 측정 시료 C는 상술한 방법으로 얻어졌다.
또한, 측정 시료 C의 막 밀도는 X선 반사법(XRR)에 의하여 측정되었다. 측정 시료 C의 막 밀도는 5.0g/cm3이었고, 수소를 첨가함으로써 막 밀도가 낮아지는 것이 이 결과로부터 확인된다.
도 27의 (A)~(C)는 얻어진 측정 시료 A, B1, 및 C의 나노 전자빔 회절 패턴을 나타낸다. 도 27의 (A)는 측정 시료 A의 나노 전자빔 회절 패턴이고, 도 27의 (B)는 측정 시료 B1의 나노 전자빔 회절 패턴이고, 도 27의 (C)는 측정 시료 C의 나노 전자빔 회절 패턴이다. 도 27의 (A)~(C)에서의 나노 전자빔 회절 패턴은 직경이 1nmφ로 축소된 전자빔을 사용하여 관찰되었다.
도 27의 (A)~(C)에서, 이하의 발견이 있다. 고밀도 CAAC-OS층인 측정 시료 A에서, 스폿은 결정성에서 유래하고 규칙적으로 배열된다. 한편, 저밀도 나노 결정 산화물 반도체층인 측정 시료 C에서, 전자빔의 스폿은 넓어진 헤일로 패턴과 같이 나타나지만, 부분적으로 나노 결정이 잔존한다. 중밀도 나노 결정 산화물 반도체층인 측정 시료 B1에서, 스폿 형태 패턴이 명확하게 관찰될 수 있다.
따라서 상술한 결과는, 막은 막 밀도가 높아질수록 높은 결정성을 갖는 것을 나타낸다. 바꿔 말하면 수소 농도가 낮을수록 결정성이 더 높은 막을 얻을 수 있는 것을 나타낸다.
또한, 측정 시료 A, B1, 및 B2의 국재 준위(局在 準位)(결함 상태)가 측정되었다. 여기서, CPM(Constant photocurrent method)에 의하여 산화물 반도체층의 국재 준위를 측정한 결과를 설명한다.
CPM 측정에서, 산화물 반도체층에 접촉하여 제공된 한 쌍의 전극 사이에 전압이 인가되는 동안 광 전류값이 일정하게 유지되도록 측정 시료면에 조사되는 광량이 조정되고 나서, 원하는 파장 범위에서 조사 광량으로부터 흡수 계수가 도출되었다.
도 28에 나타낸 흡수 계수는, 측정 시료 A에 수행되는 CPM 측정에 의하여 얻어진 흡수 계수로부터 밴드 테일로 인한 흡수 계수를 제외함으로써 얻어졌다. 즉 도 28에는 결함으로 인한 흡수 계수가 나타내어진다. 도 29의 (A)에 나타낸 흡수 계수는, 측정 시료 B1에 수행된 CPM 측정에 의하여 얻어진 흡수 계수로부터 밴드 테일로 인한 흡수 계수를 제외함으로써 얻어졌다. 즉 도 29의 (A)에는 결함으로 인한 흡수 계수가 나타내어진다. 도 29의 (B)에 나타낸 흡수 계수는, 측정 시료 B2에 수행된 CPM 측정에 의하여 얻어진 흡수 계수로부터 밴드 테일로 인한 흡수 계수를 제외함으로써 얻어졌다. 즉 도 29의 (B)에는 결함으로 인한 흡수 계수가 나타내어진다.
도 28, 및 도 29의 (A) 및 (B)에서, 가로축은 흡수 계수를 가리키고, 세로축은 광자 에너지를 가리킨다. 도 28, 및 도 29의 (A) 및 (B)의 세로축에서, 산화물 반도체층의 전도대 하단의 에너지는 0eV로 설정되고 가전자대 상단의 에너지는 3.15eV로 설정된다. 도 28, 및 도 29의 (A) 및 (B)의 각 곡선은 결함 상태에 상당하는, 흡수 계수와 광자 에너지 사이의 상관을 나타낸다.
도 28의 곡선에서, 결합 상태로 인한 흡수 계수는 5.86×10-4/cm-1이었다. 즉, CAAC-OS막은 결함 상태로 인한 흡수 계수가 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만인 결함 상태의 밀도가 낮은 막이다.
도 29의 (A)는, 측정 시료 B1에서, 결함 상태로 인한 흡수 계수는 5.28×10-1cm-1이었다. 도 29의 (B)는, 측정 시료 B2에서, 결함 상태로 인한 흡수 계수가 1.75×10-2cm-1이었다. 따라서 가열 처리는 산화물 반도체층에서의 결함수를 저감할 수 있다.
상술한 바와 같이 얻어진 결과에 따라, 산화물 반도체(OS라고 나타냄)의 결정 상태의 분류를 실리콘(Si라고 나타냄)과 비교하고, 이를 표 2에 나타낸다.
Figure 112021011453900-pat00002
표 2에 나타낸 바와 같이, 결정 구조를 갖는 산화물 반도체의 예에는 비정질 산화물 반도체(a-OS 및 a-OS:H), 미결정 산화물 반도체(nc-OS 및 μc-OS), 다결정 산화물 반도체(다결정 OS), 연속 결정 산화물 반도체(CAAC-OS), 및 단결정 산화물 반도체(단결정 OS)가 포함된다. 또한, 표 2에 나타낸 바와 같이, 실리콘의 결정 상태의 예에는, 비정질 실리콘(a-Si 및 a-Si:H), 미결정 실리콘(nc-Si 및 μc-Si), 다결정 실리콘(다결정 Si), 연속 결정 실리콘(CG(Continuous Grain) 실리콘), 및 단결정 실리콘(단결정 Si)이 포함된다.
상술한 결정 상태에서의 산화물 반도체에 대하여 직경이 10nmφ 이하로 축소되는 전자빔을 사용하여 전자 회절(나노 전자빔 회절)이 수행되면, 이하의 전자 회절 패턴(나노 전자빔 회절 패턴)이 관찰될 수 있다. 헤일로 패턴(헤일로 링 또는 헤일로라고도 함)이 비정질 산화물 반도체에서 관찰된다. 스폿 및/또는 링 패턴이 미결정 산화물 반도체에서 관찰된다. 스폿은 다결정 산화물 반도체에서 관찰된다. 스폿은 연속 결정 산화물 반도체에서 관찰된다. 스폿은 단결정 산화물 반도체에서 관찰된다.
나노 전자빔 회절 패턴에 따르면, 미결정 산화물 반도체에서의 결정부는 나노미터(nm)~마이크로미터(μm)의 직경을 갖는다. 다결정 산화물 반도체는 결정부들 사이에 불연속인 결정립계를 갖는다. 연속 결정 산화물 반도체에서의 결정부들 사이에 경계가 관찰되지 않고, 결정부들은 연속적으로 접속된다.
각 결정 상태에서의 산화물 반도체의 밀도에 대하여 설명한다. 비정질 산화물 반도체는 저밀도를 갖는다. 미결정 산화물 반도체는 중간 밀도를 갖는다. 연속 결정 산화물 반도체는 고밀도를 갖는다. 즉, 연속 결정 산화물 반도체의 밀도는 미결정 산화물 반도체보다 높고, 미결정 산화물 반도체의 밀도는 비정질 산화물 반도체보다 높다.
각 결정 상태에서의 산화물 반도체에 존재하는 DOS(density of state)의 특징을 설명한다. 비정질 산화물 반도체의 DOS는 높다. 미결정 산화물 반도체의 DOS는 약간 낮다. 연속 결정 산화물 반도체의 DOS는 낮다. 단결정 산화물 반도체의 DOS는 매우 낮다. 즉 단결정 산화물 반도체의 DOS는 연속 결정 산화물 반도체보다 낮고, 연속 결정 산화물 반도체의 DOS는 미결정 산화물 반도체보다 낮고, 미결정 산화물 반도체의 DOS는 비정질 산화물 반도체보다 낮다.
본 발명의 일 형태에 따른 산화물 반도체층은 낮은 DOS의 연속 결정 산화물 반도체를 주된 전류 경로인 채널로서 포함하고, 비정질 산화물 반도체보다 낮은 DOS의 미결정 산화물 반도체를 절연층과 채널 사이의 계면에 포함한다. 따라서 상기 산화물 반도체층을 포함하는 트랜지스터는 높은 신뢰성을 가질 수 있다.
102: 절연층, 104: 산화물 반도체층, 104a: 영역, 104b: 영역, 106: 절연층, 114: 산화물 반도체층, 114a: 영역, 114b: 영역, 124: 산화물 반도체층, 124a: 영역, 124b: 영역, 124c: 영역, 250: 메모리 셀, 251: 메모리 셀 어레이, 251a: 메모리 셀 어레이, 251b: 메모리 셀 어레이, 253: 주변 회로, 254: 용량 소자, 260: 트랜지스터, 262: 트랜지스터, 264: 용량 소자, 300: 트랜지스터, 301: 기판, 302: 게이트 전극층, 303: 절연층, 304: 산화물 반도체층, 304a: 산화물 반도체층, 304b: 산화물 반도체층, 305a: 소스 전극층, 305b: 드레인 전극층, 306: 절연층, 307: 절연층, 310: 트랜지스터, 314: 산화물 반도체층, 314a: 산화물 반도체층, 314b: 산화물 반도체층, 316a: 소스 전극층, 316b: 드레인 전극층, 320: 트랜지스터, 324: 산화물 반도체층, 324a: 산화물 반도체층, 324b: 산화물 반도체층, 324c: 산화물 반도체층, 350: 트랜지스터, 351: 절연층, 352: 절연층, 360: 트랜지스터, 364: 산화물 반도체층, 364a: 산화물 반도체층, 364b: 산화물 반도체층, 364c: 산화물 반도체층, 370: 트랜지스터, 402: 절연층, 404: 산화물 반도체층, 404a: 산화물 반도체층, 404b: 산화물 반도체층, 404c: 산화물 반도체층, 410: 절연층, 500: 기판, 501: 화소부, 502: 주사선 구동 회로, 503: 주사선 구동 회로, 504: 신호선 구동 회로, 510: 용량 배선, 512: 게이트 배선, 513: 게이트 배선, 514: 드레인 전극층, 516: 트랜지스터, 517: 트랜지스터, 518: 액정 소자, 519: 액정 소자, 520: 화소, 521: 스위칭 트랜지스터, 522: 구동 트랜지스터, 523: 용량 소자, 524: 발광 소자, 525: 신호선, 526: 주사선, 527: 전원선, 528: 공통 전극, 801: 트랜지스터, 802: 트랜지스터, 803: 트랜지스터, 804: 트랜지스터, 811: 트랜지스터, 812: 트랜지스터, 813: 트랜지스터, 814: 트랜지스터, 901: RF 회로, 902: 아날로그 베이스 밴드 회로, 903: 디지털 베이스 밴드 회로, 904: 배터리, 905: 전원 회로, 906: 애플리케이션 프로세서, 907: CPU, 908: DSP, 910: 플래시 메모리, 911: 디스플레이 컨트롤러, 912: 메모리 회로, 913: 디스플레이, 914: 표시부, 915: 소스 드라이버, 916: 게이트 드라이버, 917: 음성 회로, 918: 키보드, 919: 터치 센서, 1000: 스퍼터링 타깃, 1001: 이온, 1002: 스퍼터링 입자, 1003: 피성막면, 1021: 본체, 1022: 고정부, 1023: 표시부, 1024: 조작 버튼, 1025: 외부 메모리 슬롯, 1030: 하우징, 1031: 하우징, 1032: 표시 패널, 1033: 스피커, 1034: 마이크로폰, 1035: 조작 키, 1036: 포인팅 디바이스, 1037: 카메라 렌즈, 1038: 외부 접속 단자, 1040: 태양 전지, 1041: 외부 메모리 슬롯, 1050: 텔레비전 세트, 1051: 하우징, 1052: 기억 매체 녹화 및 재생부, 1053: 표시부, 1054: 외부 접속 단자, 1055: 스탠드, 1056: 외부 메모리, 1101: 본체, 1102: 하우징, 1103a: 표시부, 1103b: 표시부, 1104: 키보드.
본 출원은 2012년 12월 28일에 일본 특허청에 출원된 일련 번호 2012-288288의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (22)

  1. 반도체 장치로서,
    제1 산화 실리콘막;
    상기 제1 산화 실리콘막 위의 제1 산화물 반도체막으로서, 상기 제1 산화물 반도체막은 제1 금속 원소를 포함하는, 상기 제1 산화물 반도체막; 및
    상기 제1 산화물 반도체막과 중첩하는 제2 산화물 반도체막으로서, 상기 제2 산화물 반도체막은 상기 제1 금속 원소를 포함하는, 상기 제2 산화물 반도체막
    을 포함하고,
    상기 제2 산화물 반도체막은 불순물로서 탄소 또는 실리콘을 더 포함하고,
    상기 제2 산화물 반도체막의 빔 직경을 1nmφ로 한 전자 회절에 의한 전자 회절 패턴은 원주상으로 배열된 복수의 스폿을 갖고,
    상기 제1 산화물 반도체막은 상기 제2 산화물 반도체막과 상이한 결정 구조를 갖는, 반도체 장치.
  2. 반도체 장치로서,
    제1 산화 실리콘막;
    상기 제1 산화 실리콘막 위의 제1 산화물 반도체막으로서, 상기 제1 산화물 반도체막은 제1 금속 원소를 포함하는, 상기 제1 산화물 반도체막; 및
    상기 제1 산화물 반도체막과 중첩하는 제2 산화물 반도체막으로서, 상기 제2 산화물 반도체막은 상기 제1 금속 원소를 포함하는, 상기 제2 산화물 반도체막
    을 포함하고,
    상기 제2 산화물 반도체막은 불순물로서 탄소 또는 실리콘을 더 포함하고,
    탄소 또는 실리콘 농도는 3×1018/cm3 이하이고,
    상기 제2 산화물 반도체막의 빔 직경을 1nmφ로 한 전자 회절에 의한 전자 회절 패턴은 원주상으로 배열된 복수의 스폿을 갖고,
    상기 제2 산화물 반도체막은 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역은 상기 제2 영역과 상이한 결정화도를 갖는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 산화물 반도체막은 상기 제2 산화물 반도체막과 상이한 조성을 갖는, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 산화물 반도체막은 인듐, 제2 금속 원소, 및 아연을 포함하고,
    상기 제2 금속 원소는 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 하나이고,
    상기 제1 금속 원소는 인듐, 상기 제2 금속 원소, 및 아연 중 하나이고,
    아연 및 산소를 제외하여 생각할 때, 인듐의 비율은 25 atomic％ 이상이고, 상기 제1 금속 원소의 비율은 75 atomic％ 미만인, 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 산화물 반도체막 위의 제3 산화물 반도체막; 및
    상기 제3 산화물 반도체막 위의 제2 산화 실리콘막
    을 더 포함하고,
    상기 제3 산화물 반도체막은 인듐, 상기 제2 금속 원소, 및 아연 중 하나를 포함하는, 반도체 장치.
  6. 제5항에 있어서, 상기 제1 산화물 반도체막은 상기 제2 산화물 반도체막에 비해 낮은 막 밀도를 갖는, 반도체 장치.
  7. 제2항에 있어서, 상기 제1 산화물 반도체막은 상기 제2 산화물 반도체막과 상이한 결정 구조를 갖는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 산화물 반도체막은 결정성 부분을 포함하는 제1 영역을 포함하고,
    상기 제2 산화물 반도체막의 빔 직경을 1nmφ로 한 전자 회절에 의한 전자 회절 패턴은 규칙적으로 배열된 복수의 스폿을 갖는, 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 산화물 반도체막은 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역은 상기 제2 영역과 상이한 결정화도를 갖는, 반도체 장치.
  10. 제1항 또는 제2항에 있어서, 상기 불순물은 탄소인, 반도체 장치.
  11. 표시 장치로서, 제2항에 따른 반도체 장치를 포함하는, 표시 장치.
  12. 제1항 또는 제2항에 있어서,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막 각각은 인듐, 갈륨, 및 아연을 포함하고,
    상기 제2 산화물 반도체막의 농도는 상기 제1 산화물 반도체막의 농도보다 높은, 반도체 장치.
  13. 반도체 장치로서,
    제1 산화 실리콘막;
    상기 제1 산화 실리콘막 위의 제1 산화물 반도체막으로서, 상기 제1 산화물 반도체막은 제1 금속 원소를 포함하는, 상기 제1 산화물 반도체막; 및
    상기 제1 산화물 반도체막과 중첩하는 제2 산화물 반도체막으로서, 상기 제2 산화물 반도체막은 상기 제1 금속 원소를 포함하는, 상기 제2 산화물 반도체막
    을 포함하고,
    상기 제2 산화물 반도체막의 빔 직경을 1nmφ로 한 전자 회절에 의한 전자 회절 패턴은 원주상으로 배열된 복수의 스폿을 갖고,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막 중 적어도 하나는 불순물로서 탄소 또는 실리콘을 더 포함하고,
    상기 제1 산화물 반도체막은 상기 제2 산화물 반도체막보다 낮은 막 밀도를 갖는, 반도체 장치.
  14. 반도체 장치로서,
    제1 산화 실리콘막;
    상기 제1 산화 실리콘막 위의 산화물 반도체막으로서, 상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하는, 상기 산화물 반도체막; 및
    상기 산화물 반도체막과 중첩하는 게이트 전극
    을 포함하고,
    상기 산화물 반도체막의 빔 직경을 1nmφ로 한 전자 회절에 의한 전자 회절 패턴은 원주상으로 배열된 복수의 스폿을 갖고,
    상기 산화물 반도체막은 불순물로서 탄소 또는 실리콘을 더 포함하고,
    상기 불순물의 농도는 3×1018/cm3 이하이고,
    상기 산화물 반도체막은 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역은 상기 제2 영역과 상이한 결정화도를 갖는, 반도체 장치.
  15. 결정성 부분을 포함하는 산화물 반도체막으로서,
    상기 결정성 부분은 인듐, 아연 및 금속 원소를 포함하고,
    상기 금속 원소는 알루미늄, 타이타늄, 갈륨, 이트륨, 지르코늄, 란타넘, 세륨, 네오디뮴 및 하프늄으로 구성되는 그룹에서 선택되고,
    상기 결정성 부분은 실리콘을 더 포함하고,
    상기 결정성 부분의 사이즈는 10nm 이하이고,
    원주상으로 분포된 복수의 스폿은 상기 산화물 반도체막의 단면의 나노 전자빔 회절 패턴에서 5nmφ의 직경을 갖는 영역 이상 10nmφ의 직경을 갖는 영역 이하의 측정 영역에서 관찰되는, 산화물 반도체막.
  16. 결정성 부분을 포함하는 산화물 반도체막으로서,
    상기 결정성 부분은 인듐, 아연 및 금속 원소를 포함하고,
    상기 금속 원소는 알루미늄, 타이타늄, 갈륨, 이트륨, 지르코늄, 란타넘, 세륨, 네오디뮴 및 하프늄으로 구성되는 그룹에서 선택되고,
    상기 결정성 부분은 실리콘을 더 포함하고,
    실리콘 농도는 3×1018/cm3 이하이고,
    상기 결정성 부분의 사이즈는 10nm 이하이고,
    원주상으로 분포된 복수의 스폿은 상기 산화물 반도체막의 단면의 나노 전자빔 회절 패턴에서 5nmφ의 직경을 갖는 영역 이상 10nmφ의 직경을 갖는 영역 이하의 측정 영역에서 관찰되는, 산화물 반도체막.
  17. 결정성 부분을 포함하는 산화물 반도체막으로서,
    상기 결정성 부분은 인듐, 아연 및 금속 원소를 포함하고,
    상기 금속 원소는 알루미늄, 타이타늄, 갈륨, 이트륨, 지르코늄, 란타넘, 세륨, 네오디뮴 및 하프늄으로 구성되는 그룹에서 선택되고,
    상기 결정성 부분은 실리콘을 더 포함하고,
    원주상으로 분포된 복수의 스폿은 상기 산화물 반도체막의 단면의 나노 전자빔 회절 패턴에서 5nmφ의 직경을 갖는 영역 이상 10nmφ의 직경을 갖는 영역 이하의 측정 영역에서 관찰되는, 산화물 반도체막.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서, 헤일로 패턴이 상기 산화물 반도체막의 평면의 제한 시야 전자 회절 패턴에서 관찰되는, 산화물 반도체막.
  19. 제15항 내지 제17항 중 어느 한 항에 있어서, 아연 및 산소를 제외하여 생각할 때, 인듐의 비율은 25 atomic％ 이상이고, 상기 금속 원소의 비율은 75 atomic％ 미만인, 산화물 반도체막.
  20. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 결정성 부분의 사이즈는 5nm 이하인, 산화물 반도체막.
  21. 제15항 내지 제17항 중 어느 한 항에 있어서, 비정질 부분을 더 포함하는, 산화물 반도체막.
  22. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 상기 결정성 부분을 포함하는 제1 영역을 포함하고,
    상기 산화물 반도체막은 결정성 부분을 갖는 제2 영역을 더 포함하고, 상기 결정성 부분의 c축은 상기 산화물 반도체막의 표면의 법선 벡터에 평행한 방향으로 배열되는, 산화물 반도체막.
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