KR20180120804A - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR20180120804A
KR20180120804A KR1020187031288A KR20187031288A KR20180120804A KR 20180120804 A KR20180120804 A KR 20180120804A KR 1020187031288 A KR1020187031288 A KR 1020187031288A KR 20187031288 A KR20187031288 A KR 20187031288A KR 20180120804 A KR20180120804 A KR 20180120804A
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
layer
thin film
film transistor
semiconductor layer
Prior art date
Application number
KR1020187031288A
Other languages
English (en)
Inventor
도시나리 사사끼
준이찌로 사까따
히로끼 오하라
？뻬이 야마자끼
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20180120804A publication Critical patent/KR20180120804A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13069—Thin film transistor [TFT]

Abstract

안정적인 전기적 특성을 갖는 박막 트랜지스터를 포함하는 신뢰성이 높은 반도체 장치를 제공하는 것이 목적이다. 채널 형성 영역을 포함한 반도체층을 위해 산화물 반도체막이 사용되는 박막 트랜지스터를 포함하는 반도체 장치의 제작 방법에 있어서, 산화물 반도체막의 순도를 개선하고 수분 등의 불순물을 저감하도록 열처리(탈수화 또는 탈수소화를 위한 열처리)가 수행된다. 열처리는, 산화물 반도체막내에 존재하는 수분 등의 불순물 외에도, 게이트 절연층내에 존재하는 수분 등의 불순물과, 산화물 반도체막 상하에 접하여 제공되는 막과 산화물 반도체막 사이의 계면에 존재하는 수분 등의 불순물을 저감한다.

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 산화물 반도체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
본 명세서에 있어서, 반도체 장치란, 일반적으로, 반도체 특성을 이용하여 기능할 수 있는 장치를 의미하며, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
최근, 절연 표면을 갖는 기판 위에 형성된 (수 나노미터 내지 수백 나노미터의 두께를 갖는) 반도체 박막을 이용해 박막 트랜지스터(TFT)를 형성하는 기술이 주목받고 있다. 박막 트랜지스터는, IC나 전기 광학 장치와 같은 전자 디바이스에 넓게 응용되며, 특히, 화상 표시 장치의 스위칭 소자로서 개발이 급해지고 있다. 다양한 응용을 위해 다양한 금속 산화물이 이용되고 있다. 산화 인듐은 잘 알려진 재료이며, 액정 디스플레이 등에 필요한 투명 전극 재료로서 이용되고 있다.
일부 금속 산화물은 반도체 특성을 가진다. 이러한 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 포함된다. 이러한 반도체 특성을 갖는 금속 산화물을 채널 형성 영역에 포함하는 박막 트랜지스터가 이미 제안되어 있다(특허 문헌 1 내지 4, 비특허 문헌 1).
금속 산화물은 일원계 산화물 뿐만 아니라 다원계 산화물(다성분 산화물)도 알려져 있다. 예를 들어, 동종 화합물(homologous compound)인 InGaO3(ZnO)m(m：자연수)는, In, Ga 및 Zn을 포함하는 다원계 산화물 반도체로서 알려진 물질이다(비특허 문헌 2 내지 4).
또한, 이와 같은 In-Ga-Zn계 산화물을 포함하는 산화물 반도체는 박막 트랜지스터의 채널층으로서 이용될 수 있다는 것이 증명되었다(특허 문헌 5, 비특허 문헌 5 및 6).
일본 공개 특허 출원 제S60-198861 일본 공개 특허 출원 제H8-264794 PCT 국제 출원 번호 제H11-505377호의 일본어 번역판 일본 공개 특허 출원 제2000-150900 일본 공개 특허 출원 제2004-103957
M. W. Prins, K. O. Grosse-Holz, G Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, "A ferroelectric transparent thin-film transistor", Appl. Phys. Lett, 17 June 1996, Vol.68 pp.3650-3652 M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350 ℃", J. Solid State Chem., 1991, Vol.93, pp.298-315 N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m, (m=3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m, (m=7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol.116, pp.170-178 M. Nakamura, N. Kimizuka, T. Mohri, and M. Isobe, "Homologous Series, Synthesis and Crystal Structure of InFeO3(ZnO)m, (m: natural number) and its Isostructural Compound", KOTAI BUTSURI (SOLID STATE PHYSICS), 1993, Vol. 28, No. 5, pp. 317-327 K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol. 300, pp. 1269-1272 K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol.432 pp.488-492
안정된 전기 특성을 갖는 박막 트랜지스터를 포함하는 높은 신뢰성의 반도체 장치를 제공하는 것이 목적이다.
채널 형성 영역을 포함한 반도체층을 위해 산화물 반도체막이 사용되는 박막 트랜지스터를 포함하는 반도체 장치의 제작 방법에 있어서, 산화물 반도체막의 순도를 개선하고 수분 등의 불순물을 저감하는 열처리(탈수화 또는 탈수소화를 위한 열처리)가 수행된다. 열처리는, 산화물 반도체막 내에 존재하는 수분 등의 불순물 외에도, 게이트 절연층 내에 존재하는 수분 등의 불순물과, 산화물 반도체막 상하에 접하여 제공되는 막과 산화물 반도체막 사이의 계면에 존재하는 수분 등의 불순물을 저감한다.
수분 등의 불순물을 저감하기 위해, 산화물 반도체막의 형성 후, 질소, 또는 아르곤이나 헬륨 등의 희가스의 불활성 기체 분위기하 또는 감압하의, 200℃이상, 바람직하게는 400℃ 이상 600℃ 이하에서 열처리를 수행한다. 열처리에서, 형성된 산화물 반도체막은 노출된다. 그 결과, 산화물 반도체막에 포함된 수분 등의 불순물이 저감된다. 열처리 후, 불활성 기체 분위기하에서 실온 이상 100℃ 미만의 온도까지 서냉(slow cooling)이 수행된다.
질소, 아르곤 등의 불활성 기체 분위기하 또는 감압하에서의 열처리에 의해 막 내의 함유 수분을 저감시킨 산화물 반도체막을 이용함으로써, 박막 트랜지스터의 전기 특성을 향상시키고, 양산성과 고성능의 양쪽 모두를 달성한다.
조건이 결정된 가열 온도와 질소 분위기하에서 복수의 샘플에 관해 열처리가 수행되었다. 이와 같은 복수의 샘플들이, 승온 탈리 분석(TDS; Thermal Desorption Spectroscopy)으로 측정되었다. 측정 결과는 도 2, 도 3, 및 도 4에 도시되어 있다.
승온 탈리 분석 장치는, 샘플로부터 이탈하거나 발생하는 가스 성분을 4중극자 질량 분석기로 검출하고 식별하기 위해 이용된다; 따라서, 샘플의 표면 및 내부로부터 이탈하는 가스 및 분자를 관찰할 수 있다. 샘플로부터의 가스의 이탈 또는 생성은, 진공에서 샘플들이 가열되고 온도가 상승하는 동안에 발생한다. ESCO Ltd.에 의해 제조된 승온 탈리 분석 장치(제품명：EMD-WA1000S)의 이용과 더불어, 온도상승은 약 10℃/분의 조건에서 측정이 수행되었고, SEM 전압은 1500 V, 드웰 타임(dwell time)은, 0.2(초), 사용 채널수는 23개로 하였다. 또한, 측정 동안, 압력은 약 1×10-7(Pa)의 진공도였다. H2O의 이온화 계수를 1.0, H2O의 단편화 계수를 0.805, H2O의 스루패스 계수를 1.56, H2O의 펌핑 레이트를 1.0으로 하였다는 점에 주목한다.
도 2는, 유리 기판만을 포함하는 샘플(비교 샘플)과, 유리 기판 위에 50 nm 설정 두께의 (에칭후의 실제 두께는 약 30 nm)의 In-Ga-Zn-O계 비-단결정 막이 형성되어 있는 샘플(샘플 1)간의 TDS 비교 결과를 나타내는 그래프이다. 도 2는 H2O를 측정하여 얻어진 결과이다. 300℃ 부근에서의 피크로부터, In-Ga-Zn-O계 비-단결정 막으로부터 수분(H2O) 등의 불순물의 이탈이 확인되었다.
도 3은 H2O의 TDS 측정 결과를 보여주는, 샘플들의 비교를 나타낸 그래프이다. 이 비교는 다음과 같은 샘플들에 수행되었다: 유리 기판 위에 설정 두께 50 nm의 In-Ga-Zn-O계 비-단결정 막을 형성한 샘플(샘플 1)과; 샘플 1의 구조에, 대기 분위기하의 350℃에서 1시간 동안의 열처리를 수행한 샘플(샘플 2)과; 샘플 1의 구조에, 질소 분위기하의 350℃에서 1시간 동안의 열처리를 수행한 샘플(샘플 3). 도 3의 결과로부터, 샘플 3의 300℃ 부근의 피크가 샘플 2의 피크보다 낮다. 따라서, 질소 분위기하에서 수행된 열처리로 인한 수분(H2O)의 이탈을 확인할 수 있다. 게다가, 대기 분위기하에서 수행된 열처리보다 질소 분위기 하에서 수행된 열처리가 수분(H2O) 등의 불순물을 더 많이 저감시킨다는 것을 알 수 있다.
도 4는 H2O의 TDS 측정 결과를 보여주는, 샘플들의 비교를 나타낸 그래프이다. 이 비교는 다음과 같은 샘플들에 수행되었다: 유리 기판 위에 설정 두께 50 nm의 In-Ga-Zn-O계 비-단결정 막을 형성한 샘플(샘플 1)과; 샘플 1의 구조에, 질소 분위기하 250℃에서 1시간 동안의 열처리를 수행한 샘플(샘플 4)과; 샘플 1의 구조에, 질소 분위기하 350℃에서 1시간 동안의 열처리를 수행한 샘플(샘플 3)과; 샘플 1의 구조에, 질소 분위기하 450℃에서 1시간 동안의 열처리를 수행한 샘플(샘플 5)과; 샘플 1의 구조에, 질소 분위기하 350℃에서 10시간 동안의 열처리를 수행한 샘플(샘플 6). 도 4의 결과로부터, 질소 분위기에서의 열처리 온도가 높을수록, In-Ga-Zn-O계 비-단결정 막으로부터 이탈하는 수분(H2O) 등의 불순물의 양이 작아진다는 것을 알 수 있다.
또한, 도 3 및 도 4의 그래프들로부터, 2개의 피크, 즉, 수분(H2O) 등의 불순물의 이탈을 나타내는 200℃ 내지 250℃ 부근의 제1 피크와; 수분(H2O)와 같은 불순물의 이탈을 나타내는 300℃ 이상에서의 제2 피크를 확인할 수 있다.
질소 분위기하 450℃에서 열처리를 수행한 샘플은, 그 후 실온으로 대기중에 약 1주간 방치해도 200℃ 이상에서 수분의 이탈이 관찰되지 않았다는 점에 주목한다. 따라서, 열처리를 수행함으로써, In-Ga-Zn-O계 비-단결정 막이 안정화된다는 것을 알 수 있다.
또한, 도 1은 캐리어 농도의 측정 결과를 나타낸다. 질소 분위기하 가열 온도의 조건은, 150℃, 175℃, 200℃, 225℃, 250℃, 275℃, 300℃, 325℃, 350℃, 375℃, 400℃, 425℃, 450℃으로 설정되었고, 각각의 온도에서 캐리어 농도가 측정되었다.
도 5a는, 산화물 반도체막(In-Ga-Zn-O계 비-단결정 막)의 물성(캐리어 농도와 홀(Hall) 이동도)을 평가하기 위한 물성 평가용 샘플(510)의 입체도를 나타낸다. 물성 평가용 샘플(510)을 제작해 실온에서 홀(Hall) 효과 측정을 수행하였다. 산화물 반도체막의 캐리어 농도와 홀 이동도가 평가되었다. 물성 평가용 샘플(510)은 다음과 같은 방식으로 제작되었다: 기판(500) 위에 산질화 규소를 포함하는 절연막(501)을 형성하고, 절연막(501) 위에 평가 대상이 되는 10 mm×10 mm의 산화물 반도체막(502)을 형성하고, 산화물 반도체막(502) 위에 각각 직경 1 mm의 전극들(503 내지 506)을 형성하였다. 홀 효과 측정에 의해 얻어진 산화물 반도체막의 캐리어 농도가 도 1에 도시되어 있으며, 홀 이동도는 도 5b에 도시되어 있고, 그 도전율을 도 5c에 도시되어 있다.
도 1, 도 2, 도 3, 도 4의 결과로부터, TDS 측정의 250℃이상에서, In-Ga-Zn-O계 비-단결정 막으로부터 수분(H2O) 등의 불순물의 이탈과, 캐리어 농도의 변동 사이에 관계가 있는 것을 알 수 있다. In-Ga-Zn-O계 비-단결정 막으로부터 수분(H2O) 등의 불순물이 이탈할 때, 캐리어 농도는 증가한다.
게다가, TDS에 의해, H2O 외에 H, O, OH, H2, O2, N, N2, 및 Ar 각각이 측정되었다. H2O, H, O, 및 OH의 피크는 분명하게 관찰할 수 있었지만, H2, O2, N, N2, 및 Ar의 피크는 관측할 수 없었다. 상기 측정의 샘플로서, 유리 기판 위에 설정 두께 50 nm의 In-Ga-Zn-O계 비-단결정 막을 형성한 구조가 이용되었다. 열처리의 조건은 다음과 같이 설정되었다: 질소 분위기하 250℃에서 1시간; 질소 분위기하 350℃에서 1시간; 질소 분위기하 350℃에서 10시간; 질소 분위기하 450℃에서 1시간의 열처리. 비교예로서, In-Ga-Zn-O계 비-단결정 막에 열처리가 수행되지 않은 구조와, 유리 기판만을 포함하는 구조가 측정되었다. 도 37은 H의 TDS 결과를, 도 38은 O의 TDS 결과를, 도 39는 OH의 TDS 결과를, 도 40은 H2의 TDS 결과를 나타낸다. 상기 열처리 조건하에서 질소 분위기하의 산소 농도는, 20 ppm 이하임에 유의한다.
이상의 결과에 따르면, In-Ga-Zn-O계 비-단결정 막의 열처리의 수행에 의해, 주로 수분(H2O)이 이탈되는 것을 알 수 있다. 즉, 열처리에 의해 In-Ga-Zn-O계 비-단결정 막으로부터 주로 수분(H2O)의 이탈이 일어난다. 도 37에 도시된 H, 도 38에 도시된 O, 및 도 39에 도시된 OH의 TDS의 측정값은, 물분자의 분해에 의해 얻어진 물질에 의해 영향을 받고 있다. In-Ga-Zn-O계 비-단결정 막 내에 포함되는 것으로 여겨지는 수소 및 OH는, 열처리에 의해 함께 이탈되고 있다는 점에 주목한다.
본 명세서에서는, 질소, 또는 아르곤, 헬륨 등의 희가스의 불활성 기체 분위기하 또는 감압하에서의 열처리를 탈수화 또는 탈수소화를 위한 열처리라고 부른다. 본 명세서에서는, "탈수소화"란, 열처리에 의한 H2만의 제거를 가리키는 것은 아니다. 편의상, H, OH 등의 제거는, "탈수화 또는 탈수소화"라고 언급된다.
불활성 기체하에서 수행된 열처리에 의해 산화물 반도체층에 포함되는 불순물(H2O)이 저감되고 캐리어 농도가 증가된 다음, 서냉이 수행된다. 서냉 후, 산화물 반도체층에 접하게 산화물 절연막을 형성하는 등에 의해 산화물 반도체층의 캐리어 농도가 저감되고, 신뢰성의 향상으로 이어진다.
질소 분위기하에서 수행된 열처리에 의해, 산화물 반도체층의 저항이 저감되어(즉, 캐리어 농도가 바람직하게는 1×1018/cm3 이상으로 높아짐), 저저항 산화물 반도체층이 얻어질 수 있다. 그 후, 만일 저저항 산화물 반도체층에 접하여 산화물 절연막이 형성되면, 저저항 산화물 반도체층에 있어서, 적어도 산화물 절연막과 접하는 영역이 증가된 저항을 가질 수 있다(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 미만, 한층 더 바람직하게는 1×1014/cm3 이하로 저감됨). 따라서, 고저항 산화물 반도체 영역을 얻을 수 있다. 반도체 장치의 제조 공정 동안에, 불활성 기체 분위기하(또는 감압하)에서의 열처리, 서냉 및 산화물 절연막의 형성 등에 의해 산화물 반도체층에서의 캐리어 농도를 증가 및 감소시키는 것이 중요하다. 산화물 반도체층에 탈수화 또는 탈수소화를 위한 열처리가 수행되어, 그 결과, 산화물 반도체층은 산소 결핍형이 되어 n형(n-, n＋등) 산화물 반도체층이 된다. 그 다음, 산화물 절연막의 형성에 의해, 산화물 반도체층은 산소 과잉인 상태가 되어 i형 산화물 반도체층이 된다. In-Ga-Zn-O계 비-단결정 막 위에 산화물 절연막을 형성하면, 도 1의 점선(10)으로 표시된, 1×1014/cm3 이하의 캐리어 농도를 얻는다. 이런 식으로, 양호한 전기적 특성과 높은 신뢰성을 갖는 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수가 있다.
저저항 산화물 반도체층에 접하여 형성되는 산화물 절연막으로서, 수분, 수소 이온, 및 OH-와 같은 불순물을 차단하는 무기 절연막이 사용된다는 점에 주목한다. 구체적으로는, 산화 규소막, 또는 질화 산화 규소막이 이용된다.
또한, 저저항 산화물 반도체층 위에 접하여 그 위에 보호막 역할을 하는 산화물 절연막을 형성한 후에, 2번째의 열처리를 수행할 수도 있다. 산화물 반도체층 위에 접하여 그 위에 보호막이 역할을 하는 산화물 절연막을 형성한 후, 2번째의 열처리를 수행하는 경우, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있다.
본 명세서에서 개시하는 본 발명의 한 실시예는, 게이트 전극층, 상기 게이트 전극층 위의 게이트 절연층, 상기 게이트 절연층 위의 산화물 반도체층, 및 상기 산화물 반도체층 위의 절연층을 포함하는 반도체 장치이다. 게이트 절연층, 산화물 반도체층, 절연층, 게이트 절연층과 산화물 반도체층 사이의 계면, 및 산화물 반도체층과 절연층 사이의 계면은, 3×1020cm-3 이하의 수소 농도를 가진다.
산화물 반도체층에 포함된 수분은, 수소 뿐만이 아니라, 물(H2O), M-OH, M-H와 같은 다양한 형태를 포함한다. 절대량인 수소 농도의 평균치 또는 피크치는, 3×1020cm-3 이하, 바람직하게는, 1×1020cm-3 이하이다.
이러한 농도 범위는, 2차 이온 질량분석법(SIMS)으로 얻을 수 있거나, SIMS의 데이터에 기초해 얻을 수 있다.
상기 구조를 통해, 전술된 문제점들 중 적어도 하나가 해결될 수 있다.
상기 구조를 실현하기 위한 본 발명의 한 실시예는, 게이트 전극층을 형성하는 단계; 상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층을 탈수화 또는 탈수소화하는 단계; 상기 탈수화 또는 탈수소화된 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계; 상기 게이트 절연층, 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 상기 산화물 반도체층의 일부와 접하여 산화물 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이다. 탈수화 또는 탈수소화는, 질소 분위기, 또는 희가스 분위기, 또는 감압하에서 수행되는 열처리임에 유의한다.
상기 구조를 실현하기 위한 본 발명의 또 다른 실시예는, 게이트 전극층을 형성하는 단계, 상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층을 불활성 분위기하에서 가열하여 캐리어 농도를 증가시키는 단계, 캐리어 농도가 증가된 상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계, 상기 게이트 절연층, 가열된 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 가열된 상기 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성하여 캐리어 농도를 저감시키는 단계를 포함하는 반도체 장치의 제조 방법이다. 산화물 반도체층을 불활성 분위기하의 400℃ 이상 온도에서 가열한 후, 실온 이상 100℃ 미만까지 서냉한다는 점에 주목한다.
상기 구조를 실현하기 위한 본 발명의 또 다른 실시예는, 게이트 전극층을 형성하는 단계, 상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층을 감압하에서 가열하여 캐리어 농도를 증가시키는 단계, 캐리어 농도가 증가된 상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계, 상기 게이트 절연층, 가열된 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 가열된 상기 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성하여 캐리어 농도를 저감시키는 단계를 포함하는 반도체 장치의 제조 방법이다.
상기 각 제조 방법에 의해 형성된 각각의 구조에서, 캐리어 농도를 증가시킨 산화물 반도체층의 캐리어 농도는, 1×1018/cm3 이상이다. 산화물 절연막의 형성으로 인해 캐리어 농도가 저감된 산화물 반도체층의 캐리어 농도는, 1×1018/cm3 미만, 바람직하게는 1×1014/cm3 이하이다.
본 명세서에서 이용되는 산화물 반도체는, 예를 들어, InMO3(ZnO)m (m＞0)로 표현되는 박막이고, 그 박막을 반도체층으로서 이용한 박막 트랜지스터가 제조된다. M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다는 점에 유의해야 한다. 예를 들어, 일부의 경우 M은 Ga를 나타내는 한편, 다른 경우에는, M은, Ga(Ga 및 Ni 또는 Ga 및 Fe) 외에도, Ni 또는 Fe와 같은 상기 금속 원소를 나타낸다. 또한, 상기 산화물 반도체는, M으로서 포함되는 금속 원소 외에도, 불순물 원소로서 Fe 또는 Ni, 그 외의 천이 금속 원소, 또는 천이 금속의 산화물을 포함할 수도 있다. 본 명세서에서, InMO3(ZnO)m (m＞0)으로 표기되는 구조의 산화물 반도체층 중에서, M으로서 적어도 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르며, 그 박막을 In-Ga-Zn-O계 비-단결정 막이라고도 부른다.
산화물 반도체층에 적용되는 금속 산화물로서 상기 외에도, In-Sn-Zn-O-계의 산화물 반도체; In-Al-Zn-O-계의 산화물 반도체; Sn-Ga-Zn-O-계의 산화물 반도체; Al-Ga-Zn-O-계의 산화물 반도체; Sn-Al-Zn-O-계의 산화물 반도체; In-Zn-O-계의 산화물 반도체; In-Ga-O-계의 산화물 반도체; Sn-Zn-O-계의 산화물 반도체; Al-Zn-O-계의 산화물 반도체; In-O-계의 산화물 반도체; Sn-O-계의 산화물 반도체; Zn-O-계의 산화물 반도체를 적용할 수 있다. 상기 산화물 반도체층에 산화 규소가 포함될 수도 있다. 결정화를 저해하는 산화 규소(SiOx(X＞0))를 산화물 반도체층에 추가하면, 제조 공정에서 산화물 반도체층의 형성 후에 열처리를 수행한 경우 산화물 반도체층의 결정화가 억제될 수 있다. 산화물 반도체층은 아몰퍼스 상태인 것이 바람직하고, 부분적 결정화도 괜찮다는 점에 주목한다.
산화물 반도체는, 바람직하게는 In을 포함하고, 더 바람직하게는, In 및 Ga를 포함한다. i형(진성) 산화물 반도체층의 형성 공정에 있어서, 탈수화 또는 탈수소화가 효과적이다.
박막 트랜지스터는 정전기 등으로 인해 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 게이트선 또는 소스선과 동일한 기판 위에 제공하는 것이 바람직하다. 보호 회로는, 산화물 반도체를 포함하는 비선형 소자로 형성하는 것이 바람직하다.
또한, 게이트 절연층 및 산화물 반도체막의 처리를 대기에 노출시키지 않고 연속적으로 수행할 수도 있다. 이러한 처리는, 연속 처리, 인-시츄 단계(in-situ step), 또는 연속 막 형성이라고도 불린다. 대기에 노출시키지 않고 연속 처리함으로써, 게이트 절연층과 산화물 반도체막 사이의 계면이, 수분이나 하이드로 카본 등의, 대기 성분이나 대기중에 부유하는 불순물 원소에 오염되지 않고 형성될 수 있다. 따라서, 박막 트랜지스터들간의 특성 격차를 저감할 수 있다.
본 명세서에서 "연속 처리"란, PCVD법 또는 스퍼터링법에 의한 제1 처리 단계로부터 PCVD법 또는 스퍼터링법에 의한 제2 처리 단계까지의 공정 동안에, 피처리 기판이 놓여 있는 분위기가 대기등의 오염 분위기에 오염되지 않고, 진공 또는 불활성 가스 분위기(질소 분위기 또는 희가스 분위기)가 되도록 항상 제어된다는 것을 의미한다는 점에 주목한다. 연속 처리에 의해, 세정된 피처리 기판에 수분 등이 재부착되는 것을 피하면서 막 형성과 같은 처리가 수행될 수 있다.
동일한 챔버에서 제1 처리 단계로부터 제2 처리 단계까지의 공정을 수행하는 것은, 본 명세서에서의 연속 처리의 범위 내에 있다. 또, 상이한 챔버들에서 제1 처리 단계로부터 제2 처리 단계까지의 공정을 다음과 같이 수행하는 것, 즉, 제1 처리 단계 후에 대기에 접하지 않고 또 다른 챔버로 기판을 반송해 제2 처리를 가하는 것도, 역시 본 명세서에서의 연속 처리의 범위에 있다.
제1 처리 단계와 제2 처리 단계 사이에, 기판 반송 단계, 정렬 단계, 서냉 단계, 또는 두번째 성막 단계에 적합한 온도로 기판을 설정하기 위한 가열 또는 냉각 단계가 있는 경우도, 본 명세서에서의 연속 처리의 범위에 있다는 점에 주목한다.
그러나, 세정 단계, 습식 에칭 단계, 또는 레지스터 형성과 같은 액체를 이용하는 단계가 제1 처리 단계와 제2 처리 단계 사이에 있는 경우, 본 명세서에서 말하는 연속 처리의 범위에 있지 않다.
안정된 전기 특성을 갖는 박막 트랜지스터를 제공할 수 있다. 또한, 양호한 전기적 특성과 높은 신뢰성을 갖는 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
도 1은 가열 온도에 대한 산화물 반도체층의 캐리어 농도를 나타내는 그래프이다.
도 2는 TDS 측정 결과를 나타내는 그래프이다.
도 3는 TDS 측정 결과를 나타내는 그래프이다.
도 4는 TDS 측정 결과를 나타내는 그래프이다.
도 5a는 물성 평가용 샘플의 입체도이며, 도 5b는 산화물 반도체층의 홀 효과 측정 결과를 나타내는 그래프이며, 도 5c는 도전율을 나타내는 그래프이다.
도 6a 내지 6d는 본 발명의 한 실시예의 제조 단계들을 나타내는 단면도이다.
도 7a 및 7b는 본 발명의 한 실시예의 반도체 장치를 나타낸다.
도 8a 내지 8d는 본 발명의 한 실시예의 제조 단계들을 나타내는 단면도이다.
도 9a 및 9b는 본 발명의 한 실시예의 반도체 장치를 나타낸다.
도 10의 (a) 내지 (d)는 본 발명의 한 실시예의 제조 단계들을 나타내는 단면도이다.
도 11의 (a) 내지 (c)는 본 발명의 한 실시예의 제조 단계들을 나타내는 단면도이다.
도 12는 본 발명의 한 실시예의 반도체 장치를 나타낸다.
도 13의 (a1) 및 (a2)와 도 13의 (b1) 및 (b2)는 본 발명의 한 실시예의 반도체 장치를 나타낸다.
도 14는 전기로(electric furnace)의 단면도이다.
도 15는 반도체 장치를 나타낸다.
도 16의 (a1) 및 (a2)와 도 16의 (b)는 반도체 장치를 나타낸다.
도 17의 (a) 및 (b)는 반도체 장치를 나타낸다.
도 18은 반도체 장치의 화소 등가 회로를 나타낸다.
도 19a 내지 19c는 반도체 장치를 나타낸다.
도 20a 및 20b는 각각 반도체 장치의 블록도이다.
도 21은 신호선 구동 회로의 구성을 나타낸다.
도 22는 신호선 구동 회로의 동작의 타이밍 차트이다.
도 23은 신호선 구동 회로의 동작을 나타내는 타이밍 차트이다.
도 24는 시프트 레지스터의 구성을 나타낸다.
도 25는 도 24의 플립-플롭의 접속 구조를 나타낸다.
도 26은 반도체 장치를 나타낸다.
도 27은 전자 서적 리더의 예를 나타내는 외관도이다.
도 28a 및 28b는 각각 텔레비젼 세트 및 디지털 포토 프레임의 예를 나타내는 외관도이다.
도 29a 및 29b는 게임 기기의 예를 나타내는 외관도이다.
도 30a 및 30b는 각각 휴대형 컴퓨터 및 휴대 전화의 예를 나타내는 외관도이다.
도 31a 내지 31d는 반도체 장치의 제조 방법을 나타낸다.
도 32는 본 발명의 한 실시예의 반도체 장치를 나타낸다.
도 33은 본 발명의 한 실시예의 반도체 장치를 나타낸다.
도 34a 내지 34c는 본 발명의 한 실시예의 반도체 장치를 나타낸다.
도 35a 및 35b는 본 발명의 한 실시예의 반도체 장치를 나타낸다.
도 36은 본 발명의 한 실시예의 반도체 장치를 나타낸다.
도 37은 H에 대한 TDS 측정 결과를 나타내는 그래프이다.
도 38은 O에 대한 TDS 측정 결과를 나타내는 그래프이다.
도 39는 OH에 대한 TDS 측정 결과를 나타내는 그래프이다.
도 40은 H2에 대한 TDS 측정 결과를 나타내는 그래프이다.
도 41a 내지 41c는 각각, BT 시험 전과 후에 있어서의 박막 트랜지스터의 Vg-Id 특성을 나타내는 그래프이다.
도 42는 계산에 이용된 산화물 반도체층의 구조를 설명하는 도면이다.
도 43은 산화물 반도체층의 산소 밀도의 계산 결과를 설명하는 그래프이다.
본 발명의 실시를 위한 최상의 모드
이하에서부터, 본 발명의 실시예들이 첨부된 도면들을 참조하여 상세히 설명될 것이다. 그러나, 본 발명은 이하의 설명으로만 제한되는 것은 아니며, 당업자라면 본 명세서에서 개시된 모드들과 세부사항들이 본 발명의 사상과 범위로부터 벗어나지 않고 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이다. 따라서, 본 발명은 실시예들의 설명으로만 제한되는 것으로 해석되어서는 안된다.
(실시예 1)
반도체 장치 및 반도체 장치의 제조 방법이, 도 6a 내지 6d, 및 도 7a 및 7b를 참조하여 설명될 것이다.
도 7a는 반도체 장치에 포함된 박막 트랜지스터(470)의 평면도이고, 도 7b는 도 7a의 라인 C1-C2를 따른 단면도이다. 박막 트랜지스터(470)는 바텀-게이트 박막 트랜지스터(bottom-gate thin film transistor)이며, 절연 표면을 갖는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 반도체층(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 포함한다. 또한, 박막 트랜지스터(470)를 피복하고 반도체층(403)과 접하도록 산화물 절연막(407)이 제공된다.
산화물 반도체막을 이용하여 형성된 반도체층(403)에는, 적어도 산화물 반도체막의 형성 후에 수분 등의 불순물을 저감하는 열처리(탈수화 또는 탈수소화를 위한 열처리)가 수행되어, 저항이 감소된다(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 이상 증가된다). 그 후, 산화물 반도체막에 접하여 산화물 절연막(407)이 형성되어, 산화물 반도체막의 저항이 증가하였다(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 미만, 한층 더 바람직하게는 1×1014/cm3 이하로 저감된다). 따라서, 산화물 반도체막은 채널 형성 영역으로서 이용될 수 있다.
탈수화 또는 탈수소화를 위한 열처리에 의한 수분(H2O) 등의 불순물의 제거 후, 불활성 분위기하에서 서냉을 수행하는 것이 바람직하다. 탈수화 또는 탈수소화를 위한 열처리 및 서냉 후, 산화물 반도체층에 접하는 산화물 절연막의 형성 등을 수행해 산화물 반도체층의 캐리어 농도가 저감되어, 박막 트랜지스터(470)의 신뢰성을 향상시킨다.
열처리는, 반도체층(403) 내의 수분 뿐만이 아니라, 게이트 절연층(402) 내, 및 반도체층(403)의 상하에 접하여 제공되는 막과 산화물 반도체인 반도체층(403) 사이의 계면에서의, 수분 등의 불순물을 저감시킨다. 구체적으로는, 계면은, 게이트 절연층(402)과 반도체층(403) 사이의 계면, 및 산화물 절연막(407)과 반도체층(403) 사이의 계면을 말한다.
여기서, 박막 트랜지스터(470)의 신뢰성 시험의 결과를 나타내는 일례를 도 41a 내지 41c를 참조하여 설명한다.
박막 트랜지스터의 신뢰성을 검사하기 위한 방법들 중 하나는, 바이어스-온도 스트레스 시험(이하, BT 시험이라고 함)이다. BT 시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 박막 트랜지스터의 특성 변화를, 단시간에 평가할 수 있다. 특히, BT 시험 전과 시험 후 사이의 박막 트랜지스터의 임계 전압의 변화량은, 신뢰성을 검사하기 위한 중요한 지표가 된다. BT 시험 전과 후 사이에서의 임계 전압의 적은 변화량은 높은 신뢰성을 의미한다.
구체적으로는, 박막 트랜지스터가 형성되고 있는 기판의 온도(기판 온도)를 고정된 온도로 설정하고, 박막 트랜지스터의 소스 및 드레인을 동일한 전위로 설정하며, 소스 및 드레인과는 상이한 전위를 게이트에 소정 시간 동안 인가한다. 기판 온도는, 시험 목적에 따라 적절하게 설정될 수 있다. 게이트에 인가되는 전위가 소스 및 드레인의 전위보다 높은 경우의 시험을 ＋BT 시험이라 말하고, 게이트에 인가하는 전위가 소스 및 드레인의 전위보다 낮은 경우의 시험을 -BT 시험이라 말한다.
BT 시험의 스트레스 강도는, 기판 온도, 게이트 절연막에 인가되는 전계 강도, 또는 전계 인가 시간 설정에 의해 결정될 수 있다. 게이트 절연막에 인가되는 전계 강도는, 게이트, 소스 및 드레인간의 전위차를 게이트 절연막의 두께로 나눔으로써 결정될 수 있다. 예를 들어, 100 nm 두께의 게이트 절연막에 인가되는 전계 강도가 2 MV/cm로 설정되는 경우, 전위차는 20 V로 설정될 수 있다.
본 실시예에서, 3종류의 샘플들에 수행된 BT 시험의 결과가 설명된다. 박막 트랜지스터 제조시 소스 및 드레인 형성 전에 수행되는 질소 분위기하의 250℃, 350℃, 450℃에서의 열처리가 샘플들에 가해진다.
"전압"이란, 두 지점의 전위차를 가리키며, "전위"란, 정전계 내의 어떤 지점에 있는 단위 전하가 갖는 정전 에너지(전기적 위치 에너지)를 말한다는 점에 주목한다. 그러나, 전자 회로에서는, 종종, 소정의 지점에서의 전위와 기준 전위(예를 들어, 접지 전위) 사이의 전위차가 그 소정의 지점에서의 전위라고 언급된다. 따라서, 본 명세서에서, 소정의 지점에서의 전위와 기준 전위(예를 들어, 접지 전위) 사이의 전위차가 그 소정의 지점에서의 전위라고 언급될 때, 그 소정의 지점에서의 전위는, 특별히 지정하는 경우를 제외하고는, 전압을 의미한다.
BT 시험으로서, 기판 온도를 150℃, 게이트 절연막에 인가되는 전계 강도를 2 MV/cm, 인가 시간을 1시간으로 하는 조건 하에서, ＋BT 시험 및 -BT 시험이 수행되었다.
우선, ＋BT 시험을 설명한다. BT 시험 대상이 되는 박막 트랜지스터의 초기 특성을 측정하기 위해, 기판 온도를 40℃, 소스-드레인간 전압(이하, 드레인 전압이라고 함)을 10 V, 소스-게이트간 전압(이하, 게이트 전압이라고 함)을 -20V 내지＋20 V 범위에서 변화시키는 조건 하에서 소스-드레인 전류(이하, 드레인 전류라고 함)의 특성 변화가 측정되었다. 즉, Vg-Id 특성이 측정되었다. 여기서, 샘플 표면으로의 수분-흡수 방지 대책으로서, 기판 온도는 40℃로 설정되었다. 그러나, 특별한 문제가 없다면, 실온(25℃)에서 측정할 수도 있다.
그 다음, 기판 온도를 150℃까지 상승시킨 후, 박막 트랜지스터의 소스 및 드레인의 전위를 0 V로 설정했다. 그 후, 게이트 절연막에 인가되는 전계 강도가 2 MV/cm가 되도록, 게이트에 전압을 인가했다. 이 경우, 박막 트랜지스터의 게이트 절연막의 두께는 100 nm였다. 게이트에＋20 V의 전압을 인가한 채, 그대로 1시간 유지했다. 여기서는 전압 인가 시간이 1시간이었지만, 목적에 따라 적절하게 시간을 변경해도 좋다는 점에 주목한다.
그 다음, 소스, 드레인 및 게이트에 전압을 인가한 채로, 기판 온도를 40℃까지 내렸다. 만일 기판 온도를 40℃까지 다 내리기 전에 전압의 인가를 중단하면, 잔열(residual heat)의 영향에 의해 BT 시험 동안에 박막 트랜지스터에 가해졌던 데미지가 회복된다. 따라서, 전압을 인가한 채로 기판 온도를 내릴 필요가 있다. 기판 온도를 40℃로 내린 후, 전압의 인가를 종료했다.
그 다음, 초기 특성의 측정과 동일한 조건하에 Vg-Id 특성을 측정하여,＋BT 시험 후의 Vg-Id 특성을 얻었다.
그 다음, -BT 시험을 설명한다. -BT 시험도 ＋BT 시험과 유사한 절차로 수행되지만, 기판 온도를 150℃까지 상승시킨 후에 게이트에 인가되는 전압이 -20 V로 설정된다는 점이 ＋BT 시험과는 다르다.
BT 시험에 있어서, 아직 한번도 BT 시험을 수행하지 않은 박막 트랜지스터를 이용하여 시험을 수행하는 것이 중요하다. 예를 들어, 한 번 ＋BT 시험을 수행한 박막 트랜지스터를 이용해 -BT 시험을 수행하면, 먼저 수행한 ＋BT 시험의 영향으로 인해, -BT 시험 결과가 올바르게 평가될 수 없다. 마찬가지로, 한 번 ＋BT 시험을 수행한 박막 트랜지스터를 이용하여 재차 ＋BT 시험을 수행하는 경우에도, 그 결과는 올바르게 평가될 수 없다. 그러나, 이러한 영향을 고려하여 굳이 BT 시험을 반복하는 경우는, 박막 트랜지스터를 재사용할 수 있다.
도 41a 내지 41c는, BT 시험 전과 후의 박막 트랜지스터의 Vg-Id 특성을 나타낸다. 도 41a는, 소스 및 드레인 형성전에, 질소 분위기하 250℃에서 열처리를 수행하는 방식으로 형성한 박막 트랜지스터의 BT 시험 결과를 나타낸다. 도 41b는, 소스 및 드레인 형성전에, 질소 분위기하 350℃에서 열처리를 수행하는 방식으로 형성한 박막 트랜지스터의 BT 시험 결과를 나타낸다. 도 41c는, 소스 및 드레인 형성전에, 질소 분위기하 450℃에서 열처리를 수행하는 방식으로 형성한 박막 트랜지스터의 BT 시험 결과를 나타낸다.
각각의 그래프에서, 횡축은 게이트 전압(Vg)을, 종축은 드레인 전류(Id)를, 대수 눈금으로 가리키고 있다. 초기 특성(711, 721, 및 731)은 ＋BT 시험전의 박막 트랜지스터의 Vg-Id 특성을,＋BT들(712, 722, 및 732)은 ＋BT 시험 후의 박막 트랜지스터의 Vg-Id 특성을, -BT들(713, 723, 및 733)은 -BT 시험 후의 박막 트랜지스터의 Vg-Id 특성을 나타내고 있다. -BT 시험전의 박막 트랜지스터의 Vg-Id 특성은, ＋BT 시험전의 Vg-Id 특성과 거의 같기 때문에, 이들은 그래프에 도시하지 않는다는 점에 주목한다.
도 41a 내지 도 41c에 따르면, 초기 특성(711, 721, 및 731)의 임계 전압에 비해, ＋BT들(712, 722, 및 732)의 임계 전압은 플러스 방향으로 이동되고, -BT들(713, 723, 및 733)의 임계 전압은 마이너스 방향으로 이동되고 있음을 알 수 있다. 또한, ＋BT 시험 후의 임계 전압의 변화량의 관점에서, 도 41b의 350℃에서의 변화량은, 도 41a의 250℃에서의 변화량보다 작고, 도 41c의 450℃에서의 변화량은 도 41b의 350℃에서의 변화량보다 작다는 것을 알 수 있다. 즉, 소스 및 드레인의 형성 이전에 수행되는 열처리의 온도가 높을수록, +BT 시험 후의 임계 전압의 변화량은 작아진다.
450℃ 이상의 열처리 온도는, 적어도 ＋BT 시험에서의 신뢰성을 향상시킬 수가 있다. In-Ga-Zn-O계 비-단결정 막으로부터 수분(H2O) 등의 불순물의 제거와, BT스트레스 시험 결과 사이에는 관련성이 있다는 것을 알 수 있다.
또, 산화물 반도체층인 반도체층(403)과 접하는 소스 전극층 및 드레인 전극층(405a 및 405b)은, 티타늄, 알루미늄, 망간, 마그네슘, 지르코늄, 및 베릴륨으로부터 선택된 하나 이상의 재료를 이용하여 형성될 수 있다. 또한, 이들 원소를 조합하여 포함하는 합금막을 적층할 수도 있다.
채널 형성 영역을 포함한 반도체층(403)은, 반도체 특성을 갖는 산화물 재료를 이용하여 형성될 수 있다. 대표적으로는, In-Ga-Zn-O계 비-단결정 막이 이용된다.
도 6a 내지 6d는, 박막 트랜지스터(470)의 제조 단계를 나타내는 단면도이다.
도 6a에서, 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401)이 제공된다. 하지막의 역할을 하는 절연막을, 기판(400)과 게이트 전극층(401)의 사이에 제공할 수도 있다. 하지막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고 있어, 질화 규소막, 산화 규소막, 질화 산화 규소막, 또는 산화 질화 규소막 중 하나 이상을 단층으로 또는 적층하여 형성할 수 있다. 게이트 전극층(401)은, 몰리브덴, 티타늄, 크롬, 탄탈룸, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들 재료들 중 임의의 재료를 주성분으로 포함하는 합금 재료를 이용하여, 단층으로 또는 적층하여 형성될 수 있다.
예를 들어, 게이트 전극층(401)의 2층의 적층 구조로서, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화 티타늄층 또는 질화 탄탈룸을 적층한 2층 구조, 질화 티타늄층과 몰리브덴층을 적층한 2층 구조가 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화 텅스텐층의 적층, 알루미늄과 규소의 합금 또는 알루미늄과 티타늄의 합금의 적층, 및 질화 티타늄층 또는 티타늄층의 적층이 바람직하다.
게이트 전극층(401) 위에 게이트 절연층(402)이 형성된다.
게이트 절연층(402)은, 플라스마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층을, 단층으로 또는 적층하여 형성할 수 있다. 예를 들어, 성막 가스로서 SiH4, 산소, 및 질소를 이용하여, 플라스마 CVD법에 의해 산화 질화 규소층을 형성할 수 있다.
그 다음, 게이트 절연층(402) 위에, 산화물 반도체막을 형성한다.
산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해 플라스마를 발생시키는 역스퍼터링에 의해, 게이트 절연층(402) 표면의 먼지를 제거하는 것이 바람직하다는 점에 주목한다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, RF 전원을 이용하여 아르곤 분위기에서 기판측에 전압을 인가하여 기판 근방에 플라스마를 생성하여 표면을 바꾸는 방법을 말한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등을 이용할 수도 있다는 점에 주목한다. 대안으로서, 아르곤 분위기에 산소, N2O 등을 추가한 분위기를 이용할 수도 있다. 추가의 대안으로서, 아르곤 분위기에 Cl2, CF4 등을 추가한 분위기를 이용할 수도 있다.
산화물 반도체막은, In-Ga-Zn-O-계 산화물 반도체 타겟을 이용한 스퍼터링법에 의해 형성된다. 대안으로서, 산화물 반도체막은, 희가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에서, 스퍼터링법에 의해 형성될 수 있다.
게이트 절연층(402) 및 산화물 반도체막을 대기에 노출시키지 않고 연속적으로 형성할 수도 있다. 대기에 노출시키지 않고 연속적으로 막을 형성함으로써, 수분이나 하이드로 카본과 같은 대기 성분이나 대기중에 부유하는 불순물 원소에 그 계면이 오염되지 않은 적층된 층들의 계면을 얻을 수 있다. 따라서, 박막 트랜지스터의 특성 격차를 저감할 수 있다.
산화물 반도체막이, 포토리소그래피 단계에 의해 섬-형상의 산화물 반도체층(430)(제1 산화물 반도체층)으로 가공된다(도 6a 참조).
(질소, 또는 헬륨, 네온, 아르곤 등의) 불활성 가스 분위기하 또는 감압하에서 산화물 반도체층에 열처리를 수행한 후, 불활성 분위기하에서 서냉을 행한다(도 6b 참조). 산화물 반도체층(430)을 상기 분위기하에서 열처리함으로써, 산화물 반도체층(430)에 포함된 수소 및 수분 등의 불순물을 제거할 수 있다.
열처리에 있어서, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분, 수소 등이 포함되지 않는 것이 바람직하다는 점에 주목한다. 대안으로서, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99. 9999%) 이상, 바람직하게는 7N(99. 99999%) 이상, (즉, 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
열처리로서, 전기로를 이용한 가열 방법, 가열된 기체를 이용하는 GRTA(Gas Rapid Thermal Anneal) 법, 또는 램프광을 이용하는 LRTA(Lamp Rapid Thermal Anneal)법 등의 순간 가열 방법을 이용할 수가 있다.
여기서, 산화물 반도체층(430)의 열처리의 한 형태로서, 전기로(601)를 이용한 가열 방법을, 도 14를 참조하여 설명한다.
도 14는 전기로(601)의 개략도이다. 챔버(602)의 외측에는 히터(603)가 제공되어, 챔버(602)를 가열한다. 챔버(602) 내에는, 기판(604)을 탑재하는 서셉터(susceptor)(605)가 제공된다. 기판(604)은 챔버(602) 내로/로부터 이송된다. 또한, 챔버(602)에는 가스 공급 수단(606) 및 배기 수단(607)이 제공되고 있다. 가스 공급 수단(606)에 의해, 챔버(602) 내에 가스가 도입된다. 배기 수단(607)에 의해, 챔버(602) 내부를 배기하거나 챔버(602) 내의 압력을 줄인다. 전기로(601)의 온도 상승 특성을 0. 1℃／min 이상, 20℃／min 이하로 하는 것이 바람직하다는 점에 주목한다. 전기로의 강온(temperature decreasing) 특성을 0. 1℃／min 이상, 15℃／min 이하로 하는 것이 바람직하다는 점에 주목한다.
가스 공급 수단(606)은, 가스 공급원(611), 압력 조정 밸브(612), 정제기(613), 매스 플로우 콘트롤러(614), 스톱 밸브(615)를 가진다. 본 실시예에서는, 가스 공급원(611)과 챔버(602) 사이에 정제기(613)를 제공하는 것이 바람직하다. 정제기(613)의 제공에 의해, 가스 공급원(611)으로부터 챔버(602) 내에 도입되는 가스 내의, 수분, 수소와 같은 불순물을, 정제기(613)에 의해 제거할 수 있고, 챔버(602) 내로의 수분, 수소 등의 침입을 억제할 수 있다.
본 실시예에서는, 가스 공급원(611)으로부터, 질소 또는 희가스를 챔버(602) 내에 도입하여, 챔버(602) 내부를 질소 또는 희가스 분위기에 있게 한다. 200℃이상 600℃이하, 바람직하게는 400℃이상 450℃이하에서 가열된 챔버(602)에서, 기판(604) 위에 형성된 산화물 반도체층(430)을 가열하여, 산화물 반도체층(430)을 탈수화 또는 탈수소화할 수 있다.
대안으로서, 배기 수단에 의한 감압하에서, 200℃이상 600℃이하, 바람직하게는 400℃이상 450℃이하에서 챔버(602)를 가열한다. 이와 같은 챔버(602)에서, 기판(604) 위에 형성된 산화물 반도체층(430)을 가열하여, 산화물 반도체층(430)을 탈수화 또는 탈수소화할 수 있다.
그 다음, 히터를 오프 상태로 해, 가열 장치의 챔버(602)를 서서히 냉각한다. 불활성 가스 분위기하 또는 감압하의 열처리 및 서냉에 의해, 산화물 반도체층의 저항은 감소되고(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 이상으로 증가됨), 저저항 산화물 반도체층(431)(제2 산화물 반도체층)을 형성할 수 있다.
그 결과, 이후에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
감압하에서 열처리를 수행하는 경우, 열처리 후에 불활성 가스를 방출하여 챔버를 대기압으로 되돌린 다음, 냉각을 수행할 수도 있다는 점에 주목한다.
가열 장치의 챔버(602) 내의 기판(604)을 300℃까지 냉각한 후, 기판(604)을 실온의 분위기로 이송할 수도 있다. 그 결과, 기판(604)의 냉각 시간을 단축할 수가 있다.
만일 가열 장치가 멀티-챔버 구조를 가진다면, 열처리와 냉각 처리를 서로 상이한 챔버에서 수행할 수 있다. 대표적으로는, 질소 또는 희가스로 충전되어 200℃이상 600℃이하, 바람직하게는 400℃이상 450℃이하에서 가열된 제1의 챔버에서, 기판 위의 산화물 반도체층을 가열한다. 그 다음, 질소 또는 희가스가 도입된 반송 챔버를 거쳐, 질소 또는 희가스로 충전되어 100℃이하, 바람직하게는 실온인 제2의 챔버 내로 상기 열처리된 기판을 도입하여, 냉각 처리를 수행한다. 전술된 단계들을 통해, 처리율을 향상시킬 수 있다.
불활성 가스 분위기하 또는 감압하의 산화물 반도체층의 열처리가, 섬-형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 수행될 수 있다. 그 경우에는, 불활성 가스 분위기하 또는 감압하의 산화물 반도체막의 열처리 후에, 실온 이상 100℃미만까지 서냉을 수행한다. 그 다음, 가열 장치로부터 기판을 꺼내, 포토리소그래피 단계를 수행한다.
불활성 가스 분위기하 또는 감압하에서 열처리된 산화물 반도체막은, 아몰퍼스 막인 것이 바람직하지만, 부분적으로 결정화되어도 괜찮다.
그 다음, 게이트 절연층(402) 및 산화물 반도체층(431) 위에 도전막을 형성한다.
도전막의 재료로서, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상기 원소들 중 임의의 원소를 그 성분으로서 포함하는 합금, 상기 원소들 중 임의의 원소의 조합을 포함하는 합금막 등을 들 수 있다.
만일 도전막의 형성 후에 열처리를 수행한다면, 도전막이 열처리를 견딜 수 있는 내열성을 갖는 것이 바람직하다. Al 단독 이용은 내열성이 낮고 부식하기 쉬운 등의 문제점이 있으므로, 알루미늄을 내열성을 갖는 도전성 재료와 조합하여 사용한다. Al과 조합하여 이용되는 내열성 도전성 재료로서, 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐)으로부터 선택된 원소, 또는 상기 원소들 중 임의의 원소를 성분으로서 포함하는 합금, 상기 원소들 중 임의의 원소를 조합하여 포함하는 합금막, 또는 상기 원소들 중 임의의 원소를 성분으로서 포함하는 질화물을 사용할 수 있다.
산화물 반도체층(431) 및 도전막을 에칭 단계에서 에칭하여, 산화물 반도체층(432)과, 소스 전극층 및 드레인 전극층(405a 및 405b)을 형성한다(도 6c 참조). 산화물 반도체층(432)은, 그루브(함몰부)를 갖도록 부분적으로 에칭된다는 점에 주목한다.
스퍼터링법에 의해 산화물 반도체층(432)에 접하도록 산화물 절연막(407)을 형성한다. 저저항 산화물 반도체층에 접하여 형성하는 산화물 절연막(407)은, 수분, 수소 이온, 및 OH-와 같은 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여 형성된다. 구체적으로는, 산화 규소막, 또는 질화 산화 규소막이 이용된다.
본 실시예에서는, 산화물 절연막(407)으로서, 300 nm 두께의 산화 규소막을 형성한다. 막 형성시의 기판 온도는, 실온 이상, 300℃ 이하일 수 있으며, 본 실시예에서는 100℃이다. 산화 규소막의 스퍼터링법에 의한 형성은, 희가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는, 아르곤) 및 산소 분위기하에서 수행할 수 있다. 타겟으로서, 산화 규소 타겟이나 규소 타겟을 이용할 수도 있다. 예를 들어, 규소 타겟을 이용하여, 산소 및 질소 분위기하에서 스퍼터링법에 의해 산화 규소막을 형성할 수 있다.
스퍼터링법 또는 PCVD법등에 의해 저저항 산화물 반도체층(432)에 접하여 산화물 절연막(407)을 형성하면, 저저항 산화물 반도체층(432)에 있어서, 적어도 산화물 절연막(407)과 접하는 영역의 저항이 증가한다(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 미만으로 증가). 따라서, 고저항 산화물 반도체 영역을 얻을 수 있다. 반도체 장치의 제조 공정 동안에, 불활성 기체 분위기하(또한 감압하)에서의 열처리, 서냉 및 산화물 절연막의 형성 등에 의해 산화물 반도체층에서의 캐리어 농도를 증가 및 감소시키는 것이 중요하다. 산화물 반도체층(432)은, 고저항 산화물 반도체 영역을 갖는 반도체층(403)(제3 산화물 반도체층)이 되어, 박막 트랜지스터(470)를 제조할 수 있다(도 6d 참조).
상기 탈수화 또는 탈수소화를 위한 열처리를 수행함으로써, 산화물 반도체층에 포함된 불순물(H2O, H, 및 OH등)이 저감되고, 캐리어 농도가 증가된다. 그 후, 서냉이 수행된다. 그 다음, 산화물 반도체층에 접한 산화물 절연막의 형성등을 수행하여, 산화물 반도체층의 캐리어 농도가 저감된다. 따라서, 박막 트랜지스터(470)의 신뢰성을 향상시킬 수 있다.
또한, 산화물 절연막(407)의 형성 후, 질소 분위기하 또는 대기 분위기하(대기중)의 바람직하게는 150℃이상 350℃ 미만의 온도에서 박막 트랜지스터(470)에 열처리를 수행할 수도 있다. 예를 들어, 질소 분위기하 250℃에서 1시간 동안 열처리를 수행할 수 있다. 이와 같은 열처리에 있어서, 산화물 반도체층(432)이 산화물 절연막(407)에 접한 상태로 가열되어, 박막 트랜지스터(470)의 전기적 특성의 격차를 저감할 수 있다. 이 열처리(바람직하게는 150℃이상 350℃미만)를 수행하는 때에 관해서는, 산화물 절연막(407)의 형성 이후라면, 특별히 제한되지 않는다. 이 열처리가 또 다른 단계에서의 열처리, 예를 들어 수지막 형성시의 열처리나 투명 도전막을 저저항화하기 위한 열처리로서 역할할 때, 공정수를 늘리는 일 없이 실시할 수가 있다.
(실시예 2)
반도체 장치 및 반도체 장치의 제조 방법이, 도 8a 내지 8d, 및 도 9a 및 9b를 참조하여 설명될 것이다. 실시예 1과 동일한 부분 또는 유사한 기능을 갖는 부분은, 실시예 1에서 설명된 것과 유사한 방식으로 형성될 수 있다; 따라서, 반복적 설명은 생략한다.
도 9a는, 반도체 장치에 포함된 박막 트랜지스터(460)의 평면도이고, 도 9b는, 도 9a의 라인 D1-D2를 따른 단면도이다. 박막 트랜지스터(460)는 바텀-게이트 박막 트랜지스터(bottom-gate thin film transistor)이며, 절연 표면을 갖는 기판인 기판(450) 위에, 게이트 전극층(451), 게이트 절연층(452), 소스 전극층 및 드레인 전극층(455a 및 455b), 및 반도체층(453)을 포함한다. 또한, 박막 트랜지스터(460)를 피복하고 반도체층(453)과 접하도록 산화물 절연막(457)이 제공된다. 반도체층(453)을 위해, In-Ga-Zn-O계 비-단결정 막을 이용한다.
박막 트랜지스터(460)에서, 박막 트랜지스터(460)를 포함한 전체 영역에는 게이트 절연층(452)이 존재하고, 게이트 절연층(452)과, 절연 표면을 갖는 기판인 기판(450) 사이에는 게이트 전극층(451)이 제공되고 있다. 게이트 절연층(452) 위에는, 소스 전극층 및 드레인 전극층(455a 및 455b)이 제공되고 있다. 또한, 게이트 절연층(452)과 소스 전극층 및 드레인 전극층(455a 및 455b) 위에는, 반도체층(453)이 제공되고 있다. 비록 도시하지 않지만, 게이트 절연층(452) 위에는, 소스 전극층 및 드레인 전극층(455a 및 455b) 외에도, 배선층이 제공되며, 배선층은 반도체층(453)의 외주부를 넘어 연장된다.
산화물 반도체막을 이용하여 형성된 반도체층(453)에는, 적어도 산화물 반도체막의 형성 후에 수분 등의 불순물을 저감하는 열처리(탈수화 또는 탈수소화를 위한 열처리)가 실시되어, 저항이 감소된다(캐리어 농도가, 바람직하게는 1×1018/cm3 이상 증가된다). 그 후, 산화물 반도체막에 접하여 산화물 절연막(457)이 형성되어, 산화물 반도체막의 저항이 증가하였다(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 미만으로 저감된다). 따라서, 산화물 반도체막은 채널 형성 영역으로서 이용될 수 있다.
탈수화 또는 탈수소화를 위한 열처리에 의해 수분(H2O) 등의 불순물의 제거 후, 불활성 분위기하에서 서냉을 수행하는 것이 바람직하다. 탈수화 또는 탈수소화를 위한 열처리 및 서냉 후, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 수행해 산화물 반도체층의 캐리어 농도가 저감되어, 박막 트랜지스터(460)의 신뢰성을 향상시킨다.
또, 산화물 반도체층인 반도체층(453)과 접하는 소스 전극층 및 드레인 전극층(455a 및 455b)은, 티타늄, 알루미늄, 망간, 마그네슘, 지르코늄, 및 베릴륨으로부터 선택된 하나 이상의 재료를 이용하여 형성된다.
도 8a 내지 8d는, 박막 트랜지스터(460)의 제조 단계를 나타내는 단면도이다.
절연 표면을 갖는 기판인 기판(450) 위에 게이트 전극층(451)이 제공된다. 하지막의 역할을 하는 절연막을, 기판(450)과 게이트 전극층(451) 사이에 제공할 수도 있다. 하지막은, 기판(450)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고 있어, 질화 규소막, 산화 규소막, 질화 산화 규소막, 또는 산화 질화 규소막 중 하나 이상을 단층으로 또는 적층하여 형성할 수 있다. 게이트 전극층(451)은, 몰리브덴, 티타늄, 크롬, 탄탈룸, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐과 같은 금속 재료 또는 이들 재료들 중 임의의 재료를 주성분으로 포함하는 합금 재료를 이용하여, 단층으로 또는 적층하여 형성될 수 있다.
게이트 전극층(451) 위에 게이트 절연층(452)이 형성된다.
게이트 절연층(452)은, 플라스마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층을 단층으로 또는 적층하여 형성할 수가 있다.
게이트 절연층(452) 위에 도전막이 형성되어, 포토리소그래피 단계에 의해 섬-형상의 소스 전극층 및 드레인 전극층(455a 및 455b)으로 가공된다(도 8a 참조).
소스 전극층 및 드레인 전극층(455a 및 455b)의 재료로서, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상기 원소들 중 임의의 원소를 그 성분으로서 포함하는 합금, 상기 원소들 중 임의의 원소의 조합을 포함하는 합금 등을 들 수 있다. 또한, 이들 원소를 조합하여 포함하는 합금 막을 적층할 수도 있다.
소스 전극층 및 드레인 전극층(455a 및 455b)은, 이후에 수행되는 탈수화 또는 탈수소화를 위한 열처리를 견딜 수 있는 내열성이 높은 몰리브덴막을 이용하여 형성하는 것이 바람직하다. 또한, 상기 Al, Cr, Ta, Ti, W로부터 선택된 원소, 상기 원소들 중 임의의 원소를 성분으로서 포함하는 합금, 상기 원소들을 조합하여 포함하는 합금막 등을, 몰리브덴막 위에 적층할 수도 있다.
그 다음, 게이트 절연층(452), 소스 전극층 및 드레인 전극층(455a 및 455b) 위에 산화물 반도체막을 형성하여, 포토리소그래피 단계에 의해 섬-형상의 산화물 반도체층(483)(제1 산화물 반도체층)으로 패터닝한다(도 8b 참조).
산화물 반도체층(483)은, 채널 형성 영역으로서 역할하므로, 실시예 1의 제1 산화물 반도체막과 유사한 방식으로 형성된다.
산화물 반도체층(483)을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해 플라스마를 발생시키는 역스퍼터링에 의해, 게이트 절연층(452) 표면의 먼지를 제거하는 것이 바람직하다는 점에 주목한다.
산화물 반도체층(483)에 탈수화 또는 탈수소화를 위한 열처리를 수행한 다음, 불활성 분위기하에서 서냉을 수행한다. 탈수화 또는 탈수소화를 위한 열처리로서, 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등 )하 또는 감압하에서, 200℃이상 600℃이하, 바람직하게는 400℃이상 450℃이하의 열처리가 수행된다. 상기 분위기하에서의 열처리에 의해, 산화물 반도체층(483)의 저항이 감소되어(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 이상으로 증가됨), 저저항 산화물 반도체층(484)(제2 산화물 반도체층)을 얻을 수 있다(도 8c 참조).
탈수화 또는 탈수소화를 위한 열처리에 있어서, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분, 수소 등이 포함되지 않는 것이 바람직하다는 점에 주목한다. 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99. 9999%) 이상, 바람직하게는 7N(99. 99999%) 이상, (즉, 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
불활성 가스 분위기하 또는 감압하의 산화물 반도체층의 열처리가, 섬-형상의 산화물 반도체층으로 가공되기 전의 산화물 반도체막에 수행될 수 있다. 그 경우에는, 불활성 가스 분위기하 또는 감압하의 산화물 반도체막의 열처리 후에, 실온 이상 100℃미만까지 서냉을 수행한다. 그 다음, 가열 장치로부터 기판을 꺼내, 포토리소그래피 단계를 수행한다.
그 다음, 스퍼터링법 또는 PCVD법에 의해 산화물 반도체층(484)에 접하도록 산화물 절연막(457)을 형성한다. 본 실시예에서는, 산화물 절연막(457)으로서 300 nm 두께의 산화 규소막을 형성한다. 막 형성시의 기판 온도는, 실온 이상, 300℃ 이하일 수 있으며, 본 실시예에서는 100℃이다. 스퍼터링법에 의해 저저항 산화물 반도체층(484)에 접하여 산화물 절연막(457)을 형성하면, 저저항 산화물 반도체층(484)에 있어서, 적어도 실리콘 산화물막인 산화물 절연막(457)과 접하는 영역의 저항이 증가한다(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 미만으로 증가). 따라서, 고저항 산화물 반도체 영역을 얻을 수 있다. 반도체 장치의 제조 공정 동안에, 불활성 기체 분위기하(또한 감압하)에서의 열처리, 서냉 및 산화물 절연막의 형성 등에 의해 산화물 반도체층에서의 캐리어 농도를 증가 및 감소시키는 것이 중요하다. 산화물 반도체층(484)은, 고저항 산화물 반도체 영역을 갖는 반도체층(453)(제3 산화물 반도체층)이 되어, 박막 트랜지스터(460)를 완성할 수 있다(도 8d 참조).
상기 탈수화 또는 탈수소화를 위한 열처리를 수행함으로써, 산화물 반도체층에 포함된 (H2O, H, OH와 같은) 불순물이 저감되고, 캐리어 농도가 증가된다. 그 후, 서냉이 수행된다. 그 다음, 산화물 반도체층에 접한 산화물 절연막의 형성 등을 수행하여, 산화물 반도체층의 캐리어 농도가 저감된다. 따라서, 박막 트랜지스터(460)의 신뢰성을 향상시킬 수 있다.
또한, 산화물 절연막(457)으로서 산화 규소막의 형성 후, 질소 분위기하 또는 대기 분위기하(대기중)의 바람직하게는 150℃이상 350℃ 미만의 온도에서 박막 트랜지스터(460)에 열처리를 수행할 수도 있다. 예를 들어, 질소 분위기하 250℃에서 1시간 동안 열처리를 수행할 수 있다. 이와 같은 열처리에 있어서, 반도체층(453)이 산화물 절연막(457)에 접한 상태로 가열되어, 박막 트랜지스터(460)의 전기적 특성의 격차를 저감할 수 있다. 이 열처리(바람직하게는 150℃이상 350℃미만)를 수행하는 때에 관해서는, 산화물 절연막(457)의 형성 이후라면, 특별히 제한되지 않는다. 이 열처리가 또 다른 단계에서의 열처리, 예를 들어 수지막 형성시의 열처리나 투명 도전막을 저저항화하기 위한 열처리로서 역할할 때, 공정수를 늘리는 일 없이 실시할 수가 있다.
이 실시예는 실시예 1과 자유로이 결합될 수 있다.
(실시예 3)
박막 트랜지스터를 포함한 반도체 장치의 제조 공정을, 도 10의 (a) 내지 (d), 도 11의 (a) 내지 (c), 도 12, 및 도 13의 (a1), (a2), (b1) 및 (b2)를 참조하여 설명한다.
도 10의 (a)에서, 투광성을 갖는 기판(100)으로서, 바륨 보로실리케이트 유리(barium borosilicate glass), 알루미노보로실리케이트 유리(aluminoborosilicate glass) 등의 유리 기판을 이용할 수 있다.
그 다음, 기판(100) 전체 표면 위에 도전층을 형성한 후, 제1 포토리소그래피 단계를 수행한다. 레지스트 마스크를 형성한 다음, 에칭에 의해 불필요한 부분을 제거하여, 배선 및 전극(게이트 전극층(101)을 포함한 게이트 배선, 커패시터 배선(108), 및 제1 단자(121))을 형성한다. 이때, 적어도 게이트 전극층(101)의 단부가 테이퍼 형상(tapered shape)을 갖도록 에칭을 수행한다.
게이트 전극층(101)을 포함한 게이트 배선, 커패시터 배선(108), 및 단자부의 제1 단자(121)는, 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), 스칸듐(Sc)으로부터 선택된 원소; 또는 상기 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 상기 원소들 주 임의의 원소를 조합한 합금막; 또는 상기 원소들 중 임의의 원소를 성분으로서 포함하는 질화물과 같은, 내열성 도전 재료를 이용하여 형성된다.
그 다음, 게이트 전극층(101)의 전체 표면 위에, 게이트 절연층(102)을 형성한다. 게이트 절연층(102)은, PCVD법, 스퍼터링법 등에 의해 50 nm이상, 250 nm이하의 두께로 형성된다.
예를 들어, 게이트 절연층(102)으로서, 스퍼터링법에 의해 100 nm 두께로 산화 규소막을 형성한다. 물론, 게이트 절연층(102)은, 이와 같은 산화 규소막으로 한정되지 않고, 산화 질화 규소막, 질화 규소막, 산화 알루미늄, 산화 탄탈룸막등의 다른 절연막을 이용하여, 단층 또는 적층 구조를 갖도록 형성될 수도 있다.
그 다음, 게이트 절연층(102) 위에, 산화물 반도체막(In-Ga-Zn-O계 비-단결정 막)을 형성한다. 플라스마 처리 후 대기에 노출하지 않고 In-Ga-Zn-O계 비-단결정 막을 형성하는 것은, 게이트 절연층과 반도체막 사이의 계면에 먼지나 수분이 부착되는 것을 방지하기 때문에 유용하다. 여기서는, 직경 8 인치의 In, Ga, 및 Zn을 포함한 산화물 반도체 타겟(In-Ga-Zn-O계 산화물 반도체 타겟(In2O3：Ga2O3：ZnO=1：1：1))을 이용하여, 기판과 타겟 사이의 거리를 170 mm, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW의 조건하에서, 산소, 아르곤, 또는 아르곤 및 산소 분위기하에서, 산화물 반도체막을 형성한다. 펄스 직류(DC) 전원을 이용하면, 먼지를 경감할 수 있고 막두께를 균일하게 할 수 있기 때문에 바람직하다는 점에 주목한다. 두번째 In-Ga-Zn-O계 비-단결정 막은, 5 nm 내지 200 nm의 두께를 갖도록 형성된다. 산화물 반도체막으로서, In-Ga-Zn-O계 산화물 반도체 타겟을 이용하여 스퍼터링법에 의해 50 nm 두께의 In-Ga-Zn-O계 비-단결정 막을 형성한다.
스퍼터링법의 예로서, 스퍼터링용 전원으로서 고주파 전원을 이용하는 RF 스퍼터링법과, DC 스퍼터링법, 바이어스가 펄스화된 방식으로 인가되는 펄스 DC 스퍼터링법이 포함된다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 이용된다.
또한, 상이한 재료의 복수개 타겟이 셋팅될 수 있는 멀티-소스 스퍼터링 장치도 있다. 멀티-소스 스퍼터링 장치를 이용하여, 동일한 챔버에서 상이한 재료의 막을 적층하여 형성하거나, 동일한 챔버에서 복수 종류의 재료의 막을 동시에 방전시켜 성막할 수도 있다.
또한, 챔버 내부에 자석 시스템을 갖추고 마그네트론 스퍼터링에 이용되는 스퍼터링 장치와, 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라스마를 이용하는 ECR 스퍼터링에 이용되는 스퍼터링 장치가 있다.
또한, 스퍼터링에 의한 성막 방법으로서, 성막 동안에 타겟 물질과 스퍼터링 가스 성분을 화학반응시켜 그 화합물 박막을 형성하는 리액티브 스퍼터링법과, 성막 동안에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
그 다음, 제2 포토리소그래피 단계가 수행된다. 레지스트 마스크를 형성한 다음, 산화물 반도체막을 에칭한다. 예를 들어, 인산과 초산과 질산을 혼합한 용액을 이용한 습식 에칭에 의해 불필요한 부분들을 제거하여, 산화물 반도체층(133)을 형성한다(도 10의 (a) 참조). 여기서의 에칭은 습식 에칭으로 한정되지 않고 건식 에칭을 이용해도 좋다는 점에 주목한다.
건식 에칭을 위한 에칭 가스로서, 염소를 포함하는 가스(염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 사염화탄소(CCl4)와 같은 염소계 가스)가 바람직하게 사용된다.
대안으로서, 불소를 포함하는 가스(4 불화 탄소(CF4), 6 불화 유황(SF6), 3 불화 질소(NF3), 3 불화 메탄(CHF3)과 같은 불소계 가스); 브롬화 수소(HBr); 산소(O2); 이러한 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수가 있다.
건식 에칭법으로서, 평행 평판형 RIE(Reactive Ion Etching) 법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라스마) 에칭법을 이용할 수가 있다. 희망하는 형상으로 막을 에칭하기 위하여, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도등)을 적절하게 조절한다.
습식 에칭을 위해 이용하는 에칭제로서는, 인산과 초산과 질산을 혼합한 용액등을 이용할 수가 있다. 대안으로서, (KANTO CHEMICALCO., INC에 의해 생산되는) ITO07N을 이용할 수도 있다.
습식 에칭에서 사용되는 에칭제는, 에칭된 재료와 함께 세정에 의해 제거된다. 제거된 재료를 포함하는 에칭액을 정제하여, 폐수에 포함된 재료를 재이용할 수도 있다. 에칭후의 폐수로부터 산화물 반도체층에 포함된 인듐과 같은 재료를 회수해 재이용하면, 자원을 효율적으로 사용하여 비용을 절감할 수 있다.
희망하는 형상으로 막을 에칭할 수 있도록 재료에 따라 (에칭제, 에칭 시간, 온도와 같은) 에칭 조건을 적절하게 조절한다.
그 다음, 산화물 반도체층(133)에 탈수화 또는 탈수소화를 위한 열처리를 수행한다. (질소, 또는 헬륨, 네온, 아르곤 등의) 불활성 가스 분위기하 또는 감압하에서 산화물 반도체층(133)에 열처리를 수행한 다음, 불활성 분위기하에서 서냉한다.
열처리는, 200℃ 이상의 온도에서 수행하는 것이 바람직하다. 예를 들어, 질소 분위기하 450℃에서 1시간 동안 열처리를 수행한다. 질소 분위기하에서 수행된 열처리에 의해, 산화물 반도체층(133)의 저항이 저감되어(즉, 캐리어 농도가 바람직하게는 1×1018/cm3 이상으로 높아짐), 산화물 반도체층(133)의 도전율을 증가시킨다. 따라서, 저저항 산화물 반도체층(134)이 형성된다(도 10의 (b) 참조). 산화물 반도체층(134)의 전기 전도율은 1×10-1S/cm이상 1×102S/cm 이하가 바람직하다.
그 다음, 스퍼터링법이나 진공 증착법으로 산화물 반도체층(134) 위에 금속 재료를 이용하여 도전막(132)을 형성한다(도 10의 (c) 참조).
도전막(132)의 재료로서, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상기 원소들 중 임의의 원소를 그 성분으로서 포함하는 합금, 상기 원소들 중 임의의 원소의 조합을 포함하는 합금막 등을 들 수 있다.
도전막(132)의 형성 후에 열처리를 수행하면, 도전막이 이러한 열처리를 견딜 수 있는 내열성을 갖는 것이 바람직하다.
그 다음, 제3 포토리소그래피 단계가 수행된다. 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여, 소스 전극층 및 드레인 전극층(105a 및 105b), 및 제2 단자(122)를 형성한다(도 10의 (d) 참조). 이때의 에칭 방법으로서 습식 에칭 또는 건식 에칭을 이용한다. 예를 들어, 도전막(132)으로서 알루미늄막 또는 알루미늄 합금막을 이용하는 경우, 인산과 초산과 질산을 혼합한 용액을 이용한 습식 에칭을 수행할 수가 있다. 여기서, 암모니아 과산화수소(과산화수소：암모니아：물 = 5：2：2)를 이용한 습식 에칭에 의해, 도전막(132)을 에칭하여 소스 전극층 및 드레인 전극층(105a 및 105b)을 형성한다. 이 에칭 단계에 있어서, 산화물 반도체층(134)의 노출 영역도 부분적으로 에칭되어 반도체층(135)을 형성한다. 따라서, 소스 전극층 및 드레인 전극층(105a 및 105b) 사이에 놓인 반도체층(135)의 영역은 얇은 두께를 가진다. 도 10의 (d)에서, 소스 전극층 및 드레인 전극층(105a 및 105b)과 반도체층(135)의 에칭이, 건식 에칭에 의해 동시에 수행되기 때문에, 소스 전극층 및 드레인 전극층(105a 및 105b)과 반도체층(135)의 단부가 정렬되어, 연속적인 구조가 제공된다.
제3 포토리소그래피 단계에 있어서, 소스 전극층 및 드레인 전극층(105a 및 105b)과 동일한 재료를 이용하여 형성된 제2 단자(122)를 단자부에 남긴다. 제2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a 또는 105b)을 포함한 소스 배선)에 전기적으로 접속된다는 점에 주목한다.
또한, 다계조 마스크(multi-tone)에 의해 형성한 복수 두께(전형적으로는 2개의 상이한 두께)의 영역을 갖는 레지스트 마스크를 이용하면, 레지스트 마스크의 수를 줄일 수가 있어서, 공정을 간략화하고 비용을 낮출 수 있다.
그 다음, 레지스트 마스크를 제거하고, 게이트 절연층(102), 산화물 반도체층(135), 소스 전극층 및 드레인 전극층(105a 및 105b)를 덮도록 보호 절연층(107)을 형성한다. 보호 절연층(107)은, 산화 질화 규소막을 이용하여 PCVD법에 의해 형성된다. 소스 전극층 및 드레인 전극층(105a 및 105b) 사이에 놓인 산화물 반도체층(135)의 노출 영역이 보호 절연층(107)인 산화 질화 규소막에 접하여 제공될 때, 보호 절연층(107)과 접하는 산화물 반도체층(135)의 영역의 저항이 증가한다(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 미만으로 감소). 따라서, 고저항 채널 형성 영역을 갖는 반도체층(103)을 형성할 수 있다(도 11의 (a) 참조).
보호 절연층(107)을 형성하기 전에 산소 분위기하에서의 열처리를 수행할 수도 있다. 산소 분위기하의 열처리는, 150℃ 이상, 350℃ 미만의 온도에서 수행할 수 있다.
보호 절연층(107)의 형성 후 열처리를 수행할 수도 있다. 열처리는, 대기 분위기하 또는 질소 분위기하의 150℃ 이상, 350℃ 미만의 온도에서 수행할 수 있다. 이와 같은 열처리에서, 반도체층(103)이 보호 절연층(107)과 접한 상태로 가열되게 되어, 반도체층(103)의 저항을 증가시키고, 따라서, 트랜지스터의 전기 특성이 향상되고 전기 특성의 격차가 저감될 수 있다. 이 열처리(바람직하게는 150℃이상 350℃미만)를 수행하는 때에 관해서는, 보호 절연층(107)의 형성 이후라면, 특별히 제한되지 않는다. 이 열처리가 또 다른 단계에서의 열처리, 예를 들어 수지막 형성시의 열처리나 투명 도전막을 저저항화하기 위한 열처리로서 역할할 때, 공정수를 늘리는 일 없이 실시할 수가 있다.
이상의 단계들을 통해 박막 트랜지스터(170)를 완성할 수 있다.
그 다음, 제4 포토리소그래피 단계가 수행된다. 레지스트 마스크를 형성하고, 보호 절연층(107) 및 게이트 절연층(102)이 에칭되어, 드레인 전극층(105b)에 이르는 콘택 홀(125)을 형성한다. 또한, 동일한 에칭 단계에서, 제2 단자(122)에 이르는 콘택 홀(127)과 제1 단자(121)에 이르는 콘택 홀(126)도 형성한다. 이 단계에서의 단면도를 도 11의 (b)에 나타낸다.
그 다음, 레지스트 마스크를 제거한 다음, 투명 도전막을 형성한다. 투명 도전막은, 스퍼터링법이나 진공 증착법 등에 의해 산화 인듐(In2O3)이나 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기함) 등으로 형성된다. 이와 같은 재료는 염산계의 용액에 의해 에칭된다. 그러나, 특히 ITO의 에칭시에는 찌꺼기가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해서 산화 인듐 산화 아연 합금(In2O3-ZnO)을 이용할 수도 있다. 또, 투명 도전막의 저항을 낮추기 위한 열처리를 수행하는 경우, 이 열처리는, 반도체층(103)의 저항을 증가시키는 열처리로서 역할하여, 그 결과, 트랜지스터의 전기적 특성이 향상되고 전기적 특성의 격차가 저감된다.
그 다음, 제5 포토리소그래피 단계가 수행된다. 레지스터 마스크를 형성하고, 에칭에 의해 투명 도전막의 불필요한 부분을 제거해 화소 전극층(110)을 형성한다.
이 제5 포토리소그래피 공정에 있어서, 스토리지 커패시터는, 커패시터부에서 게이트 절연층(102) 및 보호 절연층(107)이 유전체로서 사용되는 커패시터 배선(108)과 화소 전극층(110)으로 형성된다.
또한, 제5 포토리소그래피 단계에서, 제1 단자(121) 및 제2 단자(122)를 레지스트 마스크로 덮고, 투명 도전막(128 및 129)을 단자부에 남긴다. 투명 도전막(128 및 129)은 FPC와의 접속에 이용되는 전극 또는 배선으로서 기능한다. 제1 단자(121) 위에 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 역할하는 접속용의 단자 전극이다. 제2 단자(122) 위에 형성된 투명 도전막(129)은, 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
그 다음, 레지스트 마스크가 제거된다. 이 단계에서의 단면도를 도 11의 (c)에 나타낸다. 이 단계에서의 평면도가 도 12에 대응한다는 점에 주목한다.
도 13의 (a1) 및 (a2)는 각각, 이 단계에서의 게이트 배선 단자부의 단면도 및 평면도이다. 도 13의 (a1)은, 도 13의 (a2) 라인 C1-C2를 따라 취해진 단면도이다. 도 13의 (a1)에서, 보호 절연층(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 13의 (a1)의 단자부에서, 게이트 배선과 동일한 재료로 형성되는 제1 단자(151)와, 소스 배선과 동일한 재료로 형성되는 접속 전극층(153)은, 그 사이에 게이트 절연층(152)이 개재된 채 서로 중첩하며, 투명 도전막(155)을 통해 서로 전기적으로 접속된다. 투명 도전막(128)이 제1 단자(121)와 접촉하고 도 11의 (c)의 부분이, 투명 도전막(155)이 제1 단자(151)와 접촉하고 있는 도 13의 (a1)의 부분에 대응하고 있다는 점에 주목한다.
도 13의 (b1) 및 (b2)는 각각, 도 11의 (c)에 도시된 것과는 상이한 소스 배선 단자부의 단면도 및 평면도이다. 게다가, 도 13의 (b1)은, 도 13의 (b2)의 라인 F1-F2를 따라 취해진 단면도에 대응한다. 도 13의 (b1)에서, 보호 절연층(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 게다가, 도 13의 (b1)에서, 단자부에서는, 게이트 배선과 동일한 재료로 형성되는 전극층(156)이, 소스 배선에 전기적으로 접속된 제2 단자(150)의 하부에 위치하여 중첩되며, 이들 사이에는 게이트 절연층(152)이 개재된다. 전극층(156)은 제2 단자(150)에 전기적으로 접속되지 않고, 전극층(156)의 전위를 제2 단자(150)와는 상이한 전위, 예를 들어, 플로팅, GND, 0 V 등으로 설정하면, 노이즈 또는 정전기 방지를 위한 커패시터를 형성할 수가 있다. 제2 단자(150)는, 보호 절연층(154)을 통해 투명 도전막(155)에 전기적으로 접속하고 있다.
화소 밀도에 따라, 복수의 게이트 배선, 소스 배선, 및 커패시터 배선이 제공된다. 또한, 단자부에서, 게이트 배선과 동일한 전위의 복수의 제1 단자, 소스 배선과 동일한 전위의 복수의 제2 단자, 커패시터 배선과 동일한 전위의 복수의 제3 단자등이 배치된다. 단자들 각각의 수는, 임의의 수일 수 있으며, 단자들의 수는 실시자에 의해 적절하게 결정될 수 있다.
이들 5회의 포토리소그래피 단계를 통해, 5개의 포토마스크를 사용하여, 바텀-게이트 스태거형 박막 트랜지스터인 박막 트랜지스터(170)을 포함하는 화소 박막 트랜지스터부 및 스토리지 커패시터를 완성할 수 있다. 화소들이 매트릭스 형태로 배열되어 있는 화소부의 각 화소에 박막 트랜지스터 및 스토리지 커패시터를 배치함으로써, 액티브 매트릭스 표시 장치를 제조하기 위한 기판들 중 하나가 얻어진다. 본 명세서에서는, 편의상, 이와 같은 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스 액정 표시 장치를 제조하는 경우, 액티브 매트릭스 기판과, 대향 전극이 제공된 대향 기판은 서로 접합되며, 이들 사이에 액정층이 개재된다. 대향 기판 상의 대향 전극과 전기적으로 접속된 공통 전극은, 액티브 매트릭스 기판 위에 제공되며, 공통 전극에 전기적으로 접속된 제4 단자가 단자부에 제공된다는 점에 주목한다. 이 제4 단자는, 공통 전극을, GND 또는 0V와 같은 고정 전위로 설정하기 위해 제공된다.
커패시터 배선을 제공하는 것 대신에, 화소 전극이 인접 화소의 게이트 배선과 중첩하고, 이들 사이에 게이트 절연층 및 보호 절연층이 개재되어, 스토리지 커패시터가 형성될 수 있다.
액티브 매트릭스 액정 표시 장치에서, 매트릭스 형태로 배치된 화소 전극은, 화면에 표시 패턴을 형성하도록 구동된다. 구체적으로는, 선택된 화소 전극과 그 화소 전극에 대응하는 대향 전극 사이에 전압이 인가되어, 화소 전극과 대향 전극 사이에 제공된 액정층이 광학적으로 변조되고, 이 광학적 변조가 관찰자에게는 표시 패턴으로서 인식된다.
동영상 표시에 있어서, 액정 표시 장치는, 액정 분자 자체의 긴 응답 시간이 동영상의 흐려짐과 잔상을 유발한다는 문제점을 가진다. 액정 표시 장치의 동영상 특성을 개선하기 위하여, 매 한 프레임 걸러 한 프레임마다 전체 화면에 검정색이 표시되는 소위, 검정색 삽입이라 불리는 구동 기술이 사용된다.
대안으로서, 동영상 특성을 개선하기 위해 수직 동기 주파수가 통상의 수직 동기 주파수보다 1.5배 이상, 바람직하게는 2배 이상 높은, 배속 구동이라 불리는 구동 방법이 이용될 수 있다.
추가의 대안으로서, 액정 표시 장치의 동영상 특성을 개선하기 위하여, 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원을 이용하여 백 라이트로서 면광원을 형성하고, 면광원의 각 광원을 1 프레임 기간 내에서 펄스화된 방식으로 독립적으로 구동하는 구동 방법이 이용될 수도 있다. 면광원으로서, 3 종류 이상의 LED가 이용될 수도 있고, 백색 발광의 LED를 이용될 수도 있다. 복수의 LED가 독립적으로 제어될 수 있기 때문에, LED의 발광 타이밍은, 액정층이 광학적으로 변조되는 타이밍과 동기화될 수 있다. 이 구동 방법에 따르면, LED들은 부분적으로 소등될 수 있기 때문에, 특히, 검정색 표시 영역의 비율이 많은 영상을 표시하는 경우, 소비 전력의 저감 효과를 얻을 수 있다.
이러한 구동 방법들을 조합함으로써, 동영상 특성과 같은, 액정 표시 장치의 표시 특성이 종래의 액정 표시 장치보다 개선될 수 있다.
본 명세서에 개시된 n채널형의 트랜지스터는, 채널 형성 영역에 산화물 반도체막을 이용하며, 우수한 동적 특성을 가지기 때문에, 이러한 구동 기술들과 조합될 수 있다.
발광 표시 장치의 제조시, 유기 발광 소자의 한 전극(캐소드라고도 부름)은, GND, 0 V와 같은 저전원 전위로 설정되기 때문에, 캐소드를, GND, 0 V와 같은 저전원 전위로 설정하기 위한 제4 단자가 단자부에 제공된다. 또한, 발광 표시 장치의 제조시, 소스 배선 및 게이트 배선 외에도 전원 공급선이 제공된다. 따라서, 전원 공급선에 전기적으로 접속된 제5 단자가 단자부에 제공된다.
발광 표시 장치를 제조할 때, 일부 경우에는 유기 수지층을 이용하여 형성된 격벽이 유기 발광 소자들 사이에 제공될 수 있다. 이와 같은 경우, 유기 수지층은 열처리되고, 이 열처리는, 반도체층(103)의 저항을 증가시킴으로써 트랜지스터의 전기 특성의 향상 및 전기 특성의 격차를 저감하기 위한 열처리로서 역할할 수 있다.
박막 트랜지스터에 대해 산화물 반도체를 이용함으로써, 제조 비용을 저감할 수 있다. 특히, 탈수화 또는 탈수소화를 위한 열처리에 의해 수분 등의 불순물이 저감되어 산화물 반도체막의 순도를 높이기 때문에, 성막 챔버 내의 이슬점(dew point)을 낮춘 특별한 스퍼터링 장치 및 초고순도의 산화물 반도체 타겟을 이용할 필요가 없다. 또한, 훌륭한 전기적 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제조할 수 있다.
반도체층의 채널 형성 영역은 고저항 영역이므로, 박막 트랜지스터의 전기적 특성은 안정화되고, 오프 전류의 증가 등이 방지될 수 있다. 따라서, 훌륭한 전기적 특성과 높은 신뢰성을 갖는 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 4)
이 실시예에서, 반도체 장치의 일례인 표시 장치의 한 예를 설명한다. 이 표시 장치에서, 화소부에 배치되는 박막 트랜지스터와 구동 회로의 적어도 일부가 하나의 기판 위에 형성된다.
화소부의 박막 트랜지스터는 실시예 1 내지 3에 따라 형성된다. 실시예 1 내지 3에서 설명된 박막 트랜지스터는 n채널형 TFT이기 때문에, n채널형 TFT를 이용하여 형성될 수 있는 구동 회로의 일부는, 화소부의 박막 트랜지스터와 동일한 기판 위에 형성된다.
도 20a는, 반도체 장치의 일례인 액티브 매트릭스 액정 표시 장치의 블록도의 일례를 나타낸다. 도 20a에 나타낸 표시 장치는, 기판(5300) 위에, 표시 소자를 갖춘 화소를 복수개 포함하는 화소부(5301)와, 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 포함한다.
화소부(5301)는, 신호선 구동 회로(5303)로부터 열방향으로 연장된 복수의 신호선(S1-Sm)(미도시)에 의해 신호선 구동 회로(5303)에 접속되고, 주사선 구동 회로(5302)로부터 행방향으로 연장된 복수의 주사선(G1-Gn)(미도시)에 의해 주사선 구동 회로(5302)에 접속된다. 그 다음, 각각의 화소는 신호선 Sj(신호선 S1 내지 Sm 중 임의의 하나) 및 주사선 Gi(주사선 G1 내지 Gn 중 임의의 하나)에 접속된다.
또한, 실시예 1 내지 3의 각각에서 설명된 박막 트랜지스터는 n채널형 TFT이며, n채널형 TFT를 포함하는 신호선 구동 회로를 도 21을 참조하여 설명한다.
도 21에 나타낸 신호선 구동 회로는, 구동 IC(5601), 스위치군(5602_1 내지 5602_M), 제1 배선(5611), 제2 배선(5612), 제3 배선(5613), 및 배선(5621_1 내지 5621_M)을 포함한다. 스위치군(5602_1 내지 5602_M) 각각은, 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b), 및 제3 박막 트랜지스터(5603c)를 포함한다.
구동 IC(5601)는, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613), 및 배선(5621_1 내지 5621_M)에 접속된다. 스위치군(5602_1 내지 5602_M) 각각은, 제1 배선(5611), 제2 배선(5612), 및 제3 배선(5613)에 접속되고, 배선(5621_1 내지 5621_M)은 스위치군(5602_1 내지 5602_M)에 각각 접속된다. 배선(5621_1 내지 5621_M) 각각은, 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b), 및 제3 박막 트랜지스터(5603c)를 통해 3개의 신호선에 접속된다. 예를 들어, J열의 배선(5621_J)(배선 5621_1 내지 5621_M 중 하나)은, 스위치군(5602_J)에 포함된 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통해, 신호선(Sj-1), 신호선(Sj), 신호선(Sj＋1)에 접속된다.
제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 각각에는, 신호가 입력된다.
구동 IC(5601)는 단결정 기판 위에 형성되는 것이 바람직하다는 점에 주목한다. 또한, 스위치군(5602_1 내지 5602_M)은, 화소부와 동일한 기판 위에 형성되는 것이 바람직하다. 따라서, 구동 IC(5601)와 스위치군(5602_1 내지 5602_M)은 FPC등을 통해 접속된다.
그 다음, 도 21에 나타낸 신호선 구동 회로의 동작을, 도 22의 타이밍 차트를 참조하여 설명한다. 도 22는, i행의 주사선 Gi가 선택된 경우의 타이밍 차트를 나타낸다. i행의 주사선 Gi의 선택 기간은, 제1 서브-선택 기간 T1, 제2 서브-선택 기간 T2, 및 제3 서브-선택 기간 T3으로 분할된다. 또한, 도 21의 신호선 구동 회로는, 다른 행의 주사선이 선택되고 있는 경우에도 도 22와 유사하게 동작한다.
도 22의 타이밍 차트는, J열의 배선(5621_J)가 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통해, 신호선(Sj-1), 신호선(Sj), 신호선(Sj＋1)에 접속되는 경우를 나타낸다는 점에 주목한다.
도 22의 타이밍 차트는, i행의 주사선 Gi가 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온/오프의 타이밍 (5703a), 제2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5703b), 제3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5703c), 및 J열의 배선(5621_J)에 입력되는 신호(5721_J)를 나타낸다.
제1 서브-선택 기간 T1, 제2 서브-선택 기간 T2, 및 제3 서브-선택 기간 T3에서, 배선(5621_1 내지 5621_M)에는 상이한 비디오 신호들이 입력된다. 예를 들어, 제1 서브-선택 기간 T1에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-1)에 입력되고, 제2 서브-선택 기간 T2에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj)에 입력되며, 제3 서브-선택 기간 T3에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj＋1)에 입력된다. 또한, 제1 서브-선택 기간 T1, 제2 서브-선택 기간 T2, 및 제3 서브-선택 기간 T3에서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-1, Data_j, Data_j＋1로 표기한다.
도 22에 도시된 바와 같이, 제1 서브-선택 기간 T1에서, 제1 박막 트랜지스터(5603a)는 온으로 되고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)는 오프로 된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이, 제1 박막 트랜지스터(5603a)를 통해 신호선(Sj-1)에 입력된다. 제2 서브-선택 기간 T2에서, 제2 박막 트랜지스터(5603b)는 온으로 되고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)는 오프로 된다. 이때, 배선(5621_J)에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)를 통해 신호선(Sj)에 입력된다. 제3 서브-선택 기간 T3에서, 제3 박막 트랜지스터(5603c)는 온으로 되고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)는 오프로 된다. 이때, 배선(5621_J)에 입력되는 Data_j+1이, 제3 박막 트랜지스터(5603c)를 통해 신호선(Sj+1)에 입력된다.
전술된 바와 같이, 도 21의 신호선 구동 회로에서, 1개의 게이트 선택 기간을 3개로 분할함으로써, 1개의 게이트 선택 기간에 하나의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 21의 신호선 구동 회로에서, 구동 IC(5601)가 제공된 기판과 화소부가 제공된 기판의 접속수가 신호선 수의 약 1/3로 될 수 있다. 접속수가 신호선 수의 약 1/3로 줄어들어, 도 21의 신호선 구동 회로의 신뢰성, 수율 등이 향상될 수 있다.
도 21에 도시된 바와 같이, 1개의 게이트 선택 기간을 복수의 서브-선택 기간으로 분할하고 각각의 서브-선택 기간에서 하나의 배선으로부터 복수의 신호선에 비디오 신호를 입력할 수가 있다면, 박막 트랜지스터의 배치, 갯수, 구동 방법 등에는 특별한 제한이 없다는 점에 주목한다.
예를 들어, 3개 이상의 서브-선택 기간에서 하나의 배선으로부터 3개 이상의 신호선에 비디오 신호를 입력할 때, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선만 추가하면 된다. 1개의 게이트 선택 기간을 4개 이상의 서브-선택 기간으로 분할하면, 1개의 서브-선택 기간이 더 짧아진다는 점에 주목한다. 따라서, 1개의 게이트 선택 기간을 2개 또는 3개의 서브-선택 기간으로 분할되는 것이 바람직하다.
또 다른 예로서, 도 23의 타이밍 차트에 도시된 바와 같이, 1개의 선택 기간을, 프리차지 기간 Tp, 제1 서브-선택 기간 T1, 제2 서브-선택 기간 T2, 및 제3 서브-선택 기간 T3으로 분할할 수도 있다. 도 23의 타이밍 차트는, i행의 주사선 Gi가 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온/오프의 타이밍 (5803a), 제2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5803b), 제3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5803c), 및 J열의 배선(5621_J)에 입력되는 신호(5821_J)를 나타낸다. 도 23에 도시된 바와 같이, 프리차지 기간 Tp에서, 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 온으로 된다. 이때, 배선(5621_J)에 입력되는 프리차지 전압(Vp)가 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b), 및 제3 박막 트랜지스터(5603c)를 통해 각각 신호선(Sj-1), 신호선(Sj), 신호선(Sj＋1)에 입력된다. 제1 서브-선택 기간 T1에서, 제1 박막 트랜지스터(5603a)는 온으로 되고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)는 오프로 된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이, 제1 박막 트랜지스터(5603a)를 통해 신호선(Sj-1)에 입력된다. 제2 서브-선택 기간 T2에서, 제2 박막 트랜지스터(5603b)는 온으로 되고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)는 오프로 된다. 이때, 배선(5621_J)에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)를 통해 신호선(Sj)에 입력된다. 제3 서브-선택 기간 T3에서, 제3 박막 트랜지스터(5603c)는 온으로 되고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)는 오프로 된다. 이때, 배선(5621_J)에 입력되는 Data_j+1이, 제3 박막 트랜지스터(5603c)를 통해 신호선(Sj+1)에 입력된다.
전술된 바와 같이, 도 23의 타이밍 차트를 적용한 도 21의 신호선 구동 회로에서, 서브-선택 기간 이전에 프리차지 기간을 제공함으로써, 신호선을 프리차지 할 수 있다. 따라서, 비디오 신호를 고속으로 화소에 기입할 수 있다. 도 23에서, 도 22와 유사한 부분은 공통의 참조 번호로 표기하며, 동일 부분 또는 유사한 기능을 갖는 부분의 상세한 설명은 생략한다는 점에 주목한다.
또한, 주사선 구동 회로의 구조를 설명한다. 주사선 구동 회로는, 시프트 레지스터를 포함한다. 주사선 구동 회로는, 필요에 따라, 레벨 시프터, 버퍼, 스위치등을 갖추어도 좋고, 시프트 레지스터만을 포함할 수도 있다. 주사선 구동 회로에서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력될 때, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 의해 버퍼링 및 증폭되고, 그 결과의 신호는 대응하는 주사선에 공급된다. 1개 라인의 화소들의 트랜지스터들의 게이트 전극들이, 주사선에 접속된다. 1개 라인의 화소들의 트랜지스터들은 한번에 모두 ON으로 되어야 하기 때문에, 큰 전류를 공급할 수 있는 버퍼가 사용된다.
주사선 구동 회로의 일부에 이용하는 시프트 레지스터의 한 형태를 도 24 및 도 25를 참조하여 설명한다.
도 24는 시프트 레지스터의 회로 구성을 나타낸다. 도 24에 도시된 시프트 레지스터는, 복수의 플립 플롭, 즉 플립 플롭(5701_1 내지 5701_n)을 포함한다. 시프트 레지스터는, 제1 클록 신호, 제2 클록 신호, 스타트 펄스 신호, 및 리셋 신호의 입력과 더불어 동작한다.
도 24의 시프트 레지스터의 접속 관계를 설명한다. 도 24의 시프트 레지스터의 i단의 플립 플롭(5701_i)(플립 플롭들 5701_1 내지 5701_n 중 하나)에서, 도 25에 도시된 제1 배선(5501)은 제7 배선(5717_i-1)에 접속되고; 도 25에 도시된 제2 배선(5502)은 제7 배선(5717_i＋1)에 접속되며; 도 25에 도시된 제3 배선(5503)은 제7 배선(5717_i)에 접속되고; 도 25에 도시된 제6 배선(5506)은 제5 배선(5715)에 접속된다.
또한, 도 25에 도시된 제4 배선(5504)은 홀수단의 플립 플롭들 내의 제2 배선(5712)에 접속되고, 짝수단의 플립 플롭들 내의 제3 배선(5713)에 접속된다. 도 25에 도시된 제5 배선(5505)은 제4 배선(5714)에 접속된다.
도 25에 도시된 제1단의 플립 플롭(5701_1)의 제1 배선(5501)은 제1 배선(5711)에 접속된다는 점에 주목한다. 게다가, 도 25에 도시된 n단의 플립 플롭(5701_n)의 제2 배선(5502)은 제6 배선(5716)에 접속된다.
제1 배선(5711), 제2 배선(5712), 제3 배선(5713), 및 제6 배선(5716)은, 각각 제1 신호선, 제2 신호선, 제3 신호선, 및 제4 신호선이라고 불릴 수 있다는 점에 주목한다. 제4 배선(5714) 및 제5 배선(5715)은, 각각 제1 전원선 및 제2 전원선이라고 불릴 수 있다.
그 다음, 도 25는, 도 24에 도시된 플립 플롭의 상세사항을 나타낸다. 도 25에 도시된 플립 플롭은, 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)를 포함한다. 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577), 및 제8 박막 트랜지스터(5578)는, 각각 n채널형 트랜지스터이며, 게이트-소스간 전압(Vgs)이 임계 전압(Vth)을 초과할 때 온으로 된다.
이제, 도 24에 도시된 플립 플롭의 접속 구조를 이하에서 설명한다.
제1 박막 트랜지스터(5571)의 제1 전극(소스 전극 및 드레인 전극 중 하나)은 제4 배선(5504)에 접속된다. 제1 박막 트랜지스터(5571)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)은 제3 배선(5503)에 접속된다.
제2 박막 트랜지스터(5572)의 제1 전극은 제6 배선(5506)에 접속된다. 제2 박막 트랜지스터(5572)의 제2 전극은 제3 배선(5503)에 접속된다.
제3 박막 트랜지스터(5573)의 제1 전극은 제5 배선(5505)에 접속되고, 제3 박막 트랜지스터(5573)의 제2 전극은 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제3 박막 트랜지스터(5573)의 게이트 전극은 제5 배선(5505)에 접속된다.
제4 박막 트랜지스터(5574)의 제1 전극은 제6 배선(5506)에 접속된다. 제4 박막 트랜지스터(5574)의 제2 전극은 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제4 박막 트랜지스터(5574)의 게이트 전극은 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제5 박막 트랜지스터(5575)의 제1 전극은 제5 배선(5505)에 접속된다. 제5 박막 트랜지스터(5575)의 제2 전극은 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제5 박막 트랜지스터(5575)의 게이트 전극은 제1 배선(5501)에 접속된다.
제6 박막 트랜지스터(5576)의 제1 전극은 제6 배선(5506)에 접속된다. 제6 박막 트랜지스터(5576)의 제2 전극은 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제6 박막 트랜지스터(5576)의 게이트 전극은 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제7 박막 트랜지스터(5577)의 제1 전극은 제6 배선(5506)에 접속된다. 제7 박막 트랜지스터(5577)의 제2 전극은 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제7 박막 트랜지스터(5577)의 게이트 전극은 제2 배선(5502)에 접속된다. 제8 박막 트랜지스터(5578)의 제1 전극은 제6 배선(5506)에 접속된다. 제8 박막 트랜지스터(5578)의 제2 전극은 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제8 박막 트랜지스터(5578)의 게이트 전극은 제1 배선(5501)에 접속된다.
제1 박막 트랜지스터(5571)의 게이트 전극, 제4 박막 트랜지스터(5574)의 게이트 전극, 제5 박막 트랜지스터(5575)의 제2 전극, 제6 박막 트랜지스터(5576)의 제2 전극, 및 제7 박막 트랜지스터(5577)의 제2 전극이 접속되는 지점을 각각 노드(5543)라고 부른다는 점에 주목한다. 제2 박막 트랜지스터(5572)의 게이트 전극, 제3 박막 트랜지스터(5573)의 제2 전극, 제4 박막 트랜지스터(5574)의 제2 전극, 제6 박막 트랜지스터(5576)의 게이트 전극, 및 제8 박막 트랜지스터(5578)의 제2 전극이 접속되는 지점을 각각 노드(5544)라고 부른다.
제1 배선(5501), 제2 배선(5502), 제3 배선(5503), 및 제4 배선(5504)은, 각각 제1 신호선, 제2 신호선, 제3 신호선, 및 제4 신호선이라고 불릴 수 있다는 점에 주목한다. 제5 배선(5505) 및 제6 배선(5506)은, 각각 제1 전원선 및 제2 전원선이라고 불릴 수 있다.
게다가, 신호선 구동 회로 및 주사선 구동 회로는, 실시예 1 내지 3에서 설명한 n채널형 TFT만을 이용하여 제조될 수 있다. 실시예 1 내지 3에서 설명된 n채널형 TFT는 높은 이동도를 가지기 때문에, 구동 회로의 구동 주파수를 증가시킬 수 있다. 또한, 실시예 1 내지 3에서 설명된 n채널형 TFT의 경우, 기생 커패시턴스가 저감되기 때문에, 주파수 특성(f 특성이라 불린다)이 훌륭하다. 예를 들어, 실시예 1 내지 3에서 설명된 n채널형 TFT를 이용한 주사선 구동 회로는, 고속으로 동작할 수 있기 때문에, 프레임 주파수가 증가될 수 있고, 흑화면 삽입등을 실현할 수 있다.
또한, 주사선 구동 회로의 트랜지스터의 채널폭이 증가되거나 복수의 주사선 구동 회로가 제공될 때, 더욱 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로가 제공될 때, 짝수행의 주사선을 구동하기 위한 주사선 구동 회로를 한 측에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대측에 배치하여, 프레임 주파수의 증가를 실현할 수 있다. 또한, 동일한 주사선에 신호를 출력하기 위해 복수의 주사선 구동 회로를 이용하면, 표시 장치의 대형화에 있어서 유리하다.
또한, 반도체 장치의 일례인 액티브 매트릭스 발광 표시 장치를 제조할 때, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 때문에, 복수의 주사선 구동 회로를 배치하는 것이 바람직하다. 도 20b는, 액티브 매트릭스 발광 표시 장치의 블록도의 일례를 나타낸다.
도 20b에 나타낸 표시 장치는, 기판(5400) 위에, 표시 소자를 갖춘 화소를 복수개 포함하는 화소부(5401)와, 화소를 선택하는 제1 주사선 구동 회로(5402) 및 제2 주사선 구동 회로(5404)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 포함한다.
도 20b에 나타낸 발광 표시 장치의 화소에 입력되는 비디오 신호가 디지털 신호일 때, 화소는 트랜지스터의 온/오프 전환에 의해, 발광 상태 또는 비발광 상태가 된다. 따라서, 면적 계조법(area grayscale method) 또는 시간 계조법(time grayscale method)을 이용하여 계조를 표시할 수 있다. 면적 계조법이란, 한개 화소를 복수의 부화소로 분할하고 각 부화소를 비디오 신호에 기초하여 독립적으로 구동시켜 계조를 표시하는 구동법을 말한다. 또한, 시간 계조법이란, 화소가 발광하는 기간을 제어하여 계조를 표시하는 구동법을 말한다.
발광 소자는 액정 소자 등에 비해 응답 속도가 높기 때문에, 액정 소자보다 시간 계조법에 더 적합하다. 구체적으로, 시간 계조법으로 표시하는 경우, 1 프레임 기간을 복수의 서브프레임 기간으로 분할한다. 그 다음, 비디오 신호에 따라, 화소의 발광 소자를 각 서브프레임 기간에 발광 또는 비발광 상태로 한다. 1 프레임 기간을 복수의 서브 프레임 기간으로 분할함으로써, 1 프레임 기간중에 화소가 실제로 발광하는 시간의 총 길이를 비디오 신호에 의해 제어할 수가 있어, 계조를 표시할 수 있다.
도 20b에 나타낸 발광 표시 장치에서는, 하나의 화소가 2개의 스위칭용 TFT를 포함하는 경우, 스위칭용 TFT들 중 하나의 게이트 배선 역할을 하는 제1 주사선에 입력되는 신호는 제1 주사선 구동 회로(5402)에서 생성되고, 스위칭용 TFT들 중 다른 하나의 게이트 배선 역할을 하는 제2 주사선에 입력되는 신호는 제2 주사선 구동 회로(5404)에서 생성된다는 점에 주목한다. 그러나, 제1 주사선에 입력되는 신호와 제2 주사선에 입력되는 신호가, 1개의 주사선 구동 회로에서 함께 생성될 수도 있다. 또한, 예를 들어, 1개의 화소에 포함된 스위칭용 TFT의 갯수에 따라, 스위칭 소자의 동작을 제어하는데 이용되는 복수의 주사선이 각 화소에 제공될 가능성도 있다. 이 경우, 1개의 주사선 구동 회로가 복수의 주사선에 입력되는 신호 모두를 생성할 수도 있거나, 복수의 주사선 구동 회로가 복수의 주사선에 입력되는 신호들을 생성할 수도 있다.
또한, 발광 표시 장치에서, 구동 회로들 중에서 n채널형 TFT를 포함할 수 있는 구동 회로의 일부가 화소부의 박막 트랜지스터와 동일한 기판 위에 형성될 수 있다. 게다가, 신호선 구동 회로 및 주사선 구동 회로는, 실시예 1 내지 3에서 설명한 n채널형 TFT만을 이용하여 제조될 수 있다.
게다가, 전술된 구동 회로는, 액정 표시 장치나 발광 표시 장치로의 응용으로 제한되지 않고, 스위칭 소자에 전기적으로 접속된 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에도 사용될 수 있다. 전자 페이퍼는, 전기영동(electrophoretic) 표시 장치(전기영동 디스플레이)라고도 불리며, 종이와 같은 수준의 가독성과, 다른 표시 장치들에 비해 낮은 소비 전력을 가지고, 얇고 가벼운 형상으로 만들 수 있다는 점에서 유리하다.
전기영동 디스플레이는, 다양한 형태를 가질 수 있다. 전기 영동 디스플레이는, 용매 또는 용질에 분산된 복수의 마이크로캡슐을 포함하고, 각각의 마이크로캡슐은, 양으로 대전된 제1 입자와 음으로 대전된 제2 입자를 포함한다. 마이크로캡슐에 전계를 인가함으로써, 마이크로캡슐 내의 입자들이 서로 반대 방향으로 이동하고, 한측에 집합한 입자들의 색만이 표시된다. 제1 입자 또는 제2 입자 각각은 색소(pigment)를 포함하고, 전계가 없다면 이동하지 않는다는 점에 주목한다. 게다가, 제1 입자와 제2 입자는 상이한 색(무색을 포함)을 가진다.
따라서, 전기영동 디스플레이는, 높은 유전 상수를 갖는 물질이 높은 전계 영역쪽으로 이동하는 소위 유전영동 효과(dielectrophoretic effect)를 이용하는 디스플레이이다. 전기영동 디스플레이는, 액정 표시 장치에서는 필요한 편광판을 요구하지 않아, 무게가 저감된다.
상기 마이크로캡슐을 용매에 분산시킨 용액이 전자 잉크라고 불린다. 이 전자 잉크는, 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄될 수 있다. 또한, 컬라 필터, 또는 색소를 갖는 입자를 이용함으로써, 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에서 2개의 전극의 사이에 끼워지도록 상기 복수의 마이크로캡슐을 적절하게 배치하면, 액티브 매트릭스 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하여 표시를 수행할 수가 있다. 예를 들어, 실시예 1 내지 3의 박막 트랜지스터를 이용하여 얻어지는 액티브 매트릭스 기판을 이용할 수가 있다.
마이크로캡슐 내의 제1 입자 및 제2 입자는 각각, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전자발광 재료(electroluminescent material), 전기변색 재료(electrochromic material), 자기영동 재료(magnetophoretic material)로부터 선택된 하나의 재료, 또는 이들 중 임의의 재료들로 된 복합 재료로 형성될 수 있다는 점에 주목한다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 표시 장치를 제조할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 5)
박막 트랜지스터가 제조되고, 이 박막 트랜지스터를 화소부와 더 나아가 구동 회로에 이용하여, 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제조할 수 있다. 또한, 박막 트랜지스터를 이용하여, 화소부와 동일한 기판 위에 구동 회로의 일부 또는 전체를 형성하여, 시스템-온-패널을 얻을 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서, 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는, 그 범주에, 전류 또는 전압에 의해 휘도가 제어되는 소자를 포함하며, 구체적으로는, 그 범주에, 무기 EL(Electro Luminescence), 유기 EL 등을 포함한다. 또한, 전자 잉크 등의, 전기적 효과에 의해 콘트라스트가 변화하는 표시 매체도 사용할 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉되어 있는 패널과, 콘트롤러를 포함한 IC 등을 그 패널 위에 탑재한 모듈을 포함한다. 또한, 표시 장치의 제조 과정에서, 표시 소자가 완성되기 이전의 한 구현예에 대응하는 소자 기판에는, 복수의 화소들 각각의 표시 소자에 전류를 공급하기 위한 수단이 제공된다. 구체적으로는, 소자 기판은, 표시 소자의 화소 전극만이 제공된 상태일 수도 있고, 화소 전극 역할을 하는 도전막을 형성한 이후로서, 도전막을 에칭하여 화소 전극을 형성하기 이전의 상태일 수도 있고, 기타의 상태일 수도 있다.
본 명세서에서 표시 장치란, 화상 표시 장치, 표시 장치, 또는 광원(조명 장치 포함)을 의미한다는 점에 주목한다. 또한, "표시 장치"는 그 범주 내에 다음과 같은 모듈들을 포함한다: FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)와 같은 커넥터를 포함하는 모듈; TAB 테이프나 TCP의 끝에 인쇄 배선판이 제공된 모듈; 또는 COG(Chip On Glass) 방식에 의해 집적 회로(IC)가 표시 소자에 직접 탑재된 모듈.
반도체 장치의 한 구현예인 액정 표시 패널의 외관 및 단면을, 도 16의 (a1), (a2), 및 (b)를 참조하여 설명한다. 도 16의 (a1) 및 (a2)는, 실시예 3에서 설명된 산화물 반도체층을 각각 포함하는 신뢰성이 높은 박막 트랜지스터(4010 및 4011)와 액정 소자(4013)가 밀봉재(4005)를 이용하여 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉되어 있는, 패널의 평면도이다. 도 16의 (b)는, 도 16의 (a1) 및 (a2)의 라인 M-N을 따른 단면도이다.
제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록, 밀봉재(4005)가 제공되고 있다. 화소부(4002)와 주사선 구동 회로(4004) 위에, 제2 기판(4006)이 제공되고 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 밀봉재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 단결정 반도체막 또는 다결정 반도체막을 이용하여 별도 준비된 기판 위에 형성된 신호선 구동 회로(4003)가, 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에 실장되어 있다.
별도 형성된 구동 회로의 접속 방법은, 특별히 제한되는 것은 아니고, COG 방법, 와이어 본딩 방법, TAB 방법 등을 이용할 수 있다는 점에 주목한다. 도 16의 (a1)은, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타내며, 도 16의 (a2)는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타낸다.
제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는, 복수의 박막 트랜지스터를 포함한다. 도 16의 (b)는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 나타내고 있다. 박막 트랜지스터(4010 및 4011) 위에는, 절연층(4020 및 4021)이 제공되고 있다.
실시예 3에서 설명된 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터를, 박막 트랜지스터(4010 및 4011)로서 사용할 수 있다. 대안으로서, 실시예 1 또는 2에서 설명된 박막 트랜지스터를 적용할 수도 있다. 본 실시예에서, 박막 트랜지스터(4010 및 4011)는 n채널형 박막 트랜지스터이다.
액정 소자(4013)에 포함된 화소 전극층(4030)은, 박막 트랜지스터(4010)에 전기적으로 접속되고 있다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006)에 제공되고 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 서로 중첩하고 있는 부분이, 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)에는 각각 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)이 제공되고, 액정층(4008)은 화소 전극층(4030)과 대향 전극층(4031) 사이에 끼워져 있고, 이들 사이에는 절연층(4032 및 4033)이 개재되어 있다는 점에 주목한다.
제1 기판(4001) 및 제2 기판(4006)은, 유리, 금속(대표적으로는, 스텐레스강), 세라믹, 또는 플라스틱으로 형성될 수 있다는 점에 주목한다. 플라스틱으로서, FRP(Fiberglass-Reinforced Plastics) 판, 폴리비닐 플루라이드(PVF; PolyVinyl Fluoride) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, PVF 필름들이나 폴리에스테르 필름들 사이에 알루미늄 호일을 끼워 둔 구조의 시트(sheet)를 이용할 수 있다.
참조 번호(4035)는 절연막을 선택적으로 에칭하여 얻어지는 기둥 모양의 스페이서를 가리키며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해 제공되고 있다. 대안으로서, 구형 스페이서(spherical spacer)를 이용할 수도 있다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일한 기판 위에 형성된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한쌍의 기판 사이에 배치된 도전성 입자에 의해, 대향 전극층(4031)과 공통 전위선이 서로 전기적으로 접속될 수 있다. 도전성 입자는 밀봉재(4005)에 포함된다는 점에 주목한다.
대안으로서, 배향막이 필요하지 않은 블루상(blue phase)을 나타내는 액정을 이용할 수도 있다. 블루상은 액정상들 중 하나로서, 콜레스테릭 액정의 온도를 상승시키는 동안 콜레스테릭상이 등방상으로 전이되기 직전에 나타나는 상이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 개선하기 위해서 액정층(4008)에 대해 5 중량% 이상의 키랄제를 포함하는 액정 조성물이 이용된다. 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은, 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하며, 시야각 의존성이 작다는 특성을 가진다.
본 발명의 실시예는, 투과형 액정 표시 장치 외에도, 반사형 액정 표시 장치 또는 반투과형 액정 표시 장치에도 적용될 수 있다.
기판의 외측(관찰자 측)에 편광판을 제공하고 기판의 내측 표면에 착색층(coloring layer) 및 표시 소자에 이용하는 전극층을 제공한, 액정 표시 장치의 예가 설명되지만, 편광판은 기판의 내측 표면에 제공될 수도 있다. 편광판과 착색층의 적층 구조는 본 실시예만으로 한정되지 않고, 편광판 및 착색층의 재료와 제조 공정 조건에 따라 적절하게 설정될 수 있다. 또한, 블랙 매트릭스(black matrix)로서 역할하는 차광막을 제공할 수도 있다.
박막 트랜지스터의 표면 요철을 저감하기 위하여, 그리고, 박막 트랜지스터의 신뢰성을 향상시키기 위하여, 상기 실시예들 중 임의 실시예에서 얻어진 박막 트랜지스터를, 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020) 및 절연층(4021))으로 피복한다. 보호막은, 대기중에 부유하는 유기물, 금속, 수증기와 같은 오염 불순물의 침입을 방지하기 위해 제공되며, 치밀한 막(dense film)이 바람직하다는 점에 주목한다. 보호막은, 스퍼터링법을 이용하여, 산화 규소막, 질화 규소막, 산화 질화 규소막, 질화 산화 규소막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 및/또는 질화 산화 알루미늄막의 단층, 또는 적층으로 형성될 수 있다. 본 실시예에서는 스퍼터링법에 의해 보호막을 형성하는 예가 설명되었지만, 본 발명의 실시예는 이 방법으로만 한정되지 않고, 다양한 방법을 이용할 수 있다.
본 실시예에서는, 적층 구조를 갖는 절연층(4020)을 보호막으로서 형성한다. 여기서는, 절연층(4020)의 제1 층으로서 스퍼터링법을 이용하여 산화 규소막을 형성한다. 보호막으로서 산화 규소막을 이용하면, 소스 전극층 및 드레인 전극층에 이용되는 알루미늄막의 힐록(hillock) 방지에 효과가 있다.
보호막의 제2 층으로서, 절연층을 형성한다. 이 실시예에서는, 절연층(4020)의 제2 층으로서 스퍼터링법을 이용하여 질화 규소막을 형성한다. 보호막으로서 질화 규소막을 이용하면, 나트륨 이온과 같은 이동성 이온이 반도체 영역에 침입하는 것을 방지하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 질소 분위기하 또는 대기 분위기하에서 열처리(300℃이하)를 수행할 수도 있다.
평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서, 폴리이미드, 아크릴, 벤조시크로브텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 이용할 수 있다. 상기 유기 재료 외에도, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass) 등을 이용하는 것도 가능하다. 이러한 재료로 형성된 복수의 절연막을 적층함으로써 절연층(4021)을 형성할 수도 있다는 점에 주목한다.
실록산계 수지는, 실록산계 재료를 시작 재료(starting material)로서 이용하여 형성된 Si-O-Si 결합을 포함한 수지에 대응한다는 점에 주목한다. 실록산계 수지는, 치환기로서 유기기(예를 들어, 알킬기나 아릴기)나 플루오르기를 포함할 수 있다. 또한, 유기기는 플루오르기를 포함할 수도 있다.
절연층(4021)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥핑(dipping) 방법, 스프레이 도포법, 액적 토출법(예를 들어, 잉크젯법, 스크린 인쇄, 오프셋 인쇄(offset printing)등) 등을 이용할 수 있다. 또한, 절연층(4021)은, 닥터 나이프(doctor knife), 롤 코터(roll coater), 커텐 코터(curtain coater), 나이프 코터 등으로 형성될 수 있다. 절연층(4021)의 베이킹 단계가 반도체층의 어닐링을 겸함으로써, 반도체 장치를 효율적으로 제조할 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 부름), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)에 대하여, 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 이용할 수 있다. 도전성 조성물을 이용하여 형성된 화소 전극은, 시트 저항이 단위 제곱 당 10000Ω 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함된 도전성 고분자의 저항율이 0. 1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서, 이른바 π-전자 공액계(π-electron conjugated) 도전성 고분자를 이용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리치오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, FPC(4018)로부터 각종 신호 및 전위가, 별도 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급되고 있다.
접속 단자 전극(4015)은, 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막을 이용하여 형성된다. 단자 전극(4016)은, 박막 트랜지스터(4010 및 4011)에 포함된 소스 전극층 및 드레인 전극층과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4015)는, 이방성 도전막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속되고 있다.
도 16의 (a1) 및 (a2)와 도 16의 (b)는, 신호선 구동 회로(4003)가 별도로 형성되어 제1 기판(4001) 위에 탑재된 예를 나타내고 있지만, 본 발명은 이 구조만으로 한정되지 않는다는 점에 주목한다. 주사선 구동 회로가 별도로 형성되어 탑재될 수도 있고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만이 별도로 형성되어 탑재될 수도 있다.
도 26은, 본 명세서에서 개시된 제조 방법에 따라 제조되는 TFT 기판(2600)을 이용하여 반도체 장치로서 액정 표시 모듈을 형성하는 일례를 나타내고 있다.
도 26은, TFT 기판(2600)과 대향 기판(2601)이 밀봉재(2602)에 의해 서로 고착되고, 이들 기판들 사이에 TFT 등을 포함한 화소부(2603), 액정층을 포함한 표시 소자(2604), 착색층(2605)이 제공되어 표시 영역을 형성하고 있는 액정 표시 모듈의 일례를 나타낸다. 착색층(2605)은 컬러 표시를 수행하는데 필요하다. RGB 시스템에서, 적, 록, 청에 대응하는 각 착색층이 각 화소에 대해 제공되고 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는, 편광판(2606 및 2607) 및 확산판(2613)이 제공되고 있다. 광원은 냉음극관(2610)과 반사판(2611)을 포함하고, 회로 기판(2612)은, 가요성 배선 기판(2609)에 의해 TFT 기판 (2600)의 배선 회로부(2608)에 접속되며, 제어 회로나 전원 회로와 같은 외부 회로를 포함한다. 편광판과 액정층이, 그들 사이에 위상차판(retardation plate)을 가진 상태로 적층될 수도 있다.
액정 표시 모듈은, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드등을 이용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 표시 장치를 제조할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현할 수 있다.
(실시예 6)
반도체 장치로서 전자 페이퍼의 예를 설명할 것이다.
반도체 장치는, 스위칭 소자에 전기적으로 접속된 소자에 의해 전자 잉크를 구동시키는 전자 페이퍼에 이용될 수 있다.
전자 페이퍼는, 전기영동 표시 장치(전기영동 디스플레이)라고도 불리며, 종이와 같은 수준의 가독성과, 다른 표시 장치들에 비해 낮은 소비 전력을 가지고, 얇고 가벼운 형상으로 만들 수 있다는 점에서 유리하다.
전기영동 디스플레이는, 다양한 형태를 가질 수 있다. 전기 영동 디스플레이는, 용매 또는 용질에 분산된 복수의 마이크로캡슐을 포함하고, 각각의 마이크로캡슐은, 양으로 대전된 제1 입자와 음으로 대전된 제2 입자를 포함한다. 마이크로캡슐에 전계를 인가함으로써, 마이크로캡슐 내의 입자들이 서로 반대 방향으로 이동하고, 한측에 집합한 입자들의 색만이 표시된다. 제1 입자 또는 제2 입자 각각이 색소를 포함하고, 전계가 없다면 이동하지 않는다는 점에 주목한다. 게다가, 제1 입자와 제2 입자는 상이한 색(무색을 포함)을 가진다.
따라서, 전기영동 디스플레이는, 높은 유전 상수를 갖는 물질이 높은 전계 영역쪽으로 이동하는 소위 유전체전기영동 효과를 이용하는 디스플레이이다.
상기 마이크로캡슐을 용매에 분산시킨 용액이 전자 잉크라고 불린다. 이 전자 잉크는, 유리, 플라스틱, 옷감, 종이등의 표면에 인쇄될 수 있다. 또한, 컬라 필터, 또는 색소를 갖는 입자를 이용함으로써, 컬러 표시도 가능하다.
또한, 만일 액티브 매트릭스 기판 위에 2개의 전극의 사이에 개재되도록 상기 복수의 마이크로캡슐을 적절하게 배치하면, 액티브 매트릭스 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하여 표시를 수행할 수가 있다. 예를 들어, 실시예 1 내지 3의 박막 트랜지스터를 이용하여 얻어진 액티브 매트릭스 기판을 이용할 수가 있다.
마이크로캡슐 내의 제1 입자 및 제2 입자는 각각, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전자발광 재료, 전기변색 재료, 자기영동 재료로부터 선택된 하나의 재료, 또는 이들 중 임의의 재료들로 된 복합 재료로 형성될 수 있다는 점에 주목한다.
도 15는, 반도체 장치의 예로서 액티브 매트릭스 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)는, 실시예1에서 설명된 박막 트랜지스터와 유사한 방식으로 형성될 수 있어, 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터이다. 실시예 2 또는 실시예 3에서 설명된 박막 트랜지스터가 본 실시예의 박막 트랜지스터(581)로서 사용될 수 있다.
도 15의 전자 페이퍼는, 트위스트 볼 표시 방식(twisting ball display system)을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 표시 소자에 이용되는 전극층인 제1 전극층 및 제2 전극층 사이에 흰색과 흑색으로 착색된 구형 입자를 배치하고, 제1 전극층과 제2 전극층에 전위차를 생성해 구형 입자의 방향을 제어하여 표시를 수행하는 방법을 말한다.
박막 트랜지스터(581)는 바텀-게이트 구조를 가지며, 반도체층과 접하는 절연막(583)으로 덮여 있다. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은, 절연막(583) 및 절연층(585)에 형성된 통로에서 제1 전극층(587)과 접해 있어, 박막 트랜지스터(581)는 제1 전극층(587)에 전기적으로 접속하고 있다. 제1 전극층(587)과 제2 전극층(588) 사이에는, 구형 입자(589)가 제공된다. 각 구형 입자(589)는, 흑색 영역(590a), 백색 영역(590b), 및 이들 영역 주위의 액체로 채워진 공동(cavity)(594)을 포함한다. 구형 입자(589)의 주위는 수지 등의 충전재(595)로 채워지고 있다(도 15 참조). 본 실시예에서, 제1 전극층(587)은 화소 전극에 대응하고, 제2 전극층(588)은 공통 전극에 대응한다. 제2 전극층(588)은, 박막 트랜지스터(581)와 동일한 기판(580) 위에 제공된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 제2 전극층(588)은, 기판쌍(580 및 596) 사이에 제공된 도전성 입자를 통해 공통 전위선에 전기적으로 접속될 수 있다.
또, 트위스트 볼 대신에, 전기영동 소자를 이용할 수도 있다. 투명한 액체와, 양으로 대전된 흰색 미립자와, 음으로 대전된 검은색 미립자를 봉입한 직경이 약 10μm 내지 200μm인 마이크로캡슐이 이용된다. 제1 전극층과 제2 전극층 사이에 제공되는 마이크로캡슐에서, 제1 전극층과 제2 전극층에 의해 전계가 인가될 때, 흰색 미립자와 검은색 미립자가 반대 방향으로 이동해, 흰색 또는 검은색을 표시할 수가 있다. 이 원리를 이용한 표시 소자가 전기영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불리고 있다. 전기영동 표시 소자는, 액정 표시 소자에 비해 높은 반사율을 갖기 때문에, 보조 라이트가 불필요하고, 소비 전력이 작으며, 어슴푸레한 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않는 때에도, 한 번 표시된 상이 유지될 수 있다. 따라서, 표시 기능부를 갖는 반도체 장치(간단히, 표시 장치, 또는 표시 장치를 구비한 반도체 장치라고도 함)가 전파 발신원으로부터 멀리 있더라도, 표시된 상이 보존될 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼가 제조될 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현할 수 있다.
(실시예 7)
반도체 장치로서 발광 표시 장치의 예를 설명할 것이다. 표시 장치에 포함된 표시 소자로서, 여기서는 전계발광(electroluminescence)을 이용하는 발광 소자를 설명한다. 전계발광을 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자라 불리고, 후자는 무기 EL 소자라 불린다.
유기 EL 소자에서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 발광 유기 화합물을 포함하는 층 내로 전자 및 정공이 주입되어, 전류가 흐른다. 캐리어들(전자 및 정공)이 재결합함으로써, 발광 유기 화합물이 여기된다. 발광 유기 화합물이 여기 상태로부터 기저 상태로 돌아옴으로써, 발광한다. 이와 같은 메카니즘 덕택에, 이러한 발광 소자는, 전류 여기형 발광 소자라 불린다.
무기 EL 소자는, 그 소자 구조에 따라 분산형 무기 EL 소자와 박막형 무기 EL소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더(binder) 내에 분산시킨 발광층을 가지며, 그 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터-재결합형 발광이다. 박막형 무기 EL 소자는, 유전체층들 사이에 발광층을 끼우고, 이것을 전극들 사이에 더 끼운 구조를 가지며, 그 발광 메카니즘은 금속 이온들 중 내측-쉘 전자 천이를 이용하는 국부형 발광이다. 여기서는 발광 소자로서 유기 EL 소자의 예를 설명한다는 점에 주목한다.
도 18은, 반도체 장치의 예로서, 디지털 시간 계조 구동을 적용할 수 있는 화소 구조의 예를 나타낸다.
디지털 시간 계조 구동이 적용될 수 있는 화소의 구조 및 동작을 설명한다. 여기서는, 하나의 화소가 2개의 n채널형의 트랜지스터를 포함하고, 각 트랜지스터는 채널 형성 영역으로서 산화물 반도체층을 포함한다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404), 및 커패시터(6403)를 포함한다. 스위칭용 트랜지스터(6401)의 게이트는 주사선(6406)에 접속되고, 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)은 신호선(6405)에 접속되며, 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)은 구동용 트랜지스터(6402)의 게이트에 접속되고 있다. 구동용 트랜지스터(6402)의 게이트는 커패시터(6403)를 통해 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제1 전극은 전원선(6407)에 접속되며, 구동용 트랜지스터(6402)의 제2 전극은 발광 소자(6404)의 제1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 대응한다. 공통 전극(6408)은, 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극 6408)은 저전원 전위에 설정되어 있다. 저전원 전위란, 전원선(6407)에 설정된 고전원 전위에 기초하여, 저전원 전위가 고전원 전위보다 낮은 (저전원 전위＜고전원 전위) 전위임에 유의한다. 저전원 전위로서는, 예를 들어 GND, 0 V등이 이용될 수 있다. 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)에 인가돼, 발광 소자(6404)에 전류가 공급되어 발광 소자(6404)가 발광된다. 여기서, 발광 소자(6404)가 발광하도록 하기 위하여, 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 임계 전압 이상이 되도록 각각의 전위가 설정된다.
커패시터(6403) 대신에 구동용 트랜지스터(6402)의 게이트 커패시턴스를 이용하면, 커패시터(6403)를 생략할 수 있다는 점에 주목한다. 채널 형성 영역과 게이트 전극 사이에 구동용 트랜지스터(6402)의 게이트 커패시턴스를 형성할 수도 있다.
전압-입력 전압 구동 방법의 경우, 구동용 트랜지스터(6402)의 게이트에는 비디오 신호가 입력되어, 구동용 트랜지스터(6402)가 충분히 온으로 되든지 또는 오프로 되든지의 2개 상태중 어느 하나가 된다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작한다. 구동용 트랜지스터(6402)는 선형 영역에서 동작하기 때문에, 전원선(6407)의 전압보다 높은 전압이 구동용 트랜지스터(6402)의 게이트에 인가된다. 신호선(6405)에는, 전원선 전압 및 구동용 트랜지스터(6402)의 Vth의 합계 전압(전원선 전압＋구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다는 점에 주목한다.
디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 이용하는 경우, 입력 신호를 변경함으로써, 도 18에서와 동일한 화소 구조가 사용될 수 있다.
아날로그 계조 구동을 수행하는 경우, 구동용 트랜지스터(6402)의 게이트에는, 발광 소자(6404)와 구동용 트랜지스터(6402)의 Vth의 합계 전압(발광 소자(6404)의 순방향 전압＋구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압이란, 소망 휘도를 달성하기 위한 전압을 말하며, 적어도 순방향 임계 전압을 포함한다. 구동용 트랜지스터(6402)가 포화 영역에서 동작하게 하는 비디오 신호를 입력하여, 발광 소자(6404)에 전류를 공급할 수 있다. 구동용 트랜지스터(6402)가 포화 영역에서 동작할 수 있도록 하기 위해, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호를 이용할 때, 비디오 신호에 따라 발광 소자(6404)에 전류를 공급하여 아날로그 계조 구동을 수행하는 것이 가능하다.
도 18에 나타낸 화소 구성은, 이것으로 한정되지 않는다는 점에 주목한다. 예를 들어, 도 18에 나타낸 화소에, 스위치, 저항, 커패시터, 트랜지스터 또는 논리 회로등을 추가할 수도 있다.
그 다음, 발광 소자의 구조가 도 19a 내지 19c를 참조하여 설명된다. 여기서는, n채널 구동용 TFT를 예로서 들어, 화소의 단면 구조를 설명한다. 도 19a, 19b, 및 19c에 나타낸 반도체 장치에 사용되는 구동용 TFT(7001, 7011, 및 7021)는, 실시예 1에 설명된 박막 트랜지스터와 유사한 방식으로 형성될 수 있으며, 각각은, 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터이다. 대안으로서, 구동용 TFT(7001, 7011, 및 7021)로서, 실시예 2 또는 실시예 3에 설명된 박막 트랜지스터를 사용할 수도 있다.
발광 소자로부터 방출된 광을 추출하기 위하여, 애노드(anode)와 캐소드(cathode) 중 적어도 하나가 광을 투과시킬 것이 요구된다. 기판 위에 박막 트랜지스터 및 발광 소자를 형성한다. 발광 소자는, 기판의 반대 면을 통해 광을 추출하는 상부면 방출 구조나; 기판측의 면을 통해 광을 추출하는 하부면 방출 구조나; 기판측 및 기판과는 반대측의 면을 통해 광을 추출하는 양면 방출 구조를 가질 수 있다. 화소 구조는, 이들 방출 구조들 중 임의의 구조를 갖는 발광 소자에 적용될 수 있다.
도 19a를 참조하여 상부면 방출 구조를 갖는 발광 소자를 설명한다.
도 19a는, 구동용 TFT(7001)가 n채널형 TFT이고 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출되는 화소의 단면도이다. 도 19a에서, 발광 소자(7002)의 캐소드(7003)는 구동용 TFT(7001)에 전기적으로 접속되고, 발광층(7004) 및 애노드(7005)가 이 순서로 캐소드(7003) 위에 적층되어 있다. 캐소드(7003)는, 일 함수가 작고 광을 반사하는 다양한 도전 재료를 이용하여 형성될 수 있다. 예를 들어, 바람직하게는 Ca, Al, MgAg, AlLi 등이 사용된다. 발광층(7004)은, 단일 층 또는 적층된 복수의 층을 이용하여 형성할 수 있다. 복수의 층을 이용하여 발광층(7004)을 형성하는 경우, 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층을 이 순서대로 캐소드(7003) 위에 적층함으로써 발광층(7004)을 형성한다. 그러나, 이러한 층들을 모두 형성할 필요는 없다. 애노드(7005)는, 산화 텅스텐을 포함한 인듐 산화물막, 산화 텅스텐을 포함한 인듐 아연 산화물막, 산화 티타늄을 포함한 인듐 산화물막, 산화 티타늄을 포함한 인듐 주석 산화물막, 인듐 주석 산화물(이하, ITO라고 불림)막, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물과 같은 투광성 도전막을 이용하여 형성된다.
발광 소자(7002)는, 캐소드(7003) 및 애노드(7005) 사이에 발광층(7004)이 끼어 있는 영역에 대응한다. 도 19a에 나타낸 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출된다.
그 다음, 하부면 방출 구조를 갖는 발광 소자를 도 19b를 참조하여 설명한다. 도 19b는, 구동용 TFT(7011)가 n형 TFT이고 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출되는 경우의 화소의 단면도이다. 도 19b에서, 구동용 TFT(7011)에 전기적으로 접속된 투광성 도전막(7017) 위에, 발광 소자(7012)의 캐소드(7013)가 형성되고, 발광층(7014) 및 애노드(7015)는 이 순서대로 캐소드(7013) 위에 적층되고 있다. 애노드(7015)가 투광성을 가질 때 애노드(7015)를 덮도록 광을 반사 또는 차단하기 위한 차광막(7016)이 형성될 수도 있다. 캐소드(7013)의 경우, 일 함수가 작은 도전성 재료로 캐소드(7013)를 형성하기만 한다면, 도 19a의 경우와 마찬가지로, 다양한 재료를 이용할 수 있다. 캐소드(7013)는, 광을 투과시킬 수 있는 두께(바람직하게는, 약 5 nm 내지 30 nm정도)를 갖도록 형성된다. 예를 들어, 20 nm의 두께를 갖는 알루미늄막을 캐소드(7013)로서 이용할 수 있다. 도 19a의 경우와 유사하게, 발광층(7014)은 단일층을 이용하여 형성하거나 또는 복수의 층을 적층하여 형성할 수도 있다. 애노드(7015)는 광을 투과시킬 필요는 없지만, 도 19a의 경우에서와 같이, 투광성 도전 재료를 이용하여 형성될 수 있다. 차광막(7016)으로서, 예를 들어 광을 반사하는 금속등을 이용할 수가 있지만, 금속막으로 한정되지 않는다. 예를 들어, 검정색의 색소를 첨가한 수지등을 이용할 수도 있다.
발광 소자(7012)는, 캐소드(7013)와 애노드(7015) 사이에 발광층(7014)이 끼어 있는 영역에 대응한다. 도 19b에 나타낸 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출된다.
그 다음, 양면 방출 구조를 갖는 발광 소자를, 도 19c를 참조하여 설명한다. 도 19c에서, 구동용 TFT(7021)에 전기적으로 접속된 투광성 도전막(7027) 위에, 발광 소자(7022)의 캐소드(7023)가 형성되고, 발광층(7024) 및 애노드(7025)는 이 순서대로 캐소드(7023) 위에 적층되고 있다. 도 19a의 경우에서와 같이, 일 함수가 작은 도전성 재료를 이용하여 캐소드(7023)를 형성하기만 한다면, 캐소드(7023)는 다양한 재료를 이용하여 형성될 수 있다. 캐소드(7023)는, 광을 투과시킬 수 있는 두께를 갖도록 형성된다. 예를 들어, 캐소드(7023)로서 20nm 두께의 알루미늄 막이 사용될 수 있다. 도 19a에서와 같이, 발광층(7024)은 단일층을 이용하여 형성되거나 또는 복수의 층을 적층하여 형성될 수 있다. 애노드(7025)는, 도 19a의 경우에서와 같이, 투광성 도전 재료를 이용하여 형성될 수 있다.
발광 소자(7022)는, 캐소드(7023), 발광층(7024), 및 애노드(7025)가 서로 중첩하고 있는 영역에 대응한다. 도 19c에 도시된 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7022)로부터 애노드(7025) 및 캐소드(7023) 측으로 광이 방출된다.
비록 여기서는 발광 소자로서 유기 EL 소자를 설명하였지만, 발광 소자로서 무기 EL 소자를 제공할 수도 있다는 점에 주목한다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)가 발광 소자에 전기적으로 접속되어 있는 예를 설명하였지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구조를 이용할 수도 있다는 점에 주목한다.
반도체 장치의 구조는 도 19a 내지 19c에 도시된 구조만으로 제한되는 것은 아니고, 본 명세서에 개시된 기술에 기초하여 다양한 방식으로 변형될 수 있다는 점에 주목한다.
그 다음, 반도체 장치의 한 실시예에 대응하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면을, 도 17의 (a) 및 (b)를 참조하여 설명한다. 도 17의 (a)는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광소자가, 밀봉재에 의해 제1 기판과 제2 기판 사이에서 밀봉되어 있는, 패널의 평면도이다. 도 17의 (b)는, 도 17의 (a)의 라인 H-I를 따른 단면도이다.
제1 기판(4501) 위에 제공된 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록, 밀봉재(4505)가 제공되고 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b) 위에, 제2 기판(4506)이 제공되고 있다. 따라서, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)는, 제1 기판(4501), 밀봉재(4505), 및 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되고 있다. 이런 식으로, 패널이 외부 대기에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(라미네이트 필름, 자외선 경화 수지 필름등)이나 커버재로 패널을 패키징(밀봉)하는 것이 바람직하다.
제1 기판(4501) 위에 제공된 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)는 각각, 복수의 박막 트랜지스터를 포함하며, 화소부(4502)에 포함된 박막 트랜지스터(4510)와 신호선 구동 회로(4503a)에 포함된 박막 트랜지스터(4509)가 도 17의 (b)에 예로서 도시되어 있다.
박막 트랜지스터(4509 및 4510)를 위해, 실시예 3에서 설명된 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터가 이용될 수 있다. 대안으로서, 실시예 1 또는 실시예 2에서 설명된 박막 트랜지스터를 적용할 수도 있다. 박막 트랜지스터(4509 및 4510)는 n채널형 박막 트랜지스터이다.
게다가, 참조 번호(4511)는 발광 소자를 가리킨다. 발광 소자(4511)에 포함된 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되고 있다. 발광 소자(4511)의 구조는, 제1 전극층(4517), 전계발광층(4512), 제2 전극층(4513)을 포함하는 적층 구조이지만, 이것으로만 한정되지 않는다는 점에 주목한다. 발광 소자(4511)로부터 광이 추출되는 방향 등에 따라, 발광 소자(4511)의 구조는 적절하게 변경될 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성된다. 감광성 재료를 이용하여 격벽(4520)을 형성하고 제1 전극층(4517) 위에 개구부를 형성하여, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되도록 하는 것이 바람직하다.
전계 발광층(4512)은, 단일 층 또는 적층된 복수의 층을 이용하여 형성될 수 있다.
발광 소자(4511) 내에 산소, 수소, 수분, 이산화탄소등이 침입하지 않도록 하기 위해, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성할 수도 있다. 보호막으로서는, 질화 규소막, 질화 산화 규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b), 또는 화소부(4502)에 공급되는 각종 신호 및 전위가, FPC(4518a 및 4518b)로부터 공급되고 있다.
접속 단자 전극(4515)은, 발광 소자(4511)에 포함된 제1 전극층(4517)과 동일한 도전막으로부터 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509 및 4510)에 포함된 소스 전극층 및 드레인 전극층과 동일한 도전막으로부터 형성된다.
접속 단자 전극(4515)는, 이방성 도전막(4519)을 통해 FPC(4518a)에 포함된 단자에 전기적으로 접속되고 있다.
발광 소자(4511)로부터 광이 추출되는 방향에 위치하는 제2 기판(4506)은 투광성을 가질 필요가 있다. 그 경우, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성 재료가 제2 기판(4506)에 사용된다.
또, 충전재(4507)로서, 질소나 아르곤 등의 불활성 기체 외에도, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있다. 예를 들어, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들어, 충전재로서 질소가 이용된다.
또한, 필요하다면, 편광판, 또는 원 편광판(타원 편광판을 포함), 위상차판(1/4파장 판 또는 1/2파장 판), 또는 칼라 필터와 같은 광학 필름이 발광 소자의 발광면 위에 적절하게 제공될 수도 있다. 또한, 편광판 또는 원 편광판에 반사 방지막을 제공할 수도 있다. 예를 들어, 표면 상의 요철에 의해 반사광이 확산되어 눈부심을 저감할 수 있는 안티-글래어 처리(anti-glare treatment)를 수행할 수 있다.
신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 구동 회로에 탑재될 수 있다. 대안으로서, 신호선 구동 회로 단독 또는 그 일부, 또는 주사선 구동 회로 단독 또는 그 일부만이 별도로 형성되어 탑재될 수 있다. 본 실시예는 도 17의 (a) 및 (b)에 나타낸 구조만으로 한정되지 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(디스플레이 패널)를 제조할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 8)
본 명세서에서 개시하는 반도체 장치는 전자 페이퍼에 적용될 수 있다. 전자 페이퍼는, 데이터를 표시할 수 있는 것이라면 다양한 분야의 전자 기기에 이용될 수 있다. 예를 들어, 전자 페이퍼는, 전자 서적(전자 북) 리더, 포스터, 전철등의 탈 것의 차내 광고, 신용 카드 등의 각종 카드의 표시등에 적용될 수 있다. 이와 같은 전자 기기의 예를 도 27에 나타낸다.
도 27은, 전자 서적 리더(2700)의 일례를 나타낸다. 예를 들어, 전자 서적 리더(2700)는, 2개의 하우징, 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701) 및 하우징(2703)은 경첩(2711)에 의해 결합되어, 전자 서적 리더(2700)가 경첩(2711)을 축으로 하여 개폐될 수 있다. 이와 같은 구조에 의해, 전자 서적 리더(2700)가 종이 서적처럼 동작할 수 있다.
표시부(2705) 및 표시부(2707)는, 각각 하우징(2701) 및 하우징(2703)에 병합된다. 표시부(2705) 및 표시부(2707)는 하나의 화상 또는 상이한 화상을 표시할 수 있다. 표시부(2705) 및 표시부(2707)가 상이한 화상을 표시하는 경우, 예를 들어, 우측의 표시부(도 27에서는 표시부(2705))는 텍스트를 표시하고, 좌측의 표시부(도 27에서는 표시부(2707))는 그래픽을 표시할 수 있다.
도 27은, 하우징(2701)에 조작부등이 제공되어 있는 예를 나타내고 있다. 예를 들어, 하우징(2701)에는 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등이 제공되고 있다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 표시부가 제공되어 있는 하우징 상의 면에는, 키보드, 포인팅 장치 등도 역시 제공될 수 있다는 점에 주목한다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블과 같은 각종 케이블에 접속가능한 단자 등), 기록 매체 삽입부등이 제공될 수도 있다. 게다가, 전자 서적 리더(2700)는, 전자 사전의 기능을 가질 수도 있다.
전자 서적 리더(2700)는, 무선으로 데이터를 송수신 할 수 있는 구성을 가질 수도 있다. 무선 통신을 통해, 전자 서적 서버로부터 원하는 서적 데이터 등을 구입해, 다운로드할 수 있다.
(실시예 9)
본 명세서에서 개시하는 반도체 장치는 (게임기를 포함한) 다양한 전자 기기에 적용될 수 있다. 전자 기기의 예로서는, 텔레비젼 장치(텔레비젼 또는 텔레비젼 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 오디오 재생 장치, 파칭코기 등의 대형 게임기 등이 포함된다.
도 28a는, 텔레비젼 세트(9600)의 일례를 나타내고 있다. 텔레비젼 세트(9600)에서, 표시부(9603)는 하우징(9601) 내에 병합된다. 표시부(9603)는 화상을 표시할 수 있다. 여기서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비젼 세트(9600)는, 하우징(9601)의 조작 스위치 또는 별개의 리모콘(9610)에 의해 작동될 수 있다. 리모콘(9610)의 조작 키(9609)에 의해 채널이나 음량을 제어하여 표시부(9603)에 표시되는 영상을 제어할 수 있다. 또한, 리모콘(9610)에는, 리모콘(9610)으로부터 출력되는 데이터를 표시하기 위한 표시부(9607)가 제공될 수 있다.
텔레비젼 세트(9600)에는, 수신기, 모뎀등이 제공될 수 있다는 점에 주목한다. 수신기를 사용하여, 일반적인 텔레비젼 방송을 수신할 수 있다. 또한, 텔레비젼 세트(9600)가 모뎀을 통해 유선 또는 무선에 의해 통신 네트워크에 접속될 때, 단방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또한 수신자들간 등)의 데이터 통신이 수행될 수 있다.
도 28b는, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들어, 디지털 포토 프레임(9700)에서, 표시부(9703)는 하우징(9701) 내에 병합된다. 표시부(9703)는 다양한 화상을 표시할 수 있다. 예를 들어, 표시부(9703)는 디지털 카메라등으로 촬영한 화상 데이터를 표시하며, 통상의 사진 프레임으로서 기능할 수가 있다.
디지털 포토 프레임(9700)에는, 조작부, 외부 접속용 단자(USB 단자, USB 케이블과 같은 다양한 케이블에 접속 가능한 단자 등), 기록 매체 삽입부 등이 제공된다는 점에 주목한다. 비록 이러한 구성들은, 표시부가 제공되는 면 위에 제공될 수 있지만, 디지털 포토 프레임(9700)의 설계를 위해 측면이나 배면에 제공하는 것이 바람직하다. 예를 들어, 디지털 카메라로 촬영한 화상 데이터를 저장하는 메모리를 디지털 포토 프레임의 기록 매체 삽입부 내에 삽입함으로써, 화상 데이타를 전송하여 표시부(9703)에 표시할 수 있다.
디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수도 있다. 원하는 화상 데이타를 무선으로 전송하여 표시하는 구조를 이용할 수도 있다.
도 29a는 휴대형 오락 기기이며, 연결부(9893)에 의해 개폐 가능하게 연결된 2개의 하우징, 즉, 하우징(9881)과 하우징(9891)을 포함한다. 표시부(9882) 및 표시부(9883)는 각각 하우징(9881) 및 하우징(9891)에 병합된다. 또한, 도 29a에 도시된 휴대형 오락 기기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광,액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 향기나 또는 적외선을 측정하는 기능을 포함하는 센서), 마이크로폰(9889) 등을 포함한다. 물론, 휴대형 오락 기기의 구조는 전술된 것만으로 한정되지 않으며, 적어도 본 명세서에 개시된 반도체 장치를 갖춘 다른 구조도 이용할 수 있다. 휴대형 오락 기기는, 적절하다면 다른 부속 장비를 포함할 수도 있다. 도 29a에 도시된 휴대형 오락 기기는, 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능, 및 무선 통신을 통해 다른 휴대형 오락 기기와 정보를 공유하는 기능을 가진다. 도 29a에 나타낸 휴대형 오락 기기의 기능은 전술된 것만으로 한정되지 않고, 다양한 기능을 가질 수가 있다는 점에 주목한다.
도 29b는, 대형 오락 기기인 슬롯 머신(9900)의 일례를 나타내고 있다. 슬롯 머신(9900)에서, 표시부(9903)는 하우징(9901) 내에 병합된다. 또한, 슬롯 머신(9900)은, 스타트 레바나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 포함한다. 물론, 슬롯 머신(9900)의 구조는 전술된 것만으로 한정되지 않으며, 적어도 본 명세서에 개시된 반도체 장치를 갖춘 다른 구조도 이용할 수 있다. 슬롯 머신(9900)은, 적절하다면 다른 부속 장비를 포함할 수도 있다.
도 30a는, 휴대형 컴퓨터의 일례를 나타내는 사시도이다.
도 30a의 휴대형 컴퓨터에서, 표시부(9303)를 갖는 상부 하우징(9301)과 키보드(9304)를 갖는 하부 하우징(9302)은, 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 경첩 유니트를 닫음으로써 서로 중첩할 수 있다. 도 30a의 휴대형 컴퓨터는 운반하기 편리할 수 있으며, 입력을 위해 키보드를 사용하는 경우에는, 경첩 유닛이 개방되고, 사용자는 표시부(9303)를 보면서 데이터를 입력할 수 있다.
하부 하우징(9302)은, 키보드(9304) 외에도, 입력을 수행할 수 있는 포인팅 장치(9306)를 포함한다. 또한, 표시부(9303)가 터치 입력 패널일 때, 표시부의 일부를 터치함으로써 입력을 수행할 수 있다. 하부 하우징(9302)은 CPU나 하드 디스크와 같은 연산 기능부를 포함한다. 또한, 하부 하우징(9302)은, 또 다른 장치, 예를 들어, USB의 통신 규격에 따른 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은, 상부 하우징(9301) 내부에 슬라이드시켜 수납할 수 있는 표시부(9307)를 가지고 있어 넓은 표시 화면을 가질 수 있다. 또한, 사용자는 상부 하우징(9301)에 수납할 수 있는 표시부(9307)의 화면의 방향을 조절할 수 있다. 상부 하우징(9301)에 수납할 수 있는 표시부(9307)가 터치 입력 패널일 때, 입력은, 상부 하우징(9301)에 수납할 수 있는 표시부(9307)의 일부를 터치함으로써 수행될 수 있다.
표시부(9303) 또는 상부 하우징(9301)에 수납가능한 표시부(9307)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자와 같은 발광 표시 패널등의 영상 표시 장치를 이용하여 형성된다.
또한, 도 30a의 휴대형 컴퓨터는, 수신기등을 갖추고, 텔레비젼 방송을 수신해 영상을 표시부에 표시할 수 있다. 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 경첩 유니트를 닫힌 상태로 유지한 채, 표시부(9307)를 슬라이드시켜 디스플레이부(9307)의 전체 화면을 노출시키면, 사용자는 텔레비젼 방송을 볼 수 있다. 이 경우, 경첩 유니트는 개방되지 않고 표시부(9303)에서 표시는 수행되지 않는다. 또한, 텔레비젼 방송을 표시하기 위한 회로만의 기동이 수행된다. 따라서, 전력이 최소한으로 소비될 수 있어, 배터리 용량이 한정되어 있는 휴대형의 컴퓨터에 대해 유용하다.
도 30b는, 손목 시계와 같이 사용자의 손목에 착용할 수 있는 휴대 전화의 일례를 나타내는 사시도이다.
이 휴대 전화는, 적어도 전화 기능을 포함하는 통신 장치 및 배터리를 포함하는 본체; 본체를 손목에 장착하기 위한 밴드부; 손목에 대한 밴드부의 고정 상태를 조절하는 조절부(9205); 표시부(9201); 스피커(9207); 및 마이크(9208)로 구성되어 있다.
또한, 본체는, 조작 스위치(9203)를 포함한다. 조작 스위치(9203)는, 전원을 켜기 위한 스위치나, 표시 변환 스위치나, 촬상 개시 지시용 스위치로 역할하는 것 외에도, 예를 들어, 누르면 인터넷용의 프로그램이 기동되는 스위치로서 역할할 수 있으며, 대응하는 각각의 기능을 가질 수 있다.
이 휴대 전화로의 입력은, 손가락이나 입력 펜등으로 표시부(9201)를 터치하거나, 조작 스위치(9203)를 작동하거나, 또는 마이크로폰(9208) 내에 음성울 입력함으로써 이루어진다. 도 30b에는 표시부(9201)에 표시된 표시 버턴(9202)이 도시되어 있다는 점에 주목한다. 입력은, 손가락등으로 표시된 버턴(9202)을 터치함으로써 수행될 수 있다.
또한, 본체는, 카메라 렌즈를 통해 형성되는 피사체의 상을 전자 화상 신호로 변환하는 기능을 갖는 촬상 수단을 포함하는 카메라부(9206)를 포함한다. 카메라부는 반드시 제공될 필요는 없다는 점에 주목한다.
도 30b에 나타낸 휴대 전화는, 텔레비젼 방송 수신기등을 갖추고, 텔레비젼 방송을 수신해 영상을 표시부(9201)에 표시할 수가 있다. 또한, 도 30b에 나타낸 휴대 전화는, 메모리와 같은 기억 장치등을 갖추고, 텔레비젼 방송을 메모리에 녹화할 수 있다. 도 30b에 나타낸 휴대 전화는, GPS와 같은, 위치 정보를 수집하는 기능을 가질 수도 있다.
액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자와 같은 발광 표시 패널등의 영상 표시 장치가 표시부(9201)로서 이용된다. 도 30b에 나타낸 휴대 전화는, 소형이고 경량이기 때문에, 도 30b에 나타낸 휴대 전화의 배터리 용량은 한정되어 있다. 표시부(9201)를 위한 표시 장치로서, 낮은 소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다.
도 30b는 손목에 착용하는 전자 기기를 나타냈지만, 본 실시예는, 휴대할 수 있는 형상을 이용한다면, 이것으로만 제한되지 않는다는 점에 주목한다.
(실시예 10)
본 실시예에서, 실시예 1과는 부분적으로 상이한 제조 공정의 일례가 설명된다. 소스 전극층 및 드레인 전극층(405a 및 405b)의 형성 후에 탈수화 또는 탈수소화를 위한 열처리가 수행되는 예가 도 31a 내지 도 31d에 도시된다. 도 6a 내지 6d와 동일한 부분에는 동일한 참조 번호를 이용하여 설명한다는 점에 주목한다.
실시예 1과 유사한 방식으로, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(430)이 형성된다(도 31a 참조).
산화물 반도체층(430) 위에 소스 전극층 및 드레인 전극층(405a 및 405b)이 형성되고, 산화물 반도체층(430)이 부분적으로 에칭되어 산화물 반도체층(441)이 형성된다(도 31b 참조).
그 다음, 산화물 반도체층(441)과 소스 전극층 및 드레인 전극층(405a 및 405b)이 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하에서 또는 감압하에서 열처리되고 서냉된다. 이 열처리에 의해 산화물 반도체층(441)은 탈수화 또는 탈수소화되어, 산화물 반도체층(441)의 저항이 감소된다. 따라서, 저저항 산화물 반도체층(432)이 형성된다(도 31c 참조). 소스 전극층 및 드레인 전극층(405a 및 405b)으로서, 텅스텐 또는 몰리브덴과 같은 열처리를 견딜 수 있는 내열성을 갖는 재료를 이용하는 것이 바람직하다는 점에 주목한다.
열처리 및 서냉 후에, 대기에 노출되지 않고 스퍼터링법 또는 PCVD법에 의해 산화물 반도체층(432)에 접하여 산화물 절연막(407)이 형성된다. 스퍼터링법 또는 PCVD법에 의해 저저항 산화물 반도체층(432)에 접하여 산화물 절연막(407)을 형성하면, 저저항 산화물 반도체층(432)에 있어서, 적어도 산화물 절연막(407)과 접하는 영역이 증가된 저항을 가져(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 미만, 한층 더 바람직하게는 1×1014/cm3 이하로 저감됨), 고저항 산화물 반도체 영역을 얻을 수 있다. 따라서, 산화물 반도체층(432)은, 고저항 산화물 반도체 영역을 갖는 반도체층(403)(제3 산화물 반도체층)이 되어, 박막 트랜지스터(470)를 완성할 수 있다(도 31d 참조).
상기 탈수화 또는 탈수소화를 위한 열처리를 수행함으로써, 산화물 반도체층에 포함된 불순물(H2O, H, OH등)이 저감되고, 캐리어 농도가 증가된다. 그 후, 서냉이 수행된다. 그 다음, 산화물 반도체층에 접한 산화물 절연막의 형성 등을 수행하여, 캐리어 농도가 저감된다. 따라서, 박막 트랜지스터(470)의 신뢰성을 향상시킬 수 있다.
또한, 이 실시예는 실시예 1과 자유로이 결합될 수 있다.
(실시예 11)
반도체 장치 및 반도체 장치의 제조 방법을 도 32를 참조하여 설명한다. 실시예 1과 동일하거나 유사한 기능을 가지는 부분은, 실시예 1에서 설명된 것과 유사한 방식으로 형성될 수 있다; 따라서, 반복적 설명은 생략한다.
도 32에 나타낸 박막 트랜지스터(471)는, 게이트 전극층(401)(예를 들어, 제1 도전층) 및 반도체층(403)의 채널 영역과 중첩하도록 중간에 절연막을 개재시켜 도전층(409)(예를 들어, 제2 도전층)을 제공하는 예이다.
도 32는 반도체 장치에 포함된 박막 트랜지스터(471)의 단면도이다. 박막 트랜지스터(471)는 바텀-게이트 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 반도체층(403), 소스 전극층 및 드레인 전극층(405a 및 405b) 및 도전층(409)을 포함한다. 도전층(409)은, 게이트 전극층(401)과 중첩하도록 산화물 절연막(407) 위에 제공되고 있다.
도전층(409)은, 게이트 전극층(401) 또는 소스 전극층 및 드레인 전극층(405a 및 405b)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 화소 전극층을 제공하는 경우, 도전층(409)은 화소 전극과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 본 실시예에서는, 도전층(409)은 티타늄막, 알루미늄막, 및 티타늄막의 적층을 이용하여 형성된다.
도전층(409)은, 게이트 전극층(401)과 동일하거나 상이한 전위를 가질 수도 있으며, 제2 게이트 전극층으로서 기능할 수 있다. 또한, 도전층(409)은 플로팅 상태일 수도 있다.
또한, 도전층(409)을 반도체층(403)과 중첩하는 위치에 제공함으로써, 박막 트랜지스터의 신뢰성을 검사하기 위한 바이어스-온도 스트레스 시험(BT 시험)에 있어서, BT 시험 전과 후 사이의 박막 트랜지스터(471)의 임계 전압의 변화량을 저감할 수가 있다. 특히, 기판 온도를 150℃까지 상승시킨 후에 게이트에 -20V의 전압을 인가하는 -BT 시험에 있어서, 임계 전압의 변동을 억제할 수 있다.
본 실시예는 실시예 1과 자유로이 결합될 수 있다.
(실시예 12)
반도체 장치 및 반도체 장치의 제조 방법이, 도 33을 참조하여 설명될 것이다. 실시예 1과 동일하거나 유사한 기능을 가지는 부분은, 실시예 1에서 설명된 것과 유사한 방식으로 형성될 수 있다; 따라서, 반복적 설명은 생략한다.
도 33에 나타낸 박막 트랜지스터(472)는, 게이트 전극층(401) 및 반도체층(403)의 채널 영역과 중첩하도록 중간에 절연막(407) 및 절연층(410)을 개재시켜 도전층(419)을 제공하는 예이다.
도 33은, 반도체 장치에 포함된 박막 트랜지스터(472)의 단면도이다. 박막 트랜지스터(472)는 바텀-게이트 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 반도체층(403), 소스 및 드레인 영역(404a 및 404b), 소스 전극층 및 드레인 전극층(405a 및 405b) 및 도전층(419)을 포함한다. 도전층(419)은, 게이트 전극층(401)과 중첩하도록 산화물 절연막(407) 및 절연층(410) 위에 제공되고 있다.
본 실시예에서는, 산화물 절연막(407) 위에 평탄화막 역할을 하는 절연층(410)을 적층하고, 소스 전극층 또는 드레인 전극층(405b)에 이르는 통로를 산화물 절연막(407) 및 절연층(410)에 형성한다. 절연층(410) 위에, 그리고 산화물 절연막(407) 및 절연층(410)에 형성된 통로에, 도전막을 형성하여, 원하는 형상으로 에칭하여 도전층(419) 및 화소 전극층(411)을 형성한다. 이와 같은 식으로, 동일한 재료 및 방법을 이용하여, 화소 전극층(411)과 함께 도전층(419)을 형성할 수 있다. 본 실시예에서, 화소 전극층(411) 및 도전층(419)은, 산화 규소를 포함한 산화 인듐 - 산화 주석 합금(산화 규소를 포함한 In-Sn-O계 산화물)을 이용하여 형성된다.
도전층(419)은, 게이트 전극층(401) 또는 소스 전극층 및 드레인 전극층(405a 및 405b)과 유사한 재료 및 방법을 이용하여 형성될 수 있다.
도전층(419)은, 게이트 전극층(401)과 동일하거나 상이한 전위를 가질 수도 있으며, 제2 게이트 전극층으로서 기능할 수 있다. 또한, 도전층(419)은 플로팅 상태일 수도 있다.
또한, 도전층(419)을 반도체층(403)과 중첩하는 위치에 제공하는 경우, 박막 트랜지스터의 신뢰성을 검사하기 위한 바이어스-온도 스트레스 시험(BT 시험)에 있어서, BT 시험 전과 후 사이의 박막 트랜지스터(472)의 임계 전압의 변화량을 저감할 수가 있다.
본 실시예는 실시예 1과 자유로이 결합될 수 있다.
(실시예 13)
본 실시예에서는, 채널 스톱형의 박막 트랜지스터(1430)의 일례가 도 34a 내지 34c를 참조하여 설명된다. 도 34c는, 박막 트랜지스터의 상부도의 일례를 나타내며, 점선 Z1-Z2를 따른 단면도가 도 34b에 대응한다. 본 실시예에서는, 박막 트랜지스터(1430)의 산화물 반도체층에 갈륨이 포함되지 않는 일례가 설명된다.
도 34a에서와 같이, 게이트 전극층(1401)이 기판(1400) 위에 형성된다. 그 다음, 게이트 전극층(1401)을 덮는 게이트 절연층(1402) 위에 산화물 반도체층이 형성된다.
본 실시예에서는, Sn-Zn-O계의 산화물 반도체를 이용하여 스퍼터링법에 의해 산화물 반도체층을 형성한다. 산화물 반도체층에 갈륨이 이용되지 않을 때, 산화물 반도체층의 형성시에 값비싼 타겟이 이용되지 않기 때문에 비용을 저감할 수 있다.
산화물 반도체막의 성막 직후 또는 산화물 반도체막의 패터닝 후에, 탈수화 또는 탈수소화를 수행한다.
탈수화 또는 탈수소화를 수행하기 위해, (질소, 또는 헬륨, 네온, 아르곤 등의) 불활성 가스 분위기하 또는 감압하에서 열처리를 수행한 다음, 불활성 분위기하에서 서냉한다. 열처리는, 200℃이상 600℃이하, 바람직하게는 400℃이상 450℃이하에서 수행된다. 불활성 가스 분위기하 또는 감압하의 열처리 및 서냉에 의해, 산화물 반도체층은 저감된 저항을 가질 수 있어(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 이상으로 증가됨), 저저항 산화물 반도체층(1403)을 제공할 수 있다(도 34a 참조).
그 다음, 산화물 반도체층(1403)에 접하여 채널 보호층(1418)을 제공한다. 채널 보호층(1418)은, 제조 공정 동안 산화물 반도체층(1403)의 채널 형성 영역이 데미지를 입는 것(예를 들어, 에칭시의 플라스마나 에칭제에 기인한 두께 감소)을 방지할 수 있다. 따라서, 박막 트랜지스터(1430)의 신뢰성을 향상시킬 수 있다.
또한, 탈수화 또는 탈수소화 후, 대기에 노출되지 않고 연속적으로 채널 보호층(1418)을 형성할 수 있다. 대기에 노출시키지 않고 연속적으로 막을 형성함으로써, 대기 성분이나 대기중에 부유하는 불순물 원소에 그 계면이 오염되지 않은 적층된 층들의 계면을 얻을 수 있다. 따라서, 박막 트랜지스터의 특성 격차를 저감할 수 있다.
스퍼터링법, PCVD법 등에 의해 산화물 절연막인 채널 보호층(1418)이 저저항 산화물 반도체층(1403)에 접하여 형성되면, 저저항 산화물 반도체층(1403)에 있어서, 적어도 채널 보호층(1418)과 접하는 영역이 증가된 저항을 가질 수 있다(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 미만, 한층 더 바람직하게는 1×1014/cm3 이하로 저감됨). 따라서, 고저항 산화물 반도체 영역을 얻을 수 있다. 반도체 장치의 제조 공정 동안에, 불활성 기체 분위기하(또한 감압하)에서의 열처리, 서냉 및 산화물 절연막의 형성 등에 의해 산화물 반도체층에서의 캐리어 농도를 증가 및 감소시키는 것이 중요하다.
채널 보호층(1418)은, 산소를 포함한 무기 재료(산화 규소, 산화 질화 규소, 질화 산화 규소등)를 이용하여 형성될 수 있다. 형성 방법으로서, 플라스마 CVD법이나 열 CVD법과 같은 증착법, 또는 스퍼터링법을 이용할 수 있다. 채널 보호층(1418)은, 성막된 막의 형상을 에칭함으로써 가공된다. 여기서는, 스퍼터링법에 의해 산화 규소막을 형성하고 포토리소그래피에 의해 형성된 마스크를 이용한 에칭에 의해 가공하는 방식으로, 채널 보호층(1418)을 형성한다.
그 다음, 채널 보호층(1418) 및 산화물 반도체층(1403) 위에 n+ 층(1406a 및 1406b)을 형성한다. 본 실시예에서는, 소스 영역 또는 드레인 영역으로서 역할하는 n+ 층(1406a 및 1406b)은, 산화물 반도체층(1403)의 성막 조건과는 상이한 성막 조건 하에서, Al-Zn-O계 비-단결정 막으로 형성된다. n+ 층(1406a 및 1406b)은, 질소를 포함하는 Al-Zn-O계 비-단결정 막, 즉, Al-Zn-O-N계 비-단결정 막(AZON막이라고도 부름)을 이용하여 형성될 수 있다.
그 다음, n＋층(1406a) 및 n＋층(1406b) 위에, 각각 소스 전극층(1405a) 및 드레인 전극층(1405b)을 형성한다; 따라서, 박막 트랜지스터(1430)가 완성된다(도 34b 참조). 소스 전극층 및 드레인 전극층(1405a 및 1405b)은, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 상기 원소들 중 임의의 원소를 그 성분으로서 포함하는 합금, 상기 원소들 중 임의의 원소의 조합을 포함하는 합금막 등을 이용하여 형성된다. 대안으로서, 소스 전극층 및 드레인 전극층(1405a 및 1405b)은, 상기 중 임의의 것을 포함하는 적층을 가질 수도 있다.
n＋층들(1406a 및 1406b)의 제공은, 금속층인 소스 전극층 및 드레인 전극층(1405a 및 1405b)과 산화물 반도체층(1403) 사이에 양호한 접합을 형성할 수 있으며, 쇼트키 접합을 제공하는 경우에 비해 더 높은 열적 안정성을 허용한다. 또한, 채널에 캐리어를 공급하는 것(소스측), 채널로부터의 캐리어를 안정적으로 흡수하는 것(드레인측), 또는 배선과 산화물 반도체층 사이의 계면에서의 저항 성분의 형성 방지에 있어서, 적극적으로 n＋층을 제공하는 것이 효과적이다. 게다가, 저항이 감소되기 때문에, 높은 드레인 전압에서도 양호한 이동도를 보장받을 수 있다.
또한, 본 실시예는, 전술된 n＋층(1406a 및 1406b)을 포함하는 구조로 한정되지 않으며, n＋층이 제공되지 않는 구조도 이용될 수 있다.
또한, 채널 보호층(1418)이 형성된 후, 질소 분위기하 또는 대기 분위기하(대기중)에서(바람직하게는 150℃이상 350℃ 미만의 온도에서) 박막 트랜지스터(1430)를 열처리할 수도 있다. 예를 들어, 질소 분위기하 250℃에서 1시간 동안 열처리를 수행할 수 있다. 이와 같은 열처리에 있어서, 산화물 반도체층(1403)이 채널 보호층(1418)과 접한 상태로 가열되어, 박막 트랜지스터(1470)의 전기적 특성의 격차를 저감할 수 있다. 이 열처리(바람직하게는 150℃이상 350℃미만)를 수행하는 때에 관해서는, 채널 보호층(1418)의 형성 이후라면, 특별한 제한이 없다. 이 열처리가 또 다른 단계에서의 열처리, 예를 들어 수지막 형성시의 열처리나 투명 도전막을 저저항화하기 위한 열처리로서 역할할 때, 공정수를 늘리는 일 없이 실시할 수가 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 14)
반도체 장치 및 반도체 장치의 제조 방법이, 도 35a 및 35b를 참조하여 설명될 것이다. 실시예 13과 동일한 부분 또는 유사한 기능을 갖는 부분 및 동일한 공정은, 실시예 13에서 설명된 방식으로 이루어질 수 있으므로, 반복적 설명은 생략한다.
도 35a에 나타낸 박막 트랜지스터(1431)는, 게이트 전극층(1401) 및 산화물 반도체층(1403)의 채널 영역과 중첩하도록 중간에 채널 보호층(1418) 및 절연층(1407)을 개재시켜 도전층(1409)을 제공하는 구조를 갖는 예이다.
도 35a는, 반도체 장치에 포함된 박막 트랜지스터(1431)의 단면도이다. 박막 트랜지스터(1431)는 바텀-게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(1400) 위에, 게이트 전극층(1401), 게이트 절연층(1402), 산화물 반도체층(1403), 소스 영역 및 드레인 영역(1404a 및 1404b), 소스 전극층 및 드레인 전극층(1405a 및 1405b), 및 도전층(1409)을 포함한다. 도전층(1409)은, 절연층(1407)을 중간에 개재시킨 채, 게이트 전극층(1401)과 중첩하도록 제공된다.
도전층(1409)은, 게이트 전극층(1401) 또는 소스 전극층 및 드레인 전극층(1405a 및 1405b)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 화소 전극층을 제공하는 경우, 도전층(1409)은 화소 전극층과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 본 실시예에서, 도전층(1409)으로서 티타늄막, 알루미늄막, 및 티타늄막의 적층을 이용한다.
도전층(1409)은, 게이트 전극층(1401)과 동일하거나 상이한 전위를 가질 수도 있으며, 제2 게이트 전극층으로서 기능할 수 있다. 또한, 도전층(1409)은 플로팅 상태일 수도 있다.
또한, 산화물 반도체층(1403)과 중첩하는 부분에 도전층(1409)을 제공함으로써, 박막 트랜지스터의 신뢰성을 검사하기 위한 바이어스-온도 스트레스 시험(이하, BT 시험이라고 언급)에 있어서, BT 시험 전과 후 사이의 박막 트랜지스터(1431)의 임계 전압의 변화량을 저감할 수가 있다.
도 35b는, 도 35a와는 부분적으로 상이한 예를 나타낸다. 도 35a와 동일한 부분 및 단계, 또는 유사한 기능을 가지는 부분은, 실시예 35a에서 설명된 것과 유사한 방식으로 이루어질 수 있다; 따라서, 반복적 설명은 생략한다.
도 35b에 나타낸 박막 트랜지스터(1432)는, 게이트 전극층(1401) 및 산화물 반도체층(1403)의 채널 영역과 중첩하도록, 도전층(1409)과 게이트 전극층(1401) 사이에 채널 보호층(1418), 절연층(1407) 및 절연층(1408)을 개재시켜, 도전층( 1409)을 제공하는 구조를 갖는 예이다.
도 35b에서, 절연층(1407) 위에 평탄화막으로서 기능하는 절연층(1408)을 적층한다.
또한, 도 35b는, 소스 영역 및 드레인 영역이 제공되지 않고, 산화물 반도체층(1403)이 소스 전극층 및 드레인 전극층(1405a 및 1405b)과 직접 접하는 구조를 도시한다.
도 35a와 유사한 도 35b의 구조에서, 도전층(1409)이 산화물 반도체층(1403)과 중첩하는 부분에 제공됨으로써, 박막 트랜지스터의 신뢰성을 검사하기 위한 BT 시험에서, BT 시험 전과 후 사이의 박막 트랜지스터(1432)의 임계 전압의 변화량을 저감할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 15)
본 실시예에서, 실시예 1과는 부분적으로 상이한 구조의 일례가 도 36을 참조하여 설명된다. 실시예 1과 동일한 부분 또는 유사한 기능을 갖는 부분 및 공정은, 실시예 1에서 설명된 것과 유사한 방식으로 형성되거나 수행될 수 있어, 반복적 설명은 생략한다.
본 실시예에서는, 제1 산화물 반도체층의 패터닝 후에, (질소, 헬륨, 네온, 또는 아르곤 등의) 불활성 가스 분위기하 또는 감압하에서 열처리를 수행한 다음, 불활성 분위기하에서 서냉을 수행한다. 제1 산화물 반도체층을 상기 분위기하에서 열처리함으로써, 산화물 반도체층(403) 내의 수소 및 수분 등의 불순물을 제거하는 것이 가능하다.
그 다음, 박막 트랜지스터의 소스 영역 및 드레인 영역(n＋층, 버퍼층이라고도 함)으로서 이용되는 제2 산화물 반도체막을 제1 산화물 반도체층 위에 형성한 다음, 도전막을 형성한다.
그 다음, 제1 산화물 반도체층, 및 제2 산화물 반도체막, 도전막을 에칭 공정을 통해 선택적으로 에칭하여, 산화물 반도체층(403), 소스 영역 또는 드레인 영역(n＋층, 버퍼층이라고도 함)(404a 및 404b), 및 소스 전극층 또는 드레인 전극층(405a 및 405b)을 형성한다. 산화물 반도체층(403)은, 그루브 부분(함몰부)를 갖도록 부분적으로 에칭된다는 점에 주목한다.
그 다음, 산화물 절연막(407)으로서의 산화 규소막을 스퍼터링법 또는 PCVD법에 의해 산화물 반도체층(403)에 접하여 형성한다. 저저항 산화물 반도체층에 접하여 형성된 산화물 절연막(407)은, 수분, 수소 이온, 및 OH- 와 같은 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하지 못하게 하는 무기 절연막을 이용하여, 구체적으로는 산화 규소막, 또는 질화 산화 규소막을 이용하여 형성된다.
스퍼터링법이나 PCVD법에 의해 저저항 산화물 반도체층(403)에 접하여 산화물 절연막(407)이 형성되면, 저저항 산화물 반도체층(403)에 있어서, 적어도 산화물 절연막(407)과 접하는 영역이 증가된 저항을 가진다(즉, 캐리어 농도가, 바람직하게는 1×1018/cm3 미만, 한층 더 바람직하게는 1×1014/cm3 이하로 저감됨). 따라서, 고저항 산화물 반도체 영역을 제공할 수 있다. 산화물 반도체층(403)과 접하여 산화물 절연막(407)을 형성함으로써, 산화물 반도체층은 고저항 산화물 반도체 영역을 가진다. 따라서, 박막 트랜지스터(473)가 완성될 수 있다(도 36 참조).
도 36에 나타낸 구조에서, 소스 영역 또는 드레인 영역(n＋층 또는 버퍼층이라고도 함)(404a 및 404b)을 위해 In-Ga-Zn-O계 비-단결정 막을 이용한다.
또한, 반도체층(403)과 소스 전극층 사이에 소스 영역이 제공되고, 반도체층(403)과 드레인 전극층 사이에 드레인 영역이 제공된다. 소스 영역 및 드레인 영역으로서, n형의 도전형을 갖는 산화물 반도체층을 이용한다.
또, 박막 트랜지스터(473)의 소스 영역 또는 드레인 영역(404a 및 404b)에 이용되는 제2 산화물 반도체막은, 채널 형성 영역을 위해 이용되는 제1 산화물 반도체층보다 더 얇으며, 더 높은 도전율(전기 전도도)을 갖는 것이 바람직하다.
또한, 채널 형성 영역에 이용되는 제1 산화물 반도체층은 아몰퍼스 구조를 가지며, 소스 영역 및 드레인 영역에 이용되는 제2 산화물 반도체막은 아몰퍼스 구조안에 결정립(나노 크리스탈)을 포함하는 경우가 있다. 소스 영역 및 드레인 영역에 이용되는 제2 산화물 반도체막 내의 결정립(나노 크리스탈)은 직경 1 nm 내지 10 nm, 전형적으로는 약 2 nm 내지 4 nm이다.
산화물 절연막(407)의 형성 후, 질소 분위기하 또는 대기 분위기하(대기중)에서 박막 트랜지스터(473)에 열처리(바람직하게는 150℃이상 350℃미만)를 수행할 수도 있다. 예를 들어, 질소 분위기하 250℃에서 1시간 동안 열처리를 수행할 수 있다. 이와 같은 열처리에 있어서, 산화물 반도체층(403)이 산화물 절연막(407)에 접한 상태로 가열되어, 박막 트랜지스터(473)의 전기적 특성의 격차를 저감할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
이상의 구조를 갖는 본 발명에 대해, 이하의 실시예와 함께 더욱 구체적인 설명이 이루어질 것이다.
[예 1]
높은 산소 밀도를 갖는 영역 및 낮은 산소 밀도를 갖는 영역을 포함하는 산화물 반도체층에 관하여, 열처리 전과 후 사이의 산소 밀도의 변화가 시뮬레이트되었다. 그 결과가 이 예에서는 도 42 및 도 43을 참조하여 설명될 것이다. 시뮬레이션을 위한 소프트웨어로서, 후지쯔 주식회사의 Materials Explorer 5.0을 이용했다.
도 42는, 시뮬레이션에 이용된 산화물 반도체층의 모델을 나타낸다. 여기서는, 산화물 반도체층(1201)을 위해, 낮은 산소 밀도를 갖는 층(1203) 및 높은 산소 밀도를 갖는 층(1205)을 적층한 구조를 이용하였다.
낮은 산소 밀도를 갖는 층(1203)은, 15개의 In원자, 15개의 Ga원자, 15개의 Zn원자, 및 54개의 O원자를 포함하는 아몰퍼스 구조를 갖도록 형성되었다.
또한, 높은 산소 밀도를 갖는 층(1205)은, 15개의 In원자, 15개의 Ga원자, 15개의 Zn원자, 및 66개의 O원자를 포함하는 아몰퍼스 구조를 갖도록 형성되었다.
산화물 반도체층(1201)의 밀도는 5.9g/cm3로 설정되었다.
그 다음, 산화물 반도체층(1201)에 대해, NVT 앙상블, 온도 250℃의 조건하에, 고전 MD(분자 동역학) 시뮬레이션을 수행했다. 시간 단계는 0.2 fs로 설정되었고, 총 시뮬레이션 시간을 200 ps로 설정했다. 또한, 금속-산소 결합 및 산소-산소 결합의 퍼텐셜에 대해 Born-Mayer-Huggins 퍼텐셜을 적용했다. 게다가, 산화물 반도체층(1201)의 상단부 및 하단부에서의 원자의 움직임이 고정되었다.
시뮬레이션 결과를 도 43에 나타낸다. z-축 좌표에서 0 nm 내지 1.15 nm의 범위는 낮은 산소 밀도를 갖는 층(1203)이며, z-축 좌표의 1.15 nm 내지 2.3 nm의 범위는 높은 산소 밀도를 갖는 층(1205)이다. MD 시뮬레이션 이전의 산소의 밀도 분포는 실선(1207)으로 표시되고, MD 시뮬레이션 이후의 산소 밀도의 분포는 점선(1209)으로 표시된다.
실선(1207)은, 낮은 산소 밀도를 갖는 층(1203)과 높은 산소 밀도를 갖는 층(1205) 사이의 계면으로부터, 높은 산소 농도를 갖는 층(1205)에 이르는 범위의 영역에서, 산화물 반도체층(1201)이 높은 산소 밀도를 갖는다는 것을 보여준다. 반면, 점선(1209)은, 낮은 산소 밀도를 갖는 층(1203)과 높은 산소 밀도를 갖는 층(1205)에서 산소 밀도가 균일하다는 것을 보여준다.
이상으로부터, 낮은 산소 밀도를 갖는 층(1203)과 높은 산소 밀도를 갖는 층(1205)의 적층에서와 같이 산소 밀도 분포의 불균일성이 존재하는 경우, 열처리에 의해 산소 밀도가 높은 편으로부터 낮은 편으로 확산되어, 산소 밀도가 균일하게 된다.
즉, 실시예 1에서 설명된 바와 같이, 산화물 반도체층(403) 위에 산화물 절연막(407)을 형성함으로써, 산화물 반도체층(403)과 산화물 절연막(407) 사이의 계면에서의 산소 밀도가 높아지기 때문에, 산소 밀도가 낮은 산화물 반도체층(403)으로 산소가 확산하여, 반도체층(403)이 더 높은 저항을 가지게 된다. 이상으로부터, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
본 출원은, 본 명세서에서 참조용으로 그 전체를 인용하는 2009년 6월 30일 일본 특허청에 출원된 출원번호 제2009-156410호에 기초하고 있다.
10: 점선, 100: 기판, 101: 게이트 전극층, 102: 게이트 절연층, 103: 반도체층, 105a: 소스 전극층, 105b: 드레인 전극층, 107: 보호 절연층, 108: 커패시터 배선, 109: 산화물 반도체막, 110: 화소 전극층, 121: 단자, 122: 단자, 125: 콘택 홀, 126: 콘택 홀, 127: 콘택 홀, 128: 투명 도전막, 129: 투명 도전막, 132: 도전막, 133: 산화물 반도체층, 134 산화물: 반도체층, 135: 반도체층, 150: 단자, 151: 단자, 152: 게이트 절연층, 153: 접속 전극층, 154: 보호 절연층 155: 투명 도전막, 156: 전극층, 170: 박막 트랜지스터, 400: 기판, 401: 게이트 전극층, 402: 게이트 절연층, 403: 반도체층, 404a, 404b: 소스 전극층 또는 드레인 전극층, 405a, 405b: 소스 전극층 또는 드레인 전극층, 407: 산화물 절연막, 409: 도전층, 410: 절연층, 411: 화소 전극층, 419: 도전층, 430: 산화물 반도체층, 431 산화물 반도체층, 432: 산화물 반도체층, 441: 산화물 반도체층, 450: 기판, 451: 게이트 전극층, 452: 게이트 절연층, 453: 반도체층, 455a: 드레인 전극층, 457: 산화물 절연막, 460: 박막 트랜지스터, 470: 박막 트랜지스터, 471: 박막 트랜지스터, 472: 박막 트랜지스터, 473: 박막 트랜지스터, 483: 산화물 반도체층, 484: 산화물 반도체층, 500: 기판, 501: 절연막, 502: 산화물 반도체막, 503: 전극, 510: 물성 평가용 샘플, 580: 기판, 581: 박막 트랜지스터, 583: 절연막, 585: 절연층, 587: 전극층, 588: 전극층, 589: 구형 입자, 590a: 흑색 영역, 590b: 백색 영역, 594: 공동, 595: 충전재, 596: 기판, 601: 전기로, 602: 챔버, 603: 히터, 604: 기판, 605: 서셉터, 606: 가스 공급 수단, 607: 배기 수단, 611: 가스 공급원, 612: 압력 조정 밸브, 613: 정제기, 614 매스 플로우 콘트롤러, 615: 스톱 밸브, 701: 산화물 반도체층, 711: 초기 특성, 712: ＋BT, 713: -BT, 721: 초기 특성, 722: ＋BT, 723: -BT, 731: 초기 특성, 732: ＋BT, 733: -BT, 1201: 산화물 반도체층, 1203: 낮은 산소 밀도를 갖는 층, 1205: 높은 산소 밀도를 갖는 층, 1207: 실선, 1209: 점선, 1400: 기판, 1401: 게이트 전극층, 1402: 게이트 절연층, 1403: 산화물 반도체층, 1404a: 소스 영역 또는 드레인 영역, 1404b: 소스 영역 또는 드레인 영역, 1405a: 소스 전극층 또는 드레인 전극층, 1405b: 소스 전극층 또는 드레인 전극층, 1406a: n＋층, 1406b: n＋층, 1407: 절연층, 1408: 절연층, 1409: 도전층, 1418: 채널 보호층, 1430: 박막 트랜지스터, 1431: 박막 트랜지스터, 1432: 박막 트랜지스터, 1470: 박막 트랜지스터, 2600: TFT 기판, 2601: 대향 기판, 2602: 밀봉재, 2603: 화소부, 2604: 표시 소자, 2605: 착색층, 2606: 편광판, 2607: 편광판, 2608: 배선 회로부, 2609: 가요성 배선 기판, 2610: 냉음극관, 2611: 반사판, 2612: 회로 기판, 2613: 확산판, 2700: 전자 서적, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 경첩, 2721: 전원, 2723: 조작 키, 2725: 스피커, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 밀봉재, 4006: 기판, 4008: 액정층, 4010: 박막 트랜지스터, 4011: 박막 트랜지스터, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전막, 4020: 절연층, 4021: 절연층, 4030: 화소 전극층, 4031: 대향 전극층, 4032: 절연층, 4501: 기판, 4502 화소부, 4503a, 4503b: 신호선 구동 회로, 4504a, 4504b: 주사선 구동 회로, 4505: 밀봉재, 4506: 기판, 4507: 충전재, 4509: 박막 트랜지스터, 4510: 박막 트랜지스터, 4511: 발광 소자, 4512: 전계 발광층, 4513: 전극층, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 전극층, 4518a, 4518b: FPC, 4519: 이방성 도전막, 4520: 격벽, 5300: 기판, 5301: 화소부, 5302: 주사선 구동 회로, 5303: 신호선 구동 회로, 5400: 기판, 5401: 화소부, 5402: 주사선 구동 회로, 5403: 신호선 구동 회로, 5404: 주사선 구동 회로, 5501: 배선, 5502: 배선, 5503: 배선, 5504: 배선, 5505: 배선, 5506: 배선, 5543: 노드, 5544: 노드, 5571: 박막 트랜지스터, 5572: 박막 트랜지스터, 5573: 박막 트랜지스터, 5574: 박막 트랜지스터, 5575: 박막 트랜지스터, 5576: 박막 트랜지스터, 5577: 박막 트랜지스터, 5578: 박막 트랜지스터, 5601: 드라이버IC, 5602: 스위치군, 5603a: 박막 트랜지스터, 5603b: 박막 트랜지스터, 5603c: 박막 트랜지스터, 5611: 배선, 5612: 배선, 5613: 배선, 5621: 배선, 5701: 플립 플롭, 5711: 배선, 5712: 배선, 5713: 배선, 5714: 배선, 5715: 배선, 5716: 배선, 5717: 배선, 5721: 신호, 5821: 신호, 6400: 화소, 6401: 스위칭용 트랜지스터, 6402: 구동용 트랜지스터, 6403: 커패시터, 6404: 발광 소자, 6405: 신호선, 6406: 주사선, 6407: 전원선, 6408: 공통 전극, 7001: TFT, 7002: 발광 소자, 7003: 캐소드, 7004: 발광층, 7005: 애노드, 7011: 구동용 TFT, 7012: 발광 소자, 7013: 캐소드, 7014: 발광층, 7015: 애노드, 7016: 차광막, 7017: 도전막, 7021: 구동용 TFT, 7022: 발광 소자, 7023: 캐소드, 7024: 발광층, 7025: 애노드, 7027: 도전막, 9201: 표시부, 9202: 표시 버턴, 9203: 조작 스위치, 9205: 조절부, 9206: 카메라부, 9207 스피커, 9208: 마이크로폰, 9301: 상부 하우징, 9302: 하부 하우징, 9303: 표시부, 9304: 키보드, 9305: 외부 접속 포트, 9306: 포인팅 장치, 9307: 표시부, 9600: 텔레비젼 세트, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 조작 키, 9610: 리모콘, 9700: 디지털 포토 프레임, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 입력 수단(조작 키), 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891: 하우징, 9893: 연결부, 9900: 슬롯 머신, 9901: 하우징, 9903: 표시부

Claims (13)

  1. 트랜지스터를 포함하는 반도체 장치 제조 방법으로서,
    절연층 위에 산화물 반도체층을 형성하는 단계;
    400℃ 이상의 제1 온도로 불활성 분위기하에서 상기 산화물 반도체층에 제1 열처리를 수행하는 단계;
    상기 제1 열처리 후에, 상기 산화물 반도체층의 제1 부분의 위에서 접하는 산화물 절연층을 형성하는 단계; 및
    150℃ 이상 350℃ 미만의 제2 온도로 상기 산화물 절연층에 제2 열처리를 수행하는 단계를 포함하고,
    상기 산화물 반도체층의 상기 제1 부분은 상기 트랜지스터의 채널 형성 영역에 포함되는, 반도체 장치 제조 방법.
  2. 트랜지스터를 포함하는 반도체 장치 제조 방법으로서,
    제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 산화물 반도체층을 형성하는 단계;
    400℃ 이상의 제1 온도로 불활성 분위기하에서 상기 산화물 반도체층에 제1 열처리를 수행하는 단계;
    상기 제1 열처리 후에, 상기 산화물 반도체층의 제1 부분의 위에서 접하는 산화물 절연층을 형성하는 단계; 및
    150℃ 이상 350℃ 미만의 제2 온도로 상기 산화물 절연층에 제2 열처리를 수행하는 단계를 포함하고,
    상기 산화물 반도체층의 상기 제1 부분은 상기 트랜지스터의 채널 형성 영역에 포함되는, 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 산화물 절연층 위에 제2 도전층을 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 제1 도전층과 상기 제2 도전층은 서로 전기적으로 접속되는, 반도체 장치 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 불활성 분위기는 질소 분위기 및 희가스 분위기 중 하나인, 반도체 장치 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 열처리는 질소 분위기 및 대기 분위기 중 하나 하에서 수행되는, 반도체 장치 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 산화물 절연층을 형성하기 전에, 상기 산화물 반도체층의 제2 부분 및 제3 부분 위에 소스 전극층 및 드레인 전극층을 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 티타늄 및 몰리브덴으로부터 선택된 재료를 포함하는, 반도체 장치 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층은 결정을 포함하는, 반도체 장치 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층은 인듐 및 아연을 포함하는, 반도체 장치 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층은 In-Sn-Zn-O-계의 산화물 반도체; In-Al-Zn-O-계의 산화물 반도체; Sn-Ga-Zn-O-계의 산화물 반도체; Al-Ga-Zn-O-계의 산화물 반도체; Sn-Al-Zn-O-계의 산화물 반도체; In-Zn-O-계의 산화물 반도체; In-Ga-O-계의 산화물 반도체; Sn-Zn-O-계의 산화물 반도체; Al-Zn-O-계의 산화물 반도체; In-O-계의 산화물 반도체; Sn-O-계의 산화물 반도체; 및 Zn-O-계의 산화물 반도체로 구성된 그룹으로부터 선택된 재료를 포함하는, 반도체 장치 제조 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 제1 열처리를 수행하는 것에 의해, 상기 산화물 반도체층의 캐리어 농도가 증가되고,
    상기 제2 열처리를 수행하는 것에 의해, 상기 산화물 반도체층의 상기 캐리어 농도가 감소되는, 반도체 장치 제조 방법.
  13. 제1항 또는 제2항에 있어서,
    상기 제1 열처리를 수행하는 것에 의해, 상기 산화물 반도체층의 저항이 감소되고,
    상기 제2 열처리를 수행하는 것에 의해, 상기 산화물 반도체층의 상기 저항이 증가되는, 반도체 장치 제조 방법.
KR1020187031288A 2009-06-30 2010-06-16 반도체 장치 제조 방법 KR20180120804A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2009-156410 2009-06-30
JP2009156410 2009-06-30
PCT/JP2010/060694 WO2011001879A1 (en) 2009-06-30 2010-06-16 Method for manufacturing semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020177011202A Division KR101915421B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020207007586A Division KR20200031709A (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법

Publications (1)

Publication Number Publication Date
KR20180120804A true KR20180120804A (ko) 2018-11-06

Family

ID=43410954

Family Applications (8)

Application Number Title Priority Date Filing Date
KR1020207007586A KR20200031709A (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020157015963A KR101645146B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020177011202A KR101915421B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020187031288A KR20180120804A (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020217021830A KR102458127B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020167020354A KR101732859B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020147009967A KR101644249B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020127002298A KR101420025B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법

Family Applications Before (3)

Application Number Title Priority Date Filing Date
KR1020207007586A KR20200031709A (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020157015963A KR101645146B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020177011202A KR101915421B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법

Family Applications After (4)

Application Number Title Priority Date Filing Date
KR1020217021830A KR102458127B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020167020354A KR101732859B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020147009967A KR101644249B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법
KR1020127002298A KR101420025B1 (ko) 2009-06-30 2010-06-16 반도체 장치 제조 방법

Country Status (7)

Country Link
US (6) US8557641B2 (ko)
EP (2) EP3573108A1 (ko)
JP (11) JP5459909B2 (ko)
KR (8) KR20200031709A (ko)
CN (3) CN106409684B (ko)
TW (6) TWI623046B (ko)
WO (1) WO2011001879A1 (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011001881A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN106409684B (zh) 2009-06-30 2020-01-21 株式会社半导体能源研究所 用于制造半导体器件的方法
KR101604577B1 (ko) 2009-06-30 2016-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101810699B1 (ko) 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR102503687B1 (ko) * 2009-07-03 2023-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
SG10201403913PA (en) 2009-07-10 2014-10-30 Semiconductor Energy Lab Method for manufacturing semiconductor device
TWI559501B (zh) 2009-08-07 2016-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
WO2011027656A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101791812B1 (ko) 2009-09-04 2017-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN107195328B (zh) 2009-10-09 2020-11-10 株式会社半导体能源研究所 移位寄存器和显示装置以及其驱动方法
KR101370301B1 (ko) 2009-11-20 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
DE112011101069B4 (de) 2010-03-26 2018-05-03 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8906756B2 (en) 2010-05-21 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011145484A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105957802A (zh) 2010-05-21 2016-09-21 株式会社半导体能源研究所 半导体装置及其制造方法
US8441010B2 (en) 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012014952A1 (en) 2010-07-27 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP5189674B2 (ja) * 2010-12-28 2013-04-24 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
US8957442B2 (en) * 2011-02-11 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and display device
JP5766467B2 (ja) 2011-03-02 2015-08-19 株式会社東芝 薄膜トランジスタ及びその製造方法、表示装置
JP5657434B2 (ja) * 2011-03-14 2015-01-21 富士フイルム株式会社 酸化物半導体薄膜の製造方法、電界効果型トランジスタ、表示装置及びセンサ
US9219159B2 (en) 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9012904B2 (en) * 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2012256406A (ja) * 2011-04-08 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置、及び当該記憶装置を用いた半導体装置
JP2013087962A (ja) * 2011-10-13 2013-05-13 Panasonic Corp 加熱調理装置
TWI581431B (zh) * 2012-01-26 2017-05-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9048265B2 (en) 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
KR102072099B1 (ko) 2012-11-08 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물 막 및 금속 산화물 막의 형성 방법
KR20230023050A (ko) * 2012-12-28 2023-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6401483B2 (ja) 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI688102B (zh) 2013-10-10 2020-03-11 日商半導體能源研究所股份有限公司 半導體裝置
KR102169628B1 (ko) * 2013-11-26 2020-10-23 한국전자통신연구원 산화물 반도체 형성방법
CA2932446A1 (en) * 2013-12-04 2015-06-11 The Governors Of The University Of Alberta Buried source schottky barrier thin film transistor and method of manufacture
CN104810263B (zh) * 2014-01-24 2018-11-20 北大方正集团有限公司 栅氧化层的制造方法
CN106415801B (zh) 2014-06-03 2019-12-13 夏普株式会社 半导体装置及其制造方法
US20160163869A1 (en) * 2014-12-08 2016-06-09 Semiconductor Energy Laboratory Co., Ltd. Transistor
CN104576656A (zh) * 2014-12-23 2015-04-29 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置
JP6097808B2 (ja) * 2015-10-15 2017-03-15 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
CN107039298B (zh) * 2016-11-04 2019-12-24 厦门市三安光电科技有限公司 微元件的转移装置、转移方法、制造方法、装置和电子设备
KR102343573B1 (ko) * 2017-05-26 2021-12-28 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
CN107369716B (zh) * 2017-07-17 2021-02-12 京东方科技集团股份有限公司 薄膜晶体管及制作方法、显示装置
KR102616996B1 (ko) 2017-09-05 2023-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20210009000A (ko) 2019-07-16 2021-01-26 삼성전자주식회사 반도체 장치
CN111952317B (zh) * 2020-08-04 2024-04-09 长江存储科技有限责任公司 三维存储器及其制备方法

Family Cites Families (184)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2087147B (en) 1980-11-06 1985-03-13 Nat Res Dev Methods of manufacturing semiconductor devices
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2652267B2 (ja) * 1990-10-29 1997-09-10 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3394433B2 (ja) * 1997-10-16 2003-04-07 株式会社日立製作所 アクティブマトリクス液晶表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
EP1115163A4 (en) 1998-09-10 2001-12-05 Rohm Co Ltd SEMICONDUCTOR LEDS AND MANUFACTURING METHOD THEREOF
TW449949B (en) 1998-09-10 2001-08-11 Rohm Co Ltd Light emitting semiconductor element and method for manufacturing the same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6573195B1 (en) * 1999-01-26 2003-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device by performing a heat-treatment in a hydrogen atmosphere
JP2000357586A (ja) 1999-06-15 2000-12-26 Sharp Corp 薄膜ｅｌ素子の製造方法および薄膜ｅｌ素子
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003037268A (ja) * 2001-07-24 2003-02-07 Minolta Co Ltd 半導体素子及びその製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4360826B2 (ja) * 2003-04-24 2009-11-11 シャープ株式会社 半導体膜およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2399989C2 (ru) 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
KR101142996B1 (ko) * 2004-12-31 2012-05-08 재단법인서울대학교산학협력재단 표시 장치 및 그 구동 방법
JP5094019B2 (ja) * 2005-01-21 2012-12-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
JP5171003B2 (ja) 2005-01-28 2013-03-27 株式会社半導体エネルギー研究所 半導体装置
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4873528B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7485928B2 (en) 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4930704B2 (ja) 2006-03-14 2012-05-16 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置及び電子機器
US7435633B2 (en) 2006-03-14 2008-10-14 Seiko Epson Corporation Electroluminescence device, manufacturing method thereof, and electronic apparatus
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR100785038B1 (ko) * 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JPWO2007148601A1 (ja) * 2006-06-19 2009-11-19 パナソニック株式会社 薄膜トランジスタおよびその製造方法ならびにそれを用いた電子機器
JP4321557B2 (ja) * 2006-07-06 2009-08-26 エプソンイメージングデバイス株式会社 電気光学装置、電気光学装置の製造方法及び電子機器
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008117863A (ja) * 2006-11-01 2008-05-22 Sharp Corp 半導体素子及び表示装置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5105842B2 (ja) * 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100862593B1 (ko) 2007-02-01 2008-10-09 한양대학교 산학협력단 투명 전도성 박막 및 이의 제조방법
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
US8436349B2 (en) * 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5286826B2 (ja) 2007-03-28 2013-09-11 凸版印刷株式会社 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR100982395B1 (ko) 2007-04-25 2010-09-14 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
JP2008284136A (ja) 2007-05-17 2008-11-27 Shimadzu Corp 超音波プローブ用アタッチメント及び超音波プローブ
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR100873081B1 (ko) * 2007-05-29 2008-12-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5406449B2 (ja) 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
WO2008149873A1 (en) 2007-05-31 2008-12-11 Canon Kabushiki Kaisha Manufacturing method of thin film transistor using oxide semiconductor
JP5242083B2 (ja) 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
US7682882B2 (en) * 2007-06-20 2010-03-23 Samsung Electronics Co., Ltd. Method of manufacturing ZnO-based thin film transistor
JP2009031750A (ja) * 2007-06-28 2009-02-12 Fujifilm Corp 有機ｅｌ表示装置およびその製造方法
US20090001881A1 (en) * 2007-06-28 2009-01-01 Masaya Nakayama Organic el display and manufacturing method thereof
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8686412B2 (en) * 2007-07-31 2014-04-01 Hewlett-Packard Development Company, L.P. Microelectronic device
KR101536101B1 (ko) 2007-08-02 2015-07-13 어플라이드 머티어리얼스, 인코포레이티드 박막 반도체 물질들을 이용하는 박막 트랜지스터들
KR100882677B1 (ko) 2007-08-20 2009-02-06 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100907400B1 (ko) * 2007-08-28 2009-07-10 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 이용한 발광표시장치
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5489445B2 (ja) 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR100947748B1 (ko) * 2007-11-16 2010-03-17 광주과학기술원 Ｐ형의 전기적 특성을 갖는 아연산화물 반도체 제조방법
JP2009128761A (ja) 2007-11-27 2009-06-11 Sharp Corp 基板装置及びその製造方法並びに表示装置
JP5183173B2 (ja) * 2007-11-29 2013-04-17 株式会社ジャパンディスプレイウェスト 光センサーおよび表示装置
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009156410A (ja) 2007-12-27 2009-07-16 Toyota Motor Corp 流量調整器、および、高圧ガス容器
WO2009139009A1 (en) 2008-05-14 2009-11-19 Valigeria Roncato S. P. A. Luggage article having a handle
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US7812346B2 (en) * 2008-07-16 2010-10-12 Cbrite, Inc. Metal oxide TFT with improved carrier mobility
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
TWI770659B (zh) 2008-07-31 2022-07-11 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
WO2010064590A1 (en) 2008-12-01 2010-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103456794B (zh) 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
KR101608887B1 (ko) * 2009-04-17 2016-04-05 삼성전자주식회사 인버터와 그 제조방법 및 인버터를 포함하는 논리회로
EP2256795B1 (en) 2009-05-29 2014-11-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for oxide semiconductor device
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
CN106409684B (zh) * 2009-06-30 2020-01-21 株式会社半导体能源研究所 用于制造半导体器件的方法

Also Published As

Publication number Publication date
JP5622909B2 (ja) 2014-11-12
TW201604969A (zh) 2016-02-01
JP2016146493A (ja) 2016-08-12
US8557641B2 (en) 2013-10-15
KR102458127B1 (ko) 2022-10-24
TW201721766A (zh) 2017-06-16
TWI699001B (zh) 2020-07-11
TWI623046B (zh) 2018-05-01
JP2019195095A (ja) 2019-11-07
CN102460713B (zh) 2016-12-07
JP5898741B2 (ja) 2016-04-06
US8846460B2 (en) 2014-09-30
EP2449594A1 (en) 2012-05-09
KR20160093736A (ko) 2016-08-08
JP2011029630A (ja) 2011-02-10
CN106409684A (zh) 2017-02-15
JP2013102208A (ja) 2013-05-23
KR20200031709A (ko) 2020-03-24
US20140377907A1 (en) 2014-12-25
KR101915421B1 (ko) 2018-11-05
WO2011001879A1 (en) 2011-01-06
TW201926724A (zh) 2019-07-01
KR20140054445A (ko) 2014-05-08
KR101732859B1 (ko) 2017-05-04
EP3573108A1 (en) 2019-11-27
JP5377779B2 (ja) 2013-12-25
JP6087456B2 (ja) 2017-03-01
US20210366709A1 (en) 2021-11-25
CN106409684B (zh) 2020-01-21
TW201820641A (zh) 2018-06-01
US10796908B2 (en) 2020-10-06
KR20120102036A (ko) 2012-09-17
KR101644249B1 (ko) 2016-07-29
EP2449594B1 (en) 2019-08-21
JP7329632B2 (ja) 2023-08-18
JP2014042038A (ja) 2014-03-06
JP5459909B2 (ja) 2014-04-02
US10062570B2 (en) 2018-08-28
TWI582855B (zh) 2017-05-11
US20180366326A1 (en) 2018-12-20
US20190348285A1 (en) 2019-11-14
KR101420025B1 (ko) 2014-07-15
JP2017076823A (ja) 2017-04-20
JP2015035611A (ja) 2015-02-19
JP2020115565A (ja) 2020-07-30
US20140011320A1 (en) 2014-01-09
EP2449594A4 (en) 2015-06-03
KR20170049621A (ko) 2017-05-10
JP2022048215A (ja) 2022-03-25
TWI664737B (zh) 2019-07-01
KR20150073226A (ko) 2015-06-30
CN111081550A (zh) 2020-04-28
TWI517257B (zh) 2016-01-11
KR20210090296A (ko) 2021-07-19
KR101645146B1 (ko) 2016-08-02
TW201943085A (zh) 2019-11-01
TW201118954A (en) 2011-06-01
JP2018166216A (ja) 2018-10-25
CN102460713A (zh) 2012-05-16
US20110053322A1 (en) 2011-03-03
JP2023155269A (ja) 2023-10-20

Similar Documents

Publication Publication Date Title
US20210366709A1 (en) Semiconductor device and method for manufacturing the same
KR102202400B1 (ko) 반도체 장치, 표시 장치, 및 전자 기기
KR101903930B1 (ko) 반도체 장치 제조 방법
KR101968855B1 (ko) 반도체 장치 제조 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2020101000771; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20200313

Effective date: 20210225