KR100907400B1 - 박막 트랜지스터 및 이를 이용한 발광표시장치 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 이를 이용한 발광표시장치에 관한 것으로, 본 발명의 박막 트랜지스터는 기판 및 상기 기판 상에 배치되는 엔(N) 타입 산화물 반도체로 이루어진 반도체층, 게이트 전극 및 소스/드레인 전극이 포함된다. 여기서, 상기 소스/드레인 전극과 접촉되는 반도체층은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑된 도핑영역을 포함한다.
N형 산화물 반도체로 이루어진 반도체층, 접촉저항, 이온 도핑, 전위장벽
Description
도 1은 종래기술에 따른 ZnO를 반도체층으로 구비한 박막 트랜지스터의 단면도.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면도.
도 3a 내지 3e는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도.
도 4는 본 발명의 제1 실시예에 따른 유기 전계 발광표시장치의 단면도.
도 5는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도.
도 6a 내지 도 6d는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도.
도 7은 본 발명의 제2 실시예에 따른 유기 전계 발광표시장치의 단면도.
♣ 도면의 주요 부분에 대한 부호의 설명 ♣
210 : 기판
220 : 게이트 전극
230 : 게이트 절연층
240 : 반도체층
245 : 도핑영역
250a, 250b : 소스 전극, 드레인 전극
본 발명은 박막 트랜지스터 및 이를 이용한 발광표시장치에 관한 기술로서, 보다 상세하게는 N 타입 산화물 반도체로 형성된 반도체층과 소스 및 드레인 전극 사이의 오믹 콘택을 향상시킬 수 있는 박막 트랜지스터 및 이를 이용한 발광표시장치에 관한 것이다.
종래 유기 전계 발광표시장치에 사용되는 박막 트랜지스터는 비정질실리콘(Amorphous silicon) 또는 다결정실리콘(Poly silicon)을 이용한 반도체층이 주로 사용되었다.
그러나, 비정질실리콘으로 반도체층을 형성할 경우 낮은 이동도(mobility)로 인해 높은 동작속도가 요구되는 표시패널의 구동회로로 사용하기에 어려운 문제점이 있고, 다결정실리콘(Poly silicon)은 이동도(mobility)는 높으나 문턱전압이 불균일한 문제점이 있어 별도의 보상회로를 구비하여야 한다는 문제점이 있다. 또한, 이러한 재료의 비정질 또는 다결정실리콘을 반도체층으로 이용하는 박막 트랜지스터는 빛의 조사에 따라 누설전류가 발생되어 박막 트랜지스터의 특성이 저하되는 문제점이 있다.
따라서, 최근 이러한 문제점을 해결하기 위한 산화물 반도체가 연구되고 있 다. 예컨데, 일본공개공보 제2004-273614호에서 소개하는 종래기술에는 ZnO 또는 ZnO를 포함하는 산화물 반도체를 반도체층으로 이용하는 박막 트랜지스터가 개시되어 있다.
이하에서, 종래기술에 따른 박막 트랜지스터를 설명하도록 한다.
도 1은 종래기술에 따른 ZnO를 반도체층으로 구비한 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 박막 트랜지스터(100)는 절연성 기판(110) 상에 형성된 소스 전극(120a) 및 드레인 전극(120b), 소스 및 드레인 전극(120a, 120b)에 접촉되도록 배치되는 ZnO로 형성된 반도체층(130), ZnO로 형성된 반도체층(130) 상에 적층되는 게이트 절연막(140) 및 게이트 전극(150)을 포함한다.
이때, ZnO 또는 ZnO를 포함하는 산화물 반도체는 밴드갭(band gap)이 3.4로서 가시광 영역의 빛 에너지보다 커서, 가시광을 흡수하지 않으므로 박막 트랜지스터는 가시광흡수에 따른 누설전류가 증대되지 않는 효과를 가진다고 기재되어 있다.
그러나, ZnO 또는 ZnO를 포함하는 산화물 반도체층 상에 형성되는 소스 및 드레인 전극과 직접적으로 접촉되어 반도체층과 접촉되는 소스/드레인 전극의 일함수 차이에 의한 전위장벽(Schottky Barrier)이 형성되어, 접촉저항(Rc)이 증가된다. 이에 따라, 박막 트랜지스터에 동일한 전압을 인가했을 때 전류-전압 특성이 저하되는 문제점을 갖는다.
따라서, 본 발명은 전술한 문제점들을 해소하기 위해 도출된 발명으로, N 타입 산화물 반도체로 형성된 반도체층과 소스 및 드레인 전극 사이의 오믹 콘택을 향상시켜 양질의 박막 트랜지스터 및 발광표시장치를 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한, 본 발명의 일 측면에 따르면, 본 발명의 박막 트랜지스터는 기판 및 상기 기판 상에 배치되는 엔(N) 타입 산화물 반도체로 이루어진 반도체층, 게이트 전극 및 소스/드레인 전극이 포함된다. 여기서, 상기 소스/드레인 전극과 접촉되는 반도체층은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑된 도핑영역을 포함한다.
본 발명의 다른 일 측면에 따르면, 본 발명의 발광표시장치는 기판; 상기 기판 상에 배치되는 엔(N) 타입 산화물 반도체로 이루어진 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막 트랜지스터; 및 상기 박막 트랜지스터 상에 배치되며, 상기 박막 트랜지스터와 전기적으로 연결된 발광소자를 포함한다. 여기서, 상기 소스/드레인 전극과 접촉되는 반도체층은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑된 도핑영역을 포함한다.
이하에서는, 본 발명의 실시예들을 도시한 도면을 참조하여, 본 발명에 따른 박막 트랜지스터 및 이를 이용한 발광표시장치를 보다 구체적으로 설명한다.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2를 참조하면, 본 발명의 박막 트랜지스터(200)는 기판(210) 상에 형성되 는 게이트 전극(220), 게이트 전극(220)을 포함하는 기판(210) 상에 형성되는 게이트 절연막(230), 게이트 절연막(230) 상에 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층(240) 및 반도체층(240) 상에 패터닝되어 형성되는 소스 전극(250a) 및 드레인 전극(250b)을 포함한다. 여기서, 소스 전극(250a) 및 드레인 전극(250b)과 접촉되는 반도체층(240)은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑된 도핑영역(245)을 포함한다.
반도체층(240)은 N 타입 산화물 반도체로 이루어진다. N 타입 산화물 반도체로는 산화아연(ZnO), 산화갈륨아연(ZnGaO), 산화인듐아연(ZnInO), 산화인듐(In2O3), 산화갈륨인듐아연(ZnInGaO) 및 산화주석아연(ZnSnO)로 이루어지는 군에서 선택된 하나가 이용될 수 있다.
한편, 소스 전극(250a) 및 드레인 전극(250b)과 접촉되는 반도체층(240)은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑되어 도핑영역(245)이 형성된다. 도핑영역(245)은 소스 및 드레인 전극(250a,250b)과 접촉되는 반도체층(240)의 일함수 차이에 의해 발생하는 전위장벽(Schottky Barrier)을 감소시켜 소스 및 드레인 전극(250a,250b)과 반도체층(240)의 오믹 컨택을 향상시킨다. 즉, 소스 및 드레인 전극(250a,250b)과 접촉되는 반도체층(240)에 반도체층(240)의 재료보다 일함수(work function)가 작은 1족 원소의 이온이 도핑되어 전위장벽의 높이(Schottky Barrier Height)를 감소시켜, 접촉저항을 감소시킨다. 이에 따라, 박막 트랜지스터(200)의 전류-전압 특성이 향상될 수 있다.
또한, 반도체층(240)의 도핑영역(245)에는 1족 원소인 수소(H), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 프랑슘(Fr)으로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑될 수 있다. 도핑영역(245)의 도핑 농도는 1016 내지 1021이온/cm3일 수 있다. 이는 반도체층(240)과 소스 및 드레인 전극(250a,250b) 계면의 접촉저항을 최소화시키기 위한 수치로, 실험 결과 도핑영역(245)의 도핑 농도가 1016이온/cm3미만이면, 반도체층(240)과 소스 및 드레인 전극(250a,250b) 계면의 접촉저항이 감소되지 않으며, 도핑영역(245)의 도핑 농도가 1021이온/cm3 초과되면 반도체층(240)의 결정 격자가 손상될 수 있기 때문이다.
소스 및 드레인 영역의 반도체층(240) 즉, 도핑영역(245) 상에는 소스 전극(250a) 및 드레인 전극(250b)이 형성된다. 소스 전극(250a) 및 드레인 전극(250b)은 알루미늄(Al), 알루미늄 합금, 은(Ag), 은 합금, MoW, 몰리브덴(Mo), 구리(Cu) 또는 ITO, IZO 등과 같은 도전성 금속 산화물로 이루어질 수 있으며, 이들에 제한되지는 않는다.
도 3a 내지 3e는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 기판(210) 상에 게이트 전극(220)이 형성된 후, 게이트 전극(220)을 포함하는 기판(210) 전면에 게이트 절연막(230)이 형성된다.
도 3b를 참조하면, 게이트 절연막(230) 상에 채널 영역, 소스 영역 및 드레 인 영역을 포함하는 반도체층(240)이 형성된다. 반도체층(240)은 N 타입 산화물 반도체로, 산화아연(ZnO), 산화갈륨아연(ZnGaO), 산화인듐아연(ZnInO), 산화인듐(In2O3), 산화갈륨인듐아연(ZnInGaO) 및 산화주석아연(ZnSnO)로 이루어지는 군에서 선택되는 하나로 형성될 수 있다.
도 3c를 참조하면, 반도체층(240)에 도핑영역(245)을 형성하기 위해, 반도체층(240) 상부에 마스크(260)가 배치된다. 이때, 마스크(260)는 소스 및 드레인 전극(250a,250b)이 형성될 영역에 개구부를 갖는다. 이후, 반도체층(240)에 1족 원소인 수소(H), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 프랑슘(Fr)으로 구성되는 군에서 선택된 하나를 이온화시킨 후 고에너지를 가해 반도체층(240)에 주입하여 도핑영역(245)을 형성한다. 이때, 도핑영역(245)의 이온 도핑 농도를 1016 내지 1021이온/cm3로 설정하기 위해 도핑영역(245)에 주입되는 이온을 단위면적(cm2)당, 1010 내지 1015이온/cm2의 도즈(dose)로 분포시킨다.
도 3d를 참조하면, 도핑영역(245)은 열처리되어 주입된 이온이 활성화된다. 또한, 본 실시예에서는 이온주입 공정을 통해 도핑영역(245)이 형성되므로, 이온 주입량을 제어할 수 있으며, 주입되는 이온의 가속에너지(eV)를 조절하여 주입되는 이온의 깊이를 조절할 수 있다.
도 3e를 참조하면, 게이트 절연층(230)과 도핑영역(245)에 알루미늄(Al), 알루미늄 합금, 은(Ag), 은 합금, MoW, 몰리브덴(Mo), 구리(Cu) 또는 ITO, IZO 등과 같은 도전성 금속 산화물을 증착한 후 패터닝하여 소스 전극(250a) 및 드레인 전 극(250b)를 형성한다.
도 4는 본 발명의 제1 실시예에 따른 유기 전계 발광표시장치의 단면도이다.
도 4를 참조하면, 본 발명의 유기 전계 발광표시장치(300)는 기판(310), 기판(310) 상에 N 타입 산화물 반도체로 이루어진 반도체층(340), 게이트 전극(320) 및 소스/드레인 전극(350a,350b)을 포함하는 박막 트랜지스터, 박막 트랜지스터 상에 형성되며, 박막 트랜지스터와 전기적으로 연결된 유기 전계 발광소자(350,360,370)를 포함한다. 여기서, 소스/드레인 전극(350a,350b)과 접촉되는 반도체층(340)은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑된 도핑영역(445)을 포함한다.
기판(310) 상에 형성된 박막 트랜지스터는 도 2의 박막 트랜지스터와 동일한 구조를 가지며, 도 3a 내지 도 3e와 같은 방법에 의해 제조될 수 있다.
박막 트랜지스터(300)는 기판(310) 상에 형성되는 게이트 전극(320), 게이트 전극(320)을 포함하는 기판(310) 상에 형성되는 게이트 절연막(330), 게이트 절연막(330) 상에 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층(340) 및 반도체층(340) 상에 패터닝되어 형성되는 소스 전극(350a) 및 드레인 전극(350b)이 포함된다.
한편, 소스 전극(350a) 및 드레인 전극(350b)과 접촉되는 반도체층(340)은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑된 도핑영역(345)이포함된다. 도핑영역(345)은 소스 및 드레인 전극(350a,350b)과 접촉되는 반도체층(340)의 일함수 차이에 의해 발생하는 전위장벽(Schottky Barrier)을 감소 시키기 위한 것이다. 즉, 도핑영역(345)은 소스 및 드레인 전극(350a,350b)과 접촉되는 반도체층(340)에 반도체층(340)의 재료보다 일함수(work function)가 작은 1족 원소의 이온을 도핑하여 전위장벽의 높이(Schottky Barrier Height)을 감소시켜, 반도체층(340)과 소스 및 드레인 전극(350a,350b)의 접촉저항을 감소시킨다. 이에 따라, 박막 트랜지스터의 전류-전압 특성이 향상될 수 있다.
박막 트랜지스터 상에는 박막 트랜지스터와 전기적으로 연결된 유기 전계 발광소자가 형성된다. 유기 전계 발광소자는 화소영역에 따라 패터닝된 캐소드 전극(350), 유기물층(360) 및 애노드 전극(370)을 포함한다.
캐소드 전극(350)은 비어홀을 통해 박막 트랜지스터의 드레인 전극(350b)와 전기적으로 접속된다. 이는 박막 트랜지스터가 N형의 전기적 특성을 가지기 때문이다. 캐소드 전극(350)은 ITO(Indium Tin Oxide), Ag, 및 Al로 구성되는 군에서 선택되는 하나의 물질로 구성될 수 있다.
캐소드 전극(350) 상에는 유기물층(360)이 형성되며, 유기물층(360)은 전자주입층, 전자수송층, 정공주입층, 정공수송층이 포함될 수 있다. 유기물층(360) 상에는 애노드 전극(370)이 형성된다.
이러한 유기 전계 발광소자는 애노드 전극(370) 및 캐소드 전극(350)에 소정의 전압이 인가되면, 애노드 전극(370)으로부터 주입된 정공(hole)이 유기물층(360)을 이루는 정공수송층을 경유하여 유기물층(360)으로 이동되고, 캐소드 전극(350)으로부터 주입된 전자가 전자수송층을 경유하여 유기물층(360)으로 주입된다. 이때, 유기물층(360)에서 전자와 정공이 재결합하여 여기자(exiton)를 생성하 고, 이 여기자가 여기 상태에서 기저 상태로 변화됨에 따라, 유기물층(360)의 형광성 분자가 발광되어 화상이 형성된다.
도 5는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5를 참조하면, 본 발명의 박막 트랜지스터(400)는 기판(410) 상에 채널 영역, 소스 영역 및 드레인 영역을 포함하는 N 타입 산화물 반도체로 이루어진 반도체층(420), 반도체층(420) 상에 형성되는 게이트 절연층(430), 반도체층(420)의 채널 영역과 대응되는 게이트 절연층(430) 상에 형성되는 게이트 전극(440), 게이트 전극(440)을 포함하는 게이트 절연층(430) 전면에 형성되는 층간 절연층(450), 게이트 절연층(430) 및 층간 절연층(450)에 형성된 콘택홀(460)을 통해 반도체층(420)의 소스 영역 및 드레인 영역과 연결되는 소스 전극(470a) 및 드레인 전극(470b)를 포함한다. 여기서, 소스 전극(470a) 및 드레인 전극(470b)과 접촉되는 반도체층(420)은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑된 도핑영역(425)을 포함한다.
반도체층(420)은 N 타입 산화물 반도체로 형성된다. N 타입 산화물 반도체는 산화아연(ZnO), 산화갈륨아연(ZnGaO), 산화인듐아연(ZnInO), 산화인듐(In2O3), 산화갈륨인듐아연(ZnInGaO) 및 산화주석아연(ZnSnO)로 이루어지는 군에서 선택되는 하나로 사용될 수 있다.
한편, 소스 전극(470a) 및 드레인 전극(470b)과 접촉되는 반도체층(420)은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑된 도핑영역(425)이 형성된다. 도핑영역(425)은 소스 및 드레인 전극(470a,470b)과 접촉되는 반도체층(420)의 일함수 차이에 의해 발생하는 전위장벽(Schottky Barrier)을 감소시켜, 소스 및 드레인 전극(470a,470b)과 반도체층(420)의 오믹 컨택을 향상시킨다. 즉, 도핑영역(425)은 소스 및 드레인 전극(470a,470b)과 접촉되는 반도체층(420)에 반도체층(420)의 재료보다 일함수(work function)가 작은 1족 원소의 이온이 도핑되어 전위장벽의 높이(Schottky Barrier Height)가 감소되어, 반도체층(420)과 소스 및 드레인 전극(470a,470b)의 접촉저항이 감소된다. 이에 따라, 박막 트랜지스터(400)의 전류-전압 특성이 향상될 수 있다.
반도체층(420)의 도핑영역(425)에는 1족 원소인 수소(H), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 프랑슘(Fr)으로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑될 수 있다. 도핑영역(425)의 도핑 농도는 1016 내지 1021이온/cm3일 수 있다. 이는 반도체층(420)과 소스/드레인 전극(470a,470b) 계면의 접촉저항을 최소화시키기 위한 수치로, 실험결과 도핑영역(425)의 도핑 농도가 1016이온/cm3미만이면, 반도체층(420)과 소스 및 드레인 전극(470a,470b) 계면의 접촉저항이 감소되지 않으며, 도핑영역(425)의 도핑 농도가 1021이온/cm3초과되면 반도체층(420)의 결정격자가 손상될 수 있기 때문이다.
도핑영역(425) 및 층간 절연층(450) 상에는 소스 전극(470a) 및 드레인 전극(470b)이 패터닝되어 각각 형성된다.
도 6a 내지 도 6d는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 6a를 참조하면, 기판(410) 상에 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층(420)이 형성된다. 반도체층(420)은 N 타입 산화물 반도체로, 산화아연(ZnO), 산화갈륨아연(ZnGaO), 산화인듐아연(ZnInO), 산화인듐(In2O3), 산화갈륨인듐아연(ZnInGaO) 및 산화주석아연(ZnSnO)로 이루어지는 군에서 선택되는 하나로 형성될 수 있다. 반도체층(420)을 포함하는 기판(410) 전면에 게이트 절연층(430)이 형성된다. 반도체층(420)의 채널 영역과 대응되는 게이트 절연층(430) 상에 게이트 전극(440)이 형성된다. 게이트 전극(440)을 포함하는 게이트 절연층(430) 상에 층간 절연층(450)을 형성한다. 반도체층(420)의 소스 영역과 소스 전극(470a) 및 반도체층(420)의 드레인 영역과 드레인 전극(470b)을 연결시키기 위해 게이트 절연층(430) 및 층간 절연층(450)에 콘택홀(460)이 형성된다.
도 6b를 참조하면, 반도체층(420) 상부에 마스크(480)가 배치된다. 이때, 마스크(480)는 소스 및 드레인 전극이 형성될 영역에 개구부를 갖는다. 이후, 반도체층(420)에 1족 원소인 수소(H), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 프랑슘(Fr)으로 구성되는 군에서 선택된 하나를 이온화한 후 고에너지를 가해 반도체층(420)에 이온을 주입하여 도핑영역(425)을 형성한다. 이때, 도핑영역(425)의 이온 도핑 농도를 1016 내지 1021이온/cm3로 설정하기 위해 도핑영역(425)에 주입되는 이온을 단위면적(cm2)당, 1010 내지 1015이온/cm2의 도즈(dose)로 분포시킨다.
도 6c를 참조하면, 도핑영역(425)이 열처리되어 주입된 이온이 활성화된다.
도 6d를 참조하면, 반도체층(420)에 도핑영역(425)이 형성되면, 도핑영역(425) 및 층간 절연층(450) 상에 알루미늄(Al), 알루미늄 합금, 은(Ag), 은 합금, MoW, 몰리브덴(Mo), 구리(Cu) 또는 ITO, IZO 등과 같은 도전성 금속 산화물을 증착한 후 패터닝하여 소스 전극(470a) 및 드레인 전극(470b)를 형성한다.
도 7은 본 발명의 제2 실시예에 따른 유기 전계 발광표시장치의 단면도이다.
도 7을 참조하면, 본 발명의 유기 전계 발광표시장치(500)는 기판(510), 기판(510) 상에 N 타입 산화물 반도체로 이루어진 반도체층(520), 게이트 전극(540) 및 소스/드레인 전극(560a,560b)을 포함하는 박막 트랜지스터, 박막 트랜지스터 상에 형성되며, 박막 트랜지스터와 전기적으로 연결된 유기 전계 발광소자(570,580,590)를 포함한다. 여기서, 소스/드레인 전극(560a,560b)과 접촉되는 반도체층(520)은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑된 도핑영역(525)을 포함한다.
기판(510) 상에 형성된 박막 트랜지스터는 도 5의 박막 트랜지스터와 동일한 구조를 가지며, 도 6a 내지 도 6d와 같은 방법에 의해 제조될 수 있다.
박막 트랜지스터는 기판(510) 상에 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층(520), 반도체층(520) 상에 형성되는 게이트 절연층(530), 반도체층(520)의 채널 영역과 대응되는 게이트 절연층(530) 상에 형성되는 게이트 전극(540), 게이트 전극(540)을 포함하는 게이트 절연층(530) 전면에 형성되는 층간 절연층(550), 게이트 절연층(530) 및 층간 절연층(550)에 형성된 콘택홀(560)을 통해 반도체층(520)의 소스 영역 및 드레인 영역과 연결되는 소스 전극(560a) 및 드레인 전극(560b)이 포함된다.
한편, 소스 및 드레인 전극(560a,560b)과 접촉되는 반도체층(520)은 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온이 도핑된 도핑영역(525)이 형성된다. 도핑영역(525)은 소스 및 드레인 전극(560a,560b)과 접촉되는 반도체층(520)의 일함수 차이에 의해 발생하는 전위장벽(Schottky Barrier)을 감소시키기 위한 것이다. 즉, 도핑영역(525)은 소스 및 드레인 전극(560a,560b)과 접촉되는 반도체층(520)에 반도체층(520)의 재료보다 일함수(work function)가 작은 1족 원소의 이온이 도핑되어 전위장벽의 높이(Schottky Barrier Height)가 감소되어, 반도체층(520)과 소스 및 드레인 전극(560a,560b)의 접촉저항이 감소된다. 이에 따라, 박막 트랜지스터의 전류-전압 특성이 향상될 수 있다.
박막 트랜지스터 상에는 박막 트랜지스터와 전기적으로 연결된 유기 전계 발광소자가 형성된다. 유기 전계 발광소자는 화소영역에 따라 패터닝된 캐소드 전극(570), 유기물층(580) 및 애노드 전극(590)을 포함한다.
본 발명은 실시예들을 기준으로 주로 설명되어졌으나, 발명의 요지와 범위를 벗어나지 않고 많은 다른 가능한 수정과 변형이 이루어질 수 있다. 예컨데, 전술한 실시예에서 박막 트랜지스터는 탑게이트(코플라나)구조와 바텀게이트(역스태거드)구조 및 그의 제조방법을 설명하였으나, 스태거드 구조에서도 동일하게 N 타입 산화물 반도체로 형성할 수 있음을 당업자는 인식할 것이다.
이상 본 발명을 상세히 설명하였으나 본 발명은 이에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 될 수 있은 물론이다.
이상과 같이, 본 발명에 의하면, 소스 및 드레인 전극과 접촉되는 N 타입 산화물 반도체로 이루어진 반도체층에 1족 원소로 구성되는 군에서 선택된 적어도 하나의 이온을 도핑하여, 소스 및 드레인 전극과 반도체층 계면의 접촉저항을 감소시킬 수 있다. 이에 따라, 박막 트랜지스터의 전류-전압 특성이 향상될 수 있다. 더 나아가 오믹 콘택이 향상된 양질의 박막 트랜지스터를 제공할 수 있다.
Claims (11)
- 기판; 및상기 기판 상에 배치되며, 엔(N) 타입 산화물 반도체로 이루어진 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막 트랜지스터에 있어서,상기 소스/드레인 전극과 접촉되는 영역의 상기 반도체층에 상기 반도체층의 일함수보다 낮은 적어도 하나의 1족 원소가 1016 내지 1021이온/cm3로 도핑된 도핑영역이 각각 형성되고, 상기 소스/드레인 전극이 상기 도핑영역을 통해 상기 반도체층과 연결되는 박막 트랜지스터.
- 삭제
- 제1 항에 있어서, 상기 1족 원소는 수소(H), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 프랑슘(Fr)으로 구성되는 군에서 선택된 하나인 박막 트랜지스터.
- 제1 항에 있어서, 상기 반도체층은 산화아연(ZnO), 산화갈륨아연(ZnGaO), 산화인듐아연(ZnInO), 산화인듐(In2O3), 산화갈륨인듐아연(ZnInGaO) 및 산화주석아연(ZnSnO)로 구성되는 군에서 선택된 적어도 하나인 박막 트랜지스터.
- 기판 상에 게이트 전극을 형성하여 패터닝하는 단계;상기 게이트 전극 상에 게이트 절연층을 배치하는 단계;상기 게이트 절연층 상에 엔(N) 타입 산화물 반도체로 이루어진 반도체층을 배치하는 단계;소스/드레인 전극이 배치될 상기 반도체층의 영역에 상기 반도체층 재료의 일함수보다 낮은 1족 원소가 1016 내지 1021 이온/cm3로 도핑된 도핑영역을 각각 형성하는 단계; 및상기 이온이 도핑된 반도체층 상에 소스/드레인 전극을 배치하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 기판 상에 소스/드레인 영역 및 채널영역을 포함하는 엔(N) 타입 산화물 반도체로 이루어진 반도체층을 배치하는 단계;상기 반도체층 상에 게이트 절연층을 배치하는 단계;상기 게이트 절연층 상에 상기 반도체층의 채널영역과 대응되는 게이트 전극을 배치하는 단계;상기 게이트 전극 상에 층간 절연막을 배치하는 단계;상기 게이트 절연층 및 상기 층간 절연층에 콘택 홀을 형성하여 소스/드레인 전극이 배치될 영역의 반도체층을 노출시키는 단계;상기 노출된 반도체층의 영역에 상기 반도체층 재료의 일함수보다 낮은 1족 원소가 1016 내지 1021 이온/cm3로 도핑된 도핑영역을 각각 형성하는 단계; 및상기 콘택 홀 및 상기 층간 절연층 상에 소스/드레인 전극을 형성하여 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 제5 항 및 제6 항 중 어느 한 항에 있어서, 상기 1족 원소는 수소(H), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 프랑슘(Fr)으로 구성되는 군에서 선택된 하나인 박막 트랜지스터의 제조방법.
- 제5 항 및 제6 항 중 어느 한 항에 있어서, 상기 반도체층에 도핑되는 이온의 도즈는 1010 내지 1015이온/cm2인 박막 트랜지스터의 제조방법.
- 기판;상기 기판 상에 배치되며, 엔(N) 타입 산화물 반도체로 이루어진 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막 트랜지스터; 및상기 박막 트랜지스터 상에 배치되며, 상기 박막 트랜지스터와 전기적으로 연결된 발광소자를 포함하며,상기 소스/드레인 전극과 접촉되는 영역의 상기 반도체층에 상기 반도체층보다 일함수가 낮은 적어도 하나의 1족 원소가 1016 내지 1021이온/cm3로 도핑된 도핑영역이 각각 형성되고, 상기 소스/드레인 전극이 상기 도핑영역을 통해 상기 반도체층과 연결되는 발광표시장치.
- 삭제
- 제9 항에 있어서, 상기 1족 원소는 수소(H), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 프랑슘(Fr)으로 구성되는 군에서 선택된 하나인 발광표시장치.
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