KR20120071398A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 기생용량이 감소된 박막 트랜지스터를 갖는 반도체 장치를 제조하여 저소비전력을 실현하는 것을 일 과제로 한다. 게이트 전극층의 가장자리를 덮는 절연층의 두께를 부분적으로 두껍게 한다. 구체적으로는, 스페이서 절연층과 게이트 절연층의 적층으로 한다. 또한, 게이트 전극층의 가장자리를 덮는 절연층의 두께를 부분적으로 두껍게 함으로써 박막 트랜지스터의 게이트 전극층과, 이 게이트 전극층과 중첩되는 다른 전극층(다른 배선층)으로 형성되는 기생용량을 감소시킨다.
Description
산화물 반도체를 이용하는 반도체 장치 및 그 제조 방법에 관한 것이다.
아울러 본 명세서에서 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
최근 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께 수~수백 nm 정도)을 이용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되며 특히 화상 표시장치의 스위칭 소자로서의 조속한 개발이 요구되고 있다. 금속 산화물은 다양하게 존재하고 다양한 용도로 이용되고 있다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 있고 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역으로 사용하는 박막 트랜지스터가 이미 알려져 있다(특허문헌 1 및 특허문헌 2).
박막 트랜지스터를 이용한 전자 디바이스로는, 휴대전화, 노트북형 퍼스널컴퓨터 등의 모바일 기기 등을 들 수 있는데, 이러한 휴대용 전자 디바이스에 있어서 연속 동작 시간에 영향을 미치는 소비전력이 커다란 문제이다. 또한 대형화가 진행되는 텔레비젼 장치 등에 있어서도 대형화에 따른 소비전력의 증대를 억제하는 것은 중요하다.
본 발명은 산화물 반도체층을 이용하는 박막 트랜지스터를 갖는 반도체 장치에 있어서, 저소비전력을 실현하는 반도체 장치를 제공하는 것을 일 과제로 한다.
또한, 산화물 반도체층을 이용하는 박막 트랜지스터를 갖는 반도체 장치에 있어서, 신뢰성이 높은 반도체 장치를 제공하는 것을 일 과제로 한다.
반도체 장치의 소비전력을 절감하기 위해 게이트 전극층의 가장자리를 덮는 절연층의 두께를 부분적으로 두껍게 한다. 구체적으로는 스페이서 절연층과 게이트 절연층의 적층으로 한다. 또한, 게이트 전극층의 가장자리를 덮는 절연층의 두께를 부분적으로 두껍게 함으로써, 박막 트랜지스터의 게이트 전극층과 이 게이트 전극층과 중첩되는 다른 전극층(다른 배선층)으로 형성되는 기생용량을 줄인다. 한편, 용량을 형성하는 영역에서는 유전체를 게이트 절연층으로만 형성하여 유전체의 두께를 얇게 함으로써 용량을 증대시킨다.
게이트 전극층을 덮는 1㎛ 이상 2㎛ 이하의 두꺼운 스페이서 절연층을 형성한 후, 선택적으로 제거하고 그 위에 스페이서 절연층보다 두께가 얇은 게이트 절연층을 형성하여 부분적으로 두꺼운 적층 영역과 얇은 단층 영역을 형성한다. 기생용량을 줄이기 위해 두꺼운 두께로 형성하는 영역에는 스페이서 절연층과 게이트 절연층을 적층하고, 유지용량 등을 형성하기 위해 얇은 두께로 형성하는 영역에는 게이트 절연층만을 마련한다.
본 명세서에서 개시하는 본 발명의 일 태양은, 기판 위에 게이트 전극층과, 이 게이트 전극층의 측면과 접하고 또한 게이트 전극층 위에 테이퍼 형상의 측면을 갖는 절연층과, 이 절연층 위에 절연층보다 얇고 또한 게이트 전극층의 표면과 접하는 게이트 절연층과, 이 게이트 절연층 위에 산화물 반도체층과, 절연층, 게이트 절연층 및 산화물 반도체층의 적층 위에 소스 전극층 또는 드레인 전극층과, 소스 전극층 또는 드레인 전극층 위에 산화물 반도체층과 접하는 산화물 절연층을 갖는 반도체 장치이다.
아울러 상기 구성에 있어서, 절연층은 게이트 절연층으로 덮이므로 소스 전극층 또는 드레인 전극층은 테이퍼 형상의 측면을 갖는 절연층과 접촉하지 않는 구조가 된다.
상기 구성은 상기 과제 중 적어도 하나를 해결한다. 상기 구성은 게이트 전극층과 드레인 전극층 사이에 형성되는 기생용량을 작게 할 수 있어 저소비전력화를 도모할 수 있다.
또한, 상기 구성은 게이트 전극층의 가장자리의 절연층의 두께를 부분적으로 두껍게 하여 게이트 전극층과 산화물 반도체층 사이의 내압을 향상시킬 수 있다.
또한, 상기 구조를 실현하기 위한 본 발명의 일 태양은, 기판 위에 게이트 전극층을 형성하고, 게이트 전극층을 덮는 절연막을 형성하고, 절연막을 선택적으로 에칭하여 게이트 전극층의 표면에 이르는 개구를 형성하여 게이트 전극층의 측면을 덮는 절연층을 형성하고, 절연층 위에 절연층보다 얇고 또한 게이트 전극층의 표면과 접하는 게이트 절연층을 형성하고, 게이트 절연층 위에 산화물 반도체층을 형성하고, 절연층, 게이트 절연층 및 산화물 반도체층의 적층 위에 소스 전극층 또는 드레인 전극층을 형성하고, 소스 전극층 또는 드레인 전극층 위에 산화물 반도체층과 접하는 산화물 절연층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
또한, 상기 제조 방법에 있어서, 절연막은 게이트 절연층과 다른 성막 장치를 이용하여 형성하고, 게이트 절연층은 고밀도 플라즈마 장치를 이용하여 형성한다. 따라서, 게이트 절연층은 하면에 접하여 마련되는 절연층보다 치밀한 막이 되고, 동일한 에천트를 이용하여 에칭 속도를 비교했을 경우, 절연층의 10% 이상 또는 20% 이상 느린 게이트 절연층을 형성할 수 있다.
또한, 상기 제조 방법에 있어서, 게이트 절연층 위에 산화물 반도체층을 형성한 후, RTA 장치를 이용하여 400℃ 이상 750℃ 이하의 가열을 수행하는 것이 바람직하다. RTA(GRTA, LRTA)를 이용하여 고온의 가열을 수행하면, 산화물 반도체막의 표면 부근에 표면에 대해 수직 방향(C축 배향)의 침상결정이 생기는 경우도 있다. RTA 장치를 이용한 가열 처리를 수행함으로써 박막 트랜지스터의 전기 특성(전계효과 이동도 등) 또는 신뢰성을 향상시킬 수 있다.
또한, 다계조 마스크에 의해 형성된 레지스트 마스크를 이용할 수 있다. 다계조 마스크를 이용하는 경우에는, 소스 전극층 또는 드레인 전극층의 하면에 접하는 산화물 반도체층을 갖는다. 본 발명의 다른 일 태양은, 기판 위에 게이트 전극층과, 게이트 전극층의 측면과 접하고 또한 게이트 전극층 위에 테이퍼 형상의 측면을 갖는 절연층과, 절연층 위에 절연층보다 얇고 또한 게이트 전극층의 표면과 접하는 게이트 절연층과, 게이트 절연층 위에 산화물 반도체층과, 산화물 반도체층 위에 소스 전극층 또는 드레인 전극층과, 소스 전극층 또는 드레인 전극층 위에 산화물 반도체층의 측면과 접하는 산화물 절연층을 갖는 반도체 장치이다.
상기 구성은 상기 과제 중 적어도 하나를 해결한다.
또한, 상기 구성에 있어서, 소스 전극층 또는 드레인 전극층은 게이트 절연층과 접하지 않는 구조가 된다. 물론, 상기 구성에 있어서, 절연층은 게이트 절연층으로 덮이므로 소스 전극층 또는 드레인 전극층은 테이퍼 형상의 측면을 갖는 절연층과도 접촉하지 않는 구조가 된다.
또한, 상기 각 구성에 있어서, 게이트 절연층은 적층구조를 가지며 질화 규소막 또는 산화 규소막의 적층을 이용한다. 또한, 상기 각 구성에 있어서, 산화물 절연층의 재료로서는 스퍼터링법으로 형성되는 산화 규소막, 또는 산화 알류미늄막을 이용한다.
또한, 상기 각 구성에 있어서, 배선 중첩 부분에서의 기생용량도 줄일 수 있어 배선간의 단락 방지가 가능하게 된다.
또한, 상기 각 구성에 있어서, 용량 형성 부분에서는 절연층의 개구를 마련하여 유전체를 얇은 게이트 절연층만으로 형성함으로써 큰 용량을 형성할 수 있다.
산화물 반도체층을 이용하는 박막 트랜지스터를 갖는 반도체 장치에 있어서 저소비전력을 실현할 수 있다.
도 1(A) 내지 도 1(D)는 본 발명의 일 태양을 나타낸 단면도이고,
도 2는 본 발명의 일 태양을 나타낸 단면도이고,
도 3(A) 내지 도 3(D)는 본 발명의 일 태양을 나타낸 단면도이고,
도 4는 본 발명의 일 태양을 나타낸 단면도이고,
도 5(A) 내지 도 5(C)는 본 발명의 일 태양을 나타낸 상면도 및 단면도이고,
도 6은 본 발명의 일 태양을 나타낸 단면도이고,
도 7은 본 발명의 일 태양을 나타낸 상면도이고,
도 8은 본 발명의 일 태양을 나타낸 상면도이고,
도 9는 본 발명의 일 태양을 나타낸 등가 회로도이고,
도 10은 본 발명의 일 태양을 나타낸 단면도이고,
도 11은 본 발명의 일 태양을 나타낸 등가 회로도이고,
도 12(A) 및 도 12(C)는 본 발명의 일 태양을 나타낸 단면도이고,
도 13(A) 및 도 13(B)는 본 발명의 일 태양을 나타낸 상면도 및 단면도이고,
도 14(A) 및 도 14(B)는 표시장치의 블럭도를 설명하는 도이고,
도 15(A) 및 도 15(B)는 신호선구동회로의 구성 및 타이밍차트를 설명하는 도이고,
도 16(A) 내지 도 16(D)는 쉬프트레지스터의 구성을 나타낸 회로도이고,
도 17(A) 및 도 17(B)는 쉬프트레지스터의 구성을 나타낸 회로도 및 쉬프트레지스터의 동작을 설명하는 타이밍차트이고,
도 18(A) 및 도 18(B)는 본 발명의 일 태양을 나타낸 상면도 및 단면도이고,
도 19(A) 내지 도 19(C)는 본 발명의 일 태양을 나타낸 등가 회로도, 상면도, 및 단면도이고,
도 20(A) 및 도 20(B)는 전자기기의 일례를 나타낸 도이고,
도 21(A) 및 도 20(B)는 전자기기의 일례를 나타낸 도이고,
도 22는 전자기기의 일례를 나타낸 도이고,
도 23은 전자기기의 일례를 나타낸 도이고,
도 24는 전자기기의 일례를 나타낸 도이다.
도 2는 본 발명의 일 태양을 나타낸 단면도이고,
도 3(A) 내지 도 3(D)는 본 발명의 일 태양을 나타낸 단면도이고,
도 4는 본 발명의 일 태양을 나타낸 단면도이고,
도 5(A) 내지 도 5(C)는 본 발명의 일 태양을 나타낸 상면도 및 단면도이고,
도 6은 본 발명의 일 태양을 나타낸 단면도이고,
도 7은 본 발명의 일 태양을 나타낸 상면도이고,
도 8은 본 발명의 일 태양을 나타낸 상면도이고,
도 9는 본 발명의 일 태양을 나타낸 등가 회로도이고,
도 10은 본 발명의 일 태양을 나타낸 단면도이고,
도 11은 본 발명의 일 태양을 나타낸 등가 회로도이고,
도 12(A) 및 도 12(C)는 본 발명의 일 태양을 나타낸 단면도이고,
도 13(A) 및 도 13(B)는 본 발명의 일 태양을 나타낸 상면도 및 단면도이고,
도 14(A) 및 도 14(B)는 표시장치의 블럭도를 설명하는 도이고,
도 15(A) 및 도 15(B)는 신호선구동회로의 구성 및 타이밍차트를 설명하는 도이고,
도 16(A) 내지 도 16(D)는 쉬프트레지스터의 구성을 나타낸 회로도이고,
도 17(A) 및 도 17(B)는 쉬프트레지스터의 구성을 나타낸 회로도 및 쉬프트레지스터의 동작을 설명하는 타이밍차트이고,
도 18(A) 및 도 18(B)는 본 발명의 일 태양을 나타낸 상면도 및 단면도이고,
도 19(A) 내지 도 19(C)는 본 발명의 일 태양을 나타낸 등가 회로도, 상면도, 및 단면도이고,
도 20(A) 및 도 20(B)는 전자기기의 일례를 나타낸 도이고,
도 21(A) 및 도 20(B)는 전자기기의 일례를 나타낸 도이고,
도 22는 전자기기의 일례를 나타낸 도이고,
도 23은 전자기기의 일례를 나타낸 도이고,
도 24는 전자기기의 일례를 나타낸 도이다.
이하에서는, 본 발명의 실시형태에 대해 도면을 이용하여 상세히 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는 기판 위에 제조된 채널 에칭형으로 불리는 보텀 게이트 구조의 박막 트랜지스터 중 하나로서, 도 1(D)에 그 단면 구조의 일례를 도시하였다.
도 1(D)에 도시된 박막 트랜지스터(410)는 채널 에칭형의 박막 트랜지스터로, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(411), 절연층(402a), 게이트 절연층(402b), 적어도 채널 형성 영역(414c), 고저항 소스 영역(414a) 및 고저항 드레인 영역(414b)를 갖는 산화물 반도체층, 소스 전극층(415a), 및 드레인 전극층(415b)를 포함한다. 또한, 박막 트랜지스터(410)을 덮고 채널 형성 영역(414c)과 접하는 산화물 절연층(416)이 마련된다.
절연층(402a)은 게이트 절연층(402b)보다 적어도 5배 두껍고 게이트 전극층(411)의 표면을 드러내는 개구를 가지고 있으며, 개구의 측면은 테이퍼 형상으로 한다. 또한, 게이트 절연층(402b)의 하면은 게이트 전극층(411)의 상면과 접하여 마련되며 게이트 절연층(402b)의 상면과 접하여 산화물 반도체층이 마련된다.
이하, 도 1(A) 내지 도 1(D)를 이용하여 기판 위에 박막 트랜지스터(410)를 제조하는 공정을 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 도전막을 성막한 후, 제1 포토리소그래피 공정을 수행함으로써 게이트 전극층(411)을 형성한다. 또한 레지스트 마스크를 잉크젯법으로 형성할 수도 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조비용을 절감할 수 있다.
절연 표면을 갖는 기판(400)으로 사용할 수 있는 기판에 큰 제한은 없으나 적어도 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 것이어야 한다. 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판을 사용할 수 있다.
또한, 유리 기판으로서는 이후의 가열 처리의 온도가 높을 경우에는 변형점이 730℃ 이상의 것을 사용할 수 있다. 또한 유리 기판으로는 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료가 이용되고 있다. 산화 붕소와 비교하여 산화 바륨(BaO)을 많이 포함시킴으로써 보다 실용적인 내열유리를 얻을 수 있다. 따라서, B2O3보다 BaO를 많이 포함하는 유리 기판을 사용하는 것이 바람직하다.
아울러 상기의 유리 기판 대신에 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 사용할 수도 있다. 그 밖에도 결정화 유리 등을 사용할 수 있다.
또한, 게이트 전극층(411)의 재료는 Al, Cr, Cu, Ta, Ti, Mo, W에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나 상술한 원소를 조합한 합금 등을 사용할 수 있다.
그 후, 게이트 전극층(411) 위에 스페이서 절연층이 되는 절연층(402a)을 형성한다.
절연층(402a)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층을 단층으로 또는 적층시켜 형성할 수 있다. 예를 들어 성막 가스로서 SiH4와 산소와 질소를 이용하여 플라즈마 CVD법에 의해 산화 질화 규소층을 형성할 수 있다. 절연층(402a)의 두께는 500nm 이상 2㎛ 이하로 한다. 본 실시형태에서는, 평행평판형의 PCVD 장치를 이용한 PCVD법에 의한 1㎛의 산화 질화 규소막(SiOxNy라고도 함, 단, x＞y＞0)을 성막한다.
그 후, 제2 포토리소그래피 공정에 의해 절연층(402a)에 게이트 전극층(411)과 중첩되는 개구를 형성한다. 본 실시형태에서는 드라이 에칭에 의해 개구를 형성한다. 아울러 이후의 공정으로 상측에 형성하는 막의 피복성을 향상시키기 위해 에칭 조건을 조절하여 테이퍼 형상으로 하는 것이 바람직하다. 이 단계의 단면도가 도 1(A)에 해당한다. 또한, 게이트 전극층(411)과 동일한 공정으로 형성되는 전극층을 이용하여 유지용량 등의 용량을 형성하는 경우에도 용량을 형성하는 영역과 중첩되는 개구를 절연층(402a)에 형성한다. 또한, 게이트 전극층과 동일한 공정으로 형성되는 배선층과 이후의 공정으로 상측에 마련되는 배선층을 전기적으로 접속하기 위한 콘택홀도 동일한 포토마스크로 형성한다.
그 후, 게이트 절연층(402b)을 성막한다. 게이트 절연층(402b)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층을 단층으로 또는 적층시켜 형성할 수 있다. 예를 들어 질화 규소막과 산화 규소막의 적층으로 형성한다. 게이트 절연층(402b)의 두께는 50nm 이상 200nm 이하로 한다.
본 실시형태에 있어서 게이트 절연층(402b)의 형성은 고밀도 플라즈마 장치에 의해 수행한다. 여기서 고밀도 플라즈마 장치는 1×1011/cm3 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리키고 있다. 예를 들어 3kW~6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시켜 절연막의 성막을 수행한다.
챔버에 재료 가스로서 모노실란 가스(SiH4)와 아산화질소(N2O)와 희가스를 도입하고 10Pa~30Pa의 압력하에서 고밀도 플라즈마를 발생시켜 유리 등의 절연 표면을 갖는 기판 위에 절연막을 형성한다. 그 후, 모노실란 가스의 공급을 정지하고 대기에 노출시키지 않고 아산화질소(N2O)와 희가스를 도입하여 절연막 표면에 플라즈마 처리를 수행할 수도 있다. 적어도 아산화질소(N2O)와 희가스를 도입하여 절연막 표면에 이루어지는 플라즈마 처리는 절연막의 성막보다 나중에 수행한다. 상기 프로세스 순서를 거친 절연막은 두께가 얇으며, 예를 들어 100nm 미만이어도 신뢰성을 확보할 수 있는 절연막이다.
게이트 절연층(402b)을 형성함에 있어서 챔버로 도입하는 모노실란 가스(SiH4)와 아산화질소(N2O)의 유량비는 1：10에서 1：200의 범위로 한다. 또한, 챔버로 도입하는 희가스로서는 헬륨, 아르곤, 크리프톤, 크세논 등을 사용할 수 있는데, 그 중에서도 저렴한 아르곤을 사용하는 것이 바람직하다.
또한, 고밀도 플라즈마 장치에 의해 얻어진 절연막은 일정한 두께로 막을 형성할 수 있으므로 단차 피복성이 뛰어나다. 또한, 고밀도 플라즈마 장치에 의해 얻어지는 절연막은 얇은 막의 두께를 정밀하게 제어할 수 있다.
상기 프로세스 순서를 거친 절연막은 종래의 평행평판형의 PCVD 장치로 얻어지는 절연막과 크게 달라 동일한 에천트를 이용하여 에칭 속도를 비교했을 경우 평행평판형의 PCVD 장치로 얻어지는 절연막의 10% 이상 또는 20% 이상 느려 고밀도 플라즈마 장치로 얻어지는 절연막은 치밀한 막이라 할 수 있다. 게이트 절연층(402b)은 절연층(402a)보다 치밀한 막이다.
본 실시형태에서는 게이트 절연층(402b)으로서 고밀도 플라즈마 장치에 의한 두께 100nm의 산화 질화 규소막(SiOxNy라고도 함, 단, x＞y＞0)을 사용한다.
또한, 하지막이 되는 절연막을 기판(400)과 게이트 전극층(411) 사이에 마련할 수도 있다. 하지막은 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있으며, 질화 규소막, 산화 규소막, 질화 산화 규소막 또는 산화 질화 규소막에서 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
그 후, 게이트 절연층(402b) 위에 두께 2nm 이상 200nm 이하의 산화물 반도체막(430)을 성막한다(도 1(B) 참조.). 또한, 산화물 반도체막(430)은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에서 스퍼터링법에 의해 성막할 수 있다. 본 실시형태에서는, In, Ga 및 Zn를 포함한 산화물 반도체 성막용 타겟(In-Ga-Zn-O계 산화물 반도체 성막용 타겟(In2O3：Ga2O3：ZnO=1：1：1［mol수비］)을 이용하고 기판과 타겟간의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소 단독, 아르곤 단독 또는 아르곤 및 산소 혼합 분위기하에서 30nm 성막한다. 또한, In, Ga 및 Zn를 포함하는 산화물 반도체 성막용 타겟으로서 In2O3：Ga2O3：ZnO=1：1：2［mol수비］의 조성비를 갖는 타겟, 또는 In2O3：Ga2O3：ZnO=1：1：4［mol수비］의 조성비를 갖는 타겟을 사용할 수도 있다. 또한, 스퍼터링법을 이용하는 경우 SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 사용할 수도 있다.
또한, 산화물 반도체층에 적용하는 금속 산화물로서 상기한 것 외에도 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 삼원계 금속 산화물인 In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 이원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체나, In-Mg-O계 산화물 반도체나, In-O계 산화물 반도체, Sn-O계 산화물 반도체 등을 사용할 수 있다. 또한, 상기 산화물 반도체에 SiO2를 포함할 수도 있다.
또한, 산화물 반도체막(430)의 성막을 수행하기 전에 스퍼터링 장치 내벽이나 타겟 표면이나 타겟 재료 중에 잔존하고 있는 수분 또는 수소를 제거하기 위해 프리히트 처리를 수행하는 것이 좋다. 프리히트 처리로는 성막 챔버 내를 감압하에서 200℃~600℃에 가열하는 방법이나, 가열시키면서 질소나 불활성 가스의 도입과 배기를 반복하는 방법 등이 있다. 프리히트 처리를 끝내면 기판 또는 스퍼터링 장치를 냉각시킨 후 대기에 접촉시키지 않고 산화물 반도체막의 성막을 수행한다. 이 경우의 타겟 냉각액으로서는 물이 아니라 유지 등을 사용하는 것이 좋다. 가열시키지 않고 질소의 도입과 배기를 반복하여도 일정한 효과를 얻을 수 있지만, 가열시키면서 수행하는 것이 더욱 좋다.
그 후, 산화물 반도체막(430)을 제3 포토리소그래피 공정에 의해 섬형상의 산화물 반도체층으로 가공한다. 또한, 섬형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성할 수도 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않으므로 제조비용을 절감할 수 있다.
그 후, 산화물 반도체층의 탈수화 또는 탈수소화를 수행한다. 탈수화 또는 탈수소화를 수행하는 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 본 실시형태에서는 고온의 질소 가스를 사용하여 가열 처리를 수행하는 GRTA 장치를 이용하여 650℃, 6분의 가열을 수행한 후, 대기에 접촉시키지 않고 산화물 반도체층으로의 물이나 수소의 재혼입을 막아 산화물 반도체층(431)을 얻는다(도 1(B) 참조.).
아울러 가열 처리 장치는 특별히 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비할 수도 있다. 예를 들어 전기로나, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 방출하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 수행하는 장치이다. 기체로는 아르곤 등의 희가스, 또는 가열 처리에 의해 피처리물과 반응하지 않는 질소와 같은 불활성 기체가 사용된다.
예를 들어 제1 가열 처리로서 650℃~700℃의 고온으로 가열시킨 불활성 가스중에 기판을 이동시켜 넣고 1분~10분간 가열한 후, 기판을 이동시켜 고온으로 가열한 불활성 가스에서 꺼내는 GRTA를 수행할 수도 있다. GRTA를 이용하면 단시간으로 고온 가열 처리가 가능해진다.
아울러 제1 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스 분위기 내에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치로 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라서는 산화물 반도체층이 결정화되어 미결정막 또는 다결정막이 되는 경우도 있다. 예를 들어 결정화율이 90% 이상, 또는 80% 이상인 미결정의 산화물 반도체막이 되는 경우도 있다. 또한, 제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라서는 결정 성분을 포함하지 않는 비정질의 산화물 반도체막이 되는 경우도 있다. 또한, 제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라서는 비정질의 산화물 반도체 내에 미결정부(입경 1nm 이상 20nm 이하)가 혼재하는 산화물 반도체막이 되는 경우도 있다. 또한, RTA(GRTA, LRTA)를 이용하여 고온의 가열을 수행하면 산화물 반도체막의 표면 부근에 표면에 대해 수직 방향(C축배향)의 침상결정이 생기는 경우도 있다. 이 경우, RTA의 가열 조건 및 산화물 반도체막의 재료 및 두께에 따라 다르기도 하지만, 산화물 반도체막의 표면 부근은 결정성이 높고, 그 이외의 부분은 비정질 산화물 반도체 내에 미결정부(입경 1nm 이상 20nm 이하)가 혼재하는 산화물 반도체막이 된다.
또한, 산화물 반도체층의 제1 가열 처리는 섬형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막(430)에 수행할 수도 있다. 이 경우에는 제1 가열 처리 후에 가열 장치로부터 기판을 꺼내 포토리소그래피 공정을 수행한다.
그 후, 여기서는 도시하지 않았으나 제4 포토리소그래피 공정에 의해 게이트 전극층(411)에 도달하는 콘택홀을 게이트 절연층(402b)에 형성한다. 이 콘택홀을 이용하여 게이트 전극층(411)은 이후의 공정으로 상측에 마련되는 단자 전극이나 도입 배선과 전기적으로 접속한다. 또한, 마스크수를 줄이기 위해 여기서 제4 포토리소그래피 공정을 수행하지 않고 이후의 공정에서 이루어지는 다른 콘택홀의 형성과 동일한 공정에서 형성할 수도 있다.
그 후, 게이트 절연층(402b) 및 산화물 반도체층(431) 위에 스퍼터링법 등에 의해 금속 도전막을 성막한 후 제5 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고 선택적으로 에칭을 수행하여 금속 전극층을 형성한다. 본 실시형태에서는 절연층(402a)의 개구 영역과 중첩되는 산화물 반도체층 위에 금속 전극층의 단부가 위치하도록 금속 전극층의 에칭을 수행한다. 이 개구 영역에는 소스 전극층으로서 기능하는 금속 전극층의 일단과 드레인 전극층으로서 기능하는 다른 일단이 배치되고 그 간격이 채널 길이(L)로 결정된다.
금속 도전막의 재료로는 Al, Cr, Cu, Ta, Ti, Mo, W에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금 등이 있다.
금속 도전막으로서는, 티타늄층 위에 알루미늄층과, 이 알루미늄층 위에 티타늄층이 적층된 3층의 적층 구조, 또는 몰리브덴층 위에 알루미늄층과, 이 알루미늄층 위에 몰리브덴층을 적층한 3층의 적층 구조가 바람직하다. 또한, 금속 도전막으로서 알루미늄층과 텅스텐층을 적층한 2층의 적층 구조, 구리층과 텅스텐층을 적층한 2층의 적층 구조, 알루미늄층과 몰리브덴층을 적층한 2층의 적층 구조도 가능하다. 물론, 금속 도전막은 단층 또는 4층 이상의 적층 구조로 할 수도 있다.
그 후, 레지스트 마스크를 제거하고 제6 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고 선택적으로 에칭을 수행하여 소스 전극층(415a) 및 드레인 전극층(415b)를 형성한 후 레지스트 마스크를 제거한다. 아울러 제6 포토리소그래피 공정에서는 산화물 반도체층(431)은 일부만이 에칭되어 홈부(요입부)를 갖는 산화물 반도체층이 될 수도 있다. 또한 소스 전극층(415a) 및 드레인 전극층(415b)를 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성할 수도 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않으므로 제조비용을 절감할 수 있다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해 투과된 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 수행할 수도 있다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수개 두께를 갖는 형상이 되고, 에칭을 수행함으로써 추가로 형상을 변형할 수 있으므로, 서로 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서 하나의 다계조 마스크에 의해 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고 대응하는 포토리소그래피 공정도 삭감할 수 있어 공정의 간략화가 가능해진다.
그 후 산화물 반도체층의 일부에 접하는 보호 절연막이 되는 산화물 절연층(416)을 형성한다.
산화물 절연층(416)은 적어도 1nm 이상의 두께로 형성하고 스퍼터링법 등, 산화물 절연층(416)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 본 실시형태에서는 산화물 절연층(416)으로서 두께 300nm의 산화 규소막을 스퍼터링법을 이용하여 성막한다. 성막시의 기판 온도는 실온 이상 300℃ 이하일 수 있고 본 실시형태에서는 100℃로 한다. 산화 규소막의 스퍼터링법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에서 수행할 수 있다. 또한, 타겟으로 산화 규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들어 규소 타겟을 이용하여 산소, 및 질소 분위기하에서 스퍼터링법에 의해 산화 규소를 형성할 수 있다. 저저항화된 산화물 반도체층에 접촉하여 형성하는 산화물 절연층(416)은 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 사용하며 대표적으로는 산화 규소막, 질화 산화 규소막, 산화 알류미늄막, 또는 산화 질화 알루미늄막 등을 사용한다. 나아가 산화물 절연층(416) 위에 질화 규소막, 질화 알루미늄막 등의 보호 절연층을 형성할 수도 있다.
또한, 산화물 절연층(416)의 형성을 수행하기 전에 스퍼터링 장치 내벽이나 타겟 표면이나 타겟 재료 중에 잔존하고 있는 수분 또는 수소를 제거하기 위해 프리히트 처리를 수행할 수 있다. 프리히트 처리를 끝내면 기판 또는 스퍼터링 장치를 냉각시킨 후 대기에 접촉시키지 않고 산화물 절연층의 성막을 수행한다. 이 경우의 타겟 냉각액으로서는 물이 아니라 유지 등을 사용하는 것이 좋다. 가열하지 않고 질소의 도입과 배기를 반복하여도 일정한 효과를 얻을 수 있으나 가열하면서 수행하면 더욱 좋다.
또한, 산화물 절연층(416)의 성막 후에 대기에 접촉시키지 않고 스퍼터링법에 의해 질화 규소막을 적층하는 구조를 형성할 수도 있다.
그 후, 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 제2 가열 처리(1시간 이상 30시간 이하, 바람직하게는 100℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 수행한다. 예를 들어 질소 분위기하에서 150℃, 10시간의 제2 가열 처리를 수행한다. 제2 가열 처리를 수행하면 산화물 반도체층의 일부(채널 형성 영역)가 산화물 절연층(416)과 접촉한 상태로 가열된다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체막에 대해 탈수화 또는 탈수소화를 위한 가열 처리를 수행하여 저저항화시킨 후 산화물 반도체막의 일부를 선택적으로 산소 과잉인 상태로 만든다. 그 결과, 게이트 전극층(411)과 중첩되는 채널 형성 영역(414c)은 I형이 되고 소스 전극층(415a)과 중첩되는 고저항 소스 영역(414a)과 드레인 전극층(415b)과 중첩되는 고저항 드레인 영역(414b)이 자기 정합적으로 형성된다. 이상의 공정으로 박막 트랜지스터(410)가 형성된다.
산화물 반도체는 바람직하게는 In를 함유하는 산화물 반도체, 더욱 바람직하게는 In 및 Ga를 함유하는 산화물 반도체이다. 산화물 반도체층을 I형(진성)으로 만들기 위해 탈수화 또는 탈수소화의 공정을 거치는 것은 효과적이다.
아울러 드레인 전극층(415b)(및 소스 전극층(415a))과 중첩된 산화물 반도체층에 있어서 고저항 드레인 영역(414b)(또는 고저항 소스 영역(414a))을 형성함으로써 박막 트랜지스터의 신뢰성의 향상을 도모할 수 있다. 구체적으로는 고저항 드레인 영역(414b)을 형성함으로써 드레인 전극층에서 고저항 드레인 영역(414b), 채널 형성 영역에 걸쳐 도전성을 단계적으로 변화시킬 수 있는 구조를 구현할 수 있다. 따라서 드레인 전극층(415b)으로 고전원 전위(VDD)를 공급하는 배선과 접속하여 동작시키는 경우, 게이트 전극층(411)과 드레인 전극층(415b) 사이에 고전압이 인가되어도 고저항 드레인 영역이 버퍼가 되어 국소적인 전계 집중이 쉽게 발생하지 않아 트랜지스터의 내압을 향상시킬 수 있다.
게이트 전극층의 측면을 포함하는 가장자리부에 두꺼운 절연층(스페이서 절연층과 게이트 절연층의 적층)이 위치되도록 함으로써 게이트 전극층(411)과 드레인 전극층(415b) 사이에 형성되는 도 1(D)에 도시된 박막 트랜지스터(410)의 기생용량을 감소시킬 수 있다. 특히 게이트 전극층의 측면을 포함하는 가장자리부에서 게이트 전극층의 두께가 두껍고 게이트 절연층이 얇은 경우, 게이트 전극층의 상면에 형성되는 두께보다 측면에 형성되는 게이트 절연층이 얇아 쉽게 성막되어 기생용량이 증가한다. 따라서, 도 1(D)에 도시된 박막 트랜지스터(410)의 구조는 게이트 전극층의 두께가 두껍고 게이트 절연층을 얇게 형성하는 경우에 특히 효과적인 구조라고 할 수 있다. 또한, 채널 형성 영역과 게이트 전극층 사이에는 두께가 얇은 게이트 절연층(402b)만이 마련되어 있어 전기 특성의 향상을 도모할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 나타낸 박막 트랜지스터의 구조를 이용하여 동일 기판 위에 화소부와 구동회로를 형성하여 액티브 매트릭스형의 발광 표시 장치를 제조하는 일례를 나타낸다.
도 2는 제1 전극(화소 전극) 위에 EL층을 형성하기 전의 기판 상태를 나타낸 단면도이다. 또한 도 1(D)와 동일한 부분에는 동일한 부호를 사용하여 설명한다.
도 2에서, 제1 전극(457)과 전기적으로 접속하는 구동용 TFT는 화소부에 배치하는 보텀 게이트형의 박막 트랜지스터(410)로서, 실시형태 1에 의해 제조할 수 있다.
아울러 발광 장치를 제조하는 경우, 1개의 화소에 복수의 박막 트랜지스터를 가지며 한쪽의 박막 트랜지스터의 게이트 전극층과 다른 한쪽의 박막 트랜지스터의 드레인 전극층을 접속하는 접속부를 구비한다. 또한, 접속 전극층(429)은 게이트 절연층(402b)을 선택적으로 에칭하여 콘택홀을 형성한 후 박막 트랜지스터의 드레인 전극층(415b)과 동일한 재료 및 동일한 공정으로 형성한다. 아울러 접속 전극층(429)은 게이트 전극층(421b)과 전기적으로 접속된다.
실시형태 1에 따라 산화물 절연층(416)을 형성한 후 녹색의 컬러필터층(456), 청색의 컬러필터층, 적색의 컬러필터층을 차례로 형성한다. 각 컬러필터층은 인쇄법, 잉크젯법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 각각 형성한다. 컬러필터층을 마련함으로써 봉지 기판의 합착 정밀도에 상관없이 컬러필터층과 발광소자의 발광 영역의 위치 정합을 수행할 수 있다.
그 후, 녹색의 컬러필터층(456), 청색의 컬러필터층, 및 적색의 컬러필터층을 덮는 오버코트층(458)을 형성한다. 오버코트층(458)으로서는 투광성을 갖는 수지를 사용한다.
여기서는 RGB의 3색을 이용하여 풀 컬러 표시하는 예를 나타냈으나, 특별히 한정되지 않고 RGBW의 4색을 이용하여 풀 컬러 표시를 수행할 수도 있다.
그 후, 오버코트층(458) 및 산화물 절연층(416)을 덮는 보호 절연층(413)을 성막한다. 보호 절연층(413)으로서는 무기 절연막을 사용한다. 구체적으로는 질화 규소막, 질화 알루미늄막, 질화 산화 규소막, 산화 질화 알루미늄 등을 사용한다. 보호 절연층(413)은 산화물 절연층(416)과 동일한 조성의 절연막으로 형성하면 이후의 콘택홀 형성시에 한번의 공정으로 에칭할 수 있으므로 바람직하다.
그 후, 포토리소그래피 공정에 의해 보호 절연층(413) 및 산화물 절연층(416)을 선택적으로 에칭하여 드레인 전극층(415b)에 도달하는 콘택홀을 형성한다. 또한, 이 포토리소그래피 공정에 의해 단자부의 보호 절연층(413) 및 산화물 절연층(416)을 선택적으로 에칭하여 단자 전극의 일부를 노출시킨다. 또한, 이후에 형성되는 발광소자의 제2 전극과 공통 전위선을 접속시키기 위해 공통 전위선에 도달하는 콘택홀도 형성한다.
그 후, 투광성을 갖는 도전막을 형성하고 포토리소그래피 공정에 의해 드레인 전극층(415b)과 전기적으로 접속되는 제1 전극(457)을 형성한다.
그 후, 제1 전극(457)의 가장자리부를 덮도록 격벽(459)을 형성한다. 격벽(459)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 격벽(459)은 특히 감광성의 수지 재료를 이용하여 제1 전극(457) 위에 개구부를 형성하고 그 개구부의 측벽이 연속된 곡률로 형성되는 경사면이 되도록 형성한다. 격벽(459)으로서 감광성의 수지 재료를 사용하는 경우 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
이상의 공정을 거쳐 도 2에 도시된 기판 상태를 얻을 수 있다. 이후의 공정은, 제1 전극(457) 위에 EL층을 형성하고, EL층 위에 제2 전극을 형성하여 발광소자를 형성한다. 또한 제2 전극은 공통 전위선과 전기적으로 접속된다.
또한, 도 2에 도시된 바와 같이 용량부에는, 용량 배선층(421d)이 마련되고 용량 배선층(421d)의 가장자리부를 덮는 절연층(402a)이 형성된다. 또한, 용량은 게이트 절연층(402b)을 유전체로 하고, 용량 배선층(421d)과 용량 전극층(428)으로 구성된다. 또한, 발광 장치에서 용량 배선층(421d)은 전원 공급선의 일부이며 용량 전극층(428)은 구동 TFT의 게이트 전극층의 일부이다.
또한, 배선 교차부에 있어서 도 2에 도시된 바와 같이 기생용량을 줄이기 위해 게이트 배선층(421c)과 소스 배선층(422)과의 사이에는 절연층(402a) 및 게이트 절연층(402b)를 적층하고 있다.
또한, 도 2에서, 구동회로에 배치하는 TFT는 보텀 게이트형의 박막 트랜지스터(450)이며, 본 실시형태에서는 실시형태 1에 따라 제조할 수 있다. 아울러 구동회로의 박막 트랜지스터(450)의 산화물 반도체층의 상측에 도전층(417)을 마련하고 있으나, 필요가 없으면 마련하지 않을 수도 있다. 도전층(417)은 제1 전극(457)과 동일한 재료, 동일한 공정으로 형성할 수 있다.
도전층(417)을 산화물 반도체층의 채널 형성 영역(423)과 중첩되는 위치에 마련함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT시험이라 함)에 있어서, BT시험 전후의 박막 트랜지스터(450)의 문턱값 전압의 변화량을 감소시킬 수 있다. 또한, 도전층(417)은 전위가 게이트 전극층(421a)과 같을 수도 있고 다를 수도 있으며 제2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(417)의 전위가 GND, 0V, 혹은 플로팅 상태일 수도 있다.
또한, 박막 트랜지스터는 정전기 등에 의해 파괴되기 쉬우므로 화소부 또는 구동회로와 동일 기판 위에 보호회로를 마련하는 것이 바람직하다. 보호회로는 산화물 반도체층을 사용한 비선형 소자를 이용하여 구성하는 것이 바람직하다. 예를 들어 보호회로는 화소부와 주사선 입력 단자 및 신호선 입력 단자와의 사이에 배치되어 있다. 본 실시형태에서는 복수의 보호회로를 배치하여 주사선, 신호선 및 용량버스선에 정전기 등에 의해 서지 전압이 인가되어 화소 트랜지스터 등이 파괴되지 않도록 구성하고 있다. 따라서 보호회로에 서지 전압이 인가되었을 때 공통 배선으로 전하를 우회시키도록 구성한다. 또한, 보호회로는 주사선에 대해 병렬로 배치된 비선형 소자에 의해 구성되어 있다. 비선형 소자는 다이오드와 같은 2단자 소자 또는 트랜지스터와 같은 3단자 소자로 구성된다. 예를 들어 화소부의 박막 트랜지스터(410)와 동일한 공정으로 형성하는 것도 가능하고, 예를 들어 게이트 단자와 드레인 단자를 접속시킴으로써 다이오드와 동일한 특성을 부여할 수 있다.
본 실시형태는 실시형태 1과 자유롭게 조합시킬 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1과 일부 공정이 다른 예를 도 3에 나타낸다. 본 실시형태에서는 투과된 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 마스크층을 이용한 에칭 공정을 수행하여 포토마스크수의 총수를 삭감한다. 도 3에서 도 1과 동일한 부분에는 동일한 부호를 이용하여 설명한다.
우선, 실시형태 1에 따라 기판(400) 위에 도전막을 형성한 후 게이트 전극층(411)을 형성하고 그 게이트 전극층(411) 위에 절연층(402a)을 형성하여 도 3(A) 상태를 얻는다. 아울러 도 3(A)는 도 1(A)과 동일하다.
그 후, 실시형태 1에 따라 게이트 절연층(402b)를 성막한다. 이어서 게이트 절연층(402b)의 성막후 대기에 접촉시키지 않고 게이트 절연층(402b) 위에 두께 2nm 이상 200nm 이하의 산화물 반도체막을 형성한다. 본 실시형태에서는 In, Ga 및 Zn를 포함하는 산화물 반도체 성막용 타겟(In-Ga-Zn-O계 산화물 반도체 성막용 타겟(In2O3：Ga2O3：ZnO=1：1：1))을 사용하고 기판과 타겟간의 거리를 170mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW로 하여 산소 단독, 아르곤 단독, 또는 아르곤 및 산소 분위기하에서 20nm 성막한다.
또한, 산화물 반도체막의 성막을 수행하기 전에, 스퍼터링 장치 내벽이나 타겟 표면이나 타겟 재료 중에 잔존하고 있는 수분 또는 수소를 제거하기 위해 프리히트 처리를 수행할 수 있다.
그 후, 산화물 반도체막의 탈수화 또는 탈수소화를 수행한다. 탈수화 또는 탈수소화를 수행하는 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 본 실시형태에서는 고온의 질소 가스를 사용하여 가열 처리를 수행하는 GRTA 장치를 이용하여 650℃, 6분의 가열을 수행한다.
그 후, 산화물 반도체막 위에 금속 도전막을 형성한 후 금속 도전막위에 레지스트 마스크(432a)를 형성한다. 본 실시형태에서는 레지스트 마스크(432a)를 형성하기 위해 고계조 마스크를 이용한 노광을 수행하는 예를 나타낸다. 우선, 레지스트 마스크(432a)를 형성하기 위해 레지스터를 형성한다. 레지스터는 포지티브형 레지스터 또는 네가티브형 레지스터를 사용할 수 있다. 여기서는 포지티브형 레지스터를 사용하여 나타낸다. 레지스터는 스핀 코트법으로 형성할 수도 있고 잉크젯법으로 선택적으로 형성할 수도 있다. 레지스터를 잉크젯법으로 선택적으로 형성하면 불필요한 부분에 대한 레지스터 형성을 삭감할 수 있어 재료의 낭비를 줄일 수 있다.
다계조 마스크는 노광 부분, 중간 노광 부분 및 미노광 부분으로 3개의 노광 레벨을 수행할 수 있는 마스크로, 투과된 광이 복수의 강도가 되는 노광 마스크이다. 한번의 노광 및 현상 공정에 의해 복수(대표적으로는 2가지)의 두께의 영역을 갖는 레지스트 마스크를 형성하는 것이 가능하다. 따라서 다계조 마스크를 이용함으로써 노광 마스크의 개수를 줄이는 것이 가능하다.
다계조 마스크의 대표예로서는 그레이톤 마스크나 하프톤 마스크가 있다. 그레이톤 마스크는 주기적인 슬릿, 도트, 메쉬, 또는 비주기적인 슬릿, 도트, 메쉬로 이루어지는 회절 격자와 차광부를 갖는다. 하프톤 마스크는 MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 반투과부와 차광부를 갖는다.
다계조 마스크를 이용하여 노광시킨 후 현상함으로써 도 3(B)에 도시된 바와 같이 두께가 다른 영역을 갖는 레지스트 마스크(432a)를 형성할 수 있다.
이어서, 레지스트 마스크(432a)를 이용하여 제1 에칭 공정을 수행하여 산화물 반도체막, 금속 도전막을 에칭하여 섬형으로 가공한다. 그 결과, 산화물 반도체층(431), 금속 도전층(433)을 형성할 수 있다(도 3(B) 참조.).
이어서, 레지스트 마스크(432a)를 애싱한다. 그 결과, 레지스트 마스크의 면적(3차원적으로 보면 체적)이 축소되고 두께가 얇아진다. 이 때, 두께가 얇은 영역의 레지스트 마스크의 일부(게이트 전극층(411)의 일부와 중첩되는 영역)는 제거되어 2개로 분리된 레지스트 마스크(432b, 432c)를 형성할 수 있다.
레지스트 마스크(432b, 432c)를 이용하여 금속 도전층(433)을 제2 에칭 공정에 의해 에칭하여 소스 전극층(435a), 드레인 전극층(435b)을 형성한다(도 3(C) 참조.). 아울러 제2 에칭 공정의 조건에 따라서는 산화물 반도체층의 일부만이 에칭되어 홈부(요입부)를 갖는 산화물 반도체층이 될 수도 있다. 또한, 제2 에칭 공정의 조건에 따라서는 산화물 반도체층(431)의 단부에 있어서 두께가 얇은 영역을 가장자리에 갖는 형상이 될 수도 있다.
그 후, 레지스트 마스크(432b, 432c)를 제거한 후 산화물 반도체층(431)에 접촉하는 보호 절연막이 되는 산화물 절연층(416)을 형성한다.
또한, 산화물 절연층(416)의 형성을 수행하기 전에 스퍼터링 장치 내벽이나 타겟 표면이나 타겟 재료중에 잔존하고 있는 수분 또는 수소를 제거하기 위해 프리히트 처리를 수행할 수 있다.
그 후, 불활성 가스 분위기하 또는 산소 가스 분위기하에서 제2 가열 처리(1시간 이상 30시간 이하, 바람직하게는 100℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 수행한다. 예를 들어 질소 분위기하에서 150℃, 10시간의 제2 가열 처리를 수행한다. 제2 가열 처리를 수행하면 산화물 반도체층의 일부(채널 형성 영역)가 산화물 절연층(416)과 접촉한 상태로 가열된다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체막에 대해서 탈수화 또는 탈수소화를 위한 가열 처리를 수행하여 저저항화시킨 후 산화물 반도체막의 일부를 선택적으로 산소 과잉인 상태로 만든다. 그 결과, 게이트 전극층(411)과 중첩되는 채널 형성 영역(434c)은 I형이 되고 소스 전극층(435a)과 중첩되는 고저항 소스 영역(434a)과 드레인 전극층(435b)과 중첩되는 고저항 드레인 영역(434b)이 자기 정합적으로 형성된다. 이상의 공정으로 박막 트랜지스터(420)가 형성된다.
아울러 박막 트랜지스터(420)의 게이트 전극층의 측면을 포함하는 가장자리부에 두꺼운 절연층(스페이서 절연층과 게이트 절연층의 적층)이 위치하도록 함으로써 게이트 전극층(411)과 드레인 전극층(435b)과의 사이에 형성되는 기생용량을 감소시킬 수 있다.
또한, 다계조 마스크를 이용함으로써 실시형태 1보다 마스크수를 1개 줄일 수 있다.
또한, 산화물 절연층(416) 위에 드레인 전극층(435b)과 전기적으로 접속되는 도전층을 형성하는 경우, 산화물 절연층(416)에 콘택홀을 형성한다. 이 콘택홀의 형성시에 이용한 마스크와 동일한 마스크를 이용하여 게이트 전극층(411)에 도달하는 콘택홀을 형성할 수 있다. 예를 들어 액정표시장치를 제조할 때, 드레인 전극층(435b)과 전기적으로 접속하는 화소 전극층을 형성하고, 동일한 마스크를 이용한 포토리소그래피 공정으로 게이트 전극층(411)과 전기적으로 접속하는 전극층(단자 전극 또는 접속 전극 등)을 형성한다. 이 경우, 실시형태 1보다 마스크수를 1개 더 추가로 줄일 수 있다.
본 실시형태는 실시형태 1 또는 실시형태 2와 자유롭게 조합시킬 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 3에 나타낸 박막 트랜지스터의 구조를 이용하여 동일 기판 위에 화소부와 구동회로를 형성하여 액티브 매트릭스형의 액정표시장치를 제조하는 일례를 나타낸다.
도 4는 화소 전극층 형성 후의 기판 상태를 나타낸 단면도이다. 아울러 도 3(D)와 동일한 부분에는 동일한 부호를 사용하여 설명한다.
도 4에서, 화소 전극층(477)과 전기적으로 접속되는 구동용 TFT는 화소부에 배치하는 보텀 게이트형의 박막 트랜지스터(420)로, 실시형태 3에 따라 제조할 수 있다.
실시형태 1에 따라 산화물 절연층(416)을 형성한 후, 포토리소그래피 공정에 의해 산화물 절연층(416)을 선택적으로 에칭하여 드레인 전극층(435b)에 도달하는 콘택홀을 형성한다. 또한, 이 포토리소그래피 공정에 의해 접속 배선부의 게이트 절연층(402b) 및 산화물 절연층(416)을 선택적으로 에칭하여 게이트 전극층(421b)의 일부를 노출시킨다. 또한, 이 포토리소그래피 공정에 의해 산화물 절연층(416)을 선택적으로 에칭하여 접속 배선부의 접속 전극층(479)에 도달하는 콘택홀을 형성한다.
그 후, 산화물 절연층(416) 위에 평탄화 절연층(476)을 형성한다. 평탄화 절연층(476)으로서는 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에도 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 아울러 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써 평탄화 절연층(476)을 형성할 수도 있다.
또한, 평탄화 절연층(476)으로서 감광성의 수지 재료를 이용하는 경우 레지스트 마스크를 형성하는 공정을 생략할 수 있다. 본 실시형태에서는 감광성의 아크릴 수지를 이용하여 평탄화 절연층(476)을 형성한다. 아울러 구동회로의 박막 트랜지스터(470)의 산화물 반도체층의 상측에 도전층(417)을 마련하는 경우, 도전층(417) 및 박막 트랜지스터(470)와 중첩되는 평탄화 절연층은 제거하는 것이 바람직하다.
그 후, 투광성을 갖는 도전막을 형성하고 포토리소그래피 공정에 의해 드레인 전극층(435b)과 전기적으로 접속되는 화소 전극층(477)을 형성한다.
이상의 공정을 거쳐 도 4에 도시된 기판 상태를 얻을 수 있다. 본 실시형태에서는 도 4에 도시된 기판 상태를 얻기 위해 5개의 포토마스크를 사용하는 것으로 한다. 이후의 공정은 대향 전극이 마련된 대향 기판과 도 4에 도시된 기판을 서로 고정시킨다. 아울러 도 4에 도시된 기판과 대향 전극이 마련된 대향 기판과의 사이에 액정층을 마련한다. 또한, 대향 기판에 마련된 대향 전극과 전기적으로 접속되는 공통 전극을 도 4에 도시된 기판 위에 마련하고 공통 전극과 전기적으로 접속되는 단자 전극을 단자부에 마련한다. 이 단자 전극은 공통 전극을 고정 전위, 예를 들어 GND, 0V 등으로 설정하기 위한 단자이다.
또한, 실시형태 3에 나타낸 공정은 다계조 마스크를 사용하는 예이므로 드레인 전극층 및 소스 전극층과 동일한 배선층 또는 동일한 전극층 아래에 접하여 산화물 반도체층이 배치된다. 아울러 드레인 전극층(435b) 및 소스 전극층(435a)과 동일한 재료 및 동일한 공정으로 형성되는 것은, 용량 전극층(428), 소스 배선층(422), 접속 전극층(479), 소스 전극층(475a) 및 드레인 전극층(475b)이다.
또한, 도 4에 도시된 바와 같이 용량부에는 용량 배선층(421d)이 마련되고 용량 배선층(421d)의 가장자리부를 덮는 절연층(402a)이 형성된다. 또한, 용량은 게이트 절연층(402b)을 유전체로 하고 용량 배선층(421d)과 용량 전극층(428)으로 구성된다.
또한, 배선 교차부에 있어서, 도 4에 도시된 바와 같이 기생용량을 줄이기 위해 게이트 배선층(421c)과 소스 배선층(422)과의 사이에는 절연층(402a) 및 게이트 절연층(402b)이 적층되어 있다.
또한, 배선 접속부에 있어서, 도 4에 도시된 바와 같이 게이트 전극층(421b)과 접속 전극층(479)을 전기적으로 접속시키기 위해 둘 모두에 접촉하는 전극층(478)을 가지며, 이 전극층(478)은 화소 전극층(477) 및 도전층(417)과 동일한 재료, 동일한 공정으로 형성할 수 있다.
또한, 도 4에서, 구동회로에 배치하는 TFT는 보텀 게이트형의 박막 트랜지스터(470)로, 본 실시형태에서는 실시형태 3에 따라 제조할 수 있다. 아울러 구동회로의 박막 트랜지스터(470)의 산화물 반도체층의 상측에 도전층(417)을 마련하고 있으나, 필요 없으면 마련하지 않을 수도 있다. 도전층(417)은 화소 전극층(477)과 동일한 재료, 동일한 공정으로 형성할 수 있다.
도전층(417)을 산화물 반도체층의 채널 형성 영역(474)과 중첩되는 위치에 마련함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT시험이라 함)에 있어서, BT시험 전후의 박막 트랜지스터(470)의 문턱값 전압의 변화량을 감소시킬 수 있다. 또한, 도전층(417)은 전위가 게이트 전극층(421a)과 같을 수도 다를 수도 있으며 제2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(417)의 전위가 GND, 0V 혹은 플로팅 상태일 수도 있다.
본 실시형태는 실시형태 1 또는 실시형태 3과 자유롭게 조합시킬 수 있다.
(실시형태 5)
박막 트랜지스터를 제조하고, 이 박막 트랜지스터를 화소부, 나아가서는 구동회로에 이용하여 표시 기능을 갖는 반도체 장치(표시장치라고도 함)를 제조할 수 있다. 또한 박막 트랜지스터를 갖는 구동회로의 일부 또는 전체를 화소부와 동일한 기판 위에 일체 형성하여 시스템온패널을 형성할 수 있다.
표시장치는 표시소자를 포함한다. 표시소자로는 액정소자(액정 표시소자라고도 함), 발광소자(발광 표시소자라고도 함)를 사용할 수 있다. 발광소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시매체도 적용할 수 있다.
또한, 표시장치는 표시소자가 봉지되어 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장하고 있는 모듈을` 포함한다. 또한 이 표시장치를 제조하는 과정에서의, 표시소자가 완성되기 전의 일 형태에 상당하는 소자 기판과 관련하여, 이 소자 기판은 전류를 표시소자로 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은 구체적으로는 표시소자의 화소 전극만이 형성된 상태일 수도 있고, 화소 전극이 되는 도전막을 성막한 후로서, 에칭하여 화소 전극을 형성하기 전의 상태일 수도 있으며 모든 형태를 적용할 수 있다.
아울러 본 명세서에서 표시장치는 화상 표시 디바이스, 표시 디바이스 또는 광원(조명 장치 포함함)을 가리킨다. 또한, 코넥터, 예를 들어 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 마련된 모듈, 또는 표시소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.
반도체 장치의 일 형태에 상당하는 액정표시패널의 외관 및 단면에 대해 도 5를 이용하여 설명한다. 도 5는 박막 트랜지스터(4010,(4011)) 및 액정소자(4013)를 제1 기판(4001)과 제2 기판(4006)의 사이에 씰재(4005)에 의해 봉지한 패널을 나타낸 도면이며, 도 5(B)는 도 5(A) 또는 도 5(C)의 M-N 단면도에 상당한다.
제1 기판(4001) 위에 마련된 화소부(4002)와 주사선 구동회로(4004)를 둘러싸도록 씰재(4005)가 마련되어 있다. 또한 화소부(4002)와 주사선 구동회로(4004) 위에 제2 기판(4006)이 마련되어 있다. 따라서 화소부(4002)와 주사선 구동회로(4004)는 제1 기판(4001)과 씰재(4005)와 제2 기판(4006)에 의해 액정층(4008)과 함께 봉지되어 있다. 또한 제1 기판(4001) 상의 씰재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동회로(4003)가 실장되어 있다.
아울러 별도로 형성한 구동회로의 접속 방법은 특별히 한정되지 않고 COG법, 와이어 본딩법 또는 TAB법 등을 이용할 수 있다. 도 5(A)는 COG 방법에 의해 신호선 구동회로(4003)를 실장하는 예이며, 도 5(C)는 TAB법에 의해 신호선 구동회로(4003)를 실장하는 예이다.
또한 제1 기판(4001) 위에 마련된 화소부(4002)와 주사선 구동회로(4004)는 박막 트랜지스터를 복수 가지고 있으며, 도 5(B)에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와 주사선 구동회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. 박막 트랜지스터(4010, 4011) 위에는 보호 절연층(4041), 절연층(4020) 및 절연층(4021)이 마련되어 있다.
박막 트랜지스터(4010, 4011)는 실시형태 1 또는 실시형태 3에서 나타낸 산화물 반도체층을 포함하는 박막 트랜지스터를 적용할 수 있다. 구동회로용의 박막 트랜지스터(4011) 및 화소용의 박막 트랜지스터(4010)로서는, 실시형태 1 또는 실시형태 3에서 나타낸 박막 트랜지스터(410, 420)를 이용할 수 있다. 본 실시형태에서 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
절연층(4021) 위에서, 구동회로용의 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 도전층(4040)이 마련되어 있다. 도전층(4040)을 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 마련함으로써, BT시험 전후의 박막 트랜지스터(4011)의 문턱값 전압의 변화량을 감소시킬 수 있다. 또한, 도전층(4040)은 전위가 박막 트랜지스터(4011)의 게이트 전극층과 같을 수도 다를 수도 있으며 제2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4040)의 전위가 GND, 0V, 또는 플로팅 상태일 수도 있다.
또한, 액정소자(4013)가 갖는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정소자(4013)의 대향 전극층(4031)은 제2 기판(4006)위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되어 있는 부분이 액정소자(4013)에 상당한다. 아울러 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 마련되고, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 개재하고 있다.
아울러 제1 기판(4001), 제2 기판(4006)으로는 투광성 기판을 사용할 수 있고 유리, 세라믹, 플라스틱을 사용할 수 있다. 플라스틱으로는 FRP(Fiberglass-Reinforced Plastics)판, PVF(polyvinyl fluoride) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다.
또한 4035는 절연막을 선택적으로 에칭하여 얻어지는 기둥 모양의 스페이서로서, 화소 전극층(4030)과 대향 전극층(4031)간의 거리(셀갭)를 제어하기 위해 마련되어 있다. 또한 구형의 스페이서를 사용할 수도 있다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 마련되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여 한 쌍의 기판 사이에 배치되는 도전성 입자를 통해 대향 전극층(4031)과 공통 전위선을 전기적으로 접속시킬 수 있다. 아울러 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 사용할 수도 있다. 블루상은 액정상 중 하나로, 콜레스테릭 액정을 승온시킬 때 콜레스테릭위에서 등방상으로 전이되기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하므로 온도 범위를 개선하기 위해 5중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은 응답 속도가 1msec 이하로 짧고 광학적 등방성이므로 배향 처리가 불필요하고 시야각 의존성이 작다.
또한 투과형 액정표시장치뿐 아니라 반투과형 액정표시장치에서도 적용할 수 있다.
또한, 액정표시장치에서는 기판의 외측(시인측)에 편광판을 마련하고 내측에 착색층(컬러필터), 표시소자에 이용하는 전극층의 순으로 마련하는 예를 나타내었으나, 편광판은 기판의 내측에 마련할 수도 있다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고 편광판 및 착색층의 재료나 제조 공정 조건에 따라 적절히 설정할 수 있다. 또한 표시부 외에도 블랙매트릭스로서 기능하는 차광막을 마련할 수도 있다.
박막 트랜지스터(4011, 4010) 위에는 산화물 반도체층과 접촉하여 보호 절연층(4041)이 형성되어 있다. 보호 절연층(4041)은 실시형태 1에서 나타낸 산화물 절연층(416)과 동일한 재료 및 방법으로 형성할 수 있다. 여기서는 보호 절연층(4041)으로서 스퍼터링법에 의해 산화 규소막을 형성한다. 또한 보호 절연층(4041) 위에 박막 트랜지스터에 기인하는 표면 요철을 줄이기 위해 평탄화 절연막으로서 기능하는 절연층(4021)을 덮고 있다.
절연층(4021)으로서는 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에도 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 아울러 이 재료들로 형성되는 절연막을 복수 적층시킴으로써 절연층(4021)을 형성할 수도 있다.
절연층(4021)의 형성법은 특별히 한정되지 않고 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등을 이용할 수 있다. 절연층(4021)의 소성공정과 반도체층의 어닐링을 겸함으로써 효율적으로 반도체 장치를 제조할 수 있게 된다.
화소 전극층(4030), 대향 전극층(4031)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 함.), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 투광성의 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)은 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 조성물을 이용하여 형성한 화소 전극은 시트 저항이 10000Ω／□ 이하, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω?cm 이하인 것이 바람직하다.
또한 별도 형성된 신호선 구동회로(4003)와, 주사선 구동회로(4004) 또는 화소부(4002)에 인가된 각종 신호 및 전위는 FPC(4018)에서 공급되고 있다.
접속단자 전극(4015)은 액정소자(4013)가 갖는 화소 전극층(4030)과 동일한 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
접속단자 전극(4015)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 통해 전기적으로 접속되어 있다.
또한 도 5에서는, 신호선 구동회로(4003)을 별도 형성하여 제1 기판(4001)에 실장하고 있는 예를 나타내고 있으나 이 구성에 한정되지 않는다. 주사선 구동회로를 별도 형성하여 실장할 수도 있고 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도 형성하여 실장할 수도 있다.
또한, 액정표시모듈에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한, 이하에 VA형의 액정표시장치의 일례를 나타낸다.
VA형의 액정표시장치는 액정표시패널의 액정 분자의 배열을 제어하는 방식의 일종을 가리킨다. VA형의 액정표시장치는 전압이 인가되지 않았을 때 패널면에 대해서 액정 분자가 수직 방향을 향하는 방식이다. 본 실시형태에서는 특히 화소(픽셀)를 몇개의 영역(서브 픽셀)으로 나누고 각각 다른 방향으로 분자를 쓰러뜨리도록 고안되어 있다. 이것을 멀티 도메인화 또는 멀티 도메인 설계라 한다. 이하의 설명에서는 멀티 도메인 설계가 고려된 액정표시장치에 대해 설명한다.
도 6과 도 7은 VA형 액정표시패널의 화소 구조를 나타내고 있다. 도 7은 기판(600)의 평면도이며, 도면에 나타낸 절단선 Y-Z에 대응하는 단면 구조를 도 6에 나타내고 있다. 이하의 설명에서는 이 두 도면을 참조하여 설명한다.
이 화소 구조는 하나의 화소에 복수의 화소 전극이 있고 각각의 화소 전극에 TFT가 접속되어 있다. 각 TFT는 다른 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티 도메인 설계된 화소에서는 개개의 화소 전극으로 인가하는 신호를 독립적으로 제어하는 구성을 가지고 있다.
화소 전극(624)은 콘택홀(623)에 있어서 배선(618)에 의해 TFT(628)와 접속되어 있다. 또한, 화소 전극(626)은 절연층(620), 절연층(620)을 덮는 보호 절연층(621), 및 보호 절연층(621)을 덮는 절연층(622)에 마련된 콘택홀(627)에 있어서 배선(619)에 의해 TFT(629)와 접속되어 있다. TFT(628)의 게이트 배선(602)과 TFT(629)의 게이트 배선(603)은 각각에 다른 게이트 신호를 인가할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 배선(616)은 TFT(628)와 TFT(629)에서 공통적으로 이용되고 있다. TFT(628)와 TFT(629)는 실시형태 1 또는 실시형태 3 중 어느 하나의 박막 트랜지스터를 적절히 사용할 수 있다.
절연층(606a)은 스퍼터링법으로 얻어지는 산화 규소막으로 형성하고 게이트 절연층(606b)은 PCVD법으로 얻어지는 산화 규소막으로 형성한다. 배선(618) 및 산화물 반도체층과 접하는 절연층(620)은 스퍼터링법으로 얻어지는 산화 규소막으로 형성하고 그 위의 보호 절연층(621)을 스퍼터링법으로 얻어지는 산화 규소막으로 형성한다. 화소 전극(624)은 절연층(620), 절연층(620)을 덮는 보호 절연층(621) 및 보호 절연층(621)을 덮는 절연층(622)에 마련된 콘택홀(623)을 통해 배선(618)과 전기적으로 접속된다.
또한, 용량 배선(690)이 마련되고, 절연층(606a) 및 게이트 절연층(606b)의 적층을 유전체로 하고, 화소 전극 또는 화소 전극과 전기적으로 접속하는 용량 전극과 유지용량을 형성한다.
화소 전극(624)과 화소 전극(626)의 형상은 다르며 슬릿에 의해 분리되어 있다. V자형으로 벌어지는 화소 전극(624)의 외측을 둘러싸도록 화소 전극(626)이 형성되어 있다. 화소 전극(624)과 화소 전극(626)으로 인가하는 전압의 타이밍을 TFT(628) 및 TFT(629)에 의해 달리 함으로써 액정의 배향을 제어하고 있다. 이 화소 구조의 등가 회로를 도 9에 도시하였다. TFT(628)는 게이트 배선(602)과 접속되고 TFT(629)는 게이트 배선(603)과 접속되어 있다. 게이트 배선(602)과 게이트 배선(603)에 다른 게이트 신호를 인가함으로써 TFT(628)와 TFT(629)의 동작 타이밍을 다르게 할 수 있다.
대향 기판(601)에는, 차광막(632), 제2 착색막(636), 대향 전극(640)이 형성되어 있다. 또한, 제2 착색막(636)과 대향 전극(640) 사이에는 오버코트막이라 불리는 평탄화막(637)이 형성되어 액정의 배향 혼란을 방지하고 있다. 도 8에 대향 기판측의 구조를 도시한다. 대향 전극(640)은 다른 화소들간에 공통된 전극인데, 슬릿(641)이 형성되어 있다. 이 슬릿(641)과, 화소 전극(624) 및 화소 전극(626) 측의 슬릿을 서로 번갈아가며 빗물리도록 배치함으로써 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 이에 의해, 액정이 배향되는 방향을 장소에 따라 달리 할 수 있어 시야각을 넓히고 있다.
화소 전극(624)과 액정층(650)과 대향 전극(640)이 서로 중첩됨으로써 제1 액정소자가 형성되어 있다. 또한, 화소 전극(626)과 액정층(650)과 대향 전극(640)이 서로 중첩됨으로써 제2 액정소자가 형성되어 있다. 또한, 본 실시형태의 화소 구성은 하나의 화소에 제1 액정소자와 제2 액정소자가 마련된 멀티 도메인 구조이다.
본 실시형태는 실시형태 1 내지 3 중 어느 하나에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 실시형태인 반도체 장치로서 전자 페이퍼의 예를 나타낸다.
도 10은 본 발명의 일 실시형태를 적용한 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)는, 실시형태 1에서 나타낸 박막 트랜지스터(410)와 동일하게 제조할 수 있으며, 얇은 절연층(583)을 게이트 절연층으로 하고, 게이트 전극층 단부를 두꺼운 절연층으로 덮고, 산화물 절연층(584)으로 덮인 산화물 반도체층을 갖는 기생용량이 감소된 박막 트랜지스터이다.
도 10의 전자 페이퍼는 트위스트 볼 표시 방식을 이용한 표시장치의 예이다. 트위스트 볼 표시 방식은, 흰색과 검은색으로 나뉘어 칠해진 구형 입자를 표시소자로 이용하여 전극층인 제1 전극층 및 제2 전극층 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써 표시를 수행하는 방법이다.
기판(580) 위에 마련된 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터로, 소스 전극층 또는 드레인 전극층은 산화물 절연층(584)에 형성하는 개구를 통해 전기적으로 제1 전극층(587)과 접속되어 있다. 제1 전극층(587)과 제2 전극층(588) 사이에는, 검은색 영역(590a) 및 백색 영역(590b)을 가지며 둘레에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자가 마련되어 있고, 구형 입자의 주위는 수지 등의 충전재(595)로 충전되어 있다. 본 실시형태에서는 제1 전극층(587)이 화소 전극에 상당하고, 대향 기판(596)에 마련되는 제2 전극층(588)이 공통 전극에 상당한다.
또한 트위스트 볼 대신에 전기영동 소자를 사용할 수도 있다. 투명한 액체와, 양으로 대전된 흰 미립자와 음으로 대전된 검은 미립자를 봉입한 직경 10㎛~200㎛ 정도의 마이크로 캅셀을 사용한다. 제1 전극층과 제2 전극층 사이에 마련되는 마이크로 캅셀은 제1 전극층과 제2 전극층에 의해 전기장이 가해지면 흰 미립자와 검은 미립자가 서로 반대 방향으로 이동하여 흰색 또는 검은색을 표시할 수 있다. 이 원리를 응용한 표시소자가 전기영동 표시소자이며, 일반적으로 전자 페이퍼라고 불리고 있다. 전기영동 표시소자는 액정 표시소자에 비해 반사율이 높기 때문에 보조 라이트는 필요없고 또한 소비전력이 작고 어두컴컴한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도 일단 표시한 상을 유지하는 것이 가능하므로 전파 발신원으로부터 표시 기능을 구비한 반도체 장치(단순히 표시장치, 또는 표시장치를 구비한 반도체 장치라고도 함)를 분리한 경우에도 표시된 상을 유지시키는 것이 가능하게 된다.
이상의 공정에 의해 반도체 장치로서 저소비전력이며 신뢰성이 높은 전자 페이퍼를 제조할 수 있다.
본 실시형태는 실시형태 1 또는 실시형태 3에 기재한 박막 트랜지스터와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는 실시형태 1에 나타낸 복수의 박막 트랜지스터와 전계 발광을 이용하는 발광소자를 이용하여 액티브 매트릭스형의 발광 표시 장치를 제조하는 일례를 나타낸다.
전계 발광을 이용하는 발광소자는 발광재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자로 불리고 있다.
유기 EL 소자는 발광소자로 전압을 인가함으로써 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층으로 주입되어 전류가 흐른다. 그리고, 그 캐리어(전자 및 정공)들이 재결합함으로써 발광한다. 이러한 메카니즘이므로 이러한 발광소자는 전류 여기형의 발광소자로 불린다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광재료의 입자를 바인더중에 분산시킨 발광층을 갖는 것으로, 발광 메카니즘은 도너 준위와 억셉터-준위를 이용하는 도너-억셉트 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층 사이에 두고, 나아가 이것을 전극 사이에 둔 구조로, 발광 메카니즘은 금속 이온의 내각전자 천이를 이용하는 국재형 발광이다. 또한 여기서는, 발광소자로서 유기 EL 소자를 이용하여 설명한다.
도 11은 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 나타낸 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해 설명한다. 여기서는 산화물 반도체층을 채널 형성 영역으로 이용하는 n채널형의 트랜지스터를 하나의 화소에 2개 사용하는 예를 나타낸다.
화소(6400)는 스위칭용 트랜지스터(6401), 발광소자 구동용 트랜지스터(6402), 발광소자(6404) 및 용량 소자(6403)을 갖고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고 제1 전극(소스 전극 및 드레인 전극 중 하나)이 신호선(6405)에 접속되고 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)이 발광소자 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 발광소자 구동용 트랜지스터(6402)는 게이트가 용량 소자(6403)를 통해 전원선(6407)과 접속되고, 제1 전극이 전원선(6407)에 접속되고 제2 전극이 발광소자(6404)의 제1 전극(화소 전극)에 접속되어 있다. 발광소자(6404)의 제2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
또한 발광소자(6404)의 제2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 아울러 저전원 전위는 전원선(6407)에 설정되는 고전원 전위를 기준으로 저전원 전위＜고전원 전위를 만족하는 전위을 가리키며 저전원 전위로서는 예를 들어 GND, 0V 등이 설정될 수도 있다. 이 고전원 전위와 저전원 전위간의 전위차를 발광소자(6404)로 인가하여 발광소자(6404)로 전류를 흘려 발광소자(6404)를 발광시키기 위해 고전원 전위와 저전원 전위간 전위차가 발광소자(6404)의 순방향 문턱값 전압 이상이 되도록 각각의 전위를 설정한다.
또한 용량 소자(6403)는 발광소자 구동용 트랜지스터(6402)의 게이트 용량을 대신 사용하여 생략할 수도 있다. 발광소자 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극 사이에 형성될 수도 있다.
여기서, 전압 입력 전압 구동 방식의 경우에는 발광소자 구동용 트랜지스터(6402)의 게이트로는 발광소자 구동용 트랜지스터(6402)가 충분히 온되거나 오프되는 2가지 상태가 될 수 있는 비디오 신호를 입력한다. 즉, 발광소자 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 발광소자 구동용 트랜지스터(6402)는 선형 영역에서 동작시키므로 전원선(6407)의 전압보다 높은 전압을 발광소자 구동용 트랜지스터(6402)의 게이트로 인가한다. 아울러 신호선(6405)으로는 (전원선 전압 ＋ 발광소자 구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 수행하는 경우, 신호의 입력을 다르게 함으로써 도 11과 동일한 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 수행하는 경우, 발광소자 구동용 트랜지스터(6402)의 게이트로 발광소자(6404)의 순방향 전압 ＋ 발광소자 구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광소자(6404)의 순방향 전압은 원하는 휘도로 할 경우의 전압을 가리키고 있으며 적어도 순방향 문턱값 전압을 포함한다. 아울러 발광소자 구동용 트랜지스터(6402)가 포화 영역에서 동작할 수 있는 비디오 신호를 입력함으로써 발광소자(6404)로 전류를 흐르게 할 수 있다. 발광소자 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해 전원선(6407)의 전위는 발광소자 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 아날로그 비디오 신호를 이용함으로써 발광소자(6404)로 비디오 신호에 따른 전류를 흐르게 하여 아날로그 계조 구동을 수행할 수 있다.
아울러 도 11에 도시된 화소 구성은 이에 한정되지 않는다. 예를 들어 도 11에 도시된 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가할 수도 있다.
하면 사출 구조의 발광소자에 대해 도 12(A)를 이용하여 설명한다.
발광소자 구동용 TFT(7011)가 n형이고 발광소자(7012)에서 나온 광이 제1 전극 7013 측으로 사출되는 경우의 화소의 단면도를 나타낸다. 도 12(A)에서는 발광소자 구동용 TFT(7011)의 드레인 전극층과 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에 발광소자(7012)의 제1 전극(7013)이 형성되어 있고 제1 전극(7013) 위에 EL층(7014), 제2 전극(7015)이 차례로 적층되어 있다.
투광성을 갖는 도전막(7017)으로는 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 사용할 수 있다.
또한, 발광소자의 제1 전극(7013)은 다양한 재료를 사용할 수 있다. 예를 들어 제1 전극(7013)을 음극으로서 이용하는 경우에는 일함수가 작은 재료, 구체적으로는 예를 들어 Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이것들을 포함하는 합금(Mg：Ag, Al：Li 등)뿐 아니라 Yb나 Er 등의 희토류 금속 등이 바람직하다. 도 12(A)에서는 제1 전극(7013)의 두께는 광을 투과시킬 정도(바람직하게는, 5nm~30nm 정도)로 한다. 예를 들어 20nm의 두께를 갖는 알루미늄막을 제1 전극(7013)으로 사용한다.
또한 투광성을 갖는 도전막과 알루미늄막을 적층 성막한 후 선택적으로 에칭하여 투광성을 갖는 도전막(7017)과 제1 전극(7013)을 형성할 수도 있고, 이 경우 동일한 마스크를 이용하여 에칭할 수 있어 바람직하다.
또한, 제1 전극(7013)의 가장자리부는 격벽(7019)으로 덮는다. 격벽(7019)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 격벽(7019)은 특히 감광성의 수지 재료를 이용하여 제1 전극(7013) 위에 개구부를 형성하고 그 개구부의 측벽이 연속된 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7019)으로 감광성의 수지 재료를 사용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 제1 전극(7013) 및 격벽(7019) 위에 형성하는 EL층(7014)은 적어도 발광층을 포함하면 되고, 단수의 층으로 구성될 수도 복수의 층이 적층되도록 구성될 수도 있다. EL층(7014)이 복수의 층으로 구성되는 경우, 음극으로서 기능하는 제1 전극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 아울러 이 층들을 모두 마련할 필요는 없다.
또한, 상기 적층 순서에 한정되지 않고, 제1 전극(7013)을 양극으로 기능시키고 제1 전극(7013) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층할 수도 있다. 다만, 소비전력을 비교할 경우, 제1 전극(7013)을 음극으로서 기능시키고 제1 전극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하는 것이 구동회로부의 전압 상승을 억제할 수 있고 소비전력을 줄일 수 있으므로 바람직하다.
또한, EL층(7014) 위에 형성하는 제2 전극(7015)으로서는 다양한 재료를 사용할 수 있다. 예를 들어 제2 전극(7015)을 양극으로 이용하는 경우, 일함수가 큰 재료, 예를 들어 ZrN, Ti, W, Ni, Pt, Cr 등이나, ITO, IZO, ZnO 등의 투명 도전성 재료가 바람직하다. 또한, 제2 전극(7015) 위에 차폐막(7016), 예를 들어 광을 차광하는 금속, 광을 반사하는 금속 등을 마련한다. 본 실시형태에서는, 제2 전극(7015)으로서 ITO막을 사용하고 차폐막(7016)으로서 Ti막을 사용한다.
제1 전극(7013) 및 제2 전극(7015) 사이에, 발광층을 포함하는 EL층(7014)이 형성되어 있는 영역이 발광소자(7012)에 상당한다. 도 12(A)에 나타낸 소자 구조의 경우, 발광소자(7012)에서 나오는 광은 화살표로 가리킨 바와 같이 제1 전극(7013) 측으로 사출된다.
또한 도 12(A)에 있어서 발광소자(7012)에서 나오는 광은 컬러필터층(7033)을 통과하고 게이트 절연층(7031), 절연층(7030) 및 기판(7010)을 통과하여 사출된다.
컬러필터층(7033)은 잉크젯법 등의 액적 토출법이나, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 각각 형성한다.
또한, 컬러필터층(7033)은 오버코트층(7034)으로 덮이고, 나아가 보호 절연층(7035)에 의해 덮인다. 아울러 도 12(A)에서는 오버코트층(7034)은 얇은 두께로 도시하였으나, 오버코트층(7034)은 아크릴 수지 등의 수지 재료를 사용하고 컬러필터층(7033)으로 인한 요철을 평탄화시키는 기능을 갖는다.
또한, 보호 절연층(7035) 및 절연층(7032)에 형성됨고 아울러 드레인 전극층에 도달하는 콘택홀은 격벽(7019)과 중첩되는 위치에 배치한다.
이어서, 양면 사출 구조의 발광소자에 대해 도 12(B)를 이용하여 설명한다.
도 12(B)에서는 발광소자 구동용 TFT(7021)의 드레인 전극층과 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에 발광소자(7022)의 제1 전극(7023)이 형성되어 있고, 제1 전극(7023) 위에 EL층(7024), 제2 전극(7025)이 차례로 적층되어 있다.
투광성을 갖는 도전막(7027)으로는 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 사용할 수 있다.
또한, 제1 전극(7023)은 다양한 재료를 사용할 수 있다. 예를 들어 제1 전극(7023)을 음극으로서 이용하는 경우, 일함수가 작은 재료, 구체적으로는 예를 들어 Li나 Cs 등의 알칼리 금속, Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이것들을 포함하는 합금(Mg：Ag, Al：Li 등)뿐 아니라 Yb나 Er 등의 희토류 금속 등이 바람직하다. 본 실시형태에서는 제1 전극(7023)을 음극으로서 이용하고 그 두께는 광을 투과시킬 정도(바람직하게는, 5nm~30nm 정도)로 한다. 예를 들어 20nm의 두께를 갖는 알루미늄막을 음극으로 이용한다.
또한 투광성을 갖는 도전막과 알루미늄막을 적층 성막한 후 선택적으로 에칭하여 투광성을 갖는 도전막(7027)과 제1 전극(7023)을 형성할 수도 있고, 이 경우 동일한 마스크를 이용하여 에칭할 수 있어 바람직하다.
또한, 제1 전극(7023)의 가장자리부는 격벽(7029)으로 덮는다. 격벽(7029)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 격벽(7029)은 특히 감광성의 수지 재료를 이용하여 제1 전극(7023) 위에 개구부를 형성하고 그 개구부의 측벽이 연속된 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7029)으로서 감광성의 수지 재료를 사용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 제1 전극(7023) 및 격벽(7029) 위에 형성하는 EL층(7024)은 발광층을 포함하면 되고, 단수의 층으로 구성될 수도 복수의 층이 적층되도록 구성될 수도 있다. EL층(7024)이 복수의 층으로 구성되는 경우, 음극으로서 기능하는 제1 전극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 아울러 이 층들을 모두 마련할 필요는 없다.
또한, 상기 적층 순서에 한정되지 않고 제1 전극(7023)을 양극으로 이용하고 양극 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층할 수도 있다. 단, 소비전력을 비교할 경우, 제1 전극(7023)을 음극으로 이용하고, 음극 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하는 것이 소비전력이 적으므로 바람직하다.
또한, EL층(7024) 위에 형성하는 제2 전극(7025)으로는 다양한 재료를 사용할 수 있다. 예를 들어 제2 전극(7025)를 양극으로 이용하는 경우, 일함수가 큰 재료, 예를 들어 ITO, IZO, ZnO 등의 투명 도전성 재료를 바람직하게 서용할 수 있다. 본 실시형태에서는 제2 전극(7025)를 양극으로 이용하고 산화 규소를 포함하는 ITO막을 형성한다.
제1 전극(7023) 및 제2 전극(7025) 사이에, 발광층을 포함하는 EL층(7024)이 형성되어 있는 영역이 발광소자(7022)에 상당한다. 도 12(B)에 도시된 소자 구조의 경우, 발광소자(7022)에서 나오는 광은, 화살표로 가리키는 바와 같이 제2 전극(7025)측과 제1 전극(7023)측 모두로 사출된다.
아울러 도 12(B)에서, 발광소자(7022)로부터 제1 전극(7023) 측으로 나오는 일측의 광은 컬러필터층(7043)을 통과하고 게이트 절연층(7041), 절연층(7040) 및 기판(7020)을 통과하여 사출된다.
컬러필터층(7043)은 잉크젯법 등의 액적 토출법이나, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 각각 형성한다.
또한, 컬러필터층(7043)은 오버코트층(7044)으로 덮이고 나아가 보호 절연층(7045)에 의해 덮인다.
또한, 보호 절연층(7045) 및 절연층(7042)에 형성됨과 아울러 드레인 전극층에 도달하는 콘택홀은 격벽(7029)과 중첩되는 위치에 배치한다.
단, 양면 사출 구조의 발광소자를 이용하여 양 표시면을 모두 풀 컬러 표시로 하는 경우, 제2 전극(7025)측으로부터의 광은 컬러필터층(7043)을 통과하지 않으므로 별도의 컬러필터층을 구비한 봉지 기판을 제2 전극(7025) 상측에 마련하는 것이 바람직하다.
이어서, 상면 사출 구조의 발광소자에 대해 도 12(C)를 이용하여 설명한다.
도 12(C)에 발광소자 구동용 TFT(7001)가 n형이고, 발광소자(7002)에서 나오는 광이 제2 전극(7005) 측으로 빠져나가는 경우의 화소의 단면도를 나타내었다. 도 12(C)에서는 발광소자 구동용 TFT(7001)의 드레인 전극층과 전기적으로 접속된 발광소자(7002)의 제1 전극(7003)이 형성되어 있고 제1 전극(7003) 위에 EL층(7004), 제2 전극(7005)이 차례로 적층되어 있다.
또한, 제1 전극(7003)은 다양한 재료를 사용할 수 있다. 예를 들어 제1 전극(7003)을 음극으로서 이용하는 경우, 일함수가 작은 재료, 구체적으로는 Li나 Cs등의 알칼리 금속, Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이것들을 포함하는 합금(Mg：Ag, Al：Li 등)뿐아니라 Yb나 Er 등의 희토류 금속 등을 사용하는 것이 바람직하다.
또한, 제1 전극(7003)의 가장자리부는 격벽(7009)으로 덮는다. 격벽(7009)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 격벽(7009)은 특히 감광성의 수지 재료를 이용하여 제1 전극(7003) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성의 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 제1 전극(7003) 및 격벽(7009) 위에 형성하는 EL층(7004)은 적어도 발광층을 포함하면 되고, 단수의 층으로 구성될 수도, 복수의 층이 적층되도록 구성될 수도 있다. EL층(7004)이 복수의 층으로 구성되는 경우, 음극으로서 이용하는 제1 전극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 아울러 이러한 층을 모두 마련할 필요는 없다.
또한, 상기 적층 순서에 한정되지 않고, 양극으로서 이용하는 제1 전극(7003) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층할 수도 있다.
도 12(C)에서는 Ti막, 알루미늄막, Ti막의 순서로 적층한 적층막 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하고, 그 위에 Mg：Ag 합금 박막과 ITO와의 적층을 형성한다.
단, 발광소자 구동용 TFT(7001)가 n형인 경우, 제1 전극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하는 것이, 구동회로에서의 전압 상승을 억제할 수 있고 소비전력을 줄일 수 있으므로 바람직하다.
제2 전극(7005)은 광을 투과시키는 투광성을 갖는 도전성 재료를 이용하여 형성하고, 예를 들어 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 이용할 수도 있다.
제1 전극(7003) 및 제2 전극(7005) 사이에, 발광층을 포함하는 EL층(7004)이 형성되어 있는 영역이 발광소자(7002)에 상당한다. 도 12(C)에 나타낸 화소의 경우, 발광소자(7002)에서 나오는 광은 화살표로 가리키는 바와 같이 제2 전극(7005) 측으로 사출된다.
또한, 도 12(C)에서, 발광소자 구동용 TFT(7001)는 박막 트랜지스터(410)를 이용하는 예를 나타내었으나 특별히 한정되지 않고 박막 트랜지스터(420)를 이용할 수 있다.
또한, 도 12(C)에서 발광소자 구동용 TFT(7001)의 드레인 전극층은, 보호 절연층(7052) 및 절연층(7055)에 마련된 콘택홀을 통해 제1 전극(7003)과 전기적으로 접속된다. 평탄화 절연층(7053)은, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 수지 재료를 사용할 수 있다. 또한 상기 수지 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 아울러 이러한 재료로 형성되는 절연막을 복수 적층시킴으로서 평탄화 절연층(7053)을 형성할 수도 있다. 평탄화 절연층(7053)의 형성법은 특별히 한정되지 않고 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등을 이용할 수 있다.
또한, 제1 전극(7003)과, 이웃하는 화소의 제1 전극을 절연시키기 위해 격벽(7009)을 마련한다. 격벽(7009)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 격벽(7009)은 특히 감광성의 수지 재료를 이용하여 제1 전극(7003) 위에 개구부를 형성하고 그 개구부의 측벽이 연속한 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성의 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 도 12(C)의 구조에서는, 풀 컬러 표시를 수행하는 경우, 예를 들어 발광소자(7002)를 녹색 발광소자로 하고, 이웃하는 한쪽 발광소자를 적색 발광소자로 하고 다른 한쪽의 발광소자를 청색 발광소자로 한다. 또한, 3종류의 발광소자뿐 아니라 백색 소자를 더한 4종류의 발광소자로 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조할 수도 있다.
또한, 도 12(C)의 구조에서는, 배치하는 복수의 발광소자를 모두 백색 발광소자로 하고 발광소자(7002) 상측에 컬러필터 등을 갖는 봉지 기판을 배치함으로써 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조할 수도 있다. 백색 등의 단색의 발광을 나타내는 재료를 형성하고 컬러필터나 색변환층을 조합시킴으로써 풀 컬러 표시를 수행할 수 있다.
물론 단색 발광의 표시를 수행할 수도 있다. 예를 들어 백색 발광을 이용하여 조명 장치를 형성할 수도 있고, 단색 발광을 이용하여 에리어 컬러 타입의 발광 장치를 형성할 수도 있다.
또한, 필요시에는 원편광판 등의 편광 필름 등과 같은 광학 필름을 마련할 수도 있다.
아울러 여기서는 발광소자로서 유기 EL 소자에 대해 설명했으나 발광소자로서 무기 EL 소자를 마련할 수도 있다.
아울러 발광소자의 구동을 제어하는 박막 트랜지스터(발광소자 구동용 TFT)와 발광소자가 전기적으로 접속되어 있는 예를 나타냈으나, 발광소자 구동용 TFT와 발광소자 사이에 전류 제어용 TFT가 접속되어 있을 수도 있다.
또한, 도 13에 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면을 도시하였다.
도 13(A)은 제1 기판 위에 형성된 박막 트랜지스터 및 발광소자를 제2 기판과의 사이에 씰재에 의해 봉지한 패널의 평면도이며, 도 13(B)은 도 13(A)의 H-I 단면도이다.
제1 기판(4501) 위에 마련된 화소부(4502), 신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b)를 둘러싸도록 씰재(4505)가 마련되어 있다. 또한 화소부(4502), 신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b) 위에 제2 기판(4506)이 마련되어 있다. 따라서 화소부(4502), 신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b)는 제1 기판(4501)과 씰재(4505)와 제2 기판(4506)에 의해 충전재(4507)와 함께 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(접착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또한 제1 기판(4501) 위에 마련된 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는 박막 트랜지스터를 복수 가지고 있고, 도 13(B)에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와 신호선 구동회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
실시형태 1에서 나타낸 기생용량이 감소된 박막 트랜지스터(410)를 화소용의 박막 트랜지스터(4510)로 이용할 수 있다. 구동회로용의 박막 트랜지스터(4509)는 실시형태 1에서 나타낸 박막 트랜지스터의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 도전층(4540)을 마련한 구조로 한다. 본 실시형태에 있어서 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
산화물 절연층(4542) 위에 있어서 구동회로용의 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 도전층(4540)이 마련되어 있다. 도전층(4540)을 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 마련함으로써, BT시험 전후의 박막 트랜지스터(4509)의 문턱값 전압의 변화량을 줄일 수 있다. 또한, 도전층(4540)은 전위가 박막 트랜지스터(4509)의 게이트 전극층과 같을 수도 다를 수도 있으며, 제2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4540)의 전위가 GND, 0V 또는 플로팅 상태일 수도 있다.
또한, 박막 트랜지스터(4510)는 제1 전극(4517)과 전기적으로 접속되어 있다. 또한 박막 트랜지스터(4510)의 산화물 반도체층을 덮는 산화물 절연층(4542)이 형성되어 있다.
산화물 절연층(4542)은 실시형태 1에서 나타낸 산화물 절연층(416)과 동일한 재료 및 방법으로 성막할 수 있다. 또한, 절연층(4544)은 보호 절연층(403)과 동일하게 산화 규소막을 스퍼터링법으로 성막할 수 있다.
발광소자(4511)의 발광 영역과 중첩되도록 컬러필터층(4545)이 박막 트랜지스터(4510) 위에 형성된다.
또한, 컬러필터층(4545)에 기인하는 상면 요철을 감소시키기 위해 평탄화 절연막으로서 기능하는 오버코트층(4543)으로 덮도록 되어 있다.
또한 오버코트층(4543) 위에 절연층(4544)이 형성되어 있다.
또한 4511은 발광소자에 상당하며, 발광소자(4511)가 갖는 화소 전극인 제1 전극(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한 발광소자(4511)는 제1 전극(4517), 전계 발광층(4512), 제2 전극(4513)의 적층 구조로 구성되나, 도시된 구성에 한정되지 않는다. 발광소자(4511)로부터 추출하는 광의 방향 등에 맞추어 발광소자(4511)의 구성은 적절히 변경할 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 특히 감광성의 재료를 이용하여 제1 전극(4517) 위에 개구부를 형성하고 이 개구부의 측벽이 연속한 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은 단수의 층으로 구성될 수도, 복수의 층이 적층되도록 구성될 수도 있다.
발광소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 제2 전극(4513) 및 격벽(4520) 위에 보호막을 형성할 수도 있다. 보호막으로서는 질화 규소막, 질화 산화 규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동회로(4503a, 4503b), 주사선 구동회로(4504a, 4504b) 또는 화소부(4502)로 인가되는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급된다.
접속단자 전극(4515)은 발광소자(4511)가 갖는 제1 전극(4517)과 동일한 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
접속단자 전극(4515)은 FPC(4518a)가 갖는 단자와 이방성 도전막(4519)을 통해 전기적으로 접속되어 있다.
발광소자(4511)로부터의 광의 추출 방향에 위치하는 제2 기판은 투광성을 가져야 한다. 이 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성인 기체뿐 아니라, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고 PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 사용할 수 있다. 예를 들어 충전재로서 질소를 사용할 수 있다.
또한, 필요시에는 발광소자의 사출면에 편광판 또는 원편광판(타원 편광판을 포함함), 위상차판(λ／4판, λ／2판), 컬러필터 등의 광학 필름을 적절히 마련할 수도 있다. 또한, 편광판 또는 원편광판에 반사 방지막을 마련할 수도 있다. 예를 들어 상면의 요철에 의해 반사광을 확산시켜 비침을 감소시킬 수 있는 안티글레어 처리를 실시할 수 있다.
신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b)는 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동회로를 이용하여 실장할 수도 있다. 또한, 신호선 구동회로 단독 또는 그 일부, 또는 주사선 구동회로 단독 또는 일부만을 별도 형성하여 실장할 수도 있으며 도 13의 구성에 한정되지 않는다.
이상의 공정에 의해 저소비전력을 실현하는 발광 표시 장치(표시 패널)를 제조할 수 있다.
본 실시형태는 실시형태 1 내지 3과 자유롭게 조합시킬 수 있다.
(실시형태 8)
본 실시형태에서는 동일 기판 위에 적어도 구동회로의 일부와 화소부에 배치하는 박막 트랜지스터를 제조하는 예에 대해 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는 실시형태 1 또는 실시형태 3에 따라 형성한다. 또한, 실시형태 1 또는 실시형태 3에 나타낸 박막 트랜지스터는 n채널형 TFT이므로 구동회로 중 n채널형 TFT로 구성할 수 있는 구동회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
액티브 매트릭스형 표시장치의 블럭도의 일례를 도 14(A)에 나타내었다. 표시장치의 기판(5300) 위에는 화소부(5301), 제1 주사선 구동회로(5302), 제2 주사선 구동회로(5303), 신호선 구동회로(5304)를 갖는다. 화소부(5301)에는 복수의 신호선이 신호선 구동회로(5304)로부터 연장되어 배치되고 복수의 주사선이 제1 주사선 구동회로(5302) 및 제2 주사선 구동회로(5303)로부터 연장되어 배치되어 있다. 또한 주사선과 신호선과의 교차 영역에는 각각, 표시소자를 갖는 화소가 매트릭스형으로 배치되어 있다. 또한, 표시장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통해 타이밍 제어 회로(5305)(콘트롤러, 제어 IC라고도 함)에 접속되어 있다.
도 14(A)에서 제1 주사선 구동회로(5302), 제2 주사선 구동회로(5303), 신호선 구동회로(5304)는 화소부(5301)와 동일한 기판(5300) 위에 형성된다. 따라서 외부에 마련하는 구동회로 등의 부품의 수가 줄어들므로 비용의 절감 도모할 수 있다. 또한 기판(5300) 외부에 구동회로를 마련한 경우의 배선을 연장시킴에 따른 접속부에서의 접속수를 줄일 수 있어 신뢰성의 향상 또는 제품 수율의 향상을 도모할 수 있다.
아울러 타이밍 제어 회로(5305)는 제1 주사선 구동회로(5302)에 대해, 일례로서 제1 주사선 구동회로용 스타트 신호(GSP1), 주사선 구동회로용 클럭 신호(GCK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는 제2 주사선 구동회로(5303)에 대해, 일례로서 제2 주사선 구동회로용 스타트 신호(GSP2)(스타트 펄스라고도 함), 주사선 구동회로용 클럭 신호(GCK2)를 공급한다. 또한 신호선 구동회로(5304)로 신호선 구동회로용 스타트 신호(SSP), 신호선 구동회로용 클럭 신호(SCK), 비디오 신호용 데이터(DATA)(단순히 비디오 신호라고도 함), 래치 신호(LAT)를 공급한다. 또한 각 클럭 신호는 주기가 다른 복수의 클럭 신호일 수도 있고 클럭 신호를 반전시킨 신호(CKB)와 함께 공급되는 것일 수도 있다. 또한 제1 주사선 구동회로(5302)와 제2 주사선 구동회로(5303) 중 하나를 생략하는 것이 가능하다.
도 14(B)에서는 구동 주파수가 낮은 회로(예를 들어 제1 주사선 구동회로(5302), 제2 주사선 구동회로(5303))를 화소부(5301)와 동일한 기판(5300)에 형성하고, 신호선 구동회로(5304)를 화소부(5301)와는 다른 기판에 형성하는 구성을 나타내고 있다. 이 구성에 의해, 단결정 반도체를 이용한 트랜지스터에 비해 전계효과 이동도가 작은 박막 트랜지스터에 의해, 기판(5300)에 형성하는 구동회로를 구성할 수 있다. 따라서, 표시장치의 대형화, 공정수의 삭감, 비용 절감 또는 제품 수율의 향상 등을 도모할 수 있다.
또한, 실시형태 1 또는 실시형태 3에 나타낸 박막 트랜지스터는 n채널형 TFT이다. 도 15(A), 도 15(B)에서는 n채널형 TFT로 구성하는 신호선 구동회로의 구성, 동작의 일례를 설명한다.
신호선 구동회로는 쉬프트레지스터(5601) 및 스위칭 회로(5602)를 갖는다. 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1~5602_N)(N는 자연수)를 갖는다. 스위칭 회로(5602_1~5602_N)는 각각 복수의 박막 트랜지스터(5603_1~5603_k)(k는 자연수)를 갖는다. 박막 트랜지스터(5603_1~5603_k)가 N채널형 TFT인 예를 설명한다.
신호선 구동회로의 접속 관계에 대하여 스위칭 회로(5602_1)를 예로 들어 설명한다. 박막 트랜지스터(5603_1~5603_k)의 제1 단자는 각각 배선(5604_1~5604_k)과 접속된다. 박막 트랜지스터(5603_1~5603_k)의 제2 단자는 각각 신호선(S1~Sk)과 접속된다. 박막 트랜지스터(5603_1~5603_k)의 게이트는 배선 (5605_1)과 접속된다.
쉬프트레지스터(5601)는 배선(5605_1~5605_N)으로 차례로 H레벨(H신호, 고전원 전위 레벨이라고도 함)의 신호를 출력하여 스위칭 회로(5602_1~5602_N)를 차례로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는 배선(5604_1~5604_k)과 신호선(S1~Sk)간의 도통 상태(제1 단자와 제2 단자간의 도통)를 제어하는 기능, 즉 배선(5604_1~5604_k)의 전위를 신호선(S1~Sk)으로 공급할지의 여부를 제어하는 기능을 갖는다. 이와 같이 스위칭 회로(5602_1)는 셀렉터로서의 기능을 갖는다. 또한 박막 트랜지스터(5603_1~5603_k)는 각각 배선(5604_1~5604_k)과 신호선(S1~Sk)간의 도통 상태를 제어하는 기능, 즉 배선(5604_1~5604_k)의 전위를 신호선(S1~Sk)으로 공급하는 기능을 갖는다. 이와 같이 박막 트랜지스터(5603_1~5603_k)는 각각 스위치로서의 기능을 갖는다.
아울러 배선(5604_1~5604_k)에는 각각 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는 화상 정보 또는 화상 신호에 대응하는 아날로그 신호인 경우가 많다.
이어서, 도 15(A)의 신호선 구동회로의 동작에 대하여 도 15(B)의 타이밍차트를 참조하여 설명한다. 도 15(B)에는 신호(Sout_1~Sout_N) 및 신호(Vdata_1~Vdata_k)의 일례를 나타낸다. 신호(Sout_1~Sout_N)는 각각 쉬프트레지스터(5601)의 출력 신호의 일례이며, 신호(Vdata_1~Vdata_k)는 각각 배선(5604_1~5604_k)으로 입력되는 신호의 일례이다. 아울러 신호선 구동회로의 1 동작 기간은 표시장치에서의 1 게이트 선택기간에 대응한다. 1 게이트 선택기간은 일례로서 기간 T1~기간 TN으로 분할된다. 기간(T1~TN)은 각각, 선택된 행에 속하는 화소로 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다.
또한 본 실시형태의 도면 등에서 나타내는 각 구성에서의 신호 파형의 왜곡 등은 명료화를 위해 과장하여 표기한 경우가 있다. 따라서 반드시 그 스케일에 한정되지 않음을 부기한다.
기간(T1)~기간(TN)에 쉬프트레지스터(5601)는 H레벨의 신호를 배선(5605_1~5605_N)으로 차례로 출력한다. 예를 들어 기간(T1)에서 쉬프트레지스터(5601)는 하이레벨의 신호를 배선(5605_1)으로 출력한다. 그러면 박막 트랜지스터(5603_1~5603_k)는 온되므로 배선(5604_1~5604_k)과 신호선(S1~Sk)이 도통 상태가 된다. 이 때 배선(5604_1~5604_k)으로는 Data(S1)~Data(Sk)가 입력된다. Data(S1)~Data(Sk)는 각각, 박막 트랜지스터(5603_1~5603_k)를 통해, 선택되는 행에 속하는 화소 중 1번째~k번째의 화소로 기입된다. 이에 의해 기간(T1~TN)에, 선택된 행에 속하는 화소로 k열씩 차례로 비디오 신호용 데이터(DATA)가 기입된다.
이상과 같이, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소로 기입됨으로써 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소로 기입됨으로써 기입 시간을 길게 할 수 있고 비디오 신호의 기입 부족을 방지할 수 있다.
아울러 쉬프트레지스터(5601) 및 스위칭 회로(5602)로는 실시형태 1 또는 실시형태 3에 나타낸 박막 트랜지스터로 구성되는 회로를 이용하는 것이 가능하다. 이 경우, 쉬프트레지스터(5601)가 갖는 모든 트랜지스터의 극성을 N채널형의 극성만으로 구성할 수 있다.
주사선 구동회로 및/또는 신호선 구동회로의 일부에 이용하는 쉬프트레지스터의 일 형태에 대하여 도 16 및 도 17을 이용하여 설명한다.
주사선 구동회로는 쉬프트레지스터를 갖는다. 또한 경우에 따라서는 레벨 쉬프터나 버퍼 등을 가질 수도 있다. 주사선 구동회로에 있어서 쉬프트레지스터로 클럭 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에서 완충 증폭되어 대응하는 주사선으로 공급된다. 주사선에는 1라인만큼의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1라인만큼의 화소의 트랜지스터를 일제히 ON시켜야 하므로 버퍼는 큰 전류를 흘릴 수 있는 것이 사용된다.
주사선 구동회로, 신호선 구동회로의 쉬프트레지스터에 대하여 도 16 및 도 17을 참조하여 설명한다. 쉬프트레지스터는 제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)(N은 3이상 자연수)를 갖는다(도 16(A) 참조). 도 16(A)에 나타낸 쉬프트레지스터의 제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)로는 제1 배선(11)으로부터 제1 클럭 신호(CK1), 제2 배선(12)으로부터 제2 클럭 신호(CK2), 제3 배선(13)으로부터 제3 클럭 신호(CK3), 제4 배선(14)으로부터 제4 클럭 신호(CK4)가 공급된다. 또한 제1 펄스 출력 회로(10_1)에서는, 제5 배선(15)으로부터의 스타트 펄스(SP1)(제1 스타트 펄스)가 입력된다. 또한 2단째 이후의 제n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수)에서는, 1단전의 펄스 출력 회로로부터의 신호(전단 신호(OUT(n-1))라 함)(n은 2 이상의 자연수)가 입력된다. 또한 제1 펄스 출력 회로(10_1)에서는 2단후의 제3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로 2단째 이후의 제n 펄스 출력 회로(10_n)에서는 2단후의 제(n＋2) 펄스 출력 회로(10_(n＋2))로부터의 신호(후단 신호(OUT(n＋2))라 함)가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는, 후단 및/또는 2전단의 펄스 출력 회로로 입력하기 위한 제1 출력 신호(OUT(1)(SR)~OUT(N)(SR)), 다른 배선 등에 전기적으로 접속되는 제2 출력 신호(OUT(1)~OUT(N))가 출력된다. 아울러 도 16(A)에 도시된 바와 같이, 쉬프트레지스터의 최종 2개의 단으로는 후단 신호(OUT(n＋2))가 입력되지 않으므로 예를 들어 별도로 제2 스타트 펄스(SP2), 제3 스타트 펄스(SP3)를 각각 입력하도록 구성할 수 있다.
아울러 클럭 신호(CK)는 일정한 간격으로 H레벨과 L레벨(L신호, 저전원 전위 레벨이라고도 함)을 반복하는 신호이다. 여기서, 제1 클럭 신호(CK1)~ 제4 클럭 신호(CK4)는 차례로 1/4 주기만큼 지연되어 있다. 본 실시형태에서는 제1 클럭 신호(CK1)~ 제4 클럭 신호(CK4)를 이용하여 펄스 출력 회로의 구동의 제어 등을 수행한다. 아울러 클럭 신호는, 입력되는 구동회로에 따라 GCK, SCK라 부를 수도 있으나 여기서는 CK로서 설명한다.
제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는 제1 배선(11)~ 제4 배선(14) 중 어느 하나와 전기적으로 접속되어 있다. 예를 들어 도 16(A)에서, 제1 펄스 출력 회로(10_1)는 제1 입력 단자(21)가 제1 배선(11)과 전기적으로 접속되고 제2 입력 단자(22)가 제2 배선(12)과 전기적으로 접속되고 제3 입력 단자(23)가 제3 배선(13)과 전기적으로 접속되어 있다. 또한, 제2 펄스 출력 회로(10_2)는 제1 입력 단자(21)가 제2 배선(12)과 전기적으로 접속되고 제2 입력 단자(22)가 제3 배선(13)과 전기적으로 접속되고 제3 입력 단자(23)가 제4 배선(14)과 전기적으로 접속되어 있다.
제1 펄스 출력 회로(10_1)~제N 펄스 출력 회로(10_N) 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 제2 출력 단자(27)를 갖는 것으로 가정한다(도 16(B) 참조). 제1 펄스 출력 회로(10_1)에서 제1 입력 단자(21)로 제1 클럭 신호(CK1)가 입력되고 제2 입력 단자(22)로 제2 클럭 신호(CK2)가 입력되고 제3 입력 단자(23)로 제3 클럭 신호(CK3)가 입력되고 제4 입력 단자(24)로 스타트 펄스가 입력되고 제5 입력 단자(25)로 후단 신호(OUT(3))가 입력되고 제1 출력 단자(26)로부터 제1 출력 신호(OUT(1)(SR))가 출력되고 제2 출력 단자(27)로부터 제2 출력 신호(OUT(1))가 출력되게 된다.
또한 제1 펄스 출력 회로(10_1)~ 제N 펄스 출력 회로(10_N)는 3단자의 박막 트랜지스터(TFT：Thin Film Transistor라고도 함) 외에도 백 게이트를 갖는 4단자의 박막 트랜지스터를 이용할 수 있다. 도 16(C)에 4단자의 박막 트랜지스터(28)의 심볼에 대하여 도시하였다. 도 16(C)에 나타낸 박막 트랜지스터(28)의 심볼은 4단자의 박막 트랜지스터를 의미하고 도면 등에서 이하 이용하기로 한다. 아울러 본 명세서에서, 박막 트랜지스터가 반도체층을 사이에 두고 2개의 게이트 전극을 갖는 경우, 반도체층보다 하측의 게이트 전극을 하부의 게이트 전극, 반도체층에 대해 상부의 게이트 전극을 상부의 게이트 전극(백 게이트라고도 함)이라고 칭하기도 한다. 박막 트랜지스터(28)는 하부의 게이트 전극으로 입력되는 제1 제어 신호(G1) 및 상부의 게이트 전극으로 입력되는 제2 제어 신호(G2)에 의해 In 단자와 Out 단자간의 전기적인 제어를 수행할 수 있는 소자이다.
산화물 반도체를 박막 트랜지스터의 채널 형성 영역을 포함하는 반도체층에 이용했을 경우, 제조 공정에 의해 문턱값 전압이 마이너스측 또는 플러스측으로 쉬프트할 수 있다. 따라서 채널 형성 영역을 포함하는 반도체층으로 산화물 반도체를 이용한 박막 트랜지스터에서는 문턱값 전압의 제어를 수행할 수 있는 구성이 바람직하다. 도 16(C)에 도시된 박막 트랜지스터(28)의 문턱값 전압은 박막 트랜지스터(28)의 채널 형성 영역의 상하에 게이트 절연막을 사이에 두고 게이트 전극을 마련하고 상부 및/또는 하부의 게이트 전극의 전위를 제어함으로써 원하는 값으로 제어할 수 있다.
이어서, 펄스 출력 회로의 구체적인 회로 구성의 일례에 대하여 도 16(D)를 이용하여 설명한다.
제1 펄스 출력 회로(10_1)는 제1 트랜지스터(31)~ 제13 트랜지스터(43)를 갖는다(도 16(D) 참조). 또한, 상술한 제1 입력 단자(21)~ 제5 입력 단자(25) 및 제1 출력 단자(26), 제2 출력 단자(27)에 더하여, 제1 고전원 전위(VDD)가 공급되는 전원선(51), 제2 고전원 전위(VCC)가 공급되는 전원선(52), 저전원 전위(VSS)가 공급되는 전원선(53)으로부터 제1 트랜지스터(31)~ 제13 트랜지스터(43)로 신호 또는 전원 전위가 공급된다. 여기서 도 16(D)에서의 각 전원선의 전원 전위의 대소 관계는, 제1 전원 전위(VDD)는 제2 전원 전위(VCC) 이상의 전위로 하고 제2 전원 전위(VCC)는 제3 전원 전위(VSS)보다 큰 전위로 한다. 아울러 제1 클럭 신호(CK1) ~ 제4 클럭 신호(CK4)는 일정한 간격으로 H레벨과 L레벨을 반복하는 신호인데 H레벨일 때 VDD, L레벨일 때 VSS인 것으로 한다. 또한 전원선(51)의 전위(VDD)를 전원선(52)의 전위(VCC)보다 높게 함으로써 동작에 영향을 주지 않고 트랜지스터의 게이트 전극으로 인가되는 전위를 낮게 억제할 수 있어 트랜지스터의 문턱값의 쉬프트를 감소시키고 열화를 억제할 수 있다. 아울러 도 16(D)에 도시된 바와 같이 제1 트랜지스터(31) ~ 제13 트랜지스터(43) 중 제1 트랜지스터(31), 제6 트랜지스터(36) 내지 제9 트랜지스터(39)로는 도 16(C)에서 나타낸 4단자의 박막 트랜지스터(28)를 사용하는 것이 바람직하다. 제1 트랜지스터(31), 제6 트랜지스터(36) 내지 제9 트랜지스터(39)의 동작은 소스 또는 드레인이 되는 전극 중 하나가 접속된 노드의 전위를 게이트 전극의 제어 신호에 의해 절환하는 것이 요구되는 트랜지스터이며, 게이트 전극으로 입력되는 제어 신호에 대한 응답이 빠름(온 전류의 상승이 급함)으로써 펄스 출력 회로의 오동작을 감소시킬 수 있는 트랜지스터이다. 따라서 도 16(C)에서 나타낸 4단자의 박막 트랜지스터(28)를 이용함으로써 문턱값 전압을 제어할 수 있어 오동작이 더욱 감소될 수 있는 펄스 출력 회로를 구현할 수 있다. 또한 도 16(D)에서는 제1 제어 신호(G1) 및 제2 제어 신호(G2)를 동일한 제어 신호로 하였으나 다른 제어 신호가 입력될 수도 있다.
도 16(D)에서 제1 트랜지스터(31)는 제1 단자가 전원선(51)에 전기적으로 접속되고 제2 단자가 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)이 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제2 트랜지스터(32)는 제1 단자가 전원선(53)에 전기적으로 접속되고 제2 단자가 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고 게이트 전극이 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제3 트랜지스터(33)는 제1 단자가 제1 입력 단자(21)에 전기적으로 접속되고 제2 단자가 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제4 트랜지스터(34)는 제1 단자가 전원선(53)에 전기적으로 접속되고 제2 단자가 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제5 트랜지스터(35)는 제1 단자가 전원선(53)에 전기적으로 접속되고 제2 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고 게이트 전극이 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제6 트랜지스터(36)는 제1 단자가 전원선(52)에 전기적으로 접속되고 제2 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)이 제5 입력 단자(25)에 전기적으로 접속되어 있다. 제7 트랜지스터(37)는 제1 단자가 전원선(52)에 전기적으로 접속되고 제2 단자가 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되고 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)이 제3 입력 단자(23)에 전기적으로 접속되어 있다. 제8 트랜지스터(38)는 제1 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)이 제2 입력 단자(22)에 전기적으로 접속되어 있다. 제9 트랜지스터(39)는 제1 단자가 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고 제2 단자가 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)이 전원선(52)에 전기적으로 접속되어 있다. 제10 트랜지스터(40)는 제1 단자가 제1 입력 단자(21)에 전기적으로 접속되고 제2 단자가 제2 출력 단자(27)에 전기적으로 접속되고 게이트 전극이 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속되어 있다. 제11 트랜지스터(41)는 제1 단자가 전원선(53)에 전기적으로 접속되고 제2 단자가 제2 출력 단자(27)에 전기적으로 접속되고 게이트 전극이 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제12 트랜지스터(42)는 제1 단자가 전원선(53)에 전기적으로 접속되고 제2 단자가 제2 출력 단자(27)에 전기적으로 접속되고 게이트 전극이 제7 트랜지스터(37)의 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)에 전기적으로 접속되어 있다. 제13 트랜지스터(43)는 제1 단자가 전원선(53)에 전기적으로 접속되고 제2 단자가 제1 출력 단자(26)에 전기적으로 접속되고 게이트 전극이 제7 트랜지스터(37)의 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)에 전기적으로 접속되어 있다.
도 16(D)에서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극 및 제9 트랜지스터(39)의 제2 단자의 접속 부분을 노드 A로 한다. 또한, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극의 접속 부분을 노드 B로 한다.
도 17(A)에, 도 16(D)에서 설명한 펄스 출력 회로를 제1 펄스 출력 회로(10_1)에 적용했을 경우, 제1 입력 단자(21) 내지 제5 입력 단자(25)와 제1 출력 단자(26) 및 제2 출력 단자(27)로 입력 또는 출력되는 신호를 나타내고 있다.
구체적으로는 제1 입력 단자(21)로 제1 클럭 신호(CK1)가 입력되고 제2 입력 단자(22)로 제2 클럭 신호(CK2)가 입력되고 제3 입력 단자(23)로 제3 클럭 신호(CK3)가 입력되고 제4 입력 단자(24)로 스타트 펄스가 입력되고 제5 입력 단자(25)로 후단 신호(OUT(3))가 입력되고 제1 출력 단자(26)로부터 제1 출력 신호 (OUT(1)(SR))가 출력되고 제2 출력 단자(27)로부터 제2 출력 신호(OUT(1))가 출력된다.
아울러 박막 트랜지스터는, 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 또한, 게이트와 중첩된 영역에 채널 형성 영역이 형성되는 반도체를 갖고 있으며 게이트의 전위를 제어함으로써 채널 영역을 통해 드레인과 소스 사이에 흐르는 전류를 제어할 수 있다. 여기서, 소스와 드레인은 박막 트랜지스터의 구조나 동작 조건 등에 의해 바뀌므로 어느것이 소스 또는 드레인인지 한정하기 곤란하다. 따라서 소스 및 드레인으로서 기능하는 영역을 소스 또는 드레인이라고 부르지 않을 수도 있다. 이 경우, 일례로서 각각을 제1 단자, 제2 단자로 표기할 수 있다.
또한 도 16(D), 도 17(A)에서 노드 A를 부유 상태로 함으로써 부트스트랩 동작을 수행하기 위한, 용량 소자를 별도로 마련할 수도 있다. 또한 노드 B의 전위를 유지하기 위해 한쪽의 전극을 노드 B에 전기적으로 접속시킨 용량 소자를 별도 마련할 수도 있다.
여기서, 도 17(A)에 나타낸 펄스 출력 회로를 복수 구비하는 쉬프트레지스터의 타이밍차트에 대하여 도 17(B)에 나타내었다. 또한 쉬프트레지스터가 주사선 구동회로인 경우, 도 17(B)의 기간(61)은 수직 귀선 시간이며 기간(62)은 게이트 선택기간에 상당한다.
아울러 도 17(A)에 도시된 바와 같이 게이트에 제2 전원 전위(VCC)가 인가되는 제9 트랜지스터(39)를 마련함으로써 부트스트랩 동작의 전후에 있어서 이하와 같은 이점이 있다.
게이트 전극으로 제2 전위(VCC)가 인가되는 제9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 상승하여 제1 전원 전위(VDD)보다 커진다. 그리고, 제1 트랜지스터(31)의 소스가 제1 단자측 즉 전원선(51)측으로 절환된다. 따라서 제1 트랜지스터(31)에서는 게이트와 소스 사이, 게이트와 드레인 사이 모두에 큰 바이어스 전압이 인가되므로 큰 스트레스가 걸려 트랜지스터의 열화의 요인이 될 수 있다. 이에, 게이트 전극으로 제2 전원 전위(VCC)가 인가되는 제9 트랜지스터(39)를 마련해 둠으로써, 부트스트랩 동작에 의해 노드 A의 전위는 상승하나, 제1 트랜지스터(31)의 제2 단자의 전위가 상승하지 않도록 할 수 있다. 즉, 제9 트랜지스터(39)를 마련함으로써 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시형태에 도시된 회로와 같이 구성함으로써 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압도 작게 할 수 있으므로 스트레스에 의한 제1 트랜지스터(31)의 열화를 억제할 수 있다.
아울러 제9 트랜지스터(39)를 마련하는 부분에서는, 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33) 게이트 사이에 제1 단자와 제2 단자를 개재시켜 접속되도록 구성할 수 있다. 아울러 본실시형태에서의 펄스 출력 회로를 복수 구비하는 쉬프트레지스터의 경우, 주사선 구동회로보다 단수가 많은 신호선 구동회로에서는 제9 트랜지스터(39)를 생략할 수도 있어 트랜지스터의 수를 삭감하는 이점이 있다.
또한 제1 트랜지스터(31) 내지 제13 트랜지스터(43)의 반도체층으로서 산화물 반도체를 사용함으로써 박막 트랜지스터의 오프 전류를 감소시키고 온 전류 및 전계효과 이동도를 높일 수 있을 뿐 아니라 열화의 정도를 감소시킬 수 있으므로 회로내의 오동작을 줄일 수 있다. 또한 산화물 반도체를 이용한 트랜지스터, 아몰퍼스 실리콘을 이용한 트랜지스터에 비해, 게이트 전극으로 고전위가 인가됨에 따른 트랜지스터의 열화의 정도가 작다. 따라서 제2 전원 전위(VCC)을 공급하는 전원선으로 제1 전원 전위(VDD)를 공급해도 동일한 동작을 얻을 수 있고, 또한 회로간에 마련되는 전원선의 수를 감소시킬 수 있으므로 회로의 소형화를 도모할 수 있다.
아울러 제7 트랜지스터(37)의 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)으로 제3 입력 단자(23)에 의해 공급되는 클럭 신호, 제8 트랜지스터(38)의 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)으로 제2 입력 단자(22)에 의해 공급되는 클럭 신호는 제7 트랜지스터(37)의 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)으로 제2 입력 단자(22)에 의해 공급되는 클럭 신호, 제8 트랜지스터(38)의 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)으로 제3 입력 단자(23)에 의해 공급되는 클럭 신호가 되도록 결선 관계를 바꾸어도 동일한 작용을 나타낸다. 아울러 도 17(A)에 도시된 쉬프트레지스터에 있어서 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온 상태에서 이후 제7 트랜지스터(37)가 오프, 제8 트랜지스터(38)가 온 상태, 그 후 제7 트랜지스터(37)가 오프, 제8 트랜지스터(38)가 오프 상태가 되도록 함으로써, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하됨으로써 발생하는 노드 B의 전위의 저하가 제7 트랜지스터(37)의 게이트 전극의 전위의 저하 및 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인하여 2회 발생하게 된다. 한편, 도 17(A)에 도시된 쉬프트레지스터에 있어서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온 상태에서 이후 제7 트랜지스터(37)가 온, 제8 트랜지스터(38)가 오프 상태, 그 후 제7 트랜지스터(37)가 오프, 제8 트랜지스터(38)가 오프 상태가 되도록 함으로써 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하되어 발생되는 노드 B의 전위의 저하의 회수를, 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의한 1회로 감소시킬 수 있다. 따라서 제7 트랜지스터(37)의 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)으로 제3 입력 단자에 의해 공급되는 클럭 신호, 제8 트랜지스터(38)의 게이트 전극(하부의 게이트 전극 및 상부의 게이트 전극)으로 제2 입력 단자에 의해 공급되는 클럭 신호가 되도록 결선함으로써 노드 B의 전위의 변동을 작게 하여 노이즈를 감소시킬 수 있으므로 바람직하다.
이와 같이, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위를 L레벨로 유지하는 기간에, 노드 B에 정기적으로 H레벨의 신호가 공급되도록 함으로써 펄스 출력 회로의 오동작을 억제할 수 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합시킬 수 있다.
(실시형태 9)
본 실시형태에서는 하나의 산화물 반도체층을 이용하여 복수의 박막 트랜지스터를 배치하는 일례를 도 18을 이용하여 이하에 설명한다. 도 18(A)은 4개의 박막 트랜지스터의 상면도이다.
도 18(B)은 기판(1800) 위에 마련된 제1 박막 트랜지스터(1801), 제2 박막 트랜지스터(1802), 제3 박막 트랜지스터(1803) 및 제4 박막 트랜지스터(1804)의 단면도를 나타내고 있다. 아울러 도 18(A)의 쇄선 X-Y로 절단한 단면이 도 18(B)에 대응한다.
제1 박막 트랜지스터(1801)는 제1 게이트 전극층(1811) 위에 테이퍼 형상의 측면을 갖는 절연층(1805)과, 제1 게이트 전극층(1811) 상면과 접하는 게이트 절연층(1806)과, 게이트 절연층 위에 산화물 반도체층(1807)과, 산화물 반도체층 위에 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(1808a, 1808b)과, 산화물 반도체층(1807)과 접하는 산화물 절연층(1809)을 갖는다. 아울러 제1 박막 트랜지스터(1801)의 채널 길이(L1)는 전극층(1808a, 1808b)의 간격으로 결정된다. 또한 제1 박막 트랜지스터(1801)의 채널폭은 개구(1815a)의 폭으로 결정된다.
또한, 제2 박막 트랜지스터(1802)는 제2 게이트 전극층(1821) 위에 테이퍼 형상의 측면을 갖는 절연층(1805)과, 제2 게이트 전극층(1821) 상면과 접하는 게이트 절연층(1806)과, 게이트 절연층 위에 산화물 반도체층(1807)과, 산화물 반도체층 위에 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(1808c, 1808d)과, 산화물 반도체층(1807)과 접하는 산화물 절연층(1809)를 갖는다. 아울러 제2 박막 트랜지스터(1802)의 채널 길이(L2)는 전극층(1808c, 1808d)의 간격으로 결정된다. 또한, 제2 박막 트랜지스터(1802)의 채널폭은 개구(1815b)의 폭으로 결정된다.
또한, 제3 박막 트랜지스터(1803)는 제3 게이트 전극층(1831) 위에 테이퍼 형상의 측면을 갖는 절연층(1805)과, 제3 게이트 전극층(1831) 상면과 접하는 게이트 절연층(1806)과, 게이트 절연층 위에 산화물 반도체층(1807)과, 산화물 반도체층 위에 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(1808e, 1808f)과, 산화물 반도체층(1807)과 접하는 산화물 절연층(1809)을 갖는다. 아울러 제3 박막 트랜지스터(1803)의 채널 길이(L3)는 전극층(1808e, 1808f)의 간격으로 결정된다. 또한 제3 박막 트랜지스터(1803)의 채널폭은 개구(1815c)의 폭으로 결정된다.
또한 제4 박막 트랜지스터(1804)는 제4 게이트 전극층(1841) 위에 테이퍼 형상의 측면을 갖는 절연층(1805)과, 제4 게이트 전극층(1841) 상면과 접하는 게이트 절연층(1806)과, 게이트 절연층 위에 산화물 반도체층(1807)과, 산화물 반도체층 위에 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(1808f, 1808g)과, 산화물 반도체층(1807)과 접하는 산화물 절연층(1809)을 갖는다. 아울러 제4 박막 트랜지스터(1804)의 전극층(1808f)은 제3 박막 트랜지스터(1803)와 공통되는 전극이다. 또한, 제4 박막 트랜지스터(1804)의 채널 길이(L4)는 전극층(1808f, 1808g)의 간격으로 결정된다. 또한, 제4 박막 트랜지스터(1804)의 채널폭은 개구(1815d)의 폭으로 결정된다.
이와 같이, 하나의 아일랜드 형상인 산화물 반도체층(1807)은 4개의 박막 트랜지스터의 반도체층으로서 기능하고 있다.
또한, 도 18(A)에는 절연층(1805)의 개구를 나타내고 있고, 제1 개구(1815a)는 개구의 저면이 제1 게이트 전극층(1811) 상면에 접촉하여 마련되어 있다. 또한, 제2 개구(1815b)는 개구의 저면이 제2 게이트 전극층(1821) 상면에 접촉하여 마련되어 있다. 또한, 제3 개구(1815c)는 개구의 저면이 제3 게이트 전극층(1831) 상면에 접촉하여 마련되어 있다. 또한, 제4 개구(1815d)는 개구의 저면이 제4 게이트 전극층(1841) 상면에 접촉하여 마련되어 있다.
또한, 도 18(B)에서는 게이트 절연층(1806)은 단층으로서 나타내고 있으나, 본 실시형태에서 게이트 절연층(1806)은 질화 규소막과, 이 질화 규소막 위에 산화 규소막을 적층하는 적층막을 사용한다. 또한, 도 18(B)에서는 산화물 절연층(1809)은 단층으로서 나타내고 있으나, 본 실시형태에서 산화물 절연층(1809)은 산화 규소막과, 이 산화 규소막 위에 질화 규소막을 적층하는 적층막을 사용한다.
아울러 제1 박막 트랜지스터(1801), 제2 박막 트랜지스터(1802), 제3 박막 트랜지스터(1803) 및 제4 박막 트랜지스터(1804)는 실시형태 1 또는 실시형태 3에 따라 형성할 수 있다.
산화물 반도체층(1807)의 성막 후 또는 아일랜드 형성 후에 650℃ 이상의 가열을 수행하는 경우, 유리 기판인 기판(1800)의 변형(수축에 의한 치수 변화 등)이 발생될 우려가 있다. 집적회로의 디자인 룰(설계 룰)에 따라서는 마스크의 위치 정합이 필요한 광 노광 공정에서 지장이 생길 우려가 있다. 게이트 전극층 등의 배선과 콘택홀의 상대적인 위치가 어긋나 당초 설계한 치수로 소자를 완성시키는 것이 어려워진다.
도 18(A)에 도시된 바와 같이 산화물 반도체층(1807)의 면적을 크게 하고 게이트 전극층의 면적을 크게 함으로써, 고온의 열처리를 수행하여 기판(1800)이 변형된 경우에도 문제 없이 박막 트랜지스터를 제조할 수 있다.
본 실시형태는 실시형태 1 내지 8 중 어느 하나와 조합시킬 수 있다.
(실시형태 10)
본 실시형태에서는 박막 트랜지스터를 이용하는 인버터 회로의 예를 도 19를 이용하여 설명한다.
표시장치에서, 화소부를 구동하는 구동회로의 적어도 일부의 회로를 산화물 반도체를 이용한 박막 트랜지스터로 구성하는 경우, 모두 n채널형 TFT로 형성되고 도 19(A)에 도시된 회로를 기본 단위로 하여 형성한다.
또한, 구동회로에서, 게이트 전극과 소스 배선 또는 드레인 배선을 직접 접속시킴으로써 양호한 콘택을 얻을 수 있어 접촉 저항을 감소시킬 수 있다.
구동회로의 인버터 회로의 단면 구조를 도 19(C)에 도시하였다. 도 19(C)에서, 기판(1900) 위에 제1 게이트 전극(1901) 및 제2 게이트 전극(1902)을 마련한다. 제1 게이트 전극(1901) 및 제2 게이트 전극(1902)의 재료는, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 단층으로 또는 적층시켜 형성할 수 있다.
또한, 제1 게이트 전극(1901) 및 제2 게이트 전극(1902)의 측면과 접하여 절연층(1907)을 형성한다. 절연층(1907)의 개구(1914a, 1914b)는 개구의 저면이 게이트 전극 상면에 접하여 마련된다. 또한, 게이트 전극 상면을 덮는 게이트 절연층(1903) 위에는 제1 게이트 전극(1901)과의 양쪽 모두와 중첩되는 위치에 산화물 반도체층(1905)을 갖는다.
또한, 산화물 반도체층(1905) 위에는, 제1 배선(1909), 제2 배선(1910), 및 제3 배선(1911)을 마련하고, 제2 배선(1910)은 게이트 절연층(1903)에 형성된 콘택홀(1904)을 통해 제2 게이트 전극(1902)과 직접 접속된다. 또한, 제1 배선(1909), 제2 배선(1910) 및 제3 배선(1911)을 덮는 보호 절연층(1908)을 마련한다. 보호 절연층(1908)은 스퍼터링법으로 형성되는 산화 규소막, 질화 규소막 등을 이용한다. 본 실시형태에서는 스퍼터링법으로 산화 규소막을 형성하고 대기에 접촉시키지 않고 산화 규소막 위에 질화 규소막을 형성한다.
제1 박막 트랜지스터(1912)는 제1 게이트 전극(1901)과, 게이트 절연층(1903)을 사이에 두고 제1 게이트 전극(1901)과 중첩되는 산화물 반도체층(1905)을 가지며, 제1 배선(1909)은 접지 전위의 전원선(접지 전원선)이다. 이 접지 전위의 전원선은 음의 전압(VDL)이 인가되는 전원선(음전원선)일 수도 있다.
또한, 제2 박막 트랜지스터(1913)는 제2 게이트 전극(1902)과, 게이트 절연층(1903)을 사이에 두고 제2 게이트 전극(1902)과 중첩되는 산화물 반도체층(1905)을 가지며, 제3 배선(1911)은 양의 전압(VDD)이 인가되는 전원선(정전원선)이다.
또한, 구동회로의 인버터 회로의 상면도를 도 19(B)에 도시하였다. 도 19(B)에서 쇄선 V-W로 절단한 단면이 도 19(C)이다.
도 19(B) 및 도 19(C)에 도시된 바와 같이 제2 배선(1910)은 게이트 절연층(1903)에 형성된 콘택홀(1904)을 통해 제2 박막 트랜지스터(1913)의 제2 게이트 전극(1902)과 직접 접속된다. 제2 배선(1910)과 제2 게이트 전극(1902)을 직접 접속시킴으로써, 양호한 콘택을 얻을 수 있어 접촉 저항을 감소시킬 수 있다.
화소부와 구동회로를 동일 기판 위에 형성하는 경우, 화소부에서는 매트릭스형으로 배치한 강화형 트랜지스터를 이용하여 화소 전극으로의 전압 인가의 온 오프를 절환한다. 이 화소부에 배치하는 강화형 트랜지스터는 산화물 반도체를 사용하고 있으며, 그 전기 특성은 게이트 전압 ＋20V 및 게이트 전압 -20V에서 온 오프비가 109 이상이므로 리크 전류가 적고 저소비전력 구동을 실현할 수 있다.
본 실시형태는 실시형태 1 내지 9 중 어느 하나와 조합시킬 수 있다.
(실시형태 11)
본 명세서에 개시하는 반도체 장치는, 다양한 전자기기(게임기도 포함)에 적용할 수 있다. 전자기기로서는 예를 들어 텔레비젼 장치(텔레비젼, 또는 텔레비젼 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 20(A)은 휴대전화기(1100)의 일례를 나타내고 있다. 휴대전화기(1100)는 하우징(1101)에 내장된 표시부(1102) 외에도, 조작 버튼(1103), 외부 접속 포트(1104), 스피커(1105), 마이크(1106) 등을 구비하고 있다.
도 20(A)에 도시된 휴대전화기(1100)는 표시부(1102)를 손가락 등으로 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나 또는 메일을 작성하는 등의 조작은 표시부(1102)를 손가락 등으로 터치함으로써 수행할 수 있다.
표시부(1102)의 화면은 주로 3가지 모드가 있다. 첫번째는 화상의 표시를 주로 하는 표시 모드이며, 두번째는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 세번째는 표시 모드와 입력 모드의 2 모드가 혼합된 표시 ＋ 입력 모드이다.
예를 들어 전화를 걸거나 또는 메일을 작성하는 경우에는 표시부(1102)를 문자의 입력을 주로 하는 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 수행할 수 있다. 이 경우 표시부(1102)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1100) 내부에 쟈이로, 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 마련함으로써 휴대전화기(1100)의 방향(세로인지 가로인지)을 판단하여 표시부(1102)의 화면 표시를 자동적으로 바꾸도록 할 수 있다.
또한, 화면 모드의 전환은 표시부(1102)를 터치하거나 또는 하우징(1101)의 조작 버튼(1103)을 조작함으로써 이루어진다. 또한, 표시부(1102)에 표시되는 화상의 종류에 따라 전환할 수도 있다. 예를 들어 표시부에 표시하는 화상 신호가 동영상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에서 표시부(1102)의 광 센서로 검출되는 신호를 감지하여 표시부(1102)의 터치 조작에 의한 입력이 일정기간 없는 경우에는 화면의 모드를 입력 모드에서 표시 모드로 전환하도록 제어할 수도 있다.
표시부(1102)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어 표시부(1102)에 손바닥이나 손가락을 접촉시킴으로써 장문, 지문 등을 촬상하여 본인 인증을 수행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 이용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
표시부(1102)에는 화소의 스위칭 소자로서 실시형태 1에 나타낸 기생용량이 감소된 박막 트랜지스터(410)을 복수 배치한다.
도 20(B)도 휴대전화기의 일례이다. 도 20(B)을 일례로 한 휴대형 정보단말기는 복수의 기능을 구비할 수 있다. 예를 들어 전화기능에 더하여, 컴퓨터를 내장하여 다양한 데이터 처리 기능을 구비할 수도 있다.
도 20(B)에 도시된 휴대형 정보단말기는, 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성되어 있다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속단자(2808) 등을 구비하고, 하우징(2800)에는 키보드(2810), 외부 메모리슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있으며 도 20(B)에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다.
또한, 상기 구성에 더하여, 비접촉 IC팁, 소형 기록 장치 등을 내장할 수도 있다.
발광 장치는 표시 패널(2802)에 사용할 수 있고 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하므로 화상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고 화상 전화, 녹음, 재생 등이 가능하다. 또한 하우징(2800)과 하우징(2801)은 슬라이드하여 도 20(B)과 같이 전개된 상태에서 중첩된 상태로 할 수 있어 휴대폰에 적절한 소형화가 가능하다.
외부 접속단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하여 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리슬롯(2811)에 기록매체를 삽입하여 보다 대량의 데이터 저장 및 이동에 대응할 수 있다.
또한, 상기 기능에 더해, 적외선 통신 기능, 텔레비젼 수신 기능 등을 구비한 것일 수도 있다.
도 21(A)은 텔레비젼 장치(9600)의 일례를 도시하고 있다. 텔레비젼 장치(9600)는 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기서는 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다.
텔레비젼 장치(9600)의 조작은 하우징(9601)이 구비하는 조작 스위치나 별도의 리모콘 조작기(9610)에 의해 수행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해 채널이나 음량의 조작을 수행할 수 있고 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에 이 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 마련할 수도 있다.
아울러 텔레비젼 장치(9600)는 수신기나 모뎀 등을 구비한다. 수신기에 의해 일반적인 텔레비젼 방송의 수신을 수행할 수 있고, 나아가 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보통신을 수행할 수도 있다.
표시부(9603)에는 화소의 스위칭 소자로서 실시형태 1에 나타낸 기생용량이 감소된 박막 트랜지스터(410)를 복수 배치한다.
도 21(B)은 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들어 디지털 포토 프레임(9700)은 하우징(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하고, 예를 들어 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써 통상의 사진틀과 동일하게 기능시킬 수 있다.
표시부(9703)에는 화소의 스위칭 소자로서 실시형태 1에 나타낸 기생용량이 감소된 박막 트랜지스터(410)를 복수 배치한다.
아울러 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비한다. 이 구성들은 표시부와 동일면에 배치할 수도 있으나 측면이나 이면에 배치하면 디자인성이 향상되므로 바람직하다. 예를 들어 디지털 포토 프레임의 기록매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 저장시킨 메모리를 삽입하여 화상 데이터를 입력받고 입력된 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있도록 구성할 수도 있다. 무선에 의해 원하는 화상 데이터를 입력받아 표시시키도록 구성할 수도 있다.
도 22는 휴대형 게임기로서, 하우징(9881)과 하우징(9891)의 2개의 하우징으로 구성되어 있고 연결부(9893)에 의해 개폐 가능하도록 연결되어 있다. 하우징(9881)에는 표시부(9882)가 내장되고 하우징(9891)에는 표시부(9883)가 내장되어 있다.
표시부(9883)에는 화소의 스위칭 소자로서 실시형태 1에 나타낸 기생용량이 감소된 박막 트랜지스터(410)를 복수 배치한다.
또한, 도 22에 도시된 휴대형 게임기는, 그 외에도 스피커부(9884), 기록매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889) 등을 구비하고 있다. 물론, 휴대형 게임기의 구성은 상술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 박막 트랜지스터를 구비한 구성이면 되고 그 밖의 부속설비가 적절히 마련도록 할 수 있다. 도 22에 나타낸 휴대형 게임기는 기록매체에 기록되어 있는 프로그램 또는 데이터를 읽어 표시부에 표시하는 기능이나, 다른 휴대형 게임기와 무선 통신을 수행하여 정보를 공유하는 기능을 갖는다. 아울러 도 22에 도시된 휴대형 게임기가 갖는 기능은 이에 한정되지 않고 다양한 기능을 가질 수 있다.
도 23은 실시형태 2 또는 실시형태 7을 적용하여 형성되는 발광 장치를 실내의 조명 장치(3001)로서 이용한 예이다. 실시형태 2 또는 실시형태 7에서 나타낸 발광 장치는 대면적화도 가능하므로 대면적의 조명 장치로서 이용할 수 있다. 또한, 실시형태 2 또는 실시형태 7에서 나타낸 발광 장치는 탁상 조명기구(3000)로서 사용하는 것도 가능하다. 아울러 조명기구에는 천정 고정형의 조명기구, 탁상 조명기구 외에도, 벽걸이형의 조명기구, 차내용 조명, 유도등 등도 포함된다.
이상과 같이, 실시형태 1 또는 실시형태 3 중 어느 하나에서 나타낸 박막 트랜지스터는 상기와 같은 다양한 전자기기의 표시 패널에 배치할 수 있다. 기생용량이 감소된 박막 트랜지스터(410)를 표시 패널의 스위칭 소자로서 이용함으로써 저소비전력을 실현할 수 있고 신뢰성이 높은 전자기기를 제공할 수 있다.
(실시형태 12)
본 명세서에 개시하는 반도체 장치는 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는 정보를 표시하는 것이면 모든 분야의 전자기기에 이용하는 것이 가능하다. 예를 들어 전자 페이퍼를 이용하여 전자 서적(전자 북), 포스터, 전철 등의 교통수단의 차내 광고, 크레디트 카드 등의 각종 카드에서의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 24에 나타낸다.
도 24는 전자 서적의 일례를 나타내고 있다. 예를 들어 전자 서적(2700)은 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축부(2711)에 의해 일체로 되어 있으며 이 축부(2711)를 축으로 하여 개폐 동작을 수행할 수 있다. 이러한 구성에 의해 종이의 서적과 같은 동작을 수행하는 것이 가능해진다.
하우징(2701)에는 표시부(2705)가 내장되고 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 연속 화면을 표시할 수도 있고 다른 화면을 표시할 수도 있다. 다른 화면을 표시하는 경우, 예를 들어 우측의 표시부(도 24에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 24에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 24에서는 하우징(2701)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들어 하우징(2701)에서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 또한 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비할 수도 있다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비할 수도 있다. 아울러 전자 서적(2700)은 전자 사전으로서의 기능을 갖도록 할 수도 있다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있도록 구성할 수도 있다. 무선에 의해 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여 다운로드하도록 구성하는 것도 가능하다.
본 실시형태는 실시형태 1 또는 실시형태 3에 기재한 박막 트랜지스터와 또는 실시형태 6에 기재한 전자 페이퍼의 구성과 적절히 조합하여 실시하는 것이 가능하다.
10 펄스 출력 회로 11 : 배선
12 : 배선 13 : 배선
14 : 배선 15 : 배선
21 : 입력 단자 22 : 입력 단자
23 : 입력 단자 24 : 입력 단자
25 : 입력 단자 26 : 출력 단자
27 : 출력 단자 28 : 박막 트랜지스터
31 : 트랜지스터 32 : 트랜지스터
33 : 트랜지스터 34 : 트랜지스터
35 : 트랜지스터 36 : 트랜지스터
37 : 트랜지스터 38 : 트랜지스터
39 : 트랜지스터 40 : 트랜지스터
41 : 트랜지스터 42 : 트랜지스터
43 : 트랜지스터 51 : 전원선
52 : 전원선 53 : 전원선
61 : 기간 62 : 기간
400 : 기판 402a 절연층
402b 게이트 절연층 403 : 보호 절연층
410 : 박막 트랜지스터 411 : 게이트 전극층
413 : 보호 절연층 414a : 고저항 소스 영역
414b : 고저항 드레인 영역 414c : 채널 형성 영역
415a : 소스 전극층 415b : 드레인 전극층
416 : 산화물 절연층 417 : 도전층
420 : 박막 트랜지스터 421a 게이트 전극층
421b 게이트 전극층 421c 게이트 배선층
421d 용량 배선층 422 : 소스 배선층
423 : 채널 형성 영역 428 : 용량 전극층
429 : 접속 전극층 430 : 산화물 반도체막
431 : 산화물 반도체층 432a 레지스트 마스크
432b 레지스트 마스크 432c 레지스트 마스크
433 : 금속 도전층 434a : 고저항 소스 영역
434b : 고저항 드레인 영역 434c : 채널 형성 영역
435a : 소스 전극층 435b : 드레인 전극층
450 : 박막 트랜지스터 456 : 컬러필터층
457 : 제1 전극 458 : 오버코트층
459 : 격벽 470 : 박막 트랜지스터
474 : 채널 형성 영역 475a : 소스 전극층
475b : 드레인 전극층 476 : 평탄화 절연층
477 : 화소 전극층 478 : 전극층
479 : 접속 전극층 580 : 기판
581 : 박막 트랜지스터 583 : 절연층
584 : 산화물 절연층 587 : 전극층
588 : 전극층 590a : 검은색 영역
590b : 백색 영역 594 : 캐비티
595 : 충전재 596 : 대향 기판
600 : 기판 601 : 대향 기판
602 : 게이트 배선 603 : 게이트 배선
606a : 절연층 606b : 게이트 절연층
616 : 배선 618 : 배선
619 : 배선 620 : 절연층
621 : 보호 절연층 622 : 절연층
623 : 콘택홀 624 : 화소 전극
626 : 화소 전극 627 : 콘택홀
628 : TFT 629 : TFT
632 : 차광막 636 : 착색막
637 : 평탄화막 640 : 대향 전극
641 : 슬릿 650 : 액정층
690 : 용량 배선 1100 : 휴대전화기
1101 : 하우징 1102 : 표시부
1103 : 조작 버튼 1104 : 외부 접속 포트
1105 : 스피커 1106 : 마이크
1800 : 기판 1801 : 박막 트랜지스터
1802 : 박막 트랜지스터 1803 : 박막 트랜지스터
1804 : 박막 트랜지스터 1805 : 절연층
1806 : 게이트 절연층 1807 : 산화물 반도체층
1808a, 1808b, 1808c, 1808d, 1808e, 1808f, 1808g : 전극층
1809 : 산화물 절연층 1811 : 게이트 전극층
1815a : 개구 1815b : 개구
1815c : 개구 1815d : 개구
1821 : 게이트 전극층 1831 : 게이트 전극층
1841 : 게이트 전극층 1900 : 기판
1901 : 게이트 전극 1902 : 게이트 전극
1903 : 게이트 절연층 1904 : 콘택홀
1905 : 산화물 반도체층 1907 : 절연층
1908 : 보호 절연층 1909 : 배선
1910 : 배선 1911 : 배선
1912 : 박막 트랜지스터 1913 : 박막 트랜지스터
1914a, 1914b : 개구 2700 : 전자 서적
2701 : 하우징 2703 : 하우징
2705 : 표시부 2707 : 표시부
2711 : 축부 2721 : 전원
2723 : 조작 키 2725 : 스피커
2800 : 하우징 2801 : 하우징
2802 : 표시 패널 2803 : 스피커
2804 : 마이크로폰 2805 : 조작 키
2806 : 포인팅 디바이스 2807 : 카메라용 렌즈
2808 : 외부 접속단자 2810 : 키보드
2811 : 외부 메모리슬롯 3000 : 탁상 조명기구
3001 : 조명 장치 4001 : 기판
4002 : 화소부 4003 : 신호선 구동회로
4004 : 주사선 구동회로 4005 : 씰재
4006 : 기판 4008 : 액정층
4010 : 박막 트랜지스터 4011 : 박막 트랜지스터
4013 : 액정소자 4015 : 접속단자 전극
4016 : 단자 전극 4018 : FPC
4019 : 이방성 도전막 4021 : 절연층
4030 : 화소 전극층 4031 : 대향 전극층
4032 : 절연층 4040 : 도전층
4041 : 보호 절연층 4501 : 기판
4502 : 화소부 4503a, 4503b : 신호선 구동회로
4504a, 4504b : 주사선 구동회로 4505 : 씰재
4506 : 기판 4507 : 충전재
4509 : 박막 트랜지스터 4510 : 박막 트랜지스터
4511 : 발광소자 4512 : 전계 발광층
4513 : 전극 4515 : 접속단자 전극
4516 : 단자 전극 4517 : 전극
4518a, 4518b : FPC 4519 : 이방성 도전막
4520 : 격벽 4540 : 도전층
4542 : 산화물 절연층 4543 : 오버코트층
4544 : 절연층 4545 : 컬러필터층
5300 : 기판 5301 : 화소부
5302 : 주사선 구동회로 5303 : 주사선 구동회로
5304 : 신호선 구동회로 5305 : 타이밍 제어 회로
5601 : 쉬프트레지스터 5602 : 스위칭 회로
5603 : 박막 트랜지스터 5604 : 배선
5605 : 배선 6400 : 화소
6401 : 스위칭용 트랜지스터 6402 : 발광소자 구동용 트랜지스터
6403 : 용량 소자 6404 : 발광소자
6405 : 신호선 6406 : 주사선
6407 : 전원선 6408 : 공통 전극
7001 : 발광소자 구동용 TFT 7002 : 발광소자
7003 : 전극 7004 : EL층
7005 : 전극 7009 : 격벽
7010 : 기판 7011 : 발광소자 구동용 TFT
7012 : 발광소자 7013 : 전극
7014 : EL층 7015 : 전극
7016 : 차폐막 7017 : 도전막
7019 : 격벽 7020 : 기판
7021 : 발광소자 구동용 TFT 7022 : 발광소자
7023 : 제1 전극 7024 : EL층
7025 : 전극 7027 : 도전막
7029 : 격벽 7030 : 절연층
7031 : 게이트 절연층 7032 : 절연층
7033 : 컬러필터층 7034 : 오버코트층
7035 : 보호 절연층 7040 : 절연층
7041 : 게이트 절연층 7042 : 절연층
7043 : 컬러필터층 7044 : 오버코트층
7045 : 보호 절연층 7052 : 보호 절연층
7053 : 평탄화 절연층 7055 : 절연층
9600 : 텔레비젼 장치 9601 : 하우징
9603 : 표시부 9605 : 스탠드
9607 : 표시부 9609 : 조작 키
9610 : 리모콘 조작기 9700 : 디지털 포토 프레임
9701 : 하우징 9703 : 표시부
9881 : 하우징 9882 : 표시부
9883 : 표시부 9884 : 스피커부
9885 : 조작 키 9886 : 기록매체 삽입부
9887 : 접속단자 9888 : 센서
9889 : 마이크로폰 9890 : LED 램프
9891 : 하우징 9893 : 연결부
12 : 배선 13 : 배선
14 : 배선 15 : 배선
21 : 입력 단자 22 : 입력 단자
23 : 입력 단자 24 : 입력 단자
25 : 입력 단자 26 : 출력 단자
27 : 출력 단자 28 : 박막 트랜지스터
31 : 트랜지스터 32 : 트랜지스터
33 : 트랜지스터 34 : 트랜지스터
35 : 트랜지스터 36 : 트랜지스터
37 : 트랜지스터 38 : 트랜지스터
39 : 트랜지스터 40 : 트랜지스터
41 : 트랜지스터 42 : 트랜지스터
43 : 트랜지스터 51 : 전원선
52 : 전원선 53 : 전원선
61 : 기간 62 : 기간
400 : 기판 402a 절연층
402b 게이트 절연층 403 : 보호 절연층
410 : 박막 트랜지스터 411 : 게이트 전극층
413 : 보호 절연층 414a : 고저항 소스 영역
414b : 고저항 드레인 영역 414c : 채널 형성 영역
415a : 소스 전극층 415b : 드레인 전극층
416 : 산화물 절연층 417 : 도전층
420 : 박막 트랜지스터 421a 게이트 전극층
421b 게이트 전극층 421c 게이트 배선층
421d 용량 배선층 422 : 소스 배선층
423 : 채널 형성 영역 428 : 용량 전극층
429 : 접속 전극층 430 : 산화물 반도체막
431 : 산화물 반도체층 432a 레지스트 마스크
432b 레지스트 마스크 432c 레지스트 마스크
433 : 금속 도전층 434a : 고저항 소스 영역
434b : 고저항 드레인 영역 434c : 채널 형성 영역
435a : 소스 전극층 435b : 드레인 전극층
450 : 박막 트랜지스터 456 : 컬러필터층
457 : 제1 전극 458 : 오버코트층
459 : 격벽 470 : 박막 트랜지스터
474 : 채널 형성 영역 475a : 소스 전극층
475b : 드레인 전극층 476 : 평탄화 절연층
477 : 화소 전극층 478 : 전극층
479 : 접속 전극층 580 : 기판
581 : 박막 트랜지스터 583 : 절연층
584 : 산화물 절연층 587 : 전극층
588 : 전극층 590a : 검은색 영역
590b : 백색 영역 594 : 캐비티
595 : 충전재 596 : 대향 기판
600 : 기판 601 : 대향 기판
602 : 게이트 배선 603 : 게이트 배선
606a : 절연층 606b : 게이트 절연층
616 : 배선 618 : 배선
619 : 배선 620 : 절연층
621 : 보호 절연층 622 : 절연층
623 : 콘택홀 624 : 화소 전극
626 : 화소 전극 627 : 콘택홀
628 : TFT 629 : TFT
632 : 차광막 636 : 착색막
637 : 평탄화막 640 : 대향 전극
641 : 슬릿 650 : 액정층
690 : 용량 배선 1100 : 휴대전화기
1101 : 하우징 1102 : 표시부
1103 : 조작 버튼 1104 : 외부 접속 포트
1105 : 스피커 1106 : 마이크
1800 : 기판 1801 : 박막 트랜지스터
1802 : 박막 트랜지스터 1803 : 박막 트랜지스터
1804 : 박막 트랜지스터 1805 : 절연층
1806 : 게이트 절연층 1807 : 산화물 반도체층
1808a, 1808b, 1808c, 1808d, 1808e, 1808f, 1808g : 전극층
1809 : 산화물 절연층 1811 : 게이트 전극층
1815a : 개구 1815b : 개구
1815c : 개구 1815d : 개구
1821 : 게이트 전극층 1831 : 게이트 전극층
1841 : 게이트 전극층 1900 : 기판
1901 : 게이트 전극 1902 : 게이트 전극
1903 : 게이트 절연층 1904 : 콘택홀
1905 : 산화물 반도체층 1907 : 절연층
1908 : 보호 절연층 1909 : 배선
1910 : 배선 1911 : 배선
1912 : 박막 트랜지스터 1913 : 박막 트랜지스터
1914a, 1914b : 개구 2700 : 전자 서적
2701 : 하우징 2703 : 하우징
2705 : 표시부 2707 : 표시부
2711 : 축부 2721 : 전원
2723 : 조작 키 2725 : 스피커
2800 : 하우징 2801 : 하우징
2802 : 표시 패널 2803 : 스피커
2804 : 마이크로폰 2805 : 조작 키
2806 : 포인팅 디바이스 2807 : 카메라용 렌즈
2808 : 외부 접속단자 2810 : 키보드
2811 : 외부 메모리슬롯 3000 : 탁상 조명기구
3001 : 조명 장치 4001 : 기판
4002 : 화소부 4003 : 신호선 구동회로
4004 : 주사선 구동회로 4005 : 씰재
4006 : 기판 4008 : 액정층
4010 : 박막 트랜지스터 4011 : 박막 트랜지스터
4013 : 액정소자 4015 : 접속단자 전극
4016 : 단자 전극 4018 : FPC
4019 : 이방성 도전막 4021 : 절연층
4030 : 화소 전극층 4031 : 대향 전극층
4032 : 절연층 4040 : 도전층
4041 : 보호 절연층 4501 : 기판
4502 : 화소부 4503a, 4503b : 신호선 구동회로
4504a, 4504b : 주사선 구동회로 4505 : 씰재
4506 : 기판 4507 : 충전재
4509 : 박막 트랜지스터 4510 : 박막 트랜지스터
4511 : 발광소자 4512 : 전계 발광층
4513 : 전극 4515 : 접속단자 전극
4516 : 단자 전극 4517 : 전극
4518a, 4518b : FPC 4519 : 이방성 도전막
4520 : 격벽 4540 : 도전층
4542 : 산화물 절연층 4543 : 오버코트층
4544 : 절연층 4545 : 컬러필터층
5300 : 기판 5301 : 화소부
5302 : 주사선 구동회로 5303 : 주사선 구동회로
5304 : 신호선 구동회로 5305 : 타이밍 제어 회로
5601 : 쉬프트레지스터 5602 : 스위칭 회로
5603 : 박막 트랜지스터 5604 : 배선
5605 : 배선 6400 : 화소
6401 : 스위칭용 트랜지스터 6402 : 발광소자 구동용 트랜지스터
6403 : 용량 소자 6404 : 발광소자
6405 : 신호선 6406 : 주사선
6407 : 전원선 6408 : 공통 전극
7001 : 발광소자 구동용 TFT 7002 : 발광소자
7003 : 전극 7004 : EL층
7005 : 전극 7009 : 격벽
7010 : 기판 7011 : 발광소자 구동용 TFT
7012 : 발광소자 7013 : 전극
7014 : EL층 7015 : 전극
7016 : 차폐막 7017 : 도전막
7019 : 격벽 7020 : 기판
7021 : 발광소자 구동용 TFT 7022 : 발광소자
7023 : 제1 전극 7024 : EL층
7025 : 전극 7027 : 도전막
7029 : 격벽 7030 : 절연층
7031 : 게이트 절연층 7032 : 절연층
7033 : 컬러필터층 7034 : 오버코트층
7035 : 보호 절연층 7040 : 절연층
7041 : 게이트 절연층 7042 : 절연층
7043 : 컬러필터층 7044 : 오버코트층
7045 : 보호 절연층 7052 : 보호 절연층
7053 : 평탄화 절연층 7055 : 절연층
9600 : 텔레비젼 장치 9601 : 하우징
9603 : 표시부 9605 : 스탠드
9607 : 표시부 9609 : 조작 키
9610 : 리모콘 조작기 9700 : 디지털 포토 프레임
9701 : 하우징 9703 : 표시부
9881 : 하우징 9882 : 표시부
9883 : 표시부 9884 : 스피커부
9885 : 조작 키 9886 : 기록매체 삽입부
9887 : 접속단자 9888 : 센서
9889 : 마이크로폰 9890 : LED 램프
9891 : 하우징 9893 : 연결부
Claims (16)
- 반도체 장치로서,
기판 위의 게이트 전극층과;
상기 게이트 전극층의 측면과 접하고 있고 상기 게이트 전극층 위에서 테이퍼 형상의 측면을 가진 절연층과;
상기 절연층 위에, 상기 절연층 보다 가늘고 상기 게이트 전극층의 상면과 접하여 있는 게이트 절연층과;
상기 게이트 절연층 위의 산화물 반도체층과;
상기 절연층과 상기 게이트 절연층과 상기 산화물 반도체층을 포함하는 적층 위의 소스 전극층과 드레인 전극층과;
상기 소스 전극층과 상기 드레인 전극층 위에서 상기 산화물 반도체층과 접하는 산화 절연층을 포함하는, 반도체 장치.
- 제 1 항에 있어서,
상기 게이트 절연층은 적층 구조를 가진, 반도체 장치.
- 제 1 항에 있어서,
스퍼터링법으로 형성된 알루미늄 산화막 또는 실리콘 산화막은 상기 산화 절연층으로 사용되는, 반도체 장치.
- 제 1 항에 있어서,
상기 산화물 반도체층은 In, Ga, Zn을 포함하는, 반도체 장치.
- 제 1 항에 기재된 반도체 장치를 포함하는 전자기기에 있어서,
상기 전자기기는 텔레비전 장치, 컴퓨터, 모바일 장치, 전자페이퍼, 게임기, 조명장치로 이루어진 그룹으로부터 선택된, 전자기기.
- 반도체 장치로서,
기판 위의 게이트 전극층과;
상기 게이트 전극층의 측면과 접하고 있고 상기 게이트 전극층 위에서 테이퍼 형상의 측면을 가진 절연층과;
상기 절연층 위에서, 상기 절연층 보다 가늘고 상기 게이트 전극층의 상면과 접하여 있는 게이트 절연층과;
상기 게이트 절연층 위의 산화물 반도체층과;
상기 산화물 반도체층 위의 소스 전극층과 드레인 전극층과;
상기 소스 전극층과 상기 드레인 전극층 위에서 상기 산화물 반도체층의 측면과 접하는 산화 절연층을 포함하는, 반도체 장치.
- 제 6 항에 있어서,
상기 게이트 절연층은 적층 구조를 가진, 반도체 장치.
- 제 6 항에 있어서,
스퍼터링법으로 형성된 알루미늄 산화막 또는 실리콘 산화막은 상기 산화 절연층으로 사용되는, 반도체 장치.
- 제 6 항에 있어서,
상기 산화물 반도체층은 In, Ga, Zn을 포함하는, 반도체 장치.
- 제 6 항에 기재된 반도체 장치를 포함하는 전자기기에 있어서,
상기 전자기기는 텔레비전 장치, 컴퓨터, 모바일 장치, 전자페이퍼, 게임기, 조명장치로 이루어진 그룹으로부터 선택된, 전자기기.
- 반도체 장치 제조 방법으로서,
기판 위에 게이트 전극층을 형성하는 공정과;
상기 게이트 전극층을 덮는 절연막을 형성하는 공정과;
상기 절연층의 선택 에칭을 통하여 상기 게이트 전극층의 상면에 이르는 개구를 형성하여 상기 게이트 전극층의 측면을 덮는 절연층을 형성하는 공정과;
상기 절연층 위에서, 상기 절연층보다 얇고 상기 게이트 전극층의 상면과 접하고 있는, 게이트 절연층을 형성하는 공정과;
상기 게이트 절연층 위의 산화물 반도체층을 형성하는 공정과;
상기 절연층과 상기 게이트 절연층과 상기 산화물 반도체층을 포함하는 적층 위에 소스 전극층과 드레인 전극층을 형성하는 공정과;
상기 소스 전극층과 상기 드레인 전극층 위에 상기 산화물 반도체층과 접하는 산화 절연층을 형성하는 공정을 포함한, 반도체 장치 제조 방법.
- 제 11 항에 있어서,
상기 절연막은 상기 게이트 절연층을 형성하기 위해 사용된 성막 장치와 다른 성막 장치를 사용하여 형성되고,
상기 게이트 절연층은 고밀도 플라즈마 장치를 사용하여 형성되는, 반도체 장치 제조 방법.
- 제 11 항에 있어서,
상기 게이트 절연층은 적층 구조를 가진, 반도체 장치 제조 방법.
- 제 11 항에 있어서,
스퍼터링법으로 형성된 알루미늄 산화막 또는 실리콘 산화막은 상기 산화 절연층으로 사용되는, 반도체 장치 제조 방법.
- 제 11 항에 있어서,
상기 산화물 반도체층은 In, Ga, Zn을 포함하는, 반도체 장치 제조 방법.
- 제 11 항에 기재된 반도체 장치를 포함하는 전자기기에 있어서,
상기 전자기기는 텔레비전 장치, 컴퓨터, 모바일 장치, 전자페이퍼, 게임기, 조명장치로 이루어진 그룹으로부터 선택된, 전자기기.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017045779A (ja) * | 2015-08-25 | 2017-03-02 | 三菱電機株式会社 | 薄膜トランジスタ及びアレイ基板 |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG188112A1 (en) | 2009-10-30 | 2013-03-28 | Semiconductor Energy Lab | Logic circuit and semiconductor device |
| KR101802406B1 (ko) | 2009-11-27 | 2017-11-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작방법 |
| KR101945171B1 (ko) * | 2009-12-08 | 2019-02-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2011181596A (ja) * | 2010-02-26 | 2011-09-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US9546416B2 (en) | 2010-09-13 | 2017-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming crystalline oxide semiconductor film |
| KR101426515B1 (ko) | 2010-09-15 | 2014-08-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 표시 장치 |
| CN105931967B (zh) | 2011-04-27 | 2019-05-03 | 株式会社半导体能源研究所 | 半导体装置的制造方法 |
| US9614094B2 (en) * | 2011-04-29 | 2017-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including oxide semiconductor layer and method for driving the same |
| JP5731904B2 (ja) * | 2011-05-25 | 2015-06-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5876249B2 (ja) * | 2011-08-10 | 2016-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2013084333A (ja) * | 2011-09-28 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | シフトレジスタ回路 |
| US9018704B2 (en) | 2011-10-20 | 2015-04-28 | Panasonic Corporation | Thin-film transistor and method of manufacturing the same |
| WO2013141062A1 (ja) * | 2012-03-21 | 2013-09-26 | シャープ株式会社 | 半導体装置および半導体装置の製造方法 |
| KR102222438B1 (ko) * | 2012-05-10 | 2021-03-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 표시 장치 |
| JP2014041344A (ja) * | 2012-07-27 | 2014-03-06 | Semiconductor Energy Lab Co Ltd | 液晶表示装置の駆動方法 |
| JP2014045175A (ja) | 2012-08-02 | 2014-03-13 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014074908A (ja) * | 2012-09-13 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
| US8785225B2 (en) * | 2012-10-10 | 2014-07-22 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Thin-film transistor pixel structure having shielding layer and manufacturing method thereof |
| TWI691084B (zh) * | 2012-10-24 | 2020-04-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| WO2014104267A1 (en) * | 2012-12-28 | 2014-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN103178119B (zh) * | 2013-03-25 | 2015-07-29 | 京东方科技集团股份有限公司 | 阵列基板、阵列基板制备方法以及显示装置 |
| JP6224338B2 (ja) | 2013-04-11 | 2017-11-01 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置及び半導体装置の作製方法 |
| JP2015035506A (ja) | 2013-08-09 | 2015-02-19 | 株式会社東芝 | 半導体装置 |
| US9107316B2 (en) * | 2013-09-11 | 2015-08-11 | Eastman Kodak Company | Multi-layer micro-wire substrate structure |
| KR102091444B1 (ko) | 2013-10-08 | 2020-03-23 | 삼성디스플레이 주식회사 | 표시 기판 및 표시 기판의 제조 방법 |
| JP6433757B2 (ja) * | 2013-10-31 | 2018-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、電子機器 |
| JP6537264B2 (ja) * | 2013-12-12 | 2019-07-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20150086022A (ko) * | 2014-01-17 | 2015-07-27 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이의 제조 방법 |
| JP6459271B2 (ja) * | 2014-07-23 | 2019-01-30 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | イメージセンサ及びその駆動方法 |
| US9368490B2 (en) | 2014-10-29 | 2016-06-14 | Eastman Kodak Company | Enhancement-depletion mode inverter with two transistor architectures |
| US9368491B2 (en) | 2014-10-29 | 2016-06-14 | Eastman Kodak Company | Enhancement mode inverter with variable thickness dielectric stack |
| US9634145B2 (en) * | 2014-10-29 | 2017-04-25 | Eastman Kodak Company | TFT substrate with variable dielectric thickness |
| CN104795400B (zh) * | 2015-02-12 | 2018-10-30 | 合肥鑫晟光电科技有限公司 | 阵列基板制造方法、阵列基板和显示装置 |
| US20170200755A1 (en) * | 2016-01-12 | 2017-07-13 | Omnivision Technologies, Inc. | Flip-Chip Image Sensor Package |
| JP2016177863A (ja) * | 2016-04-11 | 2016-10-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2018179121A1 (ja) * | 2017-03-29 | 2018-10-04 | シャープ株式会社 | 半導体装置および半導体装置の製造方法 |
| JP7056274B2 (ja) * | 2018-03-19 | 2022-04-19 | 株式会社リコー | 電界効果型トランジスタの製造方法 |
| CN110911382B (zh) * | 2018-09-14 | 2021-06-25 | 群创光电股份有限公司 | 天线装置 |
| WO2020213043A1 (ja) * | 2019-04-15 | 2020-10-22 | シャープ株式会社 | 表示装置 |
| CN114597220A (zh) * | 2022-03-02 | 2022-06-07 | 武汉华星光电技术有限公司 | 指纹采集器件、显示面板 |
| CN115390302A (zh) * | 2022-08-23 | 2022-11-25 | 广州华星光电半导体显示技术有限公司 | 液晶显示面板及其制备方法 |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4651185A (en) * | 1983-08-15 | 1987-03-17 | Alphasil, Inc. | Method of manufacturing thin film transistors and transistors made thereby |
| JPS60103677A (ja) * | 1983-11-11 | 1985-06-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPH01300567A (ja) * | 1988-05-30 | 1989-12-05 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタおよびその製造方法 |
| US5474941A (en) * | 1990-12-28 | 1995-12-12 | Sharp Kabushiki Kaisha | Method for producing an active matrix substrate |
| US5828082A (en) * | 1992-04-29 | 1998-10-27 | Industrial Technology Research Institute | Thin film transistor having dual insulation layer with a window above gate electrode |
| US6265249B1 (en) * | 1994-03-01 | 2001-07-24 | Industrial Technology Research Institute | Method of manufacturing thin film transistors |
| US5721164A (en) * | 1996-11-12 | 1998-02-24 | Industrial Technology Research Institute | Method of manufacturing thin film transistors |
| US5859463A (en) * | 1996-12-23 | 1999-01-12 | General Electric Company | Photosensitive imager contact pad structure |
| JP2000235355A (ja) * | 1999-02-15 | 2000-08-29 | Sony Corp | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
| US6261880B1 (en) * | 1999-05-24 | 2001-07-17 | Chi Mei Electronics Corp | Process for manufacturing thin film transistors |
| US7316784B2 (en) * | 2003-02-10 | 2008-01-08 | Lg.Philips Lcd Co., Ltd. | Method of patterning transparent conductive film, thin film transistor substrate using the same and fabricating method thereof |
| JP4741177B2 (ja) * | 2003-08-29 | 2011-08-03 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| KR100556702B1 (ko) * | 2003-10-14 | 2006-03-07 | 엘지.필립스 엘시디 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| JP4785396B2 (ja) * | 2004-03-26 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7223641B2 (en) * | 2004-03-26 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, liquid crystal television and EL television |
| US7864281B2 (en) * | 2004-08-24 | 2011-01-04 | Sharp Kabushiki Kaisha | Active matrix substrate and display unit provided with it |
| JP5064747B2 (ja) * | 2005-09-29 | 2012-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法 |
| EP3614442A3 (en) * | 2005-09-29 | 2020-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufactoring method thereof |
| KR101261450B1 (ko) * | 2006-02-06 | 2013-05-10 | 삼성디스플레이 주식회사 | 액정 표시 장치와 그 제조 방법 |
| JP4588785B2 (ja) * | 2006-02-24 | 2010-12-01 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| WO2007097074A1 (ja) * | 2006-02-24 | 2007-08-30 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリクス基板の製造方法、ゲート絶縁膜形成方法 |
| JP2007294709A (ja) * | 2006-04-26 | 2007-11-08 | Epson Imaging Devices Corp | 電気光学装置、電子機器、および電気光学装置の製造方法 |
| KR101244898B1 (ko) * | 2006-06-28 | 2013-03-19 | 삼성디스플레이 주식회사 | 유기 박막 트랜지스터 기판 및 그 제조 방법 |
| JP5121254B2 (ja) * | 2007-02-28 | 2013-01-16 | キヤノン株式会社 | 薄膜トランジスタおよび表示装置 |
| KR101345378B1 (ko) * | 2007-05-17 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| US8354674B2 (en) * | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
| US7738050B2 (en) * | 2007-07-06 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd | Liquid crystal display device |
| JP4759598B2 (ja) * | 2007-09-28 | 2011-08-31 | キヤノン株式会社 | 薄膜トランジスタ、その製造方法及びそれを用いた表示装置 |
| CN103258857B (zh) * | 2007-12-13 | 2016-05-11 | 出光兴产株式会社 | 使用了氧化物半导体的场效应晶体管及其制造方法 |
| KR101525805B1 (ko) * | 2008-06-11 | 2015-06-05 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
| KR101343570B1 (ko) * | 2008-12-18 | 2013-12-20 | 한국전자통신연구원 | 보론이 도핑된 산화물 반도체 박막을 적용한 박막 트랜지스터 및 그의 제조방법 |
| JP2010206154A (ja) * | 2009-02-09 | 2010-09-16 | Hitachi Displays Ltd | 表示装置 |
-
2010
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Cited By (1)
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| JP2017045779A (ja) * | 2015-08-25 | 2017-03-02 | 三菱電機株式会社 | 薄膜トランジスタ及びアレイ基板 |
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