WO2007097074A1 - アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリクス基板の製造方法、ゲート絶縁膜形成方法 - Google Patents

アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリクス基板の製造方法、ゲート絶縁膜形成方法 Download PDF

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matrix substrate
gate insulating
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Toshihide Tsubata
Masanori Takeuchi
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Sharp Kabushiki Kaisha
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • the present invention relates to an active matrix substrate, a display device, and a manufacturing method. More specifically, the present invention relates to a display device such as a liquid crystal display device and an EL (electral aperture luminescence) display device, an active matrix substrate used in the display device, and a manufacturing method thereof.
  • a display device such as a liquid crystal display device and an EL (electral aperture luminescence) display device
  • an active matrix substrate used in the display device and a manufacturing method thereof.
  • Active matrix substrates are widely used in active matrix display devices such as liquid crystal display devices and EL (Electro Luminescence) display devices.
  • a TFT is provided at each intersection of a plurality of scanning signal lines and a plurality of data signal lines arranged so as to intersect on the substrate.
  • a switching element such as a thin film transistor is provided. Then, an image signal is appropriately transmitted to each pixel (electrode) unit connected to TFT or the like by the switching function of TFT or the like.
  • FIG. 22 is a plan view showing one pixel of a conventional active matrix substrate.
  • Each pixel region 200 of the conventional active matrix substrate is provided with a plurality of pixel electrodes 51 in a matrix shape, and the periphery of the pixel electrodes 51 is used to supply a scanning signal.
  • the scanning signal line 52 and the data signal line 53 for supplying the data signal are provided so as to cross each other.
  • FIG. 22 shows one of the plurality of pixel electrodes 51.
  • a TFT 54 as a switching element connected to the pixel electrode 51 is provided at the intersection of the scanning signal line 52 and the data signal line 53! /.
  • a scanning signal line 52 is connected to the gate electrode 55 of the TFT 54, and the TFT 54 is driven and controlled by inputting the scanning signal.
  • a data signal line 53 is connected to the source electrode 66a of the TFT 54, and a data signal is input.
  • a drain wiring 56 is connected to the drain electrode 66b of the TFT.
  • One electrode (retention capacitor upper electrode) 57 of the retention capacitor element is connected to the drain wiring 56, and the retention capacitor upper electrode 57 is connected to the pixel electrode 51 through the contact hole 58.
  • the storage capacitor (common) wiring 59 functions as the other electrode (storage capacitor lower electrode) of the storage capacitor element.
  • a gate electrode 55 connected to the scanning signal line 52 is provided on a transparent insulating substrate, and a gate insulating film is provided so as to cover the gate electrode. Further, a semiconductor layer is provided on the gate insulating film so as to overlap with the gate electrode, and a source electrode 66a and a drain electrode 66b are provided so as to cover part of the semiconductor layer.
  • the gate insulating layer has a single-layer structure (silicon nitride film) below the semiconductor layer, and a multi-layer structure (silicon oxide film and silicon nitride film) otherwise. ) Is disclosed in Patent Document 3. In this method, it is necessary to remove the silicon oxide film below the semiconductor layer by etching or the like through a photolithographic process and a dry etching process.
  • Patent Document 1 Japanese Patent Publication “JP 9-152625 A (Heisei 9 (1997) June 1” 0 days open) "
  • Patent Document 2 Japanese Patent Publication “JP-A-7-114044 (published May 2, 1995)”
  • Patent Document 3 Japanese Patent Publication “JP-A-6-112485 (published April 22, 1994)”
  • the exposure process in the above-described photolithography process is performed in a plurality of times. This is because the entire large substrate cannot be exposed simultaneously.
  • the exposure pattern is shifted in different exposure processes, and the relative positional relationship between the gate electrode and the single layer portion of the gate insulating film is shifted (alignment shift occurs).
  • the positional relationship between the two is shifted in this way, the parasitic capacitance (Cgd) formed between the gate electrode and the drain electrode varies within the substrate, and for example, variations in the drain pull-in voltage that occurs when the gate is turned off. The display quality will be reduced.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an active matrix substrate having a thin portion of a gate insulating film on each TFT in the substrate.
  • the objective is to provide an active matrix substrate that achieves high display quality by suppressing variations in capacitance (particularly Cgd) within the substrate.
  • the active matrix substrate according to the present invention is a thin film portion in which the gate insulating film covering the gate electrode of each transistor is thinned in a portion overlapping each gate electrode.
  • the thin film portion is formed using the gate electrode overlapping therewith as a mask.
  • each thin film portion is formed using the gate electrode overlapping therewith.
  • the gate electrode is used as a mask in the photolithography process for forming each thin film portion.
  • the thin film portion is aligned with the gate electrode, and it is possible to avoid the positional relationship between the gate electrode and the thin film portion from being varied in the substrate.
  • Variations in parasitic capacitance between TFTs especially Cgd
  • display quality can be further improved in display devices using this active matrix substrate.
  • each transistor has a source electrode and first and second drain electrode portions arranged on both sides thereof, and the thin film portion has two edges facing each other. Yes, the first drain electrode part overlaps with one edge (stretches one edge), the second drain electrode part force overlaps with the other edge (stretches the other edge, In), I prefer to do that.
  • the channel region is between the source electrode and the first drain electrode portion and between the source electrode and the second drain electrode portion.
  • the first drain electrode portion overlaps with one edge of the thin film portion and the second drain electrode portion overlaps with the other edge of the thin film portion, Compensates for the overlapping area between the two drain electrode parts and the thin film part against displacement (especially in the direction in which the edges face each other). For example, if the drain electrode shifts and the overlap area between the first drain electrode portion and the thin film portion decreases, the overlap area between the second drain electrode portion and the thin film portion increases, so each drain electrode portion and the thin film portion The overlapping area (total) with the part is difficult to change.
  • the active matrix substrate according to the present invention is a thin film portion in which the gate insulating film covering the gate electrode of each transistor is thinned in a portion overlapping with each gate electrode.
  • Each transistor has a source electrode and first and second drain electrode portions arranged on both sides of the transistor.
  • the thin film portion has two edges facing each other. One drain electrode portion overlaps with one edge thereof, and the second electrode portion force overlaps with the other edge.
  • the channel region is between the source electrode and the first drain electrode portion and between the source electrode and the second drain electrode portion.
  • the first drain electrode portion overlaps with one edge of the thin film portion
  • the second drain electrode portion overlaps with the other edge of the thin film portion. Compensates for the overlapping area between the two drain electrode parts and the thin film part against displacement (especially in the direction in which the edges face each other). For example, if the drain electrode shifts and the overlap area between the first drain electrode portion and the thin film portion decreases, the overlap area between the second drain electrode portion and the thin film portion increases, so each drain electrode portion and the thin film portion The overlapping area (total) with the part is difficult to change. As a result, the display quality of the display device using the present active matrix substrate can be improved.
  • the first and second drain electrode portions are symmetrical with each other. By so doing, it is possible to more accurately perform the compensation of the overlapping area with respect to the displacement of the drain electrode.
  • the source electrode portion can extend on the symmetry axis of the first and second drain electrode portions.
  • each gate electrode has a shape having two facing edges, and each edge of the thin film portion may be positioned on each edge of the gate electrode.
  • Each gate electrode has a shape having two edges facing each other, and each edge of the thin film portion is located on a line along each edge, which is inward by an equal distance of each edge force of the gate electrode. You can also In this way, by aligning the thin film portion with the gate electrode, it is possible to avoid the positional relationship between the gate electrode and the thin film portion being varied within the substrate.
  • the source electrode serves as the first and second source electrode portions facing each other, and a third drain electrode portion is provided between the first and second source electrode portions. It is also possible to adopt a configuration.
  • the gate insulating film may be composed of a plurality of gate insulating layers, and at least one gate insulating layer may be formed thin in the thin film portion.
  • a gate insulating layer containing an organic substance examples include SOG (spin-on-glass) materials, acrylic resin materials, epoxy resin, polyimide resin, polyurethane resin, polysiloxane resin, and novolac resin. Since these materials can be formed by coating on a substrate, a micron-order thick film is comparatively easy. For this reason, the distance between the conductive layer connected to the scanning signal line or the storage capacitor wiring and the other wiring can be increased, so that it is difficult to cause a short circuit.
  • SOG spin-on-glass
  • the gate insulating film may be composed of a plurality of gate insulating layers, and may have one or more gate insulating layers in the thin film portion and more gate insulating layers in other portions. .
  • the lowermost gate insulating layer may be a planarizing film.
  • the flat film may be a spin-on glass (SOG) material.
  • SOG spin-on glass
  • the resistance semiconductor layer can be continuously formed by a CVD method or the like, and the manufacturing process can be shortened. Further, the flatness effect can be further improved by making the thickness of the portion of the flatness film in contact with the substrate surface larger than that of the gate electrode formed on the substrate surface.
  • the vicinity of the edge of the thin film portion in the gate insulating film has a forward tapered shape. By doing so, the electrode formed in the upper layer is broken.
  • the thin film portion may have a rectangular shape, and two sides in the longitudinal direction may correspond to the two edges of the thin film portion.
  • the gate electrode has a rectangular shape, and two sides in the longitudinal direction may correspond to the two edges of the gate electrode.
  • the first and second drain electrode portions may have a shape (for example, a rectangular shape) extending in the edge direction of the thin film portion.
  • Each of the first and second drain electrode portions includes an extending portion extending in the edge direction of the thin film portion, and a connecting portion extending in a direction away from the source electrode force from the extending portion, and the extending portion is the thin film portion.
  • the width of the stretched portion may be smaller than the width in the edge direction.
  • the configuration including the extending portion and the connecting portion is, for example, a T-shape or a deposit (horizontal L-shape). In this configuration, since the overlapping portion between the first and second drain electrode portions and the gate electrode is reduced, Cgd can be reduced.
  • the active matrix substrate includes first and second transistors having a common source electrode and gate electrode in each pixel region, a first drain electrode portion included in the first transistor, The second drain electrode portion of the second transistor faces the source electrode, and the source electrode is provided between the first and second electrode portions.
  • the gate insulating film covering each gate electrode is connected to the gate electrode.
  • the overlapping portion has a thin film portion with a small film thickness, the thin film portion has two edges facing each other, and the first drain electrode portion overlaps with one of the edges.
  • the second electrode portion overlaps with the other edge! / Ring.
  • the active matrix substrate has a so-called multi-pixel structure.
  • the first drain electrode portion overlaps with one edge of the thin film portion
  • the second drain electrode portion overlaps with the other edge of the thin film portion. Compensates for the overlap area between the two drain electrode parts and the thin film part against (especially the deviation in the direction in which the edges face each other). For example, when the drain electrode is displaced and the overlap area between the first drain electrode portion and the thin film portion is reduced, the overlap area between the second drain electrode portion and the thin film portion is increased. The overlapping area (total) with the part is difficult to change. As a result, variations in Cgd within the substrate can be effectively suppressed, and the display quality of the multi-pixel drive display device using the active matrix substrate can be improved.
  • each thin film portion is preferably formed using a gate electrode overlapping therewith.
  • each thin film portion is formed using the gate electrode overlapping therewith.
  • the gate electrode is used as a mask in the photolithography process for forming each thin film portion.
  • the thin film portion is aligned with the gate electrode, and the positional relationship between the gate electrode and the thin film portion (of the gate insulating film) can be avoided from varying within the substrate. This makes it possible to more effectively suppress variations in parasitic capacitance (especially Cgd) between TFTs in the substrate. In a multi-pixel drive display device, the display quality can be further improved.
  • a display device for example, a liquid crystal display device
  • a display device of the present invention includes the above active matrix substrate.
  • a television receiver of the present invention includes the display device and a tuner unit that receives a television broadcast.
  • the active matrix substrate of the present invention is an active matrix substrate including a plurality of transistors, and the gate insulating film covering the gate electrode of each transistor has a film thickness in a portion overlapping with each gate electrode. Each thin film portion is aligned with a gate electrode overlapping with the thin film portion.
  • the manufacturing method of the active matrix substrate of the present invention includes a gate electrode forming step of forming a gate electrode on the substrate, a film forming step of forming a gate insulating film so as to cover the gate electrode, An application process for applying a negative photoresist on the gate insulating film, a first exposure process for performing a surface side force exposure on which the photoresist is applied, and a substrate side cover using the gate electrode as a mask.
  • the gate insulating film forming method of the present invention is a gate insulating film forming method in which a thin film portion having a smaller film thickness is formed on the gate insulating film of the active matrix substrate so as to overlap the gate electrode.
  • a second gate insulating layer may be formed on the exposed gate electrode and the remaining first gate insulating layer. It is also possible to use a spin-on glass (SOG) material for the first gate insulation layer! /.
  • SOG spin-on glass
  • each element in the substrate Variations in parasitic capacitance (especially Cgd) between TFTs can be suppressed, and the display quality of the display device using this active matrix substrate can be improved.
  • FIG. 1 shows an embodiment of the present invention and is a cross-sectional view of a TFT.
  • FIG. 2 showing an embodiment of the present invention, is a cross-sectional view showing a manufacturing process of an active matrix substrate.
  • FIG. 3, showing an embodiment of the present invention is a plan view showing a configuration of one pixel of an active matrix substrate.
  • FIG. 4 is an enlarged plan view showing the configuration of the TFT shown in FIG.
  • FIG. 5, showing an embodiment of the present invention is a plan view showing a configuration of one pixel of an active matrix substrate.
  • FIG. 6 (a) is an enlarged plan view showing the configuration of the TFT shown in FIG.
  • FIG. 6 (b) is a cross-sectional view taken along the broken line A3-A4 in FIG. 6 (a).
  • FIG. 7, showing an embodiment of the present invention, is a graph showing the relationship between alignment deviation and Cgd.
  • FIG. 8 is a graph showing an embodiment of the present invention and showing the relationship between alignment shift and (drain) potential fluctuation.
  • FIG. 9, showing an embodiment of the present invention is a block diagram showing a schematic configuration of a liquid crystal display device.
  • FIG. 10 showing an embodiment of the present invention, is a block diagram showing a schematic configuration of a television receiver.
  • FIG. 11, showing an embodiment of the present invention, is a perspective view showing a schematic configuration of a television receiver.
  • FIG. 12 showing an embodiment of the present invention, is a plan view showing a configuration of one pixel of an active matrix substrate.
  • FIG. 13, showing an embodiment of the present invention, is an enlarged plan view of a TFT portion in an active matrix substrate.
  • FIG. 14 shows an embodiment of the present invention, and T in an active matrix substrate It is an enlarged plan view of the FT portion.
  • FIG. 15, showing an embodiment of the present invention is an enlarged plan view of a TFT portion in an active matrix substrate.
  • FIG. 16 is a graph showing waveforms of drain potentials in different pixel regions.
  • FIG. 18 is a graph (in the case of a multi-pixel configuration) showing a luminance change with respect to an optimum counter gap
  • FIG. 19, showing an embodiment of the present invention is a cross-sectional view showing a manufacturing process of an active matrix substrate.
  • FIG. 20 is a cross-sectional view illustrating the effect (strength against drain displacement) of the present embodiment.
  • 21 A sectional view for explaining the effect (strength against drain displacement) of the present embodiment.
  • FIG. 22 is a plan view showing one pixel of a conventional active matrix substrate.
  • FIG. 23 is a plan view showing a TFT configuration of a conventional active matrix substrate.
  • FIG. 3 is a plan view showing the configuration of the pixel region of the active matrix substrate according to the present embodiment
  • FIG. 4 is an enlarged plan view of the TFT portion in FIG.
  • the pixel region 100 includes a pixel electrode 1 and a TFT (thin film transistor) 4.
  • a scanning signal line 2 and a data signal line 3 orthogonal to each other are provided, and a storage capacitor line 22 is provided so as to cross the pixel electrode 1 in the scanning signal line direction.
  • the TFT 4 is provided near the intersection of the scanning signal line 2 and the data signal line 3.
  • the TFT 4 includes a gate electrode 11, a source electrode 25, and a drain electrode 6.
  • the source electrode 25 is connected to the data signal line 3, and the drain electrode 6 is connected to the storage capacitor upper electrode 23 formed on the storage capacitor line 22 via the drain lead wiring 7.
  • the storage capacitor upper electrode 23 is connected to the pixel electrode 1 through the contact hole 8.
  • the contact hole 8 is formed through the interlayer insulating film so as to electrically connect the storage capacitor upper electrode 23 and the pixel electrode 1.
  • the drain electrode 6 includes a first drain electrode portion 26 and a second drain electrode portion 36.
  • the source electrode 25 and the first and second drain electrode portions 26 ⁇ 36 are formed in the same layer, and each has a rectangular shape whose longitudinal direction is the scanning signal line direction (left and right direction in the figure).
  • first and second drain electrode portions 26 and 36 are arranged on both sides of the source electrode 25. More specifically, the first and second drain electrode portions 26 and 36 are arranged symmetrically with respect to a straight line passing on the source electrode 25 as a symmetrical axis (butterfly structure).
  • the gate electrode 11 is a part of the scanning signal line 2 (the part corresponding to the TFT 4), and two edges of the gate electrode 11 that face each other (in the direction of the data signal line, in the direction of the arrow in the figure) are the scanning signal lines. It is common to two edges facing each other (in the direction of the data signal line).
  • a thin film portion 9 (low layer portion) having a smaller film thickness than the surroundings is formed on the gate insulating film on the gate electrode 11.
  • the thin film portion 9 is formed by partially removing or thinning at least one of the forces including a plurality of gate insulating layers.
  • the thin film portion 9 has a rectangular shape whose longitudinal direction is the scanning signal line direction, and has two opposite edges 9x ′ 9y corresponding to two sides in the longitudinal direction. Each edge 9x ′ 9y of the thin film portion 9 is located on each edge of the gate electrode 11.
  • the vicinity of the edge 9 ⁇ ⁇ 9y of the thin film portion 9 has a forward tapered shape over the gate insulating film.
  • the first drain electrode portion 26 is formed so as to overlap with the edge 9x of the thin film portion 9, and the second drain electrode portion 36 is overlapped with the edge 9y of the thin film portion 9. It is formed.
  • FIG. 1 shows a cross-sectional view (cross-sectional view of TFT 4) taken along line A1-A2 of FIG.
  • the TFT portion is formed on a transparent insulating substrate 10 such as glass or plastic, on a gate electrode 11 (scanning signal line 2) and a gate insulating film 30 (first gate insulating layer 12 ⁇ second gate).
  • An insulating layer 13) is formed, and is formed on the second gate insulating layer 13 in the order of the force of the high resistance semiconductor layer 14 and the low resistance semiconductor layer 15.
  • the source electrode 25 and the first and second drain electrode portions 26 and 36 are formed so as to have a butterfly structure (a line-symmetric structure with the source electrode 25 as an axis).
  • a butterfly structure a line-symmetric structure with the source electrode 25 as an axis.
  • an interlayer insulating film 16 is formed so as to cover the TFT 4, the scanning signal line 2, the data signal line 3, and the drain leading wiring 7, and the pixel electrode 1 is formed on the interlayer insulating film 16. ing.
  • the first gate insulating layer 12 and the second gate insulating layer 13 are continuously formed as the gate insulating film 30 on the substrate surface and the gate electrode 11.
  • the first gate insulating is formed on the gate electrode 11.
  • Layer 12 has been removed, which is thin film portion 9.
  • the edge 9x ′ 9y of the thin film portion 9 is in contact with the edge of the gate electrode 11 as described above.
  • the configuration in which the thin film portion 9 is aligned with the gate electrode 11 is such that after the first gate insulating layer 12 is formed on the substrate 10, back exposure (exposure from below the substrate) is performed using the gate electrode 11 as a mask.
  • This is a configuration obtained by removing all of the first gate insulating layer 12 located on the gate electrode 11 ( (Details later).
  • the first drain electrode portion 26 is formed so as to straddle the edge 9x of the thin film portion 9, and the second drain electrode portion 36 is formed so as to straddle the edge 9y of the thin film portion 9.
  • the thin film portion 9 is formed using the gate electrode 11 overlapping therewith.
  • the thin film portion 9 is formed by performing back exposure using the gate electrode 11 as a mask.
  • the thin film portion 9 is aligned with the gate electrode 11, and the positional relationship between the gate electrode 11 and the thin film portion 9 (of the gate insulating film) can be prevented from varying in the substrate.
  • variations in Cgd parasite capacitance formed between the gate electrode 11 and the drain electrodes 26 and 36
  • the display quality of a display device for example, a liquid crystal panel
  • the present active matrix substrate can be improved.
  • the first drain electrode portion 26 overlaps with one edge 9 ⁇ of the thin film portion 9 and the second drain electrode portion 36 is the other edge 9y of the thin film portion.
  • the overlapping area with the thin film portion 9 is compensated between the two drain electrode portions 26 and 36 with respect to the displacement of the drain electrode 6 (particularly the direction of the arrow in FIG. 4). Fit.
  • the drain electrode 6 is displaced and the overlapping area (shaded portion) between the second drain electrode portion 36 and the thin film portion 9 is reduced, the first drain electrode portion 26 and the thin film portion 9 are reduced.
  • each drain electrode part 26 ⁇ 36 and thin film part 9 does not change.
  • variations in Cgd (parasitic capacitance formed between the gate electrode 11 and the drain electrodes 26 and 36) in the substrate can be suppressed.
  • the display quality of a display device for example, a liquid crystal panel
  • each of the configurations in which the thin film portion 9 is formed using the gate electrode 11 (hereinafter referred to as the present configuration 1), and the first drain electrode portion 26 overlaps one edge 9x of the thin film portion 9.
  • each of the configurations in which the second drain electrode portion 36 overlaps with the other edge 9y of the thin film portion (hereinafter referred to as configuration 2 of the present application) has the power to suppress the Cgd variation in the substrate.
  • the configurations 1 and 2 of the present application are combined so that the gate electrode 11 and the thin film portion 9 are not misaligned.
  • the superposed area (total) of the in-electrodes 26 and 36 and the thin film portion 9 is not easily changed. As a result, variations in Cgd within the substrate can be extremely effectively suppressed, and the display quality of a display device (for example, a liquid crystal panel) using the present active matrix substrate can be greatly improved.
  • the scanning signal line 2 (gate electrode 11) is, for example, a metal such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, or a single layer film or a laminated film made of an alloy of these metals. be able to.
  • the film thickness of the scanning signal line 2 (gate electrode 11) may be about 10 Onm to 300 nm (1000 A to 3000 A).
  • An insulating material for example, a material containing an organic material
  • SOG material is a material that can form a glass film (silica-based film) by a coating method such as spin coating.
  • materials including organic materials include acrylic resin materials, epoxy resin materials, polyimide resin materials, polyurethane material materials, polyurethane material materials, polysiloxane materials, and novolac materials. There is a moonlight.
  • a spin-on glass material containing an organic component is suitable for the first gate insulating layer 12.
  • organic SOG material in particular, an SOG material having a Si—O—C bond as a skeleton or an SOG material having a Si—C bond as a skeleton can be suitably used.
  • Organic SOG materials can easily form thick films with low relative permittivity. That is, when an organic SOG material is used, it is easy to form a thick first gate insulating layer 12 by reducing the specific dielectric constant of the first gate insulating layer 12, and it is also possible to perform flattening.
  • the thickness of the first gate insulating layer 12 is about 1.5 m to 2.0 m.
  • examples of the SOG material having the Si-O-C bond include materials disclosed in JP-A-2001-98224 and JP-A-6-240455, and IDW (Information Display Workshops). ), 03 Proceedings, page 617, DDI 100 manufactured by Toray 'Dowco-Long' Silicone Co., Ltd. can be mentioned.
  • Examples of SOG materials having a Si—C bond as a skeleton include materials disclosed in JP-A-10-102003. I can make it.
  • an organic SOG material containing a silica filler can be used for the first gate insulating layer 12.
  • the silica filler is dispersed in the base material formed from the organic SOG material. In this way, even if the substrate 20 is enlarged, the first gate insulating layer 12 can be formed without generating cracks.
  • the particle size of the silica filler is, for example, 10 nm to 30 nm, and the mixing ratio is 20% by volume to 80% by volume.
  • an organic SOG material containing a silica filler for example, LNT-025 manufactured by Catalytic Engineering Co., Ltd. can be used.
  • the second gate insulating layer 13 is an insulating film formed on the first gate insulating layer 12.
  • the second gate insulating layer 13 is a film having a silicon nitride force, and the thickness of the silicon nitride film is about 300 nm to 500 nm (3000 A to 5000 A)!
  • the high resistance semiconductor layer 14 is formed on the second gate insulating layer 13, and the low resistance semiconductor layer 15 is formed on the high resistance semiconductor layer 14.
  • the high resistance semiconductor layer 14 for example, amorphous silicon, polysilicon, or the like can be used.
  • the low resistance semiconductor layer 15, for example, n + amorphous silicon or the like can be used.
  • the thickness of the high resistance semiconductor layer 14 is about 100 nm to 300 nm (1000 A to 3000 A), and the thickness of the low resistance semiconductor layer 15 is about 40 nm to 70 nm (400 A to 700 A). Natsute! Scold
  • the data signal line 3, the source electrode 25, the drain electrode 6, the drain lead wiring 7, and the storage capacitor upper electrode 23 are made of, for example, titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, or the like. It can be a single layer film or a laminated film made of metal or an alloy of these metals. These film thicknesses may be about 100 nm to 300 nm (1000 A to 3000 A).
  • a resin film such as a photosensitive acrylic resin, an inorganic insulating film such as silicon nitride or silicon oxide, or a laminated film thereof is used.
  • a photosensitive acrylic resin film is used.
  • the laminated layer for example, silicon nitride having a thickness of about 200 nm to 500 nm (2000 A to 5000 A) and photosensitive acrylic resin having a thickness of about 2000 nm to 4000 nm (20000 A to 40000 A) are used. Use a laminated film with a film. Togashi.
  • the pixel electrode 1 is formed on the interlayer insulating film 16.
  • the pixel electrode 1 is made of a conductive film having transparency such as I ⁇ , ⁇ , zinc oxide, and tin oxide, and has a film thickness of about 100 nm to 200 nm (1000 ⁇ to 2000 ⁇ ).
  • a metal such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, or an alloy of these metals is formed on the transparent insulating substrate 10 by a method such as sputtering.
  • a gate electrode 11 (scanning signal line) is formed by patterning this metal film or alloy film into a necessary shape by a photoetching method or the like (gate electrode forming step).
  • the first gate insulating layer 12 (planarization film) is formed.
  • exposure is performed using the first photomask 150 (first exposure process).
  • the first photomask 150 is larger than the gate electrode 11 (wide!); ((A) in FIG. 2).
  • the vicinity of the edge of the layer removal portion can be a forward tapered shape.
  • the second gate insulating layer 13 the high-resistance semiconductor layer 14, and the low-resistance semiconductor layer 15 are continuously formed by plasma CVD (chemical vapor deposition) or the like, a photo-etching method or the like is performed. To form a pattern (Fig. 2 (e)).
  • a photo-etching method or the like is performed.
  • a pattern Fig. 2 (e)
  • back exposure is performed using the gate electrode 11 as a mask
  • the first gate insulating layer 12 is removed so as to be aligned with the gate electrode 11, and a second gate insulating layer 13 is formed thereon ( By performing self-alignment, a thin film portion 9 aligned with the gate electrode 11 as shown in FIGS. 1 and 3 can be formed.
  • the data signal line 3, the drain lead wiring 7, the source electrode 25, and the drain electrode 6 (26 • 36) are formed (see (f) in FIG. 2 and FIG. 3). These can all be formed by the same process.
  • a metal such as titanium, chromium, aluminum, molybdenum, tantalum, tandastain, or copper or an alloy of these metals is formed by a method such as sputtering, and the metal film or alloy film is formed by a photoetching method.
  • the pattern is formed in a necessary shape by, for example, forming the pattern.
  • channel etching dry etching
  • This process optimizes the thickness of the high-resistance semiconductor layer 14 and forms TFT4 force S (see Fig. 3). That is, it is covered with the data signal line 3, the source electrode 25, the drain electrode 6, and the drain extraction electrode 7, and the semiconductor layer 14 is removed by etching, and the film thickness of the high resistance semiconductor layer necessary for the capability of TFT 4 is increased. Left behind.
  • Each semiconductor layer (14 ⁇ 15) may be left in a portion other than the portion where TFT 4 is formed (for example, around contact hole 8).
  • an interlayer insulating film 16 is formed using a plasma CVD method or a spin coating method.
  • a spin coat method is used to provide a resin film such as photosensitive acrylic resin
  • a plasma CVD method is used to provide a single-layer film of an inorganic insulating film such as silicon nitride or silicon oxide.
  • an inorganic insulating film such as silicon nitride or silicon oxide.
  • a silicon nitride film is formed by a plasma CVD method, and a photosensitive acrylic resin film is formed on the silicon nitride film by a spin coating method. Can be formed.
  • the contact hole can be formed, for example, by patterning a photosensitive acrylic resin by photolithography (exposure and development). Further, the pixel electrode 1 is formed on the interlayer insulating film 16. The pixel electrode 1 is formed by depositing a transparent conductive film such as ITO, ⁇ , zinc oxide, or oxide tin by a method such as sputtering. Is formed by patterning into a required shape by a method such as photoetching.
  • a transparent conductive film such as ITO, ⁇ , zinc oxide, or oxide tin
  • the active matrix substrate according to the present invention may be configured as shown in FIG.
  • FIG. 5 is a plan view showing the configuration of the pixel region of the active matrix substrate
  • FIG. 6 (a) is an enlarged plan view of the TFT portion in FIG.
  • the pixel region 300 includes a pixel electrode 301 and a TFT 304.
  • a scanning signal line 302 and a data signal line 303 that are orthogonal to each other are provided, and a storage capacitor wiring 322 is provided so as to cross the pixel electrode 301 in the scanning signal line direction.
  • the TFT 304 is provided in the vicinity of the intersection of the scanning signal line 302 and the data signal line 303.
  • the TFT 304 includes a gate electrode 311, a source electrode 325, and a drain electrode 306.
  • the source electrode 325 is connected to the data signal line 303, and the drain electrode 306 is connected to the storage capacitor upper electrode 323 formed on the storage capacitor wiring 322 via the drain lead wiring 307.
  • the storage capacitor upper electrode 323 is connected to the pixel electrode 301 through a contact hole 308.
  • the drain electrode 306 includes a first drain electrode portion 326 and a second drain electrode portion 336.
  • Each of the source electrode 325 and the first and second drain electrode portions 326 and 336 has a rectangular shape whose longitudinal direction is the scanning signal line direction (left-right direction in the figure), and the source electrode 325 is symmetrical.
  • the first and second drain electrode portions 326 and 336 are arranged symmetrically as axes (butterfly structure).
  • the gate electrode 311 has a rectangular shape whose longitudinal direction is the scanning signal line direction (left and right direction in the figure), and is connected to the scanning signal line 302.
  • a thin film portion 309 having a smaller thickness than the surroundings is formed.
  • the gate insulating film provided on the substrate surface includes a plurality of gate insulating layers, and the thin film portion 309 is formed by partially removing or thinning at least one of them.
  • the thin film portion 309 has a rectangular shape whose longitudinal direction is the scanning signal line direction, and has two edges 309x ′ 309y that correspond to two sides in the longitudinal direction and that face each other.
  • each edge 309x '309y of the thin film portion 309 is located on the line that is equidistant from the two opposite edges 31 lx ⁇ 31 ly of the gate electrode 311 (in the direction of the data signal line) and along the edges. Yes.
  • the first drain electrode portion 326 is formed so as to overlap the edge 309x of the thin film portion 309
  • the second drain electrode portion 336 is overlapped with the edge 309y of the thin film portion 309. Formed into! Speak.
  • Fig. 6 (b) Saiko, Fig. 6 (&) 8-3-8-4 cross-sectional view?
  • a sectional view of the Ding 304 is shown.
  • the TFT portion is formed on a transparent insulating substrate 310 such as glass or plastic, with a gate electrode 311 (extracted from the scanning signal line 302) and A gate insulating film 330 (first gate insulating layer 312 and second gate insulating layer 313) is formed, and the second gate insulating layer 313 is formed on the high resistance semiconductor layer 314, the low resistance semiconductor layer 315, and the like. Are formed in this order.
  • the source electrode 325 and the first and second drain electrode portions 326 and 336 are formed to have a butterfly structure (a line symmetrical structure with the source electrode 325 as an axis).
  • a butterfly structure a line symmetrical structure with the source electrode 325 as an axis.
  • an interlayer insulating film 316 is formed so as to cover the TFT 304, the scanning signal line 302, the data signal line 303, and the drain lead wiring 307, and the pixel electrode 301 is formed on the interlayer insulating film 316. Yes.
  • the first gate insulating layer 312 and the second gate insulating layer 313 are continuously formed as the gate insulating film 330 on the substrate surface and on the gate electrode 311, but the first gate insulating layer 312 and the second gate insulating layer 313 are continuously formed on the gate electrode 311. 1
  • the gate insulating layer 312 is partially removed, and this is a thin film portion 309.
  • the two edges 309x '309y of the thin film portion 309 are both positioned between the two edges 31 lx' 311y of the gate electrode 311 (inside), and one edge 309x of the thin film portion 309 and one of the gate electrode 311
  • the distance from the edge 311 ⁇ is substantially equal to the distance between the other edge 309y of the thin film portion 309 and the other edge 31ly of the gate electrode 311.
  • the configuration in which the thin film portion 309 is aligned with the gate electrode 311 is such that after the first gate insulating layer 312 is formed on the substrate 310, back exposure using the gate electrode 311 as a mask (exposure from below the substrate)
  • This is a configuration obtained by removing a part of the first gate insulating layer 312 located on the gate electrode 311.
  • the exposure amount in FIG. 2 (b)
  • the first drain electrode portion 326 is formed so as to straddle the edge 309x of the thin film portion 309
  • the second drain electrode portion 336 is straddled across the edge 309y of the thin film portion 309. Is formed.
  • the thin film portion 309 is formed using the gate electrode 311 overlapping therewith.
  • the thin film portion 309 is formed by performing back exposure using the gate electrode 311 as a mask.
  • the thin film portion 309 is aligned with the gate electrode 311, and the positional relationship between the gate electrode 311 and the thin film portion 309 (of the gate insulating film) can be prevented from varying within the substrate.
  • variation in Cgd parasite capacitance formed between the gate electrode 311 and the drain electrodes 326 and 336) in the substrate can be suppressed.
  • the display quality of a display device for example, a liquid crystal panel
  • the present active matrix substrate can be improved.
  • the first drain electrode portion 326 overlaps with one edge 309 ⁇ of the thin film portion 309, and the second drain electrode portion 336 is the other edge of the thin film portion. Since it overlaps with 309y, the overlapping area with the thin film portion 309 is compensated between the two drain electrode portions 326 and 336 for the displacement of the drain electrode 306 (particularly in the channel formation direction).
  • the gate electrode 311 has a force at which both end portions 311 ⁇ ⁇ 311 y do not overlap with the thin film portion 309, for example, when the drain electrode 306 is displaced, as shown in FIG.
  • the first drain electrode portion 326 and the gate The overlapping area (shaded part) with the end 31 lx of the electrode 311 and the overlapping area (shaded part) between the second drain electrode part 336 and the end 31 ly of the gate electrode 311 do not change.
  • the overlapping area (shaded portion) between the first drain electrode portion 326 and the thin film portion 309 decreases, while the overlapping area (shaded portion) between the second drain electrode portion 336 and the thin film portion 309 increases. . Therefore, the overlapping area (total, total of hatched portions in the figure) of the drain electrode portions 326 and 336 and the thin film portion 309 does not change.
  • the thin film portion 309 is formed using the gate electrode 311 (application configuration 1), and the first drain electrode portion 326 overlaps one edge 309x of the thin film portion 309, and the above A configuration in which the second drain electrode portion 336 overlaps with the other edge 309y of the thin film portion (configuration of the present application) 2), the gate electrode 311 and the thin film portion 309 are not misaligned, and even if the drain electrodes 326 and 336 are displaced with respect to the thin film portion 309, the drain electrodes 326
  • the superposition area (total) does not vary easily.
  • Cgd variation in the substrate can be extremely effectively suppressed, and the display quality of a display device (for example, a liquid crystal panel) using the present active matrix substrate can be greatly improved.
  • the active matrix substrate according to the present invention may be configured as shown in FIG.
  • FIG. 12 is a plan view showing a configuration of one pixel region of the active matrix substrate.
  • the present active matrix substrate has first and second TFTs 404a′404b and first and second pixel electrodes 401a′401b in one pixel region 400.
  • the scanning signal line 402 crosses almost the center of the pixel region 400, and the data signal line 403 is provided so as to be orthogonal to the scanning signal line 402.
  • First and second pixel electrodes 401a and 401b are provided on both sides (upper and lower sides in the figure) of the scanning signal line 402 so as to be adjacent to the data signal line 403 and the scanning signal line 402. ing.
  • first and second storage capacitor wirings 422a and 422b that overlap the first and second pixel electrodes 401a and 401b, respectively, are disposed at the end portions of the pixel region 400 along the scanning signal lines.
  • the first and second TFTs 404a′404b are provided in the vicinity of the intersection of the scanning signal line 402 and the data signal line 403.
  • the first TFT 404a includes a gate electrode 411, a source electrode 425, and a drain electrode 406a
  • the second TFT 404b includes a gate electrode 411, a source electrode 425, and a drain electrode 406b. In this way, TFT404a'404b [/!], And the gate electrode and the source electrode are common.
  • the source electrode 425 is connected to the data signal line 403, and the drain electrode portion 406a is connected to the storage capacitor upper electrode 423a formed on the first storage capacitor wiring 422a via the drain lead wiring 407a.
  • the storage capacitor upper electrode 423a is connected to the first pixel electrode 401a through a contact hole 408a.
  • the drain electrode portion 406b is connected to the storage capacitor upper electrode 423b formed on the second storage capacitor wiring 422b via the drain lead wiring 407b.
  • the storage capacitor upper electrode 423b is connected to the second pixel electrode 40 lb through the contact hole 408b.
  • the data (signal potential) force from the data signal line 403 is applied to the first and second pixel electrodes 401a'401b via the common source electrode 425 and the drain electrodes 406a'406b of the TFTs 404a-404b, respectively.
  • Force applied The first and second storage electrodes (42 2a -422b) are applied with signal voltages with opposite phases, so the first and second pixel electrodes 401 a and 40 lb are different. Controlled to potential.
  • a liquid crystal panel having an active matrix substrate with a multi-pixel structure shown in FIG. 12
  • both bright and dark subpixels can be formed in one pixel, so that halftones are expressed by area gradation. And can improve white floating at an oblique viewing angle of the liquid crystal display screen.
  • the drain electrode 406 a includes a first drain electrode portion 426
  • the drain electrode 406 b includes a second drain electrode portion 436.
  • the source electrode 425 and the first and second drain electrode portions 426 and 436 each have a rectangular shape whose longitudinal direction is the scanning signal line direction (left and right direction in the figure).
  • the first and second drain electrode portions 426.436 are arranged symmetrically with respect to the axis of symmetry (butterfly structure).
  • the gate electrode 411 is a part of the scanning signal line 402 (portion below TFT 404a '404b), and the two edges of the gate electrode 411 (in the direction of the data signal line, in the direction of the arrow in the figure) are the scanning signal lines. It is common to 402 facing two edges (in the direction of the data signal line).
  • a thin film portion 409 having a smaller thickness than the surroundings is formed on a gate insulating film (not shown) on the gate electrode 411.
  • the gate insulating film provided on the substrate surface forms the thin film portion 409 by partially removing or thinning at least one of the forces including a plurality of gate insulating layers.
  • the thin film portion 409 has a rectangular shape with the scanning signal line direction as the longitudinal direction, and has two edges 409 ⁇ ⁇ 409 y that correspond to two sides in the longitudinal direction. Each edge 409x'409y of the thin film portion 409 is located on each edge of the gate electrode 411.
  • the first drain electrode portion 426 is formed so as to overlap with the edge 409x of the thin film portion 409, and the second drain electrode portion 436 is formed with the edge 409y of the thin film portion 409. Formed to overlap! Speak.
  • the thin film portion 409 is formed using the gate electrode 411 overlapping therewith.
  • the thin film portion 409 is formed by performing back exposure using the gate electrode 411 as a mask.
  • the thin film portion 409 is aligned with the gate electrode 411, and the positional relationship between the gate electrode 411 and the thin film portion 409 (of the gate insulating film) can be prevented from varying in the substrate.
  • variation in Cgd parasite capacitance formed between the gate electrode 411 and the first and second drain electrode portions 426 and 436) in the substrate can be suppressed.
  • the first drain electrode portion 426 overlaps with one edge 409x of the thin film portion 409, and the second drain electrode portion 436 is the other edge of the thin film portion. Since it overlaps with 409y, the overlapping area with the thin film part 409 is compensated between the two drain electrode parts 426 and 436 for the misalignment of the drain electrodes 406a and 406b (specifically, the direction of forming the channel). . This can suppress variations in Cgd (parasitic capacitance formed between the gate electrode 411 and the first and second drain electrode portions 426 and 436) in the substrate.
  • Cgd parasitic capacitance formed between the gate electrode 411 and the first and second drain electrode portions 426 and 436) in the substrate.
  • the drain electrodes 406a and 406b are electrically independent, if the drain electrode is displaced, one Cgd is increased and the other Cgd is decreased.
  • the two pixel electrodes 401a and 401b are individually subjected to fluctuations.
  • the variation between the pixel electrodes 401a and 401b is in a relationship of compensating for each other (plus or minus relationship)
  • the influence on display is small. As a result, the display quality of the multi-pixel drive type liquid crystal panel using the present active matrix substrate can be improved.
  • the thin film portion 409 is formed using the gate electrode 411 (the present application configuration 1), and the first drain electrode portion 426 overlaps with one edge 409x of the thin film portion 409, and the above
  • the second drain electrode portion 436 is overlapped with the other edge 409y of the thin film portion 409 and combined with the above configuration (configuration 2 of the present application), so that there is no positional deviation between the gate electrode 411 and the thin film portion 409, and each drain Even if the electrodes 426 and 436 are displaced with respect to the thin film portion 409, both drain electrodes 426 and 436 are thin.
  • the overlapping area (total) with the film portion 409 is not easily changed. As a result, the Cgd variation in the substrate can be extremely effectively suppressed, and the display quality of the multi-pixel drive type liquid crystal panel using the present active matrix substrate can be greatly improved.
  • the active matrix substrate according to the present invention may be configured as shown in FIG. That is, the drain electrode is formed so as to surround both side ends and the front end of the rectangular (extended) source electrode.
  • the drain electrode 706 is formed so as to surround two sides in the longitudinal direction of the source electrode 725 and a side corresponding to the tip.
  • the channel region is U-shaped.
  • the drain electrode 706 includes first and second drain electrode portions 726 736 having a rectangular shape with the scanning signal line direction as the longitudinal direction, and the first and second drain electrode portions 726 736. However, they are symmetrically arranged with the source electrode 725 as the axis of symmetry (butterfly structure). Further, a high resistance semiconductor layer 714 is formed corresponding to the channel region.
  • the gate electrode 711 has a rectangular shape whose longitudinal direction is the scanning signal line direction (left and right direction in the figure), and is connected to the scanning signal line 702.
  • a thin film portion 709 having a smaller thickness than the surroundings is formed.
  • the gate insulating film provided over the substrate includes a plurality of gate insulating layers, and the thin film portion 709 is formed by partially removing or thinning at least one of them.
  • the thin film portion 709 has a rectangular shape whose longitudinal direction is the scanning signal line direction, and has two edges 709x ′ 709y that correspond to two sides in the longitudinal direction and that face each other.
  • edges 709x '709y of the thin film portion 709 are located on the line that is equidistant from the two edges 711 ⁇ 71 ly facing the gate electrode 711 (in the direction of the data signal line) and along the edge. ing.
  • the first drain electrode portion 726 is formed so as to overlap with the edge 709x of the thin film portion 709, and the second drain electrode portion 736 is overlapped with the edge 709y of the thin film portion 709. Formed into! Speak.
  • the thin film portion 709 is formed using the gate electrode 711 overlapping therewith.
  • the thin film portion 709 is formed by performing back exposure using the gate electrode 711 as a mask.
  • the thin film portion 70 9 is aligned to the gate electrode 711.
  • An active matrix substrate according to the present invention may be configured as shown in FIG.
  • the two drain electrode parts are shaped into a padding (horizontal L-shape) (a shape in which a rectangular connecting part Q that is perpendicular to and short from the one end of the elongated elongated rectangular part P is connected).
  • the drain electrode 806 includes the above-described drain-shaped drain electrode portion 826 836 (shaded portion in the figure).
  • the first and second drain electrode portions 826 836 are symmetrically arranged with a rectangular source electrode 825 having a scanning signal line direction as a longitudinal direction as a symmetry axis (butterfly structure). Further, a high resistance semiconductor layer 814 is formed corresponding to the channel region.
  • the gate electrode 811 has a rectangular shape whose longitudinal direction is the scanning signal line direction (left and right direction in the figure), and is connected to the scanning signal line 802.
  • a thin film portion 809 having a smaller thickness than the surroundings is formed.
  • the gate insulating film provided over the substrate includes a plurality of gate insulating layers, and the thin film portion 809 is formed by partially removing or thinning at least one of them.
  • the thin film portion 809 has a rectangular shape whose longitudinal direction is the scanning signal line direction, and has two edges 809x ′ 809y that correspond to two sides in the longitudinal direction and that face each other.
  • each edge 809x '809y of the thin film portion 809 is located on the line that is equidistant from the two edges 81 lx ⁇ 81 ly facing the gate electrode 811 (in the direction of the data signal line) and along the edge. is doing. Further, the extending portion P of each drain electrode portion extends on the thin film portion 809 along the edge 809x '809y, and the connecting portion Q of each drain electrode portion extends in a direction to move away from the source electrode 825. Yes.
  • the connecting portion Q of the first drain electrode portion 826 is formed so as to overlap the edge 809x of the thin film portion 809, and the connecting portion Q of the second drain electrode portion 836 is the edge of the thin film portion 809.
  • each drain electrode part T-shaped (however, the horizontal bar corresponds to the extending part P and the vertical bar corresponds to the connecting part Q).
  • the thin film portion 809 is formed using the gate electrode 811 overlapping therewith. Is done. For example, in the photolithography process for forming the thin film portion 809, the thin film portion 809 is formed by performing back exposure using the gate electrode 811 as a mask. As a result, the thin film portion 809 is aligned with the gate electrode 811.
  • the active matrix substrate according to the present invention may be configured as shown in FIG. That is, the drain electrode portion is formed at three locations and the source electrode portion is formed at two locations.
  • the first and second source electrode portions 925 and 935 are provided, and the drain electrode 906 includes the first to third drain electrode portions 926, 936, and 946.
  • the first and second source electrode portions 925, 935 and the first to third drain electrode portions 926, 936, 946 are each elongated in the scanning signal line direction (left-right direction in the figure).
  • the first and second drain electrode portions 926 and 936 are arranged symmetrically with respect to the third drain electrode portion 946 as an axis of symmetry, and the third drain electrode portion 946 and the second drain electrode portion 946 and the second drain electrode portion 946 are arranged symmetrically.
  • a source electrode portion 925 is disposed between the first drain electrode portion 926, and a source electrode portion 935 is disposed between the third drain electrode portion 946 and the second drain electrode portion 936. (Butterfly structure). Note that a high-resistance semiconductor layer 914 is provided corresponding to each channel region.
  • the gate electrode 911 has a rectangular shape whose longitudinal direction is the scanning signal line direction (left and right direction in the figure), and is connected to the scanning signal line 902.
  • a thin film portion 909 having a smaller thickness than the surroundings is formed.
  • the gate insulating film provided over the substrate includes a plurality of gate insulating layers, and the thin film portion 909 is formed by partially removing or thinning at least one of them.
  • the thin film portion 909 has a rectangular shape whose longitudinal direction is the scanning signal line direction, and has two edges 909x ′ 909y that correspond to two sides in the longitudinal direction and that face each other.
  • each edge 909x '909y of the thin film part 909 is located on the line that is equidistant from the two edges 91 lx and 91 ly facing the gate electrode 911 (in the direction of the data signal line) and along the edge. is doing.
  • the first drain electrode portion 926 is formed to overlap the edge 909x of the thin film portion 909, and the second drain electrode portion 936 is overlapped to the edge 909y of the thin film portion 909. Formed into! Speak.
  • the thin film portion 909 is formed using the gate electrode 911 overlapping therewith.
  • the gate electrode 9 the gate electrode 9
  • the thin film portion 909 is formed by back exposure using 11 as a mask.
  • the thin film portion 909 is aligned with the gate electrode 911.
  • FIG. 9 is a block diagram showing a schematic configuration of the present liquid crystal display device.
  • the liquid crystal display device 509 includes a YZC separation circuit 500, a video chroma circuit 501, an AZD converter 502, a liquid crystal controller 503, a liquid crystal panel 504 having this active matrix substrate, a backlight drive circuit 505, and a knock light. 506, microcomputer 507, and gradation circuit 508.
  • An image signal or video signal (simply referred to as “video signal”) displayed on the liquid crystal display device 509 is input to the YZC separation circuit 500 and separated into a luminance signal and a color signal.
  • These luminance and color signals are converted by the video chroma circuit 501 into analog RGB signals corresponding to R'G 'B, which is the three primary colors of light.
  • the analog RGB signal is converted into a digital RGB signal by the AZD converter 502 and input to the liquid crystal controller 503.
  • the digital RGB signal input to the liquid crystal controller 503 is also input to the liquid crystal panel 504.
  • a digital RGB signal is input to the liquid crystal panel 504 from the liquid crystal controller 503 at a predetermined timing, and RGB gradation voltages are supplied from the gradation circuit 508.
  • the backlight 506 is driven by the knock light driving circuit 505 to irradiate the liquid crystal panel 504 with light.
  • the liquid crystal panel 504 displays an image or video.
  • the microcomputer 507 controls the entire liquid crystal display device 509 including the above processes.
  • Examples of the video signal include various video signals such as a video signal based on television broadcasting, a video signal picked up by a camera, and a video signal supplied via an Internet line.
  • the liquid crystal display device 509 of the present invention is connected to a tuner unit 600 that receives a television broadcast and outputs a video signal, so that an image output from the tuner unit 600 is displayed.
  • Video (image) display can be performed based on the signal.
  • the liquid crystal display device 509 and the tuner unit 600 constitute a television receiver 601.
  • FIG. 11 is a perspective view showing a schematic configuration in which each configuration of the television receiver 601 is separated.
  • a television receiver 601 stores a liquid crystal display device 509, a tuner unit 600, a power supply circuit 604, and the like between a front housing 602 and a rear housing 603. It has an attached configuration.
  • Configuration 1 configuration in which the thin film portion is formed using the gate electrode
  • 'Configuration 2 including the first and second drain electrode portions facing each other, and the first drain electrode portion is a thin film portion
  • Each of the second drain electrode portion and the other edge of the thin film portion are overlapped with each other edge of the thin film portion, and the effect of suppressing Cgd variation in the substrate is brought about. Therefore, an active matrix substrate having only the configuration 1 of the present application is naturally included in the embodiment of the present invention.
  • the thin film portion is formed using the gate electrode, and the shape of the drain electrode and the source electrode is not limited.
  • a conventional configuration as shown in FIG. 23 may be used.
  • an example of forming the thin film portion using the gate electrode will be described with reference to FIG.
  • a metal such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, or an alloy of these metals is formed on the transparent insulating substrate 210 by a method such as sputtering. Then, a gate electrode 211 is formed by patterning this metal film or alloy film into a necessary shape by a photoetching method or the like (gate electrode forming step).
  • a second gate insulating layer is formed by plasma CVD (chemical vapor deposition) or the like (FIG. 19 (e)).
  • the first gate insulating layer 212 is removed so as to be aligned with the gate electrode 211, and a second gate insulating layer 213 is formed there (see FIG.
  • the thin film portion 209 aligned with the gate electrode 211 can be formed.
  • a high-resistance semiconductor layer and a low-resistance semiconductor layer are formed by plasma CVD or the like, and then a data signal line, a source electrode, and a drain are formed.
  • the electrode is patterned in an arbitrary shape (a structure having a conventional force as shown in FIG. 23 may be used).
  • a TFT is formed by dry etching (channel etching) the high resistance semiconductor layer and the low resistance semiconductor layer using the pattern of the source electrode and the drain electrode as a mask.
  • the thin film portion 209 is aligned with the gate electrode 211, and the thin film portion 209 (see FIG. 19E) of the gate electrode 211 and the gate insulating film 230 It is possible to avoid variation in the positional relationship in the substrate. This can suppress variations in Cgd (parasitic capacitance formed between the gate electrode and the drain electrode) in the substrate. As a result, the display quality of the liquid crystal panel using this active matrix substrate can be improved.
  • each of the present configuration 1 and the present configuration 2 has an effect of suppressing Cgd variation in the substrate. Therefore, the active matrix substrate having only the configuration 2 of the present application is naturally included in the embodiment of the present invention.
  • the active matrix substrate according to the present embodiment includes first and second drain electrode portions facing each other, and the first drain electrode portion overlaps with one edge of the thin film portion, and the second drain A configuration in which the electrode part overlaps the other edge of the thin film part (for example, Fig. 4 and Fig. 6 (a) Any method (including conventional methods) may be used to form the thin film portion as long as the shape is as shown in FIGS.
  • FIG. 7 is a graph showing the relationship between the alignment deviation between the drain electrode thin film portions and the alignment deviation 0, that is, the Cgd difference based on the Cgd standard at the design value.
  • FIG. 8 is a graph showing the relationship between the alignment shift between the drain electrode and the thin film portion and the AVd difference. As in Fig. 8, the alignment deviation is 0, that is, the design value is used as a reference.
  • Figures 7 and 8 compare a conventional channel TFT (straight channel TFT, see Fig. 23) with a symmetrical channel TFT (see Fig. 4, for example) according to configuration 2 of the present application.
  • the channel length is 4 m
  • the channel width is 68 ⁇ m
  • the thickness of the gate insulating layer forming Cgd is 400 nm (4000 A).
  • the dielectric constant is 7.0
  • the thickness of the other gate insulating layer (SOG insulating layer) located under this gate insulating layer is 2 m (20000 A)
  • the relative dielectric constant is 4.0.
  • Figure 2 shows the amount of change in Cgd with respect to the alignment deviation between the gate electrode and the drain electrode under the condition that the total capacitance Cpix applied to the drain electrode and the pixel electrode is 1.5 pF.
  • FIG. 8 is a graph in which the Cgd difference on the vertical axis in FIG. 7 is converted into a change amount AVd of the drain potential when the scanning signal line potential is changed to OFF.
  • the graph shows the change in scanning signal line potential at 40V, the alignment deviation of 0 ⁇ m as the median value in the design, and the reference for the AVd change.
  • each TFT is ⁇ 1.
  • the power of the conventional TFT which is mainly a linear channel TFT
  • the linear channel TFT has a large amount of Cgd change.
  • the linear channel type TFT has a large relative AVd difference even with the same alignment shift amount.
  • Table from Figure 8 AVd difference ie, the optimum counter potential difference, which is the standard for display failure, is measured to be about 0.35 m when the allowable deviation in the range of lOOmV is measured.
  • the slope of the AVd difference is improved. Since the shape of the drain electrode and the first gate insulating layer (SOG insulating film) are both symmetrical (butterfly structure), the relative alignment positions of the gate electrode, drain electrode, and SOG insulating film are no matter what. However, it compensates for the increase and decrease of Cgd, and the total amount of Cgd hardly changes (Fig. 7).
  • the overlapping area between the two drain electrode portions and the thin film portion is compensated for the positional deviation of the drain electrode (particularly, the deviation in the channel formation direction). (See also Figure 20 and Figure 21). As a result, variations in Cgd within the substrate can be suppressed. Thereby, the display quality of a liquid crystal panel using the present active matrix substrate can be improved.
  • the variation in the parasitic capacitance Cgd appears as the variation in the amount of change in the drain potential ⁇ Vd when the potential of the scanning signal line (gate electrode) is changed to OFF.
  • the liquid crystal display device is generally driven by alternating current, and when the counter potential is Vcom and the drain potential is Vd, two states exist: Vcom> Vd and Vcom> Vd.
  • Vcom> Vd the amount of change due to the potential change of the scanning signal line (gate electrode)
  • Vcom> Vd the amount of change due to the potential change of the scanning signal line (gate electrode)
  • the optimum counter potential Vcom for aligning the positive and negative absolute values of Vic corresponds to each exposure region. This is different for each pixel region.
  • the counter electrode to which the counter potential Vcom is applied is a single common electrode, so Vcom can only be set to a common potential, and the Vcom potential is adjusted for each pixel area corresponding to the exposure process. It is difficult to do.
  • FIG. 16 is a graph showing the waveform of the drain potential for each pixel area corresponding to a different exposure area.
  • the pixel counter A and the pixel area B corresponding to different exposure areas have different optimal counter potentials, so the panel counter potential Vcom is a common potential, so the absolute value of Vic is the same. It is not possible. Therefore, a state in which the brightness is different for each pixel region occurs.
  • the brightness and darkness shown in Fig. 16 are those when using normally black.
  • FIG. 17 is a graph showing the change in luminance with respect to the optimum facing deviation.
  • the luminance has a relationship close to a quadratic function with respect to the optimum counter deviation.
  • the optimum counter (potential) deviation is the same in both positive and negative directions, the brightness in the time domain where Vic is positive and the brightness in the time domain where Vic is negative deviate from the optimal counter potential. Therefore, just by switching the light and dark with positive and negative polarity, the size of the light and dark itself does not change, and the brightness as a whole is the same.
  • the optimum counter potential for each pixel region is determined by the finish of the TFT.
  • the panel counter potential to be set is determined by the distribution of the optimum counter potential in each pixel region, that is, the finish distribution power of the alignment shift in the total exposure processing of the entire screen. For example, if the panel size can be created with only two exposures (2 shot exposures), the brightness will be balanced if the average of the optimum counter potentials of both exposure regions is set to the panel counter counter potential. However, if a large number of exposure processes are required to pattern a single layer due to an increase in the panel size, alignment shifts are required to suppress variations in the set counter potential between panel solids and the luminance gradient on the left and right of the panel.
  • the display defect is remarkable. Measures are needed to reduce the effect of manufacturing variations on the display.
  • the load on the entire liquid crystal panel is becoming very large.
  • an increase in TFT causes an increase in the cross capacitance of the scanning signal lines and data signal lines, and increases the signal delay of these signal lines. Measures to reduce the load are also necessary.
  • the optimal counter deviation in the pixel area corresponding to each exposure area is indicated by ⁇ .
  • Each group of ⁇ ⁇ is the brightness and luminance in the adjacent pixel area corresponding to each exposure area.
  • the optimum counter gap As shown in ⁇ , when the optimal orientation deviation in the adjacent pixel area shifts to a different polarity (when the optimum opposing potential shifts to a different polarity with respect to the setting panel opposing potential), Even if the optimum counter potential difference is larger than 100 mV, it is within the allowable luminance difference.
  • FIG. 18 is a graph showing a change in luminance with respect to the optimum facing deviation.
  • ⁇ and ⁇ indicate the same pixel region
  • ⁇ and X indicate the same pixel region corresponding to the adjacent exposure region.
  • white and filled colors indicate sub-pixels constituting one pixel.
  • the liquid crystal display device has been described as an example.
  • the present invention is not limited to this.
  • other display devices such as an organic EL display device including a color filter substrate and the active matrix substrate of the present invention disposed so as to face the color filter substrate and an organic EL layer disposed between the substrates are also used.
  • the present invention can be applied to any display device including an active matrix substrate, other than liquid crystal display devices and organic EL display devices.
  • the display device and the television receiver described in this embodiment can be applied to the active matrix substrate described in the other embodiments.
  • the active matrix substrate of the present invention a plurality of scanning wirings and signal wirings are formed on a transparent insulator substrate, and an SOG film is stacked between the scanning wirings and the signal wirings.
  • the TFT is formed on the scanning line or on the gate electrode electrically connected to the scanning line, and on the scanning line.
  • the SOG film on the gate electrode electrically connected to the scanning line is removed, and a gate insulating layer, a semiconductor layer, and a semiconductor junction layer are formed so as to include the SOG removal.
  • a source electrode electrically connected to the signal wiring and a drain electrode electrically connected to the pixel electrode are stacked, and a cross section between the drain line and the outer periphery of the scanning line or gate electrode on which the SOG is removed becomes a pair.
  • Structure It can also be expressed as those having the TFT.
  • the width of the SOG removal may be narrower than the width of the scanning line or the gate electrode on which the TFT is formed.
  • the SOG film may be formed after the gate insulating layer is formed.
  • the liquid crystal display device of the present invention has a configuration in which liquid crystal is sealed between insulating substrates paired with the active matrix substrate.
  • the display device of the present invention may have a structure in which a self-luminous material is sealed between insulating substrates that are paired with the active matrix substrate.
  • the present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and can be obtained by appropriately combining technical means disclosed in different embodiments. Such embodiments are also included in the technical scope of the present invention.
  • Industrial applicability The active matrix substrate of the present invention has active elements such as TFTs, and is suitable for active matrix display devices such as liquid crystal display devices and EL display devices.

Landscapes

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Abstract

　本発明のアクティブマトリクス基板では、各トランジスタのゲート電極を覆うゲート絶縁膜が、各ゲート電極と重畳する部分に、膜厚が小さくなった薄膜部を有しており、該薄膜部は、これと重畳するゲート電極をマスクとして利用することにより形成され、かつ、各トランジスタは、ソース電極部およびその両側に配された第１および第２のドレイン電極部を有し、上記薄膜部は向かい合う２つのエッジを有する形状であり、上記第１のドレイン電極部がその一方のエッジと重畳し、上記第２のドレイン電極部がもう一方のエッジと重畳している。これにより、基板内の各ＴＦＴにゲート絶縁膜の薄い部分を有するアクティブマトリクス基板において、各ＴＦＴの寄生容量（特にＣｇｄ）の基板内ばらつきを抑えて高表示品位を実現するアクティブマトリクス基板を提供することができる。

Description

明 細 書
アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリ タス基板の製造方法、ゲート絶縁膜形成方法
技術分野
[0001] 本発明は、アクティブマトリクス基板、表示装置および製造方法に関するものである 。より詳しくは、液晶表示装置、 EL (エレクト口ルミネッセンス)表示装置等の表示装置 や、これに使用されるアクティブマトリクス基板およびその製造方法に関するものであ る。
背景技術
[0002] アクティブマトリクス基板は、液晶表示装置、 EL (Electro Luminescence：エレクト口 ルミネッセンス)表示装置等のアクティブマトリクス型表示装置において幅広く用いら れて 、る。従来のアクティブマトリクス型液晶表示装置に用いられて 、るアクティブマ トリタス基板では、基板上に交差するように配置された複数本の走査信号線と複数本 のデータ信号線との各交点に、 TFT(Thin Film Transistor:薄膜トランジスタ）等のス イッチング素子が設けられている。そして、この TFT等のスイッチング機能により、 TF T等と接続された各画素 (電極)部に画像信号が適宜伝達されている。また、 TFT等 をオフにしている期間中の液晶層の自己放電または TFT等のオフ電流による画像 信号の劣化を防止したり、液晶駆動における各種変調信号の印加経路等に使用し たりするために、各画素部に保持容量素子が設けられたアクティブマトリクス基板も存 在する。
[0003] 従来のアクティブマトリクス型液晶表示装置に用いられるアクティブマトリクス基板の 構成としては、例えば、以下のようなものが知られている（例えば、特許文献 1参照)。
[0004] ここで、従来のアクティブマトリクス型液晶表示装置に備えられるアクティブマトリクス 基板について説明する。図 22は、従来のアクティブマトリクス基板の一画素を示す平 面図である。
[0005] 従来のアクティブマトリクス基板の各画素領域 200には、複数の画素電極 51がマト リクス状に設けられており、その画素電極 51の周囲を、走査信号を供給するための 走査信号線 52と、データ信号を供給するためのデータ信号線 53とが互いに交差す るように設けられている。図 22は、複数の画素電極 51のうちの 1つを示している。
[0006] また、これらの走査信号線 52とデータ信号線 53との交差部には、画素電極 51に接 続されるスイッチング素子としての TFT54が設けられて!/、る。 TFT54のゲート電極 5 5には走査信号線 52が接続されており、走査信号が入力されることによって TFT54 が駆動制御される。また、 TFT54のソース電極 66aにはデータ信号線 53が接続され ており、データ信号が入力される。さらに、 TFT54のドレイン電極 66bにはドレイン配 線 56が接続されている。このドレイン配線 56には保持容量素子の一方の電極 (保持 容量上電極） 57が接続されており、保持容量上電極 57はコンタクトホール 58を介し て画素電極 51と接続されている。そして、保持容量 (共通)配線 59が保持容量素子 の他方の電極 (保持容量下電極）として機能して 、る。
[0007] 上記アクティブマトリクス基板 200の TFT54の構成について説明する。まず、透明 絶縁性基板上に、走査信号線 52に接続されたゲート電極 55が設けられ、このゲート 電極上を覆ってゲート絶縁膜が設けられている。さらに、ゲート絶縁膜上にはゲート 電極と重畳するように半導体層が設けられ、半導体層の一部を覆うようにソース電極 66aおよびドレイン電極 66bが設けられて!/ヽる。
[0008] ところが、このようにゲート絶縁膜が 1層の構成である場合には、走査信号線とデー タ信号線との交差部にて、ゲート絶縁膜にピンホールやクラックなどの欠陥が発生し た場合には、各信号線が短絡してしまう。このため、ゲート絶縁膜を 2層化する構成 が提案されている (例えば、特許文献 2参照)。
[0009] ただ、ゲート絶縁膜を 2層化する場合には、ゲート電極と半導体層との間に厚いゲ ート絶縁膜が存在するため、 TFTの特性が劣化してしまうという問題がある。
[0010] この問題を回避する手法として、ゲート絶縁層を、半導体層の下部については単層 構造 (窒化シリコン膜)とし、それ以外については複層構造 (酸ィ匕シリコン膜および窒 化シリコン膜)とする構成が特許文献 3に開示されている。この方法では、フォトリソグ ラフイエ程およびドライエッチング工程によって半導体層の下部の酸ィ匕シリコン膜を エッチング等により除去する必要がある。
特許文献 1 :日本国公開特許公報「特開平 9— 152625号公報 (平成 9年 (1997)6月 1 0日公開）」
特許文献 2 :日本国公開特許公報「特開平 7— 114044号公報 (平成 7年 (1995)5月 2 日公開）」
特許文献 3 :日本国公開特許公報「特開平 6— 112485号公報（平成 6年 (1994)4月 2 2日公開）」
発明の開示
[0011] し力しながら、特に大型のアクティブマトリクス基板では、上記フォトリソグラフイエ程 での露光処理が複数回に分けて行われる。大型基板全体を同時露光できないから である。この場合、異なる露光処理において露光パターンがずれ、ゲート電極とゲー ト絶縁膜の単層部分との相対的な位置関係がずれて (ァライメントずれが発生して)し まうという問題がある。このように両者の位置関係がずれると、ゲート電極およびドレイ ン電極間に形成される寄生容量 (Cgd)が基板内でばらつくことになり、例えばゲート OFF時に発生するドレイン引き込み電圧のばらつき、ひいては、表示品位の低下を 招来する。
[0012] 本発明は、上記課題に鑑みてなされたものであり、その目的は、基板内の各 TFT にゲート絶縁膜の薄 、部分を有するアクティブマトリクス基板にぉ 、て、各 TFTの寄 生容量 (特に Cgd)の基板内ばらつきを抑えて高表示品位を実現するアクティブマトリ タス基板を提供する点にある。
[0013] 本発明に係るアクティブマトリクス基板は、上記課題を解決するために、各トランジス タのゲート電極を覆うゲート絶縁膜が、各ゲート電極と重畳する部分に、膜厚が小さく なった薄膜部を有しており、該薄膜部は、これと重畳するゲート電極をマスクとして利 用し、形成されたものであることを特徴としている。
[0014] ゲート絶縁膜のゲート電極上部分を薄く (他の部分、例えば基板面上部分を厚く） することで、トランジスタ特性を維持しつつ、配線短絡の発生を抑えることができる。
[0015] 上記構成によれば、各薄膜部は、これと重畳するゲート電極を利用して形成される 。例えば、各薄膜部を形成するフォトリソグラフイエ程において、ゲート電極がマスクと して用いられる。これにより、薄膜部がゲート電極に対して整合され、ゲート電極と薄 膜部との位置関係が基板内でばらつくことを回避できる。これにより、基板内における 各 TFT間の寄生容量 (特に Cgd)のばらつきを抑制することができ、本アクティブマト リクス基板を用いた表示装置において、その表示品位を一層向上させることができる
[0016] 本アクティブマトリクス基板においては、各トランジスタは、ソース電極およびその両 側に配された第 1および第 2のドレイン電極部を有し、上記薄膜部は向かい合う 2つ のエッジを有する形状であり、上記第 1のドレイン電極部がその一方のエッジと重畳し (その一方のエッジを跨ぎ）、上記第 2のドレイン電極部力もう一方のエッジと重畳して (もう一方のエッジを跨 、で) 、ることが好まし 、。
[0017] 上記構成においては、ソース電極と第 1のドレイン電極部との間、およびソース電極 と第 2のドレイン電極部との間がチャネル領域となる。
[0018] ここで、上記第 1のドレイン電極部が薄膜部の一方のエッジと重畳し、上記第 2のド レイン電極部が薄膜部のもう一方のエッジと重畳しているため、ドレイン電極の位置 ずれ (特に、エッジ同士が向かい合う方向のずれ）に対して、 2つのドレイン電極部間 で薄膜部との重畳面積を補償し合う。例えば、ドレイン電極がずれて第 1のドレイン電 極部と薄膜部との重畳面積が減少した場合、第 2のドレイン電極部と薄膜部との重畳 面積が増加するため、各ドレイン電極部と薄膜部との重畳面積 (総計）は変動しにく い。
[0019] このように、ゲート電極と薄膜部との位置ずれがなく、かつ、ドレイン電極のずれに 対してドレイン電極部および薄膜部の重畳面積が変動しにく!/、構成とすることで、基 板内における Cgdのばらつきを極めて効果的に抑制することができる。これにより、本 アクティブマトリクス基板を用いた表示装置にぉ 、て、その表示品位を一層向上させ ることがでさる。
[0020] 本発明に係るアクティブマトリクス基板は、上記課題を解決するために、各トランジス タのゲート電極を覆うゲート絶縁膜が、各ゲート電極と重畳する部分に、膜厚が小さく なった薄膜部を有しており、各トランジスタはソース電極およびその両側に配された 第 1および第 2のドレイン電極部を有し、上記薄膜部が向かい合う 2つのエッジを有す る形状であるとともに、上記第 1のドレイン電極部がその一方のエッジと重畳し、上記 第 2の電極部力もう一方のエッジと重畳していることを特徴とする。 [0021] 上記構成においては、ソース電極と第 1のドレイン電極部との間、およびソース電極 と第 2のドレイン電極部との間がチャネル領域となる。
[0022] ここで、上記第 1のドレイン電極部が薄膜部の一方のエッジと重畳し、上記第 2のド レイン電極部が薄膜部のもう一方のエッジと重畳しているため、ドレイン電極の位置 ずれ (特に、エッジ同士が向かい合う方向のずれ）に対して、 2つのドレイン電極部間 で薄膜部との重畳面積を補償し合う。例えば、ドレイン電極がずれて第 1のドレイン電 極部と薄膜部との重畳面積が減少した場合、第 2のドレイン電極部と薄膜部との重畳 面積が増加するため、各ドレイン電極部と薄膜部との重畳面積 (総計）は変動しにく い。これにより、本アクティブマトリクス基板を用いた表示装置において、その表示品 位を向上させることができる。
[0023] 本アクティブマトリクス基板においては、第 1および第 2のドレイン電極部が互いに線 対称の形状であることが好ましい。こうすれば、ドレイン電極の位置ずれに対する上 記重畳面積の補償を、より正確に行うことができる。この場合、上記第 1および第 2の ドレイン電極部の対称軸上に上記ソース電極部が伸びている構成とすることができる
[0024] 本アクティブマトリクス基板においては、各ゲート電極は向かい合う 2つのエッジを有 する形状であり、このゲート電極の各エッジ上に、上記薄膜部の各エッジが位置する 構成とすることもできる。また、各ゲート電極は向かい合う 2つのエッジを有する形状 であり、このゲート電極の各エッジ力 等距離だけ内側にあって各エッジに沿う線上 に、上記薄膜部の各エッジが位置している構成とすることもできる。このように、薄膜 部をゲート電極に整合させることで、ゲート電極と薄膜部との位置関係が基板内でば らっくことを回避できる。
[0025] 本アクティブマトリクス基板においては、上記ソース電極は向かい合う第 1および第 2のソース電極部力 なり、この第 1および第 2のソース電極部間に、第 3のドレイン電 極部が設けられて 、る構成とすることもできる。
[0026] 本アクティブマトリクス基板においては、上記ゲート絶縁膜は複数のゲート絶縁層か らなり、上記薄膜部においては少なくとも 1つのゲート絶縁層が薄く形成されている構 成とすることもできる。この場合、有機物を含むゲート絶縁層を備えることが望ましい。 有機物を含む材料としては SOG (スピンオンガラス)材料やアクリル系榭脂材料、ェ ポキシ系榭脂、ポリイミド系榭脂、ポリウレタン系榭脂、ポリシロキサン系榭脂、ノボラッ ク系榭脂などがある。これらの材料は基板上に塗布することで形成できるので、ミクロ ンオーダーの厚膜ィ匕が比較的容易である。このため、走査信号線に接続された導電 層や保持容量配線と他の配線との距離を大きくすることができ、短絡を発生し難くす ることがでさる。
[0027] また、上記ゲート絶縁膜は複数のゲート絶縁層からなり、薄膜部において 1以上の ゲート絶縁層を有し、他の部分においてそれより多いゲート絶縁層を有する構成とす ることもできる。また、上記他の部分においては、最下層のゲート絶縁層が平坦化膜 である構成とすることもできる。このような平坦ィ匕膜を設けることで、走査信号線あるい は保持容量配線とデータ信号線とが交差する部分において該データ信号線が断線 しに《することができる。この場合、上記平坦ィ匕膜がスピンオンガラス（SOG)材料で あっても構わない。本構成によれば、 SOG材料で形成される平坦ィ匕膜 (第 1ゲート絶 縁層）上に、もう一層のゲート絶縁層 (第 2ゲート絶縁層）、半導体層（高抵抗半導体 層および低抵抗半導体層）を、 CVD法などにより連続して成膜することができ、製造 工程の短縮ィ匕が可能となる。また、上記平坦ィ匕膜の基板面に接する部分の厚みを、 基板面に形成されるゲート電極よりも大きくすることで、平坦ィ匕効果をさらに向上させ ることがでさる。
[0028] また、ゲート絶縁膜における薄膜部のエッジ近傍は順テーパ形状であることが好ま しい。こうすれば、上層に形成される電極が断線しに《なる。
[0029] 本アクティブマトリクス基板にぉ 、ては、上記薄膜部は長方形形状であり、長手方 向の 2辺が薄膜部の上記 2つのエッジに相当する構成とすることもできる。また、上記 ゲート電極は長方形形状であり、長手方向の 2辺がゲート電極の上記 2つのエッジに 相当する構成とすることもできる。また、第 1および第 2のドレイン電極部は、上記薄膜 部のエッジ方向に延伸する形状 (例えば、長方形形状)とすることもできる。また、第 1 および第 2のドレイン電極部はそれぞれ、上記薄膜部のエッジ方向に延伸する延伸 部と、該延伸部よりソース電極力 離れる向きに伸びる連結部とを備え、上記延伸部 が薄膜部上に位置するとともに連結部が薄膜部のエッジと重畳し、該連結部の上記 エッジ方向の幅力 延伸部の上記エッジ方向の幅より小さい構成とすることもできる。 上記延伸部と連結部とを備える構成とは、例えば、 T字形状や差し金 (横 L字)形状で ある。この構成では、第 1および第 2のドレイン電極部とゲート電極との重畳部分が少 なくなるため、 Cgdを低減することができる。
[0030] 本アクティブマトリクス基板は、各画素領域に、ソース電極およびゲート電極を共通 とする、第 1および第 2のトランジスタを有し、第 1のトランジスタが有する第 1のドレイン 電極部と、第 2のトランジスタが有する第 2のドレイン電極部とが向かい合うとともに、こ の第 1および第 2の電極部間に上記ソース電極が設けられ、各ゲート電極を覆うゲー ト絶縁膜は、該ゲート電極と重畳する部分に、膜厚が小さくなつた薄膜部を有してお り、上記薄膜部が向かい合う 2つのエッジを有する形状であるとともに、上記第 1のド レイン電極部がその一方のエッジと重畳し、上記第 2の電極部がもう一方のエッジと 重畳して!/ヽることを特徴とする。
[0031] 本アクティブマトリクス基板は、いわゆるマルチ画素構造を備える。上記構成によれ ば、第 1のドレイン電極部が薄膜部の一方のエッジと重畳し、上記第 2のドレイン電極 部が薄膜部のもう一方のエッジと重畳しているため、ドレイン電極の位置ずれ (特に、 エッジ同士が向かい合う方向のずれ）に対して、 2つのドレイン電極部間で薄膜部と の重畳面積を補償し合う。例えば、ドレイン電極がずれて第 1のドレイン電極部と薄膜 部との重畳面積が減少した場合、第 2のドレイン電極部と薄膜部との重畳面積が増 加するため、各ドレイン電極部と薄膜部との重畳面積 (総計）は変動しにくい。これに より、基板内における Cgdのばらつきを効果的に抑制することができ、本アクティブマ トリタス基板を用いたマルチ画素駆動型表示装置において、その表示品位を向上さ せることができる。この場合、各薄膜部は、これと重畳するゲート電極を利用して形成 されたものであることが好ましい。上記構成によれば、各薄膜部は、これと重畳するゲ ート電極を利用して形成される。例えば、各薄膜部を形成するフォトリソグラフイエ程 において、ゲート電極がマスクとして用いられる。これにより、薄膜部がゲート電極に 対して整合され、ゲート電極と (ゲート絶縁膜の)薄膜部との位置関係が基板内でば らっくことを回避できる。これにより、基板内における各 TFT間の寄生容量 (特に Cgd )のばらつきをより効果的に抑制することができ、本アクティブマトリクス基板を用いた マルチ画素駆動型表示装置において、その表示品位を一層向上させることができる
[0032] また、本発明の表示装置 (例えば、液晶表示装置）は、上記アクティブマトリクス基 板を備えることを特徴とする。
[0033] また、本発明のテレビジョン受像機は、上記表示装置と、テレビジョン放送を受信す るチューナ部とを備えて 、ることを特徴とする。
[0034] また、本発明のアクティブマトリクス基板は、複数のトランジスタを備えるアクティブマ トリタス基板であって、各トランジスタのゲート電極を覆うゲート絶縁膜が、各ゲート電 極と重畳する部分に、膜厚が小さくなつた薄膜部を有しており、各薄膜部は、これと 重畳するゲート電極に整合して ヽることを特徴とする。
[0035] また、本発明のアクティブマトリクス基板の製造方法は、基板上にゲート電極を形成 するゲート電極形成工程と、上記ゲート電極を覆うようにゲート絶縁膜を成膜する成 膜工程と、上記ゲート絶縁膜上にネガ型のフォトレジストを塗布する塗布工程と、上 記フォトレジストが塗布されている面側力 露光を行う第 1露光工程と、上記ゲート電 極をマスクとして基板側カゝら露光を行う第 2露光工程と、上記フォトレジストを現像して パター-ングする現像パター-ング工程と、上記パター-ングされたフォトレジストを マスクとして上記ゲート絶縁膜をエッチングするエッチング工程と、を含むことを特徴 とする。
[0036] また、本発明のゲート絶縁膜形成方法は、アクティブマトリクス基板のゲート絶縁膜 に、周りより膜厚が小さい薄膜部をゲート電極と重畳するように形成する、ゲート絶縁 膜形成方法であって、基板上のゲート電極を覆うように第 1ゲート絶縁層を形成する 工程と、該第 1ゲート絶縁層上にフォトレジストを塗布し、ゲート電極をマスクとして基 板側から露光を行う工程と、上記フォトレジストをパターユングし、これをマスクとして 上記第 1ゲート絶縁層をエッチングする工程と、を含むことを特徴とする。この場合、 第 1ゲート絶縁層をゲート電極までエッチングした後、露出したゲート電極および残つ た第 1ゲート絶縁層の上に、第 2ゲート絶縁層を形成しても良い。また、第 1ゲート絶 縁層にスピンオンガラス (SOG)材料を用いても構わな!/、。
[0037] 以上のように、本発明に係るアクティブマトリクス基板によれば、基板内における各 TFT間の寄生容量 (特に Cgd)のばらつきを抑制することができ、本アクティブマトリク ス基板を用いた表示装置において、その表示品位を向上させることができる。
図面の簡単な説明
[図 1]本発明の実施の一形態を示すものであり、 TFTの断面図である。
[図 2]本発明の実施の一形態を示すものであり、アクティブマトリクス基板の製造工程 を示す断面図である。
[図 3]本発明の実施の一形態を示すものであり、アクティブマトリクス基板の一画素の 構成を示す平面図である。
[図 4]図 3に示す TFTの構成を示す拡大平面図である。
[図 5]本発明の実施の一形態を示すものであり、アクティブマトリクス基板の一画素の 構成を示す平面図である。
[図 6(a)]図 5に示す TFTの構成を示す拡大平面図である。
[図 6(b)]図 6 (a)における A3— A4破線での断面図である。
[図 7]本発明の実施の一形態を示すものであり、ァライメントズレと Cgdとの関係を示 すグラフである。
[図 8]本発明の実施の一形態を示すものであり、ァライメントズレと (ドレイン)電位変動 との関係を示すグラフである。
[図 9]本発明の実施の一形態を示すものであり、液晶表示装置の概略構成を示すブ ロック図である。
[図 10]本発明の実施の一形態を示すものであり、テレビジョン受像機の概略構成を 示すブロック図である。
[図 11]本発明の実施の一形態を示すものであり、テレビジョン受像機の概略構成を 示す斜視図である。
[図 12]本発明の実施の一形態を示すものであり、アクティブマトリクス基板の一画素 の構成を示す平面図である。
[図 13]本発明の実施の一形態を示すものであり、アクティブマトリクス基板における T FT部分の拡大平面図である。
[図 14]本発明の実施の一形態を示すものであり、アクティブマトリクス基板における T FT部分の拡大平面図である。
[図 15]本発明の実施の一形態を示すものであり、アクティブマトリクス基板における T FT部分の拡大平面図である。
[図 16]異なる画素領域におけるドレイン電位の波形を示すグラフである。
圆 17]最適対向ズレに対する輝度変化を示すグラフである。
[図 18]最適対向ズレに対する輝度変化を示すグラフ (マルチ画素構成の場合)である
[図 19]本発明の実施の一形態を示すものであり、アクティブマトリクス基板の製造ェ 程を示す断面図である。
圆 20]本実施の形態の効果 (ドレインずれに対する強さ）を説明する断面図である。 圆 21]本実施の形態の効果 (ドレインずれに対する強さ）を説明する断面図である。
[図 22]従来のアクティブマトリクス基板の一画素を示す平面図である。
[図 23]従来のアクティブマトリクス基板の TFT構成を示す平面図である。
符号の説明
1 画素電極
4 TFT (トランジスタ）
6 ドレイン電極
9 薄膜部
9χ· 9y 薄膜部のエッジ
10 透明絶縁性基板
11 ゲート電極
25 ソース電極
26 第 1のドレイン電極部
30 ゲート絶縁膜
36 第 2のドレイン電極部
12 第 1ゲート絶縁層（平坦化膜 SOG膜)
13 第 2ゲート絶縁層
100 画素領域 509 液晶表示装置 (表示装置）
601 テレビジョン受像機
発明を実施するための最良の形態
[0040] 本発明の実施の一形態を、図 1〜図 23に基づいて説明すると以下の通りである。
[0041] 〔実施の形態 1〕
図 3は、本実施の形態に係るアクティブマトリクス基板の画素領域の構成を示す平 面図であり、図 4は、図 3における TFT部分の拡大平面図である。図 3 ·4に示すよう に、画素領域 100には、画素電極 1および TFT (薄膜トランジスタ) 4が備えられる。 画素電極 1の周囲には、互いに直交する走査信号線 2およびデータ信号線 3が設け られ、また、画素電極 1を走査信号線方向に横切るように保持容量配線 22が設けら れている。 TFT4は、走査信号線 2およびデータ信号線 3の交差部分近傍に設けら れる。
[0042] TFT4は、ゲート電極 11、ソース電極 25、およびドレイン電極 6を備える。ソース電 極 25はデータ信号線 3と接続され、ドレイン電極 6は、ドレイン引出し配線 7を介して、 保持容量配線 22上に形成された保持容量上電極 23に接続される。この保持容量上 電極 23はコンタクトホール 8を介して画素電極 1に接続される。なお、コンタクトホー ル 8は、保持容量上電極 23と画素電極 1とを電気的に接続するように層間絶縁膜を 貫いて形成されている。上記構成により、データ信号線 3からのデータ (信号電圧）が 、 TFT4のソース電極 25およびドレイン電極 6を介して画素電極 1に書き込まれる。
[0043] 図 4に示すように、ドレイン電極 6が第 1のドレイン電極部 26および第 2のドレイン電 極部 36を含んでおり、このソース電極 25並びに第 1および第 2のドレイン電極部 26 · 36は同一層に形成され、それぞれが走査信号線方向（図中左右方向）を長手方向と する長方形形状を有している。ここで、ソース電極 25の両側に第 1および第 2のドレイ ン電極部 26 · 36が配されている。より具体的には、ソース電極 25上を通る直線を対 称軸として第 1および第 2のドレイン電極部 26 · 36が線対称に配されている（バタフラ ィ構造)。
[0044] ゲート電極 11は走査信号線 2の一部分 (TFT4下にあたる部分)であり、ゲート電極 11の（データ信号線方向、図中矢印方向に）向かい合う 2つのエッジは、走査信号線 2の（データ信号線方向に）向かい合う 2つのエッジと共通である。
[0045] また、ゲート電極 11上のゲート絶縁膜には、周りより膜厚が小さくなつた薄膜部 9 ( 低層部）が形成されている。基板面上に設けられるゲート絶縁膜は、複数のゲート絶 縁層を備える力 そのうちの少なくとも 1つを部分的に除去あるいは薄くすることで、 薄膜部 9が形成される。薄膜部 9は、走査信号線方向を長手方向とする長方形形状 であり、長手方向の 2辺に相当する、向かい合う 2つのエッジ 9x' 9yを有する。この薄 膜部 9の各エッジ 9x' 9yは、ゲート電極 11の各エッジ上に位置する。また、ゲート絶 縁膜にぉ 、て、薄膜部 9のエッジ 9χ· 9y近傍は順テーパ形状となって 、る。
[0046] ここで、上記第 1のドレイン電極部 26は薄膜部 9のエッジ 9xと重畳するように形成さ れるとともに、上記第 2のドレイン電極部 36は薄膜部 9のエッジ 9yと重畳するように形 成されている。
[0047] 図 1に、図 3の A1— A2線矢視断面図（TFT4の断面図）を示す。同図に示すように 、 TFT部は、ガラスやプラスチック等の透明絶縁性基板 10上に、ゲート電極 11 (走 查信号線 2)およびゲート絶縁膜 30 (第 1ゲート絶縁層 12·第 2ゲート絶縁層 13)が形 成されており、第 2ゲート絶縁層 13上に、高抵抗半導体層 14と低抵抗半導体層 15と 力 の順で形成されて 、る。
[0048] そして、低抵抗半導体層 15上には、ソース電極 25並びに第 1および第 2のドレイン 電極部 26 · 36がバタフライ構造 (ソース電極 25を軸とする線対称構造）となるように 形成されている。さらに、 TFT4、走査信号線 2、データ信号線 3、およびドレイン引出 し配線 7の上部を覆うようにして層間絶縁膜 16が形成されており、層間絶縁膜 16上 には画素電極 1が形成されている。
[0049] 基板面上およびゲート電極 11上には、ゲート絶縁膜 30として第 1ゲート絶縁層 12 および第 2ゲート絶縁層 13が連続して形成される力 ゲート電極 11上においては第 1ゲート絶縁層 12が除去されており、これが薄膜部 9となっている。薄膜部 9のエッジ 9x' 9yは、上記のように、ゲート電極 11のエッジと接している。このように薄膜部 9が ゲート電極 11に整合する構成は、基板 10上に第 1ゲート絶縁層 12を形成した後に、 ゲート電極 11をマスクとする背面露光 (基板下からの露光）を行 ヽ、ゲート電極 11上 に位置する第 1ゲート絶縁層 12の全部を除去することによって得られる構成である（ 後に詳述)。さらに、上記第 1のドレイン電極部 26は薄膜部 9のエッジ 9xを跨ぐように 形成されるとともに、上記第 2のドレイン電極部 36は薄膜部 9のエッジ 9yを跨ぐように 形成されている。
[0050] 本アクティブマトリクス基板では、薄膜部 9は、これと重畳するゲート電極 11を利用 して形成される。例えば上記のように、薄膜部 9を形成するフォトリソグラフイエ程にお いて、ゲート電極 11をマスクとする背面露光を行って薄膜部 9が形成される。これに より、薄膜部 9がゲート電極 11に対して整合され、ゲート電極 11と (ゲート絶縁膜の） 薄膜部 9との位置関係が基板内でばらつくことを回避できる。これにより、基板内にお ける Cgd (ゲート電極 11およびドレイン電極 26 · 36間に形成される寄生容量）のばら つきを抑制することができる。これにより、本アクティブマトリクス基板を用いた表示装 置 (例えば、液晶パネル）の表示品位を向上させることができる。
[0051] カロえて、本アクティブマトリクス基板では、第 1のドレイン電極部 26が薄膜部 9の一 方のエッジ 9χと重畳し、上記第 2のドレイン電極部 36が薄膜部のもう一方のエッジ 9y と重畳しているため、ドレイン電極 6の位置ずれ (特に、チャネル形成方向 図 4中の 矢印方向）に対して、 2つのドレイン電極部 26 · 36間で薄膜部 9との重畳面積を補償 し合う。例えば、図 20のように、ドレイン電極 6がずれて第 2のドレイン電極部 36と薄 膜部 9との重畳面積 (斜線部分)が減少した場合、第 1のドレイン電極部 26と薄膜部 9 との重畳面積 (斜線部分）が増加するため、各ドレイン電極部 26 · 36と薄膜部 9との 重畳面積 (総計、図中斜線部分の総計）は変動しない。これにより、基板内における Cgd (ゲート電極 11およびドレイン電極 26 · 36間に形成される寄生容量）のばらつき を抑制することができる。これにより、本アクティブマトリクス基板を用いた表示装置（ 例えば、液晶パネル）の表示品位を向上させることができる。
[0052] このように、薄膜部 9を、ゲート電極 11を利用して形成する構成 (以下、本願構成 1) 、および、第 1のドレイン電極部 26が薄膜部 9の一方のエッジ 9xと重畳し、上記第 2 のドレイン電極部 36が薄膜部のもう一方のエッジ 9yと重畳している構成（以下、本願 構成 2)のそれぞれが、基板内における Cgdばらつきの抑制効果をもたらす力 本ァ クティブマトリクス基板では、本願構成 1 · 2を組み合わせて、ゲート電極 11と薄膜部 9 との位置ずれがなぐかつ、各ドレイン電極 26 · 36が薄膜部 9に対してずれても両ドレ イン電極 26 · 36と薄膜部 9との重畳面積 (総計）が変動しにくい構成をとつて 、る。こ れにより、基板内における Cgdのばらつきを極めて効果的に抑制することができ、本 アクティブマトリクス基板を用いた表示装置 (例えば、液晶パネル)の表示品位を大幅 に向上させることができる。
[0053] なお、走査信号線 2 (ゲート電極 11)は、例えば、チタン、クロム、アルミニウム、モリ ブデン、タンタル、タングステン、銅等の金属またはこれら金属の合金力 なる単層膜 または積層膜とすることができる。また、走査信号線 2 (ゲート電極 11)の膜厚は、 10 Onm〜300nm(1000A〜3000A)の程度とすればよい。
[0054] 第 1ゲート絶縁層 12には、絶縁性の材料 (例えば、有機物を含む材料)を用いるこ とが可能であるが、ここでは、 SOG材料を用いた。 SOG材料とは、スピンコート法な どの塗布法によってガラス膜 (シリカ系皮膜)を形成し得る材料のことである。なお、有 機物を含む材料としては上記 SOG材料のほか、アクリル系榭脂材料、エポキシ系榭 月旨、ポリイミド系榭月旨、ポリウレタン系榭月旨、ポリシロキサン系榭月旨、ノボラック系榭月旨な どがある。
[0055] 第 1ゲート絶縁層 12には、 SOG材料の中でも、例えば有機成分を含むスピンオン ガラス材料 (いわゆる有機 SOG材料）が好適である。有機 SOG材料としては、特に、 Si— O— C結合を骨格とする SOG材料や、 Si— C結合を骨格とする SOG材料を好 適に用いることができる。有機 SOG材料は、比誘電率が低ぐ容易に厚い膜を形成 することができる。すなわち、有機 SOG材料を用いれば、第 1ゲート絶縁層 12の比誘 電率を低くして第 1ゲート絶縁層 12を厚く形成することが容易になるとともに平坦ィ匕を 行うことも可能になる（有機 SOG材料を用いることで、第 1ゲート絶縁層 12の比誘電 率を低く抑えながらこれを厚膜形成して平坦ィ匕効果を得ることが容易である)。本実 施形態では、第 1ゲート絶縁層 12の厚さは、 1. 5 m〜2. 0 mの程度としている。
[0056] なお、上記 Si—O— C結合を有する SOG材料としては、例えば、特開 2001— 982 24号公報ゃ特開平 6— 240455号公報に開示されている材料や、 IDW (Information Display Workshops)， 03予稿集第 617頁に開示されている東レ 'ダウコ一-ング 'シ リコーン株式会社製 DDI 100を挙げることができる。また、 Si— C結合を骨格とする S OG材料としては、例えば、特開平 10— 102003号公報に開示されている材料を挙 げることができる。
[0057] また、第 1ゲート絶縁層 12に、シリカフィラーを含む有機 SOG材料を用いることもで きる。この場合、有機 SOG材料カゝら形成された基材中にシリカフィラーを分散させた 構成とすることが好ましい。こうすれば、基板 20が大型化しても、第 1ゲート絶縁層 12 を、クラックを発生させることなく形成することができる。なお、シリカフィラーの粒径は 、例えば、 10nm〜30nmであり、その混入比率は、 20体積％〜80体積％である。 シリカフィラーを含む有機 SOG材料としては、例えば、触媒ィ匕学社製 LNT— 025を もちいることができる。
[0058] 第 2ゲート絶縁層 13は、第 1ゲート絶縁層 12上に形成された絶縁性の膜である。本 実施形態では、第 2ゲート絶縁層 13は窒化シリコン力もなる膜であり、その窒化シリコ ン膜の厚さは 300nm〜500nm (3000 A〜5000 A)程度となって!/ヽる。
[0059] 高抵抗半導体層 14は、第 2ゲート絶縁層 13上に形成されており、低抵抗半導体層 15はこの高抵抗半導体層 14上に形成されている。高抵抗半導体層 14としては、例 えばアモルファスシリコンやポリシリコン等を用いることができ、低抵抗半導体層 15と しては、例えば n+アモルファスシリコン等を用いることができる。本実施形態では、 高抵抗半導体層 14の厚さは 100nm〜300nm(1000A〜3000A)程度となってお り、低抵抗半導体層 15の厚さは 40nm〜 70nm (400 A〜 700 A)程度となつて！ヽる
[0060] また、データ信号線 3、ソース電極 25、ドレイン電極 6、ドレイン引出し配線 7、およ び保持容量上電極 23は、例えば、チタン、クロム、アルミニウム、モリブデン、タンタル 、タングステン、銅等の金属またはこれら金属の合金力 なる単層膜または積層膜と することができる。これらの膜厚は、 100nm〜300nm(1000A〜3000A)の程度と すればよい。
[0061] また、層間絶縁膜 16としては、感光性アクリル榭脂等の榭脂膜や、窒化シリコン、 酸ィ匕シリコン等の無機絶縁膜、または、それらの積層膜等が用いられる。本実施形態 では、感光性アクリル榭脂膜を用いている。一方、積層層としては、例えば、 200nm 〜500nm (2000 A〜5000 A)程度の膜厚の窒ィ匕シリコンと、 2000nm〜4000nm (20000 A〜40000 A)程度の膜厚の感光性アクリル榭脂膜との積層膜を用いるこ とがでさる。
[0062] また、画素電極 1は、層間絶縁膜 16上に形成されている。画素電極 1は、例えば、 I ΤΟ、 ΙΖΟ、酸化亜鉛、酸化スズ等の透明性を有する導電膜からなっており、膜厚は 100nm〜200nm (1000 Α〜2000 Α)程度である。
[0063] 以下に、本アクティブマトリクス基板を製造する方法について、図 2に基づいて説明 する。
[0064] まず、透明絶縁性基板 10上にチタン、クロム、アルミニウム、モリブデン、タンタル、 タングステン、銅等の金属またはこれら金属の合金をスパッタリング法等の方法にて 成膜する。そして、この金属膜または合金膜をフォトエッチング法等にて必要な形状 にパターン形成することによってゲート電極 11 (走査信号線）が形成される（ゲート電 極形成工程)。
[0065] 次いで、スピンコート法を用いて、ゲート電極 11 (走査信号線）の上を覆うように SO G材料等を塗布する (絶縁膜形成工程)。これにより、第 1ゲート絶縁層 12 (平坦化膜 )が形成される。そして、第 1ゲート絶縁層 12上にネガ型のフォトレジスト 151を塗布し た後に (塗布工程)、第 1のフォトマスク 150を用いて露光を行う（第 1露光工程)。第 1 のフォトマスク 150はゲート電極 11よりも大き ヽ（幅の広!、；)ものを使用する（図 2の（a ) )。
[0066] さらに、透明絶縁性基板 10側から露光を行う（第 2露光工程)。これにより、ゲート電 極 11をマスクとした露光が行われる（図 2の (b) )。その後、現像を施す（図 2の（c) )。 これにより、フォトレジスト 151は、ゲート電極 11に整合したパターンとなる（現像パタ 一-ング工程)。次いで、ドライエッチングを行うことにより、ゲート電極 11に整合して 第 1ゲート絶縁層 12が除去される（エッチング工程；図 2の（d) )。ドライエッチングは、 例えば、四フッ化水素（CF )と酸素（O )との混合ガスを用いて行うことができる。この
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とき、四フッ化水素 (CF )と酸素 (O )との混合比率を調整することで、第 1ゲート絶縁
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層除去部分のエッジ近傍を順テーパ形状にすることができる。
[0067] 続いて、第 2ゲート絶縁層 13、高抵抗半導体層 14および低抵抗半導体層 15をプ ラズマ CVD (化学的気相成長法)等によって連続して成膜した後に、フォトエツチン グ法等によってパターン形成する（図 2の（e) )。 [0068] このように、ゲート電極 11をマスクとした背面露光を行い、ゲート電極 11に整合する ように第 1ゲート絶縁層 12を除去し、そこに第 2ゲート絶縁層 13を成膜する（自己整 合を行う）ことで、図 1 · 3に示すようなゲート電極 11に整合された薄膜部 9を形成する ことができる。
[0069] 次いで、データ信号線 3、ドレイン引出し配線 7、ソース電極 25、ドレイン電極 6 (26 •36)を形成する（図 2の (f) ·図 3参照)。これらは全て同一工程により形成することが できる。具体的には、チタン、クロム、アルミニウム、モリブデン、タンタル、タンダステ ン、銅等の金属またはこれら金属の合金をスパッタリング法等の方法にて成膜し、こ の金属膜または合金膜をフォトエッチング法等にて必要な形状にパターン形成する こと〖こよって形成される。
[0070] そして、ソース電極 25およびドレイン電極 6 (26 · 36)のパターンをマスクにして、高 抵抗半導体層 14および低抵抗半導体層 15に対してチャネルエッチング（ドライエツ チング)を行う。このプロセスにて高抵抗半導体層 14の膜厚が最適化され、 TFT4力 S 形成される（図 3参照）。すなわち、データ信号線 3、ソース電極 25、ドレイン電極 6、 およびドレイン引き出し電極 7にて覆われて 、な 、半導体層 14がエッチング除去さ れ、 TFT4の能力に必要な高抵抗半導体層膜厚が残される。なお、 TFT4を形成す る部分以外の部分 (例えば、コンタクトホール 8の周囲）に各半導体層（14· 15)を残 しても構わない。
[0071] その後、プラズマ CVD法やスピンコート法を用いて層間絶縁膜 16を成膜する。感 光性アクリル榭脂等の榭脂膜を設ける場合にはスピンコート法などを用い、窒化シリ コン、酸ィ匕シリコン等の無機絶縁膜の単層膜を設ける場合には、プラズマ CVD法な どを用いる。また、上記榭脂膜や無機絶縁膜の積層膜を設ける場合には、例えば、 プラズマ CVD法にて窒化シリコン膜を形成し、この窒化シリコン膜上にスピンコート法 にて感光性アクリル榭脂膜を形成することで成膜できる。
[0072] また、コンタクトホールは、例えば、感光性アクリル榭脂をフォトリソグラフィ法 (露光 および現像）によりパターユングすることで形成することができる。さらに、層間絶縁膜 16上に画素電極 1が形成される。画素電極 1は、例えば、 ITO、 ΙΖΟ、酸化亜鉛、酸 ィ匕スズ等の透明性を有する導電膜をスパッタリング法等の方法によって成膜し、これ をフォトエッチング法等の方法にて必要な形状にパターン形成することで形成される
(図 2 (g) )。
[0073] 本発明に係るアクティブマトリクス基板を、図 5のように構成しても良い。図 5は、本ァ クティブマトリクス基板の画素領域の構成を示す平面図であり、図 6 (a)は、図 5にお ける TFT部分の拡大平面図である。図 5 ·図 6 (a)に示すように、画素領域 300には、 画素電極 301および TFT304が備えられる。画素電極 301の周囲には、互いに直 交する走査信号線 302およびデータ信号線 303が設けられ、また、画素電極 301を 走査信号線方向に横切るように保持容量配線 322が設けられて ヽる。 TFT304は、 走査信号線 302およびデータ信号線 303の交差部分近傍に設けられる。
[0074] TFT304は、ゲート電極 311、ソース電極 325、およびドレイン電極 306を備える。
ソース電極 325はデータ信号線 303と接続され、ドレイン電極 306は、ドレイン引出し 配線 307を介して、保持容量配線 322上に形成された保持容量上電極 323に接続 される。この保持容量上電極 323はコンタクトホール 308を介して画素電極 301に接 続される。
[0075] ここで、図 6 (a)〖こ示すように、ドレイン電極 306は第 1のドレイン電極部 326および 第 2のドレイン電極部 336を含む。このソース電極 325並びに第 1および第 2のドレイ ン電極部 326 · 336は、それぞれが走査信号線方向（図中左右方向）を長手方向と する長方形形状を有しており、ソース電極 325を対称軸として第 1および第 2のドレイ ン電極部 326 · 336が対称に配されて 、る (バタフライ構造)。
[0076] ゲート電極 311は、走査信号線方向（図中左右方向）を長手方向とする長方形形 状を有し、走査信号線 302に接続されている。このゲート電極 311上のゲート絶縁膜 (図示せず）には、周りより膜厚が小さくなつた薄膜部 309が形成されている。基板面 上に設けられるゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくと も 1つを部分的に除去あるいは薄くすることで、薄膜部 309が形成される。薄膜部 30 9は、走査信号線方向を長手方向とする長方形形状であり、長手方向の 2辺に相当 する、向力い合う 2つのエッジ 309x' 309yを有する。また、ゲート電極 311の（データ 信号線方向に）向かい合う 2つのエッジ 31 lx · 31 lyから等距離だけ内側にあって該 エッジに沿う線上に、薄膜部 309の各エッジ 309x' 309yが位置している。 [0077] ここで、上記第 1のドレイン電極部 326は薄膜部 309のエッジ 309xと重畳するよう に形成されるとともに、上記第 2のドレイン電極部 336は薄膜部 309のエッジ 309yと 重畳するように形成されて！ヽる。
[0078] 図 6 (b)〖こ、図 6 (&)の八3—八4線矢視断面図 ？丁304の断面図）を示す。図 5 · 図 6 (a)および図 6 (b)に示すように、 TFT部は、ガラスやプラスチック等の透明絶縁 性基板 310上に、（走査信号線 302から引き出された)ゲート電極 311およびゲート 絶縁膜 330 (第 1ゲート絶縁層 312·第 2ゲート絶縁層 313)が形成されており、第 2ゲ ート絶縁層 313上〖こは、高抵抗半導体層 314と低抵抗半導体層 315とがこの順で形 成されている。そして、低抵抗半導体層 315上には、ソース電極 325並びに第 1およ び第 2のドレイン電極部 326 · 336がバタフライ構造 (ソース電極 325を軸とする線対 称構造）となるように形成されている。さらに、 TFT304、走査信号線 302、データ信 号線 303、およびドレイン引出し配線 307の上部を覆うようにして層間絶縁膜 316が 形成されており、層間絶縁膜 316上には画素電極 301が形成されている。
[0079] 基板面上およびゲート電極 311上には、ゲート絶縁膜 330として第 1ゲート絶縁層 3 12および第 2ゲート絶縁層 313が連続して形成されるが、ゲート電極 311上におい ては第 1ゲート絶縁層 312が部分的に除去されており、これが薄膜部 309となってい る。
[0080] 薄膜部 309の 2つのエッジ 309x' 309yはともに、ゲート電極 311の 2つのエッジ 31 lx' 311y間（内側）に位置し、薄膜部 309の一方のエッジ 309xとゲート電極 311の 一方のエッジ 311χとの間隔は、薄膜部 309のもう一方のエッジ 309yとゲート電極 31 1のもう一方のエッジ 31 lyとの間隔にほぼ等しい。このように薄膜部 309がゲート電 極 311に整合する構成は、基板 310上に第 1ゲート絶縁層 312を形成した後に、ゲ ート電極 311をマスクとする背面露光 (基板下からの露光）を行 ヽ、ゲート電極 311上 に位置する第 1ゲート絶縁層 312の一部を除去することによって得られる構成である 。なお、当該構成を形成するには、例えば、透明絶縁性基板 10側カゝら背面露光を行 う際に、（図 2 (b)における）露光量を多くし、光の回折現象等を利用すればよい。さら に、上記第 1のドレイン電極部 326は薄膜部 309のエッジ 309xを跨ぐように形成され るとともに、上記第 2のドレイン電極部 336は薄膜部 309のエッジ 309yを跨ぐように 形成されている。
[0081] 本アクティブマトリクス基板では、薄膜部 309は、これと重畳するゲート電極 311を 利用して形成される。例えば上記のように、薄膜部 309を形成するフォトリソグラフィ 工程において、ゲート電極 311をマスクとする背面露光を行って薄膜部 309が形成さ れる。これにより、薄膜部 309がゲート電極 311に対して整合され、ゲート電極 311と (ゲート絶縁膜の)薄膜部 309との位置関係が基板内でばらつくことを回避できる。こ れにより、基板内における Cgd (ゲート電極 311およびドレイン電極 326 · 336間に形 成される寄生容量)のばらつきを抑制することができる。これにより、本アクティブマトリ タス基板を用いた表示装置 (例えば、液晶パネル)の表示品位を向上させることがで きる。
[0082] カロえて、本アクティブマトリクス基板では、第 1のドレイン電極部 326が薄膜部 309の 一方のエッジ 309χと重畳し、上記第 2のドレイン電極部 336が薄膜部のもう一方のェ ッジ 309yと重畳しているため、ドレイン電極 306の位置ずれ（特に、チャネル形成方 向）に対して、 2つのドレイン電極部 326 · 336間で薄膜部 309との重畳面積を補償し 合う。本構成では、ゲート電極 311に、薄膜部 309と重畳しない両端部分 311χ· 311 yが存在する力 例えばドレイン電極 306がずれた場合、図 21のように、第 1のドレイ ン電極部 326とゲート電極 311の端部 31 lxとの重畳面積 (網掛け部分)および第 2 のドレイン電極部 336とゲート電極 311の端部 31 lyとの重畳面積 (網掛け部分）はと もに変化せず、かつ、第 1のドレイン電極部 326と薄膜部 309との重畳面積 (斜線部 分）は減少する一方で、第 2のドレイン電極部 336と薄膜部 309との重畳面積 (斜線 部分）は増加する。したがって、各ドレイン電極部 326 · 336と薄膜部 309との重畳面 積 (総計、図中斜線部分の総計）は変動しない。これにより、基板内における Cgd (ゲ ート電極 311およびドレイン電極 326 · 336間に形成される寄生容量）のばらつきを 抑制することができる。これにより、本アクティブマトリクス基板を用いた表示装置 (例 えば、液晶パネル）の表示品位を向上させることができる。
[0083] このように、薄膜部 309を、ゲート電極 311を利用して形成する構成 (本願構成 1)と 、第 1のドレイン電極部 326が薄膜部 309の一方のエッジ 309xと重畳し、上記第 2の ドレイン電極部 336が薄膜部のもう一方のエッジ 309yと重畳している構成 (本願構成 2)とを組み合わせ、ゲート電極 311と薄膜部 309との位置ずれがなぐかつ、各ドレ イン電極 326 · 336が薄膜部 309に対してずれても両ドレイン電極 326 · 336と薄膜 部 309との重畳面積 (総計）が変動しにくい構成をとつている。これにより、基板内に おける Cgdのばらつきを極めて効果的に抑制することができ、本アクティブマトリクス 基板を用いた表示装置 (例えば、液晶パネル)の表示品位を大幅に向上させることが できる。
[0084] 本発明に係るアクティブマトリクス基板を、図 12のように構成しても良い。図 12は、 本アクティブマトリクス基板の 1画素領域の構成を示す平面図である。同図に示すよう に、本アクティブマトリクス基板は、 1つの画素領域 400に、第 1および第 2の TFT40 4a'404bおよび第 1および第 2の画素電極 401a'401bを有する。また、画素領域 4 00のほぼ中央を走査信号線 402が横切り、この走査信号線 402と直交するようにデ ータ信号線 403が設けられる。走査信号線 402の両側（図中、上側'下側）には、デ ータ信号線 403および走査信号線 402に隣接するように、第 1および第 2の画素電 極 401a'401bが設けられている。また、画素領域 400の走査信号線に沿う端部には 、第 1および第 2の画素電極 401a'401bそれぞれと重畳する、第 1および第 2の保持 容量配線 422a '422bが配される。
[0085] 第 1および第 2の TFT404a'404bは、走査信号線 402およびデータ信号線 403 の交差部分近傍に設けられる。第 1の TFT404aは、ゲート電極 411、ソース電極 42 5、およびドレイン電極 406aを備え、第 2の TFT404bは、ゲート電極 411、ソース電 極 425、およびドレイン電極咅406bを備える。このよう【こ、 TFT404a'404b【こお!/、 て、ゲート電極およびソース電極は共通である。
[0086] ソース電極 425はデータ信号線 403と接続され、ドレイン電極部 406aは、ドレイン 引出し配線 407aを介して、第 1の保持容量配線 422a上に形成された保持容量上電 極 423aに接続される。この保持容量上電極 423aはコンタクトホール 408aを介して 第 1の画素電極 401aに接続される。また、ドレイン電極部 406bは、ドレイン引出し配 線 407bを介して、第 2の保持容量配線 422b上に形成された保持容量上電極 423b に接続される。この保持容量上電極 423bはコンタクトホール 408bを介して第 2の画 素電極 40 lbに接続される。 [0087] 上記構成では、データ信号線 403からのデータ（信号電位）力 TFT404a -404b の共通ソース電極 425および各ドレイン電極 406a '406bを介して第 1および第 2の 画素電極 401a'401bそれぞれに与えられる力 第 1および第 2の保持容量配線 (42 2a -422b)には互いに逆の位相の信号電圧が印加されているため、第 1および第 2 の画素電極 401 a · 40 lbはそれぞれ異なる電位に制御される。この（図 12に示す）マ ルチ画素構造のアクティブマトリクス基板を備える液晶パネルでは、 1つの画素内に 明るい副画素および暗い副画素の両方を形成できるため、面積階調によって中間調 を表現することができ、液晶ディスプレイ画面の斜め視角における白浮きを改善でき る。
[0088] ここで、図 12に示すように、ドレイン電極 406aは第 1のドレイン電極部 426を備え、 ドレイン電極 406bは第 2のドレイン電極部 436を備える。そして、ソース電極 425並 びに第 1および第 2のドレイン電極部 426 ·436は、それぞれが走査信号線方向（図 中左右方向）を長手方向とする長方形形状を有しており、ソース電極 425を対称軸と して第 1および第 2のドレイン電極部 426.436が対称に配されている（バタフライ構 造)。
[0089] ゲート電極 411は走査信号線 402の一部分 (TFT404a '404b下にあたる部分）で あり、ゲート電極 411の（データ信号線方向、図中矢印方向に）向かい合う 2つのエツ ジは、走査信号線 402の（データ信号線方向に）向かい合う 2つのエッジと共通であ る。
[0090] また、ゲート電極 411上のゲート絶縁膜（図示せず）には、周りより膜厚が小さくなつ た薄膜部 409が形成されている。基板面上に設けられるゲート絶縁膜は、複数のゲ ート絶縁層を備える力 そのうちの少なくとも 1つを部分的に除去あるいは薄くするこ とで、薄膜部 409が形成される。薄膜部 409は、走査信号線方向を長手方向とする 長方形形状であり、長手方向の 2辺に相当する、向力 、合う 2つのエッジ 409χ·409 yを有する。この薄膜部 409の各エッジ 409x'409yは、ゲート電極 411の各エッジ上 に位置する。
[0091] ここで、上記第 1のドレイン電極部 426は薄膜部 409のエッジ 409xと重畳するよう に形成されるととも〖こ、上記第 2のドレイン電極部 436は薄膜部 409のエッジ 409yと 重畳するように形成されて！ヽる。
[0092] 本アクティブマトリクス基板では、薄膜部 409は、これと重畳するゲート電極 411を 利用して形成される。例えば上記のように、薄膜部 409を形成するフォトリソグラフィ 工程において、ゲート電極 411をマスクとする背面露光を行って薄膜部 409が形成さ れる。これにより、薄膜部 409がゲート電極 411に対して整合され、ゲート電極 411と (ゲート絶縁膜の)薄膜部 409との位置関係が基板内でばらつくことを回避できる。こ れにより、基板内における Cgd (ゲート電極 411と第 1および第 2のドレイン電極部 42 6 · 436との間に形成される寄生容量)のばらつきを抑制することができる。
[0093] これにより、本アクティブマトリクス基板を用いたマルチ画素駆動型液晶パネルの表 示品位を向上させることができる。
[0094] カロえて、本アクティブマトリクス基板では、第 1のドレイン電極部 426が薄膜部 409の 一方のエッジ 409xと重畳し、上記第 2のドレイン電極部 436が薄膜部のもう一方のェ ッジ 409yと重畳しているため、ドレイン電極 406a '406bの位置ずれ（特〖こ、チヤネノレ 形成方向）に対して、 2つのドレイン電極部 426 ·436間で薄膜部 409との重畳面積 を補償し合う。これにより、基板内における Cgd (ゲート電極 411と第 1および第 2のド レイン電極部 426 · 436との間に形成される寄生容量)のばらつきを抑制することがで きる。なお、マルチ画素構造の場合は各ドレイン電極 406a '406bが電気的に独立で あるため、ドレイン電極のずれがおこると、一方の Cgdが増え、他方の Cgdが減ること になり、第 1および第 2の画素電極 401a '401bは個別に変動を受ける。しかしながら 、各画素電極 401a'401b間（すなわち、一画素内）の変動は補償しあう関係（プラス マイナスの関係）にあるため、表示への影響は小さくなる。これにより、本アクティブマ トリタス基板を用いたマルチ画素駆動型液晶パネルの表示品位を向上させることがで きる。
[0095] このように、薄膜部 409を、ゲート電極 411を利用して形成する構成 (本願構成 1)と 、第 1のドレイン電極部 426が薄膜部 409の一方のエッジ 409xと重畳し、上記第 2の ドレイン電極部 436が薄膜部 409のもう一方のエッジ 409yと重畳して 、る構成 (本願 構成 2)とを組み合わせ、ゲート電極 411と薄膜部 409との位置ずれがなぐかつ、各 ドレイン電極 426 · 436が薄膜部 409に対してずれても両ドレイン電極 426 · 436と薄 膜部 409との重畳面積 (総計)が変動しにくい構成をとつている。これにより、基板内 における Cgdのばらつきを極めて効果的に抑制することができ、本アクティブマトリク ス基板を用いたマルチ画素駆動型液晶パネルの表示品位を大幅に向上させること ができる。
[0096] 本発明に係るアクティブマトリクス基板を、図 13のように構成しても良い。すなわち、 長方形形状 (延伸形状)のソース電極の両側端および先端を取り囲むようにドレイン 電極を形成する。
[0097] 図 13に示すように、ドレイン電極 706は、ソース電極 725の長手方向の 2辺および 先端にあたる辺を取り囲むように形成される。この場合、チャネル領域はコの字型とな る。また、ドレイン電極 706は、走査信号線方向を長手方向とする長方形形状の第 1 および第 2のドレイン電極部 726 · 736を含んでおり、この第 1および第 2のドレイン電 極部 726 · 736が、ソース電極 725を対称軸として対称に配されて 、る（バタフライ構 造)。また、チャネル領域に対応して高抵抗半導体層 714が形成される。
[0098] ゲート電極 711は、走査信号線方向（図中左右方向）を長手方向とする長方形形 状を有し、走査信号線 702に接続されている。このゲート電極 711上のゲート絶縁膜 (図示せず）には、周りより膜厚が小さくなつた薄膜部 709が形成されている。基板上 に設けられるゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも 1つを部分的に除去あるいは薄くすることで、薄膜部 709が形成される。薄膜部 709 は、走査信号線方向を長手方向とする長方形形状であり、長手方向の 2辺に相当す る、向力い合う 2つのエッジ 709x' 709yを有する。また、ゲート電極 711の（データ信 号線方向に）向かい合う 2つのエッジ 711χ· 71 lyから等距離だけ内側にあって該ェ ッジに沿う線上に、薄膜部 709の各エッジ 709x' 709yが位置している。
[0099] ここで、上記第 1のドレイン電極部 726は薄膜部 709のエッジ 709xと重畳するよう に形成されるとともに、上記第 2のドレイン電極部 736は薄膜部 709のエッジ 709yと 重畳するように形成されて！ヽる。
[0100] 本構成においても、薄膜部 709は、これと重畳するゲート電極 711を利用して形成 される。例えば、薄膜部 709を形成するフォトリソグラフイエ程において、ゲート電極 7 11をマスクとする背面露光を行って薄膜部 709が形成される。これにより、薄膜部 70 9がゲート電極 711に対して整合される。
[0101] 本発明に係るアクティブマトリクス基板を、図 14のように構成しても良い。すなわち、 2つのドレイン電極部を差し金 (横 L字)形状 (細長 ヽ長方形形状の延伸部 Pの一方 端に、これと直交し、かっこれより短い長方形形状の連結部 Qが結合した形状）に形 成する。
[0102] 図 14に示すように、ドレイン電極 806は、上記差し金形状のドレイン電極部 826 · 8 36 (図中斜線部）を含んでおり、この第 1および第 2のドレイン電極部 826 · 836が、 走査信号線方向を長手方向とする長方形形状のソース電極 825を対称軸として、対 称に配されている (バタフライ構造)。また、チャネル領域に対応して高抵抗半導体層 814が形成される。
[0103] ゲート電極 811は、走査信号線方向（図中左右方向）を長手方向とする長方形形 状を有し、走査信号線 802に接続されている。このゲート電極 811上のゲート絶縁膜 (図示せず）には、周りより膜厚が小さくなつた薄膜部 809が形成されている。基板上 に設けられるゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも 1つを部分的に除去あるいは薄くすることで、薄膜部 809が形成される。薄膜部 809 は、走査信号線方向を長手方向とする長方形形状であり、長手方向の 2辺に相当す る、向力い合う 2つのエッジ 809x' 809yを有する。また、ゲート電極 811の（データ信 号線方向に）向かい合う 2つのエッジ 81 lx · 81 lyから等距離だけ内側にあって該ェ ッジに沿う線上に、薄膜部 809の各エッジ 809x' 809yが位置している。さらに、各ド レイン電極部の延伸部 Pは薄膜部 809上を、そのエッジ 809x' 809yに沿って延伸し 、各ドレイン電極部の連結部 Qはソース電極 825から遠ざ力る方向に伸びている。こ こで、上記第 1のドレイン電極部 826の連結部 Qが薄膜部 809のエッジ 809xと重畳 するように形成され、上記第 2のドレイン電極部 836の連結部 Qが薄膜部 809のエツ ジ 809yと重畳するように形成されている。こうすれば、第 1および第 2のドレイン電極 部 826 · 836とゲート電極 811との重畳部分が少なくなり、 Cgdを低減することができ る。なお、各ドレイン電極部を T字形状とする（ただし、横棒を延伸部 P、縦棒を連結 部 Qに対応させる）ことも可能である。
[0104] 本構成においても、薄膜部 809は、これと重畳するゲート電極 811を利用して形成 される。例えば、薄膜部 809を形成するフォトリソグラフイエ程において、ゲート電極 8 11をマスクとする背面露光を行って薄膜部 809が形成される。これにより、薄膜部 80 9がゲート電極 811に対して整合される。
[0105] 本発明に係るアクティブマトリクス基板を、図 15のように構成しても良い。すなわち、 ドレイン電極部を 3箇所、ソース電極部を 2箇所に形成する。
[0106] 図 15に示すように、本構成では、第 1および第 2のソース電極部 925 · 935が設けら れ、ドレイン電極 906が第 1〜第 3のドレイン電極部 926 · 936 · 946を含んでいる。こ の第 1および第 2のソース電極部 925 · 935並びに第 1〜第 3のドレイン電極部 926 · 936 · 946は、それぞれが走査信号線方向（図中左右方向）を長手方向とする長方 形形状を有しており、第 3のドレイン電極部 946を対称軸として第 1および第 2のドレ イン電極部 926 · 936が対称に配され、かつ、この第 3のドレイン電極部 946および第 1のドレイン電極部 926間にソース電極部 925が配され、第 3のドレイン電極部 946お よび第 2のドレイン電極部 936間にソース電極部 935が配される。（バタフライ構造)。 なお、各チャネル領域に対応して高抵抗半導体層 914が設けられる。
[0107] ゲート電極 911は、走査信号線方向（図中左右方向）を長手方向とする長方形形 状を有し、走査信号線 902に接続されている。このゲート電極 911上のゲート絶縁膜 (図示せず）には、周りより膜厚が小さくなつた薄膜部 909が形成されている。基板上 に設けられるゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも 1つを部分的に除去あるいは薄くすることで、薄膜部 909が形成される。薄膜部 909 は、走査信号線方向を長手方向とする長方形形状であり、長手方向の 2辺に相当す る、向力い合う 2つのエッジ 909x' 909yを有する。また、ゲート電極 911の（データ信 号線方向に）向かい合う 2つのエッジ 91 lx · 91 lyから等距離だけ内側にあって該ェ ッジに沿う線上に、薄膜部 909の各エッジ 909x' 909yが位置している。
[0108] ここで、上記第 1のドレイン電極部 926は薄膜部 909のエッジ 909xと重畳するよう に形成されるとともに、上記第 2のドレイン電極部 936は薄膜部 909のエッジ 909yと 重畳するように形成されて！ヽる。
[0109] 本構成においても、薄膜部 909は、これと重畳するゲート電極 911を利用して形成 される。例えば、薄膜部 909を形成するフォトリソグラフイエ程において、ゲート電極 9 11をマスクとする背面露光を行って薄膜部 909が形成される。これにより、薄膜部 90 9がゲート電極 911に対して整合される。
[0110] 次に、本実施形態に係る液晶表示装置について説明する。
[0111] 図 9は、本液晶表示装置の概略構成を示すブロック図である。図 9に示すように、液 晶表示装置 509は、 YZC分離回路 500、ビデオクロマ回路 501、 AZDコンバータ 502、液晶コントローラ 503、本アクティブマトリクス基板を有する液晶パネル 504、バ ックライト駆動回路 505、ノ ックライト 506、マイコン 507、および階調回路 508を備え ている。
[0112] 液晶表示装置 509で表示する画像信号や映像信号 (単に「映像信号」と記載する） は、 YZC分離回路 500に入力され、輝度信号および色信号に分離される。これら輝 度信号および色信号は、ビデオクロマ回路 501にて光の 3原色である R'G 'Bに対応 するアナログ RGB信号に変換される。さらに、このアナログ RGB信号は、 AZDコン バータ 502にてデジタル RGB信号に変換され、液晶コントローラ 503に入力される。
[0113] この液晶コントローラ 503に入力されたデジタル RGB信号は、液晶コントローラ 503 力も液晶パネル 504に入力される。液晶パネル 504には、液晶コントローラ 503から 所定のタイミングでデジタル RGB信号が入力されると共に、階調回路 508から RGB 各々の階調電圧が供給される。また、ノ ックライト駆動回路 505によりバックライト 506 を駆動させ、液晶パネル 504に光を照射する。これにより、液晶パネル 504は画像や 映像を表示する。また、上記各処理を含め、液晶表示装置 509全体の制御はマイコ ン 507によって行われる。
[0114] 上記映像信号としては、テレビジョン放送に基づく映像信号、カメラにより撮像され た映像信号、インターネット回線を介して供給される映像信号など、様々な映像信号 を挙げることができる。
[0115] また、本発明の液晶表示装置 509は、図 10に示すように、テレビジョン放送を受信 して映像信号を出力するチューナ部 600と接続することにより、チューナ部 600から 出力された映像信号に基づいて映像 (画像)表示を行うことが可能になる。この場合 、液晶表示装置 509とチューナ部 600とでテレビジョン受像機 601となる。
[0116] 図 11は、テレビジョン受像機 601の各構成を別々にした状態の概略構成を示す斜 視図である。図 11に示すように、テレビジョン受像機 601は、前筐体 602と後筐体 60 3との間に、液晶表示装置 509、チューナ部 600および電源回路 604等を格納し、ス タンド 605が取り付けられた構成を有して 、る。
[0117] 〔実施の形態 2〕
上記のとおり、本願構成 1 (薄膜部を、ゲート電極を利用して形成する構成） '本願 構成 2 (向かい合う第 1および第 2のドレイン電極部を備え、第 1のドレイン電極部が薄 膜部の一方のエッジと重畳し、第 2のドレイン電極部が薄膜部のもう一方のエッジと重 畳している構成)それぞれが、基板内における Cgdばらつきの抑制効果をもたらす。 したがって、本願構成 1のみを備えるアクティブマトリクス基板も当然に本発明の実施 の形態に含まれる。
[0118] 本実施の形態に係るアクティブマトリクス基板は、薄膜部がゲート電極を利用して形 成されたものであり、ドレイン電極およびソース電極の形状を問わない。例えば、図 2 3のような従来カゝらある構成でも構わない。以下に、薄膜部を、ゲート電極を利用して 形成する一例を、図 19を用いて説明する。
[0119] まず、透明絶縁性基板 210上にチタン、クロム、アルミニウム、モリブデン、タンタル 、タングステン、銅等の金属またはこれら金属の合金をスパッタリング法等の方法にて 成膜する。そして、この金属膜または合金膜をフォトエッチング法等にて必要な形状 にパターン形成することによってゲート電極 211が形成される（ゲート電極形成工程）
[0120] 次いで、スピンコート法を用いて、ゲート電極 211の上を覆うように SOG材料等を塗 布する (成膜工程)。これにより、第 1ゲート絶縁層 212 (平坦ィ匕膜)が形成される。そ して、第 1ゲート絶縁層 212上にネガ型のフォトレジスト 251を塗布した後に (塗布ェ 程）、第 1のフォトマスク 250を用いて露光を行う（第 1露光工程)。第 1のフォトマスク 2 50はゲート電極 211よりも大き!/、（幅の広!、；)ものを使用する（図 19の（a) )。
[0121] さらに、透明絶縁性基板 210側から露光を行う（第 2露光工程)。これにより、ゲート 電極 211をマスクとした露光が行われる（図 19の（b) )。その後、現像を施す（図 19の (c) )。これにより、フォトレジスト 251は、ゲート電極 211に整合したパターンとなる（現 像パター-ング工程)。次いで、ドライエッチングを行うことにより、ゲート電極 211に 整合して第 1ゲート絶縁層 212が除去される（エッチング工程；図 19の（d) )。ドライエ ツチングは、例えば、四フッ化水素（CF )と酸素（O )との混合ガスを用いて行うこと
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ができる。
[0122] その後、第 2ゲート絶縁層をプラズマ CVD (化学的気相成長法)等によって成膜す る（図 19の（e) )。
[0123] このように、ゲート電極 211をマスクとした背面露光を行い、ゲート電極 211に整合 するように第 1ゲート絶縁層 212を除去し、そこに第 2ゲート絶縁層 213を成膜する（ 自己整合を行う）ことで、ゲート電極 211に整合された薄膜部 209を形成することがで きる。
[0124] なお、第 2ゲート絶縁層 213の成膜に連続して、高抵抗半導体層および低抵抗半 導体層をプラズマ CVD等によって形成しておき、その後、データ信号線、ソース電極 、およびドレイン電極を、任意の形状（図 23のような従来力もある構成でも構わない） にてパター-ング形成する。最後に、ソース電極およびドレイン電極のパターンをマ スクにして、高抵抗半導体層および低抵抗半導体層を、ドライエッチング (チャネルェ ツチング)すれば TFTが形成される。
[0125] このように、実施の形態 2によれば、薄膜部 209がゲート電極 211に対して整合され 、ゲート電極 211とゲート絶縁膜 230の薄膜部 209 (図 19の（e)参照）との位置関係 が基板内でばらつくことを回避できる。これにより、基板内における Cgd (ゲート電極 およびドレイン電極間に形成される寄生容量)のばらつきを抑制することができる。こ れにより、本アクティブマトリクス基板を用いた液晶パネルの表示品位を向上させるこ とがでさる。
[0126] 〔実施の形態 3〕
上記のとおり、本願構成 1および本願構成 2それぞれが、基板内における Cgdばら つきの抑制効果をもたらす。したがって、本願構成 2のみを備えるアクティブマトリクス 基板も当然に本発明の実施の形態に含まれる。
[0127] 本実施の形態に係るアクティブマトリクス基板は、向かい合う第 1および第 2のドレイ ン電極部を備え、第 1のドレイン電極部が薄膜部の一方のエッジと重畳し、第 2のドレ イン電極部が薄膜部のもう一方のエッジと重畳している構成 (例えば、図 4·図 6 (a) · 図 12〜15のような形状)であれば良ぐ上記薄膜部の形成には、任意の方法 (従来 の方法含む）を用いれば良 、。
[0128] 以下に、ドレイン電極 薄膜部間のァライメントズレと、 Cgd変化量および AVd差と の関係について具体例を挙げて説明する。図 7はドレイン電極 薄膜部間のァラィメ ントズレと、ァライメントズレ 0、すなわち設計値での Cgd基準での Cgd差との関係を 示すグラフである。図 8は、ドレイン電極一薄膜部間のァライメントズレと AVd差との 関係を示すグラフである。図 8同様にァライメントズレ 0、すなわち設計値を基準として ある。
[0129] 図 7および図 8では、従来型チャネル型 TFT (直線状チャネル型 TFT 図 23参照） と、本願構成 2に係る対称構造チャネル型 TFT (例えば、図 4参照）とを比較している 。なお、図 7および図 8では、各 TFT共に、チャネル長が 4 mであり、チャネル幅が 68 μ mであり、 Cgdを形成するゲート絶縁層の厚さが 400nm (4000 A)であって比 誘電率が 7. 0であり、このゲート絶縁層下に位置するもう一層のゲート絶縁層（SOG 絶縁層）の厚さが 2 m (20000 A)であって比誘電率が 4. 0であり、ドレイン電極お よび画素電極に力かる全容量 Cpixが 1. 5pFである条件下で、ゲート電極とドレイン 電極のァライメントズレに対する Cgd変化量を図示したものである。
[0130] 上記ドレイン電極および画素電極に力かる全容量 Cpixとは、対向電極との容量 C1 c、保持容量配線との容量 Ccs、走査信号線及びゲート電極との容量 Cgd、データ信 号線との容量 Csdで構成される容量であり、 Cpix = Clc + Ccs + Cgd + Csdで表さ れる。
[0131] また、図 8は、図 7の縦軸の Cgd差を、走査信号線電位が ON力も OFFに変化した 際におけるドレイン電位の変化量 AVdに変換したものである。走査信号線電位の変 化を 40Vの条件で、ァライメントズレ 0 μ mを設計での中央値とし AVd変化量の基準 としてグラフ化している。なお、図 7および図 8に示すように、各 TFTは、 ± 1.
程度のァライメントズレ量の範囲ではほぼ直線状の関係となっている。
[0132] 従来の TFTは直線状チャネル型 TFTが主として用いられていた力 図 7に示すよう に、直線状チャネル型 TFTは Cgd変化量が大きい。また、直線状チャネル型 TFTは 、図 8に示すように、同じァライメントズレ量でも相対的な AVd差が大きい。図 8から表 示不良の基準となる AVd差 (すなわち最適対向電位差） lOOmVの範囲での許容さ れるァライメントズレ量を計測すると約 0. 35 mとなる。
[0133] 高精細化が進むと Cpixに対して必要な TFTのチャネル幅が大きくなり、直線状チ ャネル型 TFTでは許容ァライメントズレ量が小さくなり工程管理がより困難になる。す なわち、フル HDTV等の高精細機種への適用は困難と 、える。
[0134] これに対して、対称構造チャネル型 TFTでは、図 7および図 8に示すように、 AVd 差の傾きが改善されている。ドレイン電極および第 1ゲート絶縁層（SOG絶縁膜)の 形状が共に対称構造 (バタフライ構造）になっているため、ゲート電極、ドレイン電極、 SOG絶縁膜の相対的ァライメント位置がどのような場合であっても Cgdの増減を補償 しあうこととなり、 Cgdの総量はほとんど変化することがない（図 7)。
[0135] このように、実施の形態 3によれば、ドレイン電極の位置ずれ (特に、チャネル形成 方向のずれ）に対して、 2つのドレイン電極部間で薄膜部との重畳面積を補償し合う（ 図 20 ·図 21も参照のこと)。これにより、基板内における Cgdのばらつきを抑制するこ とができる。これにより、本アクティブマトリクス基板を用いた液晶パネルの表示品位を 向上させることができる。
[0136] 以下に、ドレイン電極とゲート電極との間に形成される寄生容量 Cgdの画素間ばら つきが表示 (輝度）に与える影響について説明しておく。
[0137] 寄生容量 Cgdのばらつきは、走査信号線 (ゲート電極）の電位が ON力も OFFに変 化した際におけるドレイン電位の変化量 Δ Vdのばらつきとなつて現れる。
[0138] 液晶表示装置は一般に交流駆動しており、対向電位を Vcomとしてドレイン電位を Vdとすると、 Vcom>Vdおよび Vcomく Vdの 2つの状態が存在することとなる。ただ し、 AVdは、走査信号線 (ゲート電極)の電位変化に起因する変化量であるため、電 位変化の方向は負の方向のみとなる。
[0139] 液晶層に印加される電位を Vicとすると、 Vic =Vd— Vcomの関係にある。すなわ ち、 Vcomく Vdと Vcom>Vdの 2つの状態における Vicの絶対値を揃えることによつ て、両状態での明るさを同じにしてフリッカー等の表示不具合を抑制する必要がある 。このような表示不具合を抑制する方法としては、 Vcomの電位を調整する方法が考 えられる (対向調整)。 [0140] しかしながら、液晶表示装置の全ての表示領域で Vic ( =Vd— Vcom)の絶対値を 揃えることは以下の理由により困難である。すなわち、 TFTを作成する場合には上述 のように露光処理を行って 、るが、大型の液晶パネルに用いるアクティブマトリクス基 板を作成する場合には、通常、一つの層（レイヤー）をパターユングするためにフォト レジストを露光処理する際、パネル全体を一括して露光処理することはできず、複数 回に分けて (複数の領域に分けて)露光処理を必要とする。この場合、複数回に分け て各露光処理して作成した TFTを全て同一の仕上がりにすることは困難であり、ァク ティブマトリクス基板を形成する各層の位置関係（ァライメント）が各露光処理に対応 した領域毎に異なってしまう。すなわち、各露光処理でドレイン電極とゲート電極との ァライメントズレが生じる。
[0141] つまり、各露光領域においてドレイン電極とゲート電極に形成される Cgd等の容量 値が異なるため、 Vicの正負の絶対値を揃えるための最適な対向電位 Vcomが各露 光領域に対応する画素領域毎に異なることになる。ところが、液晶パネルの構造上、 対向電位 Vcomを印加する対向電極は一枚の共通電極であるため、 Vcomは共通 の電位しか設定できず、露光処理に対応する画素領域毎に Vcomの電位を調整す ることは困難である。
[0142] このため、全ての表示領域で Vicの絶対値を揃えることは困難であり、必然的に各 露光領域に対応する画素領域毎に Vicの正負の絶対値差はある程度有することとな る。これにより、各露光領域に対応する画素領域の最適な対向電位と設定した共通 の対向電位との差 (最適対向ズレ)の大きさによって、画素領域毎に輝度が異なる状 態が発生してしまい、この画素領域毎での輝度差が大きい場合には、表示ムラや白 黒帯、液晶パネル左右での輝度傾斜と 、つた表示不良が生じてしまう。
[0143] 図 16は、異なる露光領域に対応する画素領域毎におけるドレイン電位の波形を示 すグラフである。図 16に示すように、異なる露光領域に対応する画素領域 Aおよび 画素領域 Bでは、最適対向電位が異なるため、パネル対向電位 Vcomが共通の電 位であるため、 Vicの絶対値を同じにすることはできない。従って、画素領域毎に輝 度が異なる状態が発生してしまう。なお、図 16に示す明暗はノーマリブラック採用時 のものである。 [0144] 次に、最適対向ズレに対する輝度変化について説明する。図 17は、最適対向ズレ に対する輝度変化を示すグラフである。各露光領域に対応した複数の画素領域毎に 最適な対向電位は異なるものの、図 17に示すように、輝度は最適対向ズレに対して ほぼ 2次関数に近い関係を有している。これは、最適対向（電位)ズレ量が正負で同 一の場合を比較すると、 Vicが正極性の時間領域での明るさと、負極性の時間領域 での明るさとは、最適対向電位のずれる方向によってその明暗が正負極性で入れ替 わるだけで明暗そのものの大きさは変わらず、全体の見え方としての輝度は同じにな るカゝらである。
[0145] 画素領域毎の最適対向電位は TFTの仕上がり具合で決まる。つまり、設定される パネル対向電位は、各画素領域の最適対向電位の分布、すなわち画面全体の全露 光処理におけるァライメントズレの仕上がり分布力 決定される。例えば、 2回の露光 (2ショットの露光）のみで作成可能なパネルサイズであれば両露光領域の最適対向 電位の平均をパネルの設定対向電位とすれば明るさは釣り合うこととなる。しかしパ ネルサイズの大型化により一つの層をパター-ングするために多数回の露光処理が 必要になると、パネル固体間の設定対向電位のばらつきやパネル左右の輝度傾斜 を抑えるためにァライメントズレ分布の中心をより厳密に管理する必要がある。ただし 、隣接する画素領域同士の最適対向電位がパネルの設定対向電位に対して同極性 側に偏り、最適対向ズレの差がそのまま輝度差に反映されてしまう場合には問題とな る。このため、露光条件の管理には隣接する露光領域間でのァライメントズレ範囲の 指定が必要となる。
[0146] 特に隣接する露光領域に対応する画素領域同士の最適対向電位の差が約 100m Vより大きい場合、表示不良が顕著である。製造上の仕上がりばらつきが表示におよ ぼす影響を抑えるための方策が必要となる。また、液晶パネルの大型化、高精細化、 高周波数化に伴い、液晶パネル全体の負荷が非常に大きくなつてきている。特に TF Tの大型化は走査信号線、データ信号線のクロス容量の増加を招き、それら信号線 の信号遅延を大きくさせて 、る。負荷を下げる方策も必要となって 、る。
[0147] 図 17では、各露光領域に対応する画素領域での最適対向ズレを〇ゃ©で示して いる。〇ゃ©の各組は、各露光領域に対応した隣接する画素領域における輝度およ び最適対向ズレを示している。◎に示すように、隣接する画素領域における最適対 向ズレが異なる極性にずれて ヽる場合 (最適対向電位が設定パネル対向電位に対 して異なる極性にずれている場合）、各画素領域における最適対向電位差が 100m Vより大きくても許容輝度差内に収まることとなる。
[0148] 一方、〇に示すように、隣接する露光領域に対応する画素領域における最適対向 ズレが同じ極性にずれている場合 (最適対向電位が設定パネル対向電位に対して 同じ極性にずれている場合）には、各画素領域における最適対向電位差が lOOmV 以内でないと許容輝度差内に収まらない。換言すれば lOOmV以内であれば許容輝 度差内に収まることとなる。
[0149] 次に、マルチ画素構造（図 12参照）での最適対向ズレに対する輝度変化について 説明する。図 18は、最適対向ズレに対する輝度変化を示すグラフである。図 18では 、〇および◎が同一画素領域を示し、△および Xが隣接する露光領域に対応する 同一画素領域を示す。また、各画素領域において白抜きおよび塗りつぶしが、一画 素を構成する副画素を示す。
[0150] 図 18に示すように、マルチ画素技術を用いた場合には、同じ露光領域に対応する 画素領域内において、 2つの副画素に対応する 2つの最適対向ズレ領域が含まれる 。また、一方の副画素側の TFTにおける Cgdが大きくなると共に AVdが大きくなり、 もう一方の副画素側の TFTにおける Cgdが小さくなると共に AVdが小さくなる。
[0151] 従って、変化方向は逆であるものの、両 TFTにおける Δ Vd変化量は等しいため、 同一露光領域に対応する画素領域の最適対向電位はァライメントズレによって変化 することはない。これは全ての層（レイヤー）の露光処理工程において同様である。す なわち、ゲート電極やドレイン電極の線幅の仕上がりが画素領域内で同じである場合 には、画素領域内の最適対向電位とパネル対向電位とは一致する。
[0152] このため、マルチ画素の場合、輝度はァライメントズレ量の大きさで決まり、ァラィメ ントズレ方向には関係しない。従って、マルチ画素構造でない通常の画素電極の場 合には、露光条件の管理には隣接する露光領域間でのァライメントズレ範囲の指定 が必要となるものの、マルチ画素の場合には、ァライメントズレの許容範囲のみ管理 すればよいこととなる。 [0153] 上記各実施の形態では液晶表示装置を例に挙げて説明したが、これに限定される ものではない。例えば、カラーフィルタ基板と、該カラーフィルタ基板と対向するように 配置された本発明のアクティブマトリクス基板とを備え、各基板間に有機 EL層を配置 した有機 EL表示装置などの他の表示装置でも適用可能である。また、液晶表示装 置や有機 EL表示装置以外であっても、アクティブマトリクス基板で構成される表示装 置であれば、本発明は適用可能である。また、本実施形態で示した表示装置および テレビジョン受像機は、他の実施形態に記載のアクティブマトリクス基板にも適用可 能である。
[0154] 本発明のアクティブマトリクス基板は、透明な絶縁体基板上に、複数の走査配線、 信号配線を形成し、上記走査配線と上記信号配線との積層間には SOG膜が積層さ れており、上記走査配線、信号配線の交差部近傍に TFTが形成されたアクティブマ トリタス基板において、上記 TFTは、走査線上または走査線に電気的に接続された ゲート電極上に形成され、上記走査線上または走査線に電気的に接続されたゲート 電極上の SOG膜を除去し、上記 SOG抜きを含むようにゲート絶縁層、半導体層、半 導体接合層が形成され、上記半導体接合層上には、信号配線と電気的に接続され たソース電極、画素電極と電気的に接続されたドレイン電極が積層され、走査線また はゲート電極上の SOG抜きの外周とドレイン電極とのクロス部が対となる構造をもつ TFTをもつものであると表現することもできる。
[0155] また、上記 SOG抜きの幅が、上記 TFTが形成された走査線またはゲート電極の幅 より狭い構成としてもよい。また、ゲート絶縁層成膜後に SOG成膜を行う構成としても よい。
[0156] また、本発明の液晶表示装置は、上記アクティブマトリクス基板と対になる絶縁性基 板間に液晶を封入した構成である。なお、本発明の表示装置は、上記アクティブマト リクス基板と対になる絶縁性基板間に自発光材料を封入した構成としてもょ ヽ。
[0157] 本発明は上述した各実施形態に限定されるものではなぐ請求項に示した範囲で 種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適 宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 産業上の利用可能性 本発明のアクティブマトリクス基板は、 TFT等のアクティブ素子を有するものであり、 液晶表示装置や EL表示装置等のアクティブマトリクス型表示装置に好適である。

Claims

請求の範囲
[1] 複数のトランジスタを備えるアクティブマトリクス基板であって、
各トランジスタのゲート電極を覆うゲート絶縁膜が、各ゲート電極と重畳する部分に 、膜厚が小さくなつた薄膜部を有しており、
該薄膜部は、これと重畳するゲート電極をマスクとして利用することにより形成され て 、ることを特徴とするアクティブマトリクス基板。
[2] 各トランジスタは、ソース電極およびその両側に配された第 1および第 2のドレイン 電極部を有し、
上記薄膜部は向かい合う 2つのエッジを有する形状であり、上記第 1のドレイン電極 部がその一方のエッジと重畳し、上記第 2のドレイン電極部力もう一方のエッジと重畳 していることを特徴とする請求項 1記載のアクティブマトリクス基板。
[3] 複数のトランジスタを備えるアクティブマトリクス基板であって、
各トランジスタのゲート電極を覆うゲート絶縁膜が、各ゲート電極と重畳する部分に 、膜厚が小さくなつた薄膜部を有しており、
各トランジスタは、ソース電極およびその両側に配された第 1および第 2のドレイン 電極部を有し、
上記薄膜部が向か 、合う 2つのエッジを有する形状であるとともに、上記第 1のドレ イン電極部がその一方のエッジと重畳し、上記第 2の電極部力もう一方のエッジと重 畳して 、ることを特徴とするアクティブマトリクス基板。
[4] 上記第 1および第 2のドレイン電極部が互いに線対称の形状であることを特徴とす る請求項 2または 3記載のアクティブマトリクス基板。
[5] 上記第 1および第 2のドレイン電極部の対称軸上に上記ソース電極が伸びているこ とを特徴とする請求項 2または 3記載のアクティブマトリクス基板。
[6] 各ゲート電極は向かい合う 2つのエッジを有する形状であり、このゲート電極の各ェ ッジ上に、上記薄膜部の各エッジが位置することを特徴とする請求項 2または 3記載 のアクティブマトリクス基板。
[7] 各ゲート電極は向かい合う 2つのエッジを有する形状であり、このゲート電極の各ェ ッジから略等距離だけ内側にあって各エッジに沿う線上に、上記薄膜部の各エッジ が位置していることを特徴とする請求項 2または 3記載のアクティブマトリクス基板。
[8] 上記ソース電極は向かい合う第 1および第 2のソース電極部力 なり、
この第 1および第 2のソース電極部間に、第 3のドレイン電極部が設けられているこ とを特徴とする請求項 2または 3記載のアクティブマトリクス基板。
[9] 上記ゲート絶縁膜は複数のゲート絶縁層からなり、
上記薄膜部においては少なくとも 1つのゲート絶縁層が薄く形成されていることを特 徴とする請求項 2または 3記載のアクティブマトリクス基板。
[10] 上記ゲート絶縁膜は複数のゲート絶縁層からなり、薄膜部において 1以上のゲート 絶縁層を有し、他の部分においてそれより多いゲート絶縁層を有することを特徴とす る請求項 2または 3記載のアクティブマトリクス基板。
[11] 上記他の部分においては、最下層のゲート絶縁層が平坦ィ匕膜であることを特徴と する請求項 10に記載のアクティブマトリクス基板。
[12] 上記平坦ィ匕膜がスピンオンガラス (SOG)材料カゝらなることを特徴とする請求項 11 に記載のアクティブマトリクス基板。
[13] 上記平坦ィ匕膜の基板面に接する部分の厚みが、基板面に形成されるゲート電極よ りも大き ヽことを特徴とする請求項 11に記載のアクティブマトリクス基板。
[14] ゲート絶縁膜における上記各エッジ近傍が順テーパ形状であることを特徴とする請 求項 2または 3記載のアクティブマトリクス基板。
[15] 上記薄膜部は長方形形状であり、長手方向の 2辺が薄膜部の上記 2つのエッジに 相当することを特徴とする請求項 2または 3記載のアクティブマトリクス基板。
[16] 第 1および第 2のドレイン電極部は、薄膜部の上記エッジ方向に延伸する形状であ ることを特徴とする請求項 2または 3記載のアクティブマトリクス基板。
[17] 第 1および第 2のドレイン電極部はそれぞれ、上記薄膜部のエッジ方向に延伸する 延伸部と、該延伸部よりソース電極力 離れる向きに伸びる連結部とを備え、 上記延伸部が薄膜部上に位置するとともに連結部が薄膜部のエッジと重畳し、該 連結部の上記エッジ方向の幅力 延伸部の上記エッジ方向の幅より小さいことを特 徴とする請求項 2または 3記載のアクティブマトリクス基板。
[18] 上記ゲート電極は長方形形状であり、長手方向の 2辺がゲート電極の上記 2つのェ ッジに相当することを特徴とする請求項 6記載のアクティブマトリクス基板。
[19] 有機物を含むゲート絶縁層を備えることを特徴とする請求項 10に記載のアクティブ マトリクス基板。
[20] 各画素領域に、ソース電極およびゲート電極を共通とする、第 1および第 2のトラン ジスタを有し、
第 1のトランジスタが有する第 1のドレイン電極部と、第 2のトランジスタが有する第 2 のドレイン電極部とが向かい合うとともに、この第 1および第 2の電極部間に上記ソー ス電極が設けられ、
各ゲート電極を覆うゲート絶縁膜は、該ゲート電極と重畳する部分に、膜厚が小さく なった薄膜部を有しており、
上記薄膜部が向か 、合う 2つのエッジを有する形状であるとともに、上記第 1のドレ イン電極部がその一方のエッジと重畳し、上記第 2の電極部力もう一方のエッジと重 畳して 、ることを特徴とするアクティブマトリクス基板。
[21] 複数のトランジスタを備えるアクティブマトリクス基板であって、
各トランジスタのゲート電極を覆うゲート絶縁膜が、各ゲート電極と重畳する部分に 、膜厚が小さくなつた薄膜部を有しており、
該薄膜部は、これと重畳するゲート電極に整合して ヽることを特徴とするアクティブ マトリクス基板。
[22] 請求項 1〜21のいずれか 1項に記載のアクティブマトリクス基板を備えることを特徴 とする表示装置。
[23] 請求項 22に記載の表示装置と、テレビジョン放送を受信するチューナ部とを備えて V、ることを特徴とするテレビジョン受像機。
[24] 基板上にゲート電極を形成するゲート電極形成工程と、
上記ゲート電極を覆うゲート絶縁膜を成膜する成膜工程と、
上記ゲート絶縁膜上にネガ型のフォトレジストを塗布する塗布工程と、
上記フォトレジストが塗布されている面側カゝら露光を行う第 1露光工程と、 上記ゲート電極をマスクとして基板側カゝら露光を行う第 2露光工程と、
上記フォトレジストを現像してパターユングする現像パター-ング工程と、 上記パターユングされたフォトレジストをマスクとして上記ゲート絶縁膜をエッチング するエッチング工程と、を含むことを特徴とするアクティブマトリクス基板の製造方法。
[25] アクティブマトリクス基板のゲート絶縁膜に、周りより膜厚が小さい薄膜部をゲート電 極と重畳するように形成する、ゲート絶縁膜形成方法であって、
基板上のゲート電極を覆うように第 1ゲート絶縁層を形成する工程と、
該第 1ゲート絶縁層上にフォトレジストを塗布し、ゲート電極をマスクとして基板側か ら露光を行う工程と、
上記フォトレジストをパターユングし、これをマスクとして上記第 1ゲート絶縁層をエツ チングする工程と、を含むことを特徴とするゲート絶縁膜形成方法。
[26] 第 1ゲート絶縁層をゲート電極までエッチングした後、露出したゲート電極および残 つた第 1ゲート絶縁層の上に、第 2ゲート絶縁層を形成することを特徴とする請求項 2
5記載のゲート絶縁膜形成方法。
[27] 第 1ゲート絶縁層がスピンオンガラス（SOG)材料カゝらなることを特徴とする請求項 2
5記載のゲート絶縁膜形成方法。
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