WO2006022259A1 - アクティブマトリクス基板およびそれを備えた表示装置 - Google Patents

アクティブマトリクス基板およびそれを備えた表示装置 Download PDF

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insulating layer
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matrix substrate
region
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Yoshihiro Okada
Wataru Nakamura
Atsushi Ban
Shoji Okazaki
Hiromitsu Katsui
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Sharp Kabushiki Kaisha
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    • G02F1/136286—Wiring, e.g. gate line, drain line

Definitions

  • the present invention relates to an active matrix substrate used for a liquid crystal television, a liquid crystal monitor, a notebook personal computer, and the like.
  • the present invention also relates to a display device including an active matrix substrate.
  • Liquid crystal display devices are characterized by being thin and have low power consumption, and are widely used in various fields.
  • an active matrix type liquid crystal display device provided with a switching element such as a thin film transistor (referred to as “TFT”) for each pixel has a high contrast ratio, excellent response characteristics, and high performance. Therefore, it is used in TVs, monitors, and notebook computers, and its market scale has been expanding in recent years.
  • TFT thin film transistor
  • an active matrix substrate used in an active matrix type liquid crystal display device a plurality of scanning wirings and a plurality of signal wirings intersecting these scanning wirings through an insulating film are formed.
  • a thin film transistor for switching the pixel is provided in the vicinity of the intersection between the signal line and the signal wiring.
  • parasitic capacitance formed at the intersection of the scanning wiring and the signal wiring (referred to as “parasitic capacitance”) causes a reduction in display quality, and thus the parasitic capacitance is preferably small.
  • Patent Document 1 the width of the scanning wiring and the signal wiring is made narrower than the other parts at these intersections, thereby reducing the area of the intersections and reducing the parasitic capacitance formed at the intersections. Disclose methods to reduce.
  • Patent Document 1 Japanese Patent Laid-Open No. 5-61069
  • the present invention has been made in view of the above problems, and an object of the present invention is to be formed at an intersection of a scanning wiring and a signal wiring that is accompanied by an increase in wiring resistance and a decrease in driving ability of a switching element. It is an object of the present invention to provide an active matrix substrate and a display device including the active matrix substrate capable of reducing the capacity.
  • An active matrix substrate includes a substrate, a plurality of scanning wirings formed on the substrate, an insulating film covering the plurality of scanning wirings, and the insulating film through the insulating film.
  • a plurality of pixel electrodes that can be electrically connected to the corresponding signal wiring, wherein the insulating film includes a first insulating layer and a second insulating layer.
  • the first insulating layer is formed of an insulating material containing an organic component, and the multilayer insulating film is not formed with the first insulating layer in at least a part of a region overlapping the switching element. It has a low lamination area, which achieves the above objective.
  • the first insulating layer is formed below the second insulating layer.
  • the second insulating layer is made of an inorganic insulating material.
  • each of the plurality of switching elements corresponds to a semiconductor layer including a channel region and a gate electrode electrically connected to the corresponding scanning wiring.
  • a thin film transistor having a source electrode electrically connected to the signal wiring and a drain electrode electrically connected to the corresponding pixel electrode.
  • the multilayer insulating film has the low stacked region in a region overlapping at least the channel region.
  • the second insulating layer is formed on substantially the entire surface of the substrate, and a part of the second insulating layer is located between the gate electrode and the semiconductor layer. And it functions as a gate insulating film.
  • an edge of the gate electrode is covered with the first insulating layer.
  • the surface of the multilayer insulating film on the signal wiring side is recessed in the low lamination region, and the semiconductor layer is the channel region of the multilayer insulating film.
  • the semiconductor layer is formed so as to cover a region where the first insulating layer of the multilayer insulating film is formed.
  • the active matrix substrate according to the first aspect of the present invention includes a plurality of auxiliary capacitance lines formed on the substrate, and the plurality of auxiliary capacitance lines via the insulating film. And a plurality of opposing auxiliary capacitance electrodes, wherein the multilayer insulating film has the low lamination region also between the auxiliary capacitance wiring and the auxiliary capacitance electrode.
  • an edge of the auxiliary capacitance line is covered with the first insulating layer.
  • the multilayer insulating film has the low stacked region in a part of a region overlapping the signal wiring.
  • the multilayer insulating film has the low lamination region at an intersection between the signal wiring and the scanning wiring.
  • the multilayer insulating film has a slope surrounding the low stacked region overlapping the signal wiring, and the slope is flat in a direction in which the signal wiring extends.
  • a first portion that is substantially perpendicular to a direction in which the signal wiring extends, and an inclination angle of the first portion with respect to the main surface of the substrate is the same as that described above with respect to the main surface of the substrate. It is larger than the inclination angle of the second part.
  • the active matrix substrate according to the first aspect of the present invention includes an interlayer insulation formed by a photosensitive material cover so as to cover the plurality of signal wirings and the plurality of switching elements.
  • a plurality of pixel electrodes formed on the interlayer insulating film, and each of the plurality of pixel electrodes is connected to the corresponding switching element in a contact hole formed in the interlayer insulating film;
  • the multilayer insulating film does not have the low stacked region in a region overlapping the contact hole.
  • the active matrix substrate according to the first aspect of the present invention has a plurality of pixel regions arranged in a matrix, and each of the plurality of pixel regions has the plurality of pixel regions.
  • Each of the pixel electrodes is provided.
  • an active matrix substrate according to the first aspect of the present invention is arranged in a display area defined by the plurality of pixel areas, and around the display area, and the plurality of pixels
  • the multilayer insulating film has the ring-shaped low stacked region in the vicinity of the outer periphery of each of the plurality of pixel regions.
  • An active matrix substrate includes a substrate, a plurality of scanning wires formed on the substrate, an insulating film covering the plurality of scanning wires, and the insulating film through the insulating film.
  • a plurality of thin film transistors that are formed on the substrate and operate in response to signals applied to the corresponding scanning lines; and the plurality of thin film transistors, A plurality of pixel electrodes that can be electrically connected to the corresponding signal wiring, and each of the plurality of thin film transistors includes a gate electrode electrically connected to the corresponding scanning wiring and the corresponding signal
  • a source electrode electrically connected to the wiring and a drain electrode electrically connected to the corresponding pixel electrode;
  • An active matrix substrate having a rain electrode wherein the insulating film is a multilayer insulating film including a first insulating layer and a second insulating layer, and the first insulating layer is made of an insulating material containing an organic component.
  • the gate electrode is formed of a conductive layer different from the plurality of scanning lines on the first insulating layer, and is formed on the first insulating layer. It is electrically connected to the corresponding scanning wiring through the provided contact hole, whereby the above object is achieved.
  • the second insulating layer is made of an inorganic insulating material.
  • the second insulating layer is formed so as to cover the gate electrode, and a part of the second insulating layer functions as a gate insulating film.
  • the active matrix substrate according to the second aspect of the present invention includes a plurality of auxiliary capacitance lines formed on the first insulating layer, and the second auxiliary capacitance lines connected to the second auxiliary capacitance lines.
  • an active matrix substrate according to the second aspect of the present invention has a plurality of pixel regions arranged in a matrix, and each of the plurality of pixel regions has the plurality of pixel regions.
  • Each of the pixel electrodes is provided.
  • an active matrix substrate according to a second aspect of the present invention is arranged in a display area defined by the plurality of pixel areas, and around the display area, and the plurality of pixels A non-display region provided with a plurality of terminals to which signals for driving the region are input, and the multi-layer insulating film does not display the low stacked region without the first insulating layer being formed. It has almost the whole area.
  • the multilayer insulating film includes a first insulating layer formed on the multilayer insulating film V, and a ring-shaped low stacked region in the vicinity of the outer periphery of each of the plurality of pixel regions.
  • the first insulating layer is thicker than the second insulating layer and has a relative dielectric constant lower than that of the second insulating layer.
  • the thickness of the first insulating layer is not less than 1.0 / zm and not more than 4.0 m.
  • the relative dielectric constant of the first insulating layer is 4.0 or less.
  • the first insulating layer is formed of a spin-on glass (SOG) material having a Si—O—C bond as a skeleton.
  • SOG spin-on glass
  • the first insulating layer is formed of a spin-on glass (SOG) material having a Si—C bond as a skeleton.
  • SOG spin-on glass
  • the first insulating layer is formed of a spin-on glass (SOG) material including a filler formed of silica.
  • SOG spin-on glass
  • each of the plurality of scanning wirings has a wiring layer formed of Ti or TiN at least on the insulating film side.
  • the active matrix substrate according to the present invention has a plurality of shield electrodes extending substantially parallel to the plurality of signal lines.
  • the plurality of shield electrodes are arranged so as to overlap edges of the plurality of pixel electrodes.
  • a display device includes an active matrix substrate having the above-described configuration, and a display medium layer disposed on the active matrix substrate, thereby achieving the above-described object.
  • the display device further includes a counter substrate facing the active matrix substrate via the display medium layer, and the display medium layer is a liquid crystal layer. .
  • the insulating film covering the scanning wiring is a multilayer insulating film having a first insulating layer and a second insulating layer, and the first insulating layer is an insulating film containing an organic component. Since it is made of a material, the capacitance formed at the intersection of the scanning wiring and the signal wiring can be reduced.
  • the multilayer insulating film has a low stacked region in which the first insulating layer is not formed in at least a part of the region overlapping the switching element. The driving capability of the switching element will not decrease.
  • the gate electrode of the thin film transistor is formed on the first insulating layer.
  • the driving capability of the thin film transistor (switching element) is reduced because it is formed from a conductive layer different from the scanning wiring and is electrically connected to the scanning wiring through the contact hole provided in the first insulating layer. Shina.
  • FIG. 1 is a top view schematically showing a liquid crystal display device 100 according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing a liquid crystal display device 100, and is a view showing a cross section taken along 2A-2A ′ in FIG.
  • FIG. 3 (a) to (c) are cross-sectional views schematically showing the TFT substrate 100a of the liquid crystal display device 100, respectively, 3A-3A 'line, 3B-3B' line, 3C in FIG. — A diagram showing a cross section taken along line 3C '.
  • FIG. 4] (a) to (f) are process cross-sectional views schematically showing the manufacturing process of the TFT substrate 100a.
  • FIG. 5 is a cross-sectional view schematically showing a liquid crystal display device 700 in which a first insulating layer is selectively provided at an intersection between a scanning wiring and a signal wiring.
  • FIG. 6 is a top view schematically showing a liquid crystal display device 200 according to a second embodiment of the present invention.
  • FIG. 7 is a cross-sectional view schematically showing a liquid crystal display device 200, and is a view showing a cross section taken along line 7A-7A ′ in FIG.
  • FIG. 8] (a) to (c) are cross-sectional views schematically showing the TFT substrate 200a of the liquid crystal display device 200, which are 8A-8A, line, 8B-8B, line, 8C in FIG. — 8C, showing a section along the line.
  • FIG. 9] (a) to (f) are process cross-sectional views schematically showing a manufacturing process of the TFT substrate 200a.
  • FIG. 10 is a top view schematically showing a TFT substrate 200a.
  • FIG. 11 is a cross-sectional view schematically showing a first insulating layer in which an organic SOG material force including silica filler is also formed.
  • FIG. 12 is a flowchart showing a procedure for evaluating crack resistance.
  • FIG. 13 is a top view schematically showing a liquid crystal display device 300 according to a third embodiment of the present invention.
  • FIG. 14 (a) to (d) are cross-sectional views schematically showing the TFT substrate 300a of the liquid crystal display device 300, respectively, 14A-14A, line, 14B-14B, line, 14C— in FIG.
  • FIG. 14C is a diagram showing a cross section taken along the line 14D-14D ′.
  • FIG. 15 is a top view schematically showing another liquid crystal display device 300 ′ according to the third embodiment of the present invention.
  • FIG. 16 (a) to (d) are cross-sectional views schematically showing the TFT substrate 300a ′ of the liquid crystal display device 300 ′, and each of the lines 16A-16A ′, 16B-16B, 16C-16C, line, 16D is a diagram showing a cross section along the line 16D '.
  • FIG. 17 is a top view schematically showing a liquid crystal display device 400 according to a fourth embodiment of the present invention.
  • FIG. 18 (a) to (d) are cross-sectional views schematically showing the TFT substrate 400a of the liquid crystal display device 400, and are respectively 18A-18A, line, 18B-18B, line, 18C— in FIG.
  • FIG. 18C is a diagram showing a cross section along the line 18D-18D ′.
  • FIG. 19 is a top view schematically showing a liquid crystal display device 500 according to a fifth embodiment of the present invention.
  • FIG. 20 (a) to (d) are cross-sectional views schematically showing the TFT substrate 500a of the liquid crystal display device 500, respectively, 20A-20A, line, 20B-20B, line, 20C— in FIG. It is a figure which shows the cross section along 20C, line, and 20D-20D 'line.
  • FIG. 21 A diagram showing a cross-sectional structure in a case where the multilayer insulating film does not have a low lamination region overlapping the signal wiring, and corresponds to FIG. 20 (d).
  • FIG. 22 is a top view schematically showing a liquid crystal display device 500.
  • FIG. 22 is a top view schematically showing a liquid crystal display device 500.
  • FIG. 23 (a) and (b) are diagrams for explaining the preferred inclination angle of the slope of the multilayer insulating film, and are cross-sections taken along lines 23A-23A, line 23B-23B 'in Figure 22, respectively.
  • FIG. 23 is diagrams for explaining the preferred inclination angle of the slope of the multilayer insulating film, and are cross-sections taken along lines 23A-23A, line 23B-23B 'in Figure 22, respectively.
  • FIG. 24 (a) is a diagram schematically showing a state where a conductive piece formed due to a pattern defect is connected to a signal wiring, and (b) is a state in which the signal wiring is disconnected.
  • the model FIG. 24 (a) is a diagram schematically showing a state where a conductive piece formed due to a pattern defect is connected to a signal wiring, and (b) is a state in which the signal wiring is disconnected.
  • FIG. 25 is a diagram showing an example of a mask pattern for controlling the inclination angle of the inclined surface of the multilayer insulating film.
  • FIG. 26 is a view showing another example of a mask pattern for controlling the inclination angle of the slope of the multilayer insulating film.
  • FIG. 27 (a) to (c) are diagrams for explaining the reason why the inclination angle of the slope can be controlled by using the mask pattern shown in FIG. 25 or FIG.
  • FIG. 28 is a top view schematically showing a liquid crystal display device 600 according to a sixth embodiment of the present invention.
  • FIG. 29 (a) to (c) are cross-sectional views schematically showing the TFT substrate 600a of the liquid crystal display device 600, respectively, 29A-29A, line, 29B-29B, line, 29C- 29C is a diagram showing a cross section along the line.
  • FIG. 30 is a top view schematically showing a liquid crystal display device 700 according to a seventh embodiment of the present invention.
  • FIG. 31 (a) to (d) are cross-sectional views schematically showing the TFT substrate of the liquid crystal display device 700, respectively, 31A-31A, line, 31B-31B, line, 31C-31C in FIG. , Line, 31D—A diagram showing a cross section along line 31D ′.
  • FIG. 32 is a top view schematically showing a liquid crystal display device 800 according to an eighth embodiment of the present invention.
  • FIG. 33 (a) to (c) are cross-sectional views schematically showing the TFT substrate 800a of the liquid crystal display device 800, respectively, 33A—33A, line, 33B—33B, line, 33C— in FIG. 33C is a diagram showing a cross-section along the line.
  • FIG. 34 (a) to (g) are process cross-sectional views schematically showing the manufacturing process of the TFT substrate 800a, showing a cross section along line 34A-34A in FIG.
  • FIG. 35 (a) and (b) are diagrams showing examples of TFTs provided in each pixel region.
  • FIG. 36 (a) and (b) are diagrams showing examples of TFTs provided in each pixel region.
  • Substrate transparent insulating substrate
  • Multilayer insulating film Multilayer insulating film
  • TFT substrate Active matrix substrate
  • FIG. 1 and 2 show a liquid crystal display device 100 according to this embodiment.
  • FIG. 1 is a top view schematically showing one pixel region of the liquid crystal display device 100, and
  • FIG. 2 shows 2A— in FIG.
  • FIG. 2 is a cross-sectional view taken along line 2A ′.
  • the liquid crystal display device 100 includes an active matrix substrate (hereinafter referred to as "TFT substrate”) 100a, a counter substrate (also referred to as “color filter substrate”) 100b facing the TFT substrate 100a, and a gap between them. And a liquid crystal layer 60 provided.
  • TFT substrate active matrix substrate
  • counter substrate also referred to as “color filter substrate”
  • liquid crystal layer 60 provided.
  • the TFT substrate 100a includes a transparent insulating substrate (eg, a glass substrate) 10, a plurality of scanning wirings 11 formed on the substrate 10, an insulating film 12 covering these scanning wirings 11, and an insulating film 12 A plurality of signal wirings 13 intersecting with the scanning wirings 11 are provided.
  • a transparent insulating substrate eg, a glass substrate
  • a plurality of scanning wirings 11 formed on the substrate 10
  • an insulating film 12 covering these scanning wirings 11
  • an insulating film 12 covering these scanning wirings 11
  • a plurality of signal wirings 13 intersecting with the scanning wirings 11 are provided.
  • the TFT substrate 100a further includes, for each pixel region, a thin film transistor (TFT) 14 that operates in response to a signal applied to the corresponding scanning wiring 11, and a TFT as a switching element.
  • TFT thin film transistor
  • the pixel electrode 15 which can be electrically connected to the corresponding signal wiring 13 via 14 is provided.
  • the counter substrate 100b includes a transparent insulating substrate (for example, a glass substrate) 50 and a counter electrode 51 that is formed on the substrate 50 and faces the pixel electrode 15.
  • the counter substrate 100b further includes a color filter.
  • the liquid crystal layer 60 changes its orientation state according to the voltage applied between the pixel electrode 15 and the counter electrode 51, and thereby displays light by modulating the light passing through the liquid crystal layer 60. Done.
  • liquid crystal layers for various display modes can be widely used. For example, a TN (Twisted Nematic) mode liquid crystal layer using optical rotation or an ECB (Electrically Controlled Birefringence) mode liquid crystal layer using birefringence can be used.
  • the VA (Vertically Aligned) mode can achieve a high contrast ratio.
  • the VA mode liquid crystal layer is typically obtained by providing vertical alignment layers on both sides of a liquid crystal layer containing a liquid crystal material having negative dielectric anisotropy.
  • FIG. 3 is a cross-sectional view taken along line 3A-3A 'in FIG. 1
  • FIG. 3 (b) is a cross-sectional view taken along line 3B-3B' in FIG. 1
  • FIG. 3 is a cross-sectional view taken along line 3C-3C ′ in FIG.
  • the TFT 14 of the TFT substrate 100a includes a gate electrode 14G electrically connected to the scanning wiring 11, a source electrode 14S electrically connected to the signal wiring 13, and A drain electrode 14D electrically connected to the pixel electrode 15;
  • the TFT 14 has a stacked structure in which a gate electrode 14G, a gate insulating film 16, an intrinsic semiconductor layer (hereinafter also simply referred to as “semiconductor layer”) 17, and an impurity-added semiconductor layer 18 are stacked in order from the lower layer.
  • the source region 17a and the drain region 17b of the semiconductor layer 17 are electrically connected to the source electrode 14S and the drain electrode 14D through the impurity-doped semiconductor layer 18 that functions as a contact layer.
  • the region between the source region 17a and the drain region 17b functions as the channel region 17c
  • the impurity-added calo semiconductor layer 18 is present on the upper surface of the channel region 17c.
  • the TFT substrate 100a is opposed to the plurality of auxiliary capacitance lines 20 formed on the substrate 10 and the plurality of auxiliary capacitance lines 20 with the insulating film 12 interposed therebetween.
  • the TFT substrate 100a employs a so-called Cs On Com structure.
  • the auxiliary capacitance line 20 is formed by patterning the same conductive film as the scanning line 11 and the gate electrode 14G.
  • the auxiliary capacitance electrode 21 is formed by patterning the same conductive film as the signal wiring 13, the source electrode 14S, and the drain electrode 14D, and the drain electrode 14D force is also extended as shown in FIG. Conductive part It is electrically connected to the drain electrode 14D of the TFT 14 through the material 22.
  • An interlayer insulating film 19 is formed so as to cover the TFT 14 and the signal wiring 13 described above, and the pixel electrode 15 is formed on the interlayer insulating film 19. As shown in FIG. 3B, the pixel electrode 15 is connected to the auxiliary capacitance electrode 21 in the contact hole 19 ′ formed in the interlayer insulating film 19, and the drain electrode 14D of the TFT 14 is connected via the auxiliary capacitance electrode 21. Is electrically connected.
  • the insulating film 12 covering the scanning wiring 11 is a multilayer insulating film including a first insulating layer 12a and a second insulating layer 12b. It is.
  • the first insulating layer 12a is formed below the second insulating layer 12b, and is formed from an insulating material containing an organic component.
  • the second insulating layer 12b is formed of an inorganic insulating material such as SiN or SiO.
  • the first insulating layer 12a is formed on most of the substrate 10 including the intersection of the scanning wiring 11 and the signal wiring 13, but FIG. ), The insulating film 12 and TFT 14 are not formed in the overlapping portion.
  • the second insulating layer 12b is formed on substantially the entire surface of the substrate 10, and is also formed in a portion where the insulating film 12 and the TFT 14 overlap. A portion of the second insulating layer 12b located between the gate electrode 14G and the semiconductor layer 17 functions as the gate insulating film 16.
  • the multilayer insulating film 12 has the low stacked region 12R in which the first insulating layer 12a is not formed in the region overlapping the TFT. In FIG. 1, the low lamination region 12R is shown as a region surrounded by a broken line.
  • the first insulating layer 12a is not formed between the auxiliary capacitance line 20 and the auxiliary capacitance electrode 21, and only the second insulating layer 12b is formed.
  • the insulating film 12 covering the scanning wiring 11 is a multilayer insulating film including the first insulating layer 12a and the second insulating layer 12b.
  • the multilayer insulating film 12 has a low stacked region 12R in which the first insulating layer 12a is not formed, a region overlapping the TFT 14, or between the auxiliary capacitance line 20 and the auxiliary capacitance electrode 21. For this reason, the scanning wiring 11 and the communication without lowering the driving capability of the TFT14 or lowering the capacitance value of the auxiliary capacitance are connected. The capacitance formed at the intersection with the signal wiring 13 can be reduced.
  • the first insulating layer 12a is preferably thicker than the second insulating layer 12b. It is preferable that the relative dielectric constant is lower than 12b.
  • the second insulating layer 12b that also functions as the gate insulating film 16 is typically 0.2 / z m to 0.4.
  • the thickness of the first insulating layer 12a is preferably 1. O / zm or more and 4.0 m or less, and the relative dielectric constant of the first insulating layer 12a is 4.0 or less. It is preferable.
  • a spin-on glass material (V, so-called organic SOG material) containing an organic component can be preferably used, and in particular, a Si-O-C bond is used as a skeleton.
  • SOG materials and SOG materials having a Si—C bond as a skeleton can be preferably used.
  • the SOG material is a material that can form a glass film (silica-based film) by a coating method such as spin coating.
  • the organic SOG material is easy to form a thick film with a low relative dielectric constant. By using the organic SOG material, the relative dielectric constant of the first insulating layer 12a is lowered and the first insulating layer 12a is thickened. It is easy to form.
  • SOG materials having a Si—O—C bond as a skeleton include the materials disclosed in Japanese Patent Laid-Open No. 2001-98224 and Japanese Patent Laid-Open No. 6-240455, and IDW, 03, Proceedings Collection, page 617. DDI 100 made by Toray 'Dowcoung' Silicone Co., Ltd. can be used. Further, as the SOG material having a Si—C bond as a skeleton, for example, a material disclosed in Japanese Patent Laid-Open No. 10-102003 can be used.
  • a molybdenum (Mo) film, an aluminum (A1) film, and a molybdenum (Mo) film are stacked in this order on an insulating substrate 10 such as a glass substrate by a sputtering method.
  • a gate electrode 14G is formed as shown in FIG. 4 (a).
  • the scanning wiring 11 and the auxiliary capacitance wiring 20 are also formed at the same time.
  • the thickness of the MoZAlZMo laminated film is 150 nm, 200 nm, and 50 nm in order of the upper layer force.
  • an organic SOG material is applied onto the substrate 10 using a spin coating method, and then the pre-coating is performed.
  • a predetermined portion of the first insulating layer 12a, specifically the gate is formed using photolithography as shown in FIG. The portion that overlaps the electrode 14G and the vicinity thereof, and the portion that overlaps the auxiliary capacitance wiring 20 and the vicinity thereof are removed.
  • the organic SOG material is first applied to a thickness of 1.5 m, then pre-beta for 5 minutes at 150 ° C using a hot plate, and then 350 ° using an oven. By performing post-beta for 1 hour at C, the first insulating layer 12a having a relative dielectric constant of 2.5 is formed.
  • a SiN film, an amorphous silicon (a—Si) film, and an n + amorphous silicon (n + a—Si) film are successively deposited by using the CVD method, and then an a—Si film, na—Si By patterning the film using photolithographic technology (removing a part of the n + a-Si film and a-Si film by dry etching), the second insulating layer 12b ( The — portion functions as a gate insulating film 16), and an island-shaped semiconductor structure (semiconductor active layer region) composed of the intrinsic semiconductor layer 17 and the doped semiconductor layer 18.
  • a second insulating layer 12b having a thickness of 0.4 m and a relative dielectric constant of 7.0 is formed, and an intrinsic semiconductor layer 17 having a thickness of about 50 nm to 200 nm and an impurity-doped semiconductor layer 18 having a thickness of about 40 nm are formed.
  • a Mo film, an A1 film, and a Mo film are formed in this order by a sputtering method, and the laminated film is patterned by a photolithography technique, whereby a source electrode 14S, a drain electrode 14D, and a signal wiring 13 are formed. Then, the auxiliary capacitance electrode 12 is formed.
  • the impurity-doped semiconductor layer 18 is formed by dry etching using the source electrode 14S and the drain electrode 14D as a mask. Remove. Note that when the impurity-added semiconductor layer 18 is removed, the surface of the intrinsic semiconductor layer 17 is also thinly etched.
  • an interlayer insulating film 19 having a thickness of about 150 nm to 700 nm is formed so as to cover almost the entire surface of the substrate 10 by depositing SiN using the CVD method. Thereafter, a contact hole 19 ′ is formed by using a photolithography technique.
  • a film having a thickness of about 1.0 / ⁇ ⁇ to 3. O / zm may be formed using an organic insulating material (for example, a photosensitive resin material) as the material of the interlayer insulating film 19.
  • the interlayer insulating film 19 is made of SiN It may have a laminated structure in which a film formed of an inorganic insulating material cover and a film formed of the organic insulating material cover described above are stacked.
  • an ITO film having a thickness of lOOnm is formed using a sputtering method, and this ITO film is patterned using a photolithography technique (wet etching is used for etching). Then, a pixel electrode 15 is formed as shown in FIG. Note that the material of the pixel electrode 15 is not limited to the transparent conductive material such as ITO exemplified here, and a metal material having light reflectivity such as A1 may be used.
  • the TFT substrate 100a is completed.
  • a multilayer insulating film 12 including the first insulating layer 12a having a thickness of 0.4 / ⁇ ⁇ and a relative dielectric constant of 7.0 is formed. Therefore, the capacitance value per unit area of the capacitor formed at the intersection of the scanning lines 11 and signal lines 13, 1.
  • Ru 48 X 10- 5 pFZ m 2 der.
  • a gate insulating film having a thickness of 0.0 and a relative dielectric constant of 7.0 between the scanning wiring and the signal wiring (corresponding to the first insulating layer 12a of the present embodiment). )
  • the value of capacitance formed at the intersection Has been reduced to less than 1/10.
  • the capacitance value can be greatly reduced even at the intersection of the scanning wiring 11 and the pixel electrode 15. it can.
  • the multilayer insulating film 12 has the low-layer region 12R in which the first insulating layer 12a is not formed, the first insulating layer 12a is mostly on the substrate 10. Is formed.
  • a configuration in which the first insulating layer 12a is selectively provided only at the intersection between the scanning wiring 11 and the signal wiring 13 as in the liquid crystal display device 700 shown in FIG. a configuration in which the first insulating layer 12a is selectively provided only at the intersection between the scanning wiring 11 and the signal wiring 13 as in the liquid crystal display device 700 shown in FIG.
  • the distance between the signal wiring 13 and the counter electrode 51 is shorter than the configuration shown in FIG. 2 so that the comparative force between FIG. 2 and FIG. 5 is also increased.
  • the capacitance value formed between the signal wiring 13 and the counter electrode 51 increases.
  • the first insulating layer 12 a is formed in addition to the intersection between the scanning wiring 11 and the signal wiring 13 to form the signal wiring 13 and the counter electrode 51. It is possible to reduce the capacitance formed between the scanning wiring 11 and the signal wiring 13 without increasing the capacitance. it can.
  • FIG. 5 shows a configuration in which the first insulating layer 12a is formed above the second insulating layer 12b.
  • the first insulating layer 12a is formed from an insulating material containing an organic component.
  • the first insulating layer 12a thus formed may be deteriorated by dry etching when forming the signal wiring 13 and the like.
  • the first insulating layer 12a is formed below the second insulating layer 12b as in the present embodiment, the first insulating layer 12a is formed during the dry etching for forming the signal wiring 13 and the like. Since the layer 12a is covered with the second insulating layer 12b, deterioration of the first insulating layer 12a can be prevented.
  • the liquid crystal display device 200 in the present embodiment will be described with reference to FIGS. 6, 7, and 8 (a) to 8 (c). Hereinafter, differences from the liquid crystal display device 100 according to Embodiment 1 will be mainly described.
  • the TFT substrate 200 a of the liquid crystal display device 200 is different from the TFT substrate 100 a of the liquid crystal display device 100 in the arrangement of the low lamination region 12 R of the multilayer insulating film 12.
  • the multilayer insulating film 12 of the TFT substrate 200a has a low stacked region 12R in which the first insulating layer 12a is not formed in a portion overlapping the channel region 17c.
  • the first insulating layer 12a covers the edge of the gate electrode 14G that is not removed in all regions on the gate electrode 14G.
  • the first insulating layer 12a is removed in all regions on the auxiliary capacitance wiring 20 and covers the edge of the auxiliary capacitance wiring 20 that does not necessarily exist. Yes.
  • the insulating film 12 covering the scanning wiring 11 is a multilayer insulating film including the first insulating layer 12a and the second insulating layer 12b. Furthermore, the multilayer insulating film 12 However, since the low stacked region 12R where the first insulating layer 12a is not formed has a portion that overlaps the channel region 17c or between the auxiliary capacitance line 20 and the auxiliary capacitance electrode 21, the driving capability of the TFT 14 is reduced. It is possible to reduce the capacitance formed at the intersection of the scanning wiring 11 and the signal wiring 13 without a decrease in the capacitance value of the auxiliary capacitance.
  • the edge of the gate electrode 14G and the etching of the auxiliary capacitance line 20 are further increased. Is covered with the first insulating layer 12a. Employing such a configuration provides the advantages described below.
  • an edge portion of a scanning wiring layer (a generic term for elements formed of the same conductive film as the scanning wiring and the scanning wiring) and a signal wiring layer (signal wiring and signal wiring). Leakage of current tends to occur between the wiring and a generic name of elements formed from the same conductive film. Specifically, leakage occurs between the edge portion of the gate electrode and the source and drain electrodes, and leakage between the edge portion of the auxiliary capacitance wiring and the auxiliary capacitance electrode.
  • the cause of the leakage described above is that protrusions (called hillocks) are likely to be formed at the edge portion when patterning the conductive film to be the scanning wiring layer, and that the gate is formed on the scanning wiring layer by CVD or the like.
  • the covering property is likely to deteriorate at the edge portion.
  • the scanning wiring layer (the gate electrode 14G and the auxiliary capacitance line 20) It is possible to suppress the occurrence of leakage without forming the edge portion in a tapered shape. Therefore, the processing capacity of the patterning process can be improved. In addition, it is necessary to form the edge part in a tapered shape (the gate electrode 14G and the auxiliary capacitance wiring 20 may have side surfaces substantially perpendicular to the substrate surface), so that the scanning wiring layer itself is made thicker. Is also easy.
  • the surface of the multilayer insulating film 12 on the side of the signal wiring 13 is recessed in the low lamination region 12R, but in this embodiment, as shown in FIG. 6 and FIG.
  • the semiconductor layer 17 is formed so as to cover the low stacked region 12R of the multilayer insulating film 12 and run over a region where the first insulating layer 12a is formed.
  • a conductive film is formed on an insulating substrate 10 such as a glass substrate by using a sputtering method, and this conductive film is patterned by using a photolithography technique, so that it is shown in FIG. 9 (a).
  • the gate electrode 14G is formed.
  • the scanning wiring 11 and the auxiliary capacitance wiring 20 are also formed at the same time.
  • an organic SOG material is applied onto the substrate 10 using a spin coating method, followed by pre-baking and post-beta forming the first insulating layer 12a, and then FIG. 9 (b)
  • a predetermined portion of the first insulating layer 12a that is, a portion overlapping the gate electrode 14G and a portion overlapping the auxiliary capacitance wiring 20 are removed by using a photolithography technique.
  • the removal is performed so as to leave the first insulating layer 12a on the edge portion of the gate electrode 14G and on the edge portion of the auxiliary capacitance wiring 20.
  • an inorganic insulating film, an intrinsic semiconductor film, and an impurity-added semiconductor film are successively deposited using a CVD method, and then the intrinsic semiconductor film and the impurity-added semiconductor film are deposited using a photolithography technique.
  • a photolithography technique By patterning, as shown in FIG. 9 (c), an island composed of the second insulating layer 12b (the portion functions as the gate insulating film 16), the intrinsic semiconductor layer 17 and the impurity-doped semiconductor layer 18 is formed.
  • a semiconductor structure is formed.
  • a conductive film is formed by a sputtering method, and the conductive film is patterned by a photolithography technique, thereby forming a source electrode 14S, a drain electrode 14D, a signal wiring 13 and an auxiliary capacitance electrode 12. To do.
  • the impurity-doped semiconductor layer 18 is formed by dry etching using the source electrode 14S and the drain electrode 14D as a mask. Remove. Note that when the impurity-added semiconductor layer 18 is removed, the surface of the intrinsic semiconductor layer 17 is also thinly etched. Subsequently, as shown in FIG. 9 (e), the interlayer insulating film 19 is formed so as to cover almost the entire surface of the substrate 10 by using the CVD method, and then the contact hole 19 is formed by using the photolithography technique. 'Form.
  • an ITO film is formed using a sputtering method, and this ITO film is patterned using a photolithography technique, thereby forming a pixel electrode 15 as shown in FIG. 9 (f). . In this way, the TFT substrate 200a is completed.
  • a film on which an organic SOG material force is also formed generally tends to generate cracks that are susceptible to mechanical stress and thermal stress.
  • the first insulating layer 12a is formed from an organic SOG material, the first insulating layer 12a is not formed in the non-display area 2, as shown in FIG.
  • the laminated region 12R is preferably provided on almost the entire surface of the non-display region 2.
  • the non-display area 2 is arranged around the display area 1 defined by a plurality of pixel areas arranged in a matrix, and is also called a frame area.
  • the non-display area 2 is provided with a plurality of terminals to which signals for driving the pixel area are input, and a gate driver 30 and a source driver 40 are connected to these terminals. Since stress is easily applied to the non-display area 2 in the mounting process and the substrate cutting process, the occurrence of cracks can be suppressed by not forming the first insulating layer 12a in the non-display area 2.
  • the above-described cracks are more likely to occur as the first insulating layer 12a is thickened and as the substrate becomes larger.
  • the inventor of the present application has conducted a detailed study on the relationship between the occurrence of cracks and the material of the first insulating layer 12a, and as a result, using an SOG material containing a filler (silica filler) formed from silica. It is possible to suppress the occurrence of cracks and to easily form a thick first insulating layer 12a on a large active matrix substrate.
  • FIG. 11 schematically shows a cross-sectional structure of the first insulating layer 12a in which an organic SOG material force including a silica filler is also formed.
  • the first insulating layer 12a has a configuration in which silica filler 12al is dispersed in a matrix (base material) 12a2 formed of an organic SOG material.
  • the silica filler 12al relieves stress, thereby suppressing the occurrence of cracks. Therefore, the first insulating layer 12a is formed on a thick substrate on a large substrate. Easy to do.
  • the particle size of silica filler 12al is typically ⁇ !
  • the mixing ratio of the silica filler 12al in the first insulating layer 12a is typically 20 volume% to 80 volume%.
  • an organic SOG material containing a silica filler for example, LNT-025 manufactured by Catalyst Kasei Co., Ltd. can be used.
  • Table 1 shows the results of evaluation of crack resistance of organic SOG films containing silica filler and organic SOG films not containing silica filler.
  • a glass substrate Corning 1737 having a size force of 360 mm X 465 mm was used.
  • the crack resistance evaluation was performed according to the procedure shown in FIG. Specifically, first apply the SOG material on the sample substrate, and then pre-beta for 4 minutes at 180 ° C. Subsequently, an SOG film is formed by performing post-beta for 1 hour at 350 ° C. in a nitrogen atmosphere, and then the substrate on which the SOG film is formed is held at 350 ° C. for 1 hour in a nitrogen atmosphere. When rapidly cooled, a burning cycle test was conducted.
  • the TFT substrate 300a included in the liquid crystal display device 300 according to the present embodiment is substantially the same as the TFT substrate 200a of the liquid crystal display device 200 according to the second embodiment, as shown in FIGS. 13 and 14 (a) to (c). It has almost the same configuration. However, as shown in FIG. 13 and FIG. 14 (d), the TFT substrate 300a of the liquid crystal display device 300 has a plurality of shield electrodes 23 extending substantially in parallel with the signal wirings 13 in that It is different from the TFT substrate 200a of the display device 200.
  • the shield electrode 23 in the present embodiment is formed by patterning the same conductive film as the scanning wiring 11.
  • the shield electrode 23 is connected to the auxiliary capacitance wiring 20 and is given a constant potential.
  • the shield electrode 23 when the shield electrode 23 is provided, it is possible to guide an electric force line from the pixel electrode 15 to the signal wiring 13 to the shield electrode 23, and between the pixel electrode 15 and the signal wiring 13. Can prevent the formation of the capacitance. Therefore, it is possible to suppress the potential of the pixel electrode 15 from fluctuating due to the influence of the potential of the signal wiring 13. That is, the shield electrode 23 has a function of shielding the pixel electrode 15 from the electric field generated by the signal wiring 13.
  • the shield electrode 23 is shown in Fig. 14 (d).
  • the pixel electrode 15 is disposed closer to the signal wiring 13 than the edge portion.
  • this region can be obtained by providing a light-shielding body (also called a black matrix) on the counter substrate side.
  • a light-shielding body also called a black matrix
  • FIG. 14 (d) by arranging the shield electrode 23 so as to overlap the edge of the pixel electrode 15, the width of the light shield on the opposite substrate side can be reduced. As a result, the aperture ratio and transmittance of the liquid crystal display device are improved.
  • FIGS. 15 and 16 (a) to 16 (d) show another liquid crystal display device 300 'in the present embodiment.
  • the TFT substrate 300a ′ of the liquid crystal display device 300 ′ is different from the TFT substrate 300a of the liquid crystal display device 300 described above in the arrangement of the low lamination region 12R of the multilayer insulating film 12.
  • the TFT substrate 300a ' As shown in FIGS. 16 (a) and 16 (b), there is a low stacked region 12R that overlaps the channel region 17c or between the auxiliary capacitance line 20 and the auxiliary capacitance electrode 21.
  • a low stacked region 12R is formed along the outer periphery of the pixel region. That is, the multilayer insulating film 12 of the TFT substrate 300a ′ has a ring-shaped low stacked region 12R in the vicinity of the outer periphery of the pixel region.
  • the first insulating layer 12a is divided by the groove (low lamination region 12R) in units of pixel regions, so that cracks due to thermal stress are unlikely to occur even in a large substrate.
  • the TFT substrate 400a included in the liquid crystal display device 400 of the present embodiment is substantially the same as the TFT substrate 300a of the liquid crystal display device 300 of the third embodiment, as shown in FIGS. 17 and 18 (a) to (c). It has almost the same configuration.
  • the TFT substrate 400a of the liquid crystal display device 400 is arranged so that the low lamination region 12R of the multilayer insulating film 12 also overlaps part of the signal wiring 13, as shown in FIG. 17 and FIG. 18 (d). In contrast, this is different from the TFT substrate 300a of the liquid crystal display device 300.
  • the multilayer insulating film 12 in the present embodiment is obtained by replacing the low-layer region 12R where the first insulating layer 12a is not formed with the channel region of the TFT 14 as shown in FIGS. 17, 18 (a), and (b). 17 and between the auxiliary capacitance wiring 20 and the auxiliary capacitance electrode 21, and also in part of the region overlapping the signal wiring 13 as shown in FIGS. 17 and 18 (d). is doing.
  • the first insulating layer 12a of the low stacked region 12R that overlaps a part of the signal wiring 13 is removed in a slit shape during the process of patterning the first insulating layer 12a.
  • the signal wiring 13 and the signal wiring 13 can be compared with each other as shown in Fig. 14 (d) and Fig. 18 (d).
  • the distance between the pixel electrode 15 and the distance between the signal wiring 13 and the counter electrode 51 can be increased. Therefore, the signal wiring 13
  • the capacity formed between the element electrode 15 and the capacity formed between the signal wiring 13 and the counter electrode 51 can be reduced.
  • the low lamination region 12R of the multilayer insulating film 12 is arranged so as to overlap a part of the signal wiring 13, but as shown in FIG. 17 and FIG. 18 (c).
  • the low stack area 12R is not arranged at the intersection between the signal wiring 13 and the scanning wiring 11 or at the intersection between the signal wiring 13 and the auxiliary capacitance wiring 20, but the signal wiring 13 and the scanning wiring 11.
  • the capacitance formed between and the signal wiring 13 and the capacitance formed between the auxiliary capacitance wiring 20 are reduced in the same manner as the liquid crystal display device 300 in the third embodiment.
  • the interlayer insulating film 19 covering the TFT 14 and the signal wiring 13 is formed of a coating type material (for example, an acrylic resin or an organic SOG material).
  • a coating type material for example, an acrylic resin or an organic SOG material.
  • a slit-like low lamination region 12R is provided so as to overlap with a part of the signal wiring 13.
  • the inventors of the present application have examined that the flat insulating effect due to the interlayer insulating film 19 can be obtained by setting the width (width in the direction perpendicular to the longitudinal direction) W of the slit-like low lamination region 12R to 30 ⁇ m or less. When could it be so high.
  • the width of the low lamination region 12R exceeds 30 m, the depression formed on the surface of the interlayer insulating film 19 may be large enough to cause a decrease in the contrast ratio.
  • the scanning wiring 13 and the auxiliary capacitance wiring 20 are exemplified as those including the Mo film in the uppermost layer.
  • the inventor of the present application applied the scanning wiring 13, the auxiliary capacitance wiring 20, and the first insulating layer. (Preferably organic SOG material strength is also formed.)
  • the scanning wiring 13 and the auxiliary capacitance wiring 20 have a wiring layer formed of titanium (Ti) or titanium nitride (TiN). It has been found that it is preferable to have it on the insulating film 12 side (for example, when it is a multilayer wiring, it has as the uppermost layer).
  • Table 2 shows the evaluation results of the adhesion between the scanning wiring 13 and the auxiliary capacitance wiring 20 and the first insulating layer 12a by a peel test.
  • “ ⁇ ” indicates that the first insulating layer 12a was not peeled off
  • “ ⁇ ” indicates that the first insulating layer 12a was peeled off depending on the wiring pattern.
  • the TFT substrate 500a included in the liquid crystal display device 500 of the present embodiment is substantially the same as the TFT substrate 400a of the liquid crystal display device 400 of the fourth embodiment, as shown in FIGS. 19 and 20 (a) to (c). It has almost the same configuration.
  • the TFT substrate 500a of the liquid crystal display device 500 is different in that the signal wiring 13 is bent and the shield electrode 23 is not provided as shown in FIGS. 19 and 20 (d). This is different from the TFT substrate 400a of the liquid crystal display device 400.
  • the signal wiring 13 in the present embodiment is bent in a rectangular wave shape, so that the pixel electrode 15 in each pixel region is connected to both adjacent two signal wirings 13. It overlaps with an interlayer insulating film 19 therebetween.
  • this pixel electrode 15 is not electrically connected to the left signal wiring 13 electrically connected via TFT 14! ⁇ ⁇ ⁇ Overlaps both signal wiring 13 on the right side. Further, these two signal wirings 13 are connected to the capacitor Csd formed between one signal wiring 13 and the pixel electrode 15 and the other signal wiring 13.
  • the capacitance Csd formed between the element electrodes 15 is bent so that they are substantially the same.
  • the capacitance Csd and the capacitance Csd are almost equal in each pixel region.
  • the signal wiring 13 is bent so that the capacitance Csd and the capacitance Csd are substantially the same.
  • the signal wiring 13 overlaps the pixel electrode 15, compared with the case where the signal wiring 13 does not overlap the pixel electrode 15, the signal wiring 13 is interposed between the signal wiring 13 and the pixel electrode 15.
  • the capacity to be formed becomes large.
  • the multilayer insulating film is overlapped with a part of the signal wiring 13 (a portion not overlapping the scanning wiring 11 and the auxiliary capacitance wiring 20). Since the twelve low stacked regions 12R are provided, an increase in capacitance can be suppressed as compared with the case where a low stacked region that overlaps the signal wiring 13 is provided as shown in FIG.
  • FIG. 23A is a cross-sectional view taken along the line 23A-23A ′ in FIG. 22, and shows a cross section orthogonal to the direction in which the signal wiring 13 extends.
  • FIG. 23B is a cross-sectional view taken along the line 23B-23B ′ in FIG. 22, and shows a cross section parallel to the direction in which the signal wiring 13 extends.
  • the slope of the multilayer insulating film 12 is parallel to the direction in which the signal wiring 13 extends, as shown in Fig. 23 (a).
  • 23sl hereinafter referred to as the "first part”
  • second part substantially orthogonal to the direction in which the signal wiring 13 extends as shown in FIG. 23 (b).
  • the inclination angle 0 with respect to the main surface of the substrate 10 of the first portion 12sl is relative to the main surface of the substrate 10 of the second portion 12s2. Greater than tilt angle ⁇
  • FIG. 22 shows the conductive piece 24 that remains without being removed when the conductive film to be the signal wiring 13 is patterned.
  • the signal line 13 and other members for example, the conductive member 22 extended by the drain electrode 14D
  • current leakage occurs.
  • the piece 24 is not easily connected to the signal wiring 13 as soon as it is disconnected at the first portion 12sl.
  • the smaller the inclination angle ⁇ force S of the first part 12sl is, as shown in Fig. 24 (a).
  • the low stacked region 12R is provided so as to overlap a part of the signal wiring 13 as in the present embodiment, there is a possibility that the signal wiring 13 may be disconnected at a step near the low stacked region 12R. is there.
  • the inclination angle of the second portion 12s2 is 0 force, and the second portion 12 as shown in FIG. 23 (b).
  • the inclination angle ⁇ of the first portion 12sl is changed to the inclination angle of the second portion 12s2.
  • ⁇ is preferably 60 ° or more. Also, to prevent the signal wiring 13 from breaking
  • the inclination angle 0 of the second portion 12s2 is preferably 40 ° or less.
  • the interlayer insulating film 19 on the signal wiring 13 becomes thin as shown in FIG. Therefore, the effect of reducing the capacitance formed between the signal wiring 13 and the counter electrode 51 by the interlayer insulating film 19 becomes low.
  • the flatness effect due to the interlayer insulating film 19 can be easily obtained, so that the interlayer insulating film 19 on the signal wiring 13 is not easily thinned as shown in FIG. Therefore, the capacitance formed between the signal wiring 13 and the counter electrode 51 can be sufficiently reduced.
  • the inclination angle ⁇ of the first portion 12sl and the inclination angle ⁇ of the second portion 12s2 are, for example, FIG.
  • FIG. 25 and FIG. 26 are diagrams showing examples of photomask patterns used when patterning the first insulating layer 12a using the photolithography technique.
  • the mask patterns shown in FIGS. 25 and 26 correspond to the region where the first insulating layer 12a is to be removed, that is, the light transmitting portion 72 corresponding to the low stacked region 12R and the region where the first insulating layer 12a should remain.
  • the shading part 74 is made up of.
  • the mask pattern is composed of a light shielding portion corresponding to the region where the first insulating layer 12a is to be removed and a light transmitting portion corresponding to the region where the first insulating layer 12a is to remain.
  • the photoresist used is positive or negative, it can be configured in any way.
  • the end portion of the light transmitting portion 72 is formed in a comb shape as shown in an enlarged manner in FIG.
  • the translucent part 72 having a width of 13.5 m
  • comb teeth having a length of 5 m and a width of 1. are provided at an interval of 1.5 m.
  • the end portion of the translucent portion 72 is formed so as to become narrower (that is, sharp) as it approaches the end, as shown in an enlarged manner in FIG.
  • the taper shape of the resist 25 developed on the first insulating layer 12a can be made gentle.
  • highly anisotropic etching for example, dry etching
  • the tapered shape of the resist 25 becomes the first insulation as shown in FIG. Since it is reflected in the taper shape of the layer 12a, the taper shape of the first insulating layer 12a can be made gentle.
  • the resist 25 is peeled off, and then the second insulating layer 12b is formed, and as shown in FIG. 27 (c), the inclination angle ⁇ is small.
  • FIG. 28 and FIGS. 29 (a) to 29 (c) schematically show a liquid crystal display device 600 in the present embodiment.
  • the TFT substrate 600a included in the liquid crystal display device 600 of the present embodiment includes the TFT substrate 500a of the liquid crystal display device 500 according to the fifth embodiment, as shown in FIGS. 28, 29 (a), and (c). It has almost the same configuration.
  • the TFT substrate 600a of the liquid crystal display device 600 has a contact hole 19 in which the low-layer region 12R of the multilayer insulating film 12 is formed in the interlayer insulating film 19, as shown in FIG. 28 and FIG. 29 (b). It is different from the TFT substrate 500a of the liquid crystal display device 500 in that it is arranged so as not to overlap with '.
  • the first insulating layer 12a located below the contact hole 19 ′ is not removed, and the low stacked region 12R of the multilayer insulating film 12 It is arranged so as not to overlap Hall 19 '.
  • the material of the interlayer insulating film 19 preferably has a high transmittance.
  • a material having a high transmittance requires high energy for exposure, and generally requires about ten times the energy of a resist material, although it varies depending on the material and film thickness.
  • the interlayer insulating film 19 becomes thick on the low lamination region 12R of the multilayer insulating film 12 due to the planarization effect. Therefore, if the low stack region 12R is provided so as to overlap the contact hole 19 ′, the The energy required for the exposure process to form tact hole 19 'is further increased, resulting in a longer exposure time and a reduction in processing capacity of the production line.
  • the first insulating layer 12a is left below the contact hole 19 ′, and the low stacked region 12R of the multilayer insulating film 12 is disposed so as not to overlap the contact hole 19 ′.
  • an increase in energy required for exposure can be prevented and the exposure time can be shortened.
  • the liquid crystal display device 700 according to the present embodiment is different from the liquid crystal display device 500 according to the fifth embodiment in that each pixel region is divided into a plurality of subpixel regions.
  • each pixel region P has a first subpixel region SP1 and a second subpixel region SP2 to which different voltages can be applied.
  • the first subpixel region SP1 and the second subpixel region SP2 are provided with TFTs 14a and 14b and subpixel electrodes 15a and 15b, respectively.
  • the gate electrodes of the TFTs 14a and 14b are connected to the same (common) scanning line 11, and the source electrodes of the TFTs 14a and 14b are connected to the same (common) signal line 13.
  • the first subpixel region SP1 and the second subpixel region SP2 are each provided with an auxiliary capacitance composed of the auxiliary capacitance line 20, the auxiliary capacitance electrode 21, and the insulating film 12 therebetween. ing.
  • the auxiliary capacitance wiring 20 constituting the auxiliary capacitance of the first subpixel region SP1 and the auxiliary capacitance wiring 20 constituting the auxiliary capacitance of the second subpixel region SP2 are separate wirings. Since they are electrically independent, different voltages can be supplied.
  • the liquid crystal capacitor (consisting of a sub-pixel electrode, a counter electrode and a liquid crystal layer) and the auxiliary capacitor are electrically connected in parallel. Therefore, the storage capacitor line 20 that forms the storage capacitor of the first subpixel region SP1 is different from the storage capacitor line 20 that forms the storage capacitor of the second subpixel region SP2.
  • the voltage of the subpixel electrode 15a in the first subpixel region SPl and the voltage of the subpixel electrode 15b in the second subpixel region SP2 can be made different from each other. Therefore, the effective voltages applied to the liquid crystal layer 60 in the first subpixel region SP1 and the liquid crystal layer 60 in the second subpixel region SP2 can be made different from each other.
  • the multilayer insulating film 12 in which the low lamination region 12R is arranged at a predetermined position is provided.
  • the capacitance formed at the intersection of the scanning wiring 11 and the signal wiring 13 can be reduced without lowering the driving capability of the TFTs 14a and 14b and lowering the capacitance value of the auxiliary capacitance.
  • the pixel division method is a VA mode (for example, MVA mode or ASM mode) having a wide viewing angle characteristic as disclosed in the above-mentioned JP-A-2004-62146 and JP-A-2004-78157. Therefore, it is preferable that the pixel region P of the liquid crystal display device 700 has a structure capable of performing VA mode display.
  • VA mode for example, MVA mode or ASM mode
  • FIG. 32 and FIGS. 33 (a) to 33 (c) show a liquid crystal display device 800 in the present embodiment.
  • FIG. 32 is a top view schematically showing one pixel area of the liquid crystal display device 800
  • FIGS. 33 (a) to 33 (c) are partial cross-sectional views schematically showing the TFT substrate 800a of the liquid crystal display device 800. It is.
  • the TFT substrate 800a is different from the TFT substrate 300a in Embodiment 3 in that the insulating film 12 covering the scanning wiring 11 'is a multilayer insulating film including the first insulating layer 12a and the second insulating layer 12b. Although common, the positional relationship between the scanning wiring 11 ′ and the gate electrode 14G is different from that of the TFT substrate 300a.
  • the scanning wiring 11 and the gate electrode 14G are formed in the same layer, whereas in the TFT substrate 800a of the present embodiment, the scanning wiring 11 'and the gate electrode are formed.
  • 14G is formed of a different conductive film and formed in different layers. Specifically, the gate electrode 14G is formed on the first insulating layer 12a covering the scanning wiring 11 ′ as shown in FIG. 33 (a), and the first electrode as shown in FIG.
  • the contact hole 12a ′ provided in the insulating layer 12a is electrically connected to the scanning wiring 11 ′.
  • the gate electrode 14G is formed on the first insulating layer 12a, so that only the second insulating layer 12b functions as the gate insulating film 16.
  • the auxiliary capacitance wiring 20 is also formed on the first insulating layer 12a, and the auxiliary capacitance electrode 21 is interposed via the second insulating layer 12b. Facing the auxiliary capacity wiring 20.
  • the insulating film 12 covering the scanning wiring 11 is a multilayer insulating film including the first insulating layer 12a and the second insulating layer 12b. Therefore, the capacitance formed at the intersection between the scanning wiring 11 and the signal wiring 13 can be reduced.
  • the gate electrode 14G and the auxiliary capacitance wiring 20 are formed on the first insulating layer 12a. The capacity value of the auxiliary capacity will not drop.
  • a conductive film is formed on an insulating substrate 10 such as a glass substrate by a sputtering method, and this conductive film is patterned by using a photolithography technique, so that it is shown in FIG. 34 (a). Thus, the scanning wiring 11 ′ is formed.
  • an organic SOG material is applied onto the substrate 10 by using a spin coating method, followed by pre-baking and post-beta forming the first insulating layer 12a, and then FIG. 34 (b) As shown in FIG. 2, a contact hole 12a 'is formed in the portion of the first insulating layer 12a on the scanning wiring 11, using photolithography technology.
  • a conductive film is formed using a sputtering method, and this conductive film is patterned using one photolithography technique, thereby forming a gate electrode 14G as shown in FIG. 34 (c). .
  • a storage capacitor line 20 (not shown) is also formed at the same time.
  • an inorganic insulating film, an intrinsic semiconductor film, and an impurity-added semiconductor film are successively deposited using a CVD method, and then the intrinsic semiconductor film and the impurity-added semiconductor film are patterned using a photolithography technique.
  • the second insulating layer 12b (a part of which functions as the gate insulating film 16), the island composed of the intrinsic semiconductor layer 17 and the doped semiconductor layer 18 is formed.
  • a semiconductor structure is formed.
  • a conductive film is formed by a sputtering method, and this laminated film is patterned by a photolithography technique, thereby forming a source electrode 14S, a drain electrode 14D, a signal wiring 13 and an auxiliary capacitance electrode 21.
  • the impurity-doped semiconductor layer 18 is dry-etched using the source electrode 14S and the drain electrode 14D as a mask. Remove with. Note that when the impurity-added semiconductor layer 18 is removed, the surface of the intrinsic semiconductor layer 17 is also thinly etched.
  • the interlayer insulating film 19 is formed so as to cover almost the entire surface of the substrate 10 by using the CVD method, and then the contact hole 19 using the photolithography technique. 'Form.
  • a transparent conductive film (or a light-reflective conductive film) is formed using a sputtering method, and this conductive film is patterned using a photolithography technique.
  • a pixel electrode 15 is formed as shown in g). In this way, the TFT substrate 400a is completed.
  • the present invention is not limited to the structures exemplified in Embodiments 1 to 8.
  • TFTs with the structure shown in Fig. 35 (a) and (b) and Fig. 36 (a) and (b) may be used as TFTs provided in each pixel area.
  • the TFT 14 shown in FIG. 35 (a) has two drain electrodes 14D, and a source electrode 14S is disposed between the two drain electrodes 14D.
  • the TFT 14 shown in Fig. 35 (b) also has two drain electrodes 14D. As with the TFT14 shown in the figure, it is possible to suppress the change in the gate-drain capacitance when a photomask alignment shift occurs.
  • the rectangular low stacked region 12R is provided so as to overlap the channel region of the TFT 14, whereas in the configuration shown in FIG. 35 (b), the channel region
  • the low lamination region 12R provided so as to overlap with the rectangular shape has a shape in which a part of the rectangle is cut out / cut.
  • the low stacked region 12R has an H shape in which a part of the portion overlapping the source electrode 14S is cut out. Therefore, the first insulating film 12a is formed in a part between the source electrode 14S and the gate electrode 14G in the channel region.
  • the configuration shown in FIG. 35 (b) the configuration shown in FIG. As a result, the gate source capacitance is reduced.
  • the drain electrode 14D is formed in an L shape, so that the drain lead portion is narrowed. As a result, it is possible to suppress changes in the gate-drain capacitance when photomask alignment misalignment occurs.
  • the rectangular low-stack region 12R is provided so as to overlap the channel region of the TFT 14, whereas in the configuration shown in FIG.
  • the low stacked region 12R provided so as to overlap is formed in an L shape so as to overlap with a larger portion of the gate electrode 14G in the channel region. Therefore, in the configuration shown in FIG. 36 (a), there are more semiconductor regions to which a sufficient gate voltage is applied than in the configuration shown in FIG. 36 (b). be able to.
  • the present invention has been described by taking the liquid crystal display device including the liquid crystal layer as the display medium layer and the active matrix substrate for the liquid crystal display device as examples.
  • the present invention is not limited thereto. It is not limited.
  • the present invention is suitably used for an active matrix substrate for various display devices such as an organic EL display device.
  • an active matrix substrate capable of reducing the capacitance formed at the intersection of the scanning wiring and the signal wiring without increasing the wiring resistance or decreasing the driving capability of the switching element, and A display device comprising the same is provided.

Abstract

　配線抵抗の増加やスイッチング素子の駆動能力の低下を伴うことなく、走査配線と信号配線との交差部に形成される容量を低減することが可能なアクティブマトリクス基板およびそれを備えた表示装置を提供する。 　本発明によるアクティブマトリクス基板は、基板と、基板上に形成された走査配線と、走査配線を覆う絶縁膜と、絶縁膜を介して走査配線と交差する信号配線と、基板上に形成され対応する走査配線に印加される信号に応答して動作するスイッチング素子と、スイッチング素子を介して対応する信号配線と電気的に接続され得る画素電極とを備えている。絶縁膜は、第１絶縁層と第２絶縁層とを含む多層絶縁膜である。第１絶縁層は、有機成分を含む絶縁材料から形成されており、多層絶縁膜は、スイッチング素子１４に重なる領域の少なくとも一部に第１絶縁層が形成されていない低積層領域を有している。

Description

明 細 書
アクティブマトリクス基板およびそれを備えた表示装置
技術分野
[0001] 本発明は、液晶テレビ、液晶モニタ、ノートパソコン等に用いられるアクティブマトリ タス基板に関する。また、本発明は、アクティブマトリクス基板を備えた表示装置にも 関する。
背景技術
[0002] 液晶表示装置は、薄型で低消費電力であるという特徴を有し、様々な分野に広く用 いられている。特に、画素ごとに薄膜トランジスタ（「TFT」と称される）などのスィッチ ング素子を備えたアクティブマトリクス型の液晶表示装置は、高いコントラスト比およ び優れた応答特性を有し、高性能であるため、テレビやモニタ、ノートパソコンに用い られており、近年その市場規模が拡大している。
[0003] アクティブマトリクス型液晶表示装置に用いられるアクティブマトリクス基板上には、 複数の走査配線と、これらの走査配線に絶縁膜を介して交差する複数の信号配線と が形成されており、走査配線と信号配線との交差部近傍に画素をスイッチングするた めの薄膜トランジスタが設けられて 、る。
[0004] 走査配線と信号配線との交差部に形成される容量（「寄生容量」と呼ばれる）は、表 示品位の低下の原因となるため、この寄生容量の容量値は小さいことが好ましい。
[0005] そこで、特許文献 1は、走査配線および信号配線の幅をこれらの交差部において 他の部分よりも狭くすることによって、交差部の面積を小さくし、交差部に形成される 寄生容量を低減する手法を開示して 、る。
特許文献 1：特開平 5— 61069号公報
発明の開示
発明が解決しょうとする課題
[0006] し力しながら、局所的とはいえ配線の幅を狭くすることは、配線の抵抗値を高くし、 信号のなまりの原因となってしまう。また、配線の幅を狭くすることは、断線の確率を 高くするので、一般的には、元の幅の 50%程度は確保する必要がある。このため、 上記特許文献 1の手法で交差部の寄生容量を低減するのには限界がある。近年、液 晶表示装置の大型化、高精細化が進んでおり、大型、高精細の液晶表示装置にお いては、配線抵抗の低減のために配線の幅が広くなり、また、配線の交差部が多くな るため、交差部に形成される寄生容量が増大する。そのため、上述した信号のなまり が顕著となる。
[0007] 走査配線と信号配線との交差部に生成される容量を低減する別の手法として、走 查配線を覆う絶縁膜を厚くすることも考えられる力 ボトムゲート型の TFTなどのよう に走査配線を覆う絶縁膜の一部がゲート絶縁膜として機能する場合には、この絶縁 膜を厚くすることは TFTの駆動能力の低下を招いてしまう。
[0008] 本発明は、上記問題に鑑みてなされたものであり、その目的は、配線抵抗の増加 やスイッチング素子の駆動能力の低下を伴うことなぐ走査配線と信号配線との交差 部に形成される容量を低減することが可能なアクティブマトリクス基板およびそれを備 えた表示装置を提供することにある。
課題を解決するための手段
[0009] 本発明の第 1の局面によるアクティブマトリクス基板は、基板と、前記基板上に形成 された複数の走査配線と、前記複数の走査配線を覆う絶縁膜と、前記絶縁膜を介し て前記複数の走査配線と交差する複数の信号配線と、前記基板上に形成され、対 応する前記走査配線に印加される信号に応答して動作する複数のスイッチング素子 と、前記複数のスイッチング素子を介して、対応する前記信号配線と電気的に接続さ れ得る複数の画素電極と、を備えたアクティブマトリクス基板であって、前記絶縁膜は 、第 1絶縁層と第 2絶縁層とを含む多層絶縁膜であり、前記第 1絶縁層は、有機成分 を含む絶縁材料から形成されており、前記多層絶縁膜は、前記スイッチング素子に 重なる領域の少なくとも一部に前記第 1絶縁層が形成されていない低積層領域を有 しており、そのことによって上記目的が達成される。
[0010] ある好適な実施形態において、前記第 1絶縁層は、前記第 2絶縁層の下層に形成 されている。
[0011] ある好適な実施形態において、前記第 2絶縁層は、無機絶縁材料から形成されて いる。 [0012] ある好適な実施形態にぉ 、て、前記複数のスイッチング素子のそれぞれは、チヤネ ル領域を含む半導体層と、対応する前記走査配線に電気的に接続されたゲート電 極と、対応する前記信号配線に電気的に接続されたソース電極と、対応する前記画 素電極に電気的に接続されたドレイン電極とを有する薄膜トランジスタである。
[0013] ある好適な実施形態において、前記多層絶縁膜は、前記低積層領域を少なくとも 前記チャネル領域に重なる領域に有して 、る。
[0014] ある好適な実施形態において、前記第 2絶縁層は、前記基板の略全面に形成され ており、前記第 2絶縁層の一部は、前記ゲート電極と前記半導体層との間に位置し、 ゲート絶縁膜として機能する。
[0015] ある好適な実施形態において、前記ゲート電極のエッジが前記第 1絶縁層によって 覆われている。
[0016] ある好適な実施形態にぉ 、て、前記多層絶縁膜の前記信号配線側の表面は、前 記低積層領域において凹んでおり、前記半導体層は、前記多層絶縁膜の前記チヤ ネル領域に重なる前記低積層領域を覆い、且つ、前記半導体層の一部が前記多層 絶縁膜の前記第 1絶縁層が形成されている領域に乗り上げるように形成されている。
[0017] ある好適な実施形態において、本発明の第 1の局面によるアクティブマトリクス基板 は、前記基板上に形成された複数の補助容量配線と、前記複数の補助容量配線に 前記絶縁膜を介して対向する複数の補助容量電極と、をさらに備え、前記多層絶縁 膜は、前記低積層領域を前記補助容量配線と前記補助容量電極との間にも有して いる。
[0018] ある好適な実施形態にぉ ヽて、前記補助容量配線のエッジが前記第 1絶縁層によ つて覆われている。
[0019] ある好適な実施形態にお!ヽて、前記多層絶縁膜は、前記低積層領域を前記信号 配線に重なる領域の一部にも有している。
[0020] ある好適な実施形態にお!ヽて、前記多層絶縁膜は、前記低積層領域を前記信号 配線と前記走査配線との交差部には有して 、な 、。
[0021] ある好適な実施形態にお!ヽて、前記多層絶縁膜は、前記信号配線に重なる前記 低積層領域を包囲する斜面を有し、前記斜面は、前記信号配線の延びる方向に平 行な第 1の部分と、前記信号配線の延びる方向に略直交する第 2の部分とを含み、 前記基板の主面に対する前記第 1の部分の傾斜角は、前記基板の主面に対する前 記第 2の部分の傾斜角よりも大きい。
[0022] ある好適な実施形態において、本発明の第 1の局面によるアクティブマトリクス基板 は、前記複数の信号配線および前記複数のスイッチング素子を覆うように感光性材 料カゝら形成された層間絶縁膜をさらに備え、前記複数の画素電極は、前記層間絶縁 膜上に形成されており、前記複数の画素電極のそれぞれは、前記層間絶縁膜に形 成されたコンタクトホールにおいて対応する前記スイッチング素子に接続されており、 前記多層絶縁膜は、前記コンタクトホールに重なる領域には前記低積層領域を有し ていない。
[0023] ある好適な実施形態において、本発明の第 1の局面によるアクティブマトリクス基板 は、マトリクス状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞ れに前記複数の画素電極のそれぞれが設けられて 、る。
[0024] ある好適な実施形態において、本発明の第 1の局面によるアクティブマトリクス基板 は、前記複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配 置され、前記複数の画素領域を駆動するための信号が入力される複数の端子が設 けられる非表示領域とを有し、前記多層絶縁膜は、前記低積層領域を前記非表示領 域の略全面に有している。
[0025] ある好適な実施形態において、前記多層絶縁膜は、前記複数の画素領域のそれ ぞれの外周近傍にリング状の前記低積層領域を有している。
[0026] 本発明の第 2の局面によるアクティブマトリクス基板は、基板と、前記基板上に形成 された複数の走査配線と、前記複数の走査配線を覆う絶縁膜と、前記絶縁膜を介し て前記複数の走査配線と交差する複数の信号配線と、前記基板上に形成され、対 応する前記走査配線に印加される信号に応答して動作する複数の薄膜トランジスタ と、前記複数の薄膜トランジスタを介して、対応する前記信号配線と電気的に接続さ れ得る複数の画素電極と、を備え、前記複数の薄膜トランジスタのそれぞれは、対応 する前記走査配線に電気的に接続されたゲート電極と、対応する前記信号配線に 電気的に接続されたソース電極と、対応する前記画素電極に電気的に接続されたド レイン電極とを有するアクティブマトリクス基板であって、前記絶縁膜は、第 1絶縁層と 第 2絶縁層とを含む多層絶縁膜であり、前記第 1絶縁層は、有機成分を含む絶縁材 料から形成され、且つ、前記第 2絶縁層の下層に形成されており、前記ゲート電極は 、前記第 1絶縁層上に前記複数の走査配線とは異なる導電層から形成され、前記第 1絶縁層に設けられたコンタクトホールを介して対応する前記走査配線に電気的に 接続されており、そのことによって上記目的が達成される。
[0027] ある好適な実施形態において、前記第 2絶縁層は、無機絶縁材料から形成されて いる。
[0028] ある好適な実施形態において、前記第 2絶縁層は前記ゲート電極を覆うように形成 されており、前記第 2絶縁層の一部がゲート絶縁膜として機能する。
[0029] ある好適な実施形態において、本発明の第 2の局面によるアクティブマトリクス基板 は、前記第 1絶縁層上に形成された複数の補助容量配線と、前記複数の補助容量 配線に前記第 2絶縁層を介して対向する複数の補助容量電極と、をさらに備える。
[0030] ある好適な実施形態において、本発明の第 2の局面によるアクティブマトリクス基板 は、マトリクス状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞ れに前記複数の画素電極のそれぞれが設けられて 、る。
[0031] ある好適な実施形態において、本発明の第 2の局面によるアクティブマトリクス基板 は、前記複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配 置され、前記複数の画素領域を駆動するための信号が入力される複数の端子が設 けられる非表示領域とを有し、前記多層絶縁膜は、前記第 1絶縁層が形成されてい な 、低積層領域を前記非表示領域の略全面に有して 、る。
[0032] ある好適な実施形態にお!ヽて、前記多層絶縁膜は、前記第 1絶縁層が形成されて V、な 、リング状の低積層領域を前記複数の画素領域のそれぞれの外周近傍に有し ている。
[0033] ある好適な実施形態において、前記第 1絶縁層は、前記第 2絶縁層よりも厚ぐ且 つ、前記第 2絶縁層よりも比誘電率が低い。
[0034] ある好適な実施形態において、前記第 1絶縁層の厚さは、 1. 0 /z m以上 4. 0 m 以下である。 [0035] ある好適な実施形態において、前記第 1絶縁層の比誘電率は、 4. 0以下である。
[0036] ある好適な実施形態において、前記第 1の絶縁層は、 Si— O— C結合を骨格とする スピンオンガラス（SOG)材料から形成されて!、る。
[0037] ある好適な実施形態において、前記第 1の絶縁層は、 Si— C結合を骨格とするスピ ンオンガラス (SOG)材料から形成されて!ヽる。
[0038] ある好適な実施形態において、前記第 1の絶縁層は、シリカから形成されたフイラ一 を含むスピンオンガラス (SOG)材料から形成されて!、る。
[0039] ある好適な実施形態にお!ヽて、前記複数の走査配線は、 Tiまたは TiNから形成さ れた配線層を少なくとも前記絶縁膜側に有する。
[0040] ある好適な実施形態にぉ 、て、本発明によるアクティブマトリクス基板は、前記複数 の信号配線に略平行に延びる複数のシールド電極を有する。
[0041] ある好適な実施形態にお!、て、前記複数のシールド電極は、前記複数の画素電極 のエッジに重なるように配置されて 、る。
[0042] 本発明による表示装置は、上記構成を有するアクティブマトリクス基板と、前記ァク ティブマトリクス基板上に配置された表示媒体層とを備えており、そのことによって上 記目的が達成される。
[0043] ある好適な実施形態にお!ヽて、本発明による表示装置は、前記アクティブマトリクス 基板に前記表示媒体層を介して対向する対向基板をさらに備え、前記表示媒体層 は液晶層である。
発明の効果
[0044] 本発明によるアクティブマトリクス基板においては、走査配線を覆う絶縁膜が、第 1 絶縁層と第 2絶縁層とを有する多層絶縁膜であり、第 1絶縁層は、有機成分を含む絶 縁材料から形成されて ヽるので、走査配線と信号配線との交差部に形成される容量 を低減することができる。
[0045] 本発明の第 1の局面によると、多層絶縁膜は、スイッチング素子に重なる領域の少 なくとも一部に、第 1絶縁層が形成されていない低積層領域を有しているため、スイツ チング素子の駆動能力は低下しな 、。
[0046] また、本発明の第 2の局面によると、薄膜トランジスタのゲート電極が、第 1絶縁層上 に走査配線とは異なる導電層から形成されており、第 1絶縁層に設けられたコンタクト ホールを介して走査配線に電気的に接続されているので、薄膜トランジスタ (スィッチ ング素子)の駆動能力は低下しな 、。
[0047] 上述したように、本発明によると、スイッチング素子の駆動能力の低下を伴うことなく 、走査配線と信号配線との交差部に形成される容量を低減することができる。
図面の簡単な説明
[0048] [図 1]本発明の第 1の実施形態における液晶表示装置 100を模式的に示す上面図で ある。
[図 2]液晶表示装置 100を模式的に示す断面図であり、図 1中の 2A— 2A'に沿った 断面を示す図である。
[図 3] (a)〜（c)は、液晶表示装置 100の TFT基板 100aを模式的に示す断面図であ り、それぞれ図 1中の 3A— 3A'線、 3B— 3B'線、 3C— 3C'線に沿った断面を示す 図である。
[図 4] (a)〜 (f)は、 TFT基板 100aの製造工程を模式的に示す工程断面図である。
[図 5]走査配線と信号配線との交差部に選択的に第 1絶縁層を設けた液晶表示装置 700を模式的に示す断面図である。
[図 6]本発明の第 2の実施形態における液晶表示装置 200を模式的に示す上面図で ある。
[図 7]液晶表示装置 200を模式的に示す断面図であり、図 6中の 7A— 7A'に沿った 断面を示す図である。
[図 8] (a)〜（c)は、液晶表示装置 200の TFT基板 200aを模式的に示す断面図であ り、それぞれ図 6中の 8A— 8A，線、 8B— 8B，線、 8C— 8C，線に沿った断面を示す 図である。
[図 9] (a)〜 (f)は、 TFT基板 200aの製造工程を模式的に示す工程断面図である。
[図 10]TFT基板 200aを模式的に示す上面図である。
[図 11]シリカフィラーを含む有機 SOG材料力も形成された第 1絶縁層を模式的に示 す断面図である。
[図 12]耐クラック性評価の手順を示すフローチャートである。 圆 13]本発明の第 3の実施形態における液晶表示装置 300を模式的に示す上面図 である。
[図 14] (a)〜（d)は、液晶表示装置 300の TFT基板 300aを模式的に示す断面図で あり、それぞれ図 13中の 14A— 14A，線、 14B— 14B，線、 14C— 14C，線、 14D— 14D'線に沿った断面を示す図である。
圆 15]本発明の第 3の実施形態の他の液晶表示装置 300'を模式的に示す上面図 である。
[図 16] (a)〜（d)は、液晶表示装置 300'の TFT基板 300a'を模式的に示す断面図 であり、それぞれ図 15中の 16A— 16A'線、 16B— 16B，線、 16C— 16C，線、 16D 16D'線に沿った断面を示す図である。
圆 17]本発明の第 4の実施形態における液晶表示装置 400を模式的に示す上面図 である。
[図 18] (a)〜（d)は、液晶表示装置 400の TFT基板 400aを模式的に示す断面図で あり、それぞれ図 17中の 18A— 18A，線、 18B— 18B，線、 18C— 18C，線、 18D— 18D'線に沿った断面を示す図である。
圆 19]本発明の第 5の実施形態における液晶表示装置 500を模式的に示す上面図 である。
[図 20] (a)〜（d)は、液晶表示装置 500の TFT基板 500aを模式的に示す断面図で あり、それぞれ図 19中の 20A— 20A，線、 20B— 20B，線、 20C— 20C，線、 20D- 20D'線に沿った断面を示す図である。
圆 21]多層絶縁膜が信号配線に重なる低積層領域を有しない場合の断面構造を示 す図であり、図 20 (d)に対応した図である。
[図 22]液晶表示装置 500を模式的に示す上面図である。
圆 23] (a)および (b)は、多層絶縁膜の斜面の好ましい傾斜角を説明するための図 であり、それぞれ図 22中の 23A—23A，線および 23B— 23B'線に沿った断面を示 す図である。
[図 24] (a)は、パターン不良によって形成された導電片が信号配線と接続されている 様子を模式的に示す図であり、（b)は、信号配線の断線が発生している様子を模式 的に示す図である。
[図 25]多層絶縁膜の斜面の傾斜角を制御するためのマスクパターンの一例を示す図 である。
[図 26]多層絶縁膜の斜面の傾斜角を制御するためのマスクパターンの他の一例を示 す図である。
[図 27] (a)〜（c)は、図 25や図 26に示すマスクパターンを用いることによって斜面の 傾斜角を制御することができる理由を説明するための図である。
[図 28]本発明の第 6の実施形態における液晶表示装置 600を模式的に示す上面図 である。
[図 29] (a)〜（c)は、液晶表示装置 600の TFT基板 600aを模式的に示す断面図で あり、それぞれ図 28中の 29A— 29A，線、 29B— 29B，線、 29C— 29C，線に沿った 断面を示す図である。
[図 30]本発明の第 7の実施形態における液晶表示装置 700を模式的に示す上面図 である。
[図 31] (a)〜（d)は、液晶表示装置 700の TFT基板を模式的に示す断面図であり、 それぞれ図 30中の 31A— 31A，線、 31B— 31B，線、 31C— 31C，線、 31D— 31D '線に沿った断面を示す図である。
[図 32]本発明の第 8の実施形態における液晶表示装置 800を模式的に示す上面図 である。
[図 33] (a)〜（c)は、液晶表示装置 800の TFT基板 800aを模式的に示す断面図で あり、それぞれ図 32中の 33A— 33A，線、 33B— 33B，線、 33C— 33C，線に沿った 断面を示す図である。
[図 34] (a)〜 (g)は、 TFT基板 800aの製造工程を模式的に示す工程断面図であり、 図 32中の 34A— 34A，線に沿った断面を示している。
[図 35] (a)および (b)は、各画素領域に設けられる TFTの例を示す図である。
[図 36] (a)および (b)は、各画素領域に設けられる TFTの例を示す図である。
符号の説明
1 表示領域 非表示領域 (額縁領域）
基板 (透明絶縁性基板） 、 11 ' 走査配線
絶縁膜 (多層絶縁膜）
a 第 1絶縁層
a' コンタクトホーノレ
al シリカフィラー
a2 基材 (マトリクス）
b 第 2絶縁層
R 低積層領域
信号配線
薄膜トランジスタ (スイッチング素子)G ゲート電極
S ソース電極
D ドレイン電極
画素電極
ゲート絶縁膜
半導体層 (真性半導体層）a ソース領域
b ドレイン領域
c チャネル領域
不純物添加半導体層
層間絶縁膜
' コンタクトホール
補助容量配線
補助容量電極
導電部材
シールド電極 30 ゲートドライバ
40 ソースドライバ
60 液晶層
100、 200、 300、 300'、 400 液晶表示装置
500、 600、 700、 800 液晶表示装置
100a, 200a, 300a アクティブマトリクス基板 (TFT基板）
300a'、 400a, 500a アクティブマトリクス基板 (TFT基板）
600a, 800a アクティブマトリクス基板 (TFT基板）
発明を実施するための最良の形態
[0050] 以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の 実施形態に限定されるものではな ヽ。
[0051] (実施形態 1)
図 1および図 2に、本実施形態における液晶表示装置 100を示す。図 1は、液晶表 示装置 100の 1つの画素領域を模式的に示す上面図であり、図 2は、図 1中の 2A—
2A'線に沿った断面図である。
[0052] 液晶表示装置 100は、アクティブマトリクス基板 (以下では「TFT基板」と呼ぶ） 100 aと、 TFT基板 100aに対向する対向基板（「カラーフィルタ基板」とも呼ばれる） 100b と、これらの間に設けられた液晶層 60とを備えている。
[0053] TFT基板 100aは、透明絶縁性基板 (例えばガラス基板） 10と、基板 10上に形成さ れた複数の走査配線 11と、これらの走査配線 11を覆う絶縁膜 12と、絶縁膜 12を介 して走査配線 11と交差する複数の信号配線 13とを有して ヽる。
[0054] TFT基板 100aは、さらに、画素領域ごとに、対応する走査配線 11に印加される信 号に応答して動作する薄膜トランジスタ (TFT) 14と、スイッチング素子としての TFT
14を介して対応する信号配線 13と電気的に接続され得る画素電極 15とを有してい る。
[0055] 対向基板 100bは、透明絶縁性基板 (例えばガラス基板) 50と、基板 50上に形成さ れ画素電極 15に対向する対向電極 51とを有している。典型的には、対向基板 100b はカラーフィルタをさらに有している。 [0056] 液晶層 60は、画素電極 15と対向電極 51との間に印加された電圧に応じてその配 向状態を変化させ、それにより液晶層 60を通過する光を変調することによって表示 が行われる。液晶層 60としては、種々の表示モード用の液晶層を広く用いることがで きる。例えば、旋光性を利用する TN (Twisted Nematic)モードの液晶層や、複屈折 '性を利用する ECB (Electrically Controlled Birefringence)モードの液晶層を用いるこ とができる。 ECBモードのなかでも、 VA (Vertically Aligned)モードは高コントラスト比 を実現することができる。 VAモードの液晶層は、典型的には、負の誘電異方性を有 する液晶材料を含む液晶層の両側に垂直配向層を設けることによって得られる。
[0057] 以下、さらに図 3も参照しながら、 TFT基板 100aの構成をより詳しく説明する。図 3
(a)は図 1中の 3A—3A'線に沿った断面図であり、図 3 (b)は図 1中の 3B— 3B'線 に沿った断面図であり、図 3 (c)は図 1中の 3C— 3C'線に沿った断面図である。
[0058] 図 3 (a)に示すように、 TFT基板 100aの TFT14は、走査配線 11に電気的に接続 されたゲート電極 14Gと、信号配線 13に電気的に接続されたソース電極 14Sと、画 素電極 15に電気的に接続されたドレイン電極 14Dとを有している。また、 TFT14は 、ゲート電極 14G、ゲート絶縁膜 16、真性半導体層（以下では単に「半導体層」とも 呼ぶ） 17および不純物添加半導体層 18が下層から順に積層された積層構造を有し ており、半導体層 17のソース領域 17a、ドレイン領域 17bは、コンタクト層として機能 する不純物添カ卩半導体層 18を介して、ソース電極 14S、ドレイン電極 14Dと電気的 に接続されている。半導体層 17のうち、ソース領域 17aとドレイン領域 17bとの間の 領域はチャネル領域 17cとして機能し、チャネル領域 17cの上面には不純物添カロ半 導体層 18が存在して ヽな 、。
[0059] また、図 3 (b)に示すように、 TFT基板 100aは、基板 10上に形成された複数の補 助容量配線 20と、複数の補助容量配線 20に絶縁膜 12を介して対向する複数の補 助容量電極 21と、をさらに有しており、 TFT基板 100aにはいわゆる Cs On Com構 造が採用されている。補助容量配線 20は、走査配線 11やゲート電極 14Gと同一の 導電膜をパターユングすることによって形成されている。補助容量電極 21は、信号配 線 13、ソース電極 14Sおよびドレイン電極 14Dと同一の導電膜をパター-ングするこ とによって形成されており、図 1に示すようにドレイン電極 14D力も延設された導電部 材 22を介して TFT14のドレイン電極 14Dに電気的に接続されている。
[0060] 上述した TFT14や信号配線 13を覆うように層間絶縁膜 19が形成されており、画素 電極 15はこの層間絶縁膜 19上に形成されている。画素電極 15は、図 3 (b)に示すよ うに、層間絶縁膜 19に形成されたコンタクトホール 19'において補助容量電極 21に 接続されており、補助容量電極 21を介して TFT14のドレイン電極 14Dに電気的に 接続されている。
[0061] 本実施形態における TFT基板 100aでは、図 3 (c)に示すように、走査配線 11を覆 う絶縁膜 12は、第 1絶縁層 12aと第 2絶縁層 12bとを含む多層絶縁膜である。第 1絶 縁層 12aは、第 2絶縁層 12bの下層に形成されており、有機成分を含む絶縁材料か ら形成されている。一方、第 2絶縁層 12bは、 SiNや SiOなどの無機絶縁材料から 形成されている。
[0062] 第 1絶縁層 12aは、図 3 (c)に示すように、走査配線 11と信号配線 13との交差部を 含む基板 10上の大部分に形成されているが、図 3 (a)に示すように、絶縁膜 12と TF T14とが重なる部分には形成されていない。これに対し、第 2絶縁層 12bは、基板 10 の略全面に形成されており、絶縁膜 12と TFT14とが重なる部分にも形成されている 。第 2絶縁層 12bのうち、ゲート電極 14Gと半導体層 17との間に位置する部分は、ゲ ート絶縁膜 16として機能する。このように、多層絶縁膜 12は、 TFT14に重なる領域 に第 1絶縁層 12aが形成されていない低積層領域 12Rを有している。なお、図 1では 、低積層領域 12Rを破線で囲まれた領域として示して 、る。
[0063] また、第 1絶縁層 12aは、図 3 (b)に示すように、補助容量配線 20と補助容量電極 2 1との間にも形成されておらず、第 2絶縁層 12bのみが補助容量用の誘電体膜として 機能する。つまり、多層絶縁膜 12は、低積層領域 12Rを補助容量配線 20と補助容 量電極 21との間にも有して!/、る。
[0064] 本実施形態における TFT基板 100aでは、上述したように、走査配線 11を覆う絶縁 膜 12が、第 1絶縁層 12aと第 2絶縁層 12bとを含む多層絶縁膜であり、さらに、この多 層絶縁膜 12が、第 1絶縁層 12aの形成されていない低積層領域 12Rを TFT14に重 なる領域や補助容量配線 20と補助容量電極 21との間に有している。そのため、 TF T14の駆動能力の低下や補助容量の容量値の低下を伴うことなぐ走査配線 11と信 号配線 13との交差部に形成される容量を低減することができる。
[0065] 走査配線 11と信号配線 13との交差部の容量を十分に低減するためには、第 1絶 縁層 12aは、第 2絶縁層 12bよりも厚いことが好ましぐ第 2絶縁層 12bよりも比誘電率 が低いことが好ましい。
[0066] ゲート絶縁膜 16としても機能する第 2絶縁層 12bは、典型的には、 0. 2 /z m〜0. 4
/z m程度の厚さを有し、 5. 0〜8. 0程度の比誘電率を有している。これに対し、第 1 絶縁層 12aの厚さは、 1. O /z m以上 4. 0 m以下であることが好ましぐ第 1絶縁層 1 2aの比誘電率は、 4. 0以下であることが好ましい。
[0067] 第 1絶縁層 12aの材料としては、有機成分を含むスピンオンガラス材料 (V、わゆる有 機 SOG材料)を好適に用いることができ、特に、 Si-O— C結合を骨格とする SOG 材料や、 Si— C結合を骨格とする SOG材料を好適に用いることができる。 SOG材料 とは、スピンコート法などの塗布法によってガラス膜 (シリカ系皮膜)を形成し得る材料 である。有機 SOG材料は、比誘電率が低ぐ厚膜の形成が容易であるので、有機 S OG材料を用いることによって、第 1絶縁層 12aの比誘電率を低くし、第 1絶縁層 12a を厚く形成することが容易となる。 Si-O- C結合を骨格とする SOG材料としては、 例えば、特開 2001— 98224号公報、特開平 6— 240455号公報に開示されている 材料や、 IDW，03予稿集第 617頁に開示されている東レ 'ダウコーユング 'シリコーン 株式会社製 DDI 100を用いることができる。また、 Si— C結合を骨格とする SOG材 料としては、例えば、特開平 10— 102003号公報に開示されている材料を用いること ができる。
[0068] 次に、 TFT基板 100aの製造方法の一例を図 4 (a)〜 (f)を参照しながら説明する。
[0069] まず、ガラス基板等の絶縁性基板 10上に、スパッタリング法を用いてモリブデン (M o)膜、アルミニウム (A1)膜、モリブデン (Mo)膜をこの順に積層し、この積層膜をフォ トリソグラフィー技術を用いてパターユングすることにより、図 4 (a)に示すように、ゲー ト電極 14Gを形成する。このとき、図示しない走査配線 11および補助容量配線 20も 同時に形成される。ここでは、 MoZAlZMo積層膜の厚さは、上層力も順に 150nm 、 200nm、 50nmである。
[0070] 次に、スピンコート法を用いて基板 10上に有機 SOG材料を塗布し、続いてプリべ ーク、ポストベータを行って第 1絶縁層 12aを形成した後、図 4 (b)に示すように、フォ トリソグラフィー技術を用いて第 1絶縁層 12aの所定の部分、具体的にはゲート電極 1 4Gに重なる部分およびその近傍部分と、補助容量配線 20に重なる部分およびその 近傍部分とを除去する。ここでは、まず、厚さが 1. 5 mとなるように有機 SOG材料 の塗布を行い、次にホットプレートを用いて 150°Cで 5分間のプリベータを行った後、 オーブンを用いて 350°Cで 1時間のポストベータを行うことによって、比誘電率が 2. 5 の第 1絶縁層 12aを形成する。エッチングの際には、四フッ化炭素 (CF )と酸素 (O )
4 2 の混合ガスを用いてドライエッチングを行う。
[0071] 続いて、 CVD法を用いて SiN膜、アモルファスシリコン（a— Si)膜、 n+アモルファス シリコン (n+ a— Si)膜を連続して堆積し、その後、 a— Si膜、 n a— Si膜をフォトリソグ ラフィー技術を用いてパターユング (ドライエッチングにより n+ a— Si膜、 a— Si膜の一 部を除去)することによって、図 4 (c)に示すように、第 2絶縁層 12b (—部がゲート絶 縁膜 16として機能する）と、真性半導体層 17および不純物添加半導体層 18から構 成される島状の半導体構造 (半導体活性層領域)とを形成する。ここでは、厚さ 0. 4 m、比誘電率 7. 0の第 2絶縁層 12bを形成し、厚さが 50nm〜200nm程度の真性 半導体層 17、厚さ 40nm程度の不純物添加半導体層 18を形成する。
[0072] その後、スパッタリング法によって、 Mo膜、 A1膜、 Mo膜をこの順に形成し、フォトリ ソグラフィー技術によってこの積層膜をパターユングすることによって、ソース電極 14 S、ドレイン電極 14D、信号配線 13および補助容量電極 12を形成する。
[0073] 次に、図 4 (d)に示すように、島状の半導体構造のチャネルとなる領域 17cにおい て、ソース電極 14Sおよびドレイン電極 14Dをマスクとして、不純物添加半導体層 18 をドライエッチングにより除去する。なお、不純物添加半導体層 18を除去する際に、 真性半導体層 17の表面も薄くエッチングされる。
[0074] 続いて、図 4 (e)に示すように、 CVD法を用いて SiNを堆積することによって、厚さ 150nm〜700nm程度の層間絶縁膜 19を基板 10のほぼ全面を覆うように形成し、 その後、フォトリソグラフィー技術を用いてコンタクトホール 19'を形成する。なお、層 間絶縁膜 19の材料として有機系の絶縁材料 (例えば感光性の榭脂材料)を用いて 厚さ 1. 0 /ζ πι〜3. O /z m程度の膜を形成してもよいし、また、層間絶縁膜 19は、 SiN /よどの無機絶縁材料カゝら形成された膜と、上述した有機系の絶縁材料カゝら形成され た膜とが積層された積層構造を有してもよ!ヽ。
[0075] 最後に、スパッタリング法を用いて厚さ lOOnmの ITO膜を形成し、この ITO膜をフ オトリソグラフィー技術を用いてパターユングする（エッチングの際には、ウエットエッチ ングを用いる）ことによって、図 4 (f)に示すように画素電極 15を形成する。なお、画素 電極 15の材料としては、ここで例示した ITOなどの透明導電材料に限定されず、 A1 などの光反射性を有する金属材料を用いてもょ ヽ。
[0076] 上述のようにして、 TFT基板 100aが完成する。ここで例示した方法では、厚さ 1. 5
/z m、比誘電率 2. 5の第 1絶縁層 12aと、厚さ 0. 4 /ζ πι、比誘電率 7. 0の第 2絶縁層 12bとを含む多層絶縁膜 12が形成される。従って、走査配線 11と信号配線 13との 交差部に形成される容量の単位面積当りの容量値は、 1. 48 X 10— 5pFZ m2であ る。これに対し、従来のアクティブマトリクス基板のように、走査配線と信号配線との間 に厚さ 0. 、比誘電率 7. 0のゲート絶縁膜 (本実施形態の第 1絶縁層 12aに相 当）のみを形成すると、単位面積当たりの容量値は、 1. 55 X 10— 4pF/ m2となるの で、本実施形態の構成を採用することにより、交差部に形成される容量の値が 10分 の 1以下に低減されている。また、走査配線 11と画素電極 15との間にも第 1絶縁層 1 2aが介在するため、走査配線 11と画素電極 15との交差部につ 、ても大幅に容量値 を低減することができる。
[0077] なお、本実施形態では、多層絶縁膜 12が第 1絶縁層 12aの形成されていない低積 層領域 12Rを有しているものの、第 1絶縁層 12aは基板 10上の大部分に形成されて いる。これに対し、図 5に示す液晶表示装置 700のように、走査配線 11と信号配線 1 3との交差部にのみ選択的に第 1絶縁層 12aを設ける構成も考えられる。しかしなが ら、このような構成を採用すると、図 2と図 5との比較力 もわ力るように、信号配線 13 と対向電極 51との間隔が図 2に示す構成よりも短くなつてしまうので、信号配線 13と 対向電極 51との間で形成される容量の値が増加してしまう。
[0078] 本実施形態のように、走査配線 11と信号配線 13との交差部以外にも第 1絶縁層 1 2aを形成することにより、信号配線 13と対向電極 51との間に形成される容量を増加 させることなぐ走査配線 11と信号配線 13との間に形成される容量を低減することが できる。
[0079] また、図 5には、第 1絶縁層 12aが第 2絶縁層 12bの上層に形成されている構成を 示したが、このような構成を採用すると、有機成分を含む絶縁材料から形成された第 1絶縁層 12aが、信号配線 13等を形成する際のドライエッチングによって劣化するこ とがある。
[0080] これに対し、本実施形態のように、第 1絶縁層 12aを第 2絶縁層 12bの下層に形成 すると、信号配線 13等を形成するためのドライエッチングの際には、第 1絶縁層 12a は第 2絶縁層 12bによって覆われて 、るので、第 1絶縁層 12aの劣化を防止すること ができる。
[0081] (実施形態 2)
図 6、図 7および図 8 (a)〜(c)を参照しながら、本実施形態における液晶表示装置 200を説明する。以下では、実施形態 1における液晶表示装置 100と異なる点を中 心に説明する。
[0082] 液晶表示装置 200の TFT基板 200aは、多層絶縁膜 12の低積層領域 12Rの配置 が液晶表示装置 100の TFT基板 100aとは異なっている。図 6、図 7、図 8 (a)に示す ように、 TFT基板 200aの多層絶縁膜 12は、第 1絶縁層 12aが形成されていない低 積層領域 12Rをチャネル領域 17cと重なる部分に有しているものの、第 1絶縁層 12a は、ゲート電極 14G上の全ての領域で除去されているわけではなぐゲート電極 14G のエッジを覆っている。また、図 6および図 8 (b)に示すように、第 1絶縁層 12aは、補 助容量配線 20上の全ての領域で除去されて 、るわけではなぐ補助容量配線 20の エッジを覆っている。
[0083] 本実施形態における TFT基板 200aにおいても、走査配線 11を覆う絶縁膜 12が、 第 1絶縁層 12aと第 2絶縁層 12bとを含む多層絶縁膜であり、さらに、この多層絶縁 膜 12が、第 1絶縁層 12aの形成されていない低積層領域 12Rをチャネル領域 17cに 重なる部分や補助容量配線 20と補助容量電極 21との間に有しているので、 TFT14 の駆動能力の低下や補助容量の容量値の低下を伴うことなぐ走査配線 11と信号配 線 13との交差部に形成される容量を低減することができる。
[0084] 本実施形態では、さらに、ゲート電極 14Gのエッジおよび補助容量配線 20のエツ ジが第 1絶縁層 12aによって覆われている。このような構成を採用すると、以下に説明 するような利点が得られる。
[0085] 一般的なアクティブマトリクス基板にぉ ヽては、走査配線層（走査配線および走査 配線と同一の導電膜から形成される要素の総称)のエッジ部と信号配線層 (信号配 線および信号配線と同一の導電膜から形成される要素の総称)との間で電流のリー クが発生しやすい。具体的には、ゲート電極のエッジ部とソース電極、ドレイン電極と の間でのリークや、補助容量配線のエッジ部と補助容量電極との間でのリークが発生 しゃすい。
[0086] 上述のリークの原因は、走査配線層となる導電膜をパターユングする際にエッジ部 に突起物（ヒロックと呼ばれる）が形成されやすいことと、走査配線層上に CVD法等 によってゲート絶縁膜を形成する際にエッジ部においてカバリッジ性が悪くなりやす ヽことにある。
[0087] そのため、走査配線層となる導電膜をパターユングする際には、エッジ部がテーパ 状となるようにパターユングを行う必要があり、このことがパター-ング工程の処理能 力の低下を招いていた。また、エッジ部をテーパ状に形成する必要があることから走 查配線層自体の厚膜化も困難であった。
[0088] これに対し、本実施形態では、ゲート電極 14Gのエッジおよび補助容量配線 20の エッジが第 1絶縁層 12aによって覆われているので、走査配線層（ゲート電極 14Gや 補助容量配線 20)のエッジ部をテーパ状に形成しなくてもリークの発生を抑制するこ とができる。そのため、パター-ング工程の処理能力を向上することができる。また、 エッジ部をテーパ状に形成する必要がな ヽ (ゲート電極 14Gや補助容量配線 20が 基板面に対して略垂直な側面を有してもよい）ので、走査配線層自体の厚膜化も容 易である。
[0089] また、多層絶縁膜 12の信号配線 13側の表面は、低積層領域 12Rにおいて凹んで いるが、本実施形態では、図 6および図 8 (a)に示すように、半導体層 17は、多層絶 縁膜 12の低積層領域 12Rを覆い、且つ、半導体層 17の一部が第 1絶縁層 12aの形 成されている領域に乗り上げるように形成されている。このような構成を採用すると、ソ ース電極 14Sやドレイン電極 14Dに万一段切れが発生しても、電気的な接続を確保 することができる。なお、段切れが発生した際の電気的な接続を確保するためには、 半導体層 17のうち、少なくともソース電極 14Sおよびドレイン電極 14Dに重なる部分 が第 1絶縁層 12aの形成されて 、る領域に乗り上げて 、ればよぐ TFTのオフ特性を 確保するためには、図 6に示して 、るように他の部分は第 1絶縁層 12aの形成されて V、る領域にはなるべく乗り上げて 、な 、ことが好ま 、。
[0090] 次に、 TFT基板 200aの製造方法の一例を図 9 (a)〜 (f)を参照しながら説明する。
[0091] まず、ガラス基板等の絶縁性基板 10上に、スパッタリング法を用いて導電膜を形成 し、この導電膜をフォトリソグラフィー技術を用いてパターユングすることにより、図 9 (a )に示すように、ゲート電極 14Gを形成する。このとき、図示しない走査配線 11および 補助容量配線 20も同時に形成される。
[0092] 次に、スピンコート法を用いて基板 10上に有機 SOG材料を塗布し、続いてプリべ ーク、ポストベータを行って第 1絶縁層 12aを形成した後、図 9 (b)に示すように、フォ トリソグラフィー技術を用いて第 1絶縁層 12aの所定の部分、すなわちゲート電極 14 Gに重なる部分と、補助容量配線 20に重なる部分とを除去する。ただし、このとき、ゲ ート電極 14Gのエッジ部上と補助容量配線 20のエッジ部上の第 1絶縁層 12aを残す ように除去を行う。
[0093] 続 ヽて、 CVD法を用いて無機絶縁膜、真性半導体膜、不純物添加半導体膜を連 続して堆積し、その後、真性半導体膜、不純物添加半導体膜をフォトリソグラフィー技 術を用いてパターユングすることによって、図 9 (c)に示すように、第 2絶縁層 12b (— 部がゲート絶縁膜 16として機能する）と、真性半導体層 17および不純物添加半導体 層 18から構成される島状の半導体構造とを形成する。
[0094] その後、スパッタリング法によって、導電膜を形成し、フォトリソグラフィー技術によつ てこの導電膜をパターユングすることによって、ソース電極 14S、ドレイン電極 14D、 信号配線 13および補助容量電極 12を形成する。
[0095] 次に、図 9 (d)に示すように、島状の半導体構造のチャネルとなる領域 17cにおい て、ソース電極 14Sおよびドレイン電極 14Dをマスクとして、不純物添加半導体層 18 をドライエッチングにより除去する。なお、不純物添加半導体層 18を除去する際に、 真性半導体層 17の表面も薄くエッチングされる。 [0096] 続いて、図 9 (e)に示すように、 CVD法を用いて層間絶縁膜 19を基板 10のほぼ全 面を覆うように形成し、その後、フォトリソグラフィー技術を用いてコンタクトホール 19' を形成する。
[0097] 最後に、スパッタリング法を用いて ITO膜を形成し、この ITO膜をフォトリソグラフィ 一技術を用いてパターユングすることによって、図 9 (f)に示すように画素電極 15を形 成する。このようにして、 TFT基板 200aが完成する。
[0098] なお、有機 SOG材料力も形成された膜は、一般的に、機械的ストレス、熱ストレスに 弱ぐクラックが発生しやすい。第 1絶縁層 12aを有機 SOG材料から形成する場合、 クラックの発生を抑制する観点からは、図 10に示すように、第 1絶縁層 12aを非表示 領域 2には形成しない、言い換えると、低積層領域 12Rを非表示領域 2のほぼ全面 に設けることが好ましい。
[0099] 非表示領域 2は、マトリクス状に配列された複数の画素領域によって規定される表 示領域 1の周辺に配置されており、額縁領域とも呼ばれる。非表示領域 2には、画素 領域を駆動するための信号が入力される複数の端子が設けられており、これらの端 子にゲートドライバ 30やソースドライバ 40が接続されている。非表示領域 2には、実 装工程や基板分断工程においてストレスが印加されやすいので、非表示領域 2には 第 1絶縁層 12aを形成しないことによって、クラックの発生を抑制することができる。
[0100] また、上述のクラックは、第 1絶縁層 12aを厚くするほど、また、基板が大型になるほ ど発生しやす ヽ。本願発明者がクラックの発生と第 1絶縁層 12aの材料との関係につ V、て詳細な検討を行ったところ、シリカから形成されたフイラ一 (シリカフィラー）を含む SOG材料を用いることで、クラックの発生を抑制することができ、大型のアクティブマ トリタス基板にぉ 、て第 1絶縁層 12aを厚く形成することが容易になることがわ力つた
[0101] 図 11に、シリカフィラーを含む有機 SOG材料力も形成された第 1絶縁層 12aの断 面構造を模式的に示す。図 11に示すように、第 1絶縁層 12aは、有機 SOG材料から 形成されたマトリクス (基材） 12a2中に、シリカフィラー 12alが分散された構成を有し ている。このような構成を用いると、シリカフィラー 12alがストレスを緩和することによ つてクラックの発生が抑制されるので、大型の基板において第 1絶縁層 12aを厚膜ィ匕 することが容易となる。シリカフィラー 12alの粒径は、典型的には ΙΟηπ！〜 30nmで あり、第 1絶縁層 12aにおけるシリカフィラー 12alの混入比率は、典型的には、 20体 積％〜80体積％である。シリカフィラーを含む有機 SOG材料としては、例えば、触媒 化成社製 LNT— 025を用いることができる。
[0102] 表 1に、シリカフィラーを含む有機 SOG膜とシリカフィラーを含まない有機 SOG膜に ついて、耐クラック性評価を行った結果を示す。なお、サンプル基板としては、サイズ 力 360mm X 465mmのガラス基板（Corning 1737)を用いた。また、耐クラック性評 価は、図 12に示す手順で行った。具体的には、まず、サンプル基板上に SOG材料 を塗布し、次に、 180°Cで 4分間のプリベータを行う。続いて、窒素雰囲気下におい て 350°Cで 1時間のポストベータを行うことによって SOG膜を形成し、その後、 SOG 膜が形成された基板を窒素雰囲気下において 350°Cで 1時間保持した後に急冷す ると ヽぅ熱サイクル試験を行った。
[0103] [表 1]
Figure imgf000023_0001
[0104] 表 1に示すように、フィラー無しの場合には、膜厚が 1. 5 /z m以上になるとクラック が発生することがあるのに対し、フィラー有りの場合には、膜厚を 3. O /z mにしてもク ラックの発生を抑制することができた。
[0105] (実施形態 3)
図 13および図 14 (a)〜（d)に、本実施形態における液晶表示装置 300を模式的 に示す。
[0106] 本実施形態の液晶表示装置 300が有する TFT基板 300aは、図 13および図 14 (a ；)〜（c)に示すように、実施形態 2における液晶表示装置 200の TFT基板 200aとほ ぼ同じ構成を有している。 [0107] ただし、液晶表示装置 300の TFT基板 300aは、図 13および図 14 (d)に示すよう に、信号配線 13と略平行に延びる複数のシールド電極 23を有している点において、 液晶表示装置 200の TFT基板 200aと異なっている。
[0108] 本実施形態におけるシールド電極 23は、走査配線 11と同一の導電膜をパター- ングすることによって形成されている。このシールド電極 23は、補助容量配線 20に接 続され、一定の電位を与えられる。以下、シールド電極 23を設けない場合に発生し 得る問題と、シールド電極 23を設けることによって得られる利点を説明する。
[0109] シールド電極 23が存在しない場合、画素電極 15と信号配線 13との間で静電容量 が形成されてしまう。つまり、画素領域内の電気力線に着目して説明すると、電気力 線は、画素電極 15と対向電極とを結ぶように形成されるだけでなぐ画素電極 15と 信号配線 13とを結ぶようにも形成される。そのため、 1フレーム内で一定に保たれる べき画素電極 15の電位力 信号配線 13の電位の影響を受けて変動してしまう。
[0110] これに対し、シールド電極 23を設けると、画素電極 15から信号配線 13に向かう電 気力線を、シールド電極 23に導くことが可能になり、画素電極 15と信号配線 13との 間での容量の形成を妨げることができる。そのため、画素電極 15の電位が信号配線 13の電位の影響を受けて変動することを抑制することができる。つまり、シールド電 極 23は、画素電極 15を、信号配線 13によって生成される電場から遮蔽する機能を 有している。
[0111] 画素電極 15からの電気力線をより多くシールド電極 23に導き、画素電極 15の電位 の変動を効果的に抑制する観点からは、シールド電極 23は、図 14 (d)に示したよう に、画素電極 15のエッジ部よりも信号配線 13に近い位置に配置されていることが好 ましい。また、信号配線 13と画素電極 15との間の領域は、液晶表示装置においては 光漏れが発生する領域であるため、対向基板側に遮光体 (ブラックマトリクスとも呼ば れる）を設けることによってこの領域を遮光することが好ましいが、図 14 (d)に示したよ うに、シールド電極 23を画素電極 15のエッジに重なるように配置することにより、対 向基板側の遮光体の幅を狭くすることが可能となり、液晶表示装置の開口率、透過 率が向上する。
[0112] 図 15および図 16 (a)〜（d)に、本実施形態における他の液晶表示装置 300'を示 す。液晶表示装置 300'の TFT基板 300a'は、多層絶縁膜 12の低積層領域 12Rの 配置が上述した液晶表示装置 300の TFT基板 300aと異なっている。
[0113] TFT基板 300a'では、図 16 (a)および（b)に示すように、チャネル領域 17cに重な る部分や補助容量配線 20と補助容量電極 21との間に低積層領域 12Rが形成され ているが、それらに加え、図 15および図 16 (d)に示すように、画素領域の外周に沿う ように低積層領域 12Rが形成されている。つまり、 TFT基板 300a'の多層絶縁膜 12 は、画素領域の外周近傍にリング状の低積層領域 12Rを有している。
[0114] このような構成を採用すると、第 1絶縁層 12aが溝 (低積層領域 12R)によって画素 領域単位で分割されるので、大型の基板であっても熱ストレスによるクラックが発生し にくい。
[0115] (実施形態 4)
図 17および図 18 (a)〜（d)に、本実施形態における液晶表示装置 400を模式的 に示す。
[0116] 本実施形態の液晶表示装置 400が有する TFT基板 400aは、図 17および図 18 (a ；)〜（c)に示すように、実施形態 3における液晶表示装置 300の TFT基板 300aとほ ぼ同じ構成を有している。
[0117] ただし、液晶表示装置 400の TFT基板 400aは、図 17および図 18 (d)に示すよう に、多層絶縁膜 12の低積層領域 12Rが信号配線 13の一部にも重なるように配置さ れて 、る点にぉ 、て、液晶表示装置 300の TFT基板 300aと異なって 、る。
[0118] 本実施形態における多層絶縁膜 12は、第 1絶縁層 12aの形成されていない低積 層領域 12Rを、図 17、図 18 (a)および（b)に示すように TFT14のチャネル領域 17 に重なる部分や補助容量配線 20と補助容量電極 21との間に有しており、さらに、図 17および図 18 (d)に示すように、信号配線 13に重なる領域の一部にも有している。 信号配線 13の一部に重なる低積層領域 12Rの第 1絶縁層 12aは、第 1絶縁層 12a をパター-ングする工程にぉ 、てスリット状に除去されて 、る。
[0119] 低積層領域 12Rが信号配線 13の一部に重なるように配置されていると、図 14 (d) と図 18 (d)とを比較すればわ力るように、信号配線 13と画素電極 15との距離や信号 配線 13と対向電極 51との距離を長くすることができる。そのため、信号配線 13と画 素電極 15との間に形成される容量や信号配線 13と対向電極 51との間に形成される 容量を低減することができる。
[0120] なお、上述したように多層絶縁膜 12の低積層領域 12Rは信号配線 13の一部に重 なるように配置されているが、図 17および図 18 (c)に示されているように、低積層領 域 12Rは、信号配線 13と走査配線 11との交差部や、信号配線 13と補助容量配線 2 0との交差部には配置されておらず、信号配線 13と走査配線 11との間に形成される 容量や信号配線 13と補助容量配線 20との間に形成される容量は、実施形態 3にお ける液晶表示装置 300と同様に低減されて 、る。
[0121] TFT14や信号配線 13を覆う層間絶縁膜 19は、塗布型の材料 (例えばアクリル系 榭脂ゃ有機 SOG材料)から形成されて!ヽることが好ま ヽ。塗布型の材料を用いて 層間絶縁膜 19を形成すると、多層絶縁膜 12に低積層領域 12Rを設けたことによる 段差を平坦ィ匕することができ、段差に起因したコントラスト比の低下の発生を防止す ることがでさる。
[0122] 本実施形態では、図 17に示したように、信号配線 13の一部に重なるようにスリット 状の低積層領域 12Rが設けられている。本願発明者が検討したところでは、スリット 状の低積層領域 12Rの幅 (長手方向に直交する方向の幅) Wを 30 μ m以下とするこ とにより、層間絶縁膜 19による平坦ィ匕効果をいつそう高くすることができた。低積層領 域 12Rの幅が 30 mを超えると、層間絶縁膜 19の表面に形成されるくぼみがコント ラスト比の低下を招くほど大き 、ことがある。
[0123] また、実施形態 1では、走査配線 13および補助容量配線 20として最上層に Mo膜 を含むものを例示したが、本願発明者が、走査配線 13および補助容量配線 20と第 1 絶縁層（好ましくは有機 SOG材料力も形成される） 12aとの密着性を詳細に評価した 結果、走査配線 13や補助容量配線 20は、チタン (Ti)または窒化チタン (TiN)から 形成された配線層を絶縁膜 12側に有する（例えば多層配線である場合には最上層 として有する）ことが好ましいことがわ力つた。表 2に、走査配線 13および補助容量配 線 20と第 1絶縁層 12aとの密着性をピールテストにより評価結果を示す。表 2中、「〇 」は第 1絶縁層 12aの剥がれが発生しな力つたことを示し、「△」は配線のパターンに よっては第 1絶縁層 12aの剥がれが発生したことを示す。 [0124] [表 2]
Figure imgf000027_0001
[0125] 表 2からもわ力るように、 Mo系の膜を最上層に用いた場合には、条件によっては密 着性が十分ではないことがあった。これに対し、 Ti系の膜 (1または TiN力も形成さ れた膜)を最上層に用いた場合には、条件によらず十分な密着性が得られ、製造プ 口セスの安定性を向上することができた。
[0126] (実施形態 5)
図 19および図 20 (a)〜（d)に、本実施形態における液晶表示装置 500を模式的 に示す。
[0127] 本実施形態の液晶表示装置 500が有する TFT基板 500aは、図 19および図 20 (a ；)〜（c)に示すように、実施形態 4における液晶表示装置 400の TFT基板 400aとほ ぼ同じ構成を有している。
[0128] ただし、液晶表示装置 500の TFT基板 500aは、図 19および図 20 (d)に示すよう に、信号配線 13が屈曲している点と、シールド電極 23を有していない点において、 液晶表示装置 400の TFT基板 400aと異なっている。
[0129] 本実施形態における信号配線 13は、図 19に示すように、矩形波状に屈曲しており 、そのことによって、各画素領域の画素電極 15が、隣接する 2本の信号配線 13の両 方に層間絶縁膜 19を介して重なっている。
[0130] 例えば、図 19中の中央に示す画素電極 15に着目すると、この画素電極 15は、 TF T14を介して電気的に接続される左側の信号配線 13と、電気的に接続されな!ヽ右 側の信号配線 13の両方に重なっている。また、これら 2本の信号配線 13は、一方の 信号配線 13と画素電極 15との間に形成される容量 Csdと、他方の信号配線 13と画
1
素電極 15との間に形成される容量 Csdとが互いにほぼ同じとなるように屈曲して 、る
2
[0131] このように、本実施形態では、各画素領域において容量 Csdと容量 Csdとがほぼ
1 2 同じであるので、図 17に示したようなシールド電極 23を設けなくても、画素電極 15の 電位の変動 (信号配線 13の電位の影響による変動)を抑制できる。そのため、開口 率を向上することができる。以下、容量 Csdと容量 Csdとを等しくすることによって画
1 2
素電極 15の電位の変動が抑制できる理由を説明する。
[0132] アクティブマトリクス型液晶表示装置の駆動方法として、 1ライン走査する毎に信号 電圧の極性を反転させる 1ライン反転駆動や、隣り合う画素毎に信号電圧の極性を 反転させるドット反転駆動が知られている。画素電極と信号配線との間に形成される 容量に起因した画素電極の電位の変動量は、 1ライン反転駆動を用いた場合には、 容量 Csdと容量 Csdの和にほぼ比例するのに対し、ドット反転駆動を用いた場合に
1 2
は、容量 Csdと容量 Csdとの差にほぼ比例する。そのため、ドット反転駆動を用いる
1 2
ことにより、画素電極の電位の変動を抑制することができる。本実施形態では、さらに 、容量 Csdと容量 Csdとがほぼ同じとなるように信号配線 13が屈曲しているので、画
1 2
素電極 15の電位の変動をいつそう抑制できる。
[0133] なお、本実施形態では、信号配線 13が画素電極 15に重なっているので、信号配 線 13が画素電極 15に重なっていない場合に比べ、信号配線 13と画素電極 15との 間に形成される容量が大きくなつてしまう。ただし、本実施形態では、図 19および図 2 0 (d)に示すように、信号配線 13の一部（走査配線 11や補助容量配線 20に重ならな い部分）に重なるように多層絶縁膜 12の低積層領域 12Rが設けられているので、図 21に示すように信号配線 13に重なるような低積層領域が設けられて 、な 、場合に 比べ、容量の増加を抑制することができる。
[0134] また、多層絶縁膜 12に低積層領域 12Rを設けた場合、多層絶縁膜 12の液晶層 6 0側の表面は、基板の主面に対して平行な面だけでなぐ基板の主面に対して傾斜 した斜面を含んでおり、低積層領域 12Rは、多層絶縁膜 12の斜面によって包囲され る。ここで、多層絶縁膜 12の斜面の好ましい傾斜角を図 22および図 23 (a)および (b )を参照しながら説明する。図 23 (a)は、図 22中の 23A— 23A'線に沿った断面図 であり、信号配線 13の延びる方向に直交する断面を示している。また、図 23 (b)は、 図 22中の 23B— 23B'線に沿った断面図であり、信号配線 13の延びる方向に平行 な断面を示している。
[0135] 多層絶縁膜 12の斜面は、図 23 (a)に示すように信号配線 13の延びる方向に平行 な部分 (以下では「第 1の部分」と称する。） 12slと、図 23 (b)に示すように信号配線 13の延びる方向に略直交する部分 (以下では「第 2の部分」と称する。 ) 12s2とを含 んでいる。
[0136] 図 23 (a)および (b)に示しているように、第 1の部分 12slの基板 10の主面に対す る傾斜角 0 は、第 2の部分 12s2の基板 10の主面に対する傾斜角 Θ よりも大きいこ
1 2
とが好ましい。この理由は下記の通りである。
[0137] TFT基板 500aの製造工程において、導電膜をパターユングする際に、除去される べき部分が除去されずに残ってしまうこと (パターン不良と呼ばれる。）がある。このよ うなパターン不良は、配線同士の短絡の原因となり、電流のリークの原因となる。例え ば図 22には、信号配線 13となる導電膜をパターユングする際に除去されずに残って しまった導電片 24を示している。このような導電片 24によって信号配線 13と他の部 材 (例えばドレイン電極 14D力 延設された導電部材 22)とが短絡してしまうと、電流 のリークが発生してしまう。
[0138] 第 1の部分 12slの傾斜角 0 が大きいほど、パターン不良によって形成された導電
1
片 24が図 23 (a)に示したように第 1の部分 12slで断線しやすぐ信号配線 13と接続 されにくい。これに対し、第 1の部分 12slの傾斜角 Θ 力 S小さいほど、図 24 (a)に示
1
すように導電片 24と信号配線 13とが接続されやすぐリークが発生しやすい。
[0139] また、本実施形態のように、信号配線 13の一部に重なるように低積層領域 12Rを 設けると、低積層領域 12R近傍の段差において信号配線 13の断線が発生する可能 '性がある。
[0140] 第 2の部分 12s2の傾斜角 0 力 、さいほど、図 23 (b)に示したように第 2の部分 12
2
s2における信号配線 13の断線が発生しにくい。これに対し、第 2の部分 12s2の傾斜 角 Θ が大きいほど、図 24 (b)に示すように第 2の部分 12s2における信号配線 13の
2
断線が発生しやすい。
[0141] 上述したように、第 1の部分 12slの傾斜角 Θ が大きいほど、パターン不良によるリ
1
ークが発生しにくぐ第 2の部分 12s2の傾斜角 Θ 力 S小さいほど、信号配線 13の断線
2
が発生しにくい。従って、第 1の部分 12slの傾斜角 Θ を第 2の部分 12s2の傾斜角
1
Θ よりも大きくすることによって、パターン不良によるリークの発生を抑制しつつ、信 号配線 13の断線の発生を抑制することができる。
[0142] パターン不良によるリークの発生を抑制するためには、第 1の部分 12slの傾斜角
Θ は 60° 以上であることが好ましい。また、信号配線 13の断線の発生を抑制するた
1
めには、第 2の部分 12s2の傾斜角 0 は 40° 以下であることが好ましい。
2
[0143] また、第 1の部分 12slの傾斜角 Θ 力 、さいと、層間絶縁膜 19による平坦ィ匕効果が
1
得られにくいので、図 24 (a)に示しているように信号配線 13上の層間絶縁膜 19が薄 くなつてしまう。そのため、信号配線 13と対向電極 51との間に形成される容量を層間 絶縁膜 19によって低減する効果が低くなつてしまう。第 1の部分 12slの傾斜角 Θ を
1 大きくすると、層間絶縁膜 19による平坦ィ匕効果が得られやすいので、図 23 (a)に示 しているように信号配線 13上の層間絶縁膜 19が薄くなりにくい。そのため、信号配線 13と対向電極 51との間に形成される容量を十分に低減することができる。
[0144] 第 1の部分 12slの傾斜角 Θ と第 2の部分 12s2の傾斜角 Θ とは、例えば図 25や
1 2
図 26に示すマスクパターンを採用することによって異ならせることができる。図 25お よび図 26は、第 1絶縁層 12aをフォトリソグラフィー技術を用 、てパターユングする際 に用いるフォトマスクのパターンの例を示す図である。
[0145] 図 25および図 26に示すマスクパターンは、第 1絶縁層 12aが除去されるべき領域 すなわち低積層領域 12Rに対応した透光部 72と、第 1絶縁層 12aが残るべき領域に 対応した遮光部 74とから構成されている。なお、マスクパターンとしては、第 1絶縁層 12aが除去されるべき領域に対応した遮光部と、第 1絶縁層 12aが残るべき領域に対 応した透光部とから構成されたものを用いてもょ 、ことは言うまでもな 、。用いるフォト レジストがポジ型である力ネガ型であるかに応じて 、ずれかの構成を採用すればょ ヽ
[0146] 図 25に示すマスクパターンでは、透光部 72の端部が、図 25中に拡大して示すよう に、櫛歯状に形成されている。例えば、幅 13. 5 mの透光部 72に対して、長さ 5 m、幅 1. の櫛歯が 1. 5 mの間隔で設けられている。また、図 26に示すマスク パターンでは、透光部 72の端部が、図 26中に拡大して示すように、端に近付くにつ れ幅が細くなるように（すなわち尖るように）形成されて 、る。
[0147] 図 25や図 26に示すように透光部 72の端部が櫛歯状や尖るように形成されていると 、図 27 (a)に示すように、第 1絶縁層 12a上で現像されるレジスト 25のテーパ形状を 緩やかにすることができる。このようにして緩やかなテーパ形状のレジスト 25を形成し た後に異方性の高いエッチング (例えばドライエッチング)を行うと、図 27 (b)に示す ように、レジスト 25のテーパ形状が第 1絶縁層 12aのテーパ形状に反映されるので、 第 1絶縁層 12aのテーパ形状を緩やかにすることができる。その後、レジスト 25を剥 離し、続いて、第 2絶縁層 12bを形成すると、図 27 (c)に示すように、傾斜角 Θ の小
2 さな第 2の部分 12s2を含む斜面が得られる。
[0148] (実施形態 6)
図 28および図 29 (a)〜（c)に、本実施形態における液晶表示装置 600を模式的に 示す。
[0149] 本実施形態の液晶表示装置 600が有する TFT基板 600aは、図 28、図 29 (a)およ び (c)に示すように、実施形態 5における液晶表示装置 500の TFT基板 500aとほぼ 同じ構成を有している。
[0150] ただし、液晶表示装置 600の TFT基板 600aは、図 28および図 29 (b)に示すよう に、多層絶縁膜 12の低積層領域 12Rが層間絶縁膜 19に形成されたコンタクトホー ル 19'には重ならないように配置されている点において、液晶表示装置 500の TFT 基板 500aと異なっている。
[0151] 本実施形態では、図 29 (b)に示すように、コンタクトホール 19 'の下方に位置する 第 1絶縁層 12aは除去されておらず、多層絶縁膜 12の低積層領域 12Rはコンタクト ホール 19'には重ならないように配置されている。このような構成を採用すると、典型 的には感光性材料カゝら形成される層間絶縁膜 19 'の露光プロセスに要する時間を短 縮することができる。以下、この理由を説明する。
[0152] 層間絶縁膜 19は、 TFT基板 600aのほぼ全面に設けられるため、層間絶縁膜 19 の材料は、高い透過率を有していることが好ましい。ところが、高い透過率を有する 材料は、露光するのに高いエネルギーを必要とし、材料や膜厚によって異なるものの 、一般的には、レジスト材料の 10倍程度のエネルギーを必要とする。さらに、層間絶 縁膜 19は、その平坦化効果のために、多層絶縁膜 12の低積層領域 12R上では厚く なる。そのため、コンタクトホール 19'に重なるように低積層領域 12Rを設けると、コン タクトホール 19'を形成するための露光プロセスに要するエネルギーがいっそう高く なって露光時間がより長くなつてしまい、製造ラインの処理能力の低下を招いてしまう
[0153] これに対し、本実施形態のように、コンタクトホール 19'の下方に第 1絶縁層 12aを 残し、多層絶縁膜 12の低積層領域 12Rをコンタクトホール 19'に重ならないように配 置することにより、露光に要するエネルギーの増加を防ぎ、露光時間を短縮すること ができる。
[0154] (実施形態 7)
図 30および図 31 (a)〜（d)に、本実施形態における液晶表示装置 700を模式的 に示す。本実施形態における液晶表示装置 700は、各画素領域が複数の副画素領 域に分割されている点において、実施形態 5における液晶表示装置 500と異なって いる。
[0155] 液晶表示装置 700では、図 30に示すように、各画素領域 Pが、互いに異なる電圧 を印加することが可能な第 1副画素領域 SP1および第 2副画素領域 SP2を有してい る。第 1副画素領域 SP1および第 2副画素領域 SP2には、それぞれ TFT14a、 14b および副画素電極 15a、 15bが設けられている。 TFT14a、 14bのゲート電極は、同 一の（共通の）走査配線 11に接続されており、 TFT14a、 14bのソース電極は、同一 の（共通の)信号配線 13に接続されて!ヽる。
[0156] 第 1副画素領域 SP1と第 2副画素領域 SP2とには、それぞれ、補助容量配線 20お よび補助容量電極 21とこれらの間の絶縁膜 12とによって構成される補助容量が設け られている。図 30に示すように、第 1副画素領域 SP1の補助容量を構成する補助容 量配線 20と、第 2副画素領域 SP2の補助容量を構成する補助容量配線 20とは、別 の配線であり、それぞれ電気的に独立しているので、互いに異なる電圧が供給され 得る。
[0157] 第 1副画素領域 SP1および第 2副画素領域 SP2のそれぞれにおいて、液晶容量（ 副画素電極、対向電極および液晶層から構成される）と補助容量とは電気的に並列 に接続されているので、第 1副画素領域 SP1の補助容量を構成する補助容量配線 2 0と、第 2副画素領域 SP2の補助容量を構成する補助容量配線 20とに互いに異なる 電圧を与えると、第 1副画素領域 SPlの副画素電極 15aの電圧と第 2副画素領域 SP 2の副画素電極 15bの電圧とを互いに異ならせることができる。そのため、第 1副画素 領域 SP1の液晶層 60と第 2副画素領域 SP2の液晶層 60とに印加される実効的な電 圧を互 、に異ならせることができる。
[0158] 上述したように、各画素領域 Pが互いに異なる電圧を印加し得る複数の副画素領域 SP1、 SP2〖こ分割されていると、表示面を正面方向から観察したときの γ特性と斜め 方向から観察したときの Ί特性とが異なるという γ特性の視角依存性を低減すること ができる。このような画素分割の手法は、例えば特開 2004— 62146号公報ゃ特開 2 004— 78157号公報【こ開示されて!ヽる。
[0159] 画素分割が施された液晶表示装置 700においても、図 30および図 31 (a)〜（d)に 示すように、低積層領域 12Rが所定の位置に配置された多層絶縁膜 12を用いること により、 TFT14a、 14bの駆動能力の低下や補助容量の容量値の低下を伴うことなく 、走査配線 11と信号配線 13との交差部に形成される容量を低減することができる。
[0160] なお、画素分割法は、上記特開 2004— 62146号公報ゃ特開 2004— 78157号 公報に開示されて ヽるように、広視野角特性を有する VAモード (例えば MVAモード や ASMモード)の液晶表示装置に用いることが好ましいので、液晶表示装置 700の 画素領域 Pは、 VAモードの表示を行うことができる構造を備えて 、ることが好ま U、。
[0161] (実施形態 8)
図 32および図 33 (a)〜（c)に、本実施形態における液晶表示装置 800を示す。図 32は、液晶表示装置 800の 1つの画素領域を模式的に示す上面図であり、図 33 (a) 〜（c)は、液晶表示装置 800の TFT基板 800aを模式的に示す部分断面図である。
[0162] TFT基板 800aは、走査配線 11 'を覆う絶縁膜 12が、第 1絶縁層 12aと第 2絶縁層 12bとを含む多層絶縁膜である点については、実施形態 3における TFT基板 300aと 共通するが、走査配線 11 'とゲート電極 14Gとの配置関係が TFT基板 300aと異な つている。
[0163] 実施形態 3の TFT基板 300aでは、走査配線 11とゲート電極 14Gとが同一の層に 形成されるのに対して、本実施形態の TFT基板 800aでは、走査配線 11 'とゲート電 極 14Gとは、異なる導電膜から形成され、互いに別の層に形成されている。 [0164] 具体的には、ゲート電極 14Gは、図 33 (a)に示すように、走査配線 11 'を覆う第 1 絶縁層 12a上に形成されており、図 32に示すように、第 1絶縁層 12aに設けられたコ ンタクトホール 12a'において走査配線 11 'に電気的に接続されている。
[0165] つまり、実施形態 3の TFT基板 300aでは、チャネル領域 17cに重なるように低積層 領域 12Rを設けることによって、第 2絶縁層 12bのみをゲート絶縁膜 16として機能さ せているのに対して、本実施形態では、ゲート電極 14Gを第 1絶縁層 12a上に形成 することによって、第 2絶縁層 12bのみをゲート絶縁膜 16として機能させて 、る。
[0166] また、 TFT基板 800aでは、図 33 (b)に示すように、補助容量配線 20も第 1絶縁層 12a上に形成されており、補助容量電極 21は、第 2絶縁層 12bを介して補助容量配 線 20に対向している。
[0167] 本実施形態における TFT基板 800aでは、図 33 (c)に示すように、走査配線 11を 覆う絶縁膜 12が、第 1絶縁層 12aと第 2絶縁層 12bとを含む多層絶縁膜であるので、 走査配線 11と信号配線 13との交差部に形成される容量を低減することができる。ま た、図 33 (a)および (b)に示すように、ゲート電極 14Gや補助容量配線 20は、第 1絶 縁層 12a上に形成されているので、 TFT14の駆動能力が低下したり、補助容量の容 量値が低下したりすることもな 、。
[0168] 次に、本実施形態における TFT基板 800aの製造方法の一例を図 34 (a)〜 (g)を 参照しながら説明する。
[0169] まず、ガラス基板等の絶縁性基板 10上に、スパッタリング法を用いて導電膜を形成 し、この導電膜をフォトリソグラフィー技術を用いてパターユングすることにより、図 34 ( a)に示すように、走査配線 11 'を形成する。
[0170] 次に、スピンコート法を用いて基板 10上に有機 SOG材料を塗布し、続いてプリべ ーク、ポストベータを行って第 1絶縁層 12aを形成した後、図 34 (b)に示すように、フ オトリソグラフィー技術を用いて第 1絶縁層 12aの走査配線 11，上の部分にコンタクト ホール 12a'を形成する。
[0171] 続いて、スパッタリング法を用いて導電膜を形成し、この導電膜をフォトリソグラフィ 一技術を用いてパターユングすることにより、図 34 (c)に示すように、ゲート電極 14G を形成する。このとき、図示しない補助容量配線 20も同時に形成される。 [0172] その後、 CVD法を用いて無機絶縁膜、真性半導体膜、不純物添加半導体膜を連 続して堆積し、その後、真性半導体膜、不純物添加半導体膜をフォトリソグラフィー技 術を用いてパターユングすることによって、図 34 (d)に示すように、第 2絶縁層 12b ( 一部がゲート絶縁膜 16として機能する）と、真性半導体層 17および不純物添加半導 体層 18から構成される島状の半導体構造とを形成する。
[0173] 次に、スパッタリング法によって導電膜を形成し、フォトリソグラフィー技術によってこ の積層膜をパターユングすることによって、ソース電極 14S、ドレイン電極 14D、信号 配線 13および補助容量電極 21を形成する。
[0174] 続いて、図 34 (e)に示すように、島状の半導体構造のチャネルとなる領域 17cにお いて、ソース電極 14Sおよびドレイン電極 14Dをマスクとして、不純物添加半導体層 18をドライエッチングにより除去する。なお、不純物添加半導体層 18を除去する際 に、真性半導体層 17の表面も薄くエッチングされる。
[0175] その後、図 34 (f)に示すように、 CVD法を用いて層間絶縁膜 19を基板 10のほぼ 全面を覆うように形成し、続いて、フォトリソグラフィー技術を用いてコンタクトホール 1 9'を形成する。
[0176] 最後に、スパッタリング法を用いて透明導電膜 (あるいは光反射性を有する導電膜） を形成し、この導電膜をフォトリソグラフィー技術を用いてパターユングすることによつ て、図 34 (g)に示すように画素電極 15を形成する。このようにして、 TFT基板 400a が完成する。
[0177] なお、本発明は、上記実施形態 1〜8において例示した構造に限定されるものでは ない。例えば、各画素領域に設ける TFTとして、図 35 (a)および (b)や図 36 (a)およ び (b)に示すような構造の TFTを用いてもょ 、。
[0178] 図 35 (a)に示す TFT14は、 2つのドレイン電極 14Dを有しており、これら 2つのドレ イン電極 14Dの間にソース電極 14Sが配置されている。このような構成を採用すると 、フォトマスクのァライメントずれが発生しても、ゲート ドレイン容量の変化を 2つのド レイン電極 14D間で相殺できるため、 TFT14全体としてのゲート—ドレイン容量の変 化を抑制することができる。
[0179] 図 35 (b)に示す TFT14も、 2つのドレイン電極 14Dを有しているので、図 35 (a)に 示す TFT14と同様に、フォトマスクのァライメントずれが発生したときのゲート一ドレイ ン容量の変化を抑制することができる。
[0180] また、図 35 (a)に示す構成では、 TFT14のチャネル領域に重なるように矩形の低 積層領域 12Rが設けられているのに対し、図 35 (b)に示す構成では、チャネル領域 に重なるように設けられた低積層領域 12Rは、矩形の一部を切欠!/ヽた形状を有して いる。具体的には、低積層領域 12Rは、図 35 (b)に示すように、ソース電極 14Sに重 なる部分の一部が切欠かれた H字形状を有している。そのため、チャネル領域内の ソース電極 14Sとゲート電極 14Gとの間の一部には第 1絶縁膜 12aが形成されており 、図 35 (b)に示す構成では、図 35 (a)に示す構成よりもゲート ソース容量が低減さ れる。
[0181] 図 36 (a)および (b)にそれぞれ示す TFT14では、ドレイン電極 14Dが L字状に形 成されているので、ドレインの引き出し部が細くなつている。そのため、フォトマスクの ァライメントずれが発生したときのゲート ドレイン容量の変化を抑制することができる
[0182] 図 36 (b)に示す構成では、 TFT14のチャネル領域に重なるように矩形の低積層領 域 12Rが設けられているのに対し、図 36 (a)に示す構成では、チャネル領域に重な るように設けられた低積層領域 12Rは、チャネル領域内のゲート電極 14Gのより多く の部分に重なるように L字状に形成されている。そのため、図 36 (a)に示す構成では 、図 36 (b)に示す構成よりも十分なゲート電圧が印加される半導体領域が多ぐ TFT 14のオフリークを防止して TFT14のオフ特性を向上することができる。
[0183] また、上記実施形態 1〜8においては、表示媒体層として液晶層を備えた液晶表示 装置および液晶表示装置用のアクティブマトリクス基板を例に本発明を説明したが、 本発明はこれに限定されるものではない。本発明は、有機 EL表示装置などの種々 の表示装置用のアクティブマトリクス基板に好適に用いられる。
産業上の利用可能性
[0184] 本発明によると、配線抵抗の増加やスイッチング素子の駆動能力の低下を伴うこと なぐ走査配線と信号配線との交差部に形成される容量を低減することが可能なァク ティブマトリクス基板およびそれを備えた表示装置が提供される。

Claims

請求の範囲
[1] 基板と、
前記基板上に形成された複数の走査配線と、
前記複数の走査配線を覆う絶縁膜と、
前記絶縁膜を介して前記複数の走査配線と交差する複数の信号配線と、 前記基板上に形成され、対応する前記走査配線に印加される信号に応答して動作 する複数のスイッチング素子と、
前記複数のスイッチング素子を介して、対応する前記信号配線と電気的に接続さ れ得る複数の画素電極と、を備えたアクティブマトリクス基板であって、
前記絶縁膜は、第 1絶縁層と第 2絶縁層とを含む多層絶縁膜であり、
前記第 1絶縁層は、有機成分を含む絶縁材料カゝら形成されており、
前記多層絶縁膜は、前記スイッチング素子に重なる領域の少なくとも一部に、前記 第 1絶縁層が形成されて 、な 、低積層領域を有して 、るアクティブマトリクス基板。
[2] 前記第 1絶縁層は、前記第 2絶縁層の下層に形成されている請求項 1に記載のァ クティブマトリクス基板。
[3] 前記第 2絶縁層は、無機絶縁材料カゝら形成されている請求項 1または 2に記載のァ クティブマトリクス基板。
[4] 前記複数のスイッチング素子のそれぞれは、チャネル領域を含む半導体層と、対応 する前記走査配線に電気的に接続されたゲート電極と、対応する前記信号配線に 電気的に接続されたソース電極と、対応する前記画素電極に電気的に接続されたド レイン電極とを有する薄膜トランジスタである、請求項 1から 3のいずれかに記載のァ クティブマトリクス基板。
[5] 前記多層絶縁膜は、前記低積層領域を少なくとも前記チャネル領域に重なる領域 に有している請求項 4に記載のアクティブマトリクス基板。
[6] 前記第 2絶縁層は、前記基板の略全面に形成されており、
前記第 2絶縁層の一部は、前記ゲート電極と前記半導体層との間に位置し、ゲート 絶縁膜として機能する請求項 4または 5に記載のアクティブマトリクス基板。
[7] 前記ゲート電極のエッジが前記第 1絶縁層によって覆われている請求項 4力も 6の いずれか〖こ記載のアクティブマトリクス基板。
[8] 前記多層絶縁膜の前記信号配線側の表面は、前記低積層領域において凹んでお り、
前記半導体層は、前記多層絶縁膜の前記チャネル領域に重なる前記低積層領域 を覆い、且つ、前記半導体層の一部が前記多層絶縁膜の前記第 1絶縁層が形成さ れている領域に乗り上げるように形成されている請求項 7に記載のアクティブマトリク ス基板。
[9] 前記基板上に形成された複数の補助容量配線と、
前記複数の補助容量配線に前記絶縁膜を介して対向する複数の補助容量電極と 、をさらに備え、
前記多層絶縁膜は、前記低積層領域を前記補助容量配線と前記補助容量電極と の間にも有している請求項 1から 8のいずれかに記載のアクティブマトリクス基板。
[10] 前記補助容量配線のエッジが前記第 1絶縁層によって覆われている請求項 9に記 載のアクティブマトリクス基板。
[11] 前記多層絶縁膜は、前記低積層領域を前記信号配線に重なる領域の一部にも有 している請求項 1から 10のいずれかに記載のアクティブマトリクス基板。
[12] 前記多層絶縁膜は、前記低積層領域を前記信号配線と前記走査配線との交差部 には有して!/ヽな ヽ請求項 11に記載のアクティブマトリクス基板。
[13] 前記多層絶縁膜は、前記信号配線に重なる前記低積層領域を包囲する斜面を有 し、
前記斜面は、前記信号配線の延びる方向に平行な第 1の部分と、前記信号配線の 延びる方向に略直交する第 2の部分とを含み、
前記基板の主面に対する前記第 1の部分の傾斜角は、前記基板の主面に対する 前記第 2の部分の傾斜角よりも大きい請求項 11または 12に記載のアクティブマトリク ス基板。
[14] 前記複数の信号配線および前記複数のスイッチング素子を覆うように感光性材料 カゝら形成された層間絶縁膜をさらに備え、
前記複数の画素電極は、前記層間絶縁膜上に形成されており、 前記複数の画素電極のそれぞれは、前記層間絶縁膜に形成されたコンタクトホー ルにおいて対応する前記スイッチング素子に接続されており、
前記多層絶縁膜は、前記コンタクトホールに重なる領域には前記低積層領域を有 して 、な 、請求項 1から 13の 、ずれかに記載のアクティブマトリクス基板。
[15] マトリクス状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞれ に前記複数の画素電極のそれぞれが設けられて 、る請求項 1から 14の 、ずれかに 記載のアクティブマトリクス基板。
[16] 前記複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置 され、前記複数の画素領域を駆動するための信号が入力される複数の端子が設けら れる非表示領域とを有し、
前記多層絶縁膜は、前記低積層領域を前記非表示領域の略全面に有して!/、る請 求項 15に記載のアクティブマトリクス基板。
[17] 前記多層絶縁膜は、前記複数の画素領域のそれぞれの外周近傍にリング状の前 記低積層領域を有している請求項 15または 16に記載のアクティブマトリクス基板。
[18] 基板と、
前記基板上に形成された複数の走査配線と、
前記複数の走査配線を覆う絶縁膜と、
前記絶縁膜を介して前記複数の走査配線と交差する複数の信号配線と、 前記基板上に形成され、対応する前記走査配線に印加される信号に応答して動作 する複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを介して、対応する前記信号配線と電気的に接続され 得る複数の画素電極と、を備え、
前記複数の薄膜トランジスタのそれぞれは、対応する前記走査配線に電気的に接 続されたゲート電極と、対応する前記信号配線に電気的に接続されたソース電極と、 対応する前記画素電極に電気的に接続されたドレイン電極とを有するアクティブマト リクス基板であって、
前記絶縁膜は、第 1絶縁層と第 2絶縁層とを含む多層絶縁膜であり、
前記第 1絶縁層は、有機成分を含む絶縁材料から形成され、且つ、前記第 2絶縁 層の下層に形成されており、
前記ゲート電極は、前記第 1絶縁層上に前記複数の走査配線とは異なる導電層か ら形成されており、前記第 1絶縁層に設けられたコンタクトホールを介して対応する前 記走査配線に電気的に接続されている、アクティブマトリクス基板。
[19] 前記第 2絶縁層は、無機絶縁材料力 形成されている請求項 18に記載のァクティ ブマトリクス基板。
[20] 前記第 2絶縁層は前記ゲート電極を覆うように形成されており、前記第 2絶縁層の 一部がゲート絶縁膜として機能する請求項 18または 19に記載のアクティブマトリクス 基板。
[21] 前記第 1絶縁層上に形成された複数の補助容量配線と、
前記複数の補助容量配線に前記第 2絶縁層を介して対向する複数の補助容量電 極と、をさらに備える請求項 18から 20のいずれかに記載のアクティブマトリクス基板。
[22] マトリクス状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞれ に前記複数の画素電極のそれぞれが設けられている請求項 18から 21のいずれかに 記載のアクティブマトリクス基板。
[23] 前記複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置 され、前記複数の画素領域を駆動するための信号が入力される複数の端子が設けら れる非表示領域とを有し、
前記多層絶縁膜は、前記第 1絶縁層が形成されていない低積層領域を前記非表 示領域の略全面に有している請求項 22に記載のアクティブマトリクス基板。
[24] 前記多層絶縁膜は、前記第 1絶縁層が形成されていないリング状の低積層領域を 前記複数の画素領域のそれぞれの外周近傍に有している請求項 22または 23に記 載のアクティブマトリクス基板。
[25] 前記第 1絶縁層は、前記第 2絶縁層よりも厚ぐ且つ、前記第 2絶縁層よりも比誘電 率が低 、、請求項 1から 24の 、ずれかに記載のアクティブマトリクス基板。
[26] 前記第 1絶縁層の厚さは、 1. O /z m以上 4. 0 m以下である請求項 1から 25のい ずれかに記載のアクティブマトリクス基板。
[27] 前記第 1絶縁層の比誘電率は、 4. 0以下である請求項 1から 26のいずれかに記載 のアクティブマトリクス基板。
[28] 前記第 1の絶縁層は、 Si— O— C結合を骨格とするスピンオンガラス（SOG)材料か ら形成されて 、る請求項 1から 27の 、ずれかに記載のアクティブマトリクス基板。
[29] 前記第 1の絶縁層は、 Si— C結合を骨格とするスピンオンガラス（SOG)材料力も形 成されて!/、る請求項 1から 27の 、ずれかに記載のアクティブマトリクス基板。
[30] 前記第 1の絶縁層は、シリカから形成されたフイラ一を含むスピンオンガラス（SOG) 材料力 形成されている請求項 1から 29のいずれかに記載のアクティブマトリクス基 板。
[31] 前記複数の走査配線は、 Tほたは TiNカゝら形成された配線層を少なくとも前記絶 縁膜側に有する請求項 1から 30のいずれかに記載のアクティブマトリクス基板。
[32] 前記複数の信号配線に略平行に延びる複数のシールド電極を有する請求項 1から
31の 、ずれかに記載のアクティブマトリクス基板。
[33] 前記複数のシールド電極は、前記複数の画素電極のエッジに重なるように配置さ れている請求項 32に記載のアクティブマトリクス基板。
[34] 請求項 1から 33のいずれかに記載のアクティブマトリクス基板と、前記アクティブマト リクス基板上に配置された表示媒体層とを備えた表示装置。
[35] 前記アクティブマトリクス基板に前記表示媒体層を介して対向する対向基板をさら に備え、前記表示媒体層は液晶層である、請求項 34に記載の表示装置。
PCT/JP2005/015271 2004-08-24 2005-08-23 アクティブマトリクス基板およびそれを備えた表示装置 WO2006022259A1 (ja)

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