JP3420653B2 - 薄膜トランジスタおよび液晶表示素子 - Google Patents

薄膜トランジスタおよび液晶表示素子

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JP3420653B2
JP3420653B2 JP05693995A JP5693995A JP3420653B2 JP 3420653 B2 JP3420653 B2 JP 3420653B2 JP 05693995 A JP05693995 A JP 05693995A JP 5693995 A JP5693995 A JP 5693995A JP 3420653 B2 JP3420653 B2 JP 3420653B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、活性層に非単結晶シリ
コンを用いた薄膜トランジスタおよび液晶表示素子に関
する。
【0002】
【従来の技術】近年、液晶を用いた表示素子としては、
テレビジョン表示やグラフィックディスプレイなどを指
向した大容量、高密度化が図られている。そして、この
ため、たとえばラビングによる配向処理がそれぞれ施さ
れた2枚の基板を、これら基板の配向方向が互いに90
°をなすように平行に対向して配置し、この平行に配置
した基板間に、ネマチックタイプの液晶組成物を挟持さ
せた構成のいわゆるツイステッドネマチック(TN)型
でアクティブマトリクス(AM)型の液晶表示素子(L
CD)が注目されている。
【0003】そして、このアクティブマトリクス型液晶
表示素子では、クロストークのない高コントラスト表示
が行なえるように、各画素の駆動および制御を半導体ス
イッチで行なう方式が採用されている。そして、この半
導体スイッチとしては透過型の表示が可能であり、また
大面積化も容易であるなどの理由から、透明絶縁基板上
に形成配置した非晶質シリコン(a−Si)系の薄膜ト
ランジスタ(TFT)が用いられており、この薄膜トラ
ンジスタは、活性層にa−Si層を用い、この活性層を
挟んで下層にゲート電極、上層にソース電極およびドレ
イン電極を配置した逆スタガード構造が多く用いられて
いる。
【0004】また、この薄膜トランジスタに用いるゲー
ト絶縁膜には、窒化シリコン(SiN)を使用するの
が一般的である。
【0005】
【発明が解決しようとする課題】そして、これらSiN
とa−SiとはプラスマCVDでの連続形成が可能で
あり、接合特性に優れ良質界面を形成できるので広く用
いられているものの、SiNはワイドギャップが5e
V程度とあまり広くないので絶縁性が十分ではない。
【0006】また、ゲート絶縁膜に別の構造を用いる構
成として、たとえばボトムゲート薄膜トランジスタの場
合には、酸化タンタル(TaO)や酸化シリコン(S
iO)膜などを下層に配設して、a−Siと接する上
層にSiNを用いる構成がある。このようにTaO
やSiOなどの他の膜と組み合わせることによって、
SiNの単層の場合に比べ、リーク電流の低減や層間
絶縁の歩留まり向上を図ることができる。特に、SiO
膜はワイドギャップが広いので、絶縁膜への電荷に注
入が少なく薄膜トランジスタ特性が安定化する。さら
に、製造技術としてもSiO膜では熱CVDなどのパ
ーティクル発生の少ない手法が確立されており、ピンホ
ール欠落の密度が少なく、層間絶縁に高歩留まりが得ら
れる。
【0007】しかしながら、通常、薄膜トランジスタは
低融点のガラス基板上に形成するため、これらガラス基
板内に含まれる不純物として1019〜1020cm−3
程度のNaがNaイオンとなり、このNaイオンがゲー
ト絶縁膜中に進入して、薄膜トランジスタの特性の不安
定化を招く。なお、この点ではSiN膜がNaイオン
のブロッキング効果が高いのに対して、SiO膜の場
合にはNaイオンが自由に移動してしまうことは良く知
られている。したがって、ガラス表面にあらかじめ何ら
かのイオンブロッキング膜、たとえばSiN膜やBP
SG膜、BPSG膜をコーティングすることも効果はあ
るが十分ではない。さらに、SiO膜は製法によって
は吸湿しやすい膜となり、膜中に取り込まれた水分がや
はり薄膜トランジスタの特性を不安定化させてしまう問
題を有している。
【0008】本発明は、上記問題点に鑑みなされたもの
で、特性、安定性、絶縁性、歩留およびプロセス整合性
に優れた薄膜トランジスタおよび液晶表示素子を提供す
ることを目的とする。
【0009】
【課題を解決するための手段】請求項1記載の薄膜トラ
ンジスタは、ゲート絶縁膜上に活性層を形成し、この活
性層に非単結晶シリコンを用いた薄膜トランジスタにお
いて、前記ゲート絶縁膜は、酸窒化シリコン膜および窒
化シリコン膜の積層膜にて形成され、この窒化シリコン
膜が前記非単結晶シリコンに接し、前記酸窒化シリコン
膜は、Si、N、O、Hを主成分とし、Nの濃度が、N
/Si比で0.1以上0.8以下であり 、かつ、Oの濃
度よりも少なく、膜厚が200nm以上450nm以下
であり、前記窒化シリコン膜は、Si、N、Hを主成分
とし、Nの濃度が、N/Si比で1.2以上1.6以
下、Oの濃度が、5×10 20 atoms/cm 以下であり、
膜厚が5nm以上200nm以下であるものである。
【0010】求項記載の薄膜トランジスタは、ゲー
ト絶縁膜上に活性層を形成し、この活性層に非単結晶シ
リコンを用いた薄膜トランジスタにおいて、前記ゲート
絶縁膜は、酸窒化シリコン膜および窒化シリコン膜の積
層膜にて形成され、この窒化シリコン膜が前記非単結晶
シリコンに接し、前記酸窒化シリコン膜は、波長63
2.8nmでの屈折率が、1.49以上1.65以下で
あり、かつ膜厚が200nm以上450nmであり、前
記窒化シリコン膜は、Si、N、Hを主成分とし、Nの
濃度が、N/Si比で1.2以上1.6以下、Oの濃度
が、5×10 20 atoms/cm 以下であり、かつ膜厚が
5nm以上200nm以下であるものである。
【0011】求項記載の薄膜トランジスタは、ゲー
ト絶縁膜上に活性層を形成し、この活性層に非単結晶シ
リコンを用いた薄膜トランジスタにおいて、前記ゲート
絶縁膜は、酸化シリコン膜、酸窒化シリコン膜および窒
化シリコン膜の積層膜にて形成され、この酸窒化シリコ
ン膜は、前記酸化シリコン膜の上部を覆って配置される
とともに、前記窒化シリコン膜は、前記非単結晶シリコ
ンに接し、前記酸化シリコン膜は、Si、O、Hを主成
分とし、Nの濃度が5×10 20 atoms/cm 以下であ
り、前記酸窒化シリコン膜は、Si、N、O、Hを主成
分とし、Nの濃度が、N/Si比で0.1以上0.8以
下であり、かつ、Oの濃度よりも少なく、これら酸化シ
リコン膜および酸窒化シリコン膜の合計の膜厚は、20
0nm以上450nm以下であり、かつ前記酸窒化シリ
コン膜の膜厚は100nm以上であり、前記窒化シリコ
ン膜は、Si、N、Hを主成分とし、Nの濃度が、N/
Si比で1.2以上1.6以下、Oの濃度が、5×10
20 atoms/cm 以下であり、かつ膜厚が5nm以上2
00nm以下であるものである。
【0012】請求項記載の薄膜トランジスタは、ゲー
ト電極上にゲート絶縁膜を形成し、このゲート絶縁膜上
に活性層を形成し、この活性層に非単結晶シリコンを用
い、この活性層上にチャネル保護膜を有する逆スタガー
ド型の薄膜トランジスタにおいて、前記ゲート絶縁膜
は、酸窒化シリコン膜および窒化シリコン膜の積層膜に
て形成され、この窒化シリコン膜が前記非単結晶シリコ
ンに接し、前記酸窒化シリコン膜は、Si、N、O、H
を主成分とし、Nの濃度が、N/Si比で0.1以上
0.8以下であり、かつ、Oの濃度よりも少なく、膜厚
が200nm以上450nmであり、前記窒化シリコン
膜は、Si、N、Hを主成分とし、Nの濃度が、N/S
i比で1.2以上1.6以下、Oの濃度が、5×10
20 atoms/cm 以下で、膜厚が5nm以上200nm
以下であり、かつ、前記チャネル保護膜が前記ゲート電
極に自己整合されたものである。
【0013】請求項記載の薄膜トランジスタは、ゲー
ト電極上にゲート絶縁膜を形成し、このゲート絶縁膜上
に活性層を形成し、この活性層に非単結晶シリコンを
い、この活性層上にチャネル保護膜を有する逆スタガー
ド型の薄膜トランジスタにおいて、前記ゲート絶縁膜
は、酸化シリコン膜、酸窒化シリコン膜および窒化シリ
コン膜の積層膜にて形成され、この酸窒化シリコン膜は
前記酸化シリコン膜の上部を覆って配置され、前記窒化
シリコン膜が前記非単結晶シリコンに接し、前記酸化シ
リコン膜は、Si、O、Hを主成分とし、Nの濃度が5
×10 20 atoms/cm 以下であり、前記酸窒化シリコ
ン膜は、Si、N、O、Hを主成分とし、Nの濃度が、
N/Si比で0.1以上0.8以下であり、かつ、Oの
濃度よりも少なく、これら酸化シリコン膜および酸窒化
シリコン膜の合計の膜厚は、200nm以上450nm
以下であり、かつ前記酸窒化シリコン膜の膜厚は100
nm以上であり、前記窒化シリコン膜は、Si、N、H
を主成分とし、Nの濃度が、N/Si比で1.2以上
1.6以下、Oの濃度が、5×10 20 atoms/cm
下であり、かつ膜厚が5nm以上200nm以下であ
り、かつ、前記チャネル保護膜を前記ゲート電極に自己
整合させたものである。
【0014】求項記載の液晶表示素子は、請求項1
ないしいずれか記載の薄膜トランジスタをスイッチン
グ素子として用いたものである。
【0015】
【作用】本発明の薄膜トランジスタは、ゲート絶縁膜と
して、酸窒化シリコン膜および窒化シリコン膜を用い、
この窒化シリコン膜が非単結晶シリコンに接しているた
め、酸窒化シリコン膜はワイドギャップで絶縁性に優
れ、不純物イオンブロック効果、耐水性を期待すること
ができるとともに、窒化シリコン膜は非単結晶シリコン
との界面性も良い
【0016】また、本発明の液晶表示素子は、請求項1
ないしいずれか記載の薄膜トランジスタをスイッチン
グ素子としたため、特性が安定して動作する。
【0017】
【実施例】以下、本発明の一実施例をアクティブマトリ
クス型の液晶表示素子に適用した場合について、図面を
参照して説明する。
【0018】図1はアクティブマトリクス型液晶表示装
置(LCD)に用いる薄膜トランジスタ(TFT)を示
す断面図であり、1は絶縁性基板でありたとえばガラス
(コーニング社製7059)製のガラス基板で、このガ
ラス基板1には一主面上にモリブデン・タンタル(Mo
−Ta)からなるゲート電極2が形成される。
【0019】また、ゲート電極2上には、このゲート電
極2を覆うように、膜厚0.3μmの酸窒化シリコン
(SiO)膜3aを積層形成し、さらに、膜厚0.
05μmの窒化シリコン(SiN)膜3bを積層形成
し、これらSiO膜3aおよびSiN膜3bの2層
でゲート絶縁膜3を構成する。
【0020】さらに、このゲート絶縁膜3上に、膜厚
0.05μmの非晶質シリコン(a−Si)からなる活
性層としての半導体膜であるa−Si膜4を積層形成す
る。そして、a−Si膜4上に、膜厚0.3μmのSi
膜3bを積層して、このSiN膜にレジストによる
パターニングを施して、HFを主成分としたエッチング
溶液で所定の形状に加工し、レジストを取り除きチャネ
ル保護膜5を形成する。
【0021】ここで、これらゲート絶縁膜3、a−Si
膜4およびチャネル保護膜5の積層形成のプロセスにつ
いて説明する。
【0022】まず、SiO膜3a、SiN膜3b、
a−Si膜4およびチャネル保護膜5の形成方法として
は、たとえば全てをプラズマCVD法にて形成する。こ
れらSiO膜3a、SiN膜3b、a−Si膜4お
よびチャネル保護膜5の積層形成には、それぞれに個別
の反応室を割り当て、それら反応室を直列につないだイ
ンライン式のCVD装置で形成するのが最も一般的な方
法である。一方、最も生産性を高めるにはこれら全ての
膜を同一の反応室で、同一設定温度で積層形成するのが
有効である。そして、プラズマCVDで形成する薄膜
は、SiN膜、a−Si膜とともに応力の大きい場合
が多く、従来のゲート絶縁膜の大部分にSiN膜を用
いる構成では、一つの反応室でSiN膜とa−Si膜
を交互に積層すると、反応室の内壁から膜の剥がれが生
じ、パーティクル発生要因となり、同一反応室での積層
膜形成が生産性で有利なことは明らかであっても、実際
上は量産に使用することができない。しかし、SiO
膜3aは応力を小さくすることが容易であり、SiN
膜3bに比して密着製が優れるため、積層膜に占めるS
iN膜の膜厚を少なくすることができるので、SiO
膜3aを導入して積層膜を形成する場合には、同一
反応室での形成が十分に可能になる。
【0023】次に、a−Si膜4およびチャネル保護膜
5上にたとえば膜厚0.05μmの低抵抗半導体膜6を
成膜し、a−Si膜4および低抵抗半導体膜6を加工し
て、チャネル領域、ソース領域およびドレイン領域を形
成する。
【0024】また、ゲート絶縁膜3上にはITO(Indi
um Tin Oxide)からなる画素電極7が形成される。
【0025】そして、低抵抗半導体膜6のソース領域上
には、画素電極7と接続した状態でソース電極8が形成
され、ドレイン領域上にはドレイン電極9が形成され、
さらに、保護膜10を積層形成する。こうして、ゲート電
極2、ゲート絶縁膜3、a−Si膜4、ソース電極8、
ドレイン電極9および保護膜10にてスイッチング素子と
しての薄膜トランジスタ(TFT)11を形成し、能動素
子基板12となる。
【0026】また、図2に示すように、絶縁性基板であ
るガラス基板1の一主面上には、ITOからなる共通電
極21が形成され、対向基板22が構成される。
【0027】そして、能動素子基板12の一主面上に全面
にたとえば低温キュア型のポリイミド(PI)からなる
配向膜25が形成し、また、対向基板23の一主面上に全面
にたとえば同様に低温キュア型のPIからなる配向膜26
を形成する。また、能動素子基板12と対向基板23との一
主面上には、各々の配向膜25,26を所定の方向に布など
で擦ることにより、ラビングによる配向処理がそれぞれ
施される。さらに、能動素子基板12と対向基板23とは互
いの一主面側が対向し、かつ、互いの配向膜25,26の配
向軸が概略90°をなすように配置し、これら能動素子
基板12と対向基板23との間隙に液晶27を封入挟持する。
【0028】ここで、能動素子基板12と対向基板23とを
組み合わせる際には、配向膜25,26のラビング方向は、
良視角方向が正面方向に向くように設定される。そし
て、能動素子基板12と対向基板23の他主面側には、それ
ぞれ偏光板28,29を被着し、液晶表示装置(LCD)30
を構成し、能動素子基板12と対向基板23のどちらか一方
の他主面側から照明を行なう。
【0029】次に、図3を参照して、上述の液晶表示装
置30を製造するプラズマCVD装置31の構成を説明す
る。
【0030】このプラズマCVD装置31は、中央に真空
中でのガラス基板1の搬送を行なう搬送機構を備えた共
通室32を有し、この共通室32の周囲を放射状に取り囲む
ように4つの反応室33〜36、加熱室37および2つの搬出
入室38,39が配設されている。
【0031】そして、成膜を行なう各反応室33〜36に
は、直径150mmの円形高周波電極およびこの円形高周
波電極に対向しガラス基板1をクランプするサセプタを
備えており、SiH、H、NH、NO、N
PH、NFおよびArのガス供給系と、ドライポン
プからなる排気系とが接続されている。また、試料であ
るガラス基板1は加熱したサセプタにクランプされ、ガ
ラス基板1の表面温度が所望の温度となるように制御さ
れている。
【0032】一方、成膜を行なわない共通室32、加熱室
37、搬出入室38,39には、Nのガス供給系とドライポ
ンプからなる排気系とが接続されている。そして、ガラ
ス基板1は搬出入室38,39のいずれかに搬入され、共通
室32を経て、加熱室37にて加熱され、約10分の加熱
後、再び共通室32を経て反応室33に導入される。また、
反応室33では、基板温度320℃にて膜厚0.3μmの
SiO膜3a、膜厚0.05μmのSiN膜3b、
膜厚0.05μmのa−Si膜4、膜厚0.3μmのS
iNのチャネル保護膜5を積層形成する。
【0033】なお、これらの間、反応室33のサセプタの
設定温度は一定に保つ。膜種によって温度を変えること
も可能だが、温度安定化を図る待機時間だけスループッ
トが落ちるので現実的ではない。
【0034】そして、ガラス基板1は、三たび共通室32
を経て搬出入室38,39のいずれかにより搬出される。な
お、反応室34〜36は反応室32と同様にSiO膜3
a、SiN膜3b、a−Si膜4およびSiNのチャ
ネル保護膜5の4層形成に使用するようになっており、
並行処理が行なわれる。
【0035】一方、ゲート絶縁膜3からチャネル保護膜
5までの4層を全て同一の反応室33〜36で形成する方法
は、前述のように同一温度という制約がかかるので、薄
膜トランジスタ11の特性ではやや不利となる。特に、チ
ャネル保護膜5の形成中に、活性層であるa−Si膜4
が熱劣化を受けてしまう。そこで、SiO膜3a、
SiN膜3b、a−Si膜4の3層までを基板温度32
0℃にて同一反応室33〜36で積層し、別の反応室33〜36
でSiNのチャネル保護膜5を基板温度300℃で形
成する方法がある。すなわち、図3のプラズマCVD装
置に対応させると、2層のゲート絶縁膜3およびa−S
i膜4の3層を反応室33で形成し、共通室32を経て反応
室35にガラス基板1を移動させてSiNのチャネル保
護膜5を形成し、その後共通室32を経て搬出させる。同
様の処理を反応室34および反応室36でも実施して並行処
理する。この場合、ゲート絶縁膜3からチャネル保護膜
5の4層を一括して形成するものに比較すると生産性で
は若干劣るが、特性に優れた薄膜トランジスタ11の製造
が可能になる。
【0036】いずれの場合も、SiO膜3aを用い
ることで、ゲート絶縁膜3とa−Si膜4との積層形成
を同一の反応室33〜36で実質的に行なえるので、従来の
個別の反応室による積層膜形成に比べて生産性が向上す
る。
【0037】次に、SiO膜3aの形成プロセスに
ついて説明する。
【0038】図3に示すプラズマCVD装置31で反応室
33〜36においてガラス基板1を加熱したサセプタにクラ
ンプさせ320℃に調節する。なお、ガラス基板1の温
度は300℃から360℃の範囲であることが望まし
い。そして、ガラス基板1に対向するシャワー電極か
ら、原料ガスとしてSiH、NOおよびNをそれ
ぞれ20、120、400sccm導入し、排気バルブの開
度を調節して気圧をたとえば1.2Torrに調圧する。こ
の状態で、13.56MHzの高周波電力200Wを印
加するとシャワー電極およびサセプタ間に放電が生じ、
SiO膜3aがガラス基板1上に堆積される。
【0039】なお、ガス流量は堆積する膜の組成に大き
く影響する。すなわち、NOは主にO源として、N
はN源として働くので、これらガス流量の調節によって
所望の組成の膜を得ている。また、成膜時の気圧は0.
5〜5Torr程度の広範囲で成膜が可能であるが、この気
圧も膜の組成に大きく影響する。一般に、高圧で成膜す
るほどNが減ってOが多く取り込まれる傾向がある。さ
らに、サセプタとシャワー電極との電極間隔は10mmか
ら40mmの範囲で、膜厚の均一性に優れる間隔を選択す
ると良く、最適の電極間隔は圧力との相関が強く、概ね
圧力に反比例し、高圧で成膜する場合ほど狭い電極間隔
が必要となる。実際、上述の成膜条件では20mm程度が
適当である。また、放電の周波数をたとえば27MH
z、41MHzあるいは54MHzと高くする場合にも
狭い電極間隔が必要となる。
【0040】また、SiO膜3aの原料ガスにはN
の代わりにNHを用いることも可能であり、NH
はNに比較して分解が容易であるため、少量でも膜に
Nが取り込まれる。さらに、NH中のHも膜に取り込
まれてN系とは異なるエッチング速度の膜が得られる
ので、使い分けることでエッチング速度の制御が可能に
なる。
【0041】一方、原料ガスにSiHの代わりに有機
シランを用いると、堆積表面での流動性によって、ステ
ップカバレージに優れたSiO膜3aが得られる。
たとえばボトムゲート薄膜トランジスタにする場合に
は、ゲート電極2から連続する図示しない配線にテーパ
加工を施さなくても十分な被覆がなされ、完全ではない
までも平坦化ができる。もちろんトップゲート薄膜トラ
ンジスタの場合でもステップカバレージに優れたゲート
絶縁膜3は有効である。なお、有機シランとしては、具
体的にはTEOS(Tetraethylorthosilicate :Si
[OC)、TMS(Trimethylsilicate :S
iH[OCH)、TRIES(Triethylsilicat
e:SiH[OC、Hexamethyldisilazane:
[CHSiNHSi[CH、Hexamethyldi
silane:[XHSiSi[CH)、Hexame
thyldisiloxane:[CHSiOSi[CH
などが良く、特にTEOSは半導体の分野ではSiO
膜の原料として最も広く知られている材料であり、安価
に入手可能である。なお、これらの原料ガスのO源とし
てはNOでは酸化能力が弱いのでOを用いることが
望ましく、窒化能力もOの酸化能力に対抗する必要が
あるのでNよりもはNHの方が良く、NOやN
の場合には大流量が必要となる。
【0042】また、有機シランの供給にはバブリングが
必要な場合が多いが、このバブリングにはNまたはH
e、Arなどの不活性ガスを用いる。半導体分野におい
て、TEOSを代表とする有機シランから作製するSi
膜では膜中の水分、あるいは、後から水を取り込む
吸湿性がしばしば問題となる。薄膜トランジスタ11でも
ゲート絶縁膜3に水分が含まれているものを用いれば、
薄膜トランジスタ11の安定性などに不具合を生ずる。と
ころが、この発明のように膜中にNを導入すれば、ステ
ップカバレージ性の良好さを維持して、かつ、水の諸問
題を解決できる。
【0043】上述のものでも、不純物と水のブロックを
両立させるにはSiO膜3aの組成に最も効果的な
範囲があり、SiO膜3aはSi、N、OおよびH
を主成分とし、組成はN/Si比が0.1〜0.8であ
り、O/SiがN/Siよりも多いと良い。さらに、こ
の範囲内でも、絶縁特性はワイドギャップの広いSiO
膜3bに近い方が優れるので、N/Si比が0.3〜
0.5、O/Si比が1.2〜1.5の範囲とすること
が望ましい。具体的には、たとえばSiOが1.25で
Nが0.45程度の組成が適当である。これら組成の調
整には、ガスの流量、圧力、放電パワーおよび電極間隔
の少なくともいずれかを変えることによって行なう。
【0044】一方、活性層であるa−Si膜4と接する
SiN膜3bの組成は、Si、NおよびHを主成分と
し、組成はN/Si比が1.2以上とするが、薄膜トラ
ンジスタ11の信頼性を考慮した場合、科学量論的組成の
1.33以上とするとなお好ましい。SiN膜3b中に
は不純物としてOが取り込まれるが、Oの含有量を5×
1020atoms/cm以下としないと、a−Si膜4との
良好な界面が形成できない。また、SiO膜3aの
上にSiN膜3bを形成するので、特に、同一の反応室
33〜36にて成膜する場合には、SiO膜3aの成膜
後にNOを速やかに除去するよう注意が必要である。
この場合、短時間で除去するには高真空排気よりもたと
えばNガスによるパージ方式が効果的である。ただ
し、O含有量を少なくするほど良いというものではな
く、パージ時間を長く取ることは生産性に影響するの
で、薄膜トランジスタ11の特性に影響のない範囲に抑え
ればよい。また、SiO膜3aとSiN膜3bとを
同一の反応室33〜36にて成膜する場合の間のパージ時間
は、それぞれ5秒以上、60秒以下が好ましく、SiN
膜3b中のO含有量の適切な範囲は、5×1018atom
s/cm以上5×1020atoms/cm以下である。
【0045】また、SiO膜3aの膜厚を決めるも
のとしてO/SiとN/Siとを規定したが、この他に
Hの含有量が成膜温度や圧力で大幅に変化する。これら
Si、N、Oの各組成とH含有量をも含めた膜質を規定
する量として屈折率があり、SiO膜3aの屈折率
は1.49〜1.65の範囲であることが望ましい。そ
して、Si、NおよびOの組成比が前述の値を満足して
も、たとえばHが多量に含まれる膜は絶縁特性に劣る。
このような構造が粗な膜は屈折率が小さいので、屈折率
を上述の範囲におさめることで良好な効果が得られる。
なお、この屈折率は波長632.8nmでの値である。
【0046】さらに、SiO膜3aの全部または一
部に、PまたはBをドーピングすると、PSG、BS
G、BPSGと同様に不純物イオン、特にNaイオンを
ゲッタリングする効果が得られる。薄膜トランジスタ11
はガラス基板1上に形成するので、ガラスからのNaイ
オンを捕らえる機能を設けておけば、薄膜トランジスタ
11の信頼性が増す。具体的には、SiO膜3aをさ
らに2層に分割し、ガラス基板1あるいはゲート電極2
に近い側にのみPをドーピングをする。そして、Naイ
オンはSiO膜3aのPがドーピングされたSiO
層にゲッタリングされ、薄膜トランジスタ11の特
性の変動などに悪影響をおよぼさなくなる。なお、Pを
ドーピングするとゲート絶縁膜3の絶縁などの電気特性
はやや劣るので、非ドーピング層を積層することでこれ
を補う。具体例として、ボトムゲート薄膜トランジスタ
の場合には、PをドーピングしたSiO層は30
〜80nm程度で、ゲート電極2の直上に形成し、この
ゲート電極2の上を非ドーピングのSiO層で覆
いこれら2つのSiO層でSiO膜3aとす
る。
【0047】また、ドーピング層とゲート電極の間に薄
層の非ドーピングSiO層を挿入し、ドーピング
層を非ドーピング層でサンドイッチすることも効果的で
あり、SiO膜3aへのPのドーピングは原料ガス
にPHを添加することで容易であり、Bをドーピング
する場合には、BまたはBFなどを用いればよ
い。ただし、これらPあるいはBのドーピングを施した
膜を形成する反応室33〜36と、a−Si層4を形成する
反応室33〜36とは別にすることが好ましい。
【0048】上述のように、ゲート絶縁膜3を構成する
SiO膜3aとSiN膜3bの膜厚は、SiO
膜3aの膜厚が200nm以上450nm以下であり、
SiN膜3bの膜厚が5nm以上200nm以下とする
のが好ましい。すなわち、絶縁性はSiO膜3a
に、a−Si膜4との界面特性はSiN膜3bに分担さ
せるものであるから、SiN膜3bはSiO膜3a
よりも薄い膜とする方が好ましいものであり、両者を合
わせたゲート絶縁膜3の全体の膜厚は300nm〜50
0nmの範囲が適正である。
【0049】次に、他の実施例を図4を参照して説明す
る。この図4に示す実施例も図1に示す実施例と同様に
図2に示す液晶表示装置30の一部を構成する。
【0050】この図4に示す実施例は、図1に示す実施
例において、ゲート絶縁膜3として、ゲート電極2を覆
うように、膜厚0.15μmの酸化シリコン(Si
)膜3cを形成し、このSiO膜3c上に膜厚0.1
5μmの酸窒化シリコン(SiO)膜3dを積層形
成し、このSiO膜3d上に膜厚0.05μmの窒
化シリコン(SiN)膜3eを形成し、そして、膜厚
0.05μmのa−Si膜4を形成したものである。
【0051】このように、ゲート絶縁膜3の一部にワイ
ドギャップの広いSiO膜3cを用いることで絶縁性、
耐圧をさらに改善し、一方で、SiO膜の弱点である
吸湿性や不純物イオンの可動性をSiO膜3dとの積層
でカバーし、さらには、a−Si膜4との界面特性はS
iN膜3eで確保している。
【0052】ここで、この薄膜トランジスタ11のゲート
絶縁膜3、a−Si膜4およびチャネル保護膜5の積層
形成のプロセスについて説明する。
【0053】まず、SiO膜3cの形成は、常圧CV
D、減圧CVD、プラズマCVDあるいはRFスパッタ
などの任意の方法により形成する。また、次に形成する
SiO膜3dとの間に真空を維持するといったこと
は特には必要とせず、SiO膜3d、SiN膜3
e、a−Si膜4およびチャネル保護膜5は、図1に示
す実施例と同様に、たとえばプラズマCVDで形成す
る。
【0054】また、SiO膜3cの形成に常圧CVD
法、減圧CVDの熱CVDプロセスを用いると、ガラス
基板1を概ね400℃以上に加熱必要があるが、パーテ
ィクル発生が少なく、ピンホール欠落の少ないゲート絶
縁膜3が得られる。具体的には、たとえば430℃に加
熱したガラス基板1にSiH、OおよびNをそれ
ぞれ100sccm、2slm 、20slm 導入すると、SiO
膜3cが形成される。この場合のNは希釈ガスであっ
て成膜に直接は寄与しない。
【0055】さらに、常圧CVD法で原料ガスにSiH
膜の代わりに有機シランを用いると、堆積表面での流
動性によって、ステップカバレージに優れたSiO
が得られる。たとえばボトムゲート薄膜トランジスタの
場合には、ゲート電極2から連続した図示しない配線に
テーパー加工を施さなくても、十分な被覆がなされ、完
全ではないまでも平坦化できる。もちろんトップゲート
薄膜トランジスタの場合でもステップカバレージに優れ
たゲート絶縁膜3は有効である。なお、有機シランの具
体例としては、前述のTEOS、TMS、TRIESな
どであり、これらの原料ガスのO源としてはOだけで
は参加能力が弱いのでオゾナイザで育成させたOをも
用いることが必要である。なお、常圧CVD法で有機シ
ランから作製したSiO膜は特に吸湿性に富んでいる
ので、薄膜トランジスタに適用する場合、耐水性の高い
SiO膜3dとの組み合わせが必要である。
【0056】次に、SiO膜3cの形成にプラズマCV
Dを用いる場合について説明する。この場合も、前述の
プラズマCVD装置31で、反応室33〜36において加熱し
たサセプタにガラス基板1をクランプさせて320℃に
調節する。そして、ガラス基板1の温度は300℃から
360℃の範囲であることが望ましい。この場合、熱C
VDに比べて低温にて形成でき、ガラス基板1へのダメ
ージが少ない点が有利である。
【0057】そして、ガラス基板1に対向するシャワー
電極から、原料ガスとしてSiH、NOをそれぞれ
20sccm、800sccm導入し、たとえば排気バルブの開
度を調節して気圧をたとえば1.2Torrに調圧する。こ
こで13.56MHzの高周波電力300Wを印加する
と放電が生じ、SiO膜3cがガラス基板1上に堆積さ
れる。また、ガス流量は膜室がSiリッチにならないよ
う、SiHに対してNOを20倍以上供給すること
が望ましい。
【0058】また、成膜時の圧力は0.5〜5Torr程度
の広範囲で成膜が可能だが、低圧成膜の方が膜中へのH
の取り込みが少なく良質な絶縁膜となるので0.6〜
1.8Torrが適当である。そして、サセプタとシャワー
電極との間の電極間隔は10mmから40mmの範囲で、膜
厚の均一性に優れる間隔を選択すると良い。なお、最適
の電極間隔は圧力との相関が強く、概ね圧力に反比例
し、高圧で成膜する場合ほど狭い電極間隔が必要とな
る。
【0059】そして、常圧CVDと同様、プラズマCV
Dにおいても、SiO膜3cの原料ガスにSiHの代
わりに有機シランを用いると、堆積表面での流動性によ
って、ステップカバレージに優れたSiO膜3dが
得られる。この場合の有機シランの具体例は前述のTE
OS、TMS、TRIESなどがある。なお、これらの
原料ガスのO源としてはNOでは参加能力が弱いので
が好ましく、やはり吸湿性が高いのでSiO
膜3dとSiO膜3eとの組み合わせが必要となる。
【0060】次に、上述の方法によって形成したSiO
膜3c上にSiO膜3dを形成するときは以下の点
で注意する必要がある。このSiO膜3cは、形成方法
によって程度の差歯あるものの、成膜終了時点において
すでに膜中に水分を内包しており、プラズマCVDより
は常圧CVD、SiH系よりは有機シラン系となるほ
ど水を含んでいる。また、大気に曝した場合には吸湿も
する。したがって、SiO膜3dの形成に際しては
事前にこの水分を放出させることが必要である。この水
分を放出させる方法としては、真空または10Torr以下
の減圧雰囲気中でアニールし、その後、大気に曝するこ
となくSiO膜3dで覆ってしまうと良い。なお、
SiO膜3cとSiO膜3dの形成が別装置である
ときはもちろんのこと、同じ装置で連続形成するときに
も一度アニール処理でSiO膜3c中の水分を追い出す
ことが望ましい。また、アニール温度はSiO
3dの形成温度よりも10℃〜40℃高温で行なうことが
好ましく、1〜2分でもガラス基板1の昇温だけなら可
能であるが水分脱離に関しては不十分であるので、アニ
ール時間は5分以上できれば10分以上必要である。
【0061】一方、SiO膜3cの組成は、Si、Oお
よびHを主成分とし、SiO膜中には形成方法によっ
てはNが取り込まれるが、良好な絶縁特性を得るために
はNの含有量を5×1020atoms/cm以下とすべきで
ある。
【0062】また、ゲート絶縁膜3を構成するSiO
膜3c、SiO膜3dとSiN膜3eの膜厚は、Si
膜3cとSiO膜3dの合計膜厚が200nm以
上450nm以下であり、かつ、SiO膜3dの膜
厚が100nm以上、SiN膜3eの膜厚が5nm以上
200nm以下とするのが好ましい。そして、絶縁性は
SiO膜3cとSiO膜3dとで、耐水性と不純物
イオンのブロックをSiO膜3dで、a−Si膜4
との界面特性はSiN膜3eに分担させる。また、Si
膜3cは絶縁性が確実でピンホール欠落密度が少ない
ため、絶縁性が確実になる。さらに、SiO膜3c、S
iO膜3dとSiN膜3eの全部を合わせたゲート
絶縁膜3の全体の膜厚は、300nm〜500nmの範
囲が適正である。
【0063】また、他の実施例を図5を参照して説明す
る。この図5に示す実施例も図1に示す実施例と同様に
図2に示す液晶表示装置30の一部を構成する。
【0064】この図5に示す実施例は、図1に示す実施
例において、薄膜トランジスタ11の形状に特徴があり、
チャネル保護膜5の幅はゲート電極2に裏面露光を用い
て自己整合しているものである。
【0065】そして、ゲート絶縁膜3の構成は、図1に
示す実施例と同様にSiO膜3aとSiN膜3bの
積層である。
【0066】この様にチャネル保護膜5の幅、すなわち
チャネル長とゲート電極2の幅を一致させた薄膜トラン
ジスタ11は、ゲート・ソース間の寄生容量が少ない利点
がある。しかし、チャネル保護膜5の長さよりゲート電
極2の大きい薄膜トランジスタに比べて、ガラス基板1
からの汚染に弱い。すなわち、ガラス基板1からたとえ
ばNaなどの不純物イオンが拡散しても、チャネル保護
膜5は大きなゲート電極2によって保護されて影響を受
けない、または軽減されている。これに対して自己整合
型の薄膜トランジスタ11では、チャネル保護膜5に不純
物イオン拡散に対して強い構造にしておく必要がある
が、SiO膜3aとSiN膜3bの積層型のゲート
絶縁膜3とすることで、薄膜トランジスタ11の特性の信
頼性向上に、特に顕著な効果が現れる。もちろん、Pや
BをSiO膜3aの一部にドーピングすることで不
純物に対する効果がより向上する。
【0067】さらに、他の実施例を図6を参照して説明
する。この図6に示す実施例も図4に示す実施例と同様
に図2に示す液晶表示装置30の一部を構成する。
【0068】この図6に示す実施例は、図4に示す実施
例において、チャネル保護膜5の幅はゲート電極2に裏
面露光を用いて自己整合しているものである。
【0069】そして、ゲート絶縁膜3の構成は、SiO
膜3c、SiO膜3dおよびSiN膜3eを積層し
たもので、図5に示す実施例と同様の効果を有してい
る。
【0070】上記いずれの実施例においても、歩留まり
が向上するため、低コスト化につながり、また、薄膜ト
ランジスタ11の特性が安定化して、より厳しい駆動条件
下での使用を可能とする。
【0071】なお、上記実施例では液晶表示装置につい
て説明したが、a−Si密着センサなどにも適用でき
る。
【0072】
【発明の効果】本発明によれば、ゲート絶縁膜として、
酸窒化シリコン膜および窒化シリコン膜を用い、この窒
化シリコン膜が非単結晶シリコンに接しているため、酸
窒化シリコン膜はワイドギャップで絶縁性に優れ、不純
物イオンブロック効果、耐水性を期待することができる
とともに、窒化シリコン膜は非単結晶シリコンとの界面
性も良く、特性を向上できる。
【図面の簡単な説明】
【図1】本発明の一実施例を用いたアクティブマトリク
ス型液晶表示素子に用いる薄膜トランジスタを示す断面
図である。
【図2】同上液晶表示装置の構成を示す断面図である。
【図3】同上液晶表示装置を製造するプラズマCVD装
置を示す構成図である。
【図4】同上他の実施例のアクティブマトリクス型液晶
表示素子に用いる薄膜トランジスタを示す断面図であ
る。
【図5】同上また他の実施例のアクティブマトリクス型
液晶表示素子に用いる薄膜トランジスタを示す断面図で
ある。
【図6】同上さらに他の実施例のアクティブマトリクス
型液晶表示素子に用いる薄膜トランジスタを示す断面図
である。
【符号の説明】
3 ゲート絶縁膜 3a 酸窒化シリコン膜 3b 窒化シリコン膜 3c 酸化シリコン膜 3d 酸窒化シリコン膜 3e 窒化シリコン膜 4 活性層としてのa−Si膜 11 スイッチング素子としての薄膜トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G02F 1/1362 G02F 1/1343 G02F 1/3333 G02F 1/13 101 H01K 29/78

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】 ゲート絶縁膜上に活性層を形成し、この
    活性層に非単結晶シリコンを用いた薄膜トランジスタに
    おいて、 前記ゲート絶縁膜は、酸窒化シリコン膜および窒化シリ
    コン膜の積層膜にて形成され、この窒化シリコン膜が前
    記非単結晶シリコンに接し 前記酸窒化シリコン膜は、Si、N、O、Hを主成分と
    し、Nの濃度が、N/Si比で0.1以上0.8以下で
    あり、かつ、Oの濃度よりも少なく、膜厚が200nm
    以上450nm以下であり、 前記窒化シリコン膜は、Si、N、Hを主成分とし、N
    の濃度が、N/Si比で1.2以上1.6以下、Oの濃
    度が、5×10 20 atoms/cm 以下であり、膜厚が5n
    m以上200nm以下である ことを特徴とする薄膜トラ
    ンジスタ。
  2. 【請求項2】 ゲート絶縁膜上に活性層を形成し、この
    活性層に非単結晶シリコンを用いた薄膜トランジスタに
    おいて、 前記ゲート絶縁膜は、酸窒化シリコン膜および窒化シリ
    コン膜の積層膜にて形成され、この窒化シリコン膜が前
    記非単結晶シリコンに接し、 前記 酸窒化シリコン膜は、波長632.8nmでの屈折
    率が、1.49以上1.65以下であり、かつ膜厚が2
    00nm以上450nmであり、 前記窒化シリコン膜は、Si、N、Hを主成分とし、N
    の濃度が、N/Si比で1.2以上1.6以下、Oの濃
    度が、5×10 20 atoms/cm 以下であり、 かつ膜厚が5nm以上200nm以下で あることを特徴
    とする薄膜トランジスタ。
  3. 【請求項3】 酸窒化シリコン膜は、少なくとも一部に
    PおよびBのいずれか一方をドーピングしたことを特徴
    とする請求項1または2記載の薄膜トランジスタ。
  4. 【請求項4】 ゲート絶縁膜上に活性層を形成し、この
    活性層に非単結晶シリコンを用いた薄膜トランジスタに
    おいて、 前記ゲート絶縁膜は、酸化シリコン膜、酸窒化シリコン
    膜および窒化シリコン膜の積層膜にて形成され、この酸
    窒化シリコン膜は、前記酸化シリコン膜の上部を覆って
    配置されるとともに、前記窒化シリコン膜は、前記非単
    結晶シリコンに接し 前記酸化シリコン膜は、Si、O、Hを主成分とし、N
    の濃度が5×10 20 atoms/cm 以下であり、 前記酸窒化シリコン膜は、Si、N、O、Hを主成分と
    し、Nの濃度が、N/Si比で0.1以上0.8以下で
    あり、かつ、Oの濃度よりも少なく、 これら酸化シリコン膜および酸窒化シリコン膜の合計の
    膜厚は、200nm以上450nm以下であり、かつ前
    記酸窒化シリコン膜の膜厚は100nm以上であり、 前記窒化シリコン膜は、Si、N、Hを主成分とし、N
    の濃度が、N/Si比で1.2以上1.6以下、Oの濃
    度が、5×10 20 atoms/cm 以下であり、 かつ膜厚が5nm以上200nm以下である ことを特徴
    とする薄膜トランジスタ。
  5. 【請求項5】 酸化シリコン膜は、少なくとも一部にP
    およびBのいずれか一方をドーピングしたことを特徴と
    する請求項記載の薄膜トランジスタ。
  6. 【請求項6】 ゲート電極上にゲート絶縁膜を形成し、
    このゲート絶縁膜上に活性層を形成し、この活性層に非
    単結晶シリコンを用い、この活性層上にチャネル保護膜
    を有する逆スタガード型の薄膜トランジスタにおいて、前記 ゲート絶縁膜は、酸窒化シリコン膜および窒化シリ
    コン膜の積層膜にて形成され、この窒化シリコン膜が前
    記非単結晶シリコンに接し、前記酸窒化シリコン膜は、Si、N、O、Hを主成分と
    し、Nの濃度が、N/Si比で0.1以上0.8以下で
    あり、かつ、Oの濃度よりも少なく、膜厚が200nm
    以上450nmであり、 前記窒化シリコン膜は、Si、N、Hを主成分とし、N
    の濃度が、N/Si比で1.2以上1.6以下、Oの濃
    度が、5×10 20 atoms/cm 以下で、膜厚が5nm
    以上200nm以下であり、 かつ、前記チャネル保護膜が前記ゲート電極に自己整合
    されたことを特徴とする薄膜トランジスタ。
  7. 【請求項7】 ゲート電極上にゲート絶縁膜を形成し、
    このゲート絶縁膜上に活性層を形成し、この活性層に非
    単結晶シリコンを用い、この活性層上にチャネル保護膜
    を有する逆スタガード型の薄膜トランジスタにおいて、 前記ゲート絶縁膜は、酸化シリコン膜、酸窒化シリコン
    膜および窒化シリコン膜の積層膜にて形成され、この酸
    窒化シリコン膜は前記酸化シリコン膜の上部を覆って配
    置され、前記窒化シリコン膜が前記非単結晶シリコンに
    接し、前記酸化シリコン膜は、Si、O、Hを主成分とし、N
    の濃度が5×10 20 atoms/cm 以下であり、 前記酸窒化シリコン膜は、Si、N、O、Hを主成分と
    し、Nの濃度が、N/Si比で0.1以上0.8以下で
    あり、かつ、Oの濃度よりも少なく、 これら酸化シリコン膜および酸窒化シリコン膜の合計の
    膜厚は、200nm以上450nm以下であり、かつ前
    記酸窒化シリコン膜の膜厚は100nm以上であり、 前記窒化シリコン膜は、Si、N、Hを主成分とし、N
    の濃度が、N/Si比で1.2以上1.6以下、Oの濃
    度が、5×10 20 atoms/cm 以下であり、 かつ膜厚が5nm以上200nm以下であり、 かつ、前記チャネル保護膜を前記ゲート電極に自己整合
    させたことを特徴とする薄膜トランジスタ。
  8. 【請求項8】 請求項1ないしいずれか記載の薄膜ト
    ランジスタをスイッチング素子として用いたことを特徴
    とする液晶表示素子。
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KR100336889B1 (ko) * 1998-10-27 2008-11-28 주식회사 현대 디스플레이 테크놀로지 박막트랜지스터액정표시장치
KR100336890B1 (ko) * 1998-12-15 2003-06-19 주식회사 현대 디스플레이 테크놀로지 박막트랜지스터액정표시소자의제조방법
JP4597295B2 (ja) * 1998-12-25 2010-12-15 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6891236B1 (en) * 1999-01-14 2005-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
CN1577796A (zh) 2003-07-10 2005-02-09 精工爱普生株式会社 电子器件的制造方法和半导体器件的制造方法
US7864281B2 (en) * 2004-08-24 2011-01-04 Sharp Kabushiki Kaisha Active matrix substrate and display unit provided with it
JP4754798B2 (ja) * 2004-09-30 2011-08-24 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5308019B2 (ja) 2007-12-19 2013-10-09 三菱電機株式会社 薄膜トランジスタ、及びその製造方法、並びに表示装置
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
CN105810753A (zh) * 2009-09-04 2016-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
CN103762178A (zh) * 2013-12-25 2014-04-30 深圳市华星光电技术有限公司 一种低温多晶硅薄膜晶体管及其制造方法
US10818766B2 (en) * 2017-03-30 2020-10-27 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display panel

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