KR100248572B1 - 반도체장치 및 그제조방법 - Google Patents

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KR100248572B1
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사토시 사이토
도요히로 하라조노
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

본 발명은 제1배선층을 갖는 반도체 기판상에 형성된 실리콘 질화막; 상기 실리콘 질화막상에 형성된 제1실리콘 산화막; 및 테트라에틸 오르토실리케이트, 실옥산 혹은 디실라잔을 원료로 하는 상압 CVD법에 의해 제1실리콘 산화막상에 형성된 제2실리콘 산화막을 포함하는 반도체 장치에 관한 것이다.

Description

반도체 장치 및 그의 제조방법
제1a~c도는 본 발명에 따른 반도체 장치의 제조공정을 나타내는 개략 단면도.
제2a 및 b도는 TEOS/O3-SiO2막의 막형성 속도의 하층 의존성을 나타내는 그래프.
제3도는 본 발명에 따른 제2실리콘 산화막의 공정 피복성을 나타내는 개략 단면도.
제4도는 종래의 제2실리콘 산화막의 단차피복성을 나타내는 개략 단면도.
제5도는 TEOS/O3-SiO2막의 면내 균일성을 나타내는 그래프.
제6a~c도는 종래의 반도체 장치의 제조공정을 나타내는 개략 단면도.
제7도는 하층의 종류에 의한 단차 피복서의 비교 데이터.
제8도는 하층의 종류에 의한 핫캐리어(hot carrier) 내성의 비교 데이터.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트 산화막
3 : 게이트 전극 4 : 층간 절연막
5 : 제1배선층 6 : 실리콘질화막
7 : 제1실리콘 산화막 8 : TEOS/O3-SiO2
9 : 제2배선층 10 : 제2실리콘 산화막
11 : 제3실리콘 산화막
본 발명은 반도체 장치 및 그의 제조방법에 관한 것이다. 특히, 미세한 소자구조와 다층 배선구조를 갖는 반도체 장치 및 그의 제조방법에 관한 것이다.
반도체 장치의 고집적화 및 각 소자를 접속하는 배선의 밀도가 증대함에 따라 배선을 다층으로 배치할 필요가 생겼다. 이 때 각 소자와 제1배선층의 단차상에 배선이 단선되지 않도록 제1배선층과 제2배선층과의 사이에 층간 절연막을 평탄하게 형성할 것이 요구된다. 종래, 유기 또는 무기 실리콘 산화물의 도포막이 평탄화 재료로서 널리 이용되어서 입자와 균열이 발생, 막중의 수분 확산에 의한 트랜지스터 특성의 열화등이 문제로 된다.
최근, O3/테트라에틸 오르토실리케이트(TEOS)를 원료로서 사용하는 상압(atmospheric pressure) 화학증착(CVD)법에 의해 형성된 막(이하 'TEOS/O3-SiO2막'이라 함)은 400℃이하의 저온형성이 가능하고, 단차피복형상이 퇴적시에 플로우 형상을 갖는 자기 평탄화기능을 가지므로 미세 패턴을 갖는 LSI의 층간막으로서 크게 주목되고 있다.
그러나, 이 TEOS/O3-SiO2막의 퇴적속도는 하층 의존성이 강하고 하층의 재질과 형상에 따라 달라진다. 퇴적속도는 하층이 실리콘일 때는 크고, SiO2막등의 절연막일 때는 작다. 또한, O3/TEOS의 유량비에 따라 퇴적속도는 달라진다.
일반적으로, O3/TEOS 유량비가 큰 조건하에서 퇴적된 막은 그 비가 작은 조건하에서 퇴적된 막보다 내균열성이 우수하고, 막중의 수분함량도 더 낮고, 단차 피복성도 더 높아 양호한 막질이 제공되지만, 하층 의존성이 크다는 결점이 있다. 막중에 수분을 포함하는 TEOS/O3-SiO2막은 MOS 디바이스에 사용한 경우 핫캐리어에 기인한 신뢰성의 저하, 배선의 부식등의 문제점을 갖고 있다.
이와 같은 문제점을 해결하기 위해, 일본 특허공개 제2(1990)-209753호 공보에서는 층간막의 구성을 플라즈마 SiO2막, TEOS/O3-SiO2막 및 플라즈마 SiO2막의 3층 구조로 함으로써 해결하고자 하였다. 제6a~c도에 나타낸 바와 같이, 층간막의 제조 공정이 나타나 있다.
먼저, 그 위에 게이트 산화막(2) 및 게이트 전극(3)이 형성된 반도체 기판(1)상에, 층간 절연막(4)을 형성한다. 층간절연막(4)상에 제1배선층(5)를 적층하고, 층간 절연막(4) 및 제1배선층(5)를 피복하도록 제1실리콘 산화막(7)(플라즈마 SiO2막)을 형성하고, 계속해서 제1실리콘 산화막(7)상에 TEOS/O3-SiO2막(8)을 형성한다.(제6a도 참조).
그 다음, TEOS/O3-SiO2막(8)에 에치백(etched back)을 시행하여 제2실리콘 산화막(10)을 형성하고, 제2실리콘 산화막(10)상에 제3실리콘 산화층(11)(플라즈마 SiO2막)을 형성한다(제6b도 참조).
제1배선층상의 제1실리콘 산화막, 제2실리콘 산화막 및 제3실리콘 산화막을 에칭공정에 도입하여 접속공을 형성하고, 이 접속공에 제2배선층을 포토레지스트 공정에 의해 형성함으로써 반도체 장치를 제조한다(제6c도 참조).
제1실리콘 산화막(7)과, 제3실리콘 산화막(11)(플라즈마 SiO2막)은 TEOS/O3-SiO2막(8)의 형성시에 발생하는 유기물에 대한 장벽층으로써 작용하고, 또한 제1실리콘 산화막(7)을 층 두께 200~3000Å으로 할 때 TEOS/O3-SiO2막의 하층 의존성을 완화시키는 작용도 한다고 생각된다.
또한, 일본 특허공개 제5(1993)-41459호 공보에서는 단상 피복구조를 개선하기 위해 저압-CVD법 또는 플라즈마 CVD법에 의해 형성된 실리콘질화막과, 그 실리콘질화막에 형성된 TEOS/O3-SiO2막으로 이루어진 2층 구조에 대해 기재하고 있다.
일본 특허공개 제63(1988)-207168호 공보에서는 TEOS/O3-SiO2를 이용하지는 않지만, 막두께 200Å의 플라즈마 SiN막/CVD SiO2막/SOG(Spin On Glass)막의 3층 구조로 함으로써 플라즈마 SiN막에 수분을 통과시키지 않는 것에 대해 기재하고 있다.
그러나, 상기 종래 기술에는 이하에 나타낸 바와 같은 과제가 있다.
1. 일본 특허공개 제2-209753호 공보의 경우
O3/TEOS의 유량비가 작은 경우(=1), 제2a도로부터 알 수 있는 바와 같이, Si웨이퍼상의 TEOS/O3-SiO2막의 퇴적속도는 메탈 패턴부착 평탄부(제4도의 A점)상에서의 퇴적속도와 거의 동일하지만, TEOS/O3-SiO2막의 퇴적속도는 만족스럽지 못하다. 또한, 제2a도중 ○는 Si 웨이퍼상에서 TEOS/O3-SiO2의 퇴적속도를 나타내고, ●는 메탈 패턴 부착 평탄부(제4도의 A점)에서의 TEOS/O3-SiO2의 퇴적속도를 나타내고 있다.
한편, 양호한 막질을 갖는 TEOS/O3-SiO2막이 얻어질 수 있는 O3/TEOS(=7)의 유량비가 큰 경우, 제2b도로부터 판단되는 바와 같이, Si 웨이퍼상과 메탈 패턴 부착의 평탄부(제4도의 A점)상에서의 퇴적속도는 완전히 상이하게 되고, 평탄성이 손상된다. 또한, 제2b도 중에서의 ○는 Si 웨이퍼상의 퇴적속도를 나타내고, ●는 메탈 패턴 부착의 평탄부(제4도의 A점)에서의 퇴적속도를 나타내고 있다. TEOS/O3-SiO2의 퇴적속도가 느리면 스루풋(throughput)을 저하시킨다. 또한, 웨이퍼면 내에서의 막 두께의 변경은 제5도에 나타낸 바와 같이 웨이퍼상의 A점 부근의 막 두께도 다르고, 그 결과 층간절연막 두께도 변경시킨다. 제5도중 ○는 Si웨이퍼상에서의 막두께 분포를 나타내고, □는 SiO2막상의 막 두께 분포를 나타내고 있다. 제5도에서 알 수 있는 바와 같이 배선상에서의 최대 막두께는 최소 막두께의 약 2배 정도이고, 막 두께를 균일하게 할 수 없다.
별도의 과제로서, TEOS/O3-SiO2막에 함유된 수분이 후의 열처리에 의해 하층의 트랜지스터와 필드 트랜지스터의 게이트 산화막에 확산한다. 정의 고정 전하로서 작용하는 수분은 핫캐리어 내성이 약 10정도까지 열화하고, 필드 트랜지스터의 필드 내압이 감소하기도 한다.
2. 일본 특허공개 제5-41459호 공보의 경우
제7도에 나타낸 바와 같이, SiN 막상의 TEOS/O3-SiO2막은 단차부에서의 경사각이 SiO2보다 크기 때문에 평탄성이 나쁘고, 소자의 미세화에 대응할 수 없다고 하는 결점이 있다.
또한, SiN막의 막두께가 200Å 정도로 얇으면 표면의 호몰로지(homology)는 개선되지만, 얇은 SiN막은 Al 배선상에 사용하는 경우, 단차 피복성을 위한 수분을 차단할 수 없기 때문에, 제8도로부터 분명히 알 수 있는 바와 같이, 트랜지스터 특성의 안정화를 달성할 수 없다. 또한 제8도에서 상대적 수명이 긴 것은 TEOS/O3-SiO2막중의 수분으로부터 받는 영향이 적다는 것을 의미한다.
3. 특개소 63-207168호 공보의 경우
LSI의 배선구조가 복잡하게 되면, 배선폭은 좁아지고, 배선저항의 증대를 피하기 위해 필연적으로 배선의 높이가 높아져 단차가 크게 된다. 이와 같이 큰 단차를 평탄화하기 위해서 SOG막의 두께의 두껍게 할 필요가 있지만, 막두께가 두꺼워지면 가열시에 용제가 증발함으로써 SOG막의 체적이 변화하고, SOG막의 가장자리에서 균열이 생기므로 막질이 열화된다. 또한, 입자가 발생하는 문제도 생긴다.
또한, 스핀코팅법에 의해 형성된 SOG막은 가늘고 깊은 간극이 피복될 때 습윤화 문제가 일어나기 쉬우므로 미세한 반도체 장치에는 적용시킬 수 없었다.
더욱이, 접촉부에 노출되어 있는 SOG막으로부터 발생된 가스는 배선층의 표면에 특정 화합물이 형성되어 바이오홀 저항이 높아진다.
본 발명에 의하면, 그 위에 형성된 실리콘 질화막에 의해 평탄화된 제1배선층을 갖는 반도체 기판, 실리콘 질화막상에 형성된 제1실리콘 산화막 및 실리콘계 가스를 사용하는 상압 CVD법에 의해 제1실리콘 산화막 위에 형성된 제2실리콘 산화막을 포함하는 반도체 장치가 제공된다.
또한, 본 발명에 의하면, 제1배선층을 갖는 반도체 기판상에 실리콘질화막을 형성하는 단계, 제1실리콘 질화막상에 제1실리콘 산화막을 형성하는 단계, 그리고 실리콘계 가스를 사용하는 상압 CVD법에 의해 제1실리콘 산화막상에 제2실리콘 산화막을 퇴적하여 제1배선층으로 인한 오목 부분을 평탄하게 하는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.
본 발명에서 사용할 수 있는 반도체 기판은 특히 한정되지 않지만, 실리콘 기판이 바람직하다. 또한, 이 기판은 p형 또는 n형의 도전성을 갖고 있어도 좋다. p형의 도전성을 제공하는 불순물은 붕소등이 있고, n형의 도전성을 제공하는 불순물은 인, 규소등이 있다. 또 미리 소스-드레인 영역이 기판중에 형성되어 있어도 좋다.
이 기판에는 적어도 오목 부분을 갖는 제1배선층이 형성되어 있다. 제1배선층에는 게이트 절연막상에 형성된 게이트 전극 또는 층간절연막상에 형성된 전극층을 포함할 수 있다.
제1배선층이 게이트전극인 경우, 게이트 절연막은 막두께 50~300Å의 실리콘 산화막등이 사용될 수 있고, 게이트 전극은 두께 500~3000Å의 폴리실리콘등이 사용될 수 있다. 그러나, 게이트 절연막과 게이트 전극은 상기 재료에 한정되지 않고 공지의 재료를 여러 용도에 따라 사용할 수 있다.
제1배선층이 층간 절연막상에 형성된 전극층인 경우, 전극층은 층두께 2000~8000Å의 Al 혹은 Al합금으로 이루어져 있다. Al 합금의 예로서는 AlCu와 AlSi가 있고, 또 Ti, TiN, TiW, W등의 금속과 Al, AlCu, AlSi, AlSiCu등의 Al합금으로 이루어진 층막이 사용될 수도 있다. 층간 절연막의 두께는 한정되지 않는다.
제1배선층상에는 후에 적층되는 제2실리콘 산화막의 양호한 평탄화를 실현하기 위해, 실리콘질화막 및 제1실리콘 산화막이 이 순서로 적층된다. 실리콘질화막의 막두께는 신뢰성 및 응력등의 관점에서 100~2000Å이 바람직하다. 제1실리콘 산화막의 막두께는 후에 형성되는 제2배선층과 제2실리콘 산화막의 하층 의존성을 경감하기 위해 100~1000Å이 바람직하다. 1000Å을 초과하면 피복성의 관점에서 바람직하지 못하다. 제1실리콘 산화막은 후에 설명되는 제2실리콘 막에 함유된 수분이 제1배선층을 부식하지 못하게 하고 기판으로 확산되지 못하게 하는 작용을 한다.
제1실리콘산화막상에는 제2실리콘 산화막이 적층된다. 막두께 1000~2000Å을 갖는 제2실리콘 산화막은 실리콘계 가스를 사용하는 상압 CVD에 의해 형성된다. TEOS/O3-SiO2막을 사용하는 경우, 균열을 일으키지 않고 2~3㎛의 두께로 제2실리콘 산화막이 형성될 수 있지만, 스루풋의 관점으로부터 15000Å 이하가 바람직하다. 또, 제2실리콘 산화막은 도핑되지 않아도 되고, 혹은 붕소와 인으로 도핑되어도 된다.
제2실리콘 산화막을 소망의 막두께로 하기 위해 그 전체 면에 이방성 에칭을 행한 후, 제2실리콘 산화막 상에 제2배선층이 막두께 1000~10000Å이 되도록 한다. 제2배선층의 재료는 특히 한정되지 않고, Al, AlSi, AlCu등의 Al합금을 사용할 수 있고, 또한, Ti, TiN, TiW, W등의 금속/합금으로 이루어진 적층막도 사용할 수 있다.
여기서, 제1 및 제2배선층에 사용되는 재료가 모두 Al인 경우, 실리콘질화막 및 제1실리콘 산화막은 플라즈마 CVD법에 의해 형성되는 것이 바람직하다. 이는 제2배선층의 막두께의 변경을 방지할 수 있음과 동시에 경사각을 작게 할 수 있기 때문이다. 또 제1배선층이 Al이 아닌 경우는 반드시 실리콘질화막과 제1실리콘 산화막은 플라즈마 CVD법에 의해 형성할 필요가 없으나, 예를 들면 감압 CVD법에 의해 형성될 수 있다.
제2실리콘 산화막과 제2배선층간에는 제2실리콘 산화막에 포함되는 수분에 의해 제2배선층이 부식되는 것을 방지하기 위해 3실리콘 산화막을 끼워넣어도 좋다. 제3실리콘 산화막의 막 두께는 피복 및 스루풋의 면에서 2000~5000Å이 바람직하다.
또한, 상기 실리콘질화막, 제1실리콘 산화막, 제2실리콘 산화막 및 임의로 설치된 3실리콘 산화막의 총 두께는 내균열성을 고려할 때 0.7~1.5㎛인것이 바람직하다. 또한, 합계 막두께가 너무 얇으면, 층간 용량의 증대를 가져오고, 장치의 능력이 저하될 우려가 있다.
다음에, 본 발명의 반도체 장치의 제조방법을 설명한다.
우선, 제1배선층을 반도체 기판에 형성한다. 여기서 제1배선층이 게이트 전극으로 기능하는 경우는, 반도체 기판상에 열산화등의 공지방법에 의해 게이트 절연막을 형성한다. 게이트 전극의 재료인 폴리실리콘등을 CVD법등의 공지방법에 의해 게이트 절연막에 적층하고, 소망의 형상으로 패터닝함으로써 게이트 전극을 형성할 수 있다. 제1배선층이 전극층으로 기능하는 경우는, 제1배선층이 반도체 기판 및 층간 절연막상에 CVD법이나 스퍼터링법에 의해 형성된 다음, 공지의 포토에칭 공정에 의해 소망의 형상으로 형성될 수 있다.
상기와 같이 형성된 제1배선층상에 실리콘 질화막을 형성한다. 실리콘질화막의 형성방법으로서는 플라즈마 CVD법, 감압 CVD법등이 있다. 여기서 제1배선층이 Al로 이루어진 경우는 플라즈마 CVD법에 의해 실리콘 질화막을 형성하는 것이 저온에서 형성할 수 있다는 점에서 바람직하다. 플라즈마 CVD법에서의 실리콘질화막의 형성조건은 RF 파워 560~700W, 압력 3.5~5.0 torr, 온도 320~400℃로 하고, SiH4등의 실리콘계 가스의 유량이 250~300 sccm, NH3등의 질소계 가스의 유량이 80~120 sccm, N2등의 캐리어 가스의 유량이 4000 sccm정도이다.
다음에, 실리콘질화막상에 제1실리콘 산화막이 형성된다. 제1실리콘 산화막의 형성방법으로는 플라즈마 CVD법, 감압CVD법등이 있다. 제1배선층이 Al로 이루어진 경우, 플라즈마CVD법에 의해 제1실리콘 산화막을 형성하는 것이 저온에서 형성할 수 있다는 점에서 바람직하다. 플라즈마 CVD법에서의 제1실리콘 산화막의 형성조건은 RF 파워 600~900W, 압력 3~12torr, 온도 360~400℃로 하고, 실리콘계 가스의 유량이 6~20 sccm, O2등의 산소계 가스의 유량이 350~950 sccm이다. 실리콘계 가스의 유량이 6~20 sccm, O2등의 산소계 가스의 유량이 350~950 sccm이다. 실리콘계 가스로서 예를 들면, 액은 약 50℃의 TEOS를 N2로 버블링함으로써 생기는 가스를 사용할 수 있다.
평탄성을 높이기 위해 제1실리콘 산화막상에 막두께 5000~15000Å의 제2실리콘 산화막을 형성한다. 제2실리콘 산화막의 형성조건은 상압하에서 온도 350~450℃로 하고, 실리콘계 가스의 유량이 13~77sccm, O2가스의 유량이 5~8.5 SLM, O3가스의 유량이 70~385 sccm, N2가스의 유량이 9~27 SLM이다. 실리콘계 가스로서는 TEOS와 같은 유리 실리콘 화합물, 실옥산(예, 헥사메틸디실옥산) 혹은 디실라잔(예, 헥사메틸디실라잔) 및 오존(O3)으로부터 발생될 수 있다. 실리콘계 가스는 예를 들면, 액온 약 50℃에서 N2로 버블링함으로써 생기는 가스를 사용할 수 있다. 제2실리콘 산화막에 p형의 불순물인 붕소 혹은 n형의 불순물인 인을 도핑하는 경우, 붕소의 도핑에는 트리메틸보레이트(TMB)등을, 인의 도핑에는 트리메틸포스페이트(TMP), 트리메틸포스페이트(TEP)등을 10~100sccm에서 도입할 수 있다.
제2실리콘 산화막은 소정의 막두께로 하기 위해 에칭처리한다. 에치백 방법으로서는 리액티브 이온에칭등이 있다. 또한, 배선층의 높이가 3000~10000Å의 경우는, 제2실리콘 산화막의 막두께를 2000~15000Å으로 하고, 후에 형성하는 제3실리콘 산화막의 막두께를 100~1000Å으로 함으로써 에치백 공정을 생략할 수도 있다.
질소 분위기 중에서 350~450℃의 온도하에 10~120분간 상기 공정에서 어닐링 처리를 하여 흡수된 수분을 제거할 수 있기 때문에 바람직하다.
그 다음, 필요에 따라, 제3실리콘 산화막을 제2실리콘 산화막상에 형성한다. 형성방법은 제1실리콘 산화막에 형성 공정과 동일하다.
실리콘질화막, 제1실리콘 산화막, 제2실리콘 산화막 및 필요에 따라 형성된 제3산화막에 제1배선층과 후에 형성되는 제2배선층을 접속시키기 위한 접속공이 형서된다. 접속공은 습식에칭을 최초로 행한 다음에 건식 에칭을 행함으로써 접속공의 구멍을 넓게 할 수 있기 때문에 바람직하다.
그 다음, 제2배선층을 CVD법, 스퍼터링법등에 의해 적층하고, 공지의 포토에칭 공정에 의해 소망의 형상으로 패터닝함으로써 반도체 장치를 제조한다.
제1배선층상에 실리콘질화막, 제1실리콘 산화막 및 제2실리콘 산화막을 형성함으로써 본 발명의 반도체 장치는 이하의 점이 개선된다.
우선, 실리콘질화막은 제2실리콘 산화막에 포함되는 수분 혹은 후의 공정에서 흡수되는 수분이 실리콘질화막보다 하층으로 확산되는 것을 방지한다.
제3도에 나타낸 바와 같이, 제1실리콘 산화막상에 형성된 제2실리콘 산화막은 직접 실리콘질화막상에 형성된 것보다 더 좋은 경사각, 즉 평탄성을 갖는다.
또한, 제2a도 및 제2b도로부터 분명히 알 수있는 바와 같이, 실리콘질화막 및 제1실리콘 산화막의 2층 구조는 O3/TEOS의 유량비와 무관하게 TEOS/O3-SiO2막(제2실리콘 산화막)의 퇴적속도(▲)가 Si웨이퍼상의 퇴적속도(○)에 가깝고, TEOS/O3-SiO2막 퇴적의 하층의존성이 없어진다. 따라서, 제2실리콘 산화막의 막질이 양호하게 되는 O3/TEOS의 비가 높은 조건에서도 형성될 수 있다. 또 제5도에서 분명히 나타낸 바와같이, 제2실리콘 산화막의 막두께(▲)는 웨이퍼면 내의 각 부분에서, Si웨이퍼상의 막두께(○)와 거의 동일하고, 웨이퍼면내의 두께 변경이 개선되었다. 더욱이, 제2실리콘 산화막의 퇴적은 유량비가 변동해도 하층에 영향받지 않기 때문에 안정적으로 퇴적될 수 있고, 폭 넓게 배선 패턴상에서도 균일하게 퇴적될 수 있다.
[실시예]
이하, 제1a~c도의 실시예에 의해 더욱 상세히 설명하지만, 본 발명은 상기 실시예에 한정되는 것은 아니다.
[실시예 1]
p형 실리콘 기판(1)상에 게이트 산화막(2)과 게이트 전극(3)으로 이루어진 MOS 트랜지스터를 제조하였다. 그 다음, 실리콘 기판(1) 및 게이트 전극(3)에 층간절연막(4)을 형성하였다.
층간절연막(4) 상에 Ti, TiN, Al-Cu, 및 Ti를 각각의 막두께가 순서대로 500Å, 1000Å, 4000Å 및 1000Å으로 되도록 스퍼터링법에 의해 퇴적시켜 적층막을 형성하였다. 그 다음, 통상의 포토에칭 공정에 의해 소망의 위치에서 제1배선층(5)(전극층)을 형성하였다. 제1배선층(5) 및 층간절연막(4)을 피복하도록, 막두께 1000Å의 실리콘 질화막(6)을 플라즈마 CVD법에 의해 형성하였다. 실리콘 질화막(6)의 형성조건은 RF 파워 640W, 압력 4 torr, SiH4가스의 유량 280sccm(이하, 가스 유량은 1분당 유량을 의미한다), NH3가스의 유량 100sccm, N2가스유량 4000 sccm, 온도 360℃로 하였다.
실리콘 질화막(6)상에 제1실리콘 산화막(7)을 막두께 1000Å으로 플라즈마 CVD법에 의해 형성하였다. 제1실리콘 산화막(7)의 형성조건은 RF 파워 630W, 압력 8torr, TEOS(액은 50℃)중에서 N2가스의 버블링가스유량 850sccm, O2가스유량 600sccm, 온도 390℃로 하였다.
상압 CVD법에 의해 평탄성을 높이기 위해, 막두께 15000Å의 TEOS/O3-SiO2막(8)을 제1실리콘 산화막(7)상에 형성하였다. TEOS/O3-SiO2막(8)의 형성조건은 상압하에서 O3가스의 유량 385sccm, TEOS(액온 65℃)중에서 N2의 버블링 가스 유량 2리터/분, N2가스 유량 18리터/분, O3가스 유량 7.5 리터/분, 및 온도 400℃로 하였다(제1a도 참조).
소정의 막두께로 제2실리콘 산화막(10)을 형성하기 위해, TEOS/O3-SiO2막(8)을 리액티브 이온에칭에 의해 에치백을 행하고, 약 10000Å까지 TEOS/O3-SiO2막(8)의 부분을 제거하였다. 에치백의 조건은 RF파워 1000W, 압력 250 mtorr로 하고, 에칭제로서 CF4가스(110sccm) 및 Ar가스(55sccm)를 사용하였다.
제2실리콘 산화막(10)에 의해 흡수된 수분을 제거하기 위해서, 질소 분위기하에 420℃에서 30분간 어닐링 처리하였다.
제2실리콘 산화막(10)상에 상기 제1실리콘 산화막(7)의 형성조건과 동일하게 하여 막두께 5000Å의 제3실리콘 산화층(11)을 형성하였다(제1b도 참조).
제1배선층(5)상의 실리콘 질화막(4), 제1실리콘 산화막(5), 제2실리콘 산화막(10) 및 제3실리콘 산화막(11)에 포토레지스트 공정에 의해 접속공을 형성하였다. 에칭은 처음에 습식 에칭을 행하고, 계속해서 건식 에칭을 함으로써 접속공의 구멍을 넓히도록 행해졌다.
그다음, TiN과 Al합금을 퇴적하고, 종래의 포토레지스트 공정에 의해 제2배선층(9)을 형성함으로써 제1배선층과 제2배선층을 접속하였다(제1c도 참조).
본 발명에 의하면, 상기한 바와 같이 테트라에틸 오르토실리케이트, 실옥산 또는 디실라잔과 O3를 원료로 하는 상압 CVD법에 의해 형성된 제2실리콘 산화막이 저오존 농도로부터 고오존 농도까지 필름 퇴적의 하층 의존성이 없이 형성될 수 있기 때문에, 프로세스 마진이 큰 층간절연막의 형성이 가능하게 되고, 반도체 장치의 수율이 향상된다.
제2실리콘 산화막은 웨이퍼의 면에서 하층 의존성없이 평탄하고 균일하게 형성될 수 있어 미세 구조의 반도체 장치를 고수율로 제조할 수 있다.
제2실리콘 산화막은 실리콘상의 막 퇴적속도 만큼 큰 퇴적속도에서 웨이퍼 표면상에 퇴적되어 제조공정에서 스루풋을 향상시킬 수 있다.
제2실리콘 산화막의 아래에 실리콘질화막을 제공하고 있기 때문에, 반도체 기판상에 형성된 트랜지스터에 미치는 영향이 작아 높은 신뢰성을 갖는 반도체 장치를 얻을 수 있다. 수분에 의해 영향을 받는 핫캐리어 수명(트랜지스터의 β가 10%열화하는 시간)은 SiN막이 두꺼울수록 길어진다.
이상의 효과에 의해 본 발명은 종래보다도 미세화한 구조를 갖는 고신뢰성의 반도체 장치를 제공한다.

Claims (15)

  1. 실리콘 질화막이 형성되어 있는 반도체 기판으로, 상기 실리콘 질화막에 의해 평탄화된 제1배선층을 갖는 반도체 기판, 상기 실리콘 질화막상에 형성된 제1실리콘 산화막 및 실리콘계 가스를 사용하는 상압 CVD법에 의해 상기 제1실리콘 산화막 위에 형성된 제2실리콘 산화막을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 실리콘계 가스가 테트라에틸 오르토실리케이트, 실옥산 또는 디실라잔 및 오존인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제2실리콘 산화막의 두께가 1000~20000Å인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1실리콘 산화막의 두께가 100~1000Å인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 실리콘질화막과 제1실리콘 산화막이 저압 CVD법 또는 플라즈마 CVD법에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제2실리콘 산화막상에 형성되고 알루미늄이나 알루미늄 합금으로 이루어진 제2배선층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 실리콘질화막의 두께가 100~2000Å인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1배선층이 게이트 전극으로서 기능하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제2실리콘 산화막상에 플라즈마 CVD법이나 저압 CVD법에 의해 형성된 제3실리콘 산화막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 제3실리콘질화막의 두께가 2000~5000Å인 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 상기 실리콘질화막, 상기 제1실리콘 산화막, 상기 제2실리콘 산화막 및 임의로 형성되는 상기 제3실리콘 산화막의 총 두께가 0.7~1.5㎛인 것을 특징으로 하는 반도체 장치.
  12. 제1배선층을 갖는 반도체 기판상에 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막상에 제1실리콘 산화막을 형성하는 단계; 및 실리콘계 가스를 사용하는 상압 CVD법에 의해 제1실리콘 산화막상에 제2실리콘 산화막을 퇴적하여 제1배선층으로 인한 오목 부분을 평탄하게 하는 단계; 를 포함하는 반도체 장치의 제조방법.
  13. 제12항에 있어서, 상기 제2실리콘 산화막의 원료가 테트라에틸 오르토실리케이트와 O3인 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상압 CVD법에서 테트라에틸 오르토 실리케이트의 유량이 13~77 sccm이고, O3의 유량이 70~385 sccm인 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제12항에 있어서, 상기 제2실리콘 산화막의 형성후에 상기 제2실리콘 산화막상에 에치백 공정을 실행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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