JPH02209753A - 半導体装置の多層配線の形成方法 - Google Patents
半導体装置の多層配線の形成方法Info
- Publication number
- JPH02209753A JPH02209753A JP3074789A JP3074789A JPH02209753A JP H02209753 A JPH02209753 A JP H02209753A JP 3074789 A JP3074789 A JP 3074789A JP 3074789 A JP3074789 A JP 3074789A JP H02209753 A JPH02209753 A JP H02209753A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- plasma
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 230000015572 biosynthetic process Effects 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 24
- 239000010410 layer Substances 0.000 claims description 47
- 150000001875 compounds Chemical class 0.000 claims description 20
- 235000012431 wafers Nutrition 0.000 abstract description 11
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 abstract description 8
- 230000006866 deterioration Effects 0.000 abstract description 8
- 239000000126 substance Substances 0.000 abstract description 8
- 230000004888 barrier function Effects 0.000 abstract description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 15
- 229910052681 coesite Inorganic materials 0.000 abstract 9
- 229910052906 cristobalite Inorganic materials 0.000 abstract 9
- 239000000377 silicon dioxide Substances 0.000 abstract 9
- 229910052682 stishovite Inorganic materials 0.000 abstract 9
- 229910052905 tridymite Inorganic materials 0.000 abstract 9
- 235000012239 silicon dioxide Nutrition 0.000 abstract 7
- 239000000203 mixture Substances 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 9
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 8
- 238000005755 formation reaction Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 238000000354 decomposition reaction Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- SCPYDCQAZCOKTP-UHFFFAOYSA-N silanol Chemical compound [SiH3]O SCPYDCQAZCOKTP-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000007711 solidification Methods 0.000 description 3
- 230000008023 solidification Effects 0.000 description 3
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 125000003668 acetyloxy group Chemical group [H]C([H])([H])C(=O)O[*] 0.000 description 1
- 125000003545 alkoxy group Chemical group 0.000 description 1
- 230000005587 bubbling Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 125000001301 ethoxy group Chemical group [H]C([H])([H])C([H])([H])O* 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の多層配線の形成方法に係わり、
特に下層A1配線層によって生ずる段差を緩和するため
層間絶縁膜を平坦に形成し、この層間絶縁膜上に上層A
1配線層を形成して多層配線を形成する方法に関する。
特に下層A1配線層によって生ずる段差を緩和するため
層間絶縁膜を平坦に形成し、この層間絶縁膜上に上層A
1配線層を形成して多層配線を形成する方法に関する。
3、発明の詳細な説明
〔従来の技術〕
従来の半導体装置、例えばバイポーラ集積回路。
MO3集積回路では、高集積密度化のため多層配線が施
されている。このような半導体装置の製造の従来例にお
いては、ウェハに下層のAl配線層を形成し、この配線
層上にプラズマCVD法により層間絶縁膜であるS i
O2膜を形成し、次いでドライエツチングによりスルー
ホール開孔処理を行った後、上層のAl配線層を形成す
ることにより多層配線を実現していた。
されている。このような半導体装置の製造の従来例にお
いては、ウェハに下層のAl配線層を形成し、この配線
層上にプラズマCVD法により層間絶縁膜であるS i
O2膜を形成し、次いでドライエツチングによりスルー
ホール開孔処理を行った後、上層のAl配線層を形成す
ることにより多層配線を実現していた。
しかしながら、上記従来の製造方法では、下層Al配線
層は、基板のAl配線が施されていない部分に対して段
差形状となる。従って、層間絶縁膜を介して上層のAl
配線層にもこの段差形状が転写される。するとこの段差
部に応して上層のAl配線層の厚みが薄くなる部分が生
じ、その結果Al配線の断線が生ずる虞が在った。
層は、基板のAl配線が施されていない部分に対して段
差形状となる。従って、層間絶縁膜を介して上層のAl
配線層にもこの段差形状が転写される。するとこの段差
部に応して上層のAl配線層の厚みが薄くなる部分が生
じ、その結果Al配線の断線が生ずる虞が在った。
そこで、段差の溝内に絶縁膜を埋込んで層間絶縁膜を平
坦化することによりこのような問題を解決する必要があ
った。
坦化することによりこのような問題を解決する必要があ
った。
ところで、この平坦化を行う際、基板及びAl配線層に
損傷を与えない必要があるため、低温下で層間絶縁膜を
形成できるものでなければ成らない。
損傷を与えない必要があるため、低温下で層間絶縁膜を
形成できるものでなければ成らない。
このような平坦化技術に塗布製膜法(SOC法)と称さ
れるものが存在する。
れるものが存在する。
そこで、段差部がこのSOC法によって平坦化された層
間絶縁膜を有する半導体装置の断面構成図を第2図に示
して説明する。
間絶縁膜を有する半導体装置の断面構成図を第2図に示
して説明する。
下層Al配線層2を有するSi基板1表面には、プラズ
マCVD法によりプラズマ5iOz膜3が形成されてい
る。
マCVD法によりプラズマ5iOz膜3が形成されてい
る。
このプラズマ5iCh膜3には、下層Al配線層2の段
差形状が転写されているので、溶剤に溶かした無機系S
i化合物(主成分、シラノール。
差形状が転写されているので、溶剤に溶かした無機系S
i化合物(主成分、シラノール。
Si (OH) a )をプラズマ5iCh膜3上にス
ピンオンし、窒素ガス雰囲気下でこのウェハを低温加熱
して、溶剤を蒸発させると共にシラノールを分解させて
、Sin、の膜(SOC膜)31を形成させる。
ピンオンし、窒素ガス雰囲気下でこのウェハを低温加熱
して、溶剤を蒸発させると共にシラノールを分解させて
、Sin、の膜(SOC膜)31を形成させる。
Si化合物溶液をスピンオンする際、このSi化合物は
下層段差部の溝内に侵入するため、基板表面に形成され
た段差を緩和して平坦な層間絶縁膜を形成することがで
きる。その結果、SOG膜31表面に形成されるべきプ
ラズマ5iOz膜5を平坦にすることができるため、上
層のAl配線層7の断線等の問題を避けることが可能と
なる。
下層段差部の溝内に侵入するため、基板表面に形成され
た段差を緩和して平坦な層間絶縁膜を形成することがで
きる。その結果、SOG膜31表面に形成されるべきプ
ラズマ5iOz膜5を平坦にすることができるため、上
層のAl配線層7の断線等の問題を避けることが可能と
なる。
また、低温下で層間絶縁膜を形成できるため、基板及び
Al配線層に対する損傷を避けることができる。
Al配線層に対する損傷を避けることができる。
一方、最近LSI配線構造が複雑になっていることから
、下層Al配線層の形成を原因とする段差が険しくなり
、段差の大きさ、即ちAl配線層の高さが1μm越える
程度にまで達することもある。そこで、上記SOG膜を
厚く形成してこのような険しい段差を平坦にすることが
必要となって来る。
、下層Al配線層の形成を原因とする段差が険しくなり
、段差の大きさ、即ちAl配線層の高さが1μm越える
程度にまで達することもある。そこで、上記SOG膜を
厚く形成してこのような険しい段差を平坦にすることが
必要となって来る。
しかしながら、SOC法では無機系Si化合物溶液を用
いており、険しい段差を平坦化するためSOG膜の厚膜
化が進むと加熱の際に溶剤が蒸発してSOG膜の体積変
化(凝固)が生ずるため、SOG膜のエツジ部にクラン
ク30が生じて半導体装置の電気的特性の著しい劣化を
生ずることになる。勢い、このようなりラックの発生を
避けようとすると、眉間絶縁膜の平坦化程度が小さいも
のとならざるをえない。
いており、険しい段差を平坦化するためSOG膜の厚膜
化が進むと加熱の際に溶剤が蒸発してSOG膜の体積変
化(凝固)が生ずるため、SOG膜のエツジ部にクラン
ク30が生じて半導体装置の電気的特性の著しい劣化を
生ずることになる。勢い、このようなりラックの発生を
避けようとすると、眉間絶縁膜の平坦化程度が小さいも
のとならざるをえない。
このため、クランクを発生することなく SOC法によ
って緩和できる段差は、4000人程度が限度であるこ
とが知られていた。
って緩和できる段差は、4000人程度が限度であるこ
とが知られていた。
そこで、このような険しい段差が存在しても、クランク
を発生することなく眉間絶縁膜の平坦化を行うことがで
きる従来例として、有機系Si化合物である。テトラエ
トキシシラン(以下、TE01、と称する)−03から
成るガス系をソースガスとして用い、常圧、低温下のC
VDによる製膜反応を行い、分解の結果生ずるSiO□
により層間絶縁膜の埋め込み平坦化を行う従来例が存在
する(例えば、セミコンニューズ、1988.I)。
を発生することなく眉間絶縁膜の平坦化を行うことがで
きる従来例として、有機系Si化合物である。テトラエ
トキシシラン(以下、TE01、と称する)−03から
成るガス系をソースガスとして用い、常圧、低温下のC
VDによる製膜反応を行い、分解の結果生ずるSiO□
により層間絶縁膜の埋め込み平坦化を行う従来例が存在
する(例えば、セミコンニューズ、1988.I)。
しかしながら、有機系Si化合物を用いて層間絶膜を平
坦化する従来例では、この有機系Si化合物製造の際に
混入する有機系不純物又は該有機系Si化合物が酸化又
は分解して5iOz膜(層間絶縁膜)を形成する際に発
生する有機系分解物がAl配線間の層間絶縁膜中に混在
し、この有機系混在物によって半導体装置の電気的特性
を変動。
坦化する従来例では、この有機系Si化合物製造の際に
混入する有機系不純物又は該有機系Si化合物が酸化又
は分解して5iOz膜(層間絶縁膜)を形成する際に発
生する有機系分解物がAl配線間の層間絶縁膜中に混在
し、この有機系混在物によって半導体装置の電気的特性
を変動。
劣化させると云う未解決の課題が残っていた。
そこで、この発明は、層間絶縁膜を平坦化して多層配線
を形成する方法において、配線層間絶縁膜中の有機系混
在物による影響を無くすことにより、半導体装置特性の
変動、劣化を来すことなく多層配線を形成可能な、半導
体装置の多層配線の形成方法を提供することを目的とす
る。
を形成する方法において、配線層間絶縁膜中の有機系混
在物による影響を無くすことにより、半導体装置特性の
変動、劣化を来すことなく多層配線を形成可能な、半導
体装置の多層配線の形成方法を提供することを目的とす
る。
〔課題を解決するための手段]
上記目的を解決するために、この出願に係る発明は、下
層Al配線層上に、この下層Al配線層の段差を緩和し
て表面が平坦な層間絶縁膜を形成し、この眉間絶縁膜上
に上層Al配線層を形成する半導体装置の多層配線の形
成方法において、前記下層Al配線層上にプラズマCV
D絶縁膜を形成する第一工程と、当該第一工程のプラズ
マCVD絶縁膜上に、有機系Si化合物をソースガスと
して用いるCVDにより1.絶縁膜を形成する第二工程
と、当該第二工程の絶縁膜上にプラズマCVD絶縁膜を
形成する第三工程と、を備えてなり、第一工程及び第三
工程のプラズマCVD絶縁膜と第二工程の絶縁膜とによ
り前記層間絶縁膜を形成することを特徴とするものであ
る。
層Al配線層上に、この下層Al配線層の段差を緩和し
て表面が平坦な層間絶縁膜を形成し、この眉間絶縁膜上
に上層Al配線層を形成する半導体装置の多層配線の形
成方法において、前記下層Al配線層上にプラズマCV
D絶縁膜を形成する第一工程と、当該第一工程のプラズ
マCVD絶縁膜上に、有機系Si化合物をソースガスと
して用いるCVDにより1.絶縁膜を形成する第二工程
と、当該第二工程の絶縁膜上にプラズマCVD絶縁膜を
形成する第三工程と、を備えてなり、第一工程及び第三
工程のプラズマCVD絶縁膜と第二工程の絶縁膜とによ
り前記層間絶縁膜を形成することを特徴とするものであ
る。
本発明の第二工程において有機Si化合物から形成する
絶縁膜は、第一工程で形成するプラズマCVD絶縁膜と
第三工程で形成するプラズマCV絶縁膜との間に挟まれ
た構造となる。
絶縁膜は、第一工程で形成するプラズマCVD絶縁膜と
第三工程で形成するプラズマCV絶縁膜との間に挟まれ
た構造となる。
第一工程。第三工程で形成されるプラズマCVD絶縁膜
は、第二工程の絶縁膜中に混入する虞のある有機物に対
して障壁層として作用するため、第二工程で形成される
絶縁膜に含まれる有機物による影響を除去することがで
きる。従って、半導体装置特性の変動、劣化を来すこと
なく、配線層間絶縁膜を平坦化して多層配線を形成する
ことができる。
は、第二工程の絶縁膜中に混入する虞のある有機物に対
して障壁層として作用するため、第二工程で形成される
絶縁膜に含まれる有機物による影響を除去することがで
きる。従って、半導体装置特性の変動、劣化を来すこと
なく、配線層間絶縁膜を平坦化して多層配線を形成する
ことができる。
次に本発明の実施例について図面に基づいて詳説する。
第1図はその一実施例に係る多層配線の形成方法を示す
、断面構成図であり、第3図は、本発明の第一工程及び
第三工程を実施する為のプラズマCVD絶縁膜を形成す
る枚葉式プラズマCVD装置の断面構成図であり、第4
図は、本発明の第二工程を実施するための有機系Si化
合物であるTE01 (前出)から5in2膜を形成す
る連続式常圧CVD装置の構成図である。
、断面構成図であり、第3図は、本発明の第一工程及び
第三工程を実施する為のプラズマCVD絶縁膜を形成す
る枚葉式プラズマCVD装置の断面構成図であり、第4
図は、本発明の第二工程を実施するための有機系Si化
合物であるTE01 (前出)から5in2膜を形成す
る連続式常圧CVD装置の構成図である。
先ず第1図(])の工程について説明すると、1はSi
基板を示し、2は所定のパターンにしたがいSi基板1
上に形成された下層Al配線層を示す。
基板を示し、2は所定のパターンにしたがいSi基板1
上に形成された下層Al配線層を示す。
この下層Al配線層2は間隔1.35μm、高さ1゜1
μm、幅1.35μmに形成されている。
μm、幅1.35μmに形成されている。
次に(2)の工程に移行し、(1)のウェハを第3図に
示す枚葉式プラズマCVD装置に配置し、ウェハ表面に
絶縁膜である。プラズマ5iOz膜3を形成する。
示す枚葉式プラズマCVD装置に配置し、ウェハ表面に
絶縁膜である。プラズマ5iOz膜3を形成する。
ここで第3図に示ず枚葉式プラズマCVD装置について
説明すると、21は上部電極、22はこの上部電極に対
向して配置された下部電極を示す。
説明すると、21は上部電極、22はこの上部電極に対
向して配置された下部電極を示す。
この上部電極21の下部電極22側は、細孔が形成され
ており、図示しないガス源から、ソースガス(モノシラ
ンと亜酸化窒素)とキアリアガス(窒素)25とがガス
供給部24を介して細孔を通過し、下部電極22上に載
置された。第1図(1)のウェハ23に達する。
ており、図示しないガス源から、ソースガス(モノシラ
ンと亜酸化窒素)とキアリアガス(窒素)25とがガス
供給部24を介して細孔を通過し、下部電極22上に載
置された。第1図(1)のウェハ23に達する。
そして、26は上部電極または下部電極を絶縁する絶縁
体、27はガス排出部、28は下部電極に隣設されたヒ
ータを示す。
体、27はガス排出部、28は下部電極に隣設されたヒ
ータを示す。
上部電極21には、図示しないRF電源が接続されてお
り、上部電極21と下部電極22との間でプラズマを発
生させて、第1図(1)で示すウニへの表面にプラズマ
5iOz膜3を形成する。
り、上部電極21と下部電極22との間でプラズマを発
生させて、第1図(1)で示すウニへの表面にプラズマ
5iOz膜3を形成する。
第3図のCVD装置の稼動の初期条件は次のようである
。
。
ヒータ28による加熱温度を200〜380°Cとし、
装置内圧力をO,1〜10TOr r@後とし、発振周
波数を13.56MHzとする。
装置内圧力をO,1〜10TOr r@後とし、発振周
波数を13.56MHzとする。
次いで下部電極22上に第1図(1)の9.エバを載置
し、電源の大きさ2〜3KWとし、図示しないガス源か
ら、ソースガスとキアリアガスとを装置内に供給する。
し、電源の大きさ2〜3KWとし、図示しないガス源か
ら、ソースガスとキアリアガスとを装置内に供給する。
このようにして、2000〜3000人のプラズマSi
n、膜3を形成する。
n、膜3を形成する。
(2)の工程において、プラズマCVDを用いて絶縁膜
を形成したのは、Al配線層2に対する損傷を避けるた
めに、低温条件(380”C以下)での成膜を可能にす
るためである。
を形成したのは、Al配線層2に対する損傷を避けるた
めに、低温条件(380”C以下)での成膜を可能にす
るためである。
(3)の工程に移行し、(2)の工程を経た複数のウェ
ハを第4図に示す連続式常圧CVD装置のベルト上にi
12置して、前記プラズマ5iO7膜3上にTE OS
S iOz膜(TE01の分解反応によって形成さ
れる5in2膜)4を形成する。
ハを第4図に示す連続式常圧CVD装置のベルト上にi
12置して、前記プラズマ5iO7膜3上にTE OS
S iOz膜(TE01の分解反応によって形成さ
れる5in2膜)4を形成する。
このTE01−3iO□膜4は絶縁膜であると共に、下
層Al配線2同士の間に存在する溝に埋めこまれて、下
層Al配線層2によって生じた段差を緩和して、プラズ
マSi0g膜3,5及びTE01−3in2膜4から形
成なる層間絶縁膜を平坦化するものである。
層Al配線2同士の間に存在する溝に埋めこまれて、下
層Al配線層2によって生じた段差を緩和して、プラズ
マSi0g膜3,5及びTE01−3in2膜4から形
成なる層間絶縁膜を平坦化するものである。
T E OS S iOz膜4の形成方法の具体的内
容について説明する。
容について説明する。
第4図の常圧CVD装置に導入されるソースガスとして
は、前出のTE01及びオゾンを用いる。
は、前出のTE01及びオゾンを用いる。
TE01は蒸気圧が低い気体状の有機Si化合物である
ので、CVD装置への導入に際しては数10°Cの加熱
を行い窒素によるバブリングを必要とする。
ので、CVD装置への導入に際しては数10°Cの加熱
を行い窒素によるバブリングを必要とする。
一方オシンはTE01の酸化5分解を促進してSing
を形成するために反応ガス中に添加されるものであり、
反応ガス中に18000ppm含有される。オゾンの導
入については、放電を利用して、酸素の分解を行う。
を形成するために反応ガス中に添加されるものであり、
反応ガス中に18000ppm含有される。オゾンの導
入については、放電を利用して、酸素の分解を行う。
この常圧CVDに際しては、オゾンがTE01の分解を
促進するため、低温(350”C)下においても大きな
成長速度(成膜温度380°C前後において100〜5
000人/分で制御可能)でTE01 5iCh膜4の
形成が可能になる。従って、A1配線層2に損傷を与え
る虞がない。
促進するため、低温(350”C)下においても大きな
成長速度(成膜温度380°C前後において100〜5
000人/分で制御可能)でTE01 5iCh膜4の
形成が可能になる。従って、A1配線層2に損傷を与え
る虞がない。
前記第2図で説明したように、従来のSOG膜3Iは、
シラノールの溶液が凝固する過程で形成されているため
、凝固収縮によりSOG膜にクランク30が発生ずる。
シラノールの溶液が凝固する過程で形成されているため
、凝固収縮によりSOG膜にクランク30が発生ずる。
これに対し、本実施例において形成されるTE01−3
iO□膜4は、TEOSガスから形成されるため、上記
したように凝固の際の収縮の影響がない結果、TE01
−3iO□膜4を厚く形成してもクランク発生の問題が
なく、険しい段差を緩和して眉間絶縁膜を平坦化できる
。
iO□膜4は、TEOSガスから形成されるため、上記
したように凝固の際の収縮の影響がない結果、TE01
−3iO□膜4を厚く形成してもクランク発生の問題が
なく、険しい段差を緩和して眉間絶縁膜を平坦化できる
。
T E OS S i Oz膜4を高さ2.0 a
m程度に形成した後、ウェハを第4図に示される常圧C
VD装置から取り出しく4)の工程に移行する。
m程度に形成した後、ウェハを第4図に示される常圧C
VD装置から取り出しく4)の工程に移行する。
(4)の工程では、(2)の工程と同様な手法によりT
E OS S i Oz Jl! 4上に絶縁膜であ
るプラズマS i Oz膜5を形成する。このプラズマ
SiO□膜5.TEO3−3iO□膜4とプラズマSi
O□膜3によって下層Al配線層2と上層Al配線層5
との間に層間絶縁膜が形成される。
E OS S i Oz Jl! 4上に絶縁膜であ
るプラズマS i Oz膜5を形成する。このプラズマ
SiO□膜5.TEO3−3iO□膜4とプラズマSi
O□膜3によって下層Al配線層2と上層Al配線層5
との間に層間絶縁膜が形成される。
プラズマSiO□膜5の形成により、’T’ E O5
SiO□膜4はプラズマS l Oz膜3とプラズマS
r Oz膜5との間に挟まれた構造となる。
SiO□膜4はプラズマS l Oz膜3とプラズマS
r Oz膜5との間に挟まれた構造となる。
第4図の常圧CVD装置に導入されるガス中にはTEO
3製造の際に混入した有機物が存在し、またTE01が
オゾンにより酸化1分解されてSiO□膜に変化する際
、有機物が発生する。このような有機物によってT E
OS S i Oz膜4が汚染されると、半導体装
置の特性、例えば絶縁特性が劣化、変動する。
3製造の際に混入した有機物が存在し、またTE01が
オゾンにより酸化1分解されてSiO□膜に変化する際
、有機物が発生する。このような有機物によってT E
OS S i Oz膜4が汚染されると、半導体装
置の特性、例えば絶縁特性が劣化、変動する。
しかしながら、TE01−3iO□膜4はプラズマSi
n、膜3とプラズマ5iO7膜5との間に挟まれた構造
となっているため、プラズマ5i02膜3,5がTE0
1−3iO□膜4に含まれる有機物に対する障壁層とし
て作用して、有m混在物による影響を除去することがで
きる。よって、TE01とオゾンからなるガス系の常圧
下での成膜反応を用いて眉間絶縁nりの平坦化を行って
多層配線を形成しても、半導体装置の電気的特性の変動
、劣化を避けることが可能となる。
n、膜3とプラズマ5iO7膜5との間に挟まれた構造
となっているため、プラズマ5i02膜3,5がTE0
1−3iO□膜4に含まれる有機物に対する障壁層とし
て作用して、有m混在物による影響を除去することがで
きる。よって、TE01とオゾンからなるガス系の常圧
下での成膜反応を用いて眉間絶縁nりの平坦化を行って
多層配線を形成しても、半導体装置の電気的特性の変動
、劣化を避けることが可能となる。
次いで(5)の工程に移行し、レジスト6を上層A1層
の形成パターンに応じてプラズマCVD上に塗布し、レ
ジスト6を用いた写真蝕刻法によってコンタクト域内の
眉間絶縁膜を除去して、1.0μmのスルーホールを形
成する。
の形成パターンに応じてプラズマCVD上に塗布し、レ
ジスト6を用いた写真蝕刻法によってコンタクト域内の
眉間絶縁膜を除去して、1.0μmのスルーホールを形
成する。
そして、(6)の工程に移行し、レジスト6を除去した
後、真空中でスパッタリング法により、ウェハ全表面に
Al膜を被着させる。このあとレジストによる写真蝕刻
法を使用して、上層A1配線層7を形成して、レジスト
をマスクにして、不用部分をドライエツチングより除去
する。
後、真空中でスパッタリング法により、ウェハ全表面に
Al膜を被着させる。このあとレジストによる写真蝕刻
法を使用して、上層A1配線層7を形成して、レジスト
をマスクにして、不用部分をドライエツチングより除去
する。
次いで、レジストを除去した後、約380 ’Cに加熱
して、下層Al配線層2と上層Al配線層7との電気的
接続を良好にさせて、多層配線形成のためのプロセスを
終了する。
して、下層Al配線層2と上層Al配線層7との電気的
接続を良好にさせて、多層配線形成のためのプロセスを
終了する。
上記実施例において、有NSi化合物としてはTE01
を用いているが、これに限定されることなく、ガス化で
きそして酸化又は分解等により絶縁膜を形成できる他の
有機Si化合物を使用することもできる。このような有
機Si化合物としては、例えば、DADBS (D i
Ac e L o x yDitertiaryBut
oxySilane)。
を用いているが、これに限定されることなく、ガス化で
きそして酸化又は分解等により絶縁膜を形成できる他の
有機Si化合物を使用することもできる。このような有
機Si化合物としては、例えば、DADBS (D i
Ac e L o x yDitertiaryBut
oxySilane)。
TE01のエトキシ基を他のアルコキシ基またはアセト
キシ基で置換したもの等を用いることができる。
キシ基で置換したもの等を用いることができる。
また上記実施例では、オゾンを使用して有機Si化合物
を酸化1分解しているが、オゾンに限らず有機St化合
物を酸化2分解してSiO□膜を形成できる他のガスを
使用することができ、例えば、酸素を用いることも可能
である。しかし、酸素を用いる場合は常圧CVDでは成
膜速度が遅いため減圧CVDが行われるが、Al配線層
の損傷を避けるため、成膜温度を低く選定することが必
要となる。
を酸化1分解しているが、オゾンに限らず有機St化合
物を酸化2分解してSiO□膜を形成できる他のガスを
使用することができ、例えば、酸素を用いることも可能
である。しかし、酸素を用いる場合は常圧CVDでは成
膜速度が遅いため減圧CVDが行われるが、Al配線層
の損傷を避けるため、成膜温度を低く選定することが必
要となる。
また、上記実施例では2層配線構造について説明したが
、第1図(6)の工程の後に(2)〜(6)の工程を繰
り返すことによって、さらに多層配線構造の場合にも本
発明を適用することができる。
、第1図(6)の工程の後に(2)〜(6)の工程を繰
り返すことによって、さらに多層配線構造の場合にも本
発明を適用することができる。
また、本発明の第二工程で常圧CVDを用いているが、
これに限定されることなくプラズマCVDを用いること
も可能である。但し、プラズマCVDは、基板に損傷を
与えるため、有機Si化合物を酸化2分解可能な活性な
ガスを併用して常圧CVD法を用いることが望ましい。
これに限定されることなくプラズマCVDを用いること
も可能である。但し、プラズマCVDは、基板に損傷を
与えるため、有機Si化合物を酸化2分解可能な活性な
ガスを併用して常圧CVD法を用いることが望ましい。
また、本発明はプラズマCVD膜に挟まれた層間絶縁膜
が有機Si化合物から5in2を形成できるものに広く
適用することができる。
が有機Si化合物から5in2を形成できるものに広く
適用することができる。
さらに、上記実施例の数値はいずれも一例に過ぎず、こ
れに限定されることなく他の数値を選択することも可能
である。
れに限定されることなく他の数値を選択することも可能
である。
以上説明したように本発明に係る半導体装置の多層配線
の形成方法によれば、第一工程、第三工程で形成される
プラズマ絶縁膜は、第二工程の絶縁膜中に混入する虞の
ある有機物に対して障壁層となるため、第二工程で形成
される絶縁膜に含まれる有機物による影響を除去するこ
とができる。
の形成方法によれば、第一工程、第三工程で形成される
プラズマ絶縁膜は、第二工程の絶縁膜中に混入する虞の
ある有機物に対して障壁層となるため、第二工程で形成
される絶縁膜に含まれる有機物による影響を除去するこ
とができる。
従って、半導体装置特性の変動、劣化を来すことなく多
層配線を形成することができる。
層配線を形成することができる。
第1図は本発明の一実施例に係る多層配線の形成方法を
示す、断面構成図、第2図は従来の平坦化された眉間絶
縁膜を有する半導体装置の断面構成図、第3図は本発明
の第一、第三工程を実施するためのプラズマCVD絶縁
膜を形成する枚葉式プラズマCVD装置の断面構成図、
第4図は本発明の第二工程を実施するための連続式常圧
CVD装置の断面構成図である。 図中、1はSi基板、2は下層Al配線層、3゜5はプ
ラズマCVD膜、4はTE01−3iO□膜、6はレジ
スト、7は上層Al配線層を示す。 30− フラ・り 31・−5OG1天 第4N コ゛ス (・、 ワニハ アレード 、・・Si%叛 2・−下層AlMl−斃・瞥 3 °フ′ラスヱ5i02R莫 4・・−TE01−5iO2彌 5・・・フ゛ヲス?5i02月菓 6− レレース譬 7 ・・止二/1jAJ二こ、*1i
示す、断面構成図、第2図は従来の平坦化された眉間絶
縁膜を有する半導体装置の断面構成図、第3図は本発明
の第一、第三工程を実施するためのプラズマCVD絶縁
膜を形成する枚葉式プラズマCVD装置の断面構成図、
第4図は本発明の第二工程を実施するための連続式常圧
CVD装置の断面構成図である。 図中、1はSi基板、2は下層Al配線層、3゜5はプ
ラズマCVD膜、4はTE01−3iO□膜、6はレジ
スト、7は上層Al配線層を示す。 30− フラ・り 31・−5OG1天 第4N コ゛ス (・、 ワニハ アレード 、・・Si%叛 2・−下層AlMl−斃・瞥 3 °フ′ラスヱ5i02R莫 4・・−TE01−5iO2彌 5・・・フ゛ヲス?5i02月菓 6− レレース譬 7 ・・止二/1jAJ二こ、*1i
Claims (1)
- (1)下層Al配線層上に、この下層Al配線層の段差
を緩和して表面が平坦な層間絶縁膜を形成し、この層間
絶縁膜上に上層Al配線層を形成する半導体装置の多層
配線の形成方法において、 前記下層Al配線層上にプラズマCVD絶縁膜を形成す
る第一工程と、 当該第一工程のプラズマCVD絶縁膜上に、有機系Si
化合物をソースガスとして用いるCVDにより、絶縁膜
を形成する第二工程と、 当該第二工程の絶縁膜上にプラズマCVD絶縁膜を形成
する第三工程と、 を備えてなり、第一工程及び第三工程のプラズマCVD
絶縁膜と第二工程の絶縁膜とにより前記層間絶縁膜を形
成することを特徴とする半導体装置の多層配線の形成方
法。 〔産業上の利用分野〕 本発明は、半導体装置の多層配線の形成方法に係わり、
特に下層Al配線層によって生ずる段差を緩和するため
層間絶縁膜を平坦に形成し、この層間絶縁膜上に上層A
l配線層を形成して多層配線を形成する方法に関する。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3074789A JPH02209753A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の多層配線の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3074789A JPH02209753A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の多層配線の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02209753A true JPH02209753A (ja) | 1990-08-21 |
Family
ID=12312274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3074789A Pending JPH02209753A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の多層配線の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02209753A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04333205A (ja) * | 1991-05-08 | 1992-11-20 | Matsushita Electric Ind Co Ltd | 酸化鉄軟磁性薄膜の製造方法 |
US5334552A (en) * | 1991-12-04 | 1994-08-02 | Nec Corporation | Method for fabricating a semiconductor device having a multi-layered interconnection structure |
US5420075A (en) * | 1992-04-15 | 1995-05-30 | Nec Corporation | Forming multi-layered interconnections with fluorine compound treatment permitting selective deposition of insulator |
US5990541A (en) * | 1994-06-06 | 1999-11-23 | Sharp Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
-
1989
- 1989-02-09 JP JP3074789A patent/JPH02209753A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04333205A (ja) * | 1991-05-08 | 1992-11-20 | Matsushita Electric Ind Co Ltd | 酸化鉄軟磁性薄膜の製造方法 |
US5334552A (en) * | 1991-12-04 | 1994-08-02 | Nec Corporation | Method for fabricating a semiconductor device having a multi-layered interconnection structure |
US5420075A (en) * | 1992-04-15 | 1995-05-30 | Nec Corporation | Forming multi-layered interconnections with fluorine compound treatment permitting selective deposition of insulator |
US5990541A (en) * | 1994-06-06 | 1999-11-23 | Sharp Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5426076A (en) | Dielectric deposition and cleaning process for improved gap filling and device planarization | |
US8703005B2 (en) | Methods for removing dielectric materials | |
KR100624566B1 (ko) | 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법 | |
US6346490B1 (en) | Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps | |
JP3522917B2 (ja) | 半導体装置の製造方法および半導体製造装置 | |
JP4058669B2 (ja) | シリコン基板上への導電性珪化物層の形成方法および導電性珪化物接点の形成方法 | |
JPH02209753A (ja) | 半導体装置の多層配線の形成方法 | |
JP2004079931A (ja) | 半導体装置の製造方法 | |
JPH05198526A (ja) | 半導体装置の製造方法 | |
JP2000068261A (ja) | 半導体装置の製造方法 | |
US11557479B2 (en) | Methods for EUV inverse patterning in processing of microelectronic workpieces | |
JPH06163523A (ja) | 半導体装置の製造方法 | |
JPH07161705A (ja) | 半導体装置の多層配線層間絶縁膜の形成方法 | |
JPH08264648A (ja) | 半導体装置 | |
JP2001077192A (ja) | 半導体装置およびその製造方法 | |
JPH05291415A (ja) | 半導体装置の製造方法 | |
KR100201721B1 (ko) | 반도체장치의 제조방법 | |
JPH07176612A (ja) | 半導体装置の多層配線構造及び半導体装置の製造方法 | |
JPH11233500A (ja) | 絶縁膜の形成方法及びそれを用いた半導体装置と半導体装置製造方法 | |
JPH0846045A (ja) | 半導体装置 | |
JP4416354B2 (ja) | 半導体装置の製造方法とその製造装置 | |
JPS62274082A (ja) | ドライエツチング方法 | |
JPH09213694A (ja) | 半導体装置の製造方法 | |
JPH08203892A (ja) | 半導体装置の製造方法および半導体製造装置 | |
JPH04107924A (ja) | 半導体装置の製造方法 |