JP3575807B2 - 半導体素子の製造方法 - Google Patents
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Description
【産業上の利用分野】
この発明は、半導体素子における層間絶縁膜形成時の平坦化方法に関するものである。
【０００２】
【従来の技術】
図２に従来の層間絶縁膜の形成法を示し、以下に説明する。
【０００３】
図２（ａ）はＤＲＡＭ（ダイナミックラムダムアクセスメモリ）のセル部の断面図である。１はシリコン単結晶基板であり、２は素子分離のためのフィールド酸化膜（５０００Å）である。３はゲート酸化膜で９００℃のドライ酸化によって２００Åの厚さで形成されている。４はゲートワードラインでシランを用いた減圧の化学気相成長法（ＬＰ−ＣＶＤ法）で堆積した多結晶シリコン（４０００Å）にリン拡散をおこなった第１層配線層である。５はＬＤＤ構造を有するＭＯＳトランジスタをつくるためのゲートサイドウォールである。
【０００４】
次に図２（ｂ）において、図２（ａ）で作成したゲート配線を絶縁するために、シランと酸素を約４００℃で常圧にて反応させるＡＰ−ＣＶＤ法でシラン酸化膜６を堆積させる。これによって以後の工程で形成される電荷蓄積用のキャパシタノードやビットラインとゲート配線との絶縁を保つ。
【０００５】
【発明が解決しようとする課題】
しかしながら、以上述べたシランと酸素を反応させるＡＰ−ＣＶＤ法によるシリコン酸化膜は段差被覆性が悪く、起伏が大きくなりその後に行なうセルコンタクトホールの開孔におけるホトリソグラフィ工程に支障をきたしたりする。またゲート配線間の狭いところではボイドやスリットができるため、セルのストーレイジノード形成で堆積する多結晶シリコンのエッチング残りなどが生じる。
【０００６】
この発明は以上述べたシランと酸素を用いるＡＰ−ＣＶＤ法のシリコン酸化膜による問題を除去するために、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｓｉｌｉｃａｔｅ）とオゾンを用いたＡＰ−ＣＶＤ法により酸化膜を形成し、段差被覆性が良く、下地形状の平坦化に優れたシリコン酸化膜を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前述の目的のため、この発明は層間絶縁膜形成において、シリコン窒化膜をＬＰ−ＣＶＤ法またはプラズマ−ＣＶＤ法で薄く表面を被覆した後、ＴＥＯＳとオゾンをＡＰ−ＣＶＤ法で反応させてシリコン酸化膜を堆積するようにしたものである。
【０００８】
【作用】
本発明は、前述したように層間絶縁膜形成法において、先ず薄い窒化膜を形成した後、ＴＥＯＳとオゾンを用いたＡＰ−ＣＶＤ法によるシリコン酸化膜の自己平坦化作用の特性を利用できるようにしたので、絶縁膜形成後表面が平らになり、その後の各種形成工程に支障を与えず、品質が向上する。
【０００９】
【実施例】
以下、図１を用いて本発明の実施例を説明する。
【００１０】
図１（ａ）で１はシリコン単結晶基板であり、２は素子分離のためのフィールド酸化膜（５０００Å）である。３はゲート酸化膜で９００℃のドライ酸化によって２００Åの厚さで形成されている。４はゲートワードラインでシランを用いたＬＰ−ＣＶＤ法で堆積した多結晶シリコン４０００Åにリン拡散をおこなった第１層配線層である。５はＬＤＤ構造を有するＭＯＳトランジスタをつくるためのゲートサイドウォールである。以上は従来例と同様である。
【００１１】
次に、図１（ｂ）において、ＬＰ−ＣＶＤ法でジクロルシランとアンモニアとを８００℃で反応させてシリコン窒化膜７を２００Å表面に形成する。
【００１２】
次に図１（ｃ）のように、ＴＥＯＳとオゾンをＡＰ−ＣＶＤ法によって、オゾンとＴＥＯＳにおいては、ＴＥＯＳに対してＯ３ を多過の状態にしＯ３ ／ＴＥＯＳの流量比を大きくし、段差被覆形状が最もなだらかになる温度３８０℃前後にて８のシリコン酸化膜を堆積させる。
【００１３】
図１（ｂ）のシリコン窒化膜７を敷かない場合、前述の自己平坦化現象が起きる成膜条件では下地に対して選択的に成膜するため、図３のようにシリコン酸化膜８が付き易い部分と付きにくい部分で厚くなったり薄くなったりして、表面が荒れ、良好なシリコン酸化膜形成ができないのである。
【００１４】
【発明の効果】
以上の説明したように、この発明の層間絶縁膜形成法によれば、先ず薄い窒化膜を形成した後ＴＥＯＳとオゾンを用いたＡＰ−ＣＶＤ法によるシリコン酸化膜の自己平坦化作用の特性を利用できるようにしたので、絶縁膜形成後、表面が平らになり、その後のセルコンタクトホールの開孔のためのホトリソグラフィ工程のマージンが広げられるばかりか、キャパシタのストーレイジノード作成時の多結晶シリコンのエッチング残りの問題も防ぐことが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例の説明図。
【図２】従来例の説明図。
【図３】下層窒化膜を堆積しない場合の成膜形状。
【符号の説明】
１ 基板
２ フィールド酸化膜
３ ゲート酸化膜
４ 第１層配線層
５ サイドウォール
７ シリコン窒化膜
８ シリコン酸化膜
Claims (6)
- 半導体基板上に配線層を設ける工程と、
前記配線層上に減圧化学気相成長法にて窒化膜を設ける工程と、
ＴＥＯＳとオゾンを用い、ＴＥＯＳよりオゾンを多くして、常圧化学気相成長法にて、前記窒化膜上にシリコン酸化膜を設ける工程と、
を有することを特徴とする半導体素子の製造方法。 - 前記配線はメモリセルの構成に用いられるものであることを特徴とする請求項１記載の半導体素子の製造方法。
- 前記シリコン酸化膜は層間絶縁膜として用いられるものであることを特徴とする請求項１または請求項２記載の半導体素子の製造方法。
- 前記層間絶縁膜には、ホトリソグラフィによりコンタクトホールが形成されることを特徴とする請求項３記載の半導体素子の製造方法。
- 前記配線上方にはキャパシタのストレイジノードが形成されることを特徴とする請求項１〜４のいずれか１つに記載の半導体素子の製造方法。
- 前記配線はゲート配線として用いられ、該配線は多結晶シリコンからなるとともに、該配線にはサイドウォールが設けられていることを特徴とする請求項１〜５のいずれか１つに記載の半導体素子の製造方法。
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| JP19538691A JP3575807B2 (ja) | 1991-08-05 | 1991-08-05 | 半導体素子の製造方法 |
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| JP19538691A JP3575807B2 (ja) | 1991-08-05 | 1991-08-05 | 半導体素子の製造方法 |
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1991
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