JPH06283526A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06283526A JPH06283526A JP5066326A JP6632693A JPH06283526A JP H06283526 A JPH06283526 A JP H06283526A JP 5066326 A JP5066326 A JP 5066326A JP 6632693 A JP6632693 A JP 6632693A JP H06283526 A JPH06283526 A JP H06283526A
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- JP
- Japan
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- film
- sio
- insulating film
- semiconductor device
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- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 コンタクト孔の面積を小さくすることなく、
耐エチング性の十分な膜厚の絶縁膜をＭＯＳトランジス
タの拡散層上に形成する。 【構成】 ＳｉＯ2膜１２で覆われた多結晶Ｓｉ配線１
０をゲートとするＭＯＳトランジスタ上に常圧ＣＶＤに
よるＴＥＯＳとオゾンの反応でＳｉＯ2膜１４を堆積す
る。この反応では、Ｓｉ上の堆積速度がＳｉＯ2に比べ
３倍程度速いので、ＳｉＯ2膜１２上よりもＮ型拡散層
６上に厚くＳｉＯ2膜１４を形成できる。次にコンタク
ト孔１６を形成した後、多結晶Ｓｉ膜パターン１８，誘
電体膜２０，多結晶Ｓｉ膜パターン２２を順次形成し
て、ＭＯＳトタンジスタに接続された容量素子が形成さ
れる。
耐エチング性の十分な膜厚の絶縁膜をＭＯＳトランジス
タの拡散層上に形成する。 【構成】 ＳｉＯ2膜１２で覆われた多結晶Ｓｉ配線１
０をゲートとするＭＯＳトランジスタ上に常圧ＣＶＤに
よるＴＥＯＳとオゾンの反応でＳｉＯ2膜１４を堆積す
る。この反応では、Ｓｉ上の堆積速度がＳｉＯ2に比べ
３倍程度速いので、ＳｉＯ2膜１２上よりもＮ型拡散層
６上に厚くＳｉＯ2膜１４を形成できる。次にコンタク
ト孔１６を形成した後、多結晶Ｓｉ膜パターン１８，誘
電体膜２０，多結晶Ｓｉ膜パターン２２を順次形成し
て、ＭＯＳトタンジスタに接続された容量素子が形成さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は超ＬＳＩなどの高集積化
に際し、配線や容量素子と基板との微細なコンタクトを
形成するのに有効な半導体装置の製造方法に関するもの
である。
に際し、配線や容量素子と基板との微細なコンタクトを
形成するのに有効な半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】ＤＲＡＭの高集積化に伴って、ワード線
の間隔が微細になり、ストレージノードあるいはビット
線と拡散層のコンタクトを微細化する必要がある。そこ
で近年、自己整合的にストレージノードあるいはビット
線と拡散層とのコンタクトを形成する方法が種々検討さ
れている。
の間隔が微細になり、ストレージノードあるいはビット
線と拡散層のコンタクトを微細化する必要がある。そこ
で近年、自己整合的にストレージノードあるいはビット
線と拡散層とのコンタクトを形成する方法が種々検討さ
れている。
【０００３】例えば図４に示すように、Ｓｉ基板５０に
ＭＯＳトランジスタ（ソース・ドレイン領域５４,ゲー
ト電極５２,ゲート絶縁膜５３）及びＳｉＯ2膜５１の形
成されている上に、ＳｉＯ2膜５６をＣＶＤ法で堆積し
た後、ＳｉＯ2膜５６の所定の領域をレジスト膜パター
ンをマスクにしてエッチングしてｎ型拡散層５４に至る
コンタクト孔５８を自己整合的に形成する。その後、Ｗ
ポリサイド膜６０を形成し所定の領域をエッチングして
ビット線となるＷポリサイド膜パターンが得られる。こ
こにおいて、ＳｉＯ2膜５６はＷポリサイド膜６０をエ
ッチングする際にＳｉ基板５０がエッチングされるのを
防止する役割をする。例えば、「アイ・イ・イ・イ イ
ンターナショナル エレクトロン デバイス ミーティ
ング［ＩＥＥＥ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥ
ＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ Ｄｉｇ
ｅｓｔ ｏｆ ｐａｐｅｒｓ．（１９８８ ｐｐ．５９
６−５９９）］参照。
ＭＯＳトランジスタ（ソース・ドレイン領域５４,ゲー
ト電極５２,ゲート絶縁膜５３）及びＳｉＯ2膜５１の形
成されている上に、ＳｉＯ2膜５６をＣＶＤ法で堆積し
た後、ＳｉＯ2膜５６の所定の領域をレジスト膜パター
ンをマスクにしてエッチングしてｎ型拡散層５４に至る
コンタクト孔５８を自己整合的に形成する。その後、Ｗ
ポリサイド膜６０を形成し所定の領域をエッチングして
ビット線となるＷポリサイド膜パターンが得られる。こ
こにおいて、ＳｉＯ2膜５６はＷポリサイド膜６０をエ
ッチングする際にＳｉ基板５０がエッチングされるのを
防止する役割をする。例えば、「アイ・イ・イ・イ イ
ンターナショナル エレクトロン デバイス ミーティ
ング［ＩＥＥＥ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥ
ＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ Ｄｉｇ
ｅｓｔ ｏｆ ｐａｐｅｒｓ．（１９８８ ｐｐ．５９
６−５９９）］参照。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の方法においては、ワード線としての多結晶Ｓ
ｉ膜パターン５２の間隔が微細になると、図５に示すよ
うに、ＳｉＯ2膜５６を堆積した際に多結晶Ｓｉ膜パタ
ーン５２の間隔がＳｉＯ2膜５６で埋まってしまい、コ
ンタクト孔５８を自己整合的に形成することができな
い。また一方、コンタクト孔５８を自己整合的に形成で
きるようＳｉＯ2膜５６の膜厚を薄くした場合、ビット
線となるＷポリサイド膜６０をエッチングする際にＳｉ
基板５０がエッチングされてしまう、あるいは、基板が
エッチングされなくてもＳｉＯ2膜５６の残膜厚が３０
ｎｍ以下程度になると、上層の絶縁膜にＢＰＳＧ膜を用
い熱処理によって平坦化する場合、ＢＰＳＧ膜からリン
やほう素がＳｉ基板５０中に拡散し、ＭＯＳトランジス
タの特性を変動させてしまうという問題点を有してい
た。
うな従来の方法においては、ワード線としての多結晶Ｓ
ｉ膜パターン５２の間隔が微細になると、図５に示すよ
うに、ＳｉＯ2膜５６を堆積した際に多結晶Ｓｉ膜パタ
ーン５２の間隔がＳｉＯ2膜５６で埋まってしまい、コ
ンタクト孔５８を自己整合的に形成することができな
い。また一方、コンタクト孔５８を自己整合的に形成で
きるようＳｉＯ2膜５６の膜厚を薄くした場合、ビット
線となるＷポリサイド膜６０をエッチングする際にＳｉ
基板５０がエッチングされてしまう、あるいは、基板が
エッチングされなくてもＳｉＯ2膜５６の残膜厚が３０
ｎｍ以下程度になると、上層の絶縁膜にＢＰＳＧ膜を用
い熱処理によって平坦化する場合、ＢＰＳＧ膜からリン
やほう素がＳｉ基板５０中に拡散し、ＭＯＳトランジス
タの特性を変動させてしまうという問題点を有してい
た。
【０００５】本発明は上記問題点に鑑み、上記問題点を
解決し、量産性及び製造歩留まりに優れ、高集積化を可
能とする半導体装置の製造方法を提供するものである。
解決し、量産性及び製造歩留まりに優れ、高集積化を可
能とする半導体装置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、第１の絶縁膜で
覆われた第１の導体パターンを有する半導体基板上に第
１の絶縁膜上よりも半導体基板上の方が膜厚が厚くなる
ように第２の絶縁膜を形成する工程と、前記第１の導体
パターン間の前記第２の絶縁膜の所望の領域をエッチン
グして前記半導体基板上に接続孔を形成する工程と、前
記接続孔を通して前記半導体基板に接続する第２の導体
パターンをエッチングする工程と、全面に不純物を含む
第３の絶縁膜を形成し熱処理によって平坦化する工程と
を備えたものである。
めに本発明の半導体装置の製造方法は、第１の絶縁膜で
覆われた第１の導体パターンを有する半導体基板上に第
１の絶縁膜上よりも半導体基板上の方が膜厚が厚くなる
ように第２の絶縁膜を形成する工程と、前記第１の導体
パターン間の前記第２の絶縁膜の所望の領域をエッチン
グして前記半導体基板上に接続孔を形成する工程と、前
記接続孔を通して前記半導体基板に接続する第２の導体
パターンをエッチングする工程と、全面に不純物を含む
第３の絶縁膜を形成し熱処理によって平坦化する工程と
を備えたものである。
【０００７】
【作用】本発明は上記構成により、半導体基板上の方が
第１の絶縁膜上よりも膜厚が厚くなるように形成した第
２の絶縁膜は、第２の導体パターンを形成する際に半導
体基板がエッチングされるのを防止する役割、及び不純
物を含む第３の絶縁膜の熱処理の際に不純物が半導体基
板中に拡散するのを防止する役割をはたす。そして、第
２の絶縁膜の膜厚が第１の絶縁膜上の方が半導体基板上
よりも薄いことによって、第１の絶縁膜で覆われた第１
の導体パターンの間隔を第２の絶縁膜で埋め込んでしま
うことがなく、第２の絶縁膜をエッチングして得られる
接続孔を自己整合的に形成することができる。すなわ
ち、第１の導体パターンの間隔を微細化することができ
る。
第１の絶縁膜上よりも膜厚が厚くなるように形成した第
２の絶縁膜は、第２の導体パターンを形成する際に半導
体基板がエッチングされるのを防止する役割、及び不純
物を含む第３の絶縁膜の熱処理の際に不純物が半導体基
板中に拡散するのを防止する役割をはたす。そして、第
２の絶縁膜の膜厚が第１の絶縁膜上の方が半導体基板上
よりも薄いことによって、第１の絶縁膜で覆われた第１
の導体パターンの間隔を第２の絶縁膜で埋め込んでしま
うことがなく、第２の絶縁膜をエッチングして得られる
接続孔を自己整合的に形成することができる。すなわ
ち、第１の導体パターンの間隔を微細化することができ
る。
【０００８】
【実施例】（実施例１）本発明の半導体装置の製造方法
の一実施例を具体例に基づいて説明する。
の一実施例を具体例に基づいて説明する。
【０００９】図１は本発明による第１の実施例の製造工
程で、ＤＲＡＭの容量素子の形成工程を示す。
程で、ＤＲＡＭの容量素子の形成工程を示す。
【００１０】まず、図１(a)に示すＰ型Ｓｉ基板２に素
子分離膜としてのＳｉＯ2膜４，ソース・ドレイン領域
となるＮ型拡散層６，ゲート酸化膜８，ワード線となる
多結晶Ｓｉ配線１０及び多結晶Ｓｉ配線１０を覆うＳｉ
Ｏ2膜１２が形成された基板を常圧ＣＶＤ装置中で基板
温度を３７０℃〜４００℃に保ち、テトラエトキシシラ
ン（ＴＥＯＳ）とオゾンを含む酸素の熱分解反応によ
り、オゾンとＴＥＯＳの流量比（（オゾン流量）／（Ｔ
ＥＯＳ流量））が４以上の条件で、ＳｉＯ2膜１４を１
００〜２００ｎｍ程度全面に堆積する。ここで、常圧Ｃ
ＶＤによるＴＥＯＳとオゾンを含む酸素の熱分解反応を
用いてＳｉＯ2膜１４を堆積することが本発明の重要な
点の一つであって、この反応は下地の種類によりＳｉＯ
2膜の堆積速度が異なり、図３に示すように、Ｓｉ上の
方がＳｉＯ2膜上に比べ３倍程度速い堆積速度が得られ
る為に、工程数を増加する事なくＳｉＯ2膜１４を堆積
するだけで、ＳｉＯ2膜１２上よりもＮ型拡散層６上に
厚くＳｉＯ2膜１４を形成できる。すなわち、Ｎ型拡散
層６上のＳｉＯ2膜１４の膜厚が１５０ｎｍになるよう
に形成した場合、ＳｉＯ2膜１２上に形成されたＳｉＯ2
膜１４の膜厚は５０ｎｍ程度になる。この様に、Ｎ型拡
散層６上のＳｉＯ2 膜１４の膜厚がＳｉＯ2膜１２上に
形成されたＳｉＯ2膜１４の膜厚に比べ３倍程度厚くな
ることがさらに本発明の重要な点の一つであって、以下
に詳しく述べるように、Ｎ型拡散層６上とＳｉＯ2膜１
２上のＳｉＯ2膜１４の膜厚がほぼ等しくなる従来技術
に比べ、より微細な間隔のワード線に対しコンタクト孔
を自己整合的に形成できるという特徴がある。
子分離膜としてのＳｉＯ2膜４，ソース・ドレイン領域
となるＮ型拡散層６，ゲート酸化膜８，ワード線となる
多結晶Ｓｉ配線１０及び多結晶Ｓｉ配線１０を覆うＳｉ
Ｏ2膜１２が形成された基板を常圧ＣＶＤ装置中で基板
温度を３７０℃〜４００℃に保ち、テトラエトキシシラ
ン（ＴＥＯＳ）とオゾンを含む酸素の熱分解反応によ
り、オゾンとＴＥＯＳの流量比（（オゾン流量）／（Ｔ
ＥＯＳ流量））が４以上の条件で、ＳｉＯ2膜１４を１
００〜２００ｎｍ程度全面に堆積する。ここで、常圧Ｃ
ＶＤによるＴＥＯＳとオゾンを含む酸素の熱分解反応を
用いてＳｉＯ2膜１４を堆積することが本発明の重要な
点の一つであって、この反応は下地の種類によりＳｉＯ
2膜の堆積速度が異なり、図３に示すように、Ｓｉ上の
方がＳｉＯ2膜上に比べ３倍程度速い堆積速度が得られ
る為に、工程数を増加する事なくＳｉＯ2膜１４を堆積
するだけで、ＳｉＯ2膜１２上よりもＮ型拡散層６上に
厚くＳｉＯ2膜１４を形成できる。すなわち、Ｎ型拡散
層６上のＳｉＯ2膜１４の膜厚が１５０ｎｍになるよう
に形成した場合、ＳｉＯ2膜１２上に形成されたＳｉＯ2
膜１４の膜厚は５０ｎｍ程度になる。この様に、Ｎ型拡
散層６上のＳｉＯ2 膜１４の膜厚がＳｉＯ2膜１２上に
形成されたＳｉＯ2膜１４の膜厚に比べ３倍程度厚くな
ることがさらに本発明の重要な点の一つであって、以下
に詳しく述べるように、Ｎ型拡散層６上とＳｉＯ2膜１
２上のＳｉＯ2膜１４の膜厚がほぼ等しくなる従来技術
に比べ、より微細な間隔のワード線に対しコンタクト孔
を自己整合的に形成できるという特徴がある。
【００１１】しかる後に、図１(b)に示すように、エッ
チングマスク材としてのレジスト膜パターン１５を形成
し、ＳｉＯ2膜１４をドライエッチングしてコンタクト
孔１６を形成する。そして、レジスト膜パターン１５を
除去する。ここでコンタクト孔１６の大きさは、多結晶
Ｓｉ配線１０の間隔及びその側壁のＳｉＯ2膜１２，１
４の膜厚によって決まり、レジスト膜パターンの開口面
積をコンタクト面積に比較して大きくすることができ、
マスク合わせずれが生じた場合にも所定の位置にコンタ
クト開口部が形成できる。また、多結晶Ｓｉ配線１０の
間隔がサブミクロンになってくると、側壁のＳｉＯ2膜
１４の膜厚が重要になってくる。例えば、多結晶Ｓｉ配
線１０の間隔が５００ｎｍで側壁のＳｉＯ2膜１２の膜
厚が１５０ｎｍの場合、側壁のＳｉＯ2膜１４の膜厚が
５０ｎｍでコンタクトの幅が１００ｎｍとなり、ＳｉＯ
2膜１４の膜厚が１００ｎｍ以上では多結晶Ｓｉ配線１
０の間隔が埋まってしまい上記のような大きな開口面積
を有するレジスト膜パターンではコンタクト孔を形成す
ることはできない。
チングマスク材としてのレジスト膜パターン１５を形成
し、ＳｉＯ2膜１４をドライエッチングしてコンタクト
孔１６を形成する。そして、レジスト膜パターン１５を
除去する。ここでコンタクト孔１６の大きさは、多結晶
Ｓｉ配線１０の間隔及びその側壁のＳｉＯ2膜１２，１
４の膜厚によって決まり、レジスト膜パターンの開口面
積をコンタクト面積に比較して大きくすることができ、
マスク合わせずれが生じた場合にも所定の位置にコンタ
クト開口部が形成できる。また、多結晶Ｓｉ配線１０の
間隔がサブミクロンになってくると、側壁のＳｉＯ2膜
１４の膜厚が重要になってくる。例えば、多結晶Ｓｉ配
線１０の間隔が５００ｎｍで側壁のＳｉＯ2膜１２の膜
厚が１５０ｎｍの場合、側壁のＳｉＯ2膜１４の膜厚が
５０ｎｍでコンタクトの幅が１００ｎｍとなり、ＳｉＯ
2膜１４の膜厚が１００ｎｍ以上では多結晶Ｓｉ配線１
０の間隔が埋まってしまい上記のような大きな開口面積
を有するレジスト膜パターンではコンタクト孔を形成す
ることはできない。
【００１２】次に、図１(c)に示すように、リンドープ
多結晶Ｓｉ膜１８を形成し、レジスト膜パターン（図示
せず）をマスクにしてエッチングして、容量素子のスト
レージノードとなる多結晶Ｓｉ膜パターンを得る。この
エッチング工程において、Ｎ型拡散層６上のＳｉＯ2膜
１４もわずかにエッチングされるが、Ｎ型拡散層６がエ
ッチングされるのを防止する役割を果たす為に十分な膜
厚が必要である。その後レジスト膜パターンを除去す
る。
多結晶Ｓｉ膜１８を形成し、レジスト膜パターン（図示
せず）をマスクにしてエッチングして、容量素子のスト
レージノードとなる多結晶Ｓｉ膜パターンを得る。この
エッチング工程において、Ｎ型拡散層６上のＳｉＯ2膜
１４もわずかにエッチングされるが、Ｎ型拡散層６がエ
ッチングされるのを防止する役割を果たす為に十分な膜
厚が必要である。その後レジスト膜パターンを除去す
る。
【００１３】次に、誘電体膜となるＳｉＯ2膜とＳｉ3
Ｎ4膜の積層膜２０を形成し、図１(d)に示すように、リ
ンドープ多結晶Ｓｉ膜２２を形成し、レジスト膜パター
ン（図示せず）をマスクにしてエッチングして、容量素
子のプレート電極となる多結晶Ｓｉ膜パターンを得る。
このエッチング工程において、Ｎ型拡散層６上のＳｉＯ
2膜１４はさらにエッチングされるが、Ｎ型拡散層６が
エッチングされるのを防止する役割を果たす為に十分な
膜厚が必要である。その後レジスト膜パターンを除去す
る。
Ｎ4膜の積層膜２０を形成し、図１(d)に示すように、リ
ンドープ多結晶Ｓｉ膜２２を形成し、レジスト膜パター
ン（図示せず）をマスクにしてエッチングして、容量素
子のプレート電極となる多結晶Ｓｉ膜パターンを得る。
このエッチング工程において、Ｎ型拡散層６上のＳｉＯ
2膜１４はさらにエッチングされるが、Ｎ型拡散層６が
エッチングされるのを防止する役割を果たす為に十分な
膜厚が必要である。その後レジスト膜パターンを除去す
る。
【００１４】次に、図１(e)に示すように、ＢＰＳＧ膜
２４をＣＶＤ法により形成し、９００℃の熱処理を行っ
てＢＰＳＧ膜２４を流動化し基板表面を平坦化する。こ
の熱処理工程において、Ｎ型拡散層６上のＳｉＯ2膜１
４はＢＰＳＧ膜２４中のＰやＢがＳｉ基板中に拡散する
のを防止する役割を果たすが、そのためには３０ｎｍ以
上の膜厚が必要である。従って、上記リンドープ多結晶
Ｓｉ膜１８及び２２のエッチング工程を経た後で３０ｎ
ｍ以上のＳｉＯ2膜１４が残っていなければならないの
で、ＳｉＯ2膜１４を形成した段階でＮ型拡散層６上の
ＳｉＯ2膜１４の膜厚がより厚い方が望ましい。例え
ば、リンドープ多結晶Ｓｉ膜１８及び２２のエッチング
工程で７０ｎｍのＳｉＯ2膜１４がエッチングされる
と、最初Ｎ型拡散層６上のＳｉＯ2膜１４の膜厚は１０
０ｎｍ必要になるが、ＳｉＯ2膜１２上にも１００ｎｍ
形成されると、上記述べたように、間隔が５００ｎｍの
ワード線に対しコンタクト孔１６を自己整合的に形成す
ることができない。この様に、Ｎ型拡散層６上のＳｉＯ
2膜１４の膜厚がＳｉＯ2膜１２上に形成されたＳｉＯ2
膜１４の膜厚に比べ２倍以上厚くなることによってはじ
めて、間隔が５００ｎｍ以下のワード線に対しコンタク
ト孔１６を自己整合的に形成することができる。本実施
例においては、ＳｉＯ2膜１２上のＳｉＯ2膜１４の膜厚
が５０ｎｍなので間隔が５００ｎｍのワード線に対し幅
１００ｎｍのコンタクト孔１６を自己整合的に形成で
き、リンドープ多結晶Ｓｉ膜１８及び２２のエッチング
工程を経た後のＮ型拡散層６上のＳｉＯ2膜１４の残膜
厚が８０ｎｍなのでＢＰＳＧ膜２４からの不純物拡散を
防止できる。
２４をＣＶＤ法により形成し、９００℃の熱処理を行っ
てＢＰＳＧ膜２４を流動化し基板表面を平坦化する。こ
の熱処理工程において、Ｎ型拡散層６上のＳｉＯ2膜１
４はＢＰＳＧ膜２４中のＰやＢがＳｉ基板中に拡散する
のを防止する役割を果たすが、そのためには３０ｎｍ以
上の膜厚が必要である。従って、上記リンドープ多結晶
Ｓｉ膜１８及び２２のエッチング工程を経た後で３０ｎ
ｍ以上のＳｉＯ2膜１４が残っていなければならないの
で、ＳｉＯ2膜１４を形成した段階でＮ型拡散層６上の
ＳｉＯ2膜１４の膜厚がより厚い方が望ましい。例え
ば、リンドープ多結晶Ｓｉ膜１８及び２２のエッチング
工程で７０ｎｍのＳｉＯ2膜１４がエッチングされる
と、最初Ｎ型拡散層６上のＳｉＯ2膜１４の膜厚は１０
０ｎｍ必要になるが、ＳｉＯ2膜１２上にも１００ｎｍ
形成されると、上記述べたように、間隔が５００ｎｍの
ワード線に対しコンタクト孔１６を自己整合的に形成す
ることができない。この様に、Ｎ型拡散層６上のＳｉＯ
2膜１４の膜厚がＳｉＯ2膜１２上に形成されたＳｉＯ2
膜１４の膜厚に比べ２倍以上厚くなることによってはじ
めて、間隔が５００ｎｍ以下のワード線に対しコンタク
ト孔１６を自己整合的に形成することができる。本実施
例においては、ＳｉＯ2膜１２上のＳｉＯ2膜１４の膜厚
が５０ｎｍなので間隔が５００ｎｍのワード線に対し幅
１００ｎｍのコンタクト孔１６を自己整合的に形成で
き、リンドープ多結晶Ｓｉ膜１８及び２２のエッチング
工程を経た後のＮ型拡散層６上のＳｉＯ2膜１４の残膜
厚が８０ｎｍなのでＢＰＳＧ膜２４からの不純物拡散を
防止できる。
【００１５】なお、この実施例ではＳｉＯ2膜１４を形
成する材料としてＴＥＯＳを用いたが、エチルトリエト
キシシラン（Ｃ2 Ｈ5 Ｓｉ（ＯＣ2 Ｈ5 ）3 ）等を用い
てもよい。
成する材料としてＴＥＯＳを用いたが、エチルトリエト
キシシラン（Ｃ2 Ｈ5 Ｓｉ（ＯＣ2 Ｈ5 ）3 ）等を用い
てもよい。
【００１６】（実施例２）本発明の半導体装置の製造方
法の他の実施例を具体例に基づいて説明する。
法の他の実施例を具体例に基づいて説明する。
【００１７】図１(a)、(b)及び図２は本発明による第２
の実施例の製造工程で、ＤＲＡＭのビット線の形成工程
を示す。
の実施例の製造工程で、ＤＲＡＭのビット線の形成工程
を示す。
【００１８】まず、実施例１と同様に、図１(a)に示す
ワード線となる多結晶Ｓｉ配線１０の形成されたＰ型Ｓ
ｉ基板２上に常圧ＣＶＤ法でＴＥＯＳとオゾンを含む酸
素の熱分解反応によりＳｉＯ2膜１４を１００〜２００
ｎｍ程度全面に堆積する。
ワード線となる多結晶Ｓｉ配線１０の形成されたＰ型Ｓ
ｉ基板２上に常圧ＣＶＤ法でＴＥＯＳとオゾンを含む酸
素の熱分解反応によりＳｉＯ2膜１４を１００〜２００
ｎｍ程度全面に堆積する。
【００１９】次に、実施例１と同様に、図１(b)に示す
ように、レジスト膜パターン１５をエッチングマスクと
してＳｉＯ2膜１４をドライエッチングしてコンタクト
孔１６を自己整合的に形成する。そして、レジスト膜パ
ターン１５を除去する。
ように、レジスト膜パターン１５をエッチングマスクと
してＳｉＯ2膜１４をドライエッチングしてコンタクト
孔１６を自己整合的に形成する。そして、レジスト膜パ
ターン１５を除去する。
【００２０】次に、図２に示すように、リンドープ多結
晶Ｓｉ膜とＷシリサイド膜を順次形成しビット線となる
Ｗポリサイド膜２６を形成し、レジスト膜パターン（図
示せず）をマスクにしてエッチングして、Ｗポリサイド
配線を得る。このエッチング工程において、Ｎ型拡散層
６上のＳｉＯ2膜１４もわずかにエッチングされるが、
Ｎ型拡散層６がエッチングされるのを防止する役割を果
たす為に十分な膜厚が必要である。その後レジスト膜パ
ターンを除去する。しかる後に、実施例１と同様に、Ｂ
ＰＳＧ膜２８をＣＶＤ法により形成し、９００℃の熱処
理を行ってＢＰＳＧ膜２８を流動化し基板表面を平坦化
する。この熱処理工程において、上記Ｗポリサイド膜２
６のエッチング工程を経た後でＮ型拡散層６上に３０ｎ
ｍ以上のＳｉＯ2膜１４が残っているので、Ｎ型拡散層
６上のＳｉＯ2膜１４はＢＰＳＧ膜２８中のＰやＢがＳ
ｉ基板中に拡散するのを防止する役割を果たす。
晶Ｓｉ膜とＷシリサイド膜を順次形成しビット線となる
Ｗポリサイド膜２６を形成し、レジスト膜パターン（図
示せず）をマスクにしてエッチングして、Ｗポリサイド
配線を得る。このエッチング工程において、Ｎ型拡散層
６上のＳｉＯ2膜１４もわずかにエッチングされるが、
Ｎ型拡散層６がエッチングされるのを防止する役割を果
たす為に十分な膜厚が必要である。その後レジスト膜パ
ターンを除去する。しかる後に、実施例１と同様に、Ｂ
ＰＳＧ膜２８をＣＶＤ法により形成し、９００℃の熱処
理を行ってＢＰＳＧ膜２８を流動化し基板表面を平坦化
する。この熱処理工程において、上記Ｗポリサイド膜２
６のエッチング工程を経た後でＮ型拡散層６上に３０ｎ
ｍ以上のＳｉＯ2膜１４が残っているので、Ｎ型拡散層
６上のＳｉＯ2膜１４はＢＰＳＧ膜２８中のＰやＢがＳ
ｉ基板中に拡散するのを防止する役割を果たす。
【００２１】
【発明の効果】以上のように本発明の半導体装置の製造
方法によれば、半導体基板上の方が第１の絶縁膜上より
も膜厚が厚くなるように形成した第２の絶縁膜は、第２
の導体パターンを形成する際に半導体基板がエッチング
されるのを防止する役割、及び不純物を含む第３の絶縁
膜の熱処理の際に不純物が半導体基板中に拡散するのを
防止する役割をはたす。そして、第２の絶縁膜の膜厚が
第１の絶縁膜上の方が半導体基板上よりも薄いことによ
って、第１の絶縁膜で覆われた第１の導体パターンの間
隔を第２の絶縁膜で埋め込んでしまうことがなく、第２
の絶縁膜をエッチングして得られる接続孔を自己整合的
に形成することができる。すなわち、コンタクト孔を小
さくすることなく、耐エッチング性に十分な膜厚のＳｉ
Ｏ2 膜を拡散層上に堆積工程のみで形成することによっ
て、コンタクト不良を防止でき、かつ第３の絶縁膜から
の不純物拡散に起因するＭＯＳトランジスタの特性変動
を防止することができる。さらに工程数を増加すること
なく第１の導体パターンの微細化が可能になる。
方法によれば、半導体基板上の方が第１の絶縁膜上より
も膜厚が厚くなるように形成した第２の絶縁膜は、第２
の導体パターンを形成する際に半導体基板がエッチング
されるのを防止する役割、及び不純物を含む第３の絶縁
膜の熱処理の際に不純物が半導体基板中に拡散するのを
防止する役割をはたす。そして、第２の絶縁膜の膜厚が
第１の絶縁膜上の方が半導体基板上よりも薄いことによ
って、第１の絶縁膜で覆われた第１の導体パターンの間
隔を第２の絶縁膜で埋め込んでしまうことがなく、第２
の絶縁膜をエッチングして得られる接続孔を自己整合的
に形成することができる。すなわち、コンタクト孔を小
さくすることなく、耐エッチング性に十分な膜厚のＳｉ
Ｏ2 膜を拡散層上に堆積工程のみで形成することによっ
て、コンタクト不良を防止でき、かつ第３の絶縁膜から
の不純物拡散に起因するＭＯＳトランジスタの特性変動
を防止することができる。さらに工程数を増加すること
なく第１の導体パターンの微細化が可能になる。
【００２２】このように、素子の高集積化ならびに量産
性の向上に大きく寄与することができる。
性の向上に大きく寄与することができる。
【図１】本発明による半導体装置の製造方法の第１の実
施例を示す工程断面図
施例を示す工程断面図
【図２】本発明による半導体装置の製造方法の第２の実
施例を示す工程断面図
施例を示す工程断面図
【図３】ＴＥＯＳとオゾンの反応による常圧ＣＶＤ法で
形成したＳｉＯ2 膜の堆積速度の下地依存性を示す図
形成したＳｉＯ2 膜の堆積速度の下地依存性を示す図
【図４】従来の半導体装置の製造方法を示す工程断面図
【図５】従来の半導体装置の製造方法の問題点を示す工
程断面図
程断面図
２ Ｐ型シリコン基板 ４，８ ＳｉＯ2膜 ６ Ｎ型拡散層 １０ リンドープ多結晶Ｓｉ膜（第１の導体パターン） １２ ＳｉＯ2膜（第１の絶縁膜） １４ ＳｉＯ2膜（第２の絶縁膜） １５ レジスト膜パターン １６ コンタクト孔 １８ リンドープ多結晶Ｓｉ膜（第２の導体パターン） ２０ Ｓｉ3 Ｎ4膜／ＳｉＯ2膜 ２２ リンドープ多結晶Ｓｉ膜 ２４，２８ ＢＰＳＧ膜（第３の絶縁膜） ２６ Ｗポリサイド膜（第２の導体パターン）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｃ 7514−4Ｍ 27/108 21/336 29/784 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (4)
- 【請求項１】第１の絶縁膜で覆われた第１の導体パター
ンを有する半導体基板上に第１の絶縁膜上よりも半導体
基板上の方が膜厚が２倍以上厚くなるように第２の絶縁
膜を形成する工程と、前記第１の導体パターン間の前記
第２の絶縁膜の所望の領域をエッチングして前記半導体
基板上に接続孔を形成する工程と、前記接続孔を通して
前記半導体基板に接続する第２の導体パターンを形成す
る工程と、全面に不純物を含む第３の絶縁膜を形成し熱
処理によって平坦化する工程とを含む半導体装置の製造
方法。 - 【請求項２】請求項１記載の第２の絶縁膜を形成する工
程が、常圧下における有機シランとオゾンを含む酸素と
の熱反応によって絶縁膜を堆積する工程であることを特
徴とする半導体装置の製造方法。 - 【請求項３】請求項１、２記載の半導体装置が第１の導
体パターンをワード線とし、第２の導体パターンをビッ
ト線とする記憶装置であることを特徴とする半導体装置
の製造方法。 - 【請求項４】請求項１、２記載の半導体装置が第１の導
体パターンをワード線とし、第２の導体パターンを容量
素子とする記憶装置であることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5066326A JPH06283526A (ja) | 1993-03-25 | 1993-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5066326A JPH06283526A (ja) | 1993-03-25 | 1993-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283526A true JPH06283526A (ja) | 1994-10-07 |
Family
ID=13312608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5066326A Pending JPH06283526A (ja) | 1993-03-25 | 1993-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283526A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129840A (ja) * | 1995-10-18 | 1997-05-16 | Taiwan Moshii Denshi Kofun Yugenkoshi | 集積回路装置の形成加工法 |
| US7192893B2 (en) | 2000-08-31 | 2007-03-20 | Micron Technology Inc. | Use of linear injectors to deposit uniform selective ozone TEOS oxide film by pulsing reactants on and off |
| US7214979B2 (en) | 2000-08-31 | 2007-05-08 | Micron Technology, Inc. | Selectively deposited silicon oxide layers on a silicon substrate |
-
1993
- 1993-03-25 JP JP5066326A patent/JPH06283526A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129840A (ja) * | 1995-10-18 | 1997-05-16 | Taiwan Moshii Denshi Kofun Yugenkoshi | 集積回路装置の形成加工法 |
| US7192893B2 (en) | 2000-08-31 | 2007-03-20 | Micron Technology Inc. | Use of linear injectors to deposit uniform selective ozone TEOS oxide film by pulsing reactants on and off |
| US7214979B2 (en) | 2000-08-31 | 2007-05-08 | Micron Technology, Inc. | Selectively deposited silicon oxide layers on a silicon substrate |
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