WO2014068916A1 - 薄膜トランジスタ - Google Patents

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WO2014068916A1
WO2014068916A1 PCT/JP2013/006292 JP2013006292W WO2014068916A1 WO 2014068916 A1 WO2014068916 A1 WO 2014068916A1 JP 2013006292 W JP2013006292 W JP 2013006292W WO 2014068916 A1 WO2014068916 A1 WO 2014068916A1
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WO
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gate insulating
insulating film
film
gate electrode
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PCT/JP2013/006292
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English (en)
French (fr)
Inventor
福島　康守
Original Assignee
シャープ株式会社
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate

Definitions

  • the present invention relates to a thin film transistor, and more particularly to a thin film transistor having an organic semiconductor layer as a semiconductor layer.
  • a thin film transistor (hereinafter referred to as “TFT”) is provided as a switching element for each pixel which is the minimum unit of an image.
  • the semiconductor layer (active layer) of the thin film transistor used for the switching element is mainly made of an inorganic semiconductor material such as an oxide semiconductor such as amorphous silicon, polysilicon, or indium gallium zinc oxide (IGZO). ing.
  • an organic thin film transistor having an organic semiconductor layer formed of an organic semiconductor material has been proposed. Since this organic thin film transistor can be formed at a low temperature (below 200 ° C.), the selectivity of the substrate is improved, and the organic semiconductor layer can be formed using a coating process. Can be reduced. In addition, due to the flexibility of organic materials (such as organic semiconductors and organic insulating films) constituting the device, it is also suitable for flexible display devices.
  • the organic thin film transistor has four structures (bottom gate / bottom contact structure, bottom gate / top contact structure, top gate / top contact structure, and gate electrode, source electrode, drain electrode, and organic semiconductor layer). Top gate / bottom contact structure).
  • connection resistance between the source / drain electrodes and the organic semiconductor layer is the connection resistance between the source / drain electrodes and the organic semiconductor layer.
  • An organic thin film transistor for reducing the connection resistance between the source / drain electrodes has been proposed.
  • a support such as a glass substrate, a gate electrode provided on the support, a gate insulating film provided on the support so as to cover the gate electrode, and a source / drain provided on the gate insulating film
  • a first conductive material layer formed of a material for reducing contact resistance (for example, gold, silver, copper, platinum, palladium) and a material for reducing resistance (wiring resistance) of the source / drain electrodes (for example, , Titanium, chromium, aluminum, copper), and an organic thin film transistor substrate configured by a second conductive material layer is disclosed.
  • a material for reducing contact resistance for example, gold, silver, copper, platinum, palladium
  • a material for reducing resistance (wiring resistance) of the source / drain electrodes for example,
  • the resistance component in organic thin-film transistors such as the above-mentioned contact resistance and wiring resistance, and the capacitance component determined by the parasitic capacitance which arises in the overlapping area
  • the magnitude of the influence on the response characteristic is determined by the time constant represented by the product of.
  • the time constant increases and the influence appears greatly.
  • the video signal is driven at a high speed by increasing the display frame rate frequency in order to display the moving image more smoothly, sufficient moving image performance may not be obtained due to the influence of the time constant.
  • a thin film transistor is used as a switching element for each pixel of a display device, or when a driver circuit for sending a signal to a gate wiring or a source wiring is constituted by a thin film transistor, the time determined by the product of wiring resistance and parasitic capacitance The operation speed of the driver circuit is limited by the constant.
  • a method of reducing the parasitic capacitance For example, a method of increasing the thickness of the gate insulating film between the gate electrode and the source / drain electrode can be considered.
  • the film thickness of the gate insulating film affects the electrical characteristics such as the current value, threshold voltage, and subthreshold value of the organic thin film transistor, in order to reduce the parasitic capacitance in the conventional thin film transistor substrate, There is a problem that it is difficult to increase the thickness of the entire gate insulating film.
  • an object of the present invention is to provide a thin film transistor capable of reducing the parasitic capacitance without affecting the electrical characteristics of the organic thin film transistor.
  • a thin film transistor of the present invention is provided with a gate electrode, a gate insulating film provided on the gate electrode so as to cover the gate electrode, and on the gate insulating film so as to overlap the gate electrode.
  • the thickness of the portion between the gate electrode and the organic semiconductor layer in the channel region is larger than the thickness of the portion between the gate electrode and the source / drain electrode.
  • the end face on the organic semiconductor layer side of the portion between the gate electrode and the source / drain electrode in the gate insulating film is thin. Wherein the of emission electrode and the an end flush organic semiconductor layer side.
  • the thickness of the portion between the gate electrode and the source / drain electrode is increased, and the thickness of the portion between the gate electrode and the organic semiconductor layer in the channel region is increased. Since the thickness can be reduced, the parasitic capacitance generated in the overlapping region between the gate electrode and the source / drain electrode can be reduced without affecting the electrical characteristics of the thin film transistor.
  • the time constant can be reduced, it is possible to prevent the response characteristics of the thin film transistor from being deteriorated without affecting the electrical characteristics of the thin film transistor.
  • the end surface on the organic semiconductor layer side of the portion between the gate electrode and the source / drain electrode in the gate insulating film is configured to be flush with the end surface on the organic semiconductor layer side of the source / drain electrode. Therefore, the parasitic capacitance can be reduced in all regions between the gate electrode and the source / drain electrodes without depending on the alignment accuracy of photolithography.
  • the source / drain electrode is constituted by a laminated film of a first conductive film provided on the gate insulating film and a second conductive film provided on the first conductive film, and the first conductive
  • the film is formed of a material having a function of reducing resistance of the source / drain electrodes
  • the second conductive film is formed of a material having a function of reducing contact resistance with the organic semiconductor layer.
  • the source / drain electrode is provided on the surface of the first conductive film provided on the gate insulating film and the channel region side of the first conductive film, and is in contact with the organic semiconductor layer.
  • the first conductive film is formed of a material having a function of reducing the resistance of the source / drain electrode
  • the second conductive film is formed of a material having a function of reducing the contact resistance with the organic semiconductor layer. It is characterized by being.
  • the second conductive film for reducing the contact resistance with the organic semiconductor layer is disposed adjacent to the channel region of the organic semiconductor layer, the contact resistance between the organic semiconductor layer and the source / drain electrodes is efficiently reduced. It becomes possible to make it.
  • the material having the function of reducing the resistance of the source / drain electrode is made of aluminum, copper, gold, silver, titanium, tungsten, molybdenum, chromium, cobalt, nickel, tantalum, and titanium nitride.
  • a material having a function of reducing contact resistance with the organic semiconductor layer using at least one selected from gold, silver, copper, platinum, palladium, polyethylenedioxythiophene / polystyrenesulfonic acid (PEDOT-PSS), It is preferable to use at least one selected from the group consisting of carbon nanotubes.
  • the thickness of the portion between the gate electrode and the organic semiconductor layer in the channel region is smaller than the thickness of the portion between the gate electrode and the source / drain electrode.
  • An insulating film is provided on the gate electrode, and a first gate insulating film disposed between the gate electrode and the source / drain electrode, And a second gate insulating film disposed between the gate electrode and the source / drain electrode and between the gate electrode and the organic semiconductor layer in the channel region. It is characterized by being.
  • the thickness of the portion between the gate electrode and the source / drain electrode is increased, and the thickness of the portion between the gate electrode and the organic semiconductor layer in the channel region is increased. Since the thickness can be reduced, the parasitic capacitance generated in the overlapping region between the gate electrode and the source / drain electrode can be reduced without affecting the electrical characteristics of the thin film transistor.
  • the time constant can be reduced, it is possible to prevent the response characteristics of the thin film transistor from being deteriorated without affecting the electrical characteristics of the thin film transistor.
  • the second gate insulating film is provided between the gate electrode and the organic semiconductor layer in the channel region, and the first and second gate insulating films are provided between the gate electrode and the source / drain electrodes.
  • the gate electrode and the source / drain electrode can be formed without changing the gate capacitance of the channel region by arbitrarily setting the thickness of the first gate insulating film while keeping the thickness of the second gate insulating film constant. It is possible to reduce the parasitic capacitance generated in the overlapping region.
  • the present invention it is possible to prevent the response characteristics of the thin film transistor from being deteriorated without affecting the electrical characteristics of the thin film transistor.
  • FIG. 1 is a plan view of a thin film transistor substrate according to a first embodiment of the present invention.
  • FIG. 3 is an enlarged plan view of a pixel portion and a terminal portion of the thin film transistor substrate according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view taken along line AA in FIG. 3. It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section.
  • FIG. 1 is a cross-sectional view of a liquid crystal display device including a thin film transistor substrate according to the first embodiment of the present invention
  • FIG. 2 is a plan view of the thin film transistor substrate according to the first embodiment of the present invention
  • FIG. 3 is an enlarged plan view of the pixel portion and the terminal portion of the thin film transistor substrate according to the first embodiment of the present invention
  • FIG. 4 is a cross-sectional view taken along line AA of FIG.
  • the liquid crystal display device 50 includes a thin film transistor substrate 20 and a counter substrate 30 provided so as to face each other, a liquid crystal layer 40 provided between the thin film transistor substrate 20 and the counter substrate 30, and a thin film transistor substrate. 20 and the counter substrate 30 are bonded to each other, and a sealing material 37 provided in a frame shape is provided between the thin film transistor substrate 20 and the counter substrate 30 to enclose the liquid crystal layer 40.
  • a display region D for displaying an image is defined in a portion inside the sealing material 37, and a terminal region T is formed in a portion protruding from the counter substrate 30 of the thin film transistor substrate 20. It is prescribed.
  • the thin film transistor substrate 20 includes an insulating substrate 10a, a plurality of scanning wirings 11a provided in the display region D so as to extend in parallel to each other on the insulating substrate 10a, A plurality of auxiliary capacitance wirings 11b provided between the scanning wirings 11a and extending in parallel to each other, and a plurality of signal wirings 16a provided to extend in parallel to each other in a direction orthogonal to the scanning wirings 11a are provided. .
  • the thin film transistor substrate 20 has a plurality of organic thin film transistors 5 provided for each intersection of the scanning wirings 11a and the signal wirings 16a, that is, for each pixel, and a passivation provided so as to cover the organic thin film transistors 5.
  • the scanning wiring 11a is drawn out to the gate terminal region Tg of the terminal region T (see FIG. 1), and is connected to the gate terminal 19b in the gate terminal region Tg.
  • the auxiliary capacity line 11b is connected to the auxiliary capacity terminal 19d via the auxiliary capacity main line 16c and the relay line 11d.
  • the auxiliary capacity trunk line 16 c is connected to the auxiliary capacity line 11 b through the contact hole Cc formed in the gate insulating film 12 and is connected to the relay line through the contact hole Cd formed in the gate insulating film 12. 11d.
  • the signal wiring 16a is led out as a relay wiring 11c to the source terminal region Ts in the terminal region T (see FIG. 1), and is connected to the source terminal 19c in the source terminal region Ts. Yes. Further, the signal wiring 16a is connected to the relay wiring 11c through a contact hole Cb formed in the gate insulating film 12, as shown in FIG.
  • the organic thin film transistor 5 includes a gate electrode 25 provided on the insulating substrate 10a, a gate insulating film 12 provided on the gate electrode 25 so as to cover the gate electrode 25, A source electrode 32 and a drain electrode 33 provided on the gate insulating film 12 so as to overlap the gate electrode 25, a source / drain electrode 32 provided on the gate insulating film 12 and the source / drain electrodes 32, 33. , 33 is provided with an organic semiconductor layer 13 having a channel region C provided on the gate insulating film 12 so as to overlap the gate electrode 25.
  • the source electrode 32 and the drain electrode 33 are provided so as to face each other with the channel region C interposed therebetween, as shown in FIG. Further, as shown in FIG. 3, the gate electrode 25 is a portion protruding to the side of the scanning wiring 11a, and the source electrode 32 is a portion protruding to the side of the signal wiring 16a as shown in FIG. It is.
  • drain electrode 33 is connected to the pixel electrode through a contact hole Ca formed in the laminated film of the passivation film 17 and the planarizing film 18 and overlaps the auxiliary capacitance wiring 11b through the gate insulating film 12. Constitutes an auxiliary capacity.
  • a P-type organic semiconductor layer is used as the organic semiconductor layer 13.
  • TIPS pentanecene (6,13-Bis (triisopropylsilylethynyl) pentacene)
  • TIPS anthracene (9,10-Bis [ (Triisopropylsilyl) ethynyl] anthracene)
  • TES pentacene (6,13-Bis ((triethylsilyl) ethynyl) pentacene) and other soluble semiconductors
  • NSFAAP 13,6-N-Sulfinylacetamidopentacene
  • pentacene-N-sulfinyl examples thereof include low-molecular P-type organic semiconductors such as a soluble precursor organic semiconductor formed by tert-butylcarbamic acid (Pentacene-N-sulfinyl-tert-butylcarbamate).
  • P3HT Poly (3-hexylthiophene-2,5-diyl)
  • P3OT Poly (3-octylthiophene-2,5-diyl)
  • MEH-PPV Poly (2-methoxy-5- (2-ethylhexyloxy)) ) -1,4-phenylenevinylene
  • P3DDT Poly (3-dodecylthiophene-2,5-diyl)
  • F8T2 Poly ((9,9-diocthlfluorennyl-2,7-diyl) -co-bithiophene)
  • F8BT Poly ((9,9-di-n-octylfluorenyl-2,7-diyl) -alt- (benzo (2,1,3) thiadiazol-4,8-diyl))
  • PTAA Poly (bis (4 -phenyl) (2,4,6-trimethoxy-5- (2-eth
  • the counter substrate 30 includes an insulating substrate 10b, a black matrix 21 provided in a lattice shape on the insulating substrate 10b, and a red color provided between each lattice of the black matrix 21. And a color filter layer having a colored layer 22 such as a green layer and a blue layer.
  • the counter substrate 30 includes a common electrode 23 provided so as to cover the color filter layer, a photo spacer 24 provided on the common electrode 23, and an alignment film (non-coated) provided so as to cover the common electrode 23. As shown).
  • the liquid crystal layer 40 is made of a nematic liquid crystal material having electro-optical characteristics.
  • the source driver ( A source signal is sent from the unillustrated source to the source electrode 32 via the signal wiring 16 a, and a predetermined charge is written to the pixel electrode via the organic semiconductor layer 13 and the drain electrode 33.
  • a predetermined voltage is applied to the capacitor.
  • liquid crystal display device 50 in each pixel, an image is displayed by adjusting the light transmittance of the liquid crystal layer 40 by changing the alignment state of the liquid crystal layer 40 according to the magnitude of the voltage applied to the liquid crystal layer 40. .
  • a portion between the gate electrode 25 and the organic semiconductor layer 13 in the channel region C that is, the channel region C of the organic semiconductor layer 13.
  • the gate insulating film 12 while increasing the thickness T 2 of the portion between the gate electrode 25 and the source / drain electrodes 32 and 33, the organic semiconductor layer in the gate electrode 25 and the channel region C it is possible to reduce the thickness T 1 of the portion between the 13, without affecting the electrical characteristics of the organic thin film transistor 5, and without changing the gate capacitance of the channel region C, the gate electrode 25 and the source / Parasitic capacitance generated in the overlapping region with the drain electrodes 32 and 33 can be reduced.
  • the thickness T 1 and the thickness T 2 of the above the relationship between T 2/3 ⁇ T 1 ⁇ 0.9T 2 it is preferable to hold.
  • the gate insulating film 12 by etching, the gate insulating film 12, so that the film thickness T 1 is made smaller than the thickness T 2, is to pattern the gate insulating film 12, this time, The thickness of the etched portion is T 2 -T 1 .
  • the variation in film thickness in the manufacturing process such as film formation or processing is considered to be about 5%, so the thickness variation in the etched portion is also about 5% of T 2 -T 1. This variation is a variation of part of the thickness T 1 corresponding to the channel region C.
  • the film thickness difference of the film thickness T 1 and the thickness T 2 is, from the variation of the film thickness in the above-described manufacturing process (about 5%) if not greater, it is considered that it is impossible to recognize the effect due to the reduced thickness T 1 as compared to the thickness T 2, at least the thickness T 2 are the thickness of the portion corresponding to the channel region C 1 premium or more of T 1 is deemed necessary. Therefore, it is necessary to satisfy 1.1T 1 ⁇ T 2 , and it can be said that the relationship of T 1 ⁇ 0.9T 2 is preferably established.
  • the thickness T 1 and the thickness T 2 of the above it can be said that it is preferable that the relation of T 2/3 ⁇ T 1 ⁇ 0.9T 2 is established.
  • FIGS. 5 to 6 are cross-sectional views illustrating the manufacturing process of the thin film transistor substrate according to the first embodiment of the present invention
  • FIG. 7 is the manufacturing process of the counter substrate according to the first embodiment of the present invention.
  • a laminated film (thickness: 100 nm to 500 nm) of a titanium film and an aluminum film is formed on the entire substrate of the insulating substrate 10a such as a glass substrate or a plastic substrate, for example, by sputtering. Thereafter, the laminated film is subjected to photolithography, wet etching, and resist peeling and cleaning, so that the gate electrode 25 and the scanning wiring 11a are formed on the insulating substrate 10a as shown in FIGS. Form.
  • the storage capacitor line 11b and the relay lines 11c and 11d shown in FIG. 3 are formed simultaneously with the formation of the gate electrode 25 and the scanning line 11a.
  • a laminated film of a titanium film and an aluminum film is exemplified as the metal film constituting the gate electrode 25 and the scanning wiring 11a.
  • the metal film constituting the gate electrode 25 and the scanning wiring 11a For example, an aluminum film, a tungsten film, a tantalum film, a chromium film, These gate electrodes 25 are formed to a thickness of 100 nm to 500 nm by a metal film such as a titanium film, a cobalt film, a nickel film, a copper film, a gold film, a silver film, or a molybdenum film, or a film made of an alloy film or a metal nitride thereof. It is good also as a structure formed with thickness.
  • a plastic substrate is used as the insulating substrate 10a
  • a material for forming the plastic substrate for example, polyethylene terephthalate resin, polyethylene resin
  • materials such as naphthalate resin, polyether sulfone resin, polypropylene resin, polycarbonate resin, and polyester resin.
  • ⁇ Gate insulation film formation process for example, an organic insulating material such as polyimide, polystyrene, or polyvinylphenol is applied to the entire substrate on which the gate electrode 25 is formed, and baked at a temperature of about 100 to 150 ° C. for several minutes to several tens of minutes. By volatilizing the solvent, the gate insulating film 12 is formed to a thickness of 100 nm to 1000 nm so as to cover the gate electrode 25 as shown in FIG.
  • an organic insulating material such as polyimide, polystyrene, or polyvinylphenol is applied to the entire substrate on which the gate electrode 25 is formed, and baked at a temperature of about 100 to 150 ° C. for several minutes to several tens of minutes.
  • the gate insulating film 12 is formed to a thickness of 100 nm to 1000 nm so as to cover the gate electrode 25 as shown in FIG.
  • an opening for connecting the gate electrode layer and the source / drain electrode is formed by wet etching or dry etching of the gate insulating film 12 by patterning by photolithography.
  • an ultraviolet photosensitive organic insulating material may be used as the material of the gate insulating film 12, and the opening may be formed by performing development after exposure through a photomask.
  • ⁇ Source drain formation process> an aluminum film, a copper film, a titanium film, or the like is formed on the entire substrate on which the gate insulating film 12 has been formed by sputtering, and then photolithography is performed. Then, the signal wiring 16a, the auxiliary capacity trunk line 16c, the source electrode 32, and the drain electrode 33 are formed to a thickness of about 100 to 500 nm.
  • the channel region C of the organic semiconductor layer 13 to be formed in the next step is formed in the gate insulating film 12 by dry etching or wet etching as shown in FIG.
  • the film thickness T 1 of the portion corresponding to is the film at the portion between the gate electrode 25 and the source / drain electrodes 32 and 33. as becomes thinner than the thickness T 2, patterning the gate insulating film 12.
  • the gate insulating film 12 can be etched at the same position as the end portions of the source / drain electrodes 32 and 33, the gate electrode 25 in the gate insulating film 12
  • the end surface 12c on the organic semiconductor layer 13 side of the portion between the source / drain electrodes 32 and 33 and the end surfaces 32c and 33c on the organic semiconductor layer 13 side of the source / drain electrodes 32 and 33 are flush with each other (that is, the gate).
  • the end face 12c of the insulating film 12 and the end faces 32c, 33c of the source / drain electrodes 32, 33 are on the same plane, the end face 12c of the gate insulating film 12, and the end faces 32c, 33c of the source / drain electrodes 32, 33
  • the gate insulating film 12 can be patterned so that there is no step between the two. Therefore, the parasitic capacitance can be reduced in all regions between the gate electrode 25 and the source / drain electrodes 32 and 33 without depending on the alignment accuracy of photolithography.
  • the entire substrate on which the source / drain electrodes 32 and 33 are formed is coated with a material such as, for example, the above-described TIPS pentanecene and patterned, and then at a temperature of about 100 to 150 ° C.
  • the organic semiconductor layer is formed on the gate insulating film 12 and the source / drain electrodes 32 and 33 by patterning by photolithography or the like, as shown in FIG. 13 is formed with a thickness of 20 nm to 80 nm, and the organic thin film transistor 5 is formed.
  • a passivation film 17 made of an organic insulating film is formed with a thickness of about 0.2 to 1.0 ⁇ m.
  • etching or dry etching is performed on the passivation film 17 to form a contact hole Ca for connecting a pixel electrode and a drain electrode 33 described later.
  • the thin film transistor substrate 20 shown in FIG. 2 can be manufactured by forming the pixel electrode and the alignment film described above.
  • ⁇ Opposite substrate manufacturing process First, by coating the entire substrate of the insulating substrate 10b such as a glass substrate with a spin coating method or a slit coating method, for example, by applying an ultraviolet photosensitive resin colored black, by exposing and developing the coating film, As shown in FIG. 7A, the black matrix 21 is formed to a thickness of about 1.0 ⁇ m.
  • an ultraviolet photosensitive resin colored in red, green or blue is applied to the entire substrate on which the black matrix 21 is formed by spin coating or slit coating, and then the coating film is exposed and developed.
  • the colored layer 22 for example, red layer
  • the colored layer 22 is formed to a thickness of about 2.0 ⁇ m.
  • the same process is repeated for the other two colors to form the other two colored layers 22 (for example, a green layer and a blue layer) with a thickness of about 2.0 ⁇ m.
  • the common electrode 23 has a thickness as shown in FIG. It is formed to have a thickness of about 50 nm to 200 nm.
  • an ultraviolet photosensitive resin is applied to the entire substrate on which the common electrode 23 is formed by spin coating or slit coating, and then the coated film is exposed and developed, as shown in FIG. 7C.
  • the photo spacer 24 is formed to a thickness of about 4 ⁇ m.
  • the counter substrate 30 can be manufactured as described above.
  • a polyimide resin film is applied to each surface of the thin film transistor substrate 20 manufactured in the thin film transistor substrate manufacturing process and the counter substrate 30 manufactured in the counter substrate manufacturing process by a printing method. Then, an alignment film is formed by performing baking and rubbing treatment.
  • a sealing material made of UV (ultraviolet) curing and thermosetting resin is printed on the surface of the counter substrate 30 on which the alignment film is formed in a frame shape, a liquid crystal material is placed inside the sealing material. Dripping.
  • the bonded body is released to atmospheric pressure, The front and back surfaces of the bonded body are pressurized.
  • the unnecessary part is removed by dividing the bonding body which hardened the above-mentioned sealing material, for example by dicing.
  • the liquid crystal display device 50 of the present embodiment can be manufactured.
  • FIG. 8 is a cross-sectional view of a thin film transistor substrate according to the second embodiment of the present invention.
  • the same components as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the entire configuration of the liquid crystal display device and the thin film transistor substrate is the same as that described in the first embodiment, and thus detailed description thereof is omitted here.
  • the source electrode 32 includes a first conductive film 32a provided on the gate insulating film 12 and a second conductive film 32b provided on the first conductive film 32a.
  • the drain electrode 33 is constituted by a laminated film of a first conductive film 33a provided on the gate insulating film 12 and a second conductive film 33b provided on the first conductive film 33a. There is a feature in the point.
  • the first conductive films 32a and 33a are formed of a material having a function of improving the adhesion with the gate insulating film 12 as a base film and reducing the resistance (wiring resistance) of the source / drain electrodes.
  • the two conductive films 32 b and 33 b are formed of a material having a function of reducing contact resistance with the organic semiconductor layer 13.
  • the time constant that affects the response characteristics of the organic thin film transistor includes the resistance component related to the organic thin film transistor such as the contact resistance between the organic semiconductor layer and the source / drain electrode and the resistance (wiring resistance) of the source / drain electrode
  • the source / drain electrodes 32 and 33 include the first conductive films 32 a and 33 a that reduce the wiring resistance of the source / drain electrodes 32 and 33, the organic semiconductor layer 13, and the like. Since it is configured by the second conductive films 32 b and 33 b that reduce the contact resistance with the source / drain electrodes 32 and 33, the resistance in the organic thin film transistor 5 can be reduced.
  • the resistance in the organic thin film transistor 5 can be reduced, so that the time constant can be further reduced. become. As a result, it is possible to further prevent the response characteristics of the organic thin film transistor 5 from being lowered without affecting the electrical characteristics of the organic thin film transistor 5.
  • the first conductive films 32a and 33a As a material for forming the first conductive films 32a and 33a (that is, a material having a function of reducing the resistance of the source / drain electrodes 32 and 33), for example, aluminum, copper, gold, silver, titanium, tungsten, molybdenum, A metal material suitable for adhesion to the gate insulating film 12 such as chromium, cobalt, nickel, tantalum, and titanium nitride and for lowering the resistivity of the wiring is used. Of these, two or more kinds of metal materials may be used. For example, the first conductive films 32a and 33a may be formed by stacking these metal materials.
  • the second conductive films 32b and 33b As a material for forming the second conductive films 32b and 33b (that is, a material having a function of reducing contact resistance with the organic semiconductor layer 13), gold, silver, copper, platinum, palladium, polyethylenedioxythiophene, Materials such as polystyrene sulfonic acid ((PEDOT-PSS), carbon nanotubes, etc. can be used. Of these, two or more types of metal materials may be used.
  • the conductive films 32b and 33b may be formed.
  • FIG. 9 is an explanatory view showing in cross section the manufacturing process of the thin film transistor substrate according to the second embodiment of the present invention.
  • the gate electrode 25 and the gate insulating film 12 are formed.
  • an aluminum film (thickness: 100 nm to 500 nm) for the first conductive films 32a and 33a is formed on the entire substrate on which the gate insulating film 12 is formed by sputtering.
  • a platinum film (thickness 5 nm to 50 nm) for the second conductive films 32b and 33b is formed, and then patterned by photolithography to form the signal wiring 16a, the source electrode 32, and the drain electrode 33.
  • a conductive polymer solution, a dispersion, or a metal fine particle dispersion is applied to the entire substrate on which the gate insulating film 12 is formed, and is fired at a temperature of about 100 to 150 ° C. for several minutes to several tens of minutes.
  • the first conductive films 32a and 33a and the second conductive films 32b and 33b may be formed.
  • the thin film transistor substrate 26 shown in FIG. 8 is manufactured by performing a gate insulating film patterning step, an organic semiconductor layer forming step, a passivation film forming step, and a planarizing film forming step. be able to.
  • FIG. 10 is a cross-sectional view of a thin film transistor substrate according to the third embodiment of the present invention.
  • the same components as those in the first and second embodiments are denoted by the same reference numerals, and the description thereof is omitted.
  • the entire configuration of the liquid crystal display device and the thin film transistor substrate is the same as that described in the first embodiment, and thus detailed description thereof is omitted here.
  • the second conductive films 32b and 33b described in the second embodiment are provided on the surface of the first conductive films 32a and 33a on the channel region C side, It is characterized in that it is in contact with the organic semiconductor layer 13.
  • the organic semiconductor layer is adjacent to the channel region C of the organic semiconductor layer 13 (that is, the surface of the organic semiconductor layer 13 closest to the gate electrode 25 and in contact with the gate insulating film 12). Since the second conductive films 32b and 33b for reducing the contact resistance with 13 can be disposed, the effect of reducing the contact resistance between the organic semiconductor layer 13 and the source / drain electrodes 32 and 33 can be further enhanced. It becomes possible.
  • FIG. 11 is an explanatory view showing in cross section the manufacturing process of the thin film transistor substrate according to the third embodiment of the present invention.
  • the gate electrode 25 and the gate insulating film 12 are formed.
  • an aluminum film (thickness: 100 nm to 500 nm) for the first conductive films 32a and 33a is formed on the entire substrate on which the gate insulating film 12 is formed by sputtering. Films are formed and patterned by photolithography to form first conductive films 32a and 33a.
  • the gate insulating film 12 corresponds to the channel region C of the organic semiconductor layer 13 as shown in FIG. thickness T 1 of the portion, the gate electrode 25 and the source / drain electrodes 32 and 33 (i.e., the first conductive film 32a, 32b) so as to be thinner than a portion of the thickness T 2 of the between the gate insulating film 12 is patterned.
  • a platinum film (thickness 5 nm to 50 nm) for the second conductive films 32b and 33b is formed on the first conductive films 32a and 33a, and then anisotropic dry etching is performed to form FIG.
  • second conductive films 32b and 33b are formed on the surface of the first conductive films 32a and 33a on the side where the channel region C of the organic semiconductor layer 13 is formed, and the source electrode 32 and the drain electrode 33 is formed.
  • the second conductive films 32b and 33b are also formed on the surface of the gate insulating film 12 on the side where the channel region C of the organic semiconductor layer 13 is formed.
  • the thin film transistor substrate 27 shown in FIG. 10 can be manufactured by performing the organic semiconductor layer forming step, the passivation film forming step, and the planarizing film forming step.
  • the second conductive films 32b and 33b are formed by photolithography, a certain amount of dimension (processable dimension) is ensured in the channel direction (the direction of the arrow X shown in FIG. 11B), and Since it is necessary to take into account the deviation caused by the alignment accuracy, it can be said that as a result, the size of the thin film transistor becomes large and miniaturization becomes difficult.
  • the second conductive films 32b and 33b are formed by self-alignment, thereby reducing the transistor dimensions without depending on the alignment accuracy. It becomes possible.
  • FIG. 12 is a cross-sectional view of a thin film transistor substrate according to the fourth embodiment of the present invention.
  • the same components as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the entire configuration of the liquid crystal display device and the thin film transistor substrate is the same as that described in the first embodiment, and thus detailed description thereof is omitted here.
  • the gate insulating film 12 described in the first embodiment is provided on the insulating substrate 10a and the gate electrode 25, and the gate electrode 25 and the source / drain electrodes are provided.
  • a first gate insulating film 12a disposed between the gate electrode 25 and the first gate insulating film 12a, between the gate electrode 25 and the source / drain electrodes 32, 33; and It is characterized in that it is constituted by the second gate insulating film 12b disposed between the gate electrode 25 and the organic semiconductor layer 13 in the channel region C.
  • the film thickness of the portion between the gate electrode 25 and the organic semiconductor layer 13 in the channel region C (that is, the thickness) T 1 second gate insulating film 12b, the film thickness of the portion between the gate electrode 25 and the source / drain electrodes 32 and 33 (i.e., first and second gate insulating films 12a, 12b the thickness of the ) Because it can be made thinner than T 2 (ie, T 1 ⁇ T 2 ), so that the electric characteristics of the organic thin film transistor 5 are not affected and the gate capacitance of the channel region C is not changed. It is possible to reduce the parasitic capacitance generated in the overlapping region between the electrode 25 and the source / drain electrodes 32 and 33.
  • the first gate insulating film 12a is kept constant in the thickness of the second gate insulating film 12b.
  • FIG. 13 is an explanatory view showing, in cross section, a manufacturing process for a thin film transistor substrate according to the fourth embodiment of the present invention.
  • the gate electrode 25 is formed as in the first embodiment described above.
  • an organic insulating material such as polyimide resin, polystyrene resin, or polyvinylphenol resin is applied to the entire substrate on which the gate electrode 25 is formed, and is fired at a temperature of about 100 to 150 ° C. for several minutes to several tens of minutes.
  • patterning is performed by photolithography and etching, and the first gate insulating film 12a is formed on the insulating substrate 10a and the gate electrode 25 as shown in FIG. Form.
  • an organic insulating material such as polyimide resin, polystyrene resin, or polyvinylphenol resin is applied to the entire substrate on which the first gate insulating film 12a is formed, and the temperature is about 100 to 150 ° C.
  • the gate electrode 25 and the first gate insulating film 12a are formed on the gate electrode 25 and the first gate insulating film 12a as shown in FIG.
  • a second gate insulating film 12b is formed so as to cover, and a gate insulating film 12 composed of the first and second gate insulating films 12a and 12b is formed.
  • the thin film transistor substrate 28 shown in FIG. 12 can be manufactured by performing the organic semiconductor layer forming step, the passivation film forming step, and the planarizing film forming step.
  • variation in the film thickness T 1 of the gate insulating film 12 in the channel region C is determined by the thickness variation at the time of film formation of the second gate insulating film 12b It is thought. Also, part of the variance of the thickness T 2 of the between the gate electrode 25 and the source / drain electrodes 32 and 33, formed between the film thickness unevenness at the time of film formation of the first gate insulating film 12a second gate insulating film 12b This is the sum of film thickness variations during film formation.
  • the gate insulating film 12 is composed of the first gate insulating film 12a and the second gate insulating film 12b
  • the film thickness of the first gate insulating film 12a and the second gate insulating film 12b can be controlled independently and does not affect each other. Therefore, in the present embodiment, since the ratio of the film thickness of the first gate insulating film 12a and the second gate insulating film 12b can be arbitrarily set, the film thickness T 1 and the film thickness T 2 are T 1. ⁇ it can be said that the relation of T 2 may, if satisfied.
  • the source electrode 32 is provided on the gate insulating film 12 as in the case of the second embodiment described above.
  • the drain electrode 33 is composed of a laminated film of the film 32a and the second conductive film 32b provided on the first conductive film 32a, and the first conductive film 33a and the first conductive film provided on the gate insulating film 12 are formed. You may comprise by the laminated film with the 2nd electrically conductive film 33b provided on the film
  • the second conductive films 32b and 33b are replaced with the first conductive film 32a, It is good also as a structure provided in the surface by the side of the channel region C of 33a. In this case, the same effect as in the case of the second embodiment described above can be obtained.
  • a liquid crystal display device including a thin film transistor substrate is exemplified as the display device.
  • the present invention can also be applied to other display devices.
  • the present invention is useful for a thin film transistor substrate having an organic semiconductor layer as a semiconductor layer.
  • Organic thin film transistors (thin film transistors) 10a Insulating substrate 10b Insulating substrate 11a Scanning wiring 12 Gate insulating film 12a First gate insulating film 12b Second gate insulating film 13 Organic semiconductor layer 16a Signal wiring 16c Auxiliary capacity trunk line 17 Passivation film 18 Flattening film 20 Thin film transistor substrate 25 Gate electrode 26 Thin film transistor substrate 27 Thin film transistor substrate 28 Thin film transistor substrate 29 Thin film transistor substrate 30 Counter substrate 32 Source electrode 32a First conductive film 32b Second conductive film 33 Drain electrode 33a First conductive film 33b Second conductive film 33 Drain electrode 35 Thin film transistor substrate 37 Sealant 40 Liquid crystal layer 50 Liquid crystal display device T 1 film thickness T 2 film thickness

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  • Thin Film Transistor (AREA)

Abstract

　薄膜トランジスタ（５）が備えるゲート絶縁膜（１２）において、ゲート電極（２５）とチャネル領域（Ｃ）における有機半導体層（１３）との間の部分の膜厚（Ｔ１）が、ゲート電極（２５）とソース／ドレイン電極（３２），（３３）との間の部分の膜厚（Ｔ２）よりも薄い。また、ゲート絶縁膜（１２）におけるゲート電極（２５）とソース／ドレイン電極（３２），（３３）との間の部分の、有機半導体層（１３）側の端面（１２ａ）が、ソース／ドレイン電極（３２），（３３）の有機半導体層（１３）側の端面（３２ｃ），（３３ｃ）と面一になっている。

Description

薄膜トランジスタ
　本発明は、薄膜トランジスタに関し、特に、半導体層として、有機半導体層を有する薄膜トランジスタに関するものである。
　従来、薄型のディスプレイや薄型のタブレット型ディスプレイ、電子ペーパーといった薄型の表示デバイスには、ディスプレイ表示を行うために、スイッチング素子を格子状に配置したアクティブマトリクス型のバックプレーンが広く使用されている。
　また、薄膜トランジスタ基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。そして、スイッチング素子に使用される薄膜トランジスタの半導体層（活性層）には、例えば、アモルファスシリコンやポリシリコン、酸化インジウムガリウム亜鉛（ＩＧＺＯ）などの酸化物半導体など、主に、無機半導体材料が使用されている。
　しかし、無機半導体材料を用いた薄膜トランジスタを作製する場合、真空系の装置を使用し、更に、高温プロセス処理が必要であるため、製造コストが高くなり、また、耐熱性を有する基板が必要になる等の制約が生じる。また、無機半導体材料が使用されているため、例えば、基板を曲げた場合に、クラックが発生し易くなり、フレキシブルな表示デバイスには不向きであるという問題がある。
　そこで、近年、有機半導体材料により形成された有機半導体層を備えた有機薄膜トランジスタが提案されている。この有機薄膜トランジスタは、低温（２００℃未満）で形成することができるため、基板の選択性が向上するとともに、塗布系のプロセスを使用して有機半導体層を形成することができるため、製造コストを低下させることができる。また、デバイスを構成する有機材料（有機半導体や有機絶縁膜など）の可撓性により、フレキシブルな表示デバイスにも適している。
　また、有機薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極、および有機半導体層の位置関係から、４つの構造（ボトムゲート・ボトムコンタクト構造、ボトムゲート・トップコンタクト構造、トップゲート・トップコンタクト構造、及びトップゲート・ボトムコンタクト構造）に分類されている。
　ここで、上述のいずれの構造においても、有機薄膜トランジスタの電気的性能を決定する大きな要因の１つに、ソース／ドレイン電極と有機半導体層との間の接続抵抗が挙げられ、この有機半導体層とソース／ドレイン電極との間の接続抵抗を低減させるための有機薄膜トランジスタが提案されている。
　例えば、ガラス基板等の支持体と、支持体上に設けられたゲート電極と、ゲート電極を覆うように支持体上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたソース／ドレイン電極と、ソース／ドレイン電極を覆うようにゲート絶縁膜上に設けられた有機半導体層とを備えたボトムゲート・ボトムコンタクト構造を有する有機薄膜トランジスタ基板において、ソース／ドレイン電極が、有機半導体層との接触抵抗を低減させるための材料（例えば、金、銀、銅、白金、パラジウム）により形成された第１導電材料層と、ソース／ドレイン電極の抵抗（配線抵抗）を低減させるための材料（例えば、チタン、クロム、アルミニウム、銅）により形成された第２導電材料層により構成された有機薄膜トランジスタ基板が開示されている（例えば、特許文献１参照）。
特開２００６－５９８９６号公報
　ここで、薄膜トランジスタの電気的性能を決める要因の一つとして、寄生容量の問題があり、この寄生容量による影響は、薄膜トランジスタに電気的な信号を伝える際に、信号波形に鈍りを生じさせ、信号応答特性の遅れとして表れる。
　そして、上述の接触抵抗や配線抵抗等の有機薄膜トランジスタにおける抵抗成分、及びゲート配線とソース配線との重なり領域や、ゲート電極とソース／ドレイン電極との重なり領域で生ずる寄生容量により決定される容量成分との積で表わされる時定数によって、応答特性への影響の大きさが決定される。
　例えば、大型の表示装置の場合、配線も長くなるため、時定数が増大して影響が大きく表れる。また、動画をより滑らかに表示させるために表示のフレームレート周波数を上げて、高速で映像信号を駆動させる場合、時定数の影響により十分な動画性能を得られないことがある。更に、薄膜トランジスタを表示装置の各画素のスイッチング素子として使用する場合や、ゲート配線やソース配線に信号を送るためのドライバ回路を薄膜トランジスタで構成する場合にも、配線抵抗と寄生容量の積で決まる時定数によって、ドライバ回路の動作速度が制限される。
　そこで、これらの不都合を抑制するためには、時定数を小さくする必要があると言え、時定数を小さくするためには、寄生容量を小さくする必要があり、寄生容量を小さくする方法としては、例えば、ゲート電極とソース／ドレイン電極との間のゲート絶縁膜の膜厚を厚くする方法が考えられる。
　しかし、ゲート絶縁膜の膜厚は、有機薄膜トランジスタの電流値、閾値電圧、及びサブスレッショルド値などの電気的特性に影響を及ぼすため、上記従来の薄膜トランジスタ基板においては、寄生容量を小さくするために、ゲート絶縁膜全体の膜厚を厚くすることが困難であるという問題があった。
　そこで、本発明は、かかる点に鑑みてなされたものであり、有機薄膜トランジスタの電気的特性に影響を及ぼすことなく、寄生容量を小さくすることができる薄膜トランジスタを提供することを目的とする。
　上記目的を達成するために、本発明の薄膜トランジスタは、ゲート電極と、ゲート電極上に、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に、ゲート電極に重なるように設けられたソース／ドレイン電極と、ゲート絶縁膜上及びソース／ドレイン電極上に設けられ、ソース／ドレイン電極間において、ゲート絶縁膜上でゲート電極に重なるように設けられたチャネル領域を有する有機半導体層とを備えた薄膜トランジスタであって、ゲート絶縁膜において、ゲート電極とチャネル領域における有機半導体層との間の部分の膜厚が、ゲート電極とソース／ドレイン電極との間の部分の膜厚よりも薄く、ゲート絶縁膜におけるゲート電極とソース／ドレイン電極との間の部分の、有機半導体層側の端面が、ソース／ドレイン電極の前記有機半導体層側の端面と面一であることを特徴とする。
　同構成によれば、ゲート絶縁膜において、ゲート電極とソース／ドレイン電極との間の部分の膜厚を厚くした状態で、ゲート電極とチャネル領域における有機半導体層との間の部分の膜厚を薄くすることができるため、薄膜トランジスタの電気的特性に影響を及ぼすことなく、ゲート電極とソース／ドレイン電極との重なり領域で生ずる寄生容量を小さくすることが可能になる。
　従って、時定数を小さくすることが可能になるため、薄膜トランジスタの電気的特性に影響を及ぼすことなく、薄膜トランジスタの応答特性の低下を防止することが可能になる。
　また、ゲート絶縁膜におけるゲート電極とソース／ドレイン電極との間の部分の、有機半導体層側の端面を、ソース／ドレイン電極の有機半導体層側の端面と面一となるように構成しているため、ゲート電極とソース／ドレイン電極との間の全ての領域で、フォトリソグラフィの位置合わせ精度に依存することなく、寄生容量を小さくすることが可能になる。
　本発明の薄膜トランジスタにおいては、ソース／ドレイン電極が、ゲート絶縁膜上に設けられた第１導電膜と第１導電膜上に設けられた第２導電膜との積層膜により構成され、第１導電膜は、ソース／ドレイン電極の抵抗を低減する機能を有する材料により形成され、第２導電膜は、有機半導体層との接触抵抗を低減する機能を有する材料により形成されていることを特徴とする。
　同構成によれば、ゲート電極とソース／ドレイン電極との重なり領域で生ずる寄生容量の低減に加えて、薄膜トランジスタにおける抵抗を低減させることが可能になるため、時定数をより一層小さくすることが可能になる。その結果、薄膜トランジスタの電気的特性に影響を及ぼすことなく、薄膜トランジスタの応答特性の低下をより一層防止することが可能になる。
　本発明の薄膜トランジスタにおいては、ソース／ドレイン電極が、ゲート絶縁膜上に設けられた第１導電膜と第１導電膜のチャネル領域側の表面に設けられ、有機半導体層に接触する第２導電膜とにより構成され、第１導電膜は、ソース／ドレイン電極の抵抗を低減する機能を有する材料により形成され、第２導電膜は、有機半導体層との接触抵抗を低減する機能を有する材料により形成されていることを特徴とする。
　同構成によれば、ゲート電極とソース／ドレイン電極との重なり領域で生ずる寄生容量の低減に加えて、薄膜トランジスタにおける抵抗を低減させることが可能になるため、時定数をより一層小さくすることが可能になる。その結果、薄膜トランジスタの電気的特性に影響を及ぼすことなく、薄膜トランジスタの応答特性の低下をより一層防止することが可能になる。
　また、有機半導体層のチャネル領域に隣接して、有機半導体層との接触抵抗を低減する第２導電膜を配置しているため、有機半導体層とソース／ドレイン電極との接触抵抗を効率よく低減させることが可能になる。
　本発明の薄膜トランジスタにおいては、ソース／ドレイン電極の抵抗を低減する機能を有する材料として、アルミニウム、銅、金、銀、チタン、タングステン、モリブデン、クロム、コバルト、ニッケル、タンタル、及び窒化チタンからなる群より選ばれる少なくとも１種を使用し、有機半導体層との接触抵抗を低減する機能を有する材料として、金、銀、銅、白金、パラジウム、ポリエチレンジオキシチオフェン・ポリスチレンスルホン酸（ＰＥＤＯＴ－ＰＳＳ）、及びカーボンナノチューブからなる群より選ばれる少なくとも１種を使用することが好ましい。
　また、本発明の他の薄膜トランジスタにおいては、ゲート電極と、ゲート電極上に、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に、ゲート電極に重なるように設けられたソース／ドレイン電極と、ゲート絶縁膜上及びソース／ドレイン電極上に設けられ、ソース／ドレイン電極間において、ゲート絶縁膜上でゲート電極に重なるように設けられたチャネル領域を有する有機半導体層とを備えた薄膜トランジスタであって、ゲート絶縁膜において、ゲート電極とチャネル領域における有機半導体層との間の部分の膜厚が、ゲート電極とソース／ドレイン電極との間の部分の膜厚よりも薄く、ゲート絶縁膜が、ゲート電極上に設けられ、ゲート電極とソース／ドレイン電極との間に配置された第１ゲート絶縁膜と、ゲート電極上及び第１ゲート絶縁膜上に設けられ、ゲート電極とソース／ドレイン電極との間、及びゲート電極とチャネル領域における有機半導体層との間に配置された第２ゲート絶縁膜とにより構成されていることを特徴とする。
　同構成によれば、ゲート絶縁膜において、ゲート電極とソース／ドレイン電極との間の部分の膜厚を厚くした状態で、ゲート電極とチャネル領域における有機半導体層との間の部分の膜厚を薄くすることができるため、薄膜トランジスタの電気的特性に影響を及ぼすことなく、ゲート電極とソース／ドレイン電極との重なり領域で生ずる寄生容量を小さくすることが可能になる。
　従って、時定数を小さくすることが可能になるため、薄膜トランジスタの電気的特性に影響を及ぼすことなく、薄膜トランジスタの応答特性の低下を防止することが可能になる。
　また、ゲート電極とチャネル領域における有機半導体層との間に第２ゲート絶縁膜のみが設けられ、ゲート電極とソース／ドレイン電極との間に第１及び第２ゲート絶縁膜が設けられているため、第２ゲート絶縁膜の膜厚を一定にした状態で、第１ゲート絶縁膜の膜厚を任意に設定することにより、チャネル領域のゲート容量を変えることなく、ゲート電極とソース／ドレイン電極との重なり領域で生ずる寄生容量を小さくすることが可能になる。
　本発明によれば、薄膜トランジスタの電気的特性に影響を及ぼすことなく、薄膜トランジスタの応答特性の低下を防止することが可能になる。
本発明の第１の実施形態に係る薄膜トランジスタ基板を備えた液晶表示装置の断面図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の平面図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の画素部及び端子部を拡大した平面図である。 図３のＡ－Ａ断面図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。 本発明の第１の実施形態に係る対向基板の製造工程を断面で示す説明図である。 本発明の第２の実施形態に係る薄膜トランジスタ基板の断面図である。 本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。 本発明の第３の実施形態に係る薄膜トランジスタ基板の断面図である。 本発明の第３の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。 本発明の第４の実施形態に係る薄膜トランジスタ基板の断面図である。 本発明の第４の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。 本発明の変形例に係る薄膜トランジスタ基板の断面図である。 本発明の変形例に係る薄膜トランジスタ基板の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る薄膜トランジスタ基板を備えた液晶表示装置の断面図であり、図２は、本発明の第１の実施形態に係る薄膜トランジスタ基板の平面図である。また、図３は、本発明の第１の実施形態に係る薄膜トランジスタ基板の画素部及び端子部を拡大した平面図であり、図４は、図３のＡ－Ａ断面図である。
　液晶表示装置５０は、図１に示すように、互いに対向するように設けられた薄膜トランジスタ基板２０及び対向基板３０と、薄膜トランジスタ基板２０及び対向基板３０の間に設けられた液晶層４０と、薄膜トランジスタ基板２０及び対向基板３０を互いに接着するとともに、薄膜トランジスタ基板２０及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材３７とを備えている。
　また、液晶表示装置５０では、図１に示すように、シール材３７の内側の部分に画像表示を行う表示領域Ｄが規定され、薄膜トランジスタ基板２０の対向基板３０から突出する部分に端子領域Ｔが規定されている。
　薄膜トランジスタ基板２０は、図２、図３及び図４に示すように、絶縁基板１０ａと、表示領域Ｄにおいて、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の走査配線１１ａと、各走査配線１１ａの間にそれぞれ設けられ、互いに平行に延びる複数の補助容量配線１１ｂと、各走査配線１１ａと直交する方向に互いに平行に延びるように設けられた複数の信号配線１６ａとを備えている。
　また、薄膜トランジスタ基板２０は、各走査配線１１ａ及び各信号配線１６ａの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数の有機薄膜トランジスタ５と、各有機薄膜トランジスタ５を覆うように設けられたパッシベーション膜１７と、パッシベーション膜１７を覆うように設けられた平坦化膜１８と、平坦化膜１８上にマトリクス状に設けられ、各ＴＦＴ５にそれぞれ接続された複数の画素電極１９と、各画素電極を覆うように設けられた配向膜（不図示）とを備えている。
　走査配線１１ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のゲート端子領域Ｔｇに引き出され、そのゲート端子領域Ｔｇにおいて、ゲート端子１９ｂに接続されている。
　補助容量配線１１ｂは、図３に示すように、補助容量幹線１６ｃ及び中継配線１１ｄを介して補助容量端子１９ｄに接続されている。ここで、補助容量幹線１６ｃは、ゲート絶縁膜１２に形成されたコンタクトホールＣｃを介して補助容量配線１１ｂに接続されているとともに、ゲート絶縁膜１２に形成されたコンタクトホールＣｄを介して中継配線１１ｄに接続されている。
　信号配線１６ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のソース端子領域Ｔｓに中継配線１１ｃとして引き出され、そのソース端子領域Ｔｓにおいて、ソース端子１９ｃに接続されている。また、信号配線１６ａは、図３に示すように、ゲート絶縁膜１２に形成されたコンタクトホールＣｂを介して中継配線１１ｃに接続されている。
　有機薄膜トランジスタ５は、図３及び図４に示すように、絶縁基板１０ａ上に設けられたゲート電極２５と、ゲート電極２５上に、ゲート電極２５を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に、ゲート電極２５に重なるように設けられたソース電極３２及びドレイン電極３３と、ゲート絶縁膜１２上、及びソース／ドレイン電極３２，３３上に設けられ、ソース／ドレイン電極３２，３３間において、ゲート絶縁膜１２上でゲート電極２５に重なるように設けられたチャネル領域Ｃを有する有機半導体層１３とを備えている。
　なお、ソース電極３２及びドレイン電極３３は、図４に示すように、チャネル領域Ｃを挟んで互いに対峙するように設けられている。また、ゲート電極２５は、図３に示すように、走査配線１１ａの側方へ突出した部分であり、ソース電極３２は、図３に示すように、信号配線１６ａの側方への突出した部分である。
　また、ドレイン電極３３は、パッシベーション膜１７及び平坦化膜１８の積層膜に形成されたコンタクトホールＣａを介して画素電極に接続されるとともに、ゲート絶縁膜１２を介して補助容量配線１１ｂと重なることにより補助容量を構成している。
　また、本実施形態においては、有機半導体層１３としては、Ｐ型の有機半導体層が使用され、例えば、ＴＩＰＳペンタンセン（6,13-Bis（triisopropylsilylethynyl）pentacene）、ＴＩＰＳアントラセン（9,10-Bis［（triisopropylsilyl）ethynyl]anthracene）、ＴＥＳペンタセン（6,13-Bis（（triethylsilyl）ethynyl）pentacene）等により形成されたの可溶性半導体や、ＮＳＦＡＡＰ（13,6-N-Sulfinylacetamidopentacene）、ペンタセン－N－スルフィニル－tert－ブチルカルバミン酸（Pentacene-N-sulfinyl-tert-butylcarbamate）等により形成された可溶性前駆体有機半導体等の低分子Ｐ型有機半導体が挙げられる。
　また、Ｐ３ＨＴ（Poly（3-hexylthiophene-2,5-diyl））、Ｐ３ＯＴ（Poly（3-octylthiophene-2,5-diyl））、ＭＥＨ－ＰＰＶ（Poly（2-methoxy-5-（2-ethylhexyloxy）-1,4-phenylenevinylene）、Ｐ３ＤＤＴ（Poly（3-dodecylthiophene-2,5-diyl））、Ｆ８Ｔ２（Poly（（9,9-diocthlfluorennyl-2,7-diyl）-co-bithiophene））、Ｆ８ＢＴ（Poly（（9,9-di-n-octylfluorenyl-2,7-diyl）-alt-（benzo（2,1,3）thiadiazol-4,8-diyl）））、ＰＴＡＡ（Poly（bis（4-phenyl）（2,4,6-trimethylphenyl）amine））等により形成された高分子P型半導体でもよい。なお、有機半導体層１３を、上記低分子Ｐ型有機半導体層の材料、及び高分子Ｐ型有機半導体層の材料を混合して形成してもよい。
　対向基板３０は、後述する図７（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス２１及びブラックマトリクス２１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層２２を有するカラーフィルター層とを備えている。
　また、対向基板３０は、そのカラーフィルター層を覆うように設けられた共通電極２３と、共通電極２３上に設けられたフォトスペーサ２４と、共通電極２３を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示装置５０では、各画素において、ゲートドライバ（不図示）からゲート信号が走査配線１１ａを介してゲート電極２５に送られて、ＴＦＴ５がオン状態になったときに、ソースドライバ（不図示）からソース信号が信号配線１６ａを介してソース電極３２に送られて、有機半導体層１３及びドレイン電極３３を介して、画素電極に所定の電荷が書き込まれる。
　この際、薄膜トランジスタ基板２０の各画素電極と、対向基板３０の共通電極２３との間において電位差が生じ、液晶層４０、即ち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。
　そして、液晶表示装置５０では、各画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
　ここで、本実施形態においては、図４に示すように、ゲート絶縁膜１２において、ゲート電極２５とチャネル領域Ｃにおける有機半導体層１３との間の部分（即ち、有機半導体層１３のチャネル領域Ｃに対応する部分であって、ソース電極３２及びドレイン電極３３が形成されていない部分）の膜厚Ｔ１が、ゲート電極２５とソース／ドレイン電極３２，３３との間の部分（即ち、ソース電極３２及ぶドレイン電極３３が設けられている部分）の膜厚Ｔ２よりも薄い（即ち、Ｔ１＜Ｔ２）点に特徴がある。
　このような構成により、ゲート絶縁膜１２において、ゲート電極２５とソース／ドレイン電極３２，３３との間の部分の膜厚Ｔ２を厚くした状態で、ゲート電極２５とチャネル領域Ｃにおける有機半導体層１３との間の部分の膜厚Ｔ１を薄くすることができるため、有機薄膜トランジスタ５の電気的特性に影響を及ぼすことなく、かつチャネル領域Ｃのゲート容量を変えることなく、ゲート電極２５とソース／ドレイン電極３２，３３との重なり領域で生ずる寄生容量を小さくすることが可能になる。
　従って、時定数を小さくすることが可能になるため、有機薄膜トランジスタ５の電気的特性に影響を及ぼすことなく、有機薄膜トランジスタ５の応答特性の低下を防止することが可能になる。
　なお、本発明の実施形態においては、上述の膜厚Ｔ１と膜厚Ｔ２において、Ｔ２／３≦Ｔ１≦０．９Ｔ２の関係が成立することが好ましい。
　有機薄膜トランジスタ５の電気的特性（例えば、閾値電圧）のバラツキを１割以下に設定することを想定した場合、チャネル領域Ｃに対応する部分の膜厚Ｔ１のバラツキも１割以下にする必要がある。
　ここで、本実施形態においては、後述のごとく、エッチングにより、ゲート絶縁膜１２において、膜厚Ｔ１が膜厚Ｔ２よりも薄くなるように、ゲート絶縁膜１２をパターニングするが、この際、エッチングされた部分の膜厚は、Ｔ２－Ｔ１となる。
　また、一般に、成膜時や加工時等の製造工程における膜厚のバラツキは、５％程度と考えられるため、エッチングされた部分の膜厚のバラツキも、Ｔ２－Ｔ１の５％程度となり、このバラツキが、チャネル領域Ｃに対応する部分の膜厚Ｔ１のバラツキとなる。
　従って、チャネル領域Ｃに対応する部分の膜厚Ｔ１のバラツキを１割以下とするには、（Ｔ２－Ｔ１）×０．０５≦Ｔ１×０．１を満たす必要がある。従って、Ｔ２／３≦Ｔ１の関係が成立することが好ましいと言える。
　また、チャネル領域Ｃに対応する部分の膜厚Ｔ１の上限値に関しては、膜厚Ｔ１と膜厚Ｔ２の膜厚差が、上述の製造工程における膜厚のバラツキ（５％程度）よりも大きくなければ、膜厚Ｔ２に比べて膜厚Ｔ１を薄くしたことによる効果を認識することができないと考えられるため、少なくとも膜厚Ｔ２は、チャネル領域Ｃに対応する部分の膜厚Ｔ１の１割増し以上が必要と思われる。従って、１．１Ｔ１≦Ｔ２を満たす必要があり、Ｔ１≦０．９Ｔ２の関係が成立することが好ましいと言える。
　以上より、本発明の実施形態においては、上述の膜厚Ｔ１と膜厚Ｔ２は、Ｔ２／３≦Ｔ１≦０．９Ｔ２の関係が成立することが好ましいと言える。
　次に、本実施形態の液晶表示装置５０の製造方法の一例について図５～図７を用いて説明する。図５～図６は、本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図であり、図７は、本発明の第１の実施形態に係る対向基板の製造工程を断面で示す説明図である。
　まず、ＴＦＴ及び薄膜トランジスタ基板作製工程について説明する。
　＜ゲート電極形成工程＞
　まず、ガラス基板やプラスチック基板などの絶縁基板１０ａの基板全体に、例えば、スパッタリング法により、チタン膜とアルミニウム膜との積層膜（厚さ１００ｎｍ～５００ｎｍ）などを成膜する。その後、その積層膜に対して、フォトリソグラフィ、ウェットエッチング及びレジストの剥離洗浄を行うことにより、図３、図５（ａ）に示すように、絶縁基板１０ａ上にゲート電極２５、及び走査配線１１ａを形成する。
　なお、ゲート電極２５及び走査配線１１ａの形成と同時に、図３に示す補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄも同時に形成される。
　また、本実施形態では、ゲート電極２５、及び走査配線１１ａを構成する金属膜として、チタン膜とアルミニウム膜との積層膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜、チタン膜、コバルト膜、ニッケル膜、銅膜、金膜、銀膜、モリブテン膜等の金属膜、または、これらの合金膜や金属窒化物による膜により、これらのゲート電極２５を、１００ｎｍ～５００ｎｍの厚さで形成する構成としてもよい。
　また、薄膜トランジスタ基板２０の軽量性、フレキシブル性、及び透明性を向上させるとの観点から、絶縁基板１０ａとしてプラスチック基板を使用する場合、プラスチック基板を形成する材料として、例えば、ポリエチレンテレフタレート樹脂、ポリエチレン樹脂、ナフタレート樹脂、ポリエーテルスルフォン樹脂、ポリプロピレン樹脂、ポリカーボネート樹脂、ポリエステル樹脂などの材料を使用することが好ましい。
　＜ゲート絶縁膜形成工程＞
　次いで、ゲート電極２５が形成された基板全体に、例えば、ポリイミドやポリスチレン、ポリビニルフェノール等の有機絶縁性材料を塗布し、１００～１５０℃程度の温度で数分から数十分程度、焼成して、溶剤を揮発させることにより、図５（ｂ）に示すように、ゲート電極２５を覆うようにゲート絶縁膜１２を、１００ｎｍ～１０００ｎｍの厚さで形成する。
　次いで、図示していないが、フォトリソグラフィによるパターニングにより、ゲート絶縁膜１２をウェットエッチング、またはドライエッチングすることにより、ゲート電極層とソース／ドレイン電極とを接続するための開口部を形成する。なお、ゲート絶縁膜１２の材料として、紫外線感光性の有機絶縁性材料を使用し、フォトマスクを介して露光した後に現像を行うことにより、開口部を形成してもよい。
　＜ソースドレイン形成工程＞
　次に、図５（ｃ）に示すように、上記ゲート絶縁膜１２が形成された基板全体に、スパッタリング法により、例えば、アルミニウム膜、銅膜、チタン膜などを成膜し、その後、フォトリソグラフィによりパターニングして、信号配線１６ａ、補助容量幹線１６ｃ、ソース電極３２及びドレイン電極３３を厚さ１００～５００ｎｍ程度に形成する。
　＜ゲート絶縁膜パターニング工程＞
　次に、ソース電極３２及びドレイン電極３３をマスクとして、ドライエッチングまたはウェットエッチングにより、図５（ｄ）に示すように、ゲート絶縁膜１２において、次工程で形成する有機半導体層１３のチャネル領域Ｃに対応する部分（即ち、ゲート電極２５とチャネル領域Ｃにおける有機半導体層１３との間の部分）の膜厚Ｔ１が、ゲート電極２５とソース／ドレイン電極３２，３３との間の部分の膜厚Ｔ２よりも薄くなるように、ゲート絶縁膜１２をパターニングする。
　この際、図５（ｄ）に示すように、ソース／ドレイン電極３２，３３の端部と同じ位置で、ゲート絶縁膜１２のエッチングを行うことができるため、ゲート絶縁膜１２におけるゲート電極２５とソース／ドレイン電極３２，３３との間の部分の、有機半導体層１３側の端面１２ｃと、ソース／ドレイン電極３２，３３の有機半導体層１３側の端面３２ｃ，３３ｃとが面一（即ち、ゲート絶縁膜１２の端面１２ｃと、ソース／ドレイン電極３２，３３の端面３２ｃ，３３ｃとが同一平面上にあり、ゲート絶縁膜１２の端面１２ｃと、ソース／ドレイン電極３２，３３の端面３２ｃ，３３ｃとの間に段差がない状態）となるように、ゲート絶縁膜１２をパターニングすることが可能になる。従って、ゲート電極２５とソース／ドレイン電極３２，３３との間の全ての領域で、フォトリソグラフィの位置合わせ精度に依存することなく、寄生容量を小さくすることが可能になる。
　＜有機半導体層形成工程＞
　次に、ソース／ドレイン電極３２，３３が形成された基板全体に、例えば、上述のＴＩＰＳペンタンセン等の材料を塗布してパターニングした後、１００～１５０℃程度の温度で数分から数十分程度、焼成して、溶剤を揮発させた後、フォトリソグラフィ等によりパターニングすることにより、図６（ａ）に示すように、ゲート絶縁膜１２上、及びソース／ドレイン電極３２，３３上に、有機半導体層１３を、２０ｎｍ～８０ｎｍの厚さで形成するとともに、有機薄膜トランジスタ５を形成する。
　＜パッシベーション膜形成工程＞
　次いで、図６（ｂ）に示すように、ゲート絶縁膜１２の表面上、及びＴＦＴ５（即ち、ゲート電極２５，有機半導体層１３、ソース電極３２、及びドレイン電極３３）の表面上に、例えば、表面保護層として、有機絶縁膜からなるパッシベーション膜１７を、厚さ０．２～１．０μｍ程度で成膜する。
　＜平坦化膜形成工程＞
　次いで、パッシベーション膜１７が形成された基板の全体に、スピンコート法又はスリットコート法により、紫外線感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布、焼成して成膜する。次いで、有機絶縁膜をフォトマスクを介して露光した後に、現像することにより、平坦化膜１８をパターニングする。
　さらに、パターニングした平坦化膜１８をマスクとして、パッシベーション膜１７に対してウェットエッチングあるいはドライエッチングを行うことにより、後述の画素電極とドレイン電極３３を接続するためのコンタクトホールＣａを形成する。
　そして、上述の画素電極と配向膜とを形成することにより、図２に示す薄膜トランジスタ基板２０を作製することができる。
　＜対向基板作製工程＞
　まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された紫外線感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図７（ａ）に示すように、ブラックマトリクス２１を厚さ１．０μｍ程度に形成する。
　次いで、ブラックマトリクス２１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された紫外線感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図７（ａ）に示すように、選択した色の着色層２２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。
　そして、他の２色についても同様な工程を繰り返して、他の２色の着色層２２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
　さらに、各色の着色層２２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図７（ｂ）に示すように、共通電極２３を厚さ５０ｎｍ～２００ｎｍ程度に形成する。
　最後に、共通電極２３が形成された基板全体に、スピンコート法又はスリットコート法により、紫外線感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図７（ｃ）に示すように、フォトスペーサ２４を厚さ４μｍ程度に形成する。
　以上のようにして、対向基板３０を作製することができる。
　＜液晶注入工程＞
　まず、上記薄膜トランジスタ基板作製工程で作製された薄膜トランジスタ基板２０、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　次いで、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
　さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成された薄膜トランジスタ基板２０とを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　そして、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシールを硬化させる。
　最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、本実施形態の液晶表示装置５０を製造することができる。
　（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。図８は、本発明の第２の実施形態に係る薄膜トランジスタ基板の断面図である。なお、本実施形態においては、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。また、液晶表示装置及び薄膜トランジスタ基板の全体構成については、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。
　本実施形態においては、図８に示すように、ソース電極３２が、ゲート絶縁膜１２上に設けられた第１導電膜３２ａと第１導電膜３２ａ上に設けられた第２導電膜３２ｂとの積層膜により構成され、ドレイン電極３３が、ゲート絶縁膜１２上に設けられた第１導電膜３３ａと第１導電膜３３ａ上に設けられた第２導電膜３３ｂとの積層膜により構成されている点に特徴がある。
　そして、第１導電膜３２ａ，３３ａを、下地膜であるゲート絶縁膜１２との密着性を向上させるとともに、ソース／ドレイン電極の抵抗（配線抵抗）を低減する機能を有する材料により形成し、第２導電膜３２ｂ，３３ｂを、有機半導体層１３との接触抵抗を低減する機能を有する材料により形成する構成としている。
　上述のごとく、有機薄膜トランジスタの応答特性へ影響を及ぼす時定数は、有機半導体層とソース／ドレイン電極との接触抵抗やソース／ドレイン電極の抵抗（配線抵抗）等の有機薄膜トランジスタに関する抵抗成分と、寄生容量とにより決定されるが、本実施形態においては、ソース／ドレイン電極３２，３３が、ソース／ドレイン電極３２，３３の配線抵抗を低減する第１導電膜３２ａ，３３ａと、有機半導体層１３とソース／ドレイン電極３２，３３との接触抵抗を低減する第２導電膜３２ｂ，３３ｂとにより構成されているため、有機薄膜トランジスタ５における抵抗を低減させることが可能になる。
　従って、本実施形態においては、上述の第１の実施形態における寄生容量の低減効果に加えて、有機薄膜トランジスタ５における抵抗を低減することが可能になるため、時定数をより一層小さくすることが可能になる。その結果、有機薄膜トランジスタ５の電気的特性に影響を及ぼすことなく、有機薄膜トランジスタ５の応答特性の低下をより一層防止することが可能になる。
　第１導電膜３２ａ，３３ａを形成する材料（即ち、ソース／ドレイン電極３２，３３の抵抗を低減する機能を有する材料）としては、例えば、アルミニウム、銅、金、銀、チタン、タングステン、モリブデン、クロム、コバルト、ニッケル、タンタル、窒化チタン等のゲート絶縁膜１２との密着性および配線の低抵抗率化に適した金属材料が使用される。なお、これらのうち２種以上の金属材料を使用してもよい。例えば、これらの金属材料を積層して、第１導電膜３２ａ，３３ａを形成してもよい。
　また、第２導電膜３２ｂ，３３ｂを形成する材料（即ち、有機半導体層１３との接触抵抗を低減する機能を有する材料）としては、金、銀、銅、白金、パラジウム、ポリエチレンジオキシチオフェン・ポリスチレンスルホン酸（（ＰＥＤＯＴ－ＰＳＳ）、カーボンナノチューブ等の材料が使用できる。なお、これらのうち２種以上の金属材料を使用してもよい。例えば、これらの金属材料を積層して、第２導電膜３２ｂ，３３ｂを形成してもよい。
　次に、本実施形態の薄膜トランジスタ基板の製造方法の一例について説明する。図９は、本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
　まず、上述の第１の実施形態と同様に、ゲート電極２５、及びゲート絶縁膜１２を形成する。次いで、図９に示すように、ゲート絶縁膜１２が形成された基板全体に、スパッタリング法により、例えば、第１導電膜３２ａ，３３ａ用のアルミニウム膜（厚さ１００ｎｍ～５００ｎｍ）等を成膜するとともに、第２導電膜３２ｂ，３３ｂ用の白金膜（厚さ５ｎｍ～５０ｎｍ）等を成膜し、その後、フォトリソグラフィによりパターニングして、信号配線１６ａ、ソース電極３２及びドレイン電極３３を形成する。
　なお、ゲート絶縁膜１２が形成された基板全体に、導電性ポリマー溶液、分散液、または金属微粒子分散液を塗布し、１００～１５０℃程度の温度で、数分～数十分程度、焼成を行うことにより、第１導電膜３２ａ，３３ａ、及び第２導電膜３２ｂ，３３ｂを形成してもよい。
　次いで、上述の第１実施形態と同様に、ゲート絶縁膜パターニング工程、有機半導体層形成工程、パッシベーション膜形成工程、及び平坦化膜形成工程を行うことにより、図８に示す薄膜トランジスタ基板２６を作製することができる。
　（第３の実施形態）
　次に、本発明の第３の実施形態について説明する。図１０は、本発明の第３の実施形態に係る薄膜トランジスタ基板の断面図である。なお、本実施形態においては、上記第１及び第２の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。また、液晶表示装置及び薄膜トランジスタ基板の全体構成については、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。
　本実施形態においては、図１０に示すように、上述の第２の実施形態において説明した第２導電膜３２ｂ，３３ｂが、第１導電膜３２ａ，３３ａのチャネル領域Ｃ側の表面に設けられ、有機半導体層１３に接触している点に特徴がある。
　そして、このような構成により、有機半導体層１３のチャネル領域Ｃ（即ち、ゲート電極２５に最も近く、ゲート絶縁膜１２と接触している有機半導体層１３の表面）に隣接して、有機半導体層１３との接触抵抗を低減するための第２導電膜３２ｂ，３３ｂを配置することができるため、有機半導体層１３とソース／ドレイン電極３２，３３との接触抵抗の低減効果をより一層高めることが可能になる。
　次に、本実施形態の薄膜トランジスタ基板の製造方法の一例について説明する。図１１は、本発明の第３の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
　まず、上述の第１の実施形態と同様に、ゲート電極２５、及びゲート絶縁膜１２を形成する。次いで、図１１（ａ）に示すように、ゲート絶縁膜１２が形成された基板全体に、スパッタリング法により、例えば、第１導電膜３２ａ，３３ａ用のアルミニウム膜（厚さ１００ｎｍ～５００ｎｍ）等を成膜し、フォトリソグラフィによりパターニングして、第１導電膜３２ａ，３３ａを形成する。
　次いで、第１導電膜３２ａ，３３ａをマスクとして、ドライエッチングまたはウェットエッチングを行うことにより、図１１（ａ）に示すように、ゲート絶縁膜１２において、有機半導体層１３のチャネル領域Ｃに対応する部分の膜厚Ｔ１が、ゲート電極２５とソース／ドレイン電極３２，３３（即ち、第１導電膜３２ａ，３２ｂ）との間の部分の膜厚Ｔ２よりも薄くなるように、ゲート絶縁膜１２をパターニングする。
　次いで、第１導電膜３２ａ，３３ａ上に、第２導電膜３２ｂ，３３ｂ用の白金膜（厚さ５ｎｍ～５０ｎｍ）等を成膜し、その後、異方性ドライエッチングにより、図１１（ｂ）に示すように、第１導電膜３２ａ，３３ａの、有機半導体層１３のチャネル領域Ｃが形成される側の表面に、第２導電膜３２ｂ，３３ｂを形成して、ソース電極３２、及びドレイン電極３３を形成する。
　なお、図１１（ｂ）に示すように、ゲート絶縁膜１２の、有機半導体層１３のチャネル領域Ｃが形成される側の表面にも第２導電膜３２ｂ，３３ｂが形成される。
　次いで、上述の第１実施形態と同様に、有機半導体層形成工程、パッシベーション膜形成工程、及び平坦化膜形成工程を行うことにより、図１０に示す薄膜トランジスタ基板２７を作製することができる。
　なお、フォトリソグラフィにより、第２導電膜３２ｂ，３３ｂを形成する場合、チャネル方向（図１１（ｂ）に示す矢印Ｘの方向）において、ある程度の寸法（加工可能な寸法）を確保し、かつ、位置合わせ精度に起因したズレも考慮しなければならなくなるため、結果として、薄膜トランジスタの寸法が大きくなり、微細化が困難になると言える。
　一方、本実施形態のごとく、異方性ドライエッチングを使用して、セルフアラインで第２導電膜３２ｂ，３３ｂを形成することにより、位置合わせ精度に依存することなく、トランジスタ寸法の微細化を行うことが可能になる。
　（第４の実施形態）
　次に、本発明の第４の実施形態について説明する。図１２は、本発明の第４の実施形態に係る薄膜トランジスタ基板の断面図である。なお、本実施形態においては、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。また、液晶表示装置及び薄膜トランジスタ基板の全体構成については、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。
　本実施形態においては、図１２に示すように、上述の第１の実施形態において説明したゲート絶縁膜１２が、絶縁基板１０ａ上及びゲート電極２５上に設けられ、ゲート電極２５とソース／ドレイン電極３２，３３との間に配置された第１ゲート絶縁膜１２ａと、ゲート電極２５上及び第１ゲート絶縁膜１２ａ上に設けられ、ゲート電極２５とソース／ドレイン電極３２，３３との間、及びゲート電極２５とチャネル領域Ｃにおける有機半導体層１３との間に配置された第２ゲート絶縁膜１２ｂにより構成されている点に特徴がある。
　そして、このような構成により、上述の第１の実施形態の場合と同様に、ゲート絶縁膜１２において、ゲート電極２５とチャネル領域Ｃにおける有機半導体層１３との間の部分の膜厚（即ち、第２ゲート絶縁膜１２ｂの膜厚）Ｔ１を、ゲート電極２５とソース／ドレイン電極３２，３３との間の部分の膜厚（即ち、第１及び第２ゲート絶縁膜１２ａ，１２ｂの膜厚の和）Ｔ２よりも薄く（即ち、Ｔ１＜Ｔ２）することができるため、有機薄膜トランジスタ５の電気的特性に影響を及ぼすことなく、かつチャネル領域Ｃのゲート容量を変えることなく、ゲート電極２５とソース／ドレイン電極３２，３３との重なり領域で生ずる寄生容量を小さくすることが可能になる。
　また、本実施形態においては、図１２に示すように、有機半導体層１３のチャネル領域Ｃに対応する部分に、第２ゲート絶縁膜１２ｂのみが設けられており、ゲート電極２５とソース／ドレイン電極３２，３３との間の部分に、第１及び第２ゲート絶縁膜１２ａ，１２ｂが設けられているため、第２ゲート絶縁膜１２ｂの膜厚を一定にした状態で、第１ゲート絶縁膜１２ａの膜厚を任意に設定することにより、チャネル領域Ｃのゲート容量を変えることなく、ゲート電極２５とソース／ドレイン電極３２，３３との重なり領域で生ずる寄生容量を小さくすることが可能になる。
　次に、本実施形態の薄膜トランジスタ基板の製造方法の一例について説明する。図１３は、本発明の第４の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
　まず、上述の第１の実施形態と同様に、ゲート電極２５を形成する。次いで、ゲート電極２５が形成された基板全体に、例えば、ポリイミド樹脂やポリスチレン樹脂、ポリビニルフェノール樹脂等の有機絶縁性材料を塗布し、１００～１５０℃程度の温度で数分から数十分程度、焼成して、溶剤を揮発させて成膜した後、フォトリソグラフィ、及びエッチングによりパターニングして、図１３（ａ）に示すように、絶縁基板１０ａ上及びゲート電極２５上に第１ゲート絶縁膜１２ａを形成する。
　次に、第１ゲート絶縁膜１２ａが形成された基板全体に、例えば、ポリイミド樹脂やポリスチレン樹脂、ポリビニルフェノール樹脂等の有機絶縁性材料を塗布し、１００～１５０℃程度の温度で数分から数十分程度、焼成して、溶剤を揮発させることにより、図１３（ｂ）に示すように、ゲート電極２５上及び第１ゲート絶縁膜１２ａ上に、これらのゲート電極２５及び第１ゲート絶縁膜１２ａを覆うように第２ゲート絶縁膜１２ｂを形成して、第１及び第２ゲート絶縁膜１２ａ，１２ｂからなるゲート絶縁膜１２を形成する。
　次いで、上述の第１実施形態と同様に、有機半導体層形成工程、パッシベーション膜形成工程、及び平坦化膜形成工程を行うことにより、図１２に示す薄膜トランジスタ基板２８を作製することができる。
　なお、本実施形態においては、チャネル領域Ｃのゲート絶縁膜１２（第２ゲート絶縁膜１２ｂ）の膜厚Ｔ１のバラツキは、第２ゲート絶縁膜１２ｂの成膜時の膜厚バラツキによって決定されると考えられる。また、ゲート電極２５とソース／ドレイン電極３２，３３との間の部分の膜厚Ｔ２のバラツキは、第１ゲート絶縁膜１２ａの成膜時の膜厚バラツキと第２ゲート絶縁膜１２ｂの成膜時の膜厚バラツキの和になる。
　ここで、本実施形態においては、ゲート絶縁膜１２を第１ゲート絶縁膜１２ａと第２ゲート絶縁膜１２ｂとにより構成しているため、第１ゲート絶縁膜１２ａの膜厚と第２ゲート絶縁膜１２ｂの膜厚は、独立して別個に制御することができ、お互いに影響を及ぼすことがないと言える。従って、本実施形態においては、第１ゲート絶縁膜１２ａと第２ゲート絶縁膜１２ｂの膜厚の比率を任意に設定することができるため、膜厚Ｔ１と膜厚Ｔ２においては、Ｔ１＜Ｔ２の関係が成立していればよいと言える。
　なお、上記実施形態は以下のように変更しても良い。
　上述の第４の実施形態において、図１４に示す薄膜トランジスタ基板２９のように、上述の第２の実施形態の場合と同様に、ソース電極３２を、ゲート絶縁膜１２上に設けられた第１導電膜３２ａと第１導電膜３２ａ上に設けられた第２導電膜３２ｂとの積層膜により構成するとともに、ドレイン電極３３を、ゲート絶縁膜１２上に設けられた第１導電膜３３ａと第１導電膜３３ａ上に設けられた第２導電膜３３ｂとの積層膜により構成してもよい。この場合、上述の第２の実施形態の場合と同様の効果を得ることができる。
　また、上述の第４の実施形態において、図１５に示す薄膜トランジスタ基板３５のように、上述の第３の実施形態の場合と同様に、第２導電膜３２ｂ，３３ｂを、第１導電膜３２ａ，３３ａのチャネル領域Ｃ側の表面に設ける構成としてもよい。この場合、上述の第２の実施形態の場合と同様の効果を得ることができる。
　また、上記各実施形態では、表示装置として、薄膜トランジスタ基板を備えた液晶表示装置を例示したが、本発明は、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置、電気泳動表示装置などの他の表示装置にも適用することができる。
　以上説明したように、本発明は、半導体層として、有機半導体層を有する薄膜トランジスタ基板に有用である。
　５　　有機薄膜トランジスタ（薄膜トランジスタ）
　１０ａ　　絶縁基板
　１０ｂ　　絶縁基板
　１１ａ　　走査配線
　１２　　ゲート絶縁膜
　１２ａ　　第１ゲート絶縁膜
　１２ｂ　　第２ゲート絶縁膜
　１３　　有機半導体層
　１６ａ　　信号配線
　１６ｃ　　補助容量幹線
　１７　　パッシベーション膜
　１８　　平坦化膜
　２０　　薄膜トランジスタ基板
　２５　　ゲート電極
　２６　　薄膜トランジスタ基板
　２７　　薄膜トランジスタ基板
　２８　　薄膜トランジスタ基板
　２９　　薄膜トランジスタ基板
　３０　　対向基板
　３２　　ソース電極
　３２ａ　　第１導電膜
　３２ｂ　　第２導電膜
　３３　　ドレイン電極
　３３ａ　　第１導電膜
　３３ｂ　　第２導電膜
　３３　　ドレイン電極
　３５　　薄膜トランジスタ基板
　３７　　シール材
　４０　　液晶層
　５０　　液晶表示装置
　Ｔ１　　膜厚
　Ｔ２　　膜厚

Claims (5)

  1. 　ゲート電極と、
    　前記ゲート電極上に、該ゲート電極を覆うように設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に、前記ゲート電極に重なるように設けられたソース／ドレイン電極と、
    　前記ゲート絶縁膜上及び前記ソース／ドレイン電極上に設けられ、前記ソース／ドレイン電極間において、前記ゲート絶縁膜上で前記ゲート電極に重なるように設けられたチャネル領域を有する有機半導体層と
    　を備えた薄膜トランジスタであって、
    　前記ゲート絶縁膜において、前記ゲート電極と前記チャネル領域における前記有機半導体層との間の部分の膜厚が、前記ゲート電極と前記ソース／ドレイン電極との間の部分の膜厚よりも薄く、
    　前記ゲート絶縁膜における前記ゲート電極と前記ソース／ドレイン電極との間の部分の、前記有機半導体層側の端面が、前記ソース／ドレイン電極の前記有機半導体層側の端面と面一であることを特徴とする薄膜トランジスタ。
  2. 　前記ソース／ドレイン電極が、前記ゲート絶縁膜上に設けられた第１導電膜と該第１導電膜上に設けられた第２導電膜との積層膜により構成され、
    　前記第１導電膜は、前記ソース／ドレイン電極の抵抗を低減する機能を有する材料により形成され、前記第２導電膜は、前記有機半導体層との接触抵抗を低減する機能を有する材料により形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 　前記ソース／ドレイン電極が、前記ゲート絶縁膜上に設けられた第１導電膜と、前記第１導電膜の前記チャネル領域側の表面に設けられ、前記有機半導体層に接触する第２導電膜とにより構成され、
    　前記第１導電膜は、前記ソース／ドレイン電極の抵抗を低減する機能を有する材料により形成され、前記第２導電膜は、前記有機半導体層との接触抵抗を低減する機能を有する材料により形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
  4. 　前記ソース／ドレイン電極の抵抗を低減する機能を有する材料は、アルミニウム、銅、金、銀、チタン、タングステン、モリブデン、クロム、コバルト、ニッケル、タンタル、及び窒化チタンからなる群より選ばれる少なくとも１種であり、
    　前記有機半導体層との接触抵抗を低減する機能を有する材料は、金、銀、銅、白金、パラジウム、ポリエチレンジオキシチオフェン・ポリスチレンスルホン酸（ＰＥＤＯＴ－ＰＳＳ）、及びカーボンナノチューブからなる群より選ばれる少なくとも１種である
    　ことを特徴とする請求項２または請求項３に記載の薄膜トランジスタ。
  5. 　ゲート電極と、
    　前記ゲート電極上に、該ゲート電極を覆うように設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に、前記ゲート電極に重なるように設けられたソース／ドレイン電極と、
    　前記ゲート絶縁膜上及び前記ソース／ドレイン電極上に設けられ、前記ソース／ドレイン電極間において、前記ゲート絶縁膜上で前記ゲート電極に重なるように設けられたチャネル領域を有する有機半導体層と
    　を備えた薄膜トランジスタであって、
    　前記ゲート絶縁膜において、前記ゲート電極と前記チャネル領域における前記有機半導体層との間の部分の膜厚が、前記ゲート電極と前記ソース／ドレイン電極との間の部分の膜厚よりも薄く、
    　前記ゲート絶縁膜が、前記ゲート電極上に設けられ、前記ゲート電極と前記ソース／ドレイン電極との間に配置された第１ゲート絶縁膜と、前記ゲート電極上及び前記第１ゲート絶縁膜上に設けられ、前記ゲート電極と前記ソース／ドレイン電極との間、及び前記ゲート電極と前記チャネル領域における前記有機半導体層との間に配置された第２ゲート絶縁膜とにより構成されていることを特徴とする薄膜トランジスタ。
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