JP2006147613A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 151
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 101
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 32
- 230000005669 field effect Effects 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 419
- 239000000463 material Substances 0.000 claims description 90
- 229920002120 photoresistant polymer Polymers 0.000 claims description 43
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 33
- 229910052737 gold Inorganic materials 0.000 claims description 33
- 239000010931 gold Substances 0.000 claims description 33
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 30
- 238000001771 vacuum deposition Methods 0.000 claims description 25
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 20
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 20
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 15
- 239000011651 chromium Substances 0.000 claims description 12
- 238000004544 sputter deposition Methods 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 11
- 229910052804 chromium Inorganic materials 0.000 claims description 11
- 229910052759 nickel Inorganic materials 0.000 claims description 11
- 239000010936 titanium Substances 0.000 claims description 11
- 229910052763 palladium Inorganic materials 0.000 claims description 10
- 229910052697 platinum Inorganic materials 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- 230000007246 mechanism Effects 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 6
- 239000012790 adhesive layer Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 24
- 229910052710 silicon Inorganic materials 0.000 abstract description 24
- 239000010703 silicon Substances 0.000 abstract description 24
- 230000008569 process Effects 0.000 abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 8
- 150000002739 metals Chemical class 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 47
- 238000007740 vapor deposition Methods 0.000 description 19
- 238000007747 plating Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 9
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000011161 development Methods 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000000576 coating method Methods 0.000 description 5
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 229910000599 Cr alloy Inorganic materials 0.000 description 4
- 229910000990 Ni alloy Inorganic materials 0.000 description 4
- 229910001069 Ti alloy Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- WGLPBDUCMAPZCE-UHFFFAOYSA-N Trioxochromium Chemical compound O=[Cr](=O)=O WGLPBDUCMAPZCE-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910000423 chromium oxide Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- -1 gold Chemical class 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002605 large molecules Chemical group 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920002098 polyfluorene Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 150000003384 small molecules Chemical class 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/80—Constructional details
- H10K10/82—Electrodes
- H10K10/84—Ohmic electrodes, e.g. source or drain electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
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Abstract
【課題】 ソース及びドレイン電極が、下地に対する優れた密着性を有し、かつ、電流通路との接触域において半導体層に対し良好なオーミック接触を形成し、しかも簡易な工程で生産性よく製造できる電極構造を有する、有機電界効果トランジスタなどの半導体装置及びその製造方法を提供すること。
【解決手段】 ドープしたシリコン基板１をゲート電極とし、一方の主面に酸化シリコンからなるゲート絶縁膜２を形成する。ゲート絶縁膜２の上にソース電極３とドレイン電極４を形成し、有機半導体層５をこれらの電極に接して連続的に設ける。ソース電極３及びドレイン電極４を、それぞれ、ゲート絶縁膜２との密着性のよい金属からなり、主面全体がゲート絶縁膜２に接して形成されている密着層３ａ及び４ａと、電流通路６との接触域７及び８において密着層３ａ及び４ａを被覆し、半導体層５とオーミック接触を形成するオーミック接触層３ｂ及び４ｂとで形成する。
【選択図】 図１
【解決手段】 ドープしたシリコン基板１をゲート電極とし、一方の主面に酸化シリコンからなるゲート絶縁膜２を形成する。ゲート絶縁膜２の上にソース電極３とドレイン電極４を形成し、有機半導体層５をこれらの電極に接して連続的に設ける。ソース電極３及びドレイン電極４を、それぞれ、ゲート絶縁膜２との密着性のよい金属からなり、主面全体がゲート絶縁膜２に接して形成されている密着層３ａ及び４ａと、電流通路６との接触域７及び８において密着層３ａ及び４ａを被覆し、半導体層５とオーミック接触を形成するオーミック接触層３ｂ及び４ｂとで形成する。
【選択図】 図１
Description
本発明は、有機電界効果トランジスタなどの半導体装置及びその製造方法に関するものであり、より詳しくは、ソース及びドレイン電極の構造に関するものである。
従来、様々な半導体デバイス（トランジスタやダイオードや光電変換デバイスなど）には、シリコンなどの無機半導体材料が用いられてきた。例えば、液晶表示装置のアクティブマトリックス回路におけるスイッチング素子などとして広く用いられている薄膜トランジスタ（Thin Film Transistor；以下、ＴＦＴと略記する。）の大部分は、現在、半導体層としてアモルファスシリコンまたは多結晶シリコンを用いるシリコン系無機半導体トランジスタである。
しかし、無機半導体デバイスの製造には、半導体層形成に要するコストが高いことや、高温での熱処理が必要で基板が制約されることなどの問題点が存在する。
一方、有機半導体材料を用いた有機半導体デバイスは、スピンコーティング法や浸漬法などの比較的低い温度下での低コストのプロセスで製造でき、プラスチック等の耐熱性のないフレキシブルな基板などにも形成することができ、機械的衝撃に対しても安定である。このため、近年、次世代の表示装置への応用などを想定して、ＴＦＴなどの有機半導体デバイスの開発が盛んに行われている。
さて、有機半導体材料を用いて電界効果トランジスタ（ＦＥＴ）等を作製するためには、有機半導体材料に対しオーミック接触を形成し得る材料を用いて、ソース電極およびドレイン電極を形成しなければならない。しかし、有機半導体材料に対しオーミック接触を形成し得る材料は、金など、資源量が少なく、高価な、一部の金属に限られるという問題点がある。
また、これらの金属は、上記の電極の下地となる基板や酸化シリコンなどのゲート絶縁膜等に対する密着性が不足しているという問題点がある。このため、実際の半導体装置では、金などからなるオーミック接触層と下地との間に、これらの両方に高い密着性を有するクロムやチタンなどからなる密着層を挟み、ソース電極およびドレイン電極を２層構造にすることによって、有機半導体材料に対するオーミック接触性と、下地に対する密着性とを両立させている。
図１２は、上記の２層構造の電極の問題点を説明するための有機ＦＥＴ１１０の断面図である。有機ＦＥＴ１１０では、高濃度にドープされたシリコン基板１０１はゲート電極を兼ねており、その一方の主面に酸化シリコンからなるゲート絶縁膜１０２が形成されている。そしてその上に、ソース電極１０３およびドレイン電極１０４が、それぞれ、クロム層１０３ａおよび１０４ａと、金層１０３ｂおよび１０４ｂとの２層構造によって形成され、有機半導体材料からなる有機半導体層１０５が、ソース電極１０３およびドレイン電極１０４に接して、電極上および電極間に連続的に設けられている。
通常、有機ＦＥＴでは、有機半導体層１０５のうち、ゲート絶縁膜１０２との界面近傍のごく限られた領域にだけ厚みの薄い電流通路（チャネル）１０６が形成される。このような場合、図１２に示すように、密着層１０３ａまたは１０４ａとオーミック接触層１０３ｂまたは１０４ｂとがそれぞれ単純に積層された電極構造では、電極１０３または１０４と電流通路（チャネル）１０６との接触域のかなりの部分を、密着層１０３ａまたは１０４ａの側面１０７または１０８が占めることになる。これでは、オーミック接触層１０３ｂまたは１０４ｂを設ける効果が十分に発揮されない。
すなわち、密着層１０３ａまたは１０４ａの材料として用いられるチタン、クロムおよびニッケルなどの多くは抵抗の高い金属であり、有機半導体層１０５との接触抵抗の低い金、白金およびパラジウムなどの金属からなるオーミック接触層と電流通路１０６との間の電荷移動の妨げになる。さらに、密着層の材料として用いられる金属は酸化されやすいものが多く、側面１０７または１０８が酸化されると、さらに有機ＦＥＴの電気特性を低下させる。
例えば、クロムの比抵抗は１．２９×１０-5 Ω・ｃｍであるが、これは金の比抵抗である２．３５×１０-6 Ω・ｃｍに比べるとかなり大きく、酸化クロムＣr2Ｏ3の比抵抗は１０5 Ω・ｃｍ程度で、さらに大きい。密着層の側面１０７または１０８の酸化は、密着層１０３ａまたは１０４ａをリフトオフ工程などで形成した後、有機半導体層１０５を形成するまでの間に起こるほか、有機半導体層１０５の形成後も、侵入してくる酸素や水の影響で徐々に進行する。
図１２に示した有機ＦＥＴ１１０を、密着層の材料としてチタン、オーミック接触層の材料として金、そして有機半導体材料としてペンタセンを用いて作製し、ゲート電極に−１０Ｖのゲート電圧を印加した状態で、ソース電極１０３またはドレイン電極１０４と有機半導体層１０５との間の接触抵抗を実測した。この結果を図１３に示す。チタンからなる密着層の厚さを変えていくと、接触抵抗は０〜３ｎｍの間で急激に増加し、厚さが３ｎｍをこえるとほぼ一定になる。
この結果は、有機半導体層１０５に形成された電流通路１０６の厚さが３ｎｍ程度であること、このため、オーミック接触層の機能を発揮させるには、密着層の厚さは１．５ｎｍ以下であり、望ましくは１．５ｎｍよりはるかに小さいことが必要であることを示している。しかしながら、このような薄い膜を正確に作ることは難しい。また、このように薄い膜で、密着層に求められる下地に対する十分な密着性と機械的強度とを確保できるのかという懸念も存在する。
一方、後述の特許文献１には、上記の２層構造とは異なる電極構造のソース電極およびドレイン電極を有する有機ＦＥＴの例が示されている。
図１４は、特許文献１に示されている有機ＦＥＴ１３０の断面図である。有機ＦＥＴ１３０では、シリコンなどの基板１２０の一方の主面に、ゲート電極１２１と、酸化シリコンなどからなるゲート誘電体１２２とが形成されている。そしてその上に、ソース電極１２３およびドレイン電極１２４が形成され、有機半導体材料からなる有機半導体層１２５が、ソース電極１２３およびドレイン電極１２４に接して、電極上および電極間に連続的に設けられている。
ソース電極１２３およびドレイン電極１２４は、それぞれ、パターン化され、ソースおよびドレイン電極の領域を規定する導電性ベース層１２３ａおよび１２４ａと、これらの導電性ベース層の上に無電界めっきによって堆積されたニッケル層１２３ｂおよび１２４ｂと、これらのニッケル層の上に置換めっき法によって堆積された金層１２３ｃおよび１２４ｃとの３層構造によって形成される。導電性ベース層１２３ａおよび１２４ａを形成するベース導電体としては、窒化チタンが好ましい。
上記の３層構造の電極では、導電性ベース層とニッケル層とが、前述した２層構造の電極における密着層に相当し、金層が前述のオーミック接触層に相当する。有機ＦＥＴ１３０では、有機半導体層１２５に形成される電流通路（チャネル）１２６と、ソース電極１２３およびドレイン電極１２４との接触域において、オーミック接触層である金層１２３ｃおよび１２４ｃが、それぞれ、密着層に相当するニッケル層１２３ｂおよび１２４ｂを被覆している。このため、前述した２層構造の電極における不都合、すなわち、接触域の一部又は全部を密着層材料が占め、電流通路における有機半導体層と電極との接触抵抗が大きくなってしまうという不都合は、生じない。
しかしながら、特許文献１による有機ＦＥＴ１３０では、めっき法によってソース電極１２３およびドレイン電極１２４を形成しているため、これらの電極は必然的に３層構造にならざるを得ない。すなわち、めっき法では、無電界めっき法によってその上にニッケル層を形成するのに適した下地層であって、電極形状をパターニングするための導電性ベース層１２３ａおよび１２４ａと、無電界めっき法によって形成するニッケル層１２３ｂおよび１２４ｂと、置換めっき法によってニッケル層に積層して形成することができ、かつ、有機半導体層１２５に対してオーミック接触層として機能する金層１２３ｃおよび１２４ｃの３つの層が不可欠である。このため、製造工程数が増え、生産性が低下する。
本発明は、このような状況に鑑みてなされたものであって、その目的は、ソース及びドレイン電極が、下地に対する優れた密着性を有し、かつ、電流通路との接触域において半導体層に対し良好なオーミック接触を形成し、しかも簡易な工程で生産性よく製造できる電極構造を有する、有機電界効果トランジスタなどの半導体装置及びその製造方法を提供することにある。
即ち、本発明は、ゲート電極とゲート絶縁膜とが設けられた下地の表面にソース電極及びドレイン電極が形成され、このソース電極とドレイン電極とに連接して少なくともこれらの電極間の前記下地表面に半導体層が形成され、前記ソース電極と前記ドレイン電極との間における前記半導体層の電流通路の導電性が前記ゲート電極の電位によって制御される半導体装置において、
前記ソース電極及び前記ドレイン電極が、
前記下地との密着性のよい単体金属又は合金からなり、主面全体が前記下地表面に接 して形成されている密着層と、
少なくとも前記電流通路との接触域において前記密着層を被覆し、前記半導体層とオ ーミック接触を形成するオーミック接触層と
からなることを特徴とする、半導体装置に係わり、この半導体装置の製造方法であって、
前記下地の表面に前記密着層を所定のパターンに形成する工程と、
少なくとも前記電流通路との接触域において前記密着層を被覆する前記オーミック接 触層を、前記半導体層とオーミック接触を形成する材料の物理的成膜法によって形成す る工程と、
前記密着層と前記オーミック接触層とからなる前記ソース電極及び前記ドレイン電極 とに連接して、少なくともこれらの電極間の前記下地表面に前記半導体層を形成する工 程と
を有する、半導体装置の製造方法に係わるものである。
前記ソース電極及び前記ドレイン電極が、
前記下地との密着性のよい単体金属又は合金からなり、主面全体が前記下地表面に接 して形成されている密着層と、
少なくとも前記電流通路との接触域において前記密着層を被覆し、前記半導体層とオ ーミック接触を形成するオーミック接触層と
からなることを特徴とする、半導体装置に係わり、この半導体装置の製造方法であって、
前記下地の表面に前記密着層を所定のパターンに形成する工程と、
少なくとも前記電流通路との接触域において前記密着層を被覆する前記オーミック接 触層を、前記半導体層とオーミック接触を形成する材料の物理的成膜法によって形成す る工程と、
前記密着層と前記オーミック接触層とからなる前記ソース電極及び前記ドレイン電極 とに連接して、少なくともこれらの電極間の前記下地表面に前記半導体層を形成する工 程と
を有する、半導体装置の製造方法に係わるものである。
なお、本発明で言う合金とは、複数種の金属元素からなる狭義の合金のことであり、導電性を有する金属の窒化物など、広義の意味での合金として扱われるものは含まないものとする。また、複数種の金属元素の単体の積層体をも含むものとする。
本発明の半導体装置では、前記ソース電極及び前記ドレイン電極が、
前記下地との密着性のよい単体金属又は合金からなり、主面全体が前記下地表面に接 して形成されている密着層と、
少なくとも前記電流通路との接触域において前記密着層を被覆し、前記半導体層とオ ーミック接触を形成するオーミック接触層と
からなる。
前記下地との密着性のよい単体金属又は合金からなり、主面全体が前記下地表面に接 して形成されている密着層と、
少なくとも前記電流通路との接触域において前記密着層を被覆し、前記半導体層とオ ーミック接触を形成するオーミック接触層と
からなる。
上記の構造を有する前記ソース電極及び前記ドレイン電極では、前記密着層の厚さが制限されることがないので、必要な厚さを有する前記密着層を形成し、前記下地に対する密着性と機械的強度とを十分に備えた前記密着層を形成することができる。また、前記電流通路との接触域など、導電性に関わる肝要な領域に、前記密着層を被覆する前記オーミック接触層を設けることによって、この領域における前記半導体層に対する良好なオーミック接触の形成と前記密着層の酸化防止とを実現することができ、上記の簡易な２層構造の前記ソース電極及び前記ドレイン電極によって、電極と前記半導体層との間の接触抵抗の低減を実現することができる。
以上の結果として、金など、前記下地との密着性は悪いが、前記半導体層とのオーミック接触性に優れた材料からなる前記オーミック接触層を効果的に設けることができ、前記半導体装置の電気的性能が向上する。また、電気的性能を維持したまま、前記ソース電極及び／又は前記ドレイン電極の大部分を、前記密着層を形成するクロムなどの金属で形成し、金などの希少な金属の使用を必要最小限に抑えることもできる。また、前記密着層を形成する金属として、前記下地との相性の良い材料を、前記半導体層との接触性などを考慮せずに選択できるようになる。
また、本発明の半導体装置の製造方法によれば、
前記下地の表面に前記密着層を所定のパターンに形成する工程と、
少なくとも前記電流通路との接触域において前記密着層を被覆する前記オーミック接 触層を、前記半導体層とオーミック接触を形成する材料の物理的成膜法によって形成す る工程と、
前記密着層と前記オーミック接触層とからなる前記ソース電極及び前記ドレイン電極 とに連接して、少なくともこれらの電極間の前記下地表面に前記半導体層を形成する工 程と
を有するので、前記半導体装置を簡易な工程で生産性よく製造することができる。特に、真空蒸着法などの物理的成膜法によって前記オーミック接触層を形成するので、めっき法などの化学的方法に比べて、純度が高く、表面の平坦性が良好な金属膜からなる前記オーミック接触層を形成することができる。
前記下地の表面に前記密着層を所定のパターンに形成する工程と、
少なくとも前記電流通路との接触域において前記密着層を被覆する前記オーミック接 触層を、前記半導体層とオーミック接触を形成する材料の物理的成膜法によって形成す る工程と、
前記密着層と前記オーミック接触層とからなる前記ソース電極及び前記ドレイン電極 とに連接して、少なくともこれらの電極間の前記下地表面に前記半導体層を形成する工 程と
を有するので、前記半導体装置を簡易な工程で生産性よく製造することができる。特に、真空蒸着法などの物理的成膜法によって前記オーミック接触層を形成するので、めっき法などの化学的方法に比べて、純度が高く、表面の平坦性が良好な金属膜からなる前記オーミック接触層を形成することができる。
本発明において、前記密着層の側面の一部分が、前記下地表面からその上部にかけて前記オーミック接触層によって被覆されているのがよい。前述したように、有機ＦＥＴなどでは、前記半導体層のうち、ゲート電極に近い前記下地との界面近傍のごく限られた領域にだけ、厚みの薄い電流通路（チャネル）が形成される。従って、前記オーミック接触層は、前記下地表面からその上部の領域にかけて、前記密着層の側面の一部分を被覆すれば、最も効果的に前記オーミック接触層を配置することができる。
或いは、前記密着層の側面の全てが前記オーミック接触層によって被覆されているか、又は、前記密着層の側面の全てが前記オーミック接触層によって被覆されているのもよい。前記オーミック接触層で被覆する割合が増大するほど、前記半導体層に対して良好なオーミック接触を形成する効果、および前記密着層の酸化を防止する効果は向上する。
また、前記密着層が前記ゲート絶縁膜に接して形成されているのがよい。本発明の半導体装置が最も一般的な構成をとる場合、このようになる。
また、電界効果トランジスタとして構成されているのがよい。このトランジスタは、個別化されたディスクリート部品として利用してもよいし、ディスプレイ装置に適用する場合のように、同一基板上に多数のトランジスタを集積したモノリシック集積回路として利用してもよい。あるいは、イオンセンサのように、対象の濃度変化などをゲート電位の変化として検出するセンサなどであってもよい。
また、前記半導体層が有機半導体材料からなるのがよい。本発明の半導体装置の効果が最もよく発揮されるのは、前記半導体層が有機半導体材料からなる場合である。
また、前記オーミック接触層が金、白金及びパラジウムからなる群の中から選ばれた少なくとも１種の金属からなるのがよい。これらの材料は、前記下地との密着性は悪いが、有機半導体などからなる前記半導体層とのオーミック接触性に優れた材料である。
また、前記密着層がチタン、クロム及びニッケルからなる群の中から選ばれた少なくとも１種の金属からなるのがよい。これらの材料は、前記下地と前記オーミック接触層との両方に良好な密着性を有する材料である。
本発明の半導体装置の製造方法において、前記オーミック接触層及び前記密着層を、真空蒸着法又はスパッタリング法、とりわけ真空蒸着法によって形成するのがよい。真空蒸着法などの物理的成膜法によって前記オーミック接触層を形成すれば、めっき法などの化学的方法に比べて、純度が高く、表面の平坦性が良好な金属膜からなる前記オーミック接触層を形成することができる。
また、本発明の半導体装置の製造方法が、
前記下地の表面に、前記密着層を形成する領域以外を被覆するフォトレジスト層を形成 する工程と、
前記密着層を形成する材料を真空蒸着法又はスパッタリング法によって被着させ、前記密着 層を形成する工程と、
前記フォトレジスト層を除去し、前記密着層以外の前記密着層形成材料の堆積物を除 去する工程と、
前記オーミック接触層の形成領域を除いて、少なくとも、前記密着層を形成する領域 以外を被覆する第２のフォトレジスト層を、前記下地表面に形成する工程と、
前記オーミック接触層を形成する材料を真空蒸着法又はスパッタリング法によって被着させ 、前記オーミック接触層を形成する工程と、
前記第２のフォトレジスト層を除去し、前記オーミック接触層以外の前記オーミック 接触層形成材料の堆積物を除去する工程と
を有し、リフトオフ法を２回行うのがよい。リフトオフ法は、エッチング法によるパターニングが難しい、金などの材料からなる薄膜のパターニングに好適に用いられ、めっき法などでは形成が困難な幅０．１〜５μｍの微細なパターンを形成することができる。
前記下地の表面に、前記密着層を形成する領域以外を被覆するフォトレジスト層を形成 する工程と、
前記密着層を形成する材料を真空蒸着法又はスパッタリング法によって被着させ、前記密着 層を形成する工程と、
前記フォトレジスト層を除去し、前記密着層以外の前記密着層形成材料の堆積物を除 去する工程と、
前記オーミック接触層の形成領域を除いて、少なくとも、前記密着層を形成する領域 以外を被覆する第２のフォトレジスト層を、前記下地表面に形成する工程と、
前記オーミック接触層を形成する材料を真空蒸着法又はスパッタリング法によって被着させ 、前記オーミック接触層を形成する工程と、
前記第２のフォトレジスト層を除去し、前記オーミック接触層以外の前記オーミック 接触層形成材料の堆積物を除去する工程と
を有し、リフトオフ法を２回行うのがよい。リフトオフ法は、エッチング法によるパターニングが難しい、金などの材料からなる薄膜のパターニングに好適に用いられ、めっき法などでは形成が困難な幅０．１〜５μｍの微細なパターンを形成することができる。
また、前記オーミック接触層を真空蒸着法又はスパッタリング法によって形成するに際し、前記下地に対して相対的に斜め方向の位置に蒸着源を配置して、前記密着層の表面に前記オーミック接触層を形成する工程を有するのがよい。これによって、前記密着層の側面への蒸着を効果的に行うことができる。
この際、前記下地をプラネタリー機構を備えた支持体（プラネタリー治具）に装着して、前記オーミック接触層を形成するのがよい。この方法では、支持体の中心軸から外れた位置に前記下地を支持し、支持体を中心軸のまわりに公転させながら、前記下地を下地の中心軸のまわりに自転させる。自公転させるので、膜厚分布がよくなるとともに、蒸着材の入射角度が前記下地の自転につれて変化するので、前記密着層の側面への蒸着などに有効である。
次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
実施の形態１
実施の形態１は、主として請求項１及び２に記載した半導体装置、及び請求項１０〜１４に記載した半導体装置の製造方法に関わる例として、有機ＦＥＴ及びその製造方法について説明する。
実施の形態１は、主として請求項１及び２に記載した半導体装置、及び請求項１０〜１４に記載した半導体装置の製造方法に関わる例として、有機ＦＥＴ及びその製造方法について説明する。
図１は、実施の形態１に基づく有機ＦＥＴ１０の構造を示す部分断面図（ａ）およびその一部の拡大図（ｂ）である。有機ＦＥＴ１０では、高濃度にドープされたシリコン基板１はゲート電極を兼ねており、その一方の主面に酸化シリコンからなるゲート絶縁膜２が形成されている。そして前記下地であるゲート絶縁膜２の上に、ソース電極３およびドレイン電極４が形成され、前記半導体層として、ペンタセンなどの有機半導体材料からなる有機半導体層５が、ソース電極３およびドレイン電極４に接して、電極上および電極間に連続的に設けられている。
そして、ソース電極３およびドレイン電極４は、それぞれ、密着層３ａおよび４ａと、オーミック接触層３ｂおよび４ｂとの２層構造によって形成されており、密着層３ａおよび４ａの側面の一部分が、ゲート絶縁膜２の表面からその上部にかけて、オーミック接触層３ｂおよび４ｂによって被覆されている。
この構造によれば、密着層３ａおよび４ａの厚さが制限されることがないので、所望の厚さを有し、ゲート絶縁膜２に対する密着性と機械的強度を十分に備えた密着層３ａおよび４ａを形成することができ、電極３および４全体をゲート絶縁膜２の上に確実に固定することができる。
また、前述したように、電流通路６は、有機半導体層５のうち、ゲート電極１に近い、ゲート絶縁膜２との界面近傍の領域に薄く形成されるが、図１（ｂ）に示すように、オーミック接触層３ｂおよび４ｂは、それぞれ、この電流通路６とソース電極３およびドレイン電極４との接触域７および８において、密着層３ａおよび４ａを被覆している。このため、接触域７および８において、有機半導体層５に対して良好なオーミック接触を形成するとともに、密着層３ａおよび４ａの酸化を防止することができ、電極３および４と有機半導体層５との間の接触抵抗の低減を実現することができる。
以上の結果として、有機ＦＥＴ１０では、金、白金及びパラジウムなど、ゲート絶縁膜２との密着性は悪いが、有機半導体層５とのオーミック接触性に優れた材料からなるオーミック接触層３ｂおよび４ｂを効果的に設けることができ、電気的性能が向上する。また、密着層３ａおよび４ａを形成する材料は、クロム、チタン及びニッケルの単体金属又は合金など、ゲート絶縁膜２とオーミック接触層３ｂおよび４ｂとの両方に密着性の良い材料であればよく、有機半導体層５との接触性などを考慮することなしに選択できる。また、電気的性能を維持したまま、ソース電極３及び／又はレイン電極４の大部分を、クロムなどの金属で形成し、金などの希少な金属の使用を必要最小限に抑えることもできる。
なお、オーミック接触層３ｂおよび４ｂの厚さ（高さ）は、密着層３ａおよび４ａの厚さの如何に関わりなく、電流通路６の厚さ、例えば３ｎｍ以上あればよい。また、オーミック接触層３ｂおよび４ｂは、ゲート絶縁膜２に密着している必要はない。
図２は、有機ＦＥＴ１０のソースおよびドレイン電極の全体構造を示す平面図である。ソース電極３およびドレイン電極４は、くし形電極の形状にパターニングされており、有機半導体層５はくし形電極３と４の全体を被覆するように形成されている。ソース電極３およびドレイン電極４をくし形電極にすることで、有機半導体層５が形成する電流通路６の断面積が増加し、移動度の小さい有機半導体層５であっても、十分な大きさのドレイン電流を得ることができる。ソース電極３およびドレイン電極４は、接続部１１および１２において、電源等の他の回路部品に接続される。なお、図１（ａ）の断面図は、図２中、Ａ−Ａ線で示した位置における有機ＦＥＴ１０の断面図である。
図３と図４とは、実施の形態１に基づく有機ＦＥＴ１０の作製工程の一部を示すフロー図である。
まず、図３（ａ）に示すように、高濃度にドープしたシリコン基板１を用意する。シリコン基板１は、ゲート電極をも兼ねている。シリコン基板１の一方の主面に熱酸化法などによって、酸化シリコンからなるゲート絶縁膜２を形成し、その上に塗布法などによってフォトレジスト層５１を形成する。
次に、図３（ｂ）に示すように、コンタクト露光装置を用いたフォトリソグラフィによってフォトレジスト層５１をパターニングして、密着層３ａおよび４ａを形成する領域以外を被覆するパターンにパターニングされたフォトレジスト層５２を形成する。密着層３ａおよび４ａを形成する領域は、図２に示したくし形電極の形状に対応する。
次に、図３（ｃ）に示すように、真空蒸着法などの物理的成膜法（ＰＶＤ法）によって、クロム、チタン及びニッケルの単体金属又は合金など、ゲート絶縁膜２に対する密着性に優れた材料からなる密着材料層５３を全面に形成する。
次に、図３（ｄ）に示すように、現像処理によってフォトレジスト層５２を除去する。このとき、フォトレジスト層５２の上に堆積していた密着材料層５３も取り除かれ、ゲート絶縁膜２に密着して形成されていた密着層３ａおよび４ａのみが残される。
図３（ａ）〜（ｄ）を用いて示したリフトオフ法は、エッチング法によるパターニングが難しい材料からなる薄膜のパターニングに好適に用いられ、めっき法などでは形成が困難な幅０．１〜５μｍの微細なパターンを形成することができる。密着材料層５３を形成する方法としては、物理的成膜法（ＰＶＤ法）がよく、具体的には真空蒸着法やスパッタリング法、とりわけ真空蒸着法がよい。真空蒸着法などの物理的成膜法によって密着材料層５３を形成すれば、めっき法などの化学的方法に比べて、純度が高く、表面の平坦性が良好な密着材料層５３を形成することができる。また、真空蒸着法によれば、装置構成を工夫することによって、フォトレジスト層５２の側面に堆積する密着材料層５３の量を制御できるメリットがある。
次に、図３（ｅ）に示すように、再び塗布法などによってフォトレジスト層５４を形成する。
次に、図４（ｆ）に示すように、コンタクト露光装置を用いたフォトリソグラフィによってフォトレジスト層５４をパターニングして、オーミック接触層３ｂおよび４ｂを形成する領域以外を被覆するようにパターニングされたフォトレジスト層５５を形成する。
次に、図４（ｇ）に示すように、真空蒸着法などのＰＶＤ法によって、金、白金及びパラジウムなど、有機半導体層５とのオーミック接触性に優れた材料からなるオーミック接触材料層５６を全面に形成する。
次に、図４（ｈ）に示すように、現像処理によってフォトレジスト層５５を除去する。このとき、フォトレジスト層５５の上に堆積していたオーミック接触材料層５６も取り除かれ、密着層３ａおよび４ａに密着して形成されていたオーミック接触層３ｂおよび４ｂのみが残される。
図３（ｅ）〜図４（ｈ）に示した工程で再びリフトオフ法を用いる。前述したように、リフトオフ法は、金など、エッチング法によるパターニングが難しい材料からなる薄膜のパターニングに好適に用いられ、幅０．１〜５μｍの微細なパターンを形成することができる。オーミック接触材料層５６を形成する方法としては、真空蒸着法やスパッタリング法などのＰＶＤ法、とりわけ真空蒸着法がよい。真空蒸着法などのＰＶＤ法によってオーミック接触材料層５６を形成すれば、めっき法などの化学的方法に比べて、純度が高く、表面の平坦性が良好なオーミック接触材料層５６を形成することができる。また、真空蒸着法によれば、装置構成を工夫することによって、フォトレジスト層５２の側面に堆積する密着材料層５３の量を制御できるメリットがある。
次に、図４（ｉ）に示すように、くし形電極の形状に形成されたソース電極３およびドレイン電極４の全体を被覆するように、有機半導体層５を形成する。有機半導体層５は、例えば、有機半導体材料がペンタセンやオリゴチオフェンなどの低分子量化合物であれば、抵抗加熱式の蒸着源を用いた蒸着法により形成し、有機半導体材料がポリチオフェンやポリフルオレンなどの高分子量化合物であれば、溶媒に溶かし、溶液をスピンコート法やキャピラリーコート法で塗布した後、溶媒を蒸発させることによって形成する。
以上のように、本実施の形態によれば、フォトレジスト層５１および５４に形成するパターンを変えてリフトオフ法を２回繰り返すことによって、２層構造のソース電極３およびドレイン電極４を有する有機ＦＥＴ１０を作製することができる。この方法によれば、エッチング法で作製することが難しい、金などの材料からなる電極パターンを、簡易な工程によって生産性よく形成することができる。また、特許文献１で用いられているめっき法では形成が困難な幅０．１〜５μｍの微細で、かつ、純度が高く、表面の平坦性に優れた金属膜からなる電極パターンを形成することができる。
実施の形態２
実施の形態２は、主として請求項１及び３に記載した半導体装置、及びその製造方法に関わる例である。本実施の形態は、オーミック接触層の形状のみが実施の形態１と異なっているので、以下、実施の形態１との相違点に重点を置いて説明する。
実施の形態２は、主として請求項１及び３に記載した半導体装置、及びその製造方法に関わる例である。本実施の形態は、オーミック接触層の形状のみが実施の形態１と異なっているので、以下、実施の形態１との相違点に重点を置いて説明する。
図５は、実施の形態２に基づく有機ＦＥＴ２０の構造を示す部分断面図である。有機ＦＥＴ２０でも、ソース電極２３およびドレイン電極２４は、有機ＦＥＴ１０と同様、くし形電極の形状にパターニングされている。図５は、図１（ａ）の有機ＦＥＴ１０の部分断面図に相当する位置における断面図である。
有機ＦＥＴ２０では、有機ＦＥＴ１０と同様、高濃度にドープされたシリコン基板１はゲート電極を兼ねており、その一方の主面に酸化シリコンからなるゲート絶縁膜２が形成されている。そしてゲート絶縁膜２の上に、ソース電極２３およびドレイン電極２４が形成され、ペンタセンなどの有機半導体材料からなる有機半導体層２５が、ソース電極２３およびドレイン電極２４に接して、電極上および電極間に連続的に設けられている。
そして、ソース電極２３およびドレイン電極２４は、それぞれ、密着層２３ａおよび２４ａと、オーミック接触層２３ｂおよび２４ｂとの２層構造によって形成されているが、実施の形態１と異なり、密着層２３ａおよび２４ａの側面全体と上面の一部分が、オーミック接触層２３ｂおよび２４ｂによって被覆されている。
この構造によれば、密着層２３ａおよび２４ａの厚さ（高さ）に無関係に、オーミック接触層２３ｂおよび２４ｂの厚さ（高さ）を設定できる。よって、密着層２３ａおよび２４ａの厚さに無関係に、所定の厚さ（高さ）のオーミック接触層２３ｂおよび２４ｂを設け、電流通路６の断面全体がオーミック接触層２３ｂおよび２４ｂと確実にオーミック接触するようにすることができる。また、実施の形態１に比べて、密着層２３ａおよび２４ａをオーミック接触層２３ｂおよび２４ｂで被覆する割合が増大しているので、半導体層２５に対して良好なオーミック接触を形成する効果や、密着層２３ａおよび２４ａの酸化を防止する効果が向上する。
図６は、実施の形態２に基づく有機ＦＥＴ２０の作製工程の一部を示すフロー図である。実施の形態１の図３（ａ）〜（ｅ）に示した工程までは同じであるので図示を省略し、相違点のある、図４（ｆ）〜（ｉ）に相当する図６（ｊ）〜（ｍ）の工程のみを示した。
まず、図３（ａ）〜（ｄ）に示した工程によって、密着層３ａおよび４ａと同様に密着層２３ａおよび２４ａを形成した後、図３（ｅ）に示した工程でフォトレジスト層５４を形成する。次に、図６（ｊ）に示すように、コンタクト露光装置を用いたフォトリソグラフィによってフォトレジスト層５４をパターニングして、オーミック接触層２３ｂおよび２４ｂを形成する領域以外を被覆するようにパターニングされたフォトレジスト層５７を形成する。
次に、図６（ｋ）に示すように、真空蒸着法などのＰＶＤ法によって、金、白金及びパラジウムなど、有機半導体層２５とのオーミック接触性に優れた材料からなるオーミック接触材料層５８を全面に形成する。
次に、図６（ｌ）に示すように、現像処理によってフォトレジスト層５７を除去する。このとき、フォトレジスト層５７の上に堆積していたオーミック接触材料層５８も取り除かれ、密着層２３ａおよび２４ａに密着して形成されていたオーミック接触層２３ｂおよび２４ｂのみが残される。
次に、図６（ｍ）に示すように、くし形電極の形状に形成されたソース電極２３およびドレイン電極２４の全体を被覆するように、有機半導体層２５を蒸着法または塗布法などによって形成する。
このように、オーミック接触層２３ｂおよび２４ｂを形成する領域が、オーミック接触層３ｂおよび４ｂを形成する領域に比べ拡大しているのに対応して、フォトレジスト層５７が被覆する領域を、図４（ｆ）に示したフォトレジスト層５５が被覆する領域に比べやや縮小している点を除いて、有機ＦＥＴ１０と全く同様にして、有機ＦＥＴ２０を作製することができる。
以上に説明したように、本実施の形態は、オーミック接触層の形状が実施の形態１と異なっている点を除いて実施の形態１と共通しているので、共通点に関しては実施の形態１と同様の作用効果が得られるのは言うまでもない。
すなわち、本実施の形態の半導体装置の構造によれば、密着層２３ａおよび２４ａの厚さが制限されることがないので、所望の厚さを有し、ゲート絶縁膜２に対する密着性と機械的強度を十分に備えた密着層２３ａおよび２４ａを形成することができ、電極２３および２４全体をゲート絶縁膜２の上に確実に固定することができる。
また、図５からわかるように、オーミック接触層２３ｂおよび２４ｂは、それぞれ、この電流通路とソース電極２３およびドレイン電極２４との接触域において、密着層２３ａおよび２４ａを被覆している。このため、接触域において、有機半導体層５に対して良好なオーミック接触を形成するとともに、密着層２３ａおよび２４ａの酸化を防止することができ、電極２３および２４と有機半導体層２５との間の接触抵抗の低減を実現することができる。
以上の結果として、有機ＦＥＴ２０では、金、白金及びパラジウムなど、ゲート絶縁膜２との密着性は悪いが、有機半導体層２５とのオーミック接触性に優れた材料からなるオーミック接触層２３ｂおよび２４ｂを効果的に設けることができ、電気的性能が向上する。また、密着層２３ａおよび２４ａを形成する材料は、クロム、チタン及びニッケルの単体金属又は合金など、ゲート絶縁膜２とオーミック接触層２３ｂおよび２４ｂとの両方に密着性の良い材料であればよく、有機半導体層５との接触性などを考慮することなしに選択できる。また、電気的性能を維持したまま、ソース電極３及び／又はレイン電極４の大部分を、クロムなどの金属で形成し、金などの希少な金属の使用を必要最小限に抑えることもできる。
また、本実施の形態の半導体装置の製造方法によれば、フォトレジスト層５１および５４に形成するパターンを変えてリフトオフ法を２回繰り返すことによって、２層構造のソース電極３およびドレイン電極４を有する有機ＦＥＴ１０を作製することができる。この方法によれば、エッチング法では作製できない、金などの材料からなる電極パターンを、簡易な工程によって生産性よく形成することができる。また、特許文献１で用いられているめっき法では形成が困難な幅０．１〜５μｍの微細で、かつ、純度が高く、表面の平坦性に優れた電極パターンを形成することができる。
実施の形態３
実施の形態３は、主として請求項１及び４に記載した半導体装置、及びその製造方法に関わる例である。本実施の形態は、オーミック接触層の形状のみが実施の形態１と異なっているので、以下、実施の形態１との相違点に重点を置いて説明する。
実施の形態３は、主として請求項１及び４に記載した半導体装置、及びその製造方法に関わる例である。本実施の形態は、オーミック接触層の形状のみが実施の形態１と異なっているので、以下、実施の形態１との相違点に重点を置いて説明する。
図７は、実施の形態３に基づく有機ＦＥＴ３０の構造を示す部分断面図である。有機ＦＥＴ３０でも、ソース電極３３およびドレイン電極３４は、有機ＦＥＴ１０と同様、くし形電極の形状にパターニングされている。図７は、図１（ａ）の有機ＦＥＴ１０の部分断面図に相当する位置における断面図である。
有機ＦＥＴ３０では、有機ＦＥＴ１０と同様、高濃度にドープされたシリコン基板１はゲート電極を兼ねており、その一方の主面に酸化シリコンからなるゲート絶縁膜２が形成されている。そしてゲート絶縁膜２の上に、ソース電極３３およびドレイン電極３４が形成され、ペンタセンなどの有機半導体材料からなる有機半導体層３５が、ソース電極３３およびドレイン電極３４に接して、電極上および電極間に連続的に設けられている。
そして、ソース電極３３およびドレイン電極３４は、それぞれ、密着層３３ａおよび３４ａと、オーミック接触層３３ｂおよび３４ｂとの２層構造によって形成されているが、実施の形態１と異なり、密着層３３ａおよび３４ａの全面が、オーミック接触層３３ｂおよび３４ｂによって被覆されている。
この構造によれば、密着層３３ａおよび３４ａの厚さ（高さ）に無関係に、オーミック接触層３３ｂおよび３４ｂの厚さ（高さ）を設定できる。よって、密着層３３ａおよび３４ａの厚さに無関係に、所定の厚さ（高さ）のオーミック接触層３３ｂおよび３４ｂを設け、電流通路６の断面全体がオーミック接触層３３ｂおよび３４ｂと確実にオーミック接触するようにすることができる。また、密着層３３ａおよび３４ａをオーミック接触層３３ｂおよび３４ｂで完全に被覆しているので、半導体層３５に対して良好なオーミック接触を形成する効果や、密着層３３ａおよび３４ａの酸化を防止する効果が最もよく発揮される。
図８は、実施の形態３に基づく有機ＦＥＴ３０の作製工程の一部を示すフロー図である。実施の形態１の図３（ａ）〜（ｅ）に示した工程までは同じであるので図示を省略し、相違点のある、図４（ｆ）〜（ｉ）に相当する図８（ｎ）〜（ｑ）の工程のみを示した。
まず、図３（ａ）〜（ｄ）に示した工程によって、密着層３ａおよび４ａと同様に密着層３３ａおよび３４ａを形成した後、図３（ｅ）に示した工程でフォトレジスト層５４を形成する。次に、図８（ｎ）に示すように、コンタクト露光装置を用いたフォトリソグラフィによってフォトレジスト層５４をパターニングして、オーミック接触層３３ｂおよび３４ｂを形成する領域以外を被覆するようにパターニングされたフォトレジスト層５９を形成する。
次に、図８（ｏ）に示すように、真空蒸着法などのＰＶＤ法によって、金、白金及びパラジウムなど、有機半導体層３５とのオーミック接触性に優れた材料からなるオーミック接触材料層６０を全面に形成する。
次に、図８（ｐ）に示すように、現像処理によってフォトレジスト層５９を除去する。このとき、フォトレジスト層５９の上に堆積していたオーミック接触材料層６０も取り除かれ、密着層３３ａおよび３４ａに密着して形成されていたオーミック接触層３３ｂおよび３４ｂのみが残される。
次に、図８（ｑ）に示すように、くし形電極の形状に形成されたソース電極３３およびドレイン電極３４の全体を被覆するように、有機半導体層３５を蒸着法または塗布法などによって形成する。
このように、オーミック接触層３３ｂおよび３４ｂを形成する領域が、オーミック接触層３ｂおよび４ｂを形成する領域に比べ拡大しているのに対応して、フォトレジスト層５９が被覆する領域を、図４（ｆ）に示したフォトレジスト層５５が被覆する領域に比べ縮小している点を除いて、有機ＦＥＴ１０と全く同様にして、有機ＦＥＴ３０を作製することができる。
図９は、実施の形態３の変形例に基づく有機ＦＥＴの作製工程の一工程を示す断面図である。この変形例では、まず、ゲート絶縁膜２が形成されたシリコン基板１に、図３（ａ）と（ｂ）に示した工程によって、パターニングされたフォトレジスト層５２を形成する。次に、真空チャンバ内の基板ホルダ６１にシリコン基板１を装着し、シリコン基板１の正面に配置した蒸着源６２を用いて、密着材料を真空蒸着して密着層３６ａを形成する。次に、オーミック接触層３６ｂを真空蒸着によって形成するが、この際、シリコン基板１に対して斜め方向の位置に蒸着源６３を配置して、密着層３６ａの表面にオーミック接触材料を斜め方向から真空蒸着し、オーミック接触層３６ｂを形成する。オーミック接触層３６ｂの蒸着は、必要なら、例えば図９の６３（Ａ）および６３（Ｂ）で示すように、蒸着源６３の位置を変えて複数回行う。このようにして、密着層３６ａの正面ばかりではなく、所定の側面にもオーミック接触材料を効果的に蒸着することができる。成膜後、図３（ｄ）と同様にして、現像処理によってフォトレジスト層５２を除去する。このとき、フォトレジスト層５２の上に堆積していた密着材料層およびオーミック接触材料層も取り除かれ、ゲート絶縁膜２に密着して形成されていた密着層３６ａおよびオーミック接触層３６ｂのみが残される。
図１０は、実施の形態３の他の変形例に基づく有機ＦＥＴの作製工程の一工程を示す断面図である。この変形例では、蒸着源７２の位置は固定し、代わりにシリコン基板１の向きを変化させる。すなわち、上記と同様、ゲート絶縁膜２とフォトレジスト層５２とが形成されたシリコン基板１を、基板の向きを変化させる機構を備えた基板ホルダ７１に装着し、密着材料を真空蒸着して密着層３６ａを形成する際には、シリコン基板１を蒸着源７２に対し正対させて行い、オーミック接触材料を真空蒸着してオーミック接触層３６ｂを形成する際には、シリコン基板１を蒸着源７２の正面から斜め向きに傾けて支持して行う。成膜後は、上記と同様、現像処理によってフォトレジスト層５２を除去し、ゲート絶縁膜２に密着して形成されている密着層３６ａおよびオーミック接触層３６ｂのみを残す。
図１１は、上記の他の変形例に基づく有機ＦＥＴの作製工程で用いるのに好適なプラネタリー治具の構造を示す説明図である。この治具では、公転機構８４の中心軸から外れた位置に設けられた基板ホルダ８１にシリコン基板１を支持し、公転機構８４によって基板ホルダ８１を中心軸のまわりに公転させながら、シリコン基板１を基板ホルダ８１の中心軸のまわりに自転させる。自公転させるので、膜厚分布がよくなるとともに、蒸着材の入射角度が基板ホルダ８１の自転につれて変化するので、密着層３６ａの側面へオーミック接触材料を蒸着するのに有効である。
上述した実施の形態３の変形例は、真空蒸着法によって成膜する例を示したが、これに限られるものではなく、スパッタリング法によって成膜するのもよい。
以上に説明したように、本実施の形態は、オーミック接触層の形状のみが実施の形態１と異なっている点を除いて実施の形態１と共通しているので、共通点に関しては実施の形態１と同様の作用効果が得られるのは言うまでもない。
すなわち、本実施の形態の半導体装置の構造によれば、密着層３３ａおよび３４ａの厚さが制限されることがないので、所望の厚さを有し、ゲート絶縁膜２に対する密着性と機械的強度を十分に備えた密着層３３ａおよび３４ａを形成することができ、電極３３および３４全体をゲート絶縁膜２の上に確実に固定することができる。
また、図７からわかるように、オーミック接触層３３ｂおよび３４ｂは、それぞれ、この電流通路とソース電極３３およびドレイン電極３４との接触域において、密着層３３ａおよび３４ａを被覆している。このため、接触域において、有機半導体層３５に対して良好なオーミック接触を形成するとともに、密着層３３ａおよび３４ａの酸化を防止することができ、電極３３および３４と有機半導体層３５との間の接触抵抗の低減を実現することができる。
以上の結果として、有機ＦＥＴ３０では、金、白金及びパラジウムなど、ゲート絶縁膜２との密着性は悪いが、有機半導体層３５とのオーミック接触性に優れた材料からなるオーミック接触層３３ｂおよび３４ｂを効果的に設けることができ、電気的性能が向上する。また、密着層３３ａおよび３４ａを形成する材料は、クロム、チタン及びニッケルの単体金属又は合金など、ゲート絶縁膜２とオーミック接触層３３ｂおよび３４ｂとの両方に密着性の良い材料であればよく、有機半導体層３５との接触性などを考慮することなしに選択できる。また、電気的性能を維持したまま、ソース電極３３及び／又はレイン電極３４の大部分を、クロムなどの金属で形成し、金などの希少な金属の使用を必要最小限に抑えることもできる。
また、本実施の形態の半導体装置の製造方法によれば、フォトレジスト層５１および５４に形成するパターンを変えてリフトオフ法を２回繰り返すことによって、２層構造のソース電極３３およびドレイン電極３４を有する有機ＦＥＴ３０を作製することができる。この方法によれば、エッチング法では作製できない、金などの材料からなる電極パターンを、簡易な工程によって生産性よく形成することができる。また、特許文献１で用いられているめっき法では形成が困難な幅０．１〜５μｍの微細で、かつ、純度が高く、表面の平坦性に優れた電極パターンを形成することができる。
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
例えば、実施の形態１〜３ではシリコン基板がゲート電極を兼用しており、くし形のソース電極およびドレイン電極全体に連続的に有機半導体層が設けられている例のみを示したが、これに限るものではない。すなわち、通常のＦＥＴがそうであるように、ゲート電極は基板とは別個に基板上に設けられるものであってよく、有機半導体層もソース電極およびドレイン電極の間にパターニングして設けられていてよい。
本発明の有機半導体パターン及び有機半導体層のパターニング方法、有機半導体装置及びその製造方法、並びに表示装置は、種々の電子回路、特にディスプレイのアクティブマトリックス回路などのスイッチング素子として広く用いられている薄膜トランジスタ（ＴＦＴ）などの半導体装置及びその製造方法として用いられ、その低コスト化や、プラスチック等の耐熱性のないフレキシブルな基板への適用などの新規な用途の開発に貢献することができる。
１…高濃度にドープされたシリコン基板（ゲート電極）、２…ゲート絶縁膜、
３…ソース電極、３ａ…密着層、３ｂ…オーミック接触層、４…ドレイン電極、
４ａ…密着層、４ｂ…オーミック接触層、５…有機半導体層、６…電流通路、
７、８…接触域、１０、２０、３０…有機ＦＥＴ、１１、１２…接続部、
２３、３３…ソース電極、２３ａ、３３ａ…密着層、
２３ｂ、３３ｂ…オーミック接触層、２４、３４…ドレイン電極、
２４ａ、３４ａ…密着層、２４ｂ、３４ｂ…オーミック接触層、
２５、３５…有機半導体層、３６ａ…密着層、３６ｂ…オーミック接触層、
５１…フォトレジスト層、５２…パターニングされたフォトレジスト層、
５３…密着材料層、５４…フォトレジスト層、
５５、５７、５９…パターニングされたフォトレジスト層、
５６、５８、６０…オーミック接触材料層、６１…基板ホルダ、６２、６３…蒸着源、
７１…基板ホルダ、７２…蒸着源、８１…基板ホルダ、８２…蒸着源、８３…シャッタ、８４…公転機構、８５…自転機構、８６…真空チャンバ、
１０１…高濃度にドープされたシリコン基板（ゲート電極）、
１０２…ゲート絶縁膜、１０３…ソース電極、１０３ａ…密着層（クロム層）、
１０３ｂ…オーミック接触層（金層）、１０４…ドレイン電極、
１０４ａ…密着層（クロム層）、１０４ｂ…オーミック接触層（金層）、
１０５…有機半導体層、１０６…電流通路（チャネル）、
１０７、１０８…密着層の側面、１１０…有機ＦＥＴ、１２０…シリコン基板、
１２１…ゲート電極、１２２…ゲート絶縁膜、１２３…ソース電極、
１２３ａ…密着層（クロム層）、１２３ｂ…オーミック接触層（金層）、
１２４…ドレイン電極、１２４ａ…密着層（クロム層）、
１２４ｂ…オーミック接触層（金層）、１２５…有機半導体層、
１２６…電流通路（チャネル）、１３０…有機ＦＥＴ
３…ソース電極、３ａ…密着層、３ｂ…オーミック接触層、４…ドレイン電極、
４ａ…密着層、４ｂ…オーミック接触層、５…有機半導体層、６…電流通路、
７、８…接触域、１０、２０、３０…有機ＦＥＴ、１１、１２…接続部、
２３、３３…ソース電極、２３ａ、３３ａ…密着層、
２３ｂ、３３ｂ…オーミック接触層、２４、３４…ドレイン電極、
２４ａ、３４ａ…密着層、２４ｂ、３４ｂ…オーミック接触層、
２５、３５…有機半導体層、３６ａ…密着層、３６ｂ…オーミック接触層、
５１…フォトレジスト層、５２…パターニングされたフォトレジスト層、
５３…密着材料層、５４…フォトレジスト層、
５５、５７、５９…パターニングされたフォトレジスト層、
５６、５８、６０…オーミック接触材料層、６１…基板ホルダ、６２、６３…蒸着源、
７１…基板ホルダ、７２…蒸着源、８１…基板ホルダ、８２…蒸着源、８３…シャッタ、８４…公転機構、８５…自転機構、８６…真空チャンバ、
１０１…高濃度にドープされたシリコン基板（ゲート電極）、
１０２…ゲート絶縁膜、１０３…ソース電極、１０３ａ…密着層（クロム層）、
１０３ｂ…オーミック接触層（金層）、１０４…ドレイン電極、
１０４ａ…密着層（クロム層）、１０４ｂ…オーミック接触層（金層）、
１０５…有機半導体層、１０６…電流通路（チャネル）、
１０７、１０８…密着層の側面、１１０…有機ＦＥＴ、１２０…シリコン基板、
１２１…ゲート電極、１２２…ゲート絶縁膜、１２３…ソース電極、
１２３ａ…密着層（クロム層）、１２３ｂ…オーミック接触層（金層）、
１２４…ドレイン電極、１２４ａ…密着層（クロム層）、
１２４ｂ…オーミック接触層（金層）、１２５…有機半導体層、
１２６…電流通路（チャネル）、１３０…有機ＦＥＴ
Claims (23)
- ゲート電極とゲート絶縁膜とが設けられた下地の表面にソース電極及びドレイン電極が形成され、このソース電極とドレイン電極とに連接して少なくともこれらの電極間の前記下地表面に半導体層が形成され、前記ソース電極と前記ドレイン電極との間における前記半導体層の電流通路の導電性が前記ゲート電極の電位によって制御される半導体装置において、
前記ソース電極及び前記ドレイン電極が、
前記下地との密着性のよい単体金属又は合金からなり、主面全体が前記下地表面に接 して形成されている密着層と、
少なくとも前記電流通路との接触域において前記密着層を被覆し、前記半導体層とオ ーミック接触を形成するオーミック接触層と
からなることを特徴とする、半導体装置。 - 前記密着層の側面の一部分が、前記下地表面からその上部にかけて前記オーミック接触層によって被覆されている、請求項１に記載した半導体装置。
- 前記密着層の側面の全てが前記オーミック接触層によって被覆されている、請求項１に記載した半導体装置。
- 前記密着層の全面が前記オーミック接触層によって被覆されている、請求項１に記載した半導体装置。
- 前記密着層が前記ゲート絶縁膜に接して形成されている、請求項１に記載した半導体装置。
- 電界効果トランジスタとして構成されている、請求項１に記載した半導体装置。
- 前記半導体層が有機半導体材料からなる、請求項１に記載した半導体装置。
- 前記密着層がチタン、クロム及びニッケルからなる群の中から選ばれた少なくとも１種の金属からなる、請求項１に記載した半導体装置。
- 前記オーミック接触層が金、白金及びパラジウムからなる群の中から選ばれた少なくとも１種の金属からなる、請求項１に記載した半導体装置。
- 請求項１に記載した半導体装置の製造方法であって、
前記下地の表面に前記密着層を所定のパターンに形成する工程と、
少なくとも前記電流通路との接触域において前記密着層を被覆する前記オーミック接 触層を、前記半導体層とオーミック接触を形成する材料の物理的成膜法によって形成す る工程と、
前記密着層と前記オーミック接触層とからなる前記ソース電極及び前記ドレイン電極 とに連接して、少なくともこれらの電極間の前記下地表面に前記半導体層を形成する工 程と
を有する、半導体装置の製造方法。 - 前記オーミック接触層を真空蒸着法又はスパッタリング法によって形成する、請求項１０に記載した半導体装置の製造方法。
- 前記密着層を真空蒸着法又はスパッタリング法によって形成する、請求項１０に記載した半導体装置の製造方法。
- 前記下地の表面に、前記密着層を形成する領域以外を被覆するフォトレジスト層を形 成する工程と、
前記密着層を形成する材料を真空蒸着法又はスパッタリング法によって被着させ、前 記密着層を形成する工程と、
前記フォトレジスト層を除去し、前記密着層以外の前記密着層形成材料の堆積物を除 去する工程と、
前記オーミック接触層の形成領域を除いて、少なくとも、前記密着層を形成する領域 以外を被覆する第２のフォトレジスト層を、前記下地表面に形成する工程と、
前記オーミック接触層を形成する材料を真空蒸着法又はスパッタリング法によって被 着させ、前記オーミック接触層を形成する工程と、
前記第２のフォトレジスト層を除去し、前記オーミック接触層以外の前記オーミック 接触層形成材料の堆積物を除去する工程と
を有する、請求項１０に記載した半導体装置の製造方法。 - 前記下地表面からその上部にかけて、前記密着層の側面の一部分を前記オーミック接触層によって被覆する、請求項１３に記載した半導体装置の製造方法。
- 前記密着層の側面の全てを前記オーミック接触層によって被覆する、請求項１３に記載した半導体装置の製造方法。
- 前記密着層の全面を前記オーミック接触層によって被覆する、請求項１３に記載した半導体装置の製造方法。
- 前記オーミック接触層を真空蒸着法又はスパッタリング法によって形成するに際し、前記下地に対して相対的に斜め方向の位置に蒸着源を配置して、前記密着層の表面に前記オーミック接触層を形成する工程を有する、請求項１６に記載した半導体装置の製造方法。
- 前記下地をプラネタリ（自公転）機構を備えた支持体に装着して、前記オーミック接触層を形成する、請求項１７に記載した半導体装置の製造方法。
- 前記密着層を前記ゲート絶縁膜に接して形成する、請求項１０に記載した半導体装置の製造方法。
- 電界効果トランジスタを製造する、請求項１０に記載した半導体装置の製造方法。
- 前記半導体層を、有機半導体材料を用いて形成する、請求項１０に記載した半導体装置の製造方法。
- 前記密着層を、チタン、クロム及びニッケルからなる群の中から選ばれた少なくとも１種の金属を用いて形成する、請求項１０に記載した半導体装置の製造方法。
- 前記オーミック接触層を、金、白金及びパラジウムからなる群の中から選ばれた少なくとも１種の金属を用いて形成する、請求項１０に記載した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2004331475A JP4706236B2 (ja) | 2004-11-16 | 2004-11-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2004331475A JP4706236B2 (ja) | 2004-11-16 | 2004-11-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006147613A true JP2006147613A (ja) | 2006-06-08 |
| JP4706236B2 JP4706236B2 (ja) | 2011-06-22 |
Family
ID=36626982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004331475A Expired - Fee Related JP4706236B2 (ja) | 2004-11-16 | 2004-11-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4706236B2 (ja) |
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| US10699907B2 (en) | 2015-09-24 | 2020-06-30 | Fujifilm Corporation | Organic thin film transistor and method for manufacturing organic thin film transistor |
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| Publication number | Publication date |
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| JP4706236B2 (ja) | 2011-06-22 |
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| RD13 | Notification of appointment of power of sub attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
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|
| A521 | Request for written amendment filed |
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|
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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