WO2014208442A1 - 薄膜トランジスタ - Google Patents

薄膜トランジスタ Download PDF

Info

Publication number
WO2014208442A1
WO2014208442A1 PCT/JP2014/066267 JP2014066267W WO2014208442A1 WO 2014208442 A1 WO2014208442 A1 WO 2014208442A1 JP 2014066267 W JP2014066267 W JP 2014066267W WO 2014208442 A1 WO2014208442 A1 WO 2014208442A1
Authority
WO
WIPO (PCT)
Prior art keywords
film transistor
thin film
drain electrode
source electrode
conductive layer
Prior art date
Application number
PCT/JP2014/066267
Other languages
English (en)
French (fr)
Inventor
福島　康守
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US14/899,774 priority Critical patent/US20160141531A1/en
Publication of WO2014208442A1 publication Critical patent/WO2014208442A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes

Definitions

  • the present invention relates to a thin film transistor, and more particularly to a thin film transistor including an organic semiconductor layer as a semiconductor layer.
  • a thin film transistor is provided as a switching element for each pixel which is the minimum unit of an image.
  • an inorganic semiconductor material is mainly used, such as an oxide semiconductor such as amorphous silicon, polysilicon, or indium gallium zinc oxide.
  • an organic thin film transistor (also referred to as an organic thin film transistor) including an organic semiconductor layer formed of an organic semiconductor material has been proposed. Since this organic thin film transistor can be formed at a low temperature (below 200 ° C.), the selectivity of the substrate is improved, and the organic semiconductor layer can be formed using a coating process. Can be reduced. In addition, due to the flexibility of organic materials (such as organic semiconductors and organic insulating films) constituting the device, it is also suitable for flexible display devices.
  • organic materials such as organic semiconductors and organic insulating films
  • the metal material When using a P-type organic semiconductor layer to form a good ohmic contact, the metal material has a work function close to the HOMO (Highest Occupied Molecular Orbital) level (up to 5 eV) of the organic semiconductor material. It is desirable to form a source electrode and a drain electrode using As such a metal material, platinum, nickel, gold, palladium or the like is desirable.
  • the metal when using an N-type organic semiconductor film to form a good ohmic contact, the metal has a work function close to the LUMO (Lowest Unoccupied Molecular Orbital) level (up to 3 eV) of the organic semiconductor material. It is desirable to form a source electrode and a drain electrode using a material. As such a metal material, magnesium, neodymium, calcium, strontium and the like are desirable.
  • the metal that forms ohmic contact such as platinum, nickel, gold, and palladium has a problem that the adhesion with the base member such as the substrate or the insulating layer is insufficient, and the source electrode, the drain electrode, and the base member It is required to improve the adhesion.
  • a thin film transistor provided with an adhesive layer having good adhesion to the base member in order to improve the adhesion between the source and drain electrodes and the base member is disclosed in, for example, Japanese Patent Application Laid-Open No. 2006-147613 (Patent Document 1). Japanese Laid-Open Patent Publication No. 2006-59896 (Patent Document 2).
  • the organic thin film transistor disclosed in Patent Document 1 is formed so as to face each other on a gate electrode formed on a substrate, a gate insulating layer formed on the substrate so as to cover the gate electrode, and the gate insulating layer.
  • the organic semiconductor layer has a channel region formed between the source electrode and the drain electrode, and the source electrode and the drain electrode have good adhesion to the gate insulating layer and are formed on the gate insulating layer.
  • An adhesion layer and an ohmic contact layer formed on the gate insulating layer so as to cover the side surface of the adhesion layer located on the channel region side while being in contact with the channel region are included.
  • the organic thin film transistor disclosed in Patent Document 2 is different in structure of the source electrode and the drain electrode from the thin film transistor disclosed in Patent Document 1, and contacts the gate insulating layer of the source electrode and the drain electrode.
  • the whole area of the part is constituted by an adhesion layer.
  • the source electrode and the drain electrode have good adhesion to the gate insulating layer, the adhesion layer formed on the gate insulating layer, the conductive layer and the ohmic contact layer formed on the adhesion layer, including.
  • the ohmic contact layer contacts the side surface of the conductive layer located on the channel side and contacts the adhesion layer.
  • the adhesion layer constituting most of the source electrode and the drain electrode is formed of a metal having a considerably high electrical resistance, such as titanium, chromium, or nickel.
  • a metal is not considered to be a material that is sufficiently suitable for reducing the electrical resistance. For this reason, in the organic thin-film transistor disclosed in Patent Document 1, there is a concern that it is difficult to realize high-speed driving.
  • the film thickness of the adhesion layer is 1 to 3 nm, but such film thickness control is very difficult. Even if the adhesion layer having such a film thickness can be successfully formed, there is a concern that the adhesion to the substrate and the mechanical strength cannot be sufficiently ensured.
  • the ohmic contact layer formed on the adhesion layer does not function sufficiently, and the contact resistance between the source and drain electrodes and the organic semiconductor layer There is a concern that it will increase.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an organic thin film transistor capable of improving the adhesion of the source electrode and the drain electrode to the base and realizing high-speed driving. There is.
  • a thin film transistor in a first aspect, includes a substrate having a main surface, a gate electrode provided on the main surface, and a gate insulating layer provided on the main surface so as to cover the gate electrode. And a source electrode and a drain electrode that face each other on the gate insulating layer and that each overlap with the gate electrode through the gate insulating layer, and the source electrode and the drain electrode And an organic semiconductor layer provided so as to cover the portion of the gate insulating layer located between the source electrode and the drain electrode.
  • the organic semiconductor layer includes a channel region formed so as to overlap the gate electrode between the source electrode and the drain electrode.
  • the source electrode and the drain electrode are stacked on the first conductive layer and have a lower electrical resistance than the first conductive layer, and the first conductive layer improves adhesion to the gate insulating layer.
  • the third conductive layer includes a first contact surface in contact with the gate insulating layer, and a second contact surface in contact with the side surface of the first conductive layer and the side surface of the second conductive layer located on the channel region side.
  • the third conductive layer has a side surface of the first conductive layer and a side of the second conductive layer facing away from the side where the gate insulating layer is located. It is preferable that a portion extending along the side surface and a portion extending along the gate insulating layer toward the side opposite to the side on which the first conductive layer is located.
  • a thin film transistor is a substrate having a main surface, a source electrode and a drain electrode provided on the main surface so as to face each other, and between the source electrode and the drain electrode.
  • An organic semiconductor layer provided so as to cover the portion of the substrate located on the source electrode and from the source electrode to the drain electrode, and to cover the source electrode, the drain electrode, and the organic semiconductor layer
  • a gate insulating layer provided on the main surface, at least part of the source electrode and the drain electrode, and between the source electrode and the drain electrode via the gate insulating layer on the gate insulating layer.
  • a gate electrode provided so as to overlap with the organic semiconductor layer located.
  • the organic semiconductor layer includes a channel region provided so as to overlap the gate electrode between the source electrode and the drain electrode.
  • the source electrode and the drain electrode are a first conductive layer that improves adhesion to the substrate, and a second conductive layer that is stacked on the first conductive layer and has an electric resistance lower than that of the first conductive layer.
  • a third conductive layer provided on the channel region side of the first conductive layer and the second conductive layer and in ohmic contact with the organic semiconductor layer.
  • the third conductive layer includes a first contact surface in contact with the main surface of the substrate, a second contact surface in contact with a side surface of the first conductive layer located on the channel region side and a side surface of the second conductive layer. And have.
  • the third conductive layer is formed on the side surface of the first conductive layer and the side surface of the second conductive layer toward the side opposite to the side where the substrate is located. It is preferable that a portion extending along the substrate and a portion extending along the substrate toward the side opposite to the side where the first conductive layer is located are preferable.
  • the third conductive layer bulges in a direction away from the boundary between the first contact surface and the second contact surface. It is preferable.
  • an organic thin film transistor capable of improving the adhesion of the source electrode and the drain electrode to the base and realizing high-speed driving.
  • FIG. 4 is a schematic sectional view taken along line IV-IV shown in FIG. 3.
  • FIG. 3 shows the state of the insulating substrate after passing through the 1st process of the gate electrode formation process in the manufacturing process of the thin-film transistor substrate shown in FIG. 1, a gate insulating layer formation process, and a source electrode and a drain electrode formation process.
  • FIG. 1 It is a figure which shows 3A process of the source electrode and drain electrode formation process in the manufacturing process of the thin-film transistor substrate shown in FIG.
  • FIG. 12 It is a schematic sectional drawing of the thin-film transistor substrate which comprises the thin-film transistor which concerns on Embodiment 3 of this invention.
  • FIG. 12 shows the state of a source electrode at the time of curving the thin-film transistor substrate shown in FIG. 12, an organic thin film semiconductor layer, and a gate insulating layer.
  • FIG. 1 It is a figure which shows the 3B process of the source electrode and drain electrode formation process in the manufacturing process of the thin-film transistor substrate shown in FIG.
  • FIG. 1 It is a figure which shows the 3C process of the source electrode and drain electrode formation process in the manufacturing process of the thin-film transistor substrate shown in FIG. It is a figure which shows the 4C process of the source electrode and drain electrode formation process in the manufacturing process of the thin-film transistor substrate shown in FIG. It is a figure which shows the state of the insulating substrate after passing through the organic-semiconductor-layer formation process, the gate insulating layer formation process, the gate electrode formation process, and the planarization film formation process in the manufacturing process of the thin-film transistor substrate shown in FIG. It is a schematic sectional drawing of the thin-film transistor substrate which comprises the thin-film transistor substrate which concerns on Embodiment 5 of this invention.
  • FIG. 1 shows the 3C process of the source electrode and drain electrode formation process in the manufacturing process of the thin-film transistor substrate shown in FIG.
  • FIG. 1 It is a figure which shows the 4C process of the source electrode and drain electrode formation process in the manufacturing process of the thin-film transistor substrate shown in FIG.
  • FIG. 25 is a diagram showing a second D process of a source electrode and drain electrode formation process in the manufacturing process of the thin film transistor substrate shown in FIG. 24. It is a figure which shows the 3D process of the source electrode and drain electrode formation process in the manufacturing process of the thin-film transistor substrate shown in FIG. It is a schematic sectional drawing which shows the thin-film transistor substrate which comprises the thin-film transistor which concerns on Embodiment 6 of this invention.
  • FIG. 28 is a diagram showing a 2E step of a source electrode and drain electrode formation step in the manufacturing process of the thin film transistor substrate shown in FIG. 27.
  • FIG. 28 is a diagram showing a 3E process of a source electrode and drain electrode formation process in the manufacturing process of the thin film transistor substrate shown in FIG. 27.
  • FIG. 28 is a diagram showing a 4E step of a source electrode and drain electrode formation step in the manufacturing process of the thin film transistor substrate shown in FIG. 27. It is a figure which shows the 5E process of the source electrode and drain electrode formation process in the manufacturing process of the thin-film transistor substrate shown in FIG.
  • FIG. 1 is a diagram illustrating a liquid crystal display device including a thin film transistor substrate including the thin film transistor according to the present embodiment.
  • FIG. 2 is a diagram for explaining a main configuration of the liquid crystal display device and the thin film transistor substrate shown in FIG.
  • FIG. 3 is a schematic plan view of the thin film transistor substrate shown in FIG.
  • FIG. 4 is a schematic cross-sectional view along the line IV-IV shown in FIG.
  • the liquid crystal display device 1 and the thin film transistor substrate 2 according to the present embodiment will be described with reference to FIGS.
  • the liquid crystal display device 1 includes a liquid crystal display panel 10, a polarizing plate 7 provided on one main surface of the liquid crystal display panel 10, and the liquid crystal display panel 10.
  • the polarizing plate 6 provided in the other main surface and the backlight unit 8 which irradiates light toward the liquid crystal display panel 10 are provided.
  • the liquid crystal display panel 10 is provided between the thin film transistor substrate 2 disposed on the backlight unit 8 side, the counter substrate 3 disposed on the thin film transistor substrate 2, and the thin film transistor substrate 2 and the counter substrate 3.
  • the liquid crystal layer 5 is provided with a sealing material 4 provided in an annular shape for adhering the thin film transistor substrate 2 and the counter substrate 3 to each other and enclosing the liquid crystal layer 5 between the thin film transistor substrate 2 and the counter substrate 3.
  • the counter substrate 3 includes a transparent substrate such as a glass substrate, a color filter (not shown) formed on the main surface disposed on the liquid crystal layer 5 side, and a counter electrode (not shown) formed on the color filter. including.
  • An alignment film for aligning the liquid crystal constituting the liquid crystal layer 5 is provided on the counter electrode.
  • the liquid crystal display device 1 includes a control unit 13 that controls driving of a liquid crystal display panel 10 that displays image information and the like, and a source driver 11 and a gate driver that operate based on signals from the control unit 13. 12.
  • the source driver 11 and the gate driver 12 are drive circuits that drive a plurality of pixels provided on the liquid crystal display panel 10 side in units of pixels. Outside the effective display area A of the liquid crystal display panel 10, the source driver 11 is connected to a plurality of signal wirings 15 via a plurality of source terminals 53 a (see FIG. 3) provided on the thin film transistor substrate 2. The driver 12 is connected to a plurality of scanning wirings 14 via a plurality of gate terminals 53b (see FIG. 3) provided on the thin film transistor substrate 2.
  • the thin film transistor substrate 2 intersects a plurality of scanning lines 14 provided so as to extend in parallel to each other on an insulating substrate 19 (see FIG. 4), and the scanning lines 14.
  • a plurality of signal wirings 15 provided so as to extend in parallel to each other in a direction to be aligned, a thin film transistor 17 provided in the vicinity of a portion where the scanning wiring 14 and the signal wiring 15 intersect, and the thin film transistor 17
  • a passivation film 51 (see FIG. 4) provided to cover, a planarization film 52 (see FIG. 4) provided to cover the passivation film 51, and provided in a matrix on the planarization film 52;
  • a plurality of pixel electrodes 53 respectively connected to the thin film transistor 17.
  • an alignment film (not shown) for aligning the liquid crystal constituting the liquid crystal layer 5 is provided.
  • the thin film transistor 17 includes a gate electrode 20, a source electrode 30, and a drain electrode 40.
  • the gate electrode 20 is connected to the scanning wiring 14, the source electrode 30 is connected to the signal wiring 15, and the pixel electrode 53 is connected to the drain electrode 40 through the contact hole C.
  • the scanning wiring 14 is connected to the gate terminal 53 b, and the signal wiring 15 is connected to the relay wiring 14 a through the contact hole Ca provided in the gate insulating layer 21. It is connected to the terminal 53a.
  • the light transmittance of the liquid crystal layer 5 is adjusted by changing the alignment state of the liquid crystal layer 5 based on the magnitude of the voltage applied to the liquid crystal layer 5. Is displayed.
  • the thin film transistor 17 includes an insulating substrate 19 having a main surface 19a, a gate electrode 20 provided on the main surface 19a, and a main surface 19a of the insulating substrate 19 so as to cover the gate electrode 20.
  • the drain electrode 40 and the organic semiconductor layer provided so as to cover the gate insulating layer 21 located between the source electrode 30 and the drain electrode 40 and straddle the source electrode 30 to the drain electrode 40 50.
  • the organic semiconductor layer 50 includes a channel region Ch1 formed so as to overlap the gate electrode 20 between the source electrode 30 and the drain electrode 40.
  • the source electrode 30 has a first conductive layer 31, a second conductive layer 32, and a third conductive layer 33.
  • the drain electrode 40 includes a first conductive layer 41, a second conductive layer 42, and a third conductive layer 43.
  • the first conductive layers 31 and 41 are formed on the gate insulating layer 21 and are made of a material having good adhesion to the gate insulating layer 21 as a base layer.
  • Examples of the material constituting the first conductive layers 31 and 41 include metals such as Ti, TiN, and TaN.
  • the second conductive layers 32 and 42 are stacked on the first conductive layers 31 and 41 and are formed of a material whose electric resistance is lower than that of the first conductive layer 31.
  • Examples of the material constituting the second conductive layers 32 and 42 include metals that are relatively inexpensive and have low electrical resistance, such as Cu, Al, W, and Mo.
  • the third conductive layer 33 is formed on the channel region Ch1 side of the first conductive layer 31 and the second conductive layer 32, and is formed of a material that forms a good ohmic contact with the organic semiconductor layer 50.
  • the third conductive layer 33 As a material constituting the third conductive layer 33, when a p-type organic semiconductor is used for the organic semiconductor layer 50, a metal such as platinum, nickel, gold, cobalt, palladium, silver, copper, and molybdenum is adopted. When an n-type organic semiconductor is used for the organic semiconductor layer 50, strontium, calcium, neodymium, magnesium, hafnium, barium, or the like can be used.
  • the third conductive layers 33 and 43 have a substantially rectangular parallelepiped shape, the first contact surfaces 33a and 43a in contact with the gate insulating layer 21, the side surfaces of the first conductive layers 31 and 41 located on the channel region Ch1 side, and the second contact surfaces 33a and 43a. And second contact surfaces 33b and 43b that contact the side surfaces of the conductive layers 32 and.
  • a P-type or N-type organic semiconductor layer is used as the organic semiconductor layer 50.
  • the material for the P-type organic semiconductor layer include pentacene, pentacene derivatives, polythiophene, phthalocyanine, poly (2,5-bis (3-alkylthiophen-2-yl) thieno [3,2-b] thiophene) (PBTTT ) Etc. can be used.
  • PBTTT poly (2,5-bis (3-alkylthiophen-2-yl) thieno [3,2-b] thiophene) Etc.
  • a material for the N-type organic semiconductor layer for example, a perylene diimide derivative, a fullerene, a fullerene derivative, or the like can be used.
  • the third conductive layers 33 and 43 capable of reducing the contact resistance with the organic semiconductor layer 50 can be disposed adjacent to the channel region Ch1 of the organic semiconductor layer 50.
  • the effect of reducing the contact resistance between the semiconductor layer 50 and the source electrode 30 and the drain electrode 40 can be further enhanced.
  • the second conductive layers 32 and 42 occupying most of the source electrode 30, the drain electrode 40, and the signal wiring 15 are made of the above-described relatively inexpensive metal having low electric resistance, so that the manufacturing cost can be reduced. At the same time, the high-speed driving of the thin film transistor 17 can be realized.
  • the source electrode and the drain electrode are formed. It becomes possible to improve the adhesiveness to the base.
  • FIG. 5 is a view showing a state of the insulating substrate after the first step of the gate electrode forming step, the gate insulating layer forming step, and the source electrode and drain electrode forming step in the manufacturing process of the thin film transistor substrate shown in FIG.
  • It is. 6 to 8 are views showing the second to fourth steps of the source electrode and drain electrode forming step in the manufacturing process of the thin film transistor substrate shown in FIG.
  • FIGS. 5 to 8 a method of manufacturing the thin film transistor substrate 2 including the thin film transistor 17 according to the present embodiment will be described.
  • the insulating substrate 19 after the first step of the gate electrode forming step, the gate insulating layer forming step, and the source electrode and drain electrode forming step was formed on the insulating substrate 19.
  • the gate electrode 20, the gate insulating layer 21 formed on the insulating substrate 19 so as to cover the gate electrode 20, and the gate insulating layer 21 are provided so as to face each other.
  • a part of the source electrode and a part of the drain electrode (first conductive layers 31, 41, second conductive layers 32, 42) provided so as to at least partially overlap the gate electrode 20.
  • the first step of the gate electrode forming step, the gate insulating layer forming step, and the source electrode and drain electrode forming step will be described.
  • a laminated film of a Ti film and an Al film is formed on the main surface 19a of the insulating substrate 19 such as a glass substrate or a plastic substrate, for example, by sputtering.
  • the film structure of the gate electrode 20 can be a laminated film of Ti (upper layer) / Al / Ti (lower layer) having a thickness of 30 nm / 200 nm / 5 nm from the upper layer.
  • the thickness and material of the metal film constituting the laminated film are not limited to the above.
  • the film thickness of Al may be about 100 nm to 400 nm, or a relatively inexpensive metal with low electrical resistance such as Cu, W, or Mo may be used instead of Al.
  • the film thickness may be about 5 nm to 30 nm, and the adhesiveness to the insulating substrate 19 (underlayer) such as TaN or TiN may be used instead of the single layer Ti. A good laminated film may be used. Further, in the upper Ti layer, for example, the film thickness can be set to about 30 nm to 100 nm.
  • a photosensitive resin film is applied to the entire insulating substrate 19 on which the gate electrode film is formed by spin coating, and then the photosensitive resin film is exposed and developed to form a resist pattern.
  • the resist pattern is immersed and removed in a stripping solution to remove the gate electrode 20 and the scanning wiring on the main surface 19a of the insulating substrate 19. 14 and the relay wiring 14a are formed.
  • Ti When wet etching is performed on the gate electrode film, Ti can be etched using an HF or oxidant etchant, and Al can be etched using a mixture of phosphoric acid, nitric acid, and acetic acid. It can be etched.
  • the pattern formation method of the gate electrode is not limited to the above method, and a printing method, an electroplating method, an electroless plating method or the like using a conductive paste can be employed.
  • the material for forming the plastic substrate examples include polyethylene terephthalate resin, polyethylene resin, naphthalate resin, polyether sulfone resin, polypropylene resin, polycarbonate resin, and polyester. It is preferable to use a material such as a resin. By using such a material, the light weight, flexibility, and transparency of the thin film transistor substrate 2 can be improved.
  • the gate electrode may be formed with a plastic substrate placed over a glass substrate.
  • ⁇ Gate insulation layer formation process Subsequently, for example, an organic insulating material such as polyimide, polystyrene, or polyvinylphenol is applied to the entire insulating substrate 19 on which the gate electrode 20 is formed, and the temperature is about 100 to 150 ° C. By baking and volatilizing the solvent, a gate insulating film is formed to a thickness of about 100 nm to 1000 nm so as to cover the gate electrode 20.
  • an organic insulating material such as polyimide, polystyrene, or polyvinylphenol is applied to the entire insulating substrate 19 on which the gate electrode 20 is formed, and the temperature is about 100 to 150 ° C.
  • a gate insulating film is formed to a thickness of about 100 nm to 1000 nm so as to cover the gate electrode 20.
  • a patterned resist is formed on the gate insulating film by a photolithography method, and the gate insulating film is wet-etched or dry-etched, whereby the above-described gate terminal portion and source terminal portion and the gate driver and source driver are formed.
  • An opening is formed so that can be connected to each other.
  • An opening is also formed in the vicinity of the source terminal so that the signal wiring 15 and the relay wiring 14a can be electrically connected.
  • an ultraviolet-sensitive organic insulating material may be used as a material for the gate insulating film, and the opening may be formed by performing development after exposure through a photomask.
  • the entire insulating substrate 19 on which the gate insulating layer 21 is formed is formed on the entire insulating substrate 19 by, for example, a sputtering method, a CVD method, a vacuum evaporation method, or the like.
  • a stacked film of a conductive film and a second conductive film is formed.
  • the first conductive film for example, Ti which is a metal having good adhesion to the gate insulating layer 21 can be used, and the thickness thereof can be about 5 nm. Further, Cu having a low electrical resistance can be used as the second conductive film, and the thickness thereof can be about 200 nm.
  • the thickness of the first conductive film and the second conductive film is not limited to the above.
  • the thickness can be about 5 nm to 30 nm
  • the thickness can be about 100 to 400 nm. it can.
  • the materials of the first conductive film and the second conductive film are not limited to Ti and Cu.
  • a photosensitive resin film is applied by spin coating, and then the photosensitive resin film is exposed and developed to form a resist pattern.
  • the first conductive layers 31 and 41 are removed by immersing and removing the resist pattern in a stripping solution.
  • the second conductive layers 32 and 42 and the signal wiring 15 are formed.
  • Ti can be etched using an HF-based or oxidant-based etchant, and Cu is a hydrogen peroxide-based etchant. Can be used for etching.
  • the pattern forming method of the first conductive layer and the second conductive layer is not limited to the above method, and a printing method, an electroplating method, an electroless plating method or the like using a conductive paste can be employed.
  • FIG. 6 is a diagram showing a second step of the source electrode and drain electrode forming step.
  • a photosensitive resin film is applied by spin coating, and then the photosensitive resin film is exposed and developed.
  • a resist pattern 60 is formed so as to cover a region other than the region where the third conductive layer is formed.
  • FIG. 7 is a diagram showing a third step of the source electrode and drain electrode forming step.
  • the third step of the source electrode and drain electrode formation step the entire insulating substrate 19 on which the resist pattern 60 is formed so as to cover the region other than the region where the third conductive layer is formed is formed.
  • the third conductive film 61 is formed by sputtering, CVD, vacuum deposition, or the like.
  • the film thickness of the third conductive film 61 can be about 100 nm to 400 nm.
  • a metal such as platinum, nickel, gold, cobalt, palladium, silver, copper, and molybdenum is employed.
  • an n-type organic semiconductor strontium, calcium, neodymium, magnesium, hafnium, barium, or the like can be used.
  • FIG. 8 is a diagram showing a fourth step of the source electrode and drain electrode forming step.
  • the insulating substrate 19 on which the third conductive film 61 is formed is removed from the stripping solution in order to remove the resist pattern 60.
  • a lift-off process of immersing in the resist pattern 60 is performed, and the unnecessary third conductive film 61 laminated on the resist pattern 60 is removed simultaneously with the resist pattern 60.
  • the third conductive layers 33 and 43 are formed at predetermined positions on the gate insulating layer 21, and the source electrode 30 and the drain electrode 40 are formed on the gate insulating layer 21.
  • the third conductive layers 33 and 43 are formed in contact with the side surfaces of the first conductive layers 31 and 41 and the side surfaces of the second conductive layers 32 and 42 in the direction in which the source electrode 30 and the drain electrode 40 are arranged. .
  • Organic semiconductor layer formation process for example, the above-described organic semiconductor material such as TIPS pentanecene is applied to the entire insulating substrate 19 on which the source electrode 30 and the drain electrode 40 are formed, and the temperature is about 100 to 150 ° C. for several minutes to several tens of minutes.
  • the organic semiconductor material is patterned by photolithography or the like. Accordingly, the source electrode 30, the drain electrode 40, and the gate insulating layer are covered so as to cover at least a part of the source electrode 30 and the drain electrode 40 and the gate insulating layer 21 positioned between the source electrode 30 and the drain electrode 40.
  • An organic semiconductor layer 50 is formed on 21.
  • the film thickness of the organic semiconductor layer 50 can be about 20 nm to 80 nm.
  • a passivation film 51 made of is formed with a thickness of about 0.2 to 1.0 ⁇ m.
  • an ultraviolet-sensitive organic insulating film is applied to the entire insulating substrate 19 on which the passivation film 51 is formed by spin coating or slit coating to a thickness of about 1.0 ⁇ m to 3.0 ⁇ m and baked. To form a film.
  • the planarizing film 52 is patterned by developing the organic insulating film after exposing it through a photomask.
  • contact holes C for connecting the pixel electrodes 53 and the drain electrodes 40 are provided by performing wet etching or dry etching on the passivation film 51 using the patterned planarization film 52 as a mask.
  • the thin film transistor substrate 2 according to the present embodiment can be manufactured by forming the pixel electrode described above.
  • the flexible thin film transistor substrate can be formed as it is or by separating the plastic film substrate from the glass substrate. Obtainable.
  • FIG. 9 is a schematic cross-sectional view of a thin film transistor substrate including the thin film transistor according to the present embodiment.
  • a thin film transistor substrate 2A including the thin film transistor 17A according to the present embodiment will be described with reference to FIG.
  • the thin film transistor substrate 2A according to the present embodiment has a third conductive layer 33A of the source electrode 30A and the drain electrode 40A in the thin film transistor 17A, as compared with the thin film transistor substrate 2 according to the first embodiment.
  • the shape of 43A is different, and the other configurations are substantially the same.
  • the third conductive layers 33A and 43A located on the channel region Ch1 side are shaped to bulge in a direction away from the boundary between the first contact surfaces 33a and 43a and the second contact surfaces 33b and 43b. (Sidewall shape). More specifically, the third conductive layers 33A and 43A located on the channel region Ch1 side are gradually located on the channel region Ch1 side toward the insulating substrate 19 along the normal direction of the insulating substrate 19.
  • the first conductive layers 31 and 41 and the second conductive layers 32 and 42 have curved surfaces that are curved so that the distance from the side surfaces increases.
  • the third conductive layers 33A and 43A are positioned on the first contact surfaces 33a and 43a in contact with the gate insulating layer 21 and the channel region Ch1 side.
  • the first conductive layers 31 and 41 and the second conductive layers 32 and 42 are in contact with the side surfaces of the first conductive layers 31 and 41 and the second conductive layers 32 and 42.
  • FIG. 10 and FIG. 11 are diagrams showing the 2A process and the 3A process of the source electrode and drain electrode forming process in the manufacturing process of the thin film transistor substrate shown in FIG. With reference to FIGS. 10 and 11, a method of manufacturing thin film transistor substrate 2A according to the present embodiment will be described.
  • the manufacturing method of the thin film transistor substrate 2A according to the present embodiment is different from the manufacturing method of the thin film transistor substrate 2 according to the first embodiment in the source electrode and drain electrode forming steps, and the other steps are substantially the same. It is.
  • the source electrode and drain electrode formation step in the method of manufacturing thin film transistor substrate 2A according to the present embodiment is replaced with the second step to the fourth step of the source electrode and drain electrode formation step in the first embodiment. , Having a second A step and a third A step.
  • the first embodiment is performed in the first step of the gate electrode forming step, the gate insulating layer forming step, and the source electrode and drain electrode forming step.
  • the gate electrode 20, the gate insulating layer 21, the first conductive layers 31 and 41, and the second conductive layers 32 and 42 are formed on the insulating substrate 19 by performing the same process as in the method for manufacturing the thin film transistor substrate according to FIG.
  • the third conductive film 61A is formed by sputtering, CVD, vacuum deposition, or the like.
  • the film thickness of the third conductive film 61 can be about 100 nm to 400 nm.
  • the vertical direction of the insulating substrate 19 is used to improve the film formation coverage on the side surfaces of the first conductive layers 31 and 41 and the side surfaces of the second conductive layers 32 and 42.
  • the third conductive film 61A may be formed from an oblique direction with an angle with respect to the first conductive film 61A.
  • side surfaces of the first conductive layers 31 and 41 and the second conductive layers 32 and 42 are formed by anisotropic etching using a dry etching method in the 3A step of the source electrode and drain electrode forming step.
  • Side wall-shaped third conductive layers 33A and 43A are formed.
  • the source electrode 30A and the drain electrode 40A are formed on the gate insulating layer.
  • the third conductive layers 33A and 43A can be formed by self-alignment by performing anisotropic dry etching on the third conductive film 61A.
  • a 3rd conductive layer can be formed with sufficient accuracy, without receiving alignment accuracy.
  • the photolithography process can be omitted, a thin film transistor can be easily manufactured and its manufacturing cost can be reduced.
  • the case where the third conductive layers 33A and 43A are formed only by dry etching is exemplified, but the present invention is not limited to this, and by performing both dry etching and wet etching on the third conductive film 61A.
  • the third conductive layers 33A and 43A may be formed.
  • the third conductive film 61A is dry-etched so that the third conductive film 61A covers the gate insulating layer 21, the first conductive layers 31, 41, and the second conductive layers 32, 42 thinly. Thereafter, the unnecessary third conductive film 61A remaining on the gate insulating layer 21 and the second conductive layers 32 and 42 is preferably removed by wet etching. Thereby, damage (damage) to the gate insulating film surface due to dry etching can be suppressed.
  • the thin film transistor 17A according to the present embodiment can be manufactured by performing the same process as the manufacturing method of the thin film transistor according to the first embodiment in the organic semiconductor layer forming step.
  • the thin film transistor substrate 2A according to the present embodiment is formed by performing the same process as the method for manufacturing the thin film transistor according to the first embodiment in the passivation film formation step and the planarization film formation step, thereby forming the pixel electrode. Can be manufactured.
  • FIG. 12 is a schematic cross-sectional view of a thin film transistor substrate including the thin film transistor according to the present embodiment.
  • FIG. 13 is a diagram illustrating a state of the source electrode, the organic thin film semiconductor layer, and the gate insulating layer when the thin film transistor substrate illustrated in FIG. 12 is curved. With reference to FIG. 12 and FIG. 13, a thin film transistor substrate 2B including the thin film transistor 17B according to the present embodiment will be described.
  • the thin film transistor substrate 2B according to the present embodiment has a third conductive layer 33B of the source electrode 30B and the drain electrode 40B in the thin film transistor 17B, as compared with the thin film transistor substrate 2 according to the first embodiment.
  • the shape of 43B is different, and the other configurations are substantially the same.
  • the third conductive layers 33B and 43B extend along the side surfaces of the first conductive layers 31 and 41 and the side surfaces of the second conductive layers 32 and 42 toward the side opposite to the side where the gate insulating layer 21 is located. And a portion extending along the gate insulating layer 21 toward the side opposite to the side on which the first conductive layers 31 and 41 are located.
  • the third conductive layers 33B and 43B can be prevented from floating from the gate insulating layer 21 when the thin film transistor substrate 2B is bent.
  • the third conductive layer having a rectangular parallelepiped shape different from the third conductive layers 33B and 43B according to the present embodiment is used as the side surfaces of the first conductive layers 31 and 41 and the second conductive layers 32 and 42, and the gate insulating layer 21.
  • the third conductive layer is made of a metal layer rather than the gate insulating layer 21 made of a resin layer. Since the conductive layers 32 and 42 are in close contact with the side surfaces of the conductive layers 32 and 42, there is a concern that stress is applied in a direction that lifts from the gate insulating layer 21.
  • the third conductive layer is lifted from the gate insulating layer, and mechanical stress is expected to be generated in the organic semiconductor layer each time, the mechanical strength is lowered, and the reliability is lowered. It is expected that this may lead to
  • the third conductive layers 33B and 43B are formed to extend in two directions, the metal constituting the third conductive layers 33B and 43B.
  • the ductility and malleability of the material can be fully exhibited.
  • the thin film transistor substrate 2B is curved in a convex shape, it follows the curved first conductive layers 31, 41, second conductive layers 32, 42 and the gate insulating layer 21.
  • the third conductive layers 33B and 43B are deformed.
  • the operation of the thin film transistor 17B can be further stabilized.
  • the thickness along the normal direction of the insulating substrate 19 in the portion extending along the gate insulating layer 21 in the third conductive layers 33B and 43B on the channel region side extends along the gate insulating layer 21.
  • Existing length position on the side opposite to the side surface of the first conductive layers 31, 41 in the portion extending along the gate insulating layer 21 from the side surface of the first conductive layers 31, 41 positioned on the channel region Ch1 side
  • the distance is 1/3 or less of the distance to the end portion. In this case, the floating of the third conductive layers 33B and 43B as described above can be further suppressed.
  • the thin film transistor 17B according to the present embodiment can achieve substantially the same effect as the thin film transistor 17 according to the first embodiment, and is a case where the thin film transistor substrate is bent into a convex shape. However, the operation of the thin film transistor 17B can be stabilized.
  • FIGS. 14 to 17 are diagrams showing steps 2B to 5B of the source electrode and drain electrode forming step in the manufacturing process of the thin film transistor substrate shown in FIG. A method for manufacturing the thin film transistor substrate 2B according to the present embodiment will be described with reference to FIGS.
  • the manufacturing method of the thin film transistor substrate 2B according to the present embodiment differs from the manufacturing method of the thin film transistor substrate 2 according to the first embodiment in the steps of forming the source electrode and the drain electrode, and the other steps are almost the same. It is.
  • the source electrode and drain electrode formation step in the method of manufacturing thin film transistor substrate 2B according to the present embodiment is replaced with the second step to the fourth step of the source electrode and drain electrode formation step in the first embodiment. And 2B to 5B.
  • the first embodiment is performed in the first step of the gate electrode forming step, the gate insulating layer forming step, and the source electrode and drain electrode forming step.
  • the gate electrode 20, the gate insulating layer 21, the first conductive layers 31 and 41, and the second conductive layers 32 and 42 are formed on the insulating substrate 19 by performing the same process as in the method for manufacturing the thin film transistor substrate according to FIG.
  • the entire insulating substrate 19 on which the first conductive layers 31 and 41 and the second conductive layers 32 and 42 are formed for example, the third conductive film 61B is formed by sputtering, CVD, vacuum evaporation, or the like.
  • the third conductive film 61B has a thickness equal to or less than the thickness of the organic semiconductor layer 50 (see FIG. 12), the controllability of the thickness, the adhesion to the gate insulating layer 21, and the mechanical properties. It is preferable that the film be formed to have a thickness of about 5 nm to 50 nm so that the desired strength is maintained.
  • the vertical direction of the insulating substrate 19 is used to improve the film formation coverage on the side surfaces of the first conductive layers 31 and 41 and the side surfaces of the second conductive layers 32 and 42.
  • the third conductive film 61B may be formed from an oblique direction with an angle with respect to the first conductive film 61B.
  • a photosensitive resin film or the like is formed on the entire insulating substrate 19 on which the third conductive film 61B is formed by spin coating.
  • a resist is applied and then baked.
  • the thickness of the resist film 62 formed after baking is thinner than that in the photolithography process, and is preferably about 200 nm to 600 nm.
  • the third conductive layers 33B and 43B of the third conductive film 61B are supported by anisotropic etching using a dry etching method.
  • a sidewall-shaped resist film 62 is formed so as to cover the portion.
  • oxygen, CF4, CHF3, or the like is used as an etching gas, and the pressure in the etching processing chamber is preferably 1 Torr to 1 mTorr.
  • the method for etching the resist film 62 is not limited to the dry etching method, and both the dry etching method and the wet etching method may be used. After the resist film 62 is dry etched, the wet etching is performed. Also good.
  • the third conductive film 61B is wetted using the sidewall-shaped resist film 62 as a mask so as to cover portions of the third conductive film 61B corresponding to the third conductive layers 33B and 43B. Etching is performed to pattern the third conductive film 61B. Thereafter, the sidewall-shaped resist film 62 is removed so as to contact the side surfaces of the first conductive layers 31 and 41 and the side surfaces of the second conductive layers 32 and 42 in the direction in which the source electrode 30 and the drain electrode 40 are arranged. Then, the third conductive layers 33B and 43B are formed.
  • the thin film transistor 17B according to the present embodiment can be manufactured by performing the same process as the thin film transistor manufacturing method according to the first embodiment.
  • the thin film transistor substrate 2B according to the present embodiment is formed by performing the same processing as in the thin film transistor manufacturing method according to the first embodiment in the passivation film forming step and the planarization film forming step, thereby forming the pixel electrode. Can be manufactured.
  • FIG. 18 is a schematic cross-sectional view of a thin film transistor substrate including the thin film transistor according to the present embodiment.
  • a thin film transistor substrate 2C including the thin film transistor 17C according to the present embodiment will be described with reference to FIG.
  • the thin film transistor substrate 2C according to the present embodiment is different from the thin film transistor substrate 2C according to the first embodiment in that the thin film transistor 17C has a top gate structure.
  • the thin film transistor 17C includes an insulating substrate 19 having a main surface 19a, a source electrode 30 and a drain electrode 40 provided to face each other on the main surface 19a, and a source electrode 30, an organic semiconductor layer 50 provided so as to cover a portion of the substrate 19 located between the drain electrode 40 and the source electrode 30 so as to straddle the drain electrode 40, the source electrode 30, and the drain electrode 40 and the organic semiconductor layer 50, a gate insulating layer 21 provided on the main surface 19 a, at least a part of the source electrode 30 and the drain electrode 40 on the gate insulating layer 21 via the gate insulating layer 21, and A gate provided so as to overlap with the organic semiconductor layer 50 located between the source electrode 30 and the drain electrode 40. And a gate electrode 20.
  • the organic semiconductor layer 50 includes a channel region Ch2 formed so as to overlap the gate electrode 20 between the source electrode 30 and the drain electrode 40.
  • the source electrode 30 has a first conductive layer 31, a second conductive layer 32, and a third conductive layer 33.
  • the drain electrode has a first conductive layer 41, a second conductive layer 42, and a third conductive layer 43.
  • the first conductive layers 31 and 41 are formed on the insulating substrate 19 and are formed of a material having good adhesion to the insulating substrate 19 as a base layer.
  • the second conductive layers 32 and 42 are stacked on the first conductive layers 31 and 41 and are formed of a material whose electric resistance is lower than that of the first conductive layer 31.
  • the third conductive layer 33 is formed on the channel region Ch2 side of the first conductive layer 31 and the second conductive layer 32, and is formed of a material that forms a good ohmic contact with the organic semiconductor layer 50.
  • the third conductive layers 33 and 43 have a substantially rectangular parallelepiped shape, the first contact surfaces 33a and 43a contacting the main surface of the insulating substrate 19, and the first conductive layers 31 and 41 located on the channel region Ch2 side.
  • the second contact surfaces 33b and 43b are in contact with the side surfaces and the side surfaces of the second conductive layers 32 and.
  • the thin film transistor 17C according to the present embodiment can obtain substantially the same effect as the thin film transistor 17 according to the first embodiment.
  • FIGS. 19 to 22 are views showing steps 1C to 4C of the source electrode and drain electrode forming step in the manufacturing process of the thin film transistor substrate shown in FIG.
  • FIG. 23 is a diagram showing the state of the insulating substrate after the organic semiconductor layer forming step, the gate insulating layer forming step, the gate electrode forming step, and the planarizing film forming step in the manufacturing process of the thin film transistor substrate shown in FIG. .
  • FIGS. 19 to 23 a method of manufacturing the thin film transistor substrate 2C including the thin film transistor 17C according to the present embodiment will be described.
  • the source electrode 30 and the drain electrode 40 are first formed on the insulating substrate 19.
  • the gate insulating layer 21 is formed, and then the gate electrode 20 is formed.
  • the method for forming the source electrode 30, the drain electrode 40, the organic semiconductor layer 50, the gate insulating layer 21, and the gate electrode 20 is substantially the same as that in the first embodiment, and thus detailed description thereof is omitted.
  • the first conductive material is entirely applied to the main surface 19a of the insulating substrate 19 by sputtering, CVD, vacuum deposition, or the like.
  • a film and a second conductive film are formed.
  • the first conductive layers 31 and 41 are formed on the insulating substrate 19, and the second conductive layers 32 and 42 are the first conductive layers 32 and 42. 1 formed on one conductive layer 31, 41.
  • signal wiring is also formed.
  • the entire insulating substrate 19 on which the first conductive layers 31, 41 and the second conductive layers 32, 42 are formed is formed.
  • a resist pattern 60 is formed so as to cover a region other than the region where the third conductive layer is formed by applying a photosensitive resin and exposing and developing the photosensitive resin.
  • the entire insulating substrate 19 on which the resist pattern 60 is formed is formed, for example, by sputtering, CVD, or vacuum.
  • a third conductive film 61 is formed by vapor deposition or the like.
  • the resist pattern 60 is removed and the third conductive layer 33 is removed by performing a lift-off process in which the insulating substrate 19 on which the third conductive film 61 is formed is immersed in a stripping solution. , 43 are formed. Thereby, the source electrode 30 and the drain electrode 40 are formed on the main surface of the insulating substrate 19.
  • the organic semiconductor material is applied to the entire insulating substrate 19 on which the source electrode 30 and the drain electrode 40 are formed and baked, and then the organic semiconductor material is patterned. Thereby, the organic semiconductor layer 50 is formed (organic semiconductor layer forming step).
  • an organic insulating material is applied to the entire insulating substrate 19 on which the organic semiconductor layer 50 is formed and then baked to form a gate insulating film.
  • the gate insulating film is patterned (gate insulating layer forming step). At this time, an opening is formed in the gate insulating layer so that the relay wiring and the signal wiring can be electrically connected.
  • a gate electrode film is formed on the entire insulating substrate 19 on which the gate insulating layer 21 is formed by sputtering, and the gate electrode 20 is patterned by patterning the gate electrode film into a predetermined shape by photolithography.
  • the scanning wiring 14 and the relay wiring 14a are formed (gate electrode forming step). Thereby, the thin film transistor 17C according to the present embodiment is manufactured.
  • a flattening film is formed by applying an ultraviolet-sensitive organic insulating film to the entire insulating substrate 19 on which the gate insulating layer 21 is formed, followed by baking. Thereafter, the planarizing film 52 is patterned (planarizing film forming step).
  • a contact hole C for connecting the pixel electrode 53 and the drain electrode 40 is provided by performing wet etching or dry etching on the gate insulating layer 21 using the patterned planarization film 52 as a mask.
  • the thin film transistor substrate 2C according to the present embodiment can be manufactured.
  • FIG. 24 is a schematic cross-sectional view of a thin film transistor substrate including the thin film transistor substrate according to the present embodiment.
  • a thin film transistor substrate 2D including the thin film transistor 17D according to the present embodiment will be described.
  • the thin film transistor substrate 2D according to the present embodiment has a third conductive layer 33A of the source electrode 30A and the drain electrode 40A in the thin film transistor 17C, as compared with the thin film transistor substrate 2C according to the fourth embodiment.
  • the shape of 43A is different, and the other configurations are substantially the same.
  • the third conductive layers 33A and 43A located on the channel region Ch2 side bulge out in a direction away from the boundary between the first contact surfaces 33a and 43a and the second contact surfaces 33b and 43b. It has a shape (side wall shape). More specifically, the third conductive layers 33A and 43A gradually move toward the insulating substrate 19 along the normal direction of the insulating substrate 19 and gradually move toward the channel region Ch2 side. 41 and the second conductive layers 32 and 42 have curved surfaces that curve so that the distance from the side surfaces increases.
  • the third conductive layers 33A and 43A are located on the first contact surfaces 33a and 43a in contact with the gate insulating layer 21 and the channel region Ch2 side.
  • the first conductive layers 31 and 41 and the second conductive layers 32 and 42 are in contact with the side surfaces of the first conductive layers 31 and 41 and the second conductive layers 32 and 42.
  • the thin film transistor 17D according to the present embodiment can obtain substantially the same effect as the thin film transistor 17C according to the fourth embodiment.
  • 25 and 26 are diagrams showing the 2D process and the 3D process of the source electrode and drain electrode forming process in the manufacturing process of the thin film transistor substrate shown in FIG. A method for manufacturing the thin film transistor substrate 2D according to the present embodiment will be described with reference to FIGS.
  • the manufacturing method of the thin film transistor substrate 2D according to the present embodiment is different from the manufacturing method of the thin film transistor substrate 2C according to the fourth embodiment in the source electrode and drain electrode forming steps, and the other steps are substantially the same. It is.
  • the source electrode and drain electrode formation step in the method of manufacturing the thin film transistor substrate 2D according to the present embodiment is changed from the 2C step to the 4C step of the source electrode and drain electrode formation step in the fourth embodiment. , Having a second D step and a third D step.
  • the second and third D steps of the source electrode and drain electrode forming step in the method of manufacturing the thin film transistor substrate 2D according to the present embodiment are the source electrode and the drain electrode in the method of manufacturing the thin film transistor substrate 2A according to the second embodiment. Since it is substantially the same as the 2A process and 3A process of a formation process, it abbreviate
  • the same process as the method of manufacturing the thin film transistor substrate according to the fourth embodiment is performed in step 1C of the source electrode and drain electrode forming step.
  • the first conductive layers 31 and 41 and the second conductive layers 32 and 42 are formed on the insulating substrate 19.
  • the first conductive layers 31 and 41 and the second conductive layers 32 and 42 are formed by sputtering, CVD, vacuum deposition, or the like.
  • a third conductive film 61 ⁇ / b> A is formed on the entire insulating substrate 19 on which is formed.
  • side surfaces of the first conductive layers 31 and 41 and the second conductive layers 32 and 42 are formed by anisotropic etching using a dry etching method in the 3D step of the source electrode and drain electrode formation step.
  • Side wall-shaped third conductive layers 33A and 43A are formed.
  • the source electrode 30A and the drain electrode 40A are formed on the gate insulating layer.
  • the thin film transistor 17D according to the present embodiment can be manufactured by performing the same process as that of the thin film transistor according to the fourth embodiment in the organic semiconductor layer forming step.
  • the pixel electrode is formed after performing the same processing as the method for manufacturing the thin film transistor according to Embodiment 4 in the gate insulating layer forming step, the gate electrode forming step, and the planarizing film forming step.
  • the thin film transistor substrate 2D according to the embodiment can be manufactured.
  • FIG. 27 is a schematic cross-sectional view showing a thin film transistor substrate including the thin film transistor according to the present embodiment.
  • a thin film transistor substrate 2E including the thin film transistor 17E according to the present embodiment will be described.
  • the thin film transistor substrate 2E according to the present embodiment has a third conductive layer 33B of the source electrode 30B and the drain electrode 40B in the thin film transistor 17C,
  • the shape of 43B is different, and the other configurations are substantially the same.
  • the third conductive layers 33B and 43B extend along the side surfaces of the first conductive layers 31 and 41 and the side surfaces of the second conductive layers 32 and 42 toward the side opposite to the side where the gate insulating layer 21 is located. And a portion extending along the gate insulating layer 21 toward the side opposite to the side on which the first conductive layers 31 and 41 are located.
  • the third conductive layers 33B and 43B can be prevented from floating from the gate insulating layer 21 when the thin film transistor substrate 2E is bent.
  • the thin film transistor 17E according to the present embodiment even when the thin film transistor substrate 2E including the thin film transistor substrate 2E is bent, the operation of the transistor is stabilized.
  • the thin film transistor 17E according to the present embodiment substantially the same effect as that of the thin film transistor 17D according to the fourth embodiment can be obtained, and the thin film transistor substrate is further bent into a convex shape. Even so, the operation of the thin film transistor 17E can be stabilized.
  • FIGS. 28 to 31 are views showing steps 2E to 5E in the source electrode and drain electrode forming step in the manufacturing process of the thin film transistor substrate shown in FIG. A method of manufacturing the thin film transistor substrate 2E according to the present embodiment will be described with reference to FIGS.
  • the manufacturing method of the thin film transistor substrate 2E according to the present embodiment is different from the manufacturing method of the thin film transistor substrate 2C according to the fourth embodiment in the source electrode and drain electrode forming steps, and the other steps are substantially the same. It is.
  • the source electrode and drain electrode formation step in the method of manufacturing thin film transistor substrate 2E according to the present embodiment is replaced with the 4C step from the 2C step in the source electrode and drain electrode formation step in the fourth embodiment. And 2E to 5E.
  • steps 2E to 5E of the source electrode and drain electrode formation step in the method of manufacturing the thin film transistor substrate 2E according to the present embodiment are the source electrode and the drain electrode in the method of manufacturing the thin film transistor substrate 2B according to the third embodiment. Since it is substantially the same as the 2B process and 3B process of a formation process, detailed description is abbreviate
  • the same process as that of the method of manufacturing the thin film transistor substrate according to the fourth embodiment is performed in step 1C of the source electrode and drain electrode forming step.
  • the first conductive layers 31 and 41 and the second conductive layers 32 and 42 are formed on the insulating substrate 19.
  • the first conductive layers 31 and 41 and the second conductive layers 32 and 42 are formed by sputtering, CVD, vacuum deposition, or the like.
  • a third conductive film 61B is formed on the entire insulating substrate 19 on which the film is formed.
  • a resist such as a photosensitive resin film is applied to the entire insulating substrate 19 on which the third conductive film 61B is formed in the 3E step of the source electrode and drain electrode forming step.
  • a resist film 62 is formed by baking.
  • the portion corresponding to the third conductive layers 33B and 43B in the third conductive film 61B is covered by the dry etching method.
  • a sidewall-shaped resist film 62 is formed.
  • the third conductive film 61B is wet using the sidewall-shaped resist film 62 as a mask so as to cover portions of the third conductive film 61B corresponding to the third conductive layers 33B and 43B. Etching is performed to pattern the third conductive film 61B. Thereafter, the sidewall-shaped resist film 62 is removed so as to contact the side surfaces of the first conductive layers 31 and 41 and the side surfaces of the second conductive layers 32 and 42 in the direction in which the source electrode 30 and the drain electrode 40 are arranged. Then, the third conductive layers 33B and 43B are formed.
  • the thin film transistor 17D according to the present embodiment can be manufactured by performing the same process as that of the thin film transistor according to the fourth embodiment in the organic semiconductor layer forming step.
  • the pixel electrode is formed after performing the same processing as the method for manufacturing the thin film transistor according to Embodiment 4 in the gate insulating layer forming step, the gate electrode forming step, and the planarizing film forming step.
  • the thin film transistor substrate 2D according to the embodiment can be manufactured.
  • the liquid crystal display device including the thin film transistor substrate is exemplified as the display device.
  • the present invention is not limited to this, and an organic EL (Electro Luminescence) display device, an inorganic EL display device, and an electrophoretic display.
  • the present invention can also be applied to other display devices such as a device.
  • Liquid crystal display device 2, 2A, 2B, 2C, 2D, 2E Thin film transistor substrate, 3 Counter substrate, 4 Sealing material, 5 Liquid crystal layer, 6, 7 Polarizer, 8 Backlight unit, 10 Liquid crystal display panel, 11 Source driver , 12 gate driver, 13 control unit, 14 scanning wiring, 14a relay wiring, 15 signal wiring, 17, 17A, 17B, 17C, 17D, 17E thin film transistor, 19 insulating substrate, 19a main surface, 20 gate electrode, 21 gate insulation Layer, 30, 30A, 30B source electrode, 31, 41 first conductive layer, 32, 42 second conductive layer, 33, 33A, 33B, 43, 43A, 43B third conductive layer, 33a, 43a first contact surface, 33b, 43b second contact surface, 40, 40A, 40B drain electrode, 50 organic half Body layer, 51 passivation film, 52 flattening film, 53 pixel electrodes, 53a source terminal, 53b a gate terminal, 60 resist pattern, 61 and 61a, 61B third conductive film,

Landscapes

  • Thin Film Transistor (AREA)

Abstract

　薄膜トランジスタ（１７）は、ゲート電極（２０）と、これを覆うゲート絶縁層（２１）と、ゲート絶縁層（２１）上に設けられたソース電極（３０）およびドレイン電極（４０）と、これらの間にチャンネル領域（Ｃｈ１）を有する有機半導体層（５０）とを備える。ソース電極（３０）およびドレイン電極（４０）は、ゲート絶縁層（２１）との密着性を高める第１導電層（３１，４１）と、電気抵抗の低い第２導電層（３２，４２）と、有機半導体層（５０）にオーミック接触する第３導電層（３３，４３）とを含む。第３導電層（３３，４３）は、ゲート絶縁層（２１）に接する第１接触面（３３ａ，４３ａ）と、チャネル領域（Ｃｈ１）側に位置する第１導電層（３１，４１）の側面および第２導電層（３２，４２）の側面に接する第２接触面（３３ｂ，４３ｂ）とを有する。

Description

薄膜トランジスタ
　本発明は、薄膜トランジスタに関し、特に半導体層として有機半導体層を備える薄膜トランジスタに関する。
　従来、薄型のディスプレイや薄型のタブレット型ディスプレイ、電子ペーパーといった薄型の表示デバイスには、ディスプレイ表示を行うために、スイッチング素子を格子状に配置したアクティブマトリクス型のバックプレーンが広く使用されている。
　また、薄膜トランジスタ基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタが設けられている。そして、スイッチング素子に使用される薄膜トランジスタの半導体層（活性層）には、例えば、アモルファスシリコンやポリシリコン、酸化インジウムガリウム亜鉛などの酸化物半導体など、主に、無機半導体材料が使用されている。
　しかし、無機半導体材料を用いた薄膜トランジスタを作製する場合、真空系の装置を使用し、更に、高温プロセス処理が必要であるため、製造コストが高くなり、また、耐熱性を有する基板が必要になる等の制約が生じる。また、無機半導体材料や無機絶縁体材料が使用されているため、例えば、基板を曲げた場合に、クラックが発生し易くなり、フレキシブルな表示デバイスには不向きであるという問題がある。
　そこで、近年、有機半導体材料により形成された有機半導体層を備えた有機薄膜トランジスタ（有機薄膜トランジスタとも称する）が提案されている。この有機薄膜トランジスタは、低温（２００℃未満）で形成することができるため、基板の選択性が向上するとともに、塗布系のプロセスを使用して有機半導体層を形成することができるため、製造コストを低下させることができる。また、デバイスを構成する有機材料（有機半導体や有機絶縁膜など）の可撓性により、フレキシブルな表示デバイスにも適している。
　このような有機薄膜トランジスタにおいては、トランジスタ動作を安定させるために有機半導体層とソース電極およびドレイン電極との間の接続抵抗を低減させることが重要であり、そのために有機半導体層とソース電極およびドレイン電極との間で良好なオーミック接触を形成することが重要となる。
　良好なオーミック接触を形成するために、Ｐ型有機半導体層を用いる場合には、有機半導体材料のHOMO（Highest　Occupied　Molecular　Orbital:　最高被占軌道）レベル（～５ｅＶ）に近い仕事関数を持つ金属材料を用いてソース電極およびドレイン電極を形成することが望ましいとされている。このような金属材料としては、白金、ニッケル、金、パラジウムなどが望ましいとされている。
　また、良好なオーミック接触を形成するために、Ｎ型有機半導体膜を用いる場合には、有機半導体材料のLUMO（Lowest　Unoccupied　Molecular　Orbital:最低空軌道）レベル（～３ｅＶ）に近い仕事関数を持つ金属材料を用いてソース電極およびドレイン電極を形成することが望ましいとされている。このような金属材料としては、マグネシウム、ネオジム、カルシウム、ストロンチウムなどが望ましいとされている。
　しかしながら、上記の白金、ニッケル、金、パラジウムなどのオーミック接触を形成する金属は、基板や絶縁層等の下地部材との密着性が不足するという課題があり、ソース電極およびドレイン電極と下地部材との密着性を向上させることが要求される。
　ソース電極およびドレイン電極と下地部材との密着性を向上させるために下地部材との密着性の良好な密着層を備えた薄膜トランジスタが、たとえば、特開２００６－１４７６１３号公報（特許文献１）、特開２００６－５９８９６号公報（特許文献２）に開示されている。
　特許文献１に開示された有機薄膜トランジスタは、基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁層と、ゲート絶縁層上に互いに対峙するように形成されたソース電極およびドレイン電極と、ソース電極およびドレイン電極に連接して少なくともこれらの電極間のゲート絶縁層上に形成された有機半導体層とを備える。
　有機半導体層は、ソース電極とドレイン電極との間にチャネル領域が形成されており、ソース電極およびドレイン電極は、ゲート絶縁層に対して密着性が良好であり当該ゲート絶縁層上に形成された密着層と、上記チャネル領域に接触するとともにチャネル領域側に位置する密着層の側面を覆うように当該ゲート絶縁層上に形成されたオーミック接触層を含む。
　また、特許文献２に開示された有機薄膜トランジスタは、特許文献１に開示された薄膜トランジスタと比較してソース電極およびドレイン電極の構造が異なっており、ソース電極およびドレイン電極のうちゲート絶縁層と接触する部分の全域が密着層によって構成されている。具体的には、ソース電極およびドレイン電極は、ゲート絶縁層に対して密着性が良好でありゲート絶縁層上に形成された密着層と、密着層上に形成された導電層およびオーミック接触層とを含む。オーミック接触層は、チャネル側に位置する導電層の側面に接触するとともに密着層に接触する。
特開２００６－１４７６１３号公報 特開２００６－５９８９６号公報
　近年、薄膜トランジスタにおいては高速に駆動することが要求されており、このような駆動を実現するためには、有機半導体層とソース電極およびドレイン電極との間の接続抵抗を低減させることに加えて、ソース電極およびドレイン電極自体の電気抵抗およびこれらに接続される配線の電気抵抗を低減させることが必要となる。
　ここで、特許文献１に開示の有機薄膜トランジスタにおいては、ソース電極およびドレイン電極の大部分を構成する密着層が、チタン、クロム、ニッケル等の電気抵抗が相当程度に高い金属によって形成されている。このような金属は、電気抵抗の低抵抗化に十分に適した材料ではないと考えられる。このため、特許文献１に開示の有機薄膜トランジスタにおいては、高速駆動を実現することが困難になることが懸念される。
　また、特許文献２に開示の有機薄膜トランジスタにおいては、密着層の膜厚が１～３ｎｍで形成されているが、このような膜厚の制御は非常に困難である。このような膜厚を有する密着層を上手く形成することができた場合であっても下地に対する密着性や機械的強度を十分に確保できないことが懸念される。
　さらに、密着層の膜厚がばらつき、その膜厚が厚くなる場合には、当該密着層上に形成されたオーミック接触層が十分に機能せず、ソース電極およびドレイン電極と有機半導体層の接触抵抗が増加することが懸念される。
　本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、ソース電極およびドレイン電極の下地に対する密着性を向上させるとともに、高速駆動を実現可能な有機薄膜トランジスタを提供することにある。
　本発明に基づく薄膜トランジスタは、第１の局面において、主表面を有する基板と、上記主表面上に設けられたゲート電極と、上記ゲート電極を覆うように上記主表面上に設けられたゲート絶縁層と、上記ゲート絶縁層上において互いに対峙するとともに各々が上記ゲート絶縁層を介して上記ゲート電極に少なくともその一部が重なるように設けられたソース電極およびドレイン電極と、上記ソース電極と上記ドレイン電極との間に位置する部分の上記ゲート絶縁層を覆うように、かつ、上記ソース電極上から上記ドレイン電極上に跨るように設けられた有機半導体層とを備える。上記有機半導体層は、上記ソース電極と上記ドレイン電極との間において上記ゲート電極に重なるように形成されたチャネル領域を含む。上記ソース電極および上記ドレイン電極は、上記ゲート絶縁層との密着性を高める第１導電層と、上記第１導電層上に積層されるとともに上記第１導電層よりも低い電気抵抗を有する第２導電層と、上記第１導電層および上記第２導電層の上記チャネル領域側に設けられるとともに上記有機半導体層にオーミック接触する第３導電層とを含む。上記第３導電層は、上記ゲート絶縁層に接する第１接触面と、上記チャネル領域側に位置する上記第１導電層の側面および上記第２導電層の側面に接触する第２接触面とを有する。
　本発明の第１の局面に従う薄膜トランジスタにあっては、上記第３導電層は、上記ゲート絶縁層が位置する側とは反対側に向けて上記第１導電層の側面および上記第２導電層の側面に沿って延在する部分と、上記第１導電層が位置する側とは反対側に向けて上記ゲート絶縁層に沿って延在する部分とによって構成されていることが好ましい。
　本発明に基づく薄膜トランジスタは、第２の局面において、主表面を有する基板と、上記主表面上に互いに対峙するように設けられたソース電極およびドレイン電極と、上記ソース電極と上記ドレイン電極との間に位置する部分の上記基板を覆うように、かつ、上記ソース電極上から上記ドレイン電極上に跨るように設けられた有機半導体層と、上記ソース電極、上記ドレイン電極および上記有機半導体層を覆うように上記主表面上に設けられたゲート絶縁層と、上記ゲート絶縁層上に上記ゲート絶縁層を介して上記ソース電極および上記ドレイン電極の少なくとも一部ならびに上記ソース電極と上記ドレイン電極との間に位置する上記有機半導体層に重なるように設けられたゲート電極とを備える。上記有機半導体層は、上記ソース電極と上記ドレイン電極との間において上記ゲート電極に重なるように設けられたチャネル領域を含む。上記ソース電極および上記ドレイン電極は、上記基板との密着性を高める第１導電層と、上記第１導電層上に積層されるとともに上記第１導電層よりも低い電気抵抗を有する第２導電層と、上記第１導電層および上記第２導電層の上記チャネル領域側に設けられるとともに上記有機半導体層にオーミック接触する第３導電層とを含む。上記第３導電層は、上記基板の上記主表面に接する第１接触面と、上記チャネル領域側に位置する上記第１導電層の側面および上記第２導電層の側面に接触する第２接触面とを有する。
　本発明の第２の局面に従う薄膜トランジスタにあっては、上記第３導電層は、上記基板が位置する側とは反対側に向けて上記第１導電層の側面および上記第２導電層の側面に沿って延在する部分と、上記第１導電層が位置する側とは反対側に向けて上記基板に沿って延在する部分とによって構成されていることが好ましい。
　本発明の第１の局面および第２の局面に従う薄膜トランジスタにあっては、上記第３導電層は、上記第１接触面と上記第２接触面との境界部から遠ざかる方向に向けて膨出することが好ましい。
　本発明によれば、ソース電極およびドレイン電極の下地に対する密着性を向上させるとともに、高速駆動を実現可能な有機薄膜トランジスタを提供することができる。
本発明の実施の形態１に係る薄膜トランジスタを具備する薄膜トランジスタ基板を備えた液晶表示装置を示す図である。 図１に示す液晶表示装置および薄膜トランジスタ基板の要部構成を説明する図である。 図１に示す薄膜トランジスタ基板の概略平面図である。 図３に示すＩＶ－ＩＶ線に沿った概略断面図である。 図１に示す薄膜トランジスタ基板の製造工程におけるゲート電極形成工程、ゲート絶縁層形成工程、および、ソース電極およびドレイン電極形成工程の第１工程を経た後の絶縁性基板の状態を示す図である。 図１に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２工程を示す図である。 図１に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第３工程を示す図である。 図１に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第４工程を示す図である。 本発明の実施の形態２に係る薄膜トランジスタを具備する薄膜トランジスタ基板の概略断面図である。 図９に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２Ａ工程を示す図である。 図９に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第３Ａ工程を示す図である。 本発明の実施の形態３に係る薄膜トランジスタを具備する薄膜トランジスタ基板の概略断面図である。 図１２に示す薄膜トランジスタ基板を湾曲させた場合のソース電極、有機薄膜半導体層およびゲート絶縁層の状態を示す図である。 図１２に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２Ｂ工程を示す図である。 図１２に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第３Ｂ工程を示す図である。 図１２に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第４Ｂ工程を示す図である。 図１２に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第５Ｂ工程を示す図である。 本発明の実施の形態４に係る薄膜トランジスタを具備する薄膜トランジスタ基板の概略断面図である。 図１８に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第１Ｃ工程を示す図である。 図１８に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２Ｃ工程を示す図である。 図１８に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第３Ｃ工程を示す図である。 図１８に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第４Ｃ工程を示す図である。 図１８に示す薄膜トランジスタ基板の製造工程における有機半導体層形成工程、ゲート絶縁層形成工程、ゲート電極形成工程および平坦化膜形成工程を経た後の絶縁性基板の状態を示す図である。 本発明の実施の形態５に係る薄膜トランジスタ基板を具備する薄膜トランジスタ基板の概略断面図である。 図２４に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２Ｄ工程を示す図である。 図２４に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第３Ｄ工程を示す図である。 本発明の実施の形態６に係る薄膜トランジスタを具備する薄膜トランジスタ基板を示す概略断面図である。 図２７に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２Ｅ工程を示す図である。 図２７に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第３Ｅ工程を示す図である。 図２７に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第４Ｅ工程を示す図である。 図２７に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第５Ｅ工程を示す図である。
　以下、本発明の実施の形態について、図を参照して詳細に説明する。なお、以下に示す実施の形態においては、同一のまたは共通する部分について図中同一の符号を付し、その説明は繰り返さない。
　（実施の形態１）
　図１は、本実施の形態に係る薄膜トランジスタを具備する薄膜トランジスタ基板を備えた液晶表示装置を示す図である。図２は、図１に示す液晶表示装置および薄膜トランジスタ基板の要部構成を説明する図である。図３は、図１に示す薄膜トランジスタ基板の概略平面図である。図４は、図３に示すＩＶ－IＶ線に沿った概略断面図である。図１から図
４を参照して、本実施の形態に係る液晶表示装置１および薄膜トランジスタ基板２について説明する。
　図１に示すように、本実施の形態に係る液晶表示装置１は、液晶表示パネル１０と、当該液晶表示パネル１０の一方の主表面に設けられた偏光板７と、当該液晶表示パネル１０の他方の主表面に設けられた偏光板６と、液晶表示パネル１０に向けて光を照射するバックライトユニット８とを備える。
　液晶表示パネル１０は、バックライトユニット８側に配置された薄膜トランジスタ基板２と、当該薄膜トランジスタ基板２上に配置された対向基板３と、当該薄膜トランジスタ基板２と当該対向基板３との間に設けられた液晶層５と、薄膜トランジスタ基板２および対向基板３を互いに接着するとともに、薄膜トランジスタ基板２と対向基板３との間に液晶層５を封入するために環状に設けられたシール材４とを備える。
　対向基板３は、ガラス基板等の透明基板と、液晶層５側に配置される主表面上に形成されたカラーフィルタ（不図示）と、カラーフィルタ上に形成された対向電極（不図示）とを含む。対向電極上には液晶層５を構成する液晶を配向させるための配向膜が設けられている。
　図２に示すように、液晶表示装置１は、画像情報等を表示する液晶表示パネル１０の駆動を制御する制御部１３と、制御部１３からの信号に基づいて動作するソースドライバ１１およびゲートドライバ１２とをさらに備える。
　ソースドライバ１１およびゲートドライバ１２は、液晶表示パネル１０側に設けられた複数の画素を画素単位に駆動する駆動回路である。液晶表示パネル１０の有効表示領域Ａの外側において、ソースドライバ１１は、薄膜トランジスタ基板２に設けられた複数のソース端子５３ａ（図３参照）を介して複数の信号配線１５に接続されており、ゲートドライバ１２は、薄膜トランジスタ基板２に設けられた複数のゲート端子５３ｂ（図３参照）を介して複数の走査配線１４に接続されている。
　図２から図４に示すように、薄膜トランジスタ基板２は、絶縁性基板１９（図４参照）上に互いに平行に延在するように設けられた複数の走査配線１４と、当該走査配線１４に交差する方向に互いに平行に延在するように設けられた複数の信号配線１５と、当該走査配線１４と当該信号配線１５とが交差する部分の近傍にそれぞれ設けられた薄膜トランジスタ１７と、当該薄膜トランジスタ１７を覆うように設けられたパッシベーション膜５１（図４参照）と、当該パッシベーション膜５１を覆うように設けられた平坦化膜５２（図４参照）と、平坦化膜５２上にマトリクス状に設けられ、薄膜トランジスタ１７にそれぞれ接続された複数の画素電極５３（図３参照）とを含む。画素電極５３上には、液晶層５を構成する液晶を配向させるための配向膜（不図示）が設けられている。
　また、薄膜トランジスタ１７は、ゲート電極２０、ソース電極３０およびドレイン電極４０とを含む。ゲート電極２０は、走査配線１４に接続されており、ソース電極３０は、信号配線１５に接続されており、画素電極５３は、コンタクトホールＣを介してドレイン電極４０に接続されている。
　図３に示すように、走査配線１４は、ゲート端子５３ｂに接続されており、信号配線１５は、ゲート絶縁層２１に設けられたコンタクトホールＣａを介して中継配線１４ａに接続されることによってソース端子５３ａに接続されている。
　図２に示すように、液晶表示装置１にあっては、各画素において、ゲートドライバ１２からゲート信号が走査配線１４を介してゲート電極２０に伝送され、有機薄膜トランジスタがオン状態になった場合に、ソースドライバ１１からソース信号が信号配線１５を介してソース電極３０に伝送され、有機半導体層５０（図４参照）およびドレイン電極４０を介して、画素電極５３に所定の電荷が書き込まれる。
　この際、薄膜トランジスタ基板２の各画素電極５３と、対向基板３の対向電極３ａ（図２参照）との間において電位差が生じ、液晶層５（図１参照）に所定の電圧が印加される。
　そして、液晶表示装置１では、各画素において、液晶層５に印加される電圧の大きさに基づいて液晶層５の配向状態を変更することにより、液晶層５の光透過率を調整して画像が表示される。
　図４に示すように、薄膜トランジスタ１７は、主表面１９ａを有する絶縁性基板１９と、主表面１９ａ上に設けられたゲート電極２０と、ゲート電極２０を覆うように絶縁性基板１９の主表面１９ａ上に設けられたゲート絶縁層２１と、ゲート絶縁層２１上において互いに対峙するとともに、各々がゲート絶縁層２１を介してゲート電極２０に少なくともその一部が重なるように設けられたソース電極３０およびドレイン電極４０と、ソース電極３０とドレイン電極４０との間に位置する部分のゲート絶縁層２１を覆うように、かつ、ソース電極３０上からドレイン電極４０上に跨るように設けられた有機半導体層５０とを備えている。
　有機半導体層５０は、ソース電極３０とドレイン電極４０との間においてゲート電極２０に重なるように形成されたチャネル領域Ｃｈ１を含む。
　ソース電極３０は、第１導電層３１、第２導電層３２および第３導電層３３を有する。また、ドレイン電極４０は、第１導電層４１、第２導電層４２および第３導電層４３を有する。
　第１導電層３１，４１は、ゲート絶縁層２１上に形成されており、下地層であるゲート絶縁層２１に対する密着性が良好な材料によって形成されている。第１導電層３１，４１を構成する材料としては、たとえばＴｉ、ＴｉＮ、ＴａＮ等の金属が挙げられる。
　第２導電層３２，４２は、第１導電層３１，４１上に積層されており、その電気抵抗が第１導電層３１よりも低い材料によって形成されている。第２導電層３２，４２を構成する材料としては、たとえば、Ｃｕ、Ａｌ、Ｗ、Ｍｏ等の比較的安価で電気抵抗の低い金属が挙げられる。
　第３導電層３３は、第１導電層３１および第２導電層３２のチャネル領域Ｃｈ１側に形成されており、有機半導体層５０に対して良好なオーミック接触を形成する材料によって形成されている。
　第３導電層３３を構成する材料としては、有機半導体層５０にｐ型有機半導体が用いられる場合には、白金、ニッケル、金、コバルト、パラジウム、銀、銅、モリブデンなどの金属を採用することができ、有機半導体層５０にｎ型有機半導体が用いられる場合には、ストロンチウム、カルシウム、ネオジム、マグネシウム、ハフニウム、バリウムなどを使用することができる。
　第３導電層３３，４３は、略直方体形状を有し、ゲート絶縁層２１に接する第１接触面３３ａ，４３ａと、チャネル領域Ｃｈ１側に位置する第１導電層３１，４１の側面および第２導電層３２，４２の側面に接触する第２接触面３３ｂ，４３ｂとを有する。
　また、有機半導体層５０としては、Ｐ型またはＮ型の有機半導体層が使用される。Ｐ型の有機半導体層の材料としては、たとえばペンタセン、ペンタセン誘導体、ポリチオフェン、フタロシアニン、ポリ(2,5-ビス(3-アルキルチオフェン-2-イル)チエノ[3,2-b]チオフェン)（ＰＢＴＴＴ）等を用いることができる。また、Ｎ型の有機半導体層の材料としては、たとえば、ペリレンジイミド誘導体、フラーレン、フラーレン誘導体等を用いることができる。
　このような構成により、有機半導体層５０のチャネル領域Ｃｈ１に隣接して、有機半導体層５０との接触抵抗を低減することが可能な第３導電層３３，４３を配置することができるため、有機半導体層５０ソース電極３０およびドレイン電極４０との接触抵抗の低減効果をより一層高めることが可能となる。
　また、第３導電層３３，４３と下地であるゲート絶縁層２１との間には、特に導電層が設けられていないため、製造時における導電膜層の膜厚のばらつきによる影響を受けることがないため、有機半導体層５０ソース電極３０およびドレイン電極４０との接触抵抗が安定し、これにより薄膜トランジスタ１７の動作も安定する。
　また、ソース電極３０、ドレイン電極４０および信号配線１５の大部分を占める第２導電層３２，４２を上記の比較的安価で電気抵抗の低い金属を用いることにより、製造コストを低減させることができるとともに、薄膜トランジスタ１７の高速駆動を実現することが可能となる。
　さらには、第２導電層３２，４２とゲート絶縁層２１との間に当該ゲート絶縁層２１に対して密着性の良好な第１導電層３１，４１を形成することにより、ソース電極およびドレイン電極の下地に対する密着性を向上させることが可能となる。
　図５は、図１に示す薄膜トランジスタ基板の製造工程におけるゲート電極形成工程、ゲート絶縁層形成工程、および、ソース電極およびドレイン電極形成工程の第１工程を経た後の絶縁性基板の状態を示す図である。図６から図８は、図１に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２工程から第４工程を示す図である。図５から図８を参照して、本実施の形態に係る薄膜トランジスタ１７を具備する薄膜トランジスタ基板２の製造方法について説明する。
　図５に示すように、ゲート電極形成工程、ゲート絶縁層形成工程、および、ソース電極およびドレイン電極形成工程の第１工程を経た後の絶縁性基板１９は、絶縁性基板１９上に形成されたゲート電極２０と、ゲート電極２０を覆うように絶縁性基板１９上に形成されたゲート絶縁層２１と、ゲート絶縁層２１上において互いに対峙するように設けられ、各々が当該ゲート絶縁層２１を介してゲート電極２０に少なくともその一部が重なるように設けられたソース電極の一部およびドレイン電極の一部（第１導電層３１，４１、第２導電層３２，４２）とを有する。
　図５を参照して、ゲート電極形成工程、ゲート絶縁層形成工程、および、ソース電極およびドレイン電極形成工程の第１の工程についてそれぞれ説明する。
　＜ゲート電極形成工程＞
　まず、ガラス基板やプラスチック基板などの絶縁性基板１９の主表面１９ａ上に、例えば、スパッタリング法により、Ｔｉ膜とＡｌ膜との積層膜などを成膜する。具体的には、ゲート電極２０の膜構造を、上層から厚さが３０ｎｍ／２００ｎｍ／５ｎｍとなるＴｉ（上層）／Ａｌ／Ｔｉ（下層）の積層膜とすることができる。
　なお、積層膜を構成する金属膜の厚さおよび材料は、上記に限定されない。たとえばＡｌの膜厚を１００ｎｍ～４００ｎｍ程度としてもよいし、Ａｌの代わりにＣｕ、Ｗ、Ｍｏ等の比較的安価で電気抵抗の低い金属を用いてもよい。
　また、下層のＴｉにあっては、たとえば、その膜厚を５ｎｍ～３０ｎｍ程度としてもよいし、単層のＴｉに代わりに、ＴａＮ、ＴｉＮ等の絶縁性基板１９（下地）との密着性が良好な積層膜を用いてもよい。さらに、上層のＴｉにあっては、たとえば、その膜厚を３０ｎｍ～１００ｎｍ程度とすることができる。
　続いて、ゲート電極膜が成膜された絶縁性基板１９全体にスピンコーティング法により、感光性樹脂膜を塗布し、その後感光性樹脂膜を露光および現像することによって、レジストパターンを形成する。次に、当該レジストパターンから露出するゲート電極膜をウェットエッチングにより除去した後に、レジストパターンを剥離液に浸漬して除去することにより、絶縁性基板１９の主表面１９ａ上にゲート電極２０、走査配線１４、および中継配線１４ａを形成する。
　なお、ゲート電極膜をウェットエッチングする場合には、Ｔｉは、ＨＦ系あるいは酸化剤系のエッチャントを用いてエッチングすることができ、Ａｌは、リン酸、硝酸、酢酸が混合されたエッチャントを用いてエッチングすることができる。
　また、ゲート電極のパターン形成方法は、上記の方法に限定されず、導電性ペーストを用いた印刷法や電解メッキ法や無電解メッキ法等を採用することができる。
　また、絶縁性基板１９としてプラスチック基板を使用する場合にあっては、プラスチック基板を形成する材料として、たとえば、ポリエチレンテレフタレート樹脂、ポリエチレン樹脂、ナフタレート樹脂、ポリエーテルスルフォン樹脂、ポリプロピレン樹脂、ポリカーボネート樹脂、ポリエステル樹脂などの材料を使用することが好ましい。このような材料を使用することにより、薄膜トランジスタ基板２の軽量性、フレキシブル性、及び透明性を向上させることができる。なお、ガラス基板上にプラスチック基板を載置した状態でゲート電極を形成してもよい。
　＜ゲート絶縁層形成工程＞
　続いて、ゲート電極２０が形成された絶縁性基板１９全体に、例えば、ポリイミドやポリスチレン、ポリビニルフェノール等の有機絶縁性材料を塗布し、１００～１５０℃程度の温度で数分から数十分程度、焼成して、溶剤を揮発させることにより、ゲート電極２０を覆うようにゲート絶縁膜を、１００ｎｍ～１０００ｎｍ程度の厚さで形成する。
　次に、フォトリソグラフィ法によってゲート絶縁膜上にパターニングされたレジストを形成するとともに、ゲート絶縁膜をウェットエッチング、またはドライエッチングすることにより、上述のゲート端子部およびソース端子部とゲートドライバおよびソースドライバとが接続可能となるように開口部を形成する。またソース端子部近傍においても、信号配線１５と中継配線１４ａとの電気的接続が可能となるように開口部を形成する。
　なお、ゲート絶縁膜の材料として、紫外線感光性の有機絶縁性材料を使用し、フォトマスクを介して露光した後に現像を行うことにより、開口部を形成してもよい。
　＜ソース電極およびドレイン電極形成工程＞
　次に、ソース電極３０およびドレイン電極４０形成工程の第１工程においては、ゲート絶縁層２１が形成された絶縁性基板１９全体に、たとえば、スパッタリング法、ＣＶＤ法、真空蒸着法等により、第１導電膜および第２導電膜の積層膜を成膜する。この際、第１導電膜としては、たとえばゲート絶縁層２１に密着性の良好な金属であるＴｉを使用することができ、その厚さを５ｎｍ程度とすることができる。また、第２導電膜としては、電気的抵抗が低いＣｕを使用することができ、その厚さを２００ｎｍ程度とすることができる。
　なお、第１導電膜および第２導電膜の厚さは、上記に限定されない。第１導電膜にあっては、たとえば、その厚さを５ｎｍ～３０ｎｍ程度とすることができ、また、第２導電膜にあっては、たとえば、その厚さを１００～４００ｎｍ程度とすることができる。なお、第１導電膜および第２導電膜の材料は、ＴｉおよびＣｕに限定されない。
　続いて、スピンコーティング法により、感光性樹脂膜を塗布し、その後感光性樹脂膜を露光および現像することによって、レジストパターンを形成する。次に、当該レジストパターンから露出する第１導電膜および第２導電膜の積層膜をウェットエッチングにより除去した後に、レジストパターンを剥離液に浸漬して除去することにより、第１導電層３１，４１および第２導電層３２，４２ならびに信号配線１５を形成する。
　なお、第１導電膜および第２導電膜の積層膜をウェットエッチングする場合には、Ｔｉは、ＨＦ系あるいは酸化剤系のエッチャントを用いてエッチングすることができ、Ｃｕは、過酸化水素系エッチャントを用いてエッチングすることができる。
　また、第１導電層および第２導電層のパターン形成方法は、上記の方法に限定されず、導電性ペーストを用いた印刷法や電解メッキ法や無電解メッキ法等を採用することができる。
　図６は、ソース電極およびドレイン電極形成工程の第２工程を示す図である。次に、図６に示すように、ソース電極およびドレイン電極形成工程の第２工程においては、スピンコーティング法により、感光性樹脂膜を塗布し、その後感光性樹脂膜を露光および現像することによって、第３導電層を形成する領域以外を覆うようにレジストパターン６０を形成する。
　図７は、ソース電極およびドレイン電極形成工程の第３工程を示す図である。続いて、図７に示すように、ソース電極およびドレイン電極形成工程の第３の工程においては、第３導電層を形成する領域以外を覆うようレジストパターン６０が形成された絶縁性基板１９全体に、たとえば、スパッタリング法、ＣＶＤ法、真空蒸着法等により、第３導電膜６１を成膜する。第３導電膜６１の膜厚は、１００ｎｍ～４００ｎｍ程度とすることができる。
　ここで、第３導電膜６１の材料としては、有機半導体層５０にｐ型有機半導体が用いられる場合には、白金、ニッケル、金、コバルト、パラジウム、銀、銅、モリブデンなどの金属を採用することができ、有機半導体層５０にｎ型有機半導体が用いられる場合には、ストロンチウム、カルシウム、ネオジム、マグネシウム、ハフニウム、バリウムなどを使用することができる。
　図８は、ソース電極およびドレイン電極形成工程の第４工程を示す図である。次に、図８に示すように、ソース電極およびドレイン電極形成工程の第４工程においては、レジストパターン６０を除去するために、第３導電膜６１が成膜された絶縁性基板１９を剥離液中に浸漬するリフトオフ工程を行ない、レジストパターン６０上に積層された不要な第３導電膜６１をレジストパターン６０と同時に除去する。これにより、第３導電層３３，４３がゲート絶縁層２１上の所定の位置に形成され、ソース電極３０およびドレイン電極４０がゲート絶縁層２１上に形成される。
　なお、第３導電層３３，４３は、ソース電極３０とドレイン電極４０とが並ぶ方向における第１導電層３１，４１の側面および第２導電層３２，４２の側面に接触するように形成される。
　＜有機半導体層形成工程＞
　次に、ソース電極３０およびドレイン電極４０が形成された絶縁性基板１９全体に、たとえば、上述のＴＩＰＳペンタンセン等の有機半導体材料を塗布して１００～１５０℃程度の温度で数分から数十分程度、焼成した後、フォトリソグラフィ等によって有機半導体材料をパターニングする。これにより、ソース電極３０およびドレイン電極４０の少なくとも一部、およびソース電極３０とドレイン電極４０との間に位置するゲート絶縁層２１を覆うようにソース電極３０上、ドレイン電極４０上およびゲート絶縁層２１上に有機半導体層５０を形成する。有機半導体層５０の膜厚は、２０ｎｍ～８０ｎｍ程度とすることができる。以上の工程を経て、本実施の形態に係る薄膜トランジスタ１７が形成される。
　＜パッシベーション膜形成工程＞
　続いて、ゲート絶縁層２１の表面上、及び薄膜トランジスタ１７（即ち、ゲート電極２０，有機半導体層５０、ソース電極３０、およびドレイン電極４０）の表面上に、例えば、表面保護層として、有機絶縁膜からなるパッシベーション膜５１を、厚さ０．２～１．０μｍ程度で成膜する。
　＜平坦化膜形成工程＞
　次に、パッシベーション膜５１が形成された絶縁性基板１９の全体に、スピンコート法又はスリットコート法により、紫外線感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布、焼成して成膜する。続いて、有機絶縁膜をフォトマスクを介して露光した後に現像することにより、平坦化膜５２をパターニングする。
　さらに、パターニングした平坦化膜５２をマスクとして、パッシベーション膜５１に対してウェットエッチングあるいはドライエッチングを行うことにより、画素電極５３とドレイン電極４０を接続するためのコンタクトホールＣを設ける。
　続いて、上述の画素電極を形成することにより、本実施の形態に係る薄膜トランジスタ基板２を製造することができる。
　なお、プラスチックフィルム基板、あるいはガラス基板上に載置されたプラスチックフィルム基板上に上述の各層を形成した場合は、そのままの状態あるいはガラス基板からプラスチックフィルム基板を分離することにより、フレキシブルな薄膜トランジスタ基板を得ることができる。
　（実施の形態２）
　図９は、本実施の形態に係る薄膜トランジスタを具備する薄膜トランジスタ基板の概略断面図である。図９を参照して本実施の形態に係る薄膜トランジスタ１７Ａを具備する薄膜トランジスタ基板２Ａについて説明する。
　図９に示すように、本実施の形態に係る薄膜トランジスタ基板２Ａは、実施の形態１に係る薄膜トランジスタ基板２と比較した場合に、薄膜トランジスタ１７Ａにおけるソース電極３０Ａおよびドレイン電極４０Ａの第３導電層３３Ａ，４３Ａの形状が相違し、その他の構成においては、ほぼ同様である。
　具体的には、チャネル領域Ｃｈ１側に位置する第３導電層３３Ａ，４３Ａは、第１接触面３３ａ，４３ａと第２接触面３３ｂ，４３ｂとの境界部から遠ざかる方向に向けて膨出する形状（サイドウォール状の形状）を有する。より具体的には、チャネル領域Ｃｈ１側に位置する第３導電層３３Ａ，４３Ａは、絶縁性基板１９の法線方向に沿って絶縁性基板１９に向かうにつれて、徐々にチャネル領域Ｃｈ１側に位置する第１導電層３１，４１および第２導電層３２，４２の側面からの距離が増加するように湾曲する湾曲面を有する。
　第３導電層３３Ａ，４３Ａがこのような形状を有する場合であっても、第３導電層３３Ａ，４３Ａは、ゲート絶縁層２１に接する第１接触面３３ａ，４３ａと、チャネル領域Ｃｈ１側に位置する第１導電層３１，４１の側面および第２導電層３２，４２の側面に接触する第２接触面３３ｂ，４３ｂとを有することとなる。これにより、本実施の形態に係る薄膜トランジスタ１７Ａにおいても、実施の形態１に係る薄膜トランジスタ１７とほぼ同様の効果が得られる。
　図１０および図１１は、図９に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２Ａ工程および第３Ａ工程を示す図である。図１０および図１１を参照して、本実施の形態に係る薄膜トランジスタ基板２Ａの製造方法について説明する。
　本実施に形態に係る薄膜トランジスタ基板２Ａの製造方法は、実施の形態１に係る薄膜トランジスタ基板２の製造方法と比較した場合に、ソース電極およびドレイン電極形成工程が相違し、その他の工程についてはほぼ同様である。
　具体的には、本実施の形態に係る薄膜トランジスタ基板２Ａの製造方法におけるソース電極およびドレイン電極形成工程は、実施の形態１におけるソース電極およびドレイン電極形成工程の第２工程から第４工程に代えて、第２Ａ工程および第３Ａ工程を有する。
　本実施に形態に係る薄膜トランジスタ基板２Ａの製造方法にあっては、まず、ゲート電極形成工程、ゲート絶縁層形成工程、および、ソース電極およびドレイン電極形成工程の第１工程にて、実施の形態１に係る薄膜トランジスタ基板の製造方法と同様の処理を施すことによって、絶縁性基板１９にゲート電極２０、ゲート絶縁層２１、第１導電層３１，４１および第２導電層３２，４２を形成する。
　続いて、図１０に示すように、ソース電極およびドレイン電極形成工程の第２Ａ工程において、第１導電層３１，４１および第２導電層３２，４２が形成された絶縁性基板１９全体に、たとえば、スパッタリング法、ＣＶＤ法、真空蒸着法等により、第３導電膜６１Ａを成膜する。第３導電膜６１の膜厚は、１００ｎｍ～４００ｎｍ程度とすることができる。
　なお、第３導電膜６１Ａの成膜に際し、第１導電層３１，４１の側面および第２導電層３２，４２の側面への成膜被覆性を改善するために、絶縁性基板１９の鉛直方向に対して角度をつけた斜め方向から第３導電膜６１Ａを成膜するようにしてもよい。
　次に、図１１に示すように、ソース電極およびドレイン電極形成工程の第３Ａ工程において、ドライエッチング法による異方性エッチングにより、第１導電層３１，４１および第２導電層３２，４２の側面にサイドウォール状の第３導電層３３Ａ，４３Ａを形成する。これにより、ゲート絶縁層上にソース電極３０Ａおよびドレイン電極４０Ａが形成されることとなる。
　第３導電膜６１Ａに対して異方性ドライエッチングを行なうことにより、セルフアラインで第３導電層３３Ａ，４３Ａを形成することができる。これにより、マスクを使用してフォトリソグラフィ等によって第３導電層をパターニングする方法と比べて、位置合わせ精度を受けることなく精度よく第３導電層を形成することができる。また、フォトリソグラフィ工程を省略できるため、簡易に薄膜トランジスタを製造できるとともにその製造コストを低減させることができる。
　本実施の形態においては、ドライエッチングのみによって第３導電層３３Ａ，４３Ａを形成する場合を例示したが、これに限定されず、ドライエッチングおよびウェットエッチングの両方を第３導電膜６１Ａに施すことによって、第３導電層３３Ａ，４３Ａを形成してもよい。
　この場合には、第３導電膜６１Ａがゲート絶縁層２１上、第１導電層３１，４１上および第２導電層３２，４２上を薄く覆うように第３導電膜６１Ａにドライエッチングを行なった後、ゲート絶縁層２１上および第２導電層３２，４２上に残った不要な第３導電膜６１Ａをウェットエッチングによって除去することが好ましい。これにより、ドライエッチングによるゲート絶縁膜表面への損傷（ダメージ）を抑制することができる。
　続いて、有機半導体層形成工程にて、実施の形態１に係る薄膜トランジスタの製造方法と同様の処理を施すことにより、本実施の形態に係る薄膜トランジスタ１７Ａを製造することができる。
　次に、パッシベーション膜形成工程、および平坦化膜形成工程にて実施の形態１に係る薄膜トランジスタの製造方法と同様の処理を施し、画素電極を形成することにより本実施の形態に係る薄膜トランジスタ基板２Ａを製造することができる。
　（実施の形態３）
　図１２は、本実施の形態に係る薄膜トランジスタを具備する薄膜トランジスタ基板の概略断面図である。図１３は、図１２に示す薄膜トランジスタ基板を湾曲させた場合のソース電極、有機薄膜半導体層およびゲート絶縁層の状態を示す図である。図１２および図１３を参照して、本実施の形態に係る薄膜トランジスタ１７Ｂを具備する薄膜トランジスタ基板２Ｂについて説明する。
　図１２に示すように、本実施の形態に係る薄膜トランジスタ基板２Ｂは、実施の形態１に係る薄膜トランジスタ基板２と比較した場合に、薄膜トランジスタ１７Ｂにおけるソース電極３０Ｂおよびドレイン電極４０Ｂの第３導電層３３Ｂ，４３Ｂの形状が相違し、その他の構成においては、ほぼ同様である。
　具体的には、第３導電層３３Ｂ，４３Ｂは、ゲート絶縁層２１が位置する側とは反対側に向けて第１導電層３１，４１の側面および第２導電層３２，４２の側面に沿って延在する部分と、第１導電層３１，４１が位置する側とは反対側に向けてゲート絶縁層２１に沿って延在する部分とによって構成されている。
　これにより、十分なフレキシブル性を確保することができ、薄膜トランジスタ基板２Ｂを曲げた際に、第３導電層３３Ｂ，４３Ｂがゲート絶縁層２１から浮き上がることを防止することができる。
　ここで、本実施の形態に係る第３導電層３３Ｂ，４３Ｂとは異なる直方体形状を有する第３導電層を第１導電層３１，４１および第２導電層３２，４２の側面ならびにゲート絶縁層２１に接触させた状態で薄膜トランジスタ基板を凸状に湾曲させた場合には、当該第３導電層は、樹脂層から成るゲート絶縁層２１よりも金属層から成る第１導電層３１，４１および第２導電層３２，４２の側面に強く密着しているため、ゲート絶縁層２１から浮き上がるような方向に応力が負荷されることが懸念される。
　このため、薄膜トランジスタ基板を曲げるたびに当該第３導電層がゲート絶縁層から浮き上がり、その都度機械的なストレスが有機半導体層に発生することが予想され、機械的強度が低下し、信頼性の低下につながる場合があることが予想される。
　しかしながら、本実施の形態に係る薄膜トランジスタ基板２Ｂにあっては、第３導電層３３Ｂ，４３Ｂは、２方向に延在するように形成されているため、第３導電層３３Ｂ，４３Ｂを構成する金属材料の延性、展性を十分に発揮することができる。
　このため、図１３に示すように、薄膜トランジスタ基板２Ｂを凸状に湾曲させた場合であっても、湾曲した第１導電層３１，４１および第２導電層３２，４２ならびにゲート絶縁層２１に追従して第３導電層３３Ｂ，４３Ｂが変形する。これにより、薄膜トランジスタ基板２Ｂを曲げた際に第３導電層３３Ｂ，４３Ｂがゲート絶縁層２１から浮き上がることを抑制することができる。この結果、薄膜トランジスタ１７Ｂの動作をより安定させることができる。
　また、チャネル領域側の第３導電層３３Ｂ，４３Ｂのうちゲート絶縁層２１に沿って延在する部分における絶縁性基板１９の法線方向に沿った厚さは、ゲート絶縁層２１に沿って延在する長さ（チャネル領域Ｃｈ１側に位置する第１導電層３１，４１の側面から当該ゲート絶縁層２１に沿って延在する部分における第１導電層３１，４１の側面とは反対側に位置する端部までの距離）の１／３以下になることが好ましい。この場合においては、上述のような第３導電層３３Ｂ，４３Ｂの浮き上がりをさらに抑制することができる。
　以上のような構成とすることにより、本実施の形態に係る薄膜トランジスタ１７Ｂにおいても、実施の形態１に係る薄膜トランジスタ１７とほぼ同様の効果が得られ、さらに薄膜トランジスタ基板を凸状に折り曲げた場合であっても、薄膜トランジスタ１７Ｂの動作を安定させることができる。
　図１４から図１７は、図１２に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２Ｂ工程から第５Ｂ工程を示す図である。図１４から図１７を参照して、本実施の形態に係る薄膜トランジスタ基板２Ｂの製造方法について説明する。
　本実施に形態に係る薄膜トランジスタ基板２Ｂの製造方法は、実施の形態１に係る薄膜トランジスタ基板２の製造方法と比較した場合に、ソース電極およびドレイン電極形成工程が相違し、その他の工程についてはほぼ同様である。
　具体的には、本実施の形態に係る薄膜トランジスタ基板２Ｂの製造方法におけるソース電極およびドレイン電極形成工程は、実施の形態１におけるソース電極およびドレイン電極形成工程の第２工程から第４工程に代えて、第２Ｂ工程から第５Ｂ工程を有する。
　本実施に形態に係る薄膜トランジスタ基板２Ｂの製造方法にあっては、まず、ゲート電極形成工程、ゲート絶縁層形成工程、および、ソース電極およびドレイン電極形成工程の第１工程にて、実施の形態１に係る薄膜トランジスタ基板の製造方法と同様の処理を施すことによって、絶縁性基板１９にゲート電極２０、ゲート絶縁層２１、第１導電層３１，４１および第２導電層３２，４２を形成する。
　続いて、図１４に示すように、ソース電極およびドレイン電極形成工程の第２Ｂ工程において、第１導電層３１，４１および第２導電層３２，４２が形成された絶縁性基板１９全体に、たとえば、スパッタリング法、ＣＶＤ法、真空蒸着法等により、第３導電膜６１Ｂを成膜する。
　この際、第３導電膜６１Ｂは、その厚さが有機半導体層５０（図１２参照）の厚さ以下となるように、かつ、厚さの制御性、ゲート絶縁層２１との密着性および機械的強度が維持されるように、５ｎｍ～５０ｎｍ程度に成膜されることが好ましい。
　なお、第３導電膜６１Ｂの成膜に際し、第１導電層３１，４１の側面および第２導電層３２，４２の側面への成膜被覆性を改善するために、絶縁性基板１９の鉛直方向に対して角度をつけた斜め方向から第３導電膜６１Ｂを成膜するようにしてもよい。
　続いて、図１５に示すように、ソース電極およびドレイン電極形成工程の第３Ｂ工程において、スピンコーティング法により、第３導電膜６１Ｂが成膜された絶縁性基板１９全体に感光性樹脂膜等のレジストを塗布し、その後焼成する。焼成後に形成されるレジスト膜６２の厚さは、フォトリソグラフィ工程にて形成する場合よりも薄く、２００ｎｍ～６００ｎｍ程度とすることが好ましい。
　次に、図１６に示すように、ソース電極およびドレイン電極形成工程の第４Ｂ工程において、ドライエッチング法による異方性エッチングにより、第３導電膜６１Ｂのうち第３導電層３３Ｂ，４３Ｂに対応する部分を覆うようにサイドウォール形状のレジスト膜６２を形成する。この際、エッチングガスとしては、酸素、ＣＦ４、ＣＨＦ３などを用い、エッチング処理室内の圧力は、１Ｔｏｒｒ～１ｍＴｏｒｒとすることが好ましい。
　なお、レジスト膜６２のエッチングする方法は、ドライエッチング法のみに限定されず、ドライエッチング法とウェットエッチング法との両方を用いてもよく、当該レジスト膜６２をドライエッチングした後にウェットエッチングを行なってもよい。
　続いて、図１７に示すように、第３導電膜６１Ｂのうち第３導電層３３Ｂ，４３Ｂに対応する部分を覆うようにサイドウォール形状のレジスト膜６２をマスクとして、第３導電膜６１Ｂをウェットエッチングして、第３導電膜６１Ｂをパターニングする。その後、サイドウォール形状のレジスト膜６２を除去することにより、ソース電極３０とドレイン電極４０とが並ぶ方向における第１導電層３１，４１の側面および第２導電層３２，４２の側面に接触するように、第３導電層３３Ｂ，４３Ｂを形成する。
　続いて、有機半導体層形成工程にて、実施の形態１に係る薄膜トランジスタの製造方法と同様の処理を施すことにより、本実施の形態に係る薄膜トランジスタ１７Ｂを製造することができる。
　次に、パッシベーション膜形成工程、および平坦化膜形成工程にて実施の形態１に係る薄膜トランジスタの製造方法と同様の処理を施し、画素電極を形成することにより本実施の形態に係る薄膜トランジスタ基板２Ｂを製造することができる。
　（実施の形態４）
　図１８は、本実施の形態に係る薄膜トランジスタを具備する薄膜トランジスタ基板の概略断面図である。図１８を参照して、本実施の形態に係る薄膜トランジスタ１７Ｃを具備する薄膜トランジスタ基板２Ｃについて説明する。
　図１８に示すように、本実施の形態に係る薄膜トランジスタ基板２Ｃは、実施の形態１に係る薄膜トランジスタ基板２Ｃと比較した場合に、薄膜トランジスタ１７Ｃがトップゲート構造を有する点において相違するが、これを構成する材料等については同様である。
　具体的には、本実施の形態に係る薄膜トランジスタ１７Ｃは、主表面１９ａを有する絶縁性基板１９と、主表面１９ａ上において互いに対峙するように設けられたソース電極３０およびドレイン電極４０と、ソース電極３０とドレイン電極４０との間に位置する部分の基板１９を覆うように、かつ、ソース電極３０上からドレイン電極４０上に跨るように設けられた有機半導体層５０と、ソース電極３０、ドレイン電極４０および有機半導体層５０を覆うように主表面１９ａ上に設けられたゲート絶縁層２１と、ゲート絶縁層２１上において当該ゲート絶縁層２１を介してソース電極３０およびドレイン電極４０の少なくとも一部ならびにソース電極３０とドレイン電極４０との間に位置する有機半導体層５０に重なるように設けられたゲート電極２０とを備える。
　有機半導体層５０は、ソース電極３０とドレイン電極４０との間においてゲート電極２０と重なるように形成されたチャネル領域Ｃｈ２を含む。
　ソース電極３０は、第１導電層３１、第２導電層３２および第３導電層３３を有する。また、ドレイン電極は、第１導電層４１、第２導電層４２および第３導電層４３を有する。
　第１導電層３１，４１は、絶縁性基板１９上に形成されており、下地層である絶縁性基板１９に対する密着性が良好な材料によって形成されている。
　第２導電層３２，４２は、第１導電層３１，４１上に積層されており、その電気抵抗が第１導電層３１よりも低い材料によって形成されている。
　第３導電層３３は、第１導電層３１および第２導電層３２のチャネル領域Ｃｈ２側に形成されており、有機半導体層５０に対して良好なオーミック接触を形成する材料によって形成されている。
　第３導電層３３，４３は、略直方体の形状を有し、絶縁性基板１９の主表面に接する第１接触面３３ａ，４３ａと、チャネル領域Ｃｈ２側に位置する第１導電層３１，４１の側面および第２導電層３２，４２の側面に接触する第２接触面３３ｂ，４３ｂとを有する。
　このような構成とすることにより、本実施の形態に係る薄膜トランジスタ１７Ｃにおいても、実施の形態１に係る薄膜トランジスタ１７とほぼ同様の効果が得られる。
　図１９から図２２は、図１８に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第１Ｃ工程から第４Ｃ工程を示す図である。図２３は、図１８に示す薄膜トランジスタ基板の製造工程における有機半導体層形成工程、ゲート絶縁層形成工程、ゲート電極形成工程および平坦化膜形成工程を経た後の絶縁性基板の状態を示す図である。図１９から図２３を参照して、本実施の形態に係る薄膜トランジスタ１７Ｃを具備する薄膜トランジスタ基板２Ｃの製造方法について説明する。
　本実施の形態に係る薄膜トランジスタ基板２Ｃの製造方法にあっては、実施の形態１に係る薄膜トランジスタ基板２の製造方法と比較した場合に、絶縁性基板１９上に先にソース電極３０およびドレイン電極４０ならびに有機半導体層５０を形成した後に、ゲート絶縁層２１を形成し、その後にゲート電極２０を形成する点において相違する。
　なお、ソース電極３０、ドレイン電極４０、有機半導体層５０、ゲート絶縁層２１およびゲート電極２０を形成する方法については、実施の形態１とほぼ同様であるため、その詳細な説明については省略する。
　まず、図１９に示すように、ソース電極３０およびドレイン電極４０形成工程の第１Ｃ工程においては、スパッタリング法、ＣＶＤ法、真空蒸着法等により、絶縁性基板１９の主表面１９ａ全体に第１導電膜および第２導電膜を成膜する。その後、第１導電膜および第２導電膜の積層膜を所定の形状にパターニングすることにより、第１導電層３１，４１が絶縁性基板１９上に形成され、第２導電層３２，４２が第１導電層３１，４１上に形成される。また、この際、信号配線も形成される。
　続いて、図２０に示すように、ソース電極３０およびドレイン電極４０形成工程の第２Ｃ工程において、第１導電層３１，４１および第２導電層３２，４２が形成された絶縁性基板１９全体に感光性樹脂を塗布して、これを露光および現像することにより第３導電層を形成する領域以外を覆うようにレジストパターン６０を形成する。
　次に、図２１に示すように、ソース電極３０およびドレイン電極４０形成工程の第３Ｃ工程において、上記のレジストパターン６０が形成された絶縁性基板１９全体に、たとえば、スパッタリング法、ＣＶＤ法、真空蒸着法等により、第３導電膜６１を成膜する。
　続いて、図２２に示すように、第３導電膜６１が成膜された絶縁性基板１９を剥離液中に浸漬するリフトオフ工程を行なうことにより、レジストパターン６０を除去して第３導電層３３，４３を形成する。これにより、絶縁性基板１９の主表面上にソース電極３０およびドレイン電極４０が形成される。
　次に、図２３に示すように、ソース電極３０およびドレイン電極４０が形成された絶縁性基板１９全体に、有機半導体材料を塗布して焼成した後に、有機半導体材料をパターニングする。これにより、有機半導体層５０を形成する（有機半導体層形成工程）。
　続いて、有機半導体層５０が形成された絶縁性基板１９全体に有機絶縁性材料を塗布した後に焼成することによりゲート絶縁膜を形成する。次に、ゲート絶縁膜をパターニングする（ゲート絶縁層形成工程）。この際、中継配線と信号配線とが電気的に接続可能となるように当該ゲート絶縁層に開口部を形成する。
　次に、スパッタリング法により、ゲート絶縁層２１が形成された絶縁性基板１９全体にゲート電極膜を成膜し、フォトリソグラフィ法により所定の形状に当該ゲート電極膜をパターニングすることによりゲート電極２０、走査配線１４および中継配線１４ａを形成する（ゲート電極形成工程）。これにより、本実施の形態に係る薄膜トランジスタ１７Ｃが製造される。
　続いて、ゲート絶縁層２１が形成された絶縁性基板１９全体に、紫外線感光性の有機絶縁膜を塗布した後に焼成することにより平坦化膜を成膜する。その後、平坦化膜５２をパターニングする（平坦化膜形成工程）。
　さらに、パターニングした平坦化膜５２をマスクとして、ゲート絶縁層２１に対してウェットエッチングあるいはドライエッチングを行うことにより、画素電極５３とドレイン電極４０を接続するためのコンタクトホールＣを設ける。
　続いて、上述の画素電極５３を形成することにより、本実施の形態に係る薄膜トランジスタ基板２Ｃを製造することができる。
　（実施の形態５）
　図２４は、本実施の形態に係る薄膜トランジスタ基板を具備する薄膜トランジスタ基板の概略断面図である。図２４を参照して、本実施の形態に係る薄膜トランジスタ１７Ｄを具備する薄膜トランジスタ基板２Ｄについて説明する。
　図２４に示すように、本実施の形態に係る薄膜トランジスタ基板２Ｄは、実施の形態４に係る薄膜トランジスタ基板２Ｃと比較した場合に、薄膜トランジスタ１７Ｃにおけるソース電極３０Ａおよびドレイン電極４０Ａの第３導電層３３Ａ，４３Ａの形状が相違し、その他の構成においては、ほぼ同様である。
　具体的には、たとえばチャネル領域Ｃｈ２側に位置する第３導電層３３Ａ，４３Ａは、第１接触面３３ａ，４３ａと第２接触面３３ｂ，４３ｂとの境界部から遠ざかる方向に向けて膨出する形状（サイドウォール状の形状）を有する。より具体的には、当該第３導電層３３Ａ，４３Ａは、絶縁性基板１９の法線方向に沿って絶縁性基板１９に向かうにつれて、徐々にチャネル領域Ｃｈ２側に位置する第１導電層３１，４１および第２導電層３２，４２の側面からの距離が増加するように湾曲する湾曲面を有する。
　第３導電層３３Ａ，４３Ａがこのような形状を有する場合であっても、第３導電層３３Ａ，４３Ａは、ゲート絶縁層２１に接する第１接触面３３ａ，４３ａと、チャネル領域Ｃｈ２側に位置する第１導電層３１，４１の側面および第２導電層３２，４２の側面に接触する第２接触面３３ｂ，４３ｂとを有することとなる。
　以上のような構成とすることにより、本実施の形態に係る薄膜トランジスタ１７Ｄにおいても、実施の形態４に係る薄膜トランジスタ１７Ｃとほぼ同様の効果が得られる。
　図２５および図２６は、図２４に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２Ｄ工程および第３Ｄ工程を示す図である。図２５および図２６を参照して本実施の形態に係る薄膜トランジスタ基板２Ｄの製造方法について説明する。
　本実施に形態に係る薄膜トランジスタ基板２Ｄの製造方法は、実施の形態４に係る薄膜トランジスタ基板２Ｃの製造方法と比較した場合に、ソース電極およびドレイン電極形成工程が相違し、その他の工程についてはほぼ同様である。
　具体的には、本実施の形態に係る薄膜トランジスタ基板２Ｄの製造方法におけるソース電極およびドレイン電極形成工程は、実施の形態４におけるソース電極およびドレイン電極形成工程の第２Ｃ工程から第４Ｃ工程に代えて、第２Ｄ工程および第３Ｄ工程を有する。
　また、本実施の形態に係る薄膜トランジスタ基板２Ｄの製造方法におけるソース電極およびドレイン電極形成工程の第２Ｄ工程および第３Ｄ工程は、実施の形態２に係る薄膜トランジスタ基板２Ａの製造方法におけるソース電極およびドレイン電極形成工程の第２Ａ工程および第３Ａ工程とほぼ同様であるため、詳細な説明については省略する。
　本実施に形態に係る薄膜トランジスタ基板２Ｄの製造方法にあっては、まず、ソース電極およびドレイン電極形成工程の第１Ｃ工程にて、実施の形態４に係る薄膜トランジスタ基板の製造方法と同様の処理を施すことによって、絶縁性基板１９上に第１導電層３１，４１および第２導電層３２，４２を形成する。
　続いて、図２５に示すように、ソース電極およびドレイン電極形成工程の第２Ｄ工程において、スパッタリング法、ＣＶＤ法、真空蒸着法等により、第１導電層３１，４１および第２導電層３２，４２が形成された絶縁性基板１９全体に、第３導電膜６１Ａを成膜する。
　次に、図２６に示すように、ソース電極およびドレイン電極形成工程の第３Ｄ工程において、ドライエッチング法による異方性エッチングにより、第１導電層３１，４１および第２導電層３２，４２の側面にサイドウォール状の第３導電層３３Ａ，４３Ａを形成する。これにより、ゲート絶縁層上にソース電極３０Ａおよびドレイン電極４０Ａが形成されることとなる。
　続いて、有機半導体層形成工程にて実施の形態４に係る薄膜トランジスタの製造方法と同様の処理を施すことにより、本実施の形態に係る薄膜トランジスタ１７Ｄを製造することができる。
　次に、ゲート絶縁層形成工程、ゲート電極形成工程、および平坦化膜形成工程にて実施の形態４に係る薄膜トランジスタの製造方法と同様の処理を施した後に、画素電極を形成することにより本実施の形態に係る薄膜トランジスタ基板２Ｄを製造することができる。
　（実施の形態６）
　図２７は、本実施の形態に係る薄膜トランジスタを具備する薄膜トランジスタ基板を示す概略断面図である。図２７を参照して、本実施の形態に係る薄膜トランジスタ１７Ｅを具備する薄膜トランジスタ基板２Ｅについて説明する。
　図２７に示すように、本実施の形態に係る薄膜トランジスタ基板２Ｅは、実施の形態４に係る薄膜トランジスタ基板２Ｃと比較した場合に、薄膜トランジスタ１７Ｃにおけるソース電極３０Ｂおよびドレイン電極４０Ｂの第３導電層３３Ｂ，４３Ｂの形状が相違し、その他の構成においては、ほぼ同様である。
　具体的には、第３導電層３３Ｂ，４３Ｂは、ゲート絶縁層２１が位置する側とは反対側に向けて第１導電層３１，４１の側面および第２導電層３２，４２の側面に沿って延在する部分と、第１導電層３１，４１が位置する側とは反対側に向けてゲート絶縁層２１に沿って延在する部分とによって構成されている。
　これにより、十分なフレキシブル性を確保することができ、薄膜トランジスタ基板２Ｅを曲げた際に、第３導電層３３Ｂ，４３Ｂがゲート絶縁層２１から浮き上がることを防止することができる。この結果、本実施の形態に係る薄膜トランジスタ１７Ｅにあっては、これを備える薄膜トランジスタ基板２Ｅが曲げられた場合でも、トランジスタの動作が安定する。
　以上のような構成とすることにより、本実施の形態に係る薄膜トランジスタ１７Ｅにあっても、実施の形態４に係る薄膜トランジスタ１７Ｄとほぼ同様の効果が得られ、さらに薄膜トランジスタ基板を凸状に折り曲げた場合であっても、薄膜トランジスタ１７Ｅの動作を安定させることができる。
　図２８から図３１は、図２７に示す薄膜トランジスタ基板の製造工程におけるソース電極およびドレイン電極形成工程の第２Ｅ工程から第５Ｅ工程を示す図である。図２８から図３１を参照して本実施の形態に係る薄膜トランジスタ基板２Ｅの製造方法について説明する。
　本実施に形態に係る薄膜トランジスタ基板２Ｅの製造方法は、実施の形態４に係る薄膜トランジスタ基板２Ｃの製造方法と比較した場合に、ソース電極およびドレイン電極形成工程が相違し、その他の工程についてはほぼ同様である。
　具体的には、本実施の形態に係る薄膜トランジスタ基板２Ｅの製造方法におけるソース電極およびドレイン電極形成工程は、実施の形態４におけるソース電極およびドレイン電極形成工程の第２Ｃ工程から第４Ｃ工程に代えて、第２Ｅ工程から第５Ｅ工程を有する。
　また、本実施の形態に係る薄膜トランジスタ基板２Ｅの製造方法におけるソース電極およびドレイン電極形成工程の第２Ｅ工程から第５Ｅ工程は、実施の形態３に係る薄膜トランジスタ基板２Ｂの製造方法におけるソース電極およびドレイン電極形成工程の第２Ｂ工程および第３Ｂ工程とほぼ同様であるため、詳細な説明については省略する。
　本実施に形態に係る薄膜トランジスタ基板２Ｅの製造方法にあっては、まず、ソース電極およびドレイン電極形成工程の第１Ｃ工程にて、実施の形態４に係る薄膜トランジスタ基板の製造方法と同様の処理を施すことによって、絶縁性基板１９上に第１導電層３１，４１および第２導電層３２，４２を形成する。
　続いて、図２８に示すように、ソース電極およびドレイン電極形成工程の第２Ｅ工程において、スパッタリング法、ＣＶＤ法、真空蒸着法等により、第１導電層３１，４１および第２導電層３２，４２が形成された絶縁性基板１９全体に第３導電膜６１Ｂを成膜する。
　続いて、図２９に示すように、ソース電極およびドレイン電極形成工程の第３Ｅ工程において、第３導電膜６１Ｂが成膜された絶縁性基板１９全体に感光性樹脂膜等のレジストを塗布して焼成することによりレジスト膜６２を形成する。
　次に、図３０に示すように、ソース電極およびドレイン電極形成工程の第４Ｅ工程において、ドライエッチング法により、第３導電膜６１Ｂのうち第３導電層３３Ｂ，４３Ｂに対応する部分を覆うようにサイドウォール形状のレジスト膜６２を形成する。
　続いて、図３１に示すように、第３導電膜６１Ｂのうち第３導電層３３Ｂ，４３Ｂに対応する部分を覆うようにサイドウォール形状のレジスト膜６２をマスクとして、第３導電膜６１Ｂをウェットエッチングして、第３導電膜６１Ｂをパターニングする。その後、サイドウォール形状のレジスト膜６２を除去することにより、ソース電極３０とドレイン電極４０とが並ぶ方向における第１導電層３１，４１の側面および第２導電層３２，４２の側面に接触するように、第３導電層３３Ｂ，４３Ｂを形成する。
　続いて、有機半導体層形成工程にて実施の形態４に係る薄膜トランジスタの製造方法と同様の処理を施すことにより、本実施の形態に係る薄膜トランジスタ１７Ｄを製造することができる。
　次に、ゲート絶縁層形成工程、ゲート電極形成工程、および平坦化膜形成工程にて実施の形態４に係る薄膜トランジスタの製造方法と同様の処理を施した後に、画素電極を形成することにより本実施の形態に係る薄膜トランジスタ基板２Ｄを製造することができる。
　上述した実施の形態１から６においては、表示装置として薄膜トランジスタ基板を備えた液晶表示装置を例示したが、これに限定されず、有機ＥＬ（Electro　Luminescence）表示装置、無機ＥＬ表示装置、電気泳動表示装置などの他の表示装置にも適用することができる。
　以上、本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
　１　液晶表示装置、２，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ　薄膜トランジスタ基板、３　対向基板、４　シール材、５　液晶層、６，７　偏光板、８　バックライトユニット、１０　液晶表示パネル、１１　ソースドライバ、１２　ゲートドライバ、１３　制御部、１４　走査配線、１４ａ　中継配線、１５　信号配線、１７，１７Ａ，１７Ｂ，１７Ｃ，１７Ｄ，１７Ｅ　薄膜トランジスタ、１９　絶縁性基板、１９ａ　主表面、２０　ゲート電極、２１　ゲート絶縁層、３０，３０Ａ，３０Ｂ　ソース電極、３１，４１　第１導電層、３２，４２　第２導電層、３３，３３Ａ，３３Ｂ，４３，４３Ａ，４３Ｂ　第３導電層、３３ａ，４３ａ　第１接触面、３３ｂ，４３ｂ　第２接触面、４０，４０Ａ，４０Ｂ　ドレイン電極、５０　有機半導体層、５１　パッシベーション膜、５２　平坦化膜、５３　画素電極、５３ａ　ソース端子、５３ｂ　ゲート端子、６０　レジストパターン、６１，６１Ａ，６１Ｂ　第３導電膜、６２　レジスト膜。

Claims (5)

  1. 　主表面を有する基板と、
    　前記主表面上に設けられたゲート電極と、
    　前記ゲート電極を覆うように前記主表面上に設けられたゲート絶縁層と、
    　前記ゲート絶縁層上において互いに対峙するとともに各々が前記ゲート絶縁層を介して前記ゲート電極に少なくともその一部が重なるように設けられたソース電極およびドレイン電極と、
    　前記ソース電極と前記ドレイン電極との間に位置する部分の前記ゲート絶縁層を覆うように、かつ、前記ソース電極上から前記ドレイン電極上に跨るように設けられた有機半導体層とを備え、
    　前記有機半導体層は、前記ソース電極と前記ドレイン電極との間において前記ゲート電極に重なるように形成されたチャネル領域を含み、
    　前記ソース電極および前記ドレイン電極は、前記ゲート絶縁層との密着性を高める第１導電層と、前記第１導電層上に積層されるとともに前記第１導電層よりも低い電気抵抗を有する第２導電層と、前記第１導電層および前記第２導電層の前記チャネル領域側に設けられるとともに前記有機半導体層にオーミック接触する第３導電層とを含み、
    　前記第３導電層は、前記ゲート絶縁層に接する第１接触面と、前記チャネル領域側に位置する前記第１導電層の側面および前記第２導電層の側面に接触する第２接触面とを有する、薄膜トランジスタ。
  2. 　前記第３導電層は、前記ゲート絶縁層が位置する側とは反対側に向けて前記第１導電層の側面および前記第２導電層の側面に沿って延在する部分と、前記第１導電層が位置する側とは反対側に向けて前記ゲート絶縁層に沿って延在する部分とによって構成されている、請求項１に記載の薄膜トランジスタ。
  3. 　主表面を有する基板と、
    　前記主表面上に互いに対峙するように設けられたソース電極およびドレイン電極と、
    　前記ソース電極と前記ドレイン電極との間に位置する部分の前記基板を覆うように、かつ、前記ソース電極上から前記ドレイン電極上に跨るように設けられた有機半導体層と、
    　前記ソース電極、前記ドレイン電極および前記有機半導体層を覆うように前記主表面上に設けられたゲート絶縁層と、
    　前記ゲート絶縁層上に前記ゲート絶縁層を介して前記ソース電極および前記ドレイン電極の少なくとも一部ならびに前記ソース電極と前記ドレイン電極との間に位置する前記有機半導体層に重なるように設けられたゲート電極とを備え、
    　前記有機半導体層は、前記ソース電極と前記ドレイン電極との間において前記ゲート電極に重なるように設けられたチャネル領域を含み、
    　前記ソース電極および前記ドレイン電極は、前記基板との密着性を高める第１導電層と、前記第１導電層上に積層されるとともに前記第１導電層よりも低い電気抵抗を有する第２導電層と、前記第１導電層および前記第２導電層の前記チャネル領域側に設けられるとともに前記有機半導体層にオーミック接触する第３導電層とを含み、
    　前記第３導電層は、前記基板の前記主表面に接する第１接触面と、前記チャネル領域側に位置する前記第１導電層の側面および前記第２導電層の側面に接触する第２接触面とを有する、薄膜トランジスタ。
  4. 　前記第３導電層は、前記基板が位置する側とは反対側に向けて前記第１導電層の側面および前記第２導電層の側面に沿って延在する部分と、前記第１導電層が位置する側とは反対側に向けて前記基板に沿って延在する部分とによって構成されている、請求項３に記載の薄膜トランジスタ。
  5. 　前記第３導電層は、前記第１接触面と前記第２接触面との境界部から遠ざかる方向に向けて膨出する、請求項１または３に記載の薄膜トランジスタ。
PCT/JP2014/066267 2013-06-26 2014-06-19 薄膜トランジスタ WO2014208442A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/899,774 US20160141531A1 (en) 2013-06-26 2014-06-19 Thin film transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013133720 2013-06-26
JP2013-133720 2013-06-26

Publications (1)

Publication Number Publication Date
WO2014208442A1 true WO2014208442A1 (ja) 2014-12-31

Family

ID=52141782

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/066267 WO2014208442A1 (ja) 2013-06-26 2014-06-19 薄膜トランジスタ

Country Status (2)

Country Link
US (1) US20160141531A1 (ja)
WO (1) WO2014208442A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018014373A (ja) * 2016-07-19 2018-01-25 株式会社リコー 電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システム

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105514032A (zh) * 2016-01-11 2016-04-20 深圳市华星光电技术有限公司 Ips型tft-lcd阵列基板的制作方法及ips型tft-lcd阵列基板
CN105549278B (zh) * 2016-01-11 2018-03-06 深圳市华星光电技术有限公司 Ips型tft‑lcd阵列基板的制作方法及ips型tft‑lcd阵列基板
KR20180100013A (ko) * 2017-02-28 2018-09-06 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059896A (ja) * 2004-08-18 2006-03-02 Sony Corp 電界効果型トランジスタ
JP2006147613A (ja) * 2004-11-16 2006-06-08 Sony Corp 半導体装置及びその製造方法
JP2006302925A (ja) * 2005-04-15 2006-11-02 Sony Corp 半導体装置、光学装置及びセンサ装置
JP2007173816A (ja) * 2005-12-19 2007-07-05 Samsung Electronics Co Ltd 金属配線及びその製造方法とこれを具備した表示基板及びその製造方法
JP2008130920A (ja) * 2006-11-22 2008-06-05 Sony Corp 電極被覆材料、電極構造体、及び、半導体装置
JP2009129949A (ja) * 2007-11-20 2009-06-11 Konica Minolta Holdings Inc 有機ｔｆｔの製造方法、及び有機ｔｆｔ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101968115B1 (ko) * 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059896A (ja) * 2004-08-18 2006-03-02 Sony Corp 電界効果型トランジスタ
JP2006147613A (ja) * 2004-11-16 2006-06-08 Sony Corp 半導体装置及びその製造方法
JP2006302925A (ja) * 2005-04-15 2006-11-02 Sony Corp 半導体装置、光学装置及びセンサ装置
JP2007173816A (ja) * 2005-12-19 2007-07-05 Samsung Electronics Co Ltd 金属配線及びその製造方法とこれを具備した表示基板及びその製造方法
JP2008130920A (ja) * 2006-11-22 2008-06-05 Sony Corp 電極被覆材料、電極構造体、及び、半導体装置
JP2009129949A (ja) * 2007-11-20 2009-06-11 Konica Minolta Holdings Inc 有機ｔｆｔの製造方法、及び有機ｔｆｔ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018014373A (ja) * 2016-07-19 2018-01-25 株式会社リコー 電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システム

Also Published As

Publication number Publication date
US20160141531A1 (en) 2016-05-19

Similar Documents

Publication Publication Date Title
WO2018214727A1 (zh) 柔性显示基板及其制作方法、显示装置
US8633481B2 (en) Semiconductor device and process for production thereof
JP5149464B2 (ja) コンタクト構造、基板、表示装置、並びに前記コンタクト構造及び前記基板の製造方法
US9305942B2 (en) TFT array substrate having metal oxide part and method for manufacturing the same and display device
TWI532186B (zh) 薄膜電晶體及其形成方法
WO2016090896A1 (en) Touch display substrate, fabrication method and touch display device
US10340392B2 (en) Semiconductor device including mark portion and production method for same
US9553176B2 (en) Semiconductor device, capacitor, TFT with improved stability of the active layer and method of manufacturing the same
KR102050401B1 (ko) 디스플레이 장치 및 그 제조방법
US20170077271A1 (en) Array substrate for liquid crystal display device and method of manufacturing the same
EP2528126B1 (en) Manufacture method of an organic TFT array substrate
KR100695013B1 (ko) 박막트랜지스터 기판과 박막트랜지스터 기판의 제조방법
WO2014208442A1 (ja) 薄膜トランジスタ
KR20130098709A (ko) 박막트랜지스터 기판 및 이의 제조 방법
WO2015143818A1 (zh) 阵列基板及其制造方法、显示装置
US9741861B2 (en) Display device and method for manufacturing the same
US8618538B2 (en) Thin film transistor array panel and manufacturing method thereof
JP5145676B2 (ja) 薄膜トランジスタおよびその製造方法
CN110707106A (zh) 薄膜晶体管及制备方法、显示装置
US8698153B2 (en) Semiconductor device and process for production thereof
US9123691B2 (en) Thin-film transistor and method for manufacturing the same
JP5381244B2 (ja) 薄膜トランジスタアレイの製造方法及び表示装置
US20130200374A1 (en) Thin Film Transistor, Thin Film Transistor Substrate and Method for Manufacturing the Same
WO2014068916A1 (ja) 薄膜トランジスタ
WO2016052127A1 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法および表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14818617

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14899774

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14818617

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP