JP2005532690A - 電界効果トランジスタを有する集積回路および製造方法 - Google Patents

電界効果トランジスタを有する集積回路および製造方法 Download PDF

Info

Publication number
JP2005532690A
JP2005532690A JP2004519712A JP2004519712A JP2005532690A JP 2005532690 A JP2005532690 A JP 2005532690A JP 2004519712 A JP2004519712 A JP 2004519712A JP 2004519712 A JP2004519712 A JP 2004519712A JP 2005532690 A JP2005532690 A JP 2005532690A
Authority
JP
Japan
Prior art keywords
substrate
organic semiconductor
field effect
electrode
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004519712A
Other languages
English (en)
Other versions
JP4668613B2 (ja
Inventor
チャン、ジー
ブラジス、ポール
ガモタ、ダニエル
カラナスンダラム、クリシュナ
シェイファーズ、スティーブン
ウィールガス、ジャージー
ロイ チョードゥリー、アブヒジット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JP2005532690A publication Critical patent/JP2005532690A/ja
Application granted granted Critical
Publication of JP4668613B2 publication Critical patent/JP4668613B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/50—Forming devices by joining two substrates together, e.g. lamination techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/114—Poly-phenylenevinylene; Derivatives thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/211—Fullerenes, e.g. C60
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/30—Coordination compounds
    • H10K85/311—Phthalocyanine
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/615—Polycyclic condensed aromatic hydrocarbons, e.g. anthracene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/615—Polycyclic condensed aromatic hydrocarbons, e.g. anthracene
    • H10K85/621—Aromatic anhydride or imide compounds, e.g. perylene tetra-carboxylic dianhydride or perylene tetracarboxylic di-imide

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

１つの基板（１０６，２０４）上に有機半導体チャネル（１１２，２１６，３０８，４１８）を形成し、１つ以上の他の基板（１０４，１０８，２０６）上にデバイス電極（１１４，１１６，１１０，２０８，２１０，２１２）を形成し、その後に、基板を一体に積層することによって、電界効果トランジスタ（１０２，２０２，３０２，４０２）を有する集積回路（１００，２００，３００，４００）が作製される。ある実施態様においては、ゲート誘電体として機能する誘電体パッチ（２１４）が、積層を実行するより先に、基板のうちの１つ（２０４，２０６）の上に形成される。積層によって、デバイス組立ての安価な手段が提供され、異なる基板上に異なるデバイス構造を別個に作製することが可能となり、および、種々のデバイス層が薄化されて改良された性能を生じる。

Description

本発明は、マイクロエレクトロニクスの作製方法と、そのような方法によって製造されるデバイスとに関する。
従来、マイクロエレクトロニクスは無機材料から作製されていた。単結晶ウエハを利用して作製されたマイクロエレクトロニクスが支配的であるが、広面積のマイクロエレクトロニクス回路が必要とされるアクティブディスプレイなどの特別な用途には、有機または無機絶縁基板上に堆積された、多結晶またはアモルファス材料が用いられている。結晶またはアモルファス無機材料を用いるマイクロエレクトロニクス作製には、長期に連続する高価な加工操作が伴われ、一般には相当に複雑および高価である。
最近では、無機半導体の代替として、有機半導体の商業的な使用の探索における関心が増大している。
本発明は、参照が類似の要素を示す添付の図面において図示されている、例示的な実施態様を通じて説明されるが、それらに限定されない。
必要によって、本発明の詳細な実施態様を本明細書中に開示する。しかしながら、開示の実施態様は、種々の形態において実施され得る本発明の単なる例示であることが理解されるべきである。したがって、本明細書中に開示される特定の構造および機能的詳細は限定として解釈されるべきでなく、単に特許請求の範囲の基礎として、および、実質的に任意の適切に詳細な構造における本発明の種々の使用を当業者に説明するための、代表的な基礎として解釈されるべきである。さらに、本明細書中で用いられる語句は限定を意図するものではなく、本発明の理解可能な説明を提供することを意図するものである。
図１は、本発明の好適な実施態様による、第１の電界効果トランジスタ１０２を有する第１の集積回路１００の一部分の断面図である。集積回路１００は、一体に積層された第１の基板１０４と、第２の基板１０６と、第３の基板１０８とを有する。第２の基板１０６は、第１の基板１０４と第３の基板１０８との間に配置される。第３の基板１０８上に初期に形成されているゲート電極１１０は、第２の基板１０６と第３の基板１０８との間に配置される。第２の基板１０６上に初期に形成されている有機半導体チャネル１１２は、第１の基板１０４と第２の基板１０６との間に配置される。第１の基板１００上に初期に形成されているソース電極１１４およびドレイン電極１１６は、第１の基板１０４と有機半導体チャネル１１２との間に、間隔をおいて配置される。接続強化層１１８は、好適には、ソース電極１１４およびドレイン電極１１６と有機半導体チャネル１１２との界面に存在する。接続強化層１１８としての使用に適切である最良の材料は、金属系である。接続強化層１１８として用いられる金属は、好適には、クロム、クロムの非鉄合金、亜鉛、亜鉛合金、チタン、チタン合金、スズ、およびスズ合金からなる群から選択される。代替では、接続強化層１１８は分子性の液状試薬を有する。オクタデシルトリクロロシランは分子性の液状試薬であり、ポリチオフェン族化合物を含有する有機半導体チャネル１１２との組合せにおいて、接続強化層１１８としての使用に特に適切である。
第２の基板１０６はゲート誘電体層として機能する。さらに、第２の基板１０６は分子構造的な手段を提供することが可能であり、デバイス構造を有する有機半導体（例えば、チャネル１１２）を特別に配向させることによって、電気的な性能を強化する。配向ポリマー膜は、第２の基板１０６としての使用、または本明細書中で以下に開示される、有機
半導体デバイス構造を支持する他の基板としての使用に、特に適切である。配向ポリマー膜の分子レベルの表面構造は、その上に支持されている有機半導体デバイス構造（例えば、チャネル１１２）を特別に配向する傾向にあり、有機半導体内部での配列の増大と、電気的な性能の改良を導く。
代替では、図１に示されるところに比べ、第２の基板１０６が除去され、かつ、ゲート電極１１０上に別個のゲート誘電体が形成されている。その後に、別個のゲート誘電体の上方に、有機半導体チャネル１１２が形成される。さらに、この代替に関しては、有機半導体チャネル１１２が、第１の基板１０４または第３の基板１０８上に初期に形成されていることも可能であることを言及しておく。
集積回路において用いられ得る他の回路素子、主としてレジスタおよびキャパシタは、種々の方法で形成されることが可能である。例えばキャパシタは、第１の基板１０４と第２の基板１０６との間に第１の電極を配置し、かつ第２の基板１０６と第３の基板１０８との間に、第２の基板１０６を通じて第１の電極と正反対に、第１の電極と相対する第２の電極を配置することによって、形成されることが可能である。代替では、２つの電極端子を有機半導体材料の延長部分の相対する端に、その部分と接続した状態で形成することによって、第１の基板１０４と第２の基板１０８との間にレジスタが形成される。そのようなレジスタは、電界効果トランジスタ１０２に類似しているが、ゲート電極を有していない。レジスタ用の抵抗性材料には、任意の抵抗性ポリマー厚膜ペースト、抵抗性ポリマーなどがあり得るが、それらに限定されない。
図２は、本発明の第１の代替の実施態様による、第２の電界効果トランジスタ２０２を有する第２の集積回路２００の一部分の断面図である。第２の集積回路２００は、第１の基板２０４と、第２の基板２０６とを有する。ソース電極２０８、ゲート電極２１０、およびドレイン電極２１２は、第１の基板２０４と第２の基板２０６との間にて第２の基板２０６上に配置される。ゲート誘電体パッチ２１４は、ゲート電極２１０を覆っている。有機半導体チャネル２１６は、ソース電極２０８からゲート誘電体パッチ２１４を越えてドレイン電極２１２へ向けて延伸している。ソース電極２０８およびドレイン電極２１０は、有機半導体チャネル２１６と接触し、および、部分的に重なっている。誘電体パッチ２１４および有機半導体チャネル２１６は、第１の基板２０４と第２の基板２０６との間に配置される。有機半導体チャネル２１６は、第１の基板２０４に近接して配置される。代替では、上述のデバイス素子の配置は変更される。例えば、ソース電極２０８およびドレイン電極２１２のうちの一方または両方は、図２に示されるように有機半導体チャネル２１６と第２の基板２０６との間に配置されるのではなく、有機半導体チャネル２１６と第１の基板２０４との間に配置されることが可能である。代替では、ゲート電極２１０は、示されているように２つの基板２０４，２０６の間に配置されるのではなく、第１の基板２０４または第２の基板２０６の外部表面上に配置される。後者において、基板２０４，２０６のうちの１つがゲート誘電体の役割を果たすであろうから、誘電体パッチ２１４は排除されるであろう。
図３は、本発明の第２の代替の実施態様による、第３の電界効果トランジスタ３０２を有する第３の集積回路３００の一部分の断面図である。第３の電界効果トランジスタ３０２は、第１の基板３０４と、第２の基板３０６とを有する。好適には第１の基板３０４上に初期に形成されている有機半導体チャネル３０８は、第１の基板３０４と第２の基板３０６との間に配置される。ソース電極３１０、ゲート電極３１２、およびドレイン電極３１４は、有機半導体チャネル３０８と第２の基板３０６との間に配置される。代替では、ソース電極３１０、ゲート電極３１２、およびドレイン電極３１４のうちの１つ以上は、有機半導体チャネル３０８と第１の基板３０４との間に配置される。ゲート電極の材料は、ゲート電極３１２と有機半導体チャネル３０８との間にショットキー接合３１６が形成
されるように、有機半導体チャネル３０８の材料を考慮して選択される。ショットキー接合３１６を形成するためには、有機半導体チャネル３０８の物理的特性に関して、ゲート電極３１２と有機半導体チャネル３０８との間にショットキー接合３１６を作り出すために充分である仕事関数を特徴とする、ゲート電極材料を用いることが好適である。ショットキー接合３１６を提供することによって、図２に示される第１の代替の実施態様で用いられるような誘電体材料の必要が排除される。ゲート電極３１２は金属である必要はないが、しかしながら、有機半導体チャネル３０８に対するショットキー接続を形成するために代替で用いられる金属には、アルミニウム、マグネシウム、チタン、タンタル、マンガン、および亜鉛が含まれる。好適には、ソースおよびドレイン電極３１０，３１４の材料は、有機半導体チャネル３０８に対するオーミック接続を形成するように、有機半導体チャネル３０８の材料の特性を考慮して選択される。ソースおよびドレイン電極３１０，３１４は金属である必要はないが、しかしながら、有機半導体チャネル３０８に対するオーミック接続を形成するために代替で用いられる金属には、銅、金、銀、ニッケル、白金、およびタングステンが含まれる。
図４は、本発明の第３の代替の実施態様による、デュアルゲート電界効果トランジスタ４０２を有する集積回路４００の一部分の断面図である。集積回路４００は、第１の基板４０４と、第２の基板４０６と、第３の基板４０８と、第４の基板４１０とを有する。第１のゲート電極４１２は、第１の基板４０４と第２の基板４０６との間に配置される。導体線の第１のセグメント４１４および導体線の第２のセグメント４１６もまた、第１の基板４０４と第２の基板４０６との間に配置される。第１のゲート電極４１２を形成するために用いられる工程において、好適には、前述の導体線セグメント４１４，４１６もまた形成される。好適には、導体線セグメント４１４，４１６のうちの一方または両方は、デュアルゲート電界効果トランジスタ４０２を、集積回路４００の他の回路素子（例えば、他の電界効果トランジスタ）と相互接続するために用いられる。
有機半導体チャネル４１８は、第２の基板４０６と第３の基板４０８との間に配置される。ソース電極４２０およびドレイン電極４２２は、第２の基板４０６と有機半導体チャネル４１８との間にて、第１のゲート電極４１２の（横方向に）相対する側に配置される。第２の基板は、第１のゲート電極４１２を有機半導体チャネル４１８から絶縁する。第２のゲート電極４２４は、第１のゲート電極４１２と横方向に位置合わせされて、第３の基板４０８と第４の基板４１０との間に配置される。ただ１つのゲート電極ではなく２つのゲート電極を提供することによって、電界効果トランジスタ４０２の相互コンダクタンスが増大される。
第３の導体線セグメント４２６は、第３の基板４０８と第４の基板４１０との間に配置される。第３の導体線セグメント４２６は、好適には、第２のゲート電極４２４を形成するために用いられる工程において形成され、および好適には、第２のゲート電極４２４と電気的に接続する。周囲の壁４２８Ａによって境界がなされているビア４２８は、４つの基板４０４〜４１０を貫通しており、第２の導体線セグメント４１６（第１の基板４０４と第２の基板４０６との間に配置される）および第３の導体線セグメント４２６と位置合わせされている。ビア４２８は、例えば、機械的なドリルまたはレーザドリルによって、またはエッチングによって、形成されることが可能である。ビア４２８内部に設けられた導電性材料４３０は、第２の導体線セグメント４１６、および第３の導体線セグメント４２６を電気的に接続する。導電性材料４３０には、例えば、導電性接着剤、または、めっきによって設けられる金属が含まれることが可能である。第１のおよび第２のゲート電極４１２，４２４は、第２のおよび第３の導体線セグメント４１６，４２６、および導電性材料４３０を通じて、接続されることが可能である。
代替では、前述の任意の実施態様において、追加の基板が提供される。代替では追加の
基板は、追加のデバイスを提供すること、および導体線を相互接続することのうち、少なくとも一方のために用いられる。
図５は、本発明の好適な実施態様によって図１に示される集積回路の作製に伴う積層工程の概略図である。図５に示されるように、第１の基板１０４、第２の基板１０６、および第３の基板１０８は、ウェッブのロールの形態で提供される。図５に示されるように、第１の基板は、複数のソース電極１１４およびドレイン電極１１６を支持している（図５において、接続強化材料１１８は示されていないが、ソースおよびドレイン電極１１４，１１６上で提供されることが可能である）。第２の基板１０６は、複数の有機半導体チャネル１１２を支持しており、第３の基板１０８は、複数のゲート電極１１０を支持している。図５に示されるように、３つの基板１０４，１０６，１０８は、ウェッブの形態で第１のローラ５０２と第２のローラ５０４との間の狭い間隙を通じて供給されることによって、一体に積層される。ある基板では、積層の改良を得るために、ローラ５０２，５０４を加熱するか、または、基板を一体に積層する直前に基板を加熱することが好適である。
基板１０４，１０６，１０８を積層することによって、有機半導体チャネル１１２と、ゲート誘電体層１０６の役割を果たす第２の基板１０６とを有するデバイス層は薄くなり、そのことによって、形成される電界効果トランジスタ１０２の相互コンダクタンスが増大される。積層を用いることによって、例えばチャネルゲートなど異なるデバイス層を、別個の基板上に別個に形成することが可能となる。同一の基板上で、あるデバイス層の上方に別のデバイス層を形成する必要がないことによって、デバイス構造が構築され得る精度は高められる傾向にあり、デバイス構造の達成可能な臨界の寸法（例えば、導体および半導体層の厚さ）は減少される。さらに以下で説明されるように、代替では、デバイス構造を形成するために種々の印刷工程が用いられる。デバイス構造が別個の基板上に別個に形成される場合、そのような工程を用いて達成可能な精度および設計柔軟性は、単一の基板上に全てのデバイス層が形成される場合に達成され得るのに比べて、改良される。
代替では、第１のおよび第２のローラ５０２，５０４の代わりに、プレス式の積層装置が用いられる。積層される基板の環境を真空にすることが可能であるプレス式の積層装置もまた、用いられることが可能である。真空積層を用いることによって、基板１０４，１０６，１０８の間にガスが閉じ込められることを回避できる。ウェッブ供給基板加工と対照的な、シート供給基板加工において、プレス式の積層装置は特に適切である。代替では、基板１０４，１０６，１０８は、連続的なウェッブとは対照的な、分離したシートの形態で提供される。ウェッブが用いられる場合には、積層後に、ウェッブは各々１つ以上の集積回路を有する分離した断片に切断される。
図６は、本発明の第１の代替の実施態様によって図２に示される集積回路の作製に伴う積層工程の概略図である。図６に示されるように、第１の基板２０４および第２の基板２０６は、ウェッブの形態を取る。複数のソース電極２０８、ゲート電極２１０、およびドレイン電極２１２は、第２の基板２０６上に形成される。複数の有機半導体チャネル２１６は、第１の基板２０４上に形成される。複数の誘電体パッチ２１４は、第１の基板２０４上にて、有機半導体チャネル２１６と重なるように形成される。図６に示されるように、第１の基板２０４および第２の基板２０６は、第１のローラ５０２および第２のローラ５０４の間の狭い間隙を通じて供給される。図５に関して先に述べたように、代替では、第１および第２のローラ５０２，５０４の代わりに、他の形式の積層装置が用いられる。第１および第２のローラ５０２，５０４の間を通過する際に、２つの基板２０６，２０４は加圧されて、一体に積層される。誘電体パッチ２１４および有機半導体チャネル２１６を有するデバイス層は、積層工程によって薄化されて、より高い相互コンダクタンスを有する電界効果トランジスタ２０２が製造される。図５においては、他の導体線は示されていないが、代替では、集積回路は他の形式のデバイス、および他の機能的フィーチャまた
は非機能的フィーチャを有する。
図７は、本発明の好適な実施態様によって図１に示される電界効果トランジスタを有する集積回路作製のための工程の流れ図である。ステップ７０２では、ソースおよびドレイン電極１１４，１１６が、第１の基板１０４上に形成される。好適な実施態様および他の実施態様におけるソースおよびドレイン電極１１４，１１６を形成するために、代替では、種々の工程が用いられることが可能である。ドレインおよびソース電極１１４，１１６は、例えば、レジストを用いて金属膜をパターンエッチングすることによって画定される、金属のパッチを有することが可能である。代替では、ソースおよびドレイン電極１１４，１１６は、無機ナノ粒子金属、ポリアニリン、ポリエチレンジオキシチオフェンスルホン酸、ドープされたポリチオフェンなどの導電性ポリマー、または、導電性フィラー材料を含有する非導電性ポリマーからなる。ドレインおよびソース電極１１４，１１６、および他の実施態様の電極は、ジェット印刷（jetting ）、マイクロディスペンス法、マイクロコンタクトプリンティング法、グラビア印刷、フレキソ印刷、またはオフセット印刷を含む種々の方法によって、設けられることが可能である。代替では、ソースおよびドレイン電極が形成されるブランケット層の材料が、第１の基板上に堆積され、その後でパターン形成される。パターン形成は、例えば、パターンエッチング、例えば紫外線などの放射線へのパターン露光による、パターン光重合によって、ブランケット被覆の溶解性を選択的に変更し、続いて溶媒への浸漬による現像によって実施される。代替では、電極１１４，１１６が形成される材料が設けられるのに先立って、第１の基板１０４は選択的に放射線で露光されて、電極１１４，１１６が形成される材料に関連して、基板の粘着性が選択的に変化する。例えば、マスクを通じて、紫外線で露光されて、親水性の粘着性に変化する。電極材料が設けられた時、その後に、第１の基板１０４のある部分（例えば、露光された部分、または露光されない部分）を、専ら粘着する。
好適な実施態様の第１、第２、第３の基板、１０４，１０６，１０８に対して、および他の実施態様の基板に対して、種々の異なる形式の基板材料が用いられることが可能である。好適には、基板は、クロス、紙状の材料、または、ポリエステル、ポリイミド、ポリプロピレン、およびポリカーボネートなどのポリマー膜からなる群から選択される材料である。好適には、基板はフレキシブル基板である。
ステップ７０４では、接続強化材料１１８が、ソースおよびドレイン電極に設けられる。代替では、接続強化材料１１８は用いられない。接続強化材料を伴う金属のソースおよびドレイン電極１１４，１１６は、ベース金属および接続強化材料のブランケット堆積によって形成されることが可能であり、その後にベース金属および接続強化材料はパターン形成される。代替では、ベース金属が設けられ、およびパターン形成されてから、電気めっきまたは堆積によって接続強化材料が追加されることが可能である。
ステップ７０６では、有機半導体チャネル１１２が第２の基板１０６上に形成される。有機半導体チャネル１１２は、例えば、ポリ（３−アルキルチオフェン）、ポリ（３−ヘキシルチオフェン）、ポリ（３−ドデシルチオフェン）、またはポリ（３−アルキルチオフェン−２，５−ジイル）などのポリチオフェン族、セクシチオフェンなどのオリゴチオフェン、２，８−ジヘキシルアントラジチオフェンまたは２，８−ジオクタデシルアントラジチオフェンなどのアルキル置換アントラジチオフェン、２，８−ジヘキシルナフタジチオフェンまたは２，８−ジオクタデシルナフタジチオフェンなどのアルキル置換ナフタジチオフェン、ナフタレン−１，４，５，８−テトラカルボン酸ジイミドまたはアントラセン−２，３，６，７−テトラカルボン酸ジイミドなどのテトラカルボン酸ジイミド縮合環、ポリアニリン、ペリレン、フラーレン（例えば、Ｃ６０）、ポリ（フェニレン−ビニレン）、ポリ（チエニレン−ビニレン）、ペンタセン、またはフタロシアニン配位化合物からなる材料を含むことができる。配位イオンは、例えば、白金（Ｐｔ）、銅（Ｃｕ）、
亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、鉄（Ｆｅ）、または水素（Ｈ２）である。
有機半導体チャネル１１２は、ジェット印刷、マイクロディスペンス法、マイクロコンタクトプリンティング法、グラビア印刷、フレキソ印刷、またはオフセット印刷を含む種々の方法によって、形成されることが可能である。代替では、ソースおよびドレイン電極１１４，１１６に関して先に述べたように、ブランケット層が第２の基板１０６に設けられてから、その後にパターン形成されて有機半導体チャネル１１２を形成する。有機半導体からなるデバイス、例えばチャネル１１２は、前述の印刷方法、ブランケット被覆、および他のパターン形成技術を用いることによって形成されることが可能であるという、従来の無機半導体（例えば、Ｓｉ、ＧａＡｓ）とは対照的な利点が、有機半導体にはある。そのような技術は、従来の半導体作製技術よりも複雑でなく、および高価でない。
ステップ７０８では、ゲート電極１１０が第３の基板１０８上に形成される。ゲート電極１１０は金属であることが可能であり、この場合には、例えば、ゲート電極１１０が形成される金属で第３の基板１０８を（例えば、スパッタリングによって）ブランケット被覆し、その後でその金属をパターン形成することによって形成されることが可能である。しかしながら好適には、ゲート電極１１０は、ポリアニリン、ポリエチレン、ジオキシチオフェンスルホン酸、またはドープされたポリチオフェンなどの導電性ポリマーから形成される。導電性ポリマーのゲート電極は、例えば、有機半導体チャネル１１２、ソース電極１１４、ドレイン電極１１６に関して上で述べたのと同一の技術を用いて、堆積されることが可能である。
ステップ７１０では、第１の実施態様の３つの基板１０４，１０６，１０８は、第２の基板１０６において有機半導体チャネル１１２が形成されている面が、第１の基板１０４においてソースおよびドレイン電極が形成されている面を向くように、かつ、第３の基板１０８においてゲート電極１１０が形成されている面が、第２の基板１０６の背面（有機半導体チャネル１１２に相対する面）を向くように配置される。
ステップ７１２では、有機半導体チャネル１１２がソース電極１１４とドレイン電極１１６との間に拡張するように、かつ、ゲート電極１１０がソース電極１１４とドレイン電極１１６との間に配置されるように、３つの基板１０４，１０６，１０８は位置を整合される。電極１１０，１１４は、有機半導体チャネル１１２と重なる。
ステップ７１４では、３つの基板１０４，１０６，１０８は一体に積層されて、１つ以上の電界効果トランジスタ１０２を有する集積回路１００を形成する。代替では、３つの基板１０４，１０６，１０８は、例えば、雰囲気酸素、湿分、または光によって誘導される劣化などの環境劣化に対する保護を提供する、追加の膜（図示せず）の間に積層されることが可能である。追加のバリヤ膜は、好適には、デバイス構造（例えば、有機半導体チャネル１１２）に対して有害な光学放射を実質的に減衰させる。バリヤ膜には、例えば、シリカまたは金属（例えば、銅またはアルミニウム）などのバリヤ金属で被覆されたポリマー膜が含まれることが可能である。アルミニウム被覆マイラー（商標）は、環境劣化から保護する追加の膜として用いられることが可能である。代替では、上述のバリヤ膜は、集積回路１０２の寿命を所定の平均時間（例えば９０日）までに限定するために、環境劣化に対する限定された保護を提供するように設計される。
図８は、本発明の第１の代替の実施態様によって図２に示される電界効果トランジスタ２０２を有する集積回路２００作製のための工程の流れ図である。ステップ８０２では、ソース電極２０８、ゲート電極２１０、およびドレイン電極２１２が、第２の基板２０６上に形成される。ステップ８０４では、有機半導体チャネル２１６が、第１の基板２０４
上に形成される。ステップ８０６では、誘電体パッチ２１４が形成される。誘電体パッチ２１４は、好適には、有機半導体チャネル２１６の上方に形成される。代替では、誘電体パッチ２１４はゲート電極２１０の上方に形成される。ステップ８１０では、第１および第２の基板２０４，２０６は、ゲート電極２１０が有機半導体チャネル２１６上方の誘電体パッチ２１４と整合するように、位置を整合される。ステップ８１２では、ソースおよびドレイン電極２０８，２１２が有機半導体チャネル２１６と接続するように、第１および第２の基板が一体に積層される。
本発明の好適な実施態様、および他の実施態様が、図示および説明されているが、本発明がそれに限定されないことは明らかである。以下の特許請求の範囲によって定義される本発明の精神および範囲から逸脱することなく、当業者らには、多数の修正、変更、異体、置換、および均等が想到されるであろう。
本発明の好適な実施態様による電界効果トランジスタを有する集積回路の一部分の断面図。 本発明の第１の代替の実施態様による電界効果トランジスタを有する集積回路の一部分の断面図。 本発明の第２の代替の実施態様による電界効果トランジスタを有する集積回路の一部分の断面図。 本発明の第３の代替の実施態様によるデュアルゲート電界効果トランジスタを有する集積回路の一部分の断面図。 本発明の好適な実施態様によって図１に示される集積回路の作製に伴う積層工程の概略図。 本発明の第１の代替の実施態様によって図２に示される集積回路の作製に伴う積層工程の概略図。 本発明の好適な実施態様によって図１に示される電界効果トランジスタを有する集積回路作製のための工程の流れ図。 本発明の第１の代替の実施態様によって図２に示される電界効果トランジスタを有する集積回路作製のための工程の流れ図。

Claims (15)

  1. 電界効果トランジスタにおいて、
    第１の基板と、
    前記第１の基板に積層された第２の基板と、
    ゲート電極と、
    前記第１の基板と前記第２の基板との間に配置されたソース電極と、
    前記第１の基板と前記第２の基板との間に配置されたドレイン電極と、
    前記第１の基板と前記第２の基板との間に配置され、前記ゲート電極に近接し、かつ、前記ソース電極および前記ドレイン電極と電気的に接続する、有機半導体とを有し、
    前記第１の基板は、ポリマー膜、紙状の材料、およびクロスからなる群から選択され、
    前記第２の基板は、ポリマー膜、紙状の材料、およびクロスからなる群から選択される、電界効果トランジスタ。
  2. 請求項１に記載の電界効果トランジスタにおいて、
    前記ゲート電極は、前記第１の基板と前記第２の基板との間に配置された電界効果トランジスタ。
  3. 請求項２に記載の電界効果トランジスタにおいて、
    前記ゲート電極と前記有機半導体との間に挿入された誘電体材料をさらに有する電界効果トランジスタ。
  4. 請求項１に記載の電界効果トランジスタにおいて、
    前記第１の基板は、
    前記第２の基板に対向する第１の面と、
    第２の面とを有し、
    前記ゲート電極は前記第１の基板の前記第２の面の上にある、電界効果トランジスタ。
  5. 請求項１に記載の電界効果トランジスタにおいて、
    前記ゲート電極が近接する第３の基板をさらに有する電界効果トランジスタ。
  6. 請求項５に記載の電界効果トランジスタにおいて、
    前記第１の基板、前記第２の基板、および前記第３の基板は、一体に積層される電界効果トランジスタ。
  7. 請求項１に記載の電界効果トランジスタにおいて、
    前記ソース電極と前記有機半導体との間、および、前記ドレイン電極と前記有機半導体との間に設けられた接続強化材料をさらに有する電界効果トランジスタ。
  8. 電界効果トランジスタにおいて、
    第１の基板と、
    前記第１の基板に積層された第２の基板と、
    ゲート電極と、
    前記第１の基板と前記第２の基板との間に配置されたソース電極と、
    前記第１の基板と前記第２の基板との間に配置されたドレイン電極と、
    前記第１の基板と前記第２の基板との間に配置され、前記ゲート電極に近接し、かつ、前記ソース電極および前記ドレイン電極と電気的に接続する、有機半導体とを有し、
    前記ソース電極と前記有機半導体との間、および、前記ドレイン電極と前記有機半導体との間に設けられた接続強化材料をさらに有し、
    前記接続強化材料は、クロム、クロムの非鉄合金、亜鉛、亜鉛合金、チタン、チタン合
    金、スズ、およびスズ合金からなる群から選択される、電界効果トランジスタ。
  9. 電界効果トランジスタにおいて、
    第１の基板と、
    前記第１の基板に積層された第２の基板と、
    ゲート電極と、
    前記第１の基板と前記第２の基板との間に配置されたソース電極と、
    前記第１の基板と前記第２の基板との間に配置されたドレイン電極と、
    前記第１の基板と前記第２の基板との間に配置され、前記ゲート電極に近接し、かつ、前記ソース電極および前記ドレイン電極と電気的に接続する、有機半導体とを有し、
    前記ソース電極と前記有機半導体との間、および、前記ドレイン電極と前記有機半導体との間に設けられた接続強化材料をさらに有し、
    前記有機半導体はポリチオフェン族化合物を含有し、
    前記接続強化材料はオクタデシルトリクロロシランを含有する、電界効果トランジスタ。
  10. エレクトロニクスデバイスを有する集積回路を製造する方法において、
    第１の基板に有機半導体を設けるステップと、
    その後、前記有機半導体の上方で前記第１の基板に第２の基板を積層する、前記積層するステップを実行するより先の、ステップと、
    前記第２の基板上で、前記第２の基板の前記第１の基板と対向する面の上の、前記有機半導体と少なくとも部分的に重なる位置に、第１の電極を形成するステップとを備え、
    前記積層するステップを実行したときに、前記有機半導体と前記第１の電極との間に、電気的接続が確立される方法。
  11. 請求項１０に記載の方法において、
    前記積層するステップを実行するより先に、前記有機半導体および前記第１の電極と、少なくとも部分的に重なる関係にある誘電体層を形成するステップを、さらに備える方法。
  12. 請求項１０に記載の方法において、
    前記積層するステップを実行するより先に、前記第２の基板上で、前記第２の基板の前記第１の基板に対向する面の上の、前記有機半導体と少なくとも部分的に重なる位置に、第２の電極を形成するステップを、さらに備える方法。
  13. 請求項１０に記載の方法において、
    前記積層するステップを実行するより先に、第３の基板上に第２の電極を形成するステップをさらに備え、
    前記第２の基板に前記第１の基板を前記積層するステップは、
    前記第１の基板、前記第２の基板、および前記第３の基板を一体に積層するステップを備える方法。
  14. 請求項１０に記載の方法において、
    前記積層するステップを実行するより先に、前記有機半導体および前記第１の電極と少なくとも部分的に重なる関係にある接続強化層を形成するステップを、さらに備える方法。
  15. 請求項１４に記載の方法において、前記接続強化層を前記形成するステップは、
    前記第１の電極上に前記接続強化層を形成する前記サブステップを、さらに備える方法。
JP2004519712A 2002-07-02 2003-06-03 電界効果トランジスタ Expired - Fee Related JP4668613B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/187,737 US6661024B1 (en) 2002-07-02 2002-07-02 Integrated circuit including field effect transistor and method of manufacture
PCT/US2003/020650 WO2004006633A2 (en) 2002-07-02 2003-06-03 Integrated circuit including field effect transistor and method of manufacture

Publications (2)

Publication Number Publication Date
JP2005532690A true JP2005532690A (ja) 2005-10-27
JP4668613B2 JP4668613B2 (ja) 2011-04-13

Family

ID=29711413

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004519712A Expired - Fee Related JP4668613B2 (ja) 2002-07-02 2003-06-03 電界効果トランジスタ

Country Status (6)

Country Link
US (1) US6661024B1 (ja)
EP (1) EP1540734A4 (ja)
JP (1) JP4668613B2 (ja)
CN (1) CN100359700C (ja)
AU (1) AU2003248770A1 (ja)
WO (1) WO2004006633A2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094420A (ja) * 2007-10-12 2009-04-30 National Institute Of Advanced Industrial & Technology 有機半導体装置の作製方法及び有機半導体装置
JP2009146956A (ja) * 2007-12-11 2009-07-02 Seiko Epson Corp 薄膜トランジスタ、電気光学装置および電子機器
WO2010113931A1 (ja) * 2009-03-31 2010-10-07 Dic株式会社 有機半導体インキ組成物及びこれを用いた有機半導体パターン形成方法
JP2017108040A (ja) * 2015-12-11 2017-06-15 出光興産株式会社 薄膜トランジスタ、及び薄膜トランジスタの製造方法
WO2019208206A1 (ja) * 2018-04-27 2019-10-31 富士フイルム株式会社 有機半導体装置及び有機半導体装置の製造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784017B2 (en) * 2002-08-12 2004-08-31 Precision Dynamics Corporation Method of creating a high performance organic semiconductor device
US6905908B2 (en) * 2002-12-26 2005-06-14 Motorola, Inc. Method of fabricating organic field effect transistors
JP2004304009A (ja) * 2003-03-31 2004-10-28 Canon Inc 有機薄膜トランジスタ
US20040266054A1 (en) * 2003-06-30 2004-12-30 Brazis Paul W. OFET channel fabrication
JP2005079549A (ja) * 2003-09-03 2005-03-24 Victor Co Of Japan Ltd 有機薄膜トランジスタ
KR100549227B1 (ko) * 2003-09-06 2006-02-03 한국전자통신연구원 유기분자 소자의 제작 방법
US7767998B2 (en) * 2003-12-04 2010-08-03 Alcatel-Lucent Usa Inc. OFETs with active channels formed of densified layers
KR101002332B1 (ko) * 2003-12-30 2010-12-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
GB0407739D0 (en) * 2004-04-05 2004-05-12 Univ Cambridge Tech Dual-gate transistors
US7372070B2 (en) * 2004-05-12 2008-05-13 Matsushita Electric Industrial Co., Ltd. Organic field effect transistor and method of manufacturing the same
US20070241325A1 (en) * 2004-06-10 2007-10-18 Yamanashi University Schottky Gate Organic Field Effect Transistor and Fabrication Method of the Same
US7045814B2 (en) * 2004-06-24 2006-05-16 Lucent Technologies Inc. OFET structures with both n- and p-type channels
US7244626B2 (en) * 2004-06-30 2007-07-17 Motorola, Inc. Semiconductor devices shared element(s) apparatus and method
JP2006073794A (ja) * 2004-09-02 2006-03-16 Victor Co Of Japan Ltd 電界効果トランジスタ及びその製造方法
KR100659061B1 (ko) * 2004-09-20 2006-12-19 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 이를 구비한 평판표시장치
WO2006052625A1 (en) * 2004-11-03 2006-05-18 Massachusetts Institute Of Technology Control of threshold voltage in organic field effect transistors
JP4792781B2 (ja) * 2004-12-06 2011-10-12 凸版印刷株式会社 薄膜トランジスタの製造方法
US20060131616A1 (en) * 2004-12-21 2006-06-22 Devaney Douglas E Copperless flexible circuit
KR101381405B1 (ko) * 2005-05-09 2014-04-02 나노 이프린트 리미티드 전자 소자
DE102005022000B8 (de) * 2005-05-09 2010-08-12 O-Flexx Technologies Gmbh Verfahren zur Herstellung von elektronischen Einheiten aus zwei mehrlagigen Ausgangsstrukturen und deren Verwendung
KR100647695B1 (ko) * 2005-05-27 2006-11-23 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치
CN101253609B (zh) * 2005-08-31 2012-06-13 住友化学株式会社 晶体管及其制造方法、以及具有该晶体管的半导体装置
US20070090869A1 (en) * 2005-10-26 2007-04-26 Motorola, Inc. Combined power source and printed transistor circuit apparatus and method
US20070090459A1 (en) * 2005-10-26 2007-04-26 Motorola, Inc. Multiple gate printed transistor method and apparatus
JP4887848B2 (ja) * 2006-03-15 2012-02-29 セイコーエプソン株式会社 回路基板、電気光学装置および電子機器
GB2437112B (en) * 2006-04-11 2011-04-13 Nicholas Jim Stone A method of making an electrical device
TWI316760B (en) * 2006-05-03 2009-11-01 Ind Tech Res Inst Circuit structure with doubl-gate organic thin film transistors and application thereof
CN101022152B (zh) * 2007-03-20 2011-03-09 广州新视界光电科技有限公司 聚合物电解质薄膜晶体管
KR101501699B1 (ko) * 2007-09-19 2015-03-16 삼성디스플레이 주식회사 유기 박막 트랜지스터 기판 및 이의 제조 방법
PT103998B (pt) * 2008-03-20 2011-03-10 Univ Nova De Lisboa Dispositivos electrónicos e optoelectrónicos de efeito de campo compreendendo camadas de fibras naturais, sintéticas ou mistas e respectivo processo de fabrico

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04211175A (ja) * 1990-01-04 1992-08-03 Neste Oy 電子および電子光学部品と回路の製造方法
JPH05110069A (ja) * 1991-10-14 1993-04-30 Mitsubishi Electric Corp 電界効果トランジスタの製造方法
JP2001230421A (ja) * 1999-12-07 2001-08-24 Lucent Technol Inc 集積回路デバイスの製造方法
JP2001244467A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd コプラナー型半導体装置とそれを用いた表示装置および製法
JP2002515641A (ja) * 1998-01-28 2002-05-28 シン フイルム エレクトロニクス エイエスエイ 三次元の導電性または半導電性構造体を生成する方法およびこの構造体を消去する方法
JP2005506704A (ja) * 2001-10-11 2005-03-03 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796121A (en) * 1997-03-25 1998-08-18 International Business Machines Corporation Thin film transistors fabricated on plastic substrates
WO1999053371A1 (en) * 1998-04-10 1999-10-21 E-Ink Corporation Electronic displays using organic-based field effect transistors
JP2002215065A (ja) * 2000-11-02 2002-07-31 Seiko Epson Corp 有機エレクトロルミネッセンス装置及びその製造方法、並びに電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04211175A (ja) * 1990-01-04 1992-08-03 Neste Oy 電子および電子光学部品と回路の製造方法
JPH05110069A (ja) * 1991-10-14 1993-04-30 Mitsubishi Electric Corp 電界効果トランジスタの製造方法
JP2002515641A (ja) * 1998-01-28 2002-05-28 シン フイルム エレクトロニクス エイエスエイ 三次元の導電性または半導電性構造体を生成する方法およびこの構造体を消去する方法
JP2001230421A (ja) * 1999-12-07 2001-08-24 Lucent Technol Inc 集積回路デバイスの製造方法
JP2001244467A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd コプラナー型半導体装置とそれを用いた表示装置および製法
JP2005506704A (ja) * 2001-10-11 2005-03-03 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094420A (ja) * 2007-10-12 2009-04-30 National Institute Of Advanced Industrial & Technology 有機半導体装置の作製方法及び有機半導体装置
JP2009146956A (ja) * 2007-12-11 2009-07-02 Seiko Epson Corp 薄膜トランジスタ、電気光学装置および電子機器
KR101551979B1 (ko) * 2007-12-11 2015-09-09 세이코 엡슨 가부시키가이샤 박막 트랜지스터, 전기 광학 장치 및 전자 기기
WO2010113931A1 (ja) * 2009-03-31 2010-10-07 Dic株式会社 有機半導体インキ組成物及びこれを用いた有機半導体パターン形成方法
JP4894957B2 (ja) * 2009-03-31 2012-03-14 Ｄｉｃ株式会社 有機半導体インキ組成物及びこれを用いた有機半導体パターン形成方法
US8623478B2 (en) 2009-03-31 2014-01-07 Dic Corporation Organic semiconductor ink composition and method for forming organic semiconductor pattern using the same
JP2017108040A (ja) * 2015-12-11 2017-06-15 出光興産株式会社 薄膜トランジスタ、及び薄膜トランジスタの製造方法
WO2019208206A1 (ja) * 2018-04-27 2019-10-31 富士フイルム株式会社 有機半導体装置及び有機半導体装置の製造方法

Also Published As

Publication number Publication date
JP4668613B2 (ja) 2011-04-13
EP1540734A2 (en) 2005-06-15
AU2003248770A1 (en) 2004-01-23
CN1666346A (zh) 2005-09-07
WO2004006633A3 (en) 2004-06-17
AU2003248770A8 (en) 2004-01-23
CN100359700C (zh) 2008-01-02
WO2004006633A2 (en) 2004-01-15
EP1540734A4 (en) 2010-10-27
US6661024B1 (en) 2003-12-09

Similar Documents

Publication Publication Date Title
JP4668613B2 (ja) 電界効果トランジスタ
US8350255B2 (en) Thin film transistor and method for manufacturing thin film transistor
US6569706B2 (en) Fabrication of organic light emitting diode using selective printing of conducting polymer layers
KR20100019375A (ko) 유기 박막 트랜지스터, 그 제조 방법, 및 전자 디바이스
JP2011101030A (ja) フレキシブル半導体装置およびその製造方法
KR20070014579A (ko) 유기 박막 트랜지스터 표시판 및 그 제조 방법
JP2009200315A (ja) 半導体装置の製造方法
JP2005277238A (ja) 薄膜トランジスタおよびそれを用いた半導体装置
JP2006073993A (ja) 有機薄膜トランジスタの製造方法及び液晶表示素子の製造方法並びに有機薄膜トランジスタ
KR20110084368A (ko) 플렉시블 반도체 장치 및 그 제조 방법
Blanchet et al. Printing techniques for plastic electronics
CN101971348B (zh) 半导体器件和显示装置
JP2005506704A5 (ja)
US20080311698A1 (en) Fabrication of self-aligned via holes in polymer thin films
CN102034930A (zh) 半导体装置的制造方法
US7632705B2 (en) Method of high precision printing for manufacturing organic thin film transistor
JP6043295B2 (ja) 電子デバイス
JP5655421B2 (ja) 半導体装置、表示装置、および電子機器
US8013327B2 (en) Electronic device
TWI422085B (zh) 製造電子構件的方法
JP2012038924A (ja) 半導体装置、表示装置、および電子機器
JP4706236B2 (ja) 半導体装置及びその製造方法
US20030141524A1 (en) Organic semiconductor device and method
JP2005166894A (ja) 有機薄膜トランジスタ、その製造方法および製造装置
WO2014147992A1 (ja) 薄膜トランジスタアレイ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081118

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090218

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101005

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101221

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees